JP2005031451A - 表示データの記憶装置 - Google Patents

Abstract

【課題】 大型化及び大面積化することなく、ＣＰＵの動作を高速化することができる表示データの記憶装置を提供する。
【解決手段】 ＬＣＤコントロールドライバ３において、表示データを記憶する表示用ＲＡＭ５と、この表示用ＲＡＭ５を制御する制御回路６と、表示用ＲＡＭ５から出力された表示データを１ライン分ラッチして、一度にＬＣＤパネル４に対して出力するラッチ部７を設ける。そして、表示用ＲＡＭ５を複数のバンクに分割する。各バンクは、Ｙ方向に１列に配列されたセル９の列により構成する。そして、バンクＡに対して表示データの書込処理を行っているときに、他のバンクから既に書込まれた表示データを読み出せるようにする。
【選択図】 図２

Description

本発明は、液晶表示装置等の表示装置に組み込まれて、ＣＰＵ（Central Processing Unit：中央処理装置）から出力された表示データを一旦記憶して、表示パネルに対して出力する表示データの記憶装置に関する。

図１４は従来の液晶表示装置（ＬＣＤ：Liquid Crystal Display）を示すブロック図である。図１４に示すように、ＬＣＤ１０１においては、表示データを作成するＣＰＵ２と、この表示データを表示するＬＣＤパネル４の他に、ＣＰＵ２により作成された表示データを１画面分保持し、ＬＣＤパネル４に対して１ライン分ずつ出力する表示データの記憶装置としてのＬＣＤコントロールドライバ１０３が設けられている。

ＬＣＤコントロールドライバ１０３においては、表示データを記憶する表示用ＲＡＭ（Random Access Memory：ランダムアクセスメモリ）１０５と、この表示用ＲＡＭ１０５を制御する制御回路１０６と、表示用ＲＡＭ１０５から出力された表示データを１ライン分ラッチして、一度にＬＣＤパネル４に対して出力するラッチ部１０７とが設けられている。

表示用ＲＡＭ１０５に対しては、ＣＰＵ２からの書込動作（以下、ＣＰＵライトともいう）及び読出動作（以下、ＣＰＵリードともいう）の他に、これらのＣＰＵライト／リードとは非同期で、ＬＣＤパネル４への読出動作（以下、ＬＣＤリードともいう）が必要になる。なお、ＣＰＵリードは、表示用ＲＡＭに表示データが確実に書き込まれているかどうかの検証、故障時のテスト、及び表示データに対する演算等を行う際に必要となる動作である。このとき、ＣＰＵライト／リードとＬＣＤリードとの競合を回避するためには、表示用ＲＡＭ１０５として、ライト用のポートを１ポートと、リード用のポートを２ポート備えたＲＡＭを使用することが考えられる。しかし、このようなＲＡＭは面積オーバヘッドが大きいと共に、コストが高くなってしまう。このため、通常は表示用ＲＡＭとして１ポートＲＡＭを使用し、時分割方法によるアービタ制御を行っている（例えば、特許文献１参照。）。

図１５は従来の１ポートの表示用ＲＡＭを備えたＬＣＤコントロールドライバを示す回路図であり、図１６はこのＬＣＤコントロールドライバの動作を示すタイミングチャートであり、図１７（ａ）はこのＬＣＤコントロールドライバの動作をセル毎に示す図であり、（ｂ）はそのタイミングチャートである。図１５に示すように、表示用ＲＡＭ１０５においては、記憶素子８がマトリクス状に配列されている。そして、Ｘ方向に１列に配列された所定の個数の記憶素子８が、１画素分の表示データを記憶する１つのセル９を構成する。１つのセル９を構成する記憶素子８の個数は例えば１８個であり、１８ビットのデータを記憶する。これは、１色当たりの階調数が２^６階調であり、色数が３色である１画素分の表示データに相当する。各セル９にはアドレスが割り当てられており、例えば、図１５に示すセル９には、アドレス（ＸＡＤＤ０、ＹＡＤＤ０）が割り当てられている。なお、図１５に示すＸ方向は例えばＬＣＤパネル４の水平方向に相当し、Ｙ方向は例えばＬＣＤパネル４の垂直方向に相当する。

また、Ｘ方向に１列に配列された記憶素子８からなる列（以下、記憶素子８の行という）毎に、Ｘ方向に延びる１本の共通のワード線１１１が配設されており、Ｙ方向に１列に配列された記憶素子８からなる列（以下、記憶素子８の列という）毎に、Ｙ方向に延びる各１本のデータ線１２及びビット線１３が配設されている。これにより、各記憶素子８は、夫々１本のワード線１１１、データ線１２及びビット線１３に接続されている。

また、ラッチ部１０７には複数個のラッチ１０が設けられている。各ラッチ１０は、記憶素子８の各列の一端に接続されている。従って、ラッチ１０の個数は、Ｘ方向に配列された記憶素子８の個数と等しくなっている。各ラッチ１０は各データ線１２に接続されており、全てのラッチ１０は共通の配線１１４に接続されている。

次に、この従来のＬＣＤコントロールドライバ１０３の動作について説明する。前述の如く、ＬＣＤリードの要求は、ＣＰＵライト／リードとは非同期に発生するが、１ポートＲＡＭはＣＰＵライト／リードとＬＣＤリードとを同時に行うことができないため、時分割制御を行う。図１６に示すように、例えば、時刻Ｔ１０１にＬＣＤリード要求が発生したとする。これにより、ＬＣＤリードが開始されるが、ＬＣＤリードの途中で時刻Ｔ１０２にＣＰＵライトが開始されると、ＬＣＤリードは中断される。そして、時刻Ｔ１０３においてＣＰＵライトが終了した後、ＬＣＤリードが改めて開始される。なお、ＣＰＵライトが制御回路１０６から供給される比較的大きな電力によって行われるのに対して、ＬＣＤリードは記憶素子８に蓄積された小さな電流により行われる。このため、ＬＣＤリードはＣＰＵライトよりも時間がかかる。例えば、ＬＣＤリードはＣＰＵライトの３倍の時間がかかる。

次に、図１７（ａ）及び（ｂ）を使用してこの従来のＬＣＤコントロールドライバ１０３の動作をより詳細に説明する。図１７（ａ）及び（ｂ）においては、説明を簡略化するために、（３行×５列）に配列されたセルについてのみ説明する。「ＣＰＵ」と表記されているセルはＣＰＵライトの動作中であることを示し、「ＬＣＤ」と表記されているセルはＬＣＤリードの動作中であることを示す。図１７（ａ）及び（ｂ）に示すように、時間Ｔ１１１において、アドレス（Ｘ＝０、Ｙ＝０）で示されるセル（以下、「セル（Ｘ＝０、Ｙ＝０）」と表記する）に対してＣＰＵライトを行う。このとき、他のセルに対してはＣＰＵライト／リード及びＬＣＤリードは行われていない。

次に、セル（Ｘ＝０、Ｙ＝０）に対するＣＰＵライトの終了後、時間Ｔ１１２〜Ｔ１１４において、アドレス（Ｙ＝０）で示されるセル列に対してＬＣＤリードを行う。前述の如くＬＣＤリードにはＣＰＵライトの例えば３倍の時間がかかるため、時間Ｔ１１２のみではＬＣＤリードは完了せず、時間Ｔ１１４において、ＬＣＤリードが完了する。図１７（ａ）においては、これを各セル内の指標ｔにより示している。即ち、ＬＣＤリードの時間がＴ１１２→Ｔ１１３→Ｔ１１４と経過するに伴い、指標ｔは、１→２→３と１ずつ増加し、ｔ＝３となったときにＬＣＤリードが完了するものとする。「ＯＫ」と表記されたセルは、ＬＣＤリードが完了したセルを示す。なお、ｔ＝３となる前にＬＣＤリードが中断された場合は、次のＬＣＤリードのときに、再びｔ＝１からカウントする。時間Ｔ１１２〜Ｔ１１４においては、ＣＰＵ２は他のセルに対してＣＰＵライトを行うことができず、待ち合わせ時間が発生する。

次に、時間Ｔ１１５において、セル（Ｘ＝１、Ｙ＝０）に対してＣＰＵライトを行う。時間Ｔ１１５に続く時間Ｔ１１６〜Ｔ１１８においては、ＣＰＵライトもＬＣＤリードも行わない。このとき、ＣＰＵ２には待ち合わせ時間が発生する。そして、時間Ｔ１１９において、セル（Ｘ＝２、Ｙ＝０）に対してＣＰＵライトを行う。以後、同様である。このとき、ＣＰＵ２の動作周期は４単位時間、例えば、時間Ｔ１１１乃至Ｔ１１４となる。従って、アドレス（Ｘ＝０〜４、Ｙ＝０）で示されるセル列に対してＣＰＵライトを行うためには、２０単位時間が必要になる。

しかしながら、この従来の技術には、以下に示すような問題点がある。上述の如く、ＬＣＤコントロールドライバ１０３においては、ＣＰＵライトは一定周期で発生し、ＣＰＵ２に負担をかけないために、ＣＰＵライトがＬＣＤリードよりも優先される。しかしながら、ＬＣＤリードはＬＣＤパネル４に表示データを書き込むための動作であり、一定期間内に必ず行う必要がある。このため、ＣＰＵライトが行われていない期間に、ＬＣＤリードを行う時間を確保するために、ＣＰＵライトの動作周期を十分に低くする必要がある。これにより、ＣＰＵ２に待ち合わせ時間が発生するが、この待ち合わせ時間においては、ＣＰＵ２は他の処理を行うことができず、待機状態となってしまう。この結果、ＣＰＵ２は本来の動作速度で動作することができなくなる。このように、表示用ＲＡＭとして１ポートＲＡＭを使用すると、ＣＰＵの動作速度を遅くせざるを得なくなってしまう。

近時、携帯電話等の携帯機器に搭載されるＬＣＤには、多機能化、多階調化及び大画面化が要望されている。このため、ＬＣＤに内蔵される表示用ＲＡＭのサイズは拡大する一方である。一方、表示用ＲＡＭには、アクセス速度の向上及び消費電力の低減といった高性能化が要望されているが、上述のＲＡＭサイズが拡大する傾向の中では、現状性能の維持すら厳しい状況になりつつある。このため、表示用ＲＡＭとして１ポートＲＡＭを使用しつつ、ＣＰＵの動作速度を高速化できるような技術が要望されている。

そこで、ＬＣＤコントロールドライバ内に、もう１つメモリを設け、ＣＰＵからこのメモリに表示データを書き込むことにより、ＣＰＵライトが完了したとみなしてＣＰＵを開放する技術が提案されている（例えば、特許文献２参照。）。これにより、ＣＰＵの負荷を軽減し、ＣＰＵの動作を高速化することができる。

国際公開ＷＯ００／０３３８１号公報 特開平６−３２４６５０号公報

しかしながら、上述の従来の技術には、以下に示すような問題点がある。上述の特許文献２に記載された技術においては、表示用ＲＡＭの他にメモリをもう１つ設ける必要があるため、ＬＣＤコントロールドライバが大型化すると共に、コストが増大してしまう。

本発明はかかる問題点に鑑みてなされたものであって、大型化及び大面積化することなく、ＣＰＵの動作を高速化することができる表示データの記憶装置を提供することを目的とする。

本発明に係る表示データの記憶装置は、入力された表示データを記憶しこの表示データを表示パネルに対して出力する表示データの記憶装置において、アドレス領域が複数のバンクに分割され前記表示データを記憶する表示メモリと、前記バンク毎に設けられて対応する前記バンクから読み出された表示データを格納する複数のラッチと、一の前記バンクに前記表示データの書込処理が行われているときは前記一のバンクに対応する前記ラッチへ前記一のバンクから読み出された前記表示データを格納することを禁止すると共に、他の前記バンクから前記他のバンクに対応する前記ラッチへ読み出された前記表示データを格納することを許可する制御回路と、を有することを特徴とする。

本発明においては、表示メモリの一のバンクに表示データを書き込むときに、この表示データの書込処理が行われているバンクについては、このバンクに対応するラッチへ表示データを読み出すことを禁止している。これにより、このバンクからは表示データの読出が行われない。また、表示データの書込処理を行っていないバンクに対しては、対応するラッチが表示データを読み出すことを許可しているため、これらのバンクからは表示データを読み出すことができる。これにより、表示データの書込処理と読出処理とを相互に異なるバンクに対して並列に行うことができ、書込処理の速度を向上させることができる。

また、前記バンクは夫々、複数の記憶素子からなり前記表示パネルの各画素の表示データを記憶し前記各画素に対応するアドレスが割り当てられた複数のセルを有し、中央処理装置から前記表示メモリへアドレス順に前記表示データを書き込む場合に、前記アドレスは、前記表示データの書込処理が同一のバンクに属する前記セルに対して連続して行われないように前記各セルに割り当てられていることが好ましい。これにより、表示メモリに対して書込処理を連続して行っても、各バンクにおいては、書込処理の間に読出処理を行うことができる。

更に、前記バンクへの前記表示データの書込処理に要する時間に対する前記バンクからの前記表示データの読出しに要する時間の比をｎとし、ｎより大きい最小の整数をＮとするとき、前記バンクが（Ｎ＋１）個以上設けられており、前記各バンクに対して表示データのアドレス順に表示データの書込処理が行われることが好ましい。これにより、表示メモリに対して書込処理を連続して行っても、各バンクにおいては、書込処理の間に読出処理を行う時間を確実に設けることができる。

本発明に係る他の表示データの記憶装置は、入力された表示データを記憶しこの表示データを表示パネルに対して出力する表示データの記憶装置において、複数のメモリからなり前記表示データを記憶する表示メモリと、前記メモリ毎に設けられて対応する前記メモリから読み出された表示データを格納する複数のラッチと、一の前記メモリに前記表示データの書込処理が行われているときは前記一のメモリに対応する前記ラッチへ前記一のメモリから読み出された前記表示データを格納することを禁止すると共に、他の前記メモリから前記他のメモリに対応する前記ラッチへ読み出された前記表示データを格納することを許可する制御回路と、を有することを特徴とする。

このように、本発明によれば、表示メモリを複数のバンクに分割し、一のバンクに表示データを書込みながら、他のバンクから表示データを読み出せるようになっているため、表示データの書込処理が読出処理によって妨げられることがなく、書込処理の速度を向上させることができる。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る表示データの記憶装置としてのＬＣＤコントロールドライバが搭載されたＬＣＤを示すブロック図であり、図２は本実施形態に係るＬＣＤコントロールドライバを示す回路図であり、図３はこのＬＣＤコントロールドライバの動作を示すタイミングチャートであり、図４（ａ）はこのＬＣＤコントロールドライバの動作をセル毎に示す図であり、（ｂ）はそのタイミングチャートである。なお、前述の従来のＬＣＤ１０１（図１４参照）及びＬＣＤコントロールドライバ１０３（図１５参照）の構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。

図１に示すように、液晶表示装置（ＬＣＤ）１においては、ＣＰＵ２、ＬＣＤコントロールドライバ３及びＬＣＤパネル４が設けられている。ＬＣＤコントロールドライバ３においては、表示データを記憶する表示用ＲＡＭ５と、この表示用ＲＡＭ５を制御する制御回路６と、表示用ＲＡＭ５から出力された表示データを１ライン分ラッチして、一度にＬＣＤパネル４に対して出力するラッチ部７が設けられている。なお、ＬＣＤコントロールドライバ３は１個のチップ上に形成されている。

図２に示すように、表示用ＲＡＭ５においては、表示データを記憶するアドレス領域に記憶素子８がマトリクス状に配列されている。そして、Ｘ方向に複数個、例えば１８個配列された記憶素子８が１つのセル９を構成している。また、ラッチ部７には複数個のラッチ１０が設けられている。記憶素子８、セル９及びラッチ１０の構成、配置及びアドレスの割り当て方は、前述の従来のＬＣＤコントロールドライバ１０３（図１５参照）と同様である。例えば、ＬＣＤパネル４の画素数が、水平方向に１７６個、垂直方向に２４０個である場合、セル９の配列数は、Ｘ方向に１７６、Ｙ方向に２４０である。また、セルのアドレスは、Ｘアドレスは、図示の左端がＸ＝０（ＸＡＤＤ０）となっており、Ｘ方向に沿ってＸ＝１、２、３、・・・と１ずつ増加するようになっている。また、Ｙアドレスは、図示の上端がＹ＝０（ＹＡＤＤ０）となっており、Ｙ方向に沿ってＹ＝１、２、３、・・・と１ずつ増加するようになっている。

そして、表示用ＲＡＭ５のアドレス領域は、Ｘ方向に複数のバンクに分割されている。各バンクは、Ｙ方向に１列に配列されたセル９の列により構成されている。なお、図２においては、図示の便宜上、バンクＡ乃至Ｃの３個のバンクのみが示されているが、バンクはセル９の列数だけ設けられている。例えば、セル９の列数、即ち、Ｘ方向のセル数が１７６であれば、表示用ＲＡＭ５は１７６のバンクに分割される。また、表示用ＲＡＭ５においては、ワード線はＬＣＤ用ワード線１１ａ及びＣＰＵ用ワード線１１ｂの２系統のワード線が設けられており、セル９毎に分割されている。即ち、セル９の行毎に各１本のＬＣＤ用ワード線１１ａ及びＣＰＵ用ワード線１１ｂがＸ方向に延在しており、このワード線１１ａ及び１１ｂが、セル９毎に設けられたスイッチ１５に接続されている。そして、各スイッチ１５からセル９毎にワード支線１１ｃがＸ方向に延びている。

Ｙ方向に配列されたスイッチ１５には、バンク毎に設けられＹ方向に延びるスイッチ線１７が共通接続されている。また、バンク毎に１個のスイッチ１８が設けられており、各スイッチ線１７は各スイッチ１８に接続されている。これにより、各スイッチ１５は、各スイッチ１８から出力されスイッチ線１７により伝達される信号に基づいて開閉されるようになっている。このとき、あるバンクのワード支線１１ｃに対して、ＬＣＤ用ワード線１１ａ及びＣＰＵ用ワード線１１ｂの双方が同時に接続されることはない。また、本実施形態においては、ラッチ１０もバンク毎に制御されるようになっている。即ち、バンク毎に各ラッチ１０は配線１４に共通接続されており、各配線１４は各スイッチ１８に接続されている。これにより、制御回路６は、各スイッチ１８を介してバンク毎にラッチ１０への書込みを制御し、あるバンクに対してＣＰＵライトが行われているときには、このバンクからラッチ１０への書込みを禁止、即ち、ＬＣＤリードを禁止する。また、ＣＰＵライトが行われていないバンクに対しては、ラッチ１０への書込みを許可する。

また、制御回路６には、ＣＰＵ２から出力された表示データを表示用ＲＡＭ５に入力できるように変換する論理回路（図示せず）、入力バッファ及びセンスアンプが設けられた回路部１９、ＬＣＤリードのタイミングを制御する発振器（図示せず）、ラッチ部７から出力された１ライン分の表示データを電圧信号に変換してＬＣＤパネル４に対して出力する出力バッファ（図示せず）等が設けられている。これらの構成及び動作は、従来の一般的なＬＣＤコントロールドライバに設けられているものと同様である。

次に、このＬＣＤコントロールドライバ３の動作について説明する。なお、説明の便宜上、バンクはバンクＡ乃至Ｃの３つのバンクについてのみ説明する。図３に示すように、時刻Ｔ１にＬＣＤリード要求が発生したとする。このとき、ＬＣＤリードの対象となるセル列（ライン）は、Ｙアドレスにより指定される。これにより、全てのバンクＡ乃至ＣにおいてＬＣＤリードが開始される。このＬＣＤリードの途中で時刻Ｔ２にＣＰＵライトが開始されるとする。このとき、ＣＰＵライトの対象となるバンクは、Ｘアドレス及びＹアドレスにより指定される。ＣＰＵライトはバンク毎に順次行われ、先ず、バンクＡについて行われる。このため、バンクＡのＬＣＤリードは中断されるが、バンクＢ及びＣのＬＣＤリードはそのまま継続される。そして、時刻Ｔ３においてバンクＡに対するＣＰＵライトが終了すると、バンクＡに対するＬＣＤリードが改めて開始される。その後、時刻Ｔ４において、バンクＢ及びＣに対するＬＣＤリードが終了する。バンクＡに対するＬＣＤリードはこの時点では未だ終了していない。

次に、時刻Ｔ５において、バンクＢに対するＣＰＵライトが開始される。このとき、バンクＡに対するＬＣＤリードは未だ継続中であるが、バンクＢに対するＬＣＤリードは時刻Ｔ４において既に終了しているため、バンクＢに対するＣＰＵライトはバンクＢに対するＬＣＤリードと競合しない。即ち、バンクＡに対するＬＣＤリードとバンクＢに対するＣＰＵライトとを並行して行うことができる。そして、時刻Ｔ６においてバンクＢに対するＣＰＵライトが終了し、その後、時刻Ｔ７においてバンクＣに対するＣＰＵライトが開始される。このときも、バンクＣに対するＬＣＤリードは時刻Ｔ４において既に終了しているため、競合しない。なお、このＬＣＤコントロールドライバのサイクルタイムは時刻Ｔ２〜Ｔ５の間の時間である。

次に、図４（ａ）及び（ｂ）を使用して本実施形態に係るＬＣＤコントロールドライバ３の動作をより詳細に説明する。図４（ａ）及び（ｂ）の表記方法は、前述の図１７（ａ）及び（ｂ）の表記方法と同様である。図４（ａ）及び（ｂ）に示すように、時間Ｔ１１において、セル（Ｘ＝０、Ｙ＝０）に対してＣＰＵライトを行う。同時に、アドレス（Ｙ＝０）で示されるセル列に対してＬＣＤリードを行う。但し、前述の如く、ＣＰＵライトが行われるセルについては、ラッチへの書込みが禁止され、ＬＣＤリードが行われないため、セル（Ｘ＝０、Ｙ＝０）に対してはＬＣＤリードが行われず、４つのセル（Ｘ＝１〜４、Ｙ＝０）に対してのみＬＣＤリードが行われる。また、ＬＣＤリードにはＣＰＵライトの例えば３倍の時間がかかるため、時間Ｔ１１ではＬＣＤリードは完了せず、ｔ＝１となるのみである。セル（Ｘ＝０、Ｙ＝０）に対するＣＰＵライトは時間Ｔ１１において終了する。

次に、時間Ｔ１２において、セル（Ｘ＝１、Ｙ＝０）に対してＣＰＵライトを行う。このとき、このセル（Ｘ＝１、Ｙ＝０）に対するＬＣＤリードは中断されるが、３つのセル（Ｘ＝２〜４、Ｙ＝０）に対するＬＣＤリードはそのまま継続され、ｔ＝２となる。また、時間Ｔ１１においてＣＰＵライトが終了したセル（Ｘ＝０、Ｙ＝０）に対して、ＬＣＤリードが開始され、ｔ＝１となる。なお、セル（Ｘ＝０、Ｙ＝０）に対するＣＰＵライトと、セル（Ｘ＝１、Ｙ＝０）に対するＣＰＵライトとの間の、ＣＰＵライトがＬ（ロウ）になる時間は、リカバリタイムと呼ばれている。これは、ＣＰＵライトが一旦Ｌに落ち着いた後、再びＨ（ハイ）に立ち上がることを許可するまでの微小時間である。

次に、時間Ｔ１３において、セル（Ｘ＝２、Ｙ＝０）に対してＣＰＵライトを行う。このとき、このセル（Ｘ＝２、Ｙ＝０）に対するＬＣＤリードは中断されるが、３つのセル（Ｘ＝０、３、４、Ｙ＝０）に対するＬＣＤリードはそのまま継続される。この結果、セル（Ｘ＝０、Ｙ＝０）はｔ＝２となる。また、セル（Ｘ＝３、４、Ｙ＝０）はｔ＝３となり、ＬＣＤリードが終了する。更に、時間Ｔ１２においてＣＰＵライトが終了したセル（Ｘ＝１、Ｙ＝０）に対して、ＬＣＤリードが開始され、ｔ＝１となる。

次に、時間Ｔ１４において、セル（Ｘ＝３、Ｙ＝０）に対してＣＰＵライトを行う。このとき、このセル（Ｘ＝３、Ｙ＝０）に対するＬＣＤリードは、時間Ｔ１３において既に終了しているため、このＣＰＵライトは競合しない。また、２つのセル（Ｘ＝０、１、Ｙ＝０）に対するＬＣＤリードはそのまま継続される。この結果、セル（Ｘ＝０、Ｙ＝０）はｔ＝３となり、ＬＣＤリードが終了する。セル（Ｘ＝１、Ｙ＝０）はｔ＝２となる。また、時間Ｔ１３においてＣＰＵライトが終了したセル（Ｘ＝２、Ｙ＝０）に対して、ＬＣＤリードが開始され、ｔ＝１となる。

次に、時間Ｔ１５において、セル（Ｘ＝４、Ｙ＝０）に対してＣＰＵライトを行う。このとき、このセル（Ｘ＝４、Ｙ＝０）に対するＬＣＤリードは、時間Ｔ１３において既に終了しているため、このＣＰＵライトは競合しない。また、２つのセル（Ｘ＝１、２、Ｙ＝０）に対するＬＣＤリードはそのまま継続される。この結果、セル（Ｘ＝１、Ｙ＝０）はｔ＝３となり、ＬＣＤリードが終了する。また、セル（Ｘ＝２、Ｙ＝０）はｔ＝２となる。そして、時間Ｔ１５において、アドレス（Ｙ＝０）で示される行に対するＣＰＵライトが終了する。

次に、時間Ｔ１６において、セル（Ｘ＝２、Ｙ＝０）はｔ＝３となり、ＬＣＤリードが終了する。これにより、アドレス（Ｙ＝０）で示される行に対するＬＣＤリードが終了する。なお、このとき、ＣＰＵ２は次の行、即ち、アドレス（Ｙ＝１）で示される行に対して、ＣＰＵライトを開始してもよい。以後、同様である。このとき、ＣＰＵ２の動作周期は１単位時間となる。従って、アドレス（Ｙ＝０）で示される行に対するＣＰＵライトは、５単位時間で終了する。

このようにして、ＣＰＵライトにより、ＣＰＵ２から表示用ＲＡＭ５に１画面分の表示用データが書き込まれる。そして、ＬＣＤリードにより、表示用ＲＡＭ５から読み出した１ライン分の表示データがラッチ部７にラッチされる。次に、ラッチ部７がこの表示データをより高い駆動電圧信号に変換し、１ライン分の表示データをまとめてＬＣＤパネル４に対して出力する。これにより、ＬＣＤパネル４が表示データを表示する。

本実施形態においては、表示用ＲＡＭをセル列毎に複数のバンクに分割し、ＣＰＵライトを行っていないバンクに対してはＬＣＤリードを行うため、ＣＰＵライト間にＬＣＤリードを行うための専用時間を設ける必要がない。このため、ＣＰＵから見れば、ＬＣＤリードに要する時間をまったく考慮することなく、ＣＰＵ本来の動作速度でＬＣＤコントロールドライバに対して表示データを出力することができる。この結果、ＣＰＵの負荷が軽減され、ＣＰＵの動作周期を早めることができる。

以下、表示用ＲＡＭのサイクルタイムの１例を示す。従来のＬＣＤコントロールドライバにおいて、０．２５μｍのプロセスにより製造し、駆動電圧を１．８Ｖとし、Ｐ型トランジスタ及びＮ型トランジスタのしきい値電圧Ｖｔを中心値とし、温度を２５℃とした場合、ＲＡＭサイクルタイムは、ＣＰＵライト（リード）アクセスタイム（８０ｎｓ）＋ＬＣＤリードアクセスタイム（１００ｎｓ）＝１８０ｎｓとなる。これは、５．５６ＭＨｚの周波数に相当する。

これに対して、本実施形態に係るＬＣＤコントロールドライバにおいては、上述の従来のＬＣＤコントロールドライバと同様な条件において、ＲＡＭサイクルタイムは、ＣＰＵライト（リード）アクセスタイム（８０ｎｓ）＋リカバリタイム（５ｎｓ）＝８５ｎｓとなる。これは１１．７６ＭＨｚの周波数に相当する。従って、従来のＬＣＤコントロールドライバに対する速度比は、１１．７６ＭＨｚ／５．５６ＭＨｚ＝約２．１倍となる。

また、通常、表示用ＲＡＭにおいては、ビット線のプリチャージにより消費される電流が、全体の消費電流の８０％程度を占める。従来の表示用ＲＡＭにおいては、ワード線がＸ方向に延びる１ライン分のセルの全てに共通である。このため、１つのセルのみを対象とするＣＰＵライト（リード）時においても、全てのビット線に対するプリチャージが毎回発生する。これにより、必要以上の電流が消費されてしまう。これに対して、本実施形態においては、ワード線をバンク毎に分割しているため、ＣＰＵライト（リード）時には、選択した１つのバンクのみが動作し、このバンクのビット線のみがプリチャージされるため、消費電流を削減することができる。

以下、表示用ＲＡＭの消費電流の１例を示す。従来の表示用ＲＡＭにおいて、１６ビットのＢＵＳを使用し、全体の記憶素子の配列数が１３２×１７６個であり、負荷を軽減しサイクルタイムを向上させるために、素子数が（６４×１７６）のＲＡＭと（６８×１７６）のＲＡＭに２分割した場合を想定する。このとき、素子数が（６８×１７６）のＲＡＭにおける全体の消費電流を１００とすると、このうち、ビット線をプリチャージするために消費される電流は８０となる。

これに対して、本実施形態においては、ＲＡＭをアドレス毎にバンクに分割することにより、ビット線をプリチャージするための電流（８０）が、６８分割されることになる。従って、本実施形態に係る表示用ＲＡＭの消費電流は、ビット線プリチャージ分の消費電流（８０／６８）＋プリチャージ以外の消費電流（１００−８０）＝２１．１７６となる。このように、本実施形態においては、ビット線のプリチャージ分の電流が（８０／６８）＝１．１７６ですむため、表示用ＲＡＭ全体で比較すると、従来の表示用ＲＡＭを１００としたときに、本実施形態の表示用ＲＡＭは２１．１７６となり、消費電流を約５分の１に低減することができる。なお、ビット線のプリチャージに伴って消費される電流は、今後、表示用ＲＡＭのサイズが拡大するにつれて増大する。従って、上述の消費電流削減効果は、今後益々重要になる。

次に、本発明の第２の実施形態について説明する。図５は本実施形態に係るＬＣＤコントロールドライバを示す回路図であり、図６はこのＬＣＤコントロールドライバにおけるセルのアドレスの割り当て方法を示す図である。前述の第１の実施形態においては、セルのＸアドレスを、Ｘ方向に沿ってＸ＝０、１、２、・・・と１ずつ増加するように割り当て、Ｙアドレスを、Ｙ方向に沿ってＹ＝０、１、２、・・・と１ずつ増加するように割り当てている。そして、Ｘ方向に沿って表示用ＲＡＭを複数のバンクに分割している。

このため、前述の第１の実施形態において示したように、表示用ＲＡＭに表示データを横書きする場合、即ち、Ｘ方向に配列されたセルに対して順次ＣＰＵライトを行う場合には、一のバンクに対してＣＰＵライトを行った後、次のタイミングには他のバンクに対してＣＰＵライトを行うことになる。これにより、前述の如く、ＣＰＵライトとＬＣＤリードとを並列して行うことができ、ＣＰＵを高速で動作させることができる。

しかしながら、ＬＣＤパネル４に本来の画像を９０°回転させた画像を表示する場合等に、表示用ＲＡＭに表示データを縦書きする場合がある。このとき、表示用ＲＡＭにおいてＹ方向に配列されたセルに対して順次ＣＰＵライトを行う。この場合には、同一のバンクに連続してＣＰＵライトを行うことになり、ＣＰＵライトが行われている間は、このバンクに対してはＬＣＤリードを行うことができない。このため、ＣＰＵの高速化を図ることができない。

本実施形態は、前述の第１の実施形態に対して、表示データを縦書きする場合においても、ＣＰＵの高速化を図ることができるように表示用ＲＡＭを構成した例である。図５及び図６に示すように、本実施形態に係るＬＣＤコントロールドライバは、前述の第１の実施形態に係るＬＣＤコントロールドライバ３と比較して、表示用ＲＡＭ２５におけるセルのアドレスの割り振り方が異なっている。なお、図６において、マトリクス状に配列された枠は各セルを示し、夫々の枠内に記載されている数字は、各セルのＸアドレスを示す。表示用ＲＡＭ２５は、Ｘ方向に沿って複数のバンクに分割されており、図示の左端から、バンクＡ、バンクＢ、バンクＣ、・・・と配列されている。

そして、Ｙ＝０で示されるセル行においては、セルのＸアドレスは、バンクＡはＸ＝０（ＸＡＤＤ０）、バンクＢはＸ＝１（ＸＡＤＤ１）、バンクＣはＸ＝２（ＸＡＤＤ２）、バンクＤはＸ＝３（ＸＡＤＤ３）となっている。また、Ｙ＝１で示されるセル行においては、セルのＸアドレスは、バンクＡはＸ＝３（ＸＡＤＤ３）、バンクＢはＸ＝０（ＸＡＤＤ０）、バンクＣはＸ＝１（ＸＡＤＤ１）、バンクＤはＸ＝２（ＸＡＤＤ２）となっている。更に、Ｙ＝２で示されるセル行においては、セルのＸアドレスは、バンクＡはＸ＝２（ＸＡＤＤ２）、バンクＢはＸ＝３（ＸＡＤＤ３）、バンクＣはＸ＝０（ＸＡＤＤ０）、バンクＤはＸ＝１（ＸＡＤＤ１）となっている。このように、Ｘ＝０〜３で示される４つのＸアドレスが１組となり、セル行毎にＸアドレスが１つずつずれており、同一のバンクに同一のＸアドレスのみが割り当てられないようになっている。同様に、Ｘ≧４となるＸアドレスについても、４つのＸアドレスが１組となり、同一のバンクに同一のＸアドレスのみが割り当てられないようになっている。

また、ラッチ部７の後段には、各セルから出力された表示データをＬＣＤパネル４の画素の配列に合わせて位置合わせする信号置換回路２０が設けられている。即ち、図６に示すように、表示用ＲＡＭ５の例えばＹ＝１のセル行においては、バンクＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、・・・に属するセルのＸアドレスは、Ｘ＝３、０、１、２、７、４、５、６、・・・となっており、バンクＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、・・・に対応する各ラッチ１０にラッチされる表示データも、この順番に配列されるが、信号置換回路２０は、この表示データをＸ＝０、１、２、３、４、５、６、７、・・・となるように再配列するものである。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

次に、本実施形態の動作について説明する。ＣＰＵ２が表示用ＲＡＭ２５に対して表示データを横書きする場合の動作は、前述の第１の実施形態と同様である。以下、表示データを縦書きする場合について説明する。図６に示すように、先ず、セル（Ｘ＝０、Ｙ＝０）に対してＣＰＵライトを行う。このとき、バンクＡに対してＣＰＵライトが行われることになる。そして、バンクＡ以外のバンクに対しては、ＬＣＤリードを行うことができる。次に、セル（Ｘ＝０、Ｙ＝１）に対してＣＰＵライトを行う。このとき、バンクＢに対してＣＰＵライトが行われることになる。そして、バンクＢ以外のバンクに対しては、ＬＣＤリードを行うことができる。次に、セル（Ｘ＝０、Ｙ＝２）に対してＣＰＵライトを行う。このとき、バンクＣに対してＣＰＵライトが行われることになる。次に、セル（Ｘ＝０、Ｙ＝３）に対してＣＰＵライトを行う。このとき、バンクＤに対してＣＰＵライトが行われることになる。

そして、１つのセル列に対するＬＣＤリードが終了した時点で、ラッチ部７には１ライン分の表示データがラッチされている。このとき、ラッチ部７の各ラッチ１０にラッチされる表示データは、ＬＣＤリードの対象となったセル列のＸアドレスの順に配列されている。次に、ラッチ部７はこの１ライン分の表示データを回路２０に対して出力する。そして、信号置換回路２０は、この表示データをＬＣＤパネル４の画素の配列に合わせて再配列する。例えば、Ｙ＝１のセル行から読み出された表示データは、ＸアドレスがＸ＝３、０、１、２、７、４、５、６、・・・となるように配列されているが、これを、Ｘ＝０、１、２、３、４、５、６、７、・・・となるように再配列する。

このように、本実施形態においては、表示データを縦書きする場合においても、ＣＰＵライトの対象となるセルが変わるにつれて、ＣＰＵライトの対象となるバンクが変化する。そして、例えば、ＬＣＤリードに要する時間がＣＰＵライトに要する時間の３倍である場合には、各バンクにおいて、４回に１回以下の割合でＣＰＵライトが行われるようにアドレスを割り当てれば、ＣＰＵライト間にＬＣＤリードを行うことができ、ＣＰＵの待ち時間をなくすことができる。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。

本実施形態においては、表示用ＲＡＭに対して表示データ横書きする場合と縦書きする場合の双方において、ＣＰＵの動作を高速化することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。

次に、本発明の第３の実施形態について説明する。図７は本実施形態に係るＬＣＤコントロールドライバを示す回路図であり、図８はこのＬＣＤコントロールドライバにおけるセルのアドレスの割り当て方法を示す図であり、図９（ａ）はこのＬＣＤコントロールドライバの動作をセル毎に示す図であり、（ｂ）はそのタイミングチャートである。前述の第１の実施形態においては、１のバンクに１列のセル列が含まれるように表示用ＲＡＭを分割したが、本実施形態においては、図７及び図８に示すように、１のバンクに２列のセル列が含まれるように表示用ＲＡＭを分割している。即ち、表示用ＲＡＭ３５は、Ｘ方向に沿って、２列のセル列毎に複数のバンクに分割されており、図示の左端から、バンクＡ、バンクＢ、バンクＣ、・・・と配列されている。そして、セル毎に、夫々１本のＬＣＤ用ワード線１１ａ、ＣＰＵ用ワード線１１ｂ、ワード支線１１ｃ及び各１個のスイッチ１５が設けられている。また、バンク毎に、夫々１本の配線１４及びスイッチ線１７が設けられており、各１個のスイッチ１８が設けられている。

また、図８に示すように、例えば、Ｙ＝０で示されるセル行においては、バンクＡはセル（Ｘ＝０、Ｙ＝０）及びセル（Ｘ＝４、Ｙ＝０）を含み、バンクＢはセル（Ｘ＝１、Ｙ＝０）及びセル（Ｘ＝５、Ｙ＝０）を含み、バンクＣはセル（Ｘ＝２、Ｙ＝０）及びセル（Ｘ＝６、Ｙ＝０）を含み、バンクＤはセル（Ｘ＝３、Ｙ＝０）及びセル（Ｘ＝７、Ｙ＝０）を含んでいる。また、Ｙ＝１で示されるセル行においては、バンクＡはセル（Ｘ＝３、Ｙ＝１）及びセル（Ｘ＝７、Ｙ＝１）を含み、バンクＢはセル（Ｘ＝０、Ｙ＝１）及びセル（Ｘ＝４、Ｙ＝１）を含み、バンクＣはセル（Ｘ＝１、Ｙ＝１）及びセル（Ｘ＝５、Ｙ＝１）を含み、バンクＤはセル（Ｘ＝２、Ｙ＝１）及びセル（Ｘ＝６、Ｙ＝１）を含んでいる。

更に、Ｙ＝２で示されるセル行においては、バンクＡはセル（Ｘ＝２、Ｙ＝２）及びセル（Ｘ＝６、Ｙ＝２）を含み、バンクＢはセル（Ｘ＝３、Ｙ＝２）及びセル（Ｘ＝７、Ｙ＝２）を含み、バンクＣはセル（Ｘ＝０、Ｙ＝２）及びセル（Ｘ＝４、Ｙ＝２）を含み、バンクＤはセル（Ｘ＝１、Ｙ＝２）及びセル（Ｘ＝５、Ｙ＝２）を含んでいる。更にまた、Ｙ＝３で示されるセル行においては、バンクＡはセル（Ｘ＝１、Ｙ＝３）及びセル（Ｘ＝５、Ｙ＝３）を含み、バンクＢはセル（Ｘ＝２、Ｙ＝３）及びセル（Ｘ＝６、Ｙ＝３）を含み、バンクＣはセル（Ｘ＝３、Ｙ＝３）及びセル（Ｘ＝７、Ｙ＝３）を含み、バンクＤはセル（Ｘ＝０、Ｙ＝３）及びセル（Ｘ＝４、Ｙ＝３）を含んでいる。Ｙ＝４で示されるセル行のアドレスの割り当て方は、前述のＹ＝０で示されるセル行と同様である。また、バンクＥ以降に属するＸアドレスがＸ≧８となるセルについても、Ｘ＝０〜７のセルと同様に、例えば８個のセルが１組となり、アドレスが割り当てられている。更に、ラッチ部７の後段には、各セルから出力された表示データをＬＣＤパネル４の画素の配列に合わせて置換する信号置換回路（図示せず）が設けられている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

次に、図９（ａ）及び（ｂ）を使用して本実施形態に係るＬＣＤコントロールドライバの動作を説明する。図９（ａ）及び（ｂ）においては、バンクＡ〜ＤにおけるＹ＝０で示されるセルについてのみ説明するが、バンクＥ以降に属するＸアドレスがＸ≧８となるセルについても、その動作は同様である。また、図９（ａ）及び（ｂ）の表記方法は、前述の図１７（ａ）及び（ｂ）の表記方法と同様とする。

図９（ａ）及び（ｂ）に示すように、時間Ｔ２１において、セル（Ｘ＝０、Ｙ＝０）に対してＣＰＵライトを行う。同時に、アドレス（Ｙ＝０）で示されるセル列に対してＬＣＤリードを行う。但し、ＣＰＵライトが行われるバンクＡ内のセルについては、ＬＣＤリードを行うことができないため、セル（Ｘ＝０、Ｙ＝０）及びセル（Ｘ＝４、Ｘ＝０）に対してはＬＣＤリードが行われず、バンクＢ、Ｃ、Ｄに属する６つのセル（Ｘ＝１、５、２、６、３、７、Ｙ＝０）に対してのみＬＣＤリードが行われる。また、ＬＣＤリードにはＣＰＵライトの例えば３倍の時間がかかるため、時間Ｔ２１ではＬＣＤリードは完了せず、ｔ＝１となるのみである。セル（Ｘ＝０、Ｙ＝０）に対するＣＰＵライトは時間Ｔ２１において終了する。

次に、時間Ｔ２２において、セル（Ｘ＝１、Ｙ＝０）に対してＣＰＵライトを行う。このとき、バンクＢに属するセル（Ｘ＝１、Ｙ＝０）及びセル（Ｘ＝５、Ｙ＝０）に対するＬＣＤリードは中断されるが、バンクＣ及びＤに属する４つのセル（Ｘ＝２、６、３、７、Ｙ＝０）に対するＬＣＤリードはそのまま継続され、ｔ＝２となる。また、時間Ｔ２１においてＣＰＵライトが終了したセル（Ｘ＝０、Ｙ＝０）及びセル（Ｘ＝４、Ｙ＝０）に対して、ＬＣＤリードが開始され、ｔ＝１となる。

次に、時間Ｔ２３において、セル（Ｘ＝２、Ｙ＝０）に対してＣＰＵライトを行う。このとき、バンクＣに属するセル（Ｘ＝２、Ｙ＝０）及びセル（Ｘ＝６、Ｙ＝０）に対するＬＣＤリードは中断されるが、バンクＤ及びＡに属する４つのセル（Ｘ＝３、７、０、４、Ｙ＝０）に対するＬＣＤリードはそのまま継続される。この結果、セル（Ｘ＝３、７、Ｙ＝０）はｔ＝３となり、ＬＣＤリードが終了する。また、セル（Ｘ＝０、４、Ｙ＝０）はｔ＝２となる。更に、時間Ｔ２２においてＣＰＵライトが終了したバンクＢのセル（Ｘ＝１、５、Ｙ＝０）に対して、ＬＣＤリードが開始され、ｔ＝１となる。

次に、時間Ｔ２４において、セル（Ｘ＝３、Ｙ＝０）に対してＣＰＵライトを行う。このとき、バンクＤに属するセル（Ｘ＝３、Ｙ＝０）及びセル（Ｙ＝７、Ｘ＝０）に対するＬＣＤリードは、時間Ｔ２３において既に終了しているため、このＣＰＵライトは競合しない。また、バンクＡ及びＢに属する４つのセル（Ｘ＝０、４、１、５、Ｙ＝０）に対するＬＣＤリードはそのまま継続される。この結果、セル（Ｘ＝０、Ｙ＝０）及びセル（Ｘ＝４、Ｙ＝０）はｔ＝３となり、ＬＣＤリードが終了する。また、セル（Ｘ＝１、Ｙ＝０）及びセル（Ｘ＝５、Ｙ＝０）はｔ＝２となる。更に、時間Ｔ２３においてＣＰＵライトが終了したセル（Ｘ＝２、Ｙ＝０）及びセル（Ｘ＝６、Ｙ＝０）に対して、ＬＣＤリードが開始され、ｔ＝１となる。

次に、時間Ｔ２５において、セル（Ｘ＝４、Ｙ＝０）に対してＣＰＵライトを行う。このとき、バンクＡに属するセル（Ｘ＝０、Ｙ＝０）及びセル（Ｘ＝４、Ｙ＝０）に対するＬＣＤリードは、時間Ｔ２４において既に終了しているため、このＣＰＵライトは競合しない。また、バンクＢ及びＣに属する４つのセル（Ｘ＝１、５、２、６、Ｙ＝０）に対するＬＣＤリードはそのまま継続される。この結果、セル（Ｘ＝１、Ｙ＝０）及びセル（Ｘ＝５、Ｙ＝０）はｔ＝３となり、ＬＣＤリードが終了する。また、セル（Ｘ＝２、Ｙ＝０）及びセル（Ｘ＝６、Ｙ＝０）はｔ＝２となる。

次に、時間Ｔ２６において、セル（Ｘ＝５、Ｙ＝０）に対してＣＰＵライトを行う。このとき、バンクＢに属するセル（Ｘ＝１、Ｙ＝０）及びセル（Ｘ＝５、Ｙ＝０）に対するＬＣＤリードは、時間Ｔ２５において既に終了しているため、このＣＰＵライトは競合しない。また、バンクＣに属する２つのセル（Ｘ＝２、Ｙ＝０）及びセル（Ｘ＝５、Ｙ＝０）に対するＬＣＤリードはそのまま継続される。この結果、セル（Ｘ＝２、Ｙ＝０）及びセル（Ｘ＝６、Ｙ＝０）はｔ＝３となり、ＬＣＤリードが終了する。これにより、８つのセル（Ｘ＝０〜７、Ｙ＝０）に対するＬＣＤリードが終了する。Ｘ≧８となるセルについても同様であるため、この時点でＹ＝０で示されるセル列に対するＬＣＤリードが終了する。

次に、時間Ｔ２７において、セル（Ｘ＝６、Ｙ＝０）に対してＣＰＵライトを行う。このとき、バンクＣに属するセル（Ｘ＝２、Ｙ＝０）及びセル（Ｘ＝６、Ｙ＝０）に対するＬＣＤリードは、時間Ｔ２６において既に終了しているため、このＣＰＵライトは競合しない。

次に、時間Ｔ２８において、セル（Ｘ＝７、Ｙ＝０）に対してＣＰＵライトを行う。このとき、バンクＤに属するセル（Ｘ＝３、Ｙ＝０）及びセル（Ｘ＝７、Ｙ＝０）に対するＬＣＤリードは、時間Ｔ２３において既に終了しているため、このＣＰＵライトは競合しない。これにより、８個のセル（Ｘ＝０〜７、Ｙ＝０）に対するＣＰＵライトが終了する。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。

本実施形態においては、前述の第１の実施形態と比較して、バンクの数を減らすことにより、バンク間に設けられる回路、即ち、配線１４、スイッチ１５、スイッチ線１７及びスイッチ１８を含む回路の数を減らすことができる。これにより、表示用ＲＡＭのＸ方向の長さを低減することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。

次に、本第３の実施形態の第１の変形例について説明する。図１０はこの第１の変形例に係るＬＣＤコントロールドライバにおけるセルのアドレスの割り当て方法を示す図である。図１０に示すように、本変形例においては、３列のセル列により、１つのバンクを構成するように、表示用ＲＡＭを分割している。

図１０に示すように、本変形例における表示用ＲＡＭにおいては、例えば１２個のセルが１組となり、同じバンク内に連続するアドレスが配置されないように、アドレスが割り当てられている。例えば、Ｙ＝０で示されるセル行においては、バンクＡはセル（Ｘ＝０、Ｙ＝０）、セル（Ｘ＝４、Ｙ＝０）及びセル（Ｘ＝８、Ｙ＝０）を含み、バンクＢはセル（Ｘ＝１、Ｙ＝０）、セル（Ｘ＝５、Ｙ＝０）及びセル（Ｘ＝９、Ｙ＝０）を含み、バンクＣはセル（Ｘ＝２、Ｙ＝０）、セル（Ｘ＝６、Ｙ＝０）及びセル（Ｘ＝１０、Ｙ＝０）を含み、バンクＤはセル（Ｘ＝３、Ｙ＝０）、セル（Ｘ＝７、Ｙ＝０）及びセル（Ｘ＝１１、Ｙ＝０）を含んでいる。また、Ｙ＝１で示されるセル行においては、バンクＡはセル（Ｘ＝３、Ｙ＝１）、セル（Ｘ＝７、Ｙ＝１）及びセル（Ｘ＝１１、Ｙ＝１）を含み、バンクＢはセル（Ｘ＝０、Ｙ＝１）、セル（Ｘ＝４、Ｙ＝１）及びセル（Ｘ＝８、Ｙ＝１）を含み、バンクＣはセル（Ｘ＝１、Ｙ＝１）、セル（Ｘ＝５、Ｙ＝１）及びセル（Ｘ＝９、Ｙ＝１）を含み、バンクＤはセル（Ｘ＝２、Ｙ＝１）、セル（Ｘ＝６、Ｙ＝１）及びセル（Ｘ＝１０、Ｙ＝１）を含んでいる。

更に、Ｙ＝２で示されるセル行においては、バンクＡはセル（Ｘ＝２、Ｙ＝２）、セル（Ｘ＝６、Ｙ＝２）及びセル（Ｘ＝１０、Ｙ＝２）を含み、バンクＢはセル（Ｘ＝３、Ｙ＝２）、セル（Ｘ＝７、Ｙ＝２）及びセル（Ｘ＝１１、Ｙ＝２）を含み、バンクＣはセル（Ｘ＝０、Ｙ＝２）、セル（Ｘ＝４、Ｙ＝２）及びセル（Ｘ＝８、Ｙ＝２）を含み、バンクＤはセル（Ｘ＝１、Ｙ＝２）、セル（Ｘ＝５、Ｙ＝２）及びセル（Ｘ＝９、Ｙ＝２）を含んでいる。更にまた、Ｙ＝３で示されるセル行においては、バンクＡはセル（Ｘ＝１、Ｙ＝３）、セル（Ｘ＝５、Ｙ＝３）及びセル（Ｘ＝９、Ｙ＝３）を含み、バンクＢはセル（Ｘ＝２、Ｙ＝３）、セル（Ｘ＝６、Ｙ＝３）及びセル（Ｘ＝１０、Ｙ＝３）を含み、バンクＣはセル（Ｘ＝３、Ｙ＝３）、セル（Ｘ＝７、Ｙ＝３）及びセル（Ｘ＝１１、Ｙ＝３）を含み、バンクＤはセル（Ｘ＝０、Ｙ＝３）、セル（Ｘ＝４、Ｙ＝３）及びセル（Ｘ＝８、Ｙ＝３）を含んでいる。Ｙ＝４で示されるセル行のＸアドレスの割り当て方は、前述のＹ＝０で示されるセル行と同様である。

また、ラッチ部の後段には、各セルから出力された表示データをＬＣＤパネルの画素の配列に合わせて置換する信号置換回路（図示せず）が設けられている。本変形例における上記以外の構成は、前述の第３の実施形態と同様である。

本変形例においては、前述の第３の実施形態と比較して、バンク間の回路の数をより少なくして、表示用ＲＡＭのＸ方向の長さをより一層低減することができる。本変形例における上記以外の効果は、前述の第３の実施形態と同様である。

次に、本第３の実施形態の第２の変形例について説明する。図１１はこのＬＣＤコントロールドライバにおけるセルのアドレスの割り当て方法を示す図である。図１１に示すように、本変形例においては、４列のセル列により、１つのバンクを構成するように、表示用ＲＡＭを分割している。

図１１に示すように、本変形例における表示用ＲＡＭにおいては、例えば１６個のセルが１組となり、同じバンク内に連続するアドレスが配置されないように、アドレスが割り当てられている。例えば、Ｙ＝０で示されるセル行においては、バンクＡはセル（Ｘ＝０、Ｙ＝０）、セル（Ｘ＝４、Ｙ＝０）、セル（Ｘ＝８、Ｙ＝０）及びセル（Ｘ＝１２、Ｙ＝０）を含み、バンクＢはセル（Ｘ＝１、Ｙ＝０）、セル（Ｘ＝５、Ｙ＝０）、セル（Ｘ＝９、Ｙ＝０）及びセル（Ｘ＝１３、Ｙ＝０）を含んでいる。また、図示は省略しているが、バンクＣはセル（Ｘ＝２、Ｙ＝０）、セル（Ｘ＝６、Ｙ＝０）、セル（Ｘ＝１０、Ｙ＝０）及びセル（Ｘ＝１４、Ｙ＝０）を含み、バンクＤはセル（Ｘ＝３、Ｙ＝０）、セル（Ｘ＝７、Ｙ＝０）、セル（Ｘ＝１１、Ｙ＝０）及びセル（Ｘ＝１５、Ｙ＝０）を含んでいる。

更に、Ｙ＝１で示されるセル行においては、バンクＡはセル（Ｘ＝３、Ｙ＝１）、セル（Ｘ＝７、Ｙ＝１）、セル（Ｘ＝１１、Ｙ＝１）及びセル（Ｘ＝１５、Ｙ＝１）を含み、バンクＢはセル（Ｘ＝０、Ｙ＝１）、セル（Ｘ＝４、Ｙ＝１）、セル（Ｘ＝８、Ｙ＝１）及びセル（Ｘ＝１２、Ｙ＝１）を含んでいる。

更に、Ｙ＝２で示されるセル行においては、バンクＡはセル（Ｘ＝２、Ｙ＝２）、セル（Ｘ＝６、Ｙ＝２）、セル（Ｘ＝１０、Ｙ＝２）及びセル（Ｘ＝１４、Ｙ＝２）を含み、バンクＢはセル（Ｘ＝３、Ｙ＝２）、セル（Ｘ＝７、Ｙ＝２）、セル（Ｘ＝１１、Ｙ＝２）及びセル（Ｘ＝１５、Ｙ＝２）を含んでいる。更にまた、Ｙ＝３で示されるセル行においては、バンクＡはセル（Ｘ＝１、Ｙ＝３）、セル（Ｘ＝５、Ｙ＝３）、セル（Ｘ＝９、Ｙ＝３）及びセル（Ｘ＝１３、Ｙ＝３）を含み、バンクＢはセル（Ｘ＝２、Ｙ＝３）、セル（Ｘ＝６、Ｙ＝３）、セル（Ｘ＝１０、Ｙ＝３）及びセル（Ｘ＝１４、Ｙ＝３）を含んでいる。Ｙ＝４で示されるセル行のＸアドレスの割り当て方は、前述のＹ＝０で示されるセル行と同様である。本変形例における上記以外の構成は、前述の第３の実施形態と同様である。

本変形例においては、前述の第３の実施形態及びその第１の変形例と比較して、バンク間の回路の数をより少なくして、表示用ＲＡＭのＸ方向の長さをより一層低減することができる。本変形例における上記以外の効果は、前述の第３の実施形態と同様である。

上述の第３の実施形態並びにその第１及び第２の変形例に示すように、バンクの数を少なくすればするほど、バンク間に設けられる回路数が少なくなり、表示用ＲＡＭのＸ方向の長さを低減することができる。但し、バンク数を少なくするほど、ワード支線１１ｃの長さは長くなるため、消費電流を低減する効果は減少する。また、ＬＣＤリードに要する時間がＣＰＵライトに要する時間のｎ倍であるとき、ｎより大きい最小の整数をＮとすると、バンク数は（Ｎ＋１）個以上とし、また、１つのバンクに対してＣＰＵライトが行われない時間がＮ回連続で設けられるように、各セルにアドレスを割り当てることが好ましい。これにより、表示用ＲＡＭに対してＣＰＵライトを連続して行っても、各バンクにおいては、ＣＰＵライト間にＬＣＤリードを行う時間を確保することができる。例えば、ＬＣＤリードに要する時間がＣＰＵライトに要する時間の３倍である場合は、バンクは４個以上設けることが好ましい。

次に、本発明の第４の実施形態について説明する。図１２は本実施形態に係るＬＣＤコントロールドライバを示す回路図であり、図１３はこのＬＣＤコントロールドライバの動作を示すタイミングチャートである。前述の第１の実施形態においては、１つの表示用ＲＡＭを複数のバンクに分割する例を示したが、本実施形態においては、バンクにより分割されていない複数個のＲＡＭにより、擬似的に１つの表示用ＲＡＭを構成している。

図１２に示すように、本実施形態に係るＬＣＤコントロールドライバ４３においては、２個のＲＡＭ４５ａ及び４５ｂが設けられている。ＲＡＭ４５ａ及び４５ｂにより、表示ＲＡＭ部が形成されている。また、ＲＡＭ４５ａ及び４５ｂを制御する制御回路４６、ＲＡＭ４５ａ及び４５ｂから出力されたデータを１ライン分ラッチするラッチ部４９が設けられている。ラッチ部４９には複数のラッチ１０が設けられており、この複数のラッチ１０は、ＲＡＭ４５ａ及び４５ｂに対応する２つの組５０ａ及び５０ｂに分けられており、組毎に配線５１に共通接続されている。これにより、組５０ａに属するラッチ１０はＲＡＭ４５ａから読み出された表示データを格納するようになっており、組５０ｂに属するラッチ１０はＲＡＭ４５ｂから読み出された表示データを格納するようになっている。

更に、ＬＣＤコントロールドライバ４３においては、表示データをＬＣＤパネルの画素の配列に合わせて置換する信号置換回路４７、信号置換回路４７からの出力信号に基づいてアナログの電圧信号を出力してＬＣＤパネル（図示せず）を駆動する駆動回路４８が設けられている。

また、ＲＡＭ４５ａ及び４５ｂにおいては、各セルのＸアドレスは、連続したＸアドレスが同一のＲＡＭに配置されないように割り当てられている。例えば、Ｙアドレスが偶数となるセル列については、Ｘアドレスが偶数となるセルがＲＡＭ４５ａに配置され、Ｘアドレスが奇数となるセルがＲＡＭ４５ｂに配置されている。また、Ｙアドレスが奇数となるセル列については、Ｘアドレスが奇数となるセルがＲＡＭ４５ａに配置され、Ｘアドレスが偶数となるセルがＲＡＭ４５ｂに配置されている。一例を挙げると、Ｙ＝０となるセル列においては、Ｘ＝０、２、４、６、・・・となるセルがＲＡＭ４５ａに配置され、Ｘ＝１、３、５、・・・となるセルがＲＡＭ４５ｂに配置されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

次に、本実施形態の動作について説明する。図１２及び図１３に示すように、ＣＰＵライト要求は一定の周期で発生する。そして、時刻Ｔ４１において、ＬＣＤリード要求が発生したとする。これにより、ＲＡＭ４５ａに対するＬＣＤリード及びＲＡＭ４５ｂに対するＬＣＤリードが同時に発生する。次に、時刻Ｔ４２において、ＣＰＵライト要求が発生する。これにより、ＲＡＭ４５ａのセル（Ｘ＝０、Ｙ＝０）に対するＣＰＵライトが開始され、ＲＡＭ４５ａに対するＬＣＤリードは中断される。このとき、ＲＡＭ４５ｂに対するＬＣＤリードは継続する。次に、時刻Ｔ４３において、セル（Ｘ＝０、Ｙ＝０）に対するＣＰＵライトが終了し、ＲＡＭ４５ａに対するＬＣＤリードが開始される。次に、時刻Ｔ４４において、ＲＡＭ４５ｂのセル（Ｘ＝１、Ｙ＝０）に対するＣＰＵライトが開始される。このとき、セル（Ｘ＝１、Ｙ＝０）に対するＬＣＤリードは既に終了しているため、ＣＰＵライトが競合することがない。次に、時刻Ｔ４５において、セル（Ｘ＝１、Ｙ＝０）に対するＣＰＵライトが終了し、時刻Ｔ４６において、ＲＡＭ４５ａに対するＬＣＤリードが終了する。

このように、セル（Ｘ＝０、Ｙ＝０）に対してＣＰＵライトを行うときには、ＲＡＭ４５ａがＣＰＵライト状態となる。このとき、ＲＡＭ４５ｂに対してはＣＰＵライトが行われないため、ＲＡＭ４５ｂに対してＬＣＤリードを行うことができる。次に、セル（Ｘ＝１、Ｙ＝０）に対してＣＰＵライトを行うときには、ＲＡＭ４５ｂがＣＰＵライト状態となる。このとき、ＲＡＭ４５ａに対しては、ＬＣＤリードを行うことができる。次に、セル（Ｘ＝２、Ｙ＝０）に対してＣＰＵライトを行うときには、再びＲＡＭ４５ａがＣＰＵライト状態となる。このとき、ＲＡＭ４５ｂはＬＣＤリード状態となる。このように、セルのアドレスの割り当て方を工夫することにより、ＲＡＭ４５ａ及び４５ｂに対して交互にＣＰＵライトを行うことができ、他方のＲＡＭに対してＬＣＤリードを行うことができる。これにより、ＣＰＵライトとＬＣＤリードとを並列に行うことができ、ＣＰＵの動作速度を向上させることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

なお、本実施形態においては、ＲＡＭを２つ設ける例を示したが、本発明はこれに限定されず、ＬＣＤリードに要する時間がＣＰＵライトに要する時間のｎ倍であるとき、ｎより大きい最小の整数をＮとすると、ＲＡＭの数を（Ｎ＋１）個以上とし、また、１つのＲＡＭに対してＣＰＵライトが行われない時間がＮ回連続で設けられるように、各セルにアドレスを割り当てることが好ましい。例えば、ＬＣＤリードに要する時間がＣＰＵライトに要する時間の３倍である場合は、ＲＡＭを４個以上設けることが好ましい。また、本実施形態において、ＬＣＤリードが行われない期間においては、ＲＡＭ４５ａ及び４５ｂについてＣＰＵライトを並列に行うことができるため、ＲＡＭ単体のサイクルタイムを通常の半分の時間とすることができる。

また、前述の各実施形態においては、ＣＰＵの動作として、主としてＣＰＵライトについて説明したが、ＣＰＵリードを行う場合も、ＣＰＵライトと同様である。更に、前述の各実施形態においては、ＬＣＤリードに要する時間がＣＰＵライトに要する時間の３倍である場合を想定したが、これは表示用ＲＡＭの設計により異なり、例えば、１．５〜２．０倍とすることもできる。

本発明の第１の実施形態に係るＬＣＤコントロールドライバが搭載されたＬＣＤを示すブロック図である。 本実施形態に係るＬＣＤコントロールドライバを示す回路図である。 このＬＣＤコントロールドライバの動作を示すタイミングチャートである。 （ａ）はこのＬＣＤコントロールドライバの動作をセル毎に示す図であり、（ｂ）はそのタイミングチャートである。 本発明の第２の実施形態に係るＬＣＤコントロールドライバを示す回路図である。 このＬＣＤコントロールドライバにおけるセルのアドレスの割り当て方法を示す図である。 本発明の第３の実施形態に係るＬＣＤコントロールドライバを示す回路図である。 このＬＣＤコントロールドライバにおけるセルのアドレスの割り当て方法を示す図である。 （ａ）はこのＬＣＤコントロールドライバの動作をセル毎に示す図であり、（ｂ）はそのタイミングチャートである。 本実施形態の第１の変形例に係るＬＣＤコントロールドライバにおけるセルのアドレスの割り当て方法を示す図である。 本実施形態の第２の変形例に係るＬＣＤコントロールドライバにおけるセルのアドレスの割り当て方法を示す図である。 本発明の第４の実施形態に係るＬＣＤコントロールドライバを示す回路図である。 このＬＣＤコントロールドライバの動作を示すタイミングチャートである。 従来の液晶表示装置を示すブロック図である。 従来の１ポートの表示用ＲＡＭを備えたＬＣＤコントロールドライバを示す回路図である。 このＬＣＤコントロールドライバの動作を示すタイミングチャートである。 （ａ）はこのＬＣＤコントロールドライバの動作をセル毎に示す図であり、（ｂ）はそのタイミングチャートである。

符号の説明

１、１０１；液晶表示装置（ＬＣＤ）
２；ＣＰＵ
３、４３、１０３；ＬＣＤコントロールドライバ
４；ＬＣＤパネル
５、２５、３５、４５、１０５；表示用ＲＡＭ
６、１０６；制御回路
７、４９、１０７；ラッチ部
８；記憶素子
９；セル
１０；ラッチ
１１ａ；ＬＣＤ用ワード線
１１ｂ；ＣＰＵ用ワード線
１１ｃ；ワード支線
１２；データ線
１３；ビット線
１４、１１４；配線
１５；スイッチ
１７；スイッチ線
１８；スイッチ
１９；回路部
２０；信号置換回路
４５ａ、４５ｂ；ＲＡＭ
４６；制御回路
４７；信号置換回路
４８；駆動回路
５０ａ、５０ｂ；組
５１；配線
１１１；ワード線

Claims (7)

1. 入力された表示データを記憶しこの表示データを表示パネルに対して出力する表示データの記憶装置において、アドレス領域が複数のバンクに分割され前記表示データを記憶する表示メモリと、前記バンク毎に設けられて対応する前記バンクから読み出された表示データを格納する複数のラッチと、一の前記バンクに前記表示データの書込処理が行われているときは前記一のバンクに対応する前記ラッチへ前記一のバンクから読み出された前記表示データを格納することを禁止すると共に、他の前記バンクから前記他のバンクに対応する前記ラッチへ読み出された前記表示データを格納することを許可する制御回路と、を有することを特徴とする表示データの記憶装置。
2. 前記複数のラッチは前記表示パネルの１ライン分の表示データを保持し、この１ライン分の表示データを一括して前記表示パネルに対して出力するものであることを特徴とする請求項１に記載の表示データの記憶装置。
3. 前記バンクは夫々、複数の記憶素子からなり前記表示パネルの各画素の表示データを記憶し前記各画素に対応するアドレスが割り当てられた複数のセルを有し、中央処理装置から前記表示メモリへアドレス順に前記表示データを書き込む場合に、前記アドレスは、前記表示データの書込処理が同一のバンクに属する前記セルに対して連続して行われないように前記各セルに割り当てられていることを特徴とする請求項１又は２に記載の表示データの記憶装置。
4. 前記バンクへの前記表示データの書込処理に要する時間に対する前記バンクからの前記表示データの読出しに要する時間の比をｎとし、ｎより大きい最小の整数をＮとするとき、前記バンクが（Ｎ＋１）個以上設けられており、前記各バンクに対して表示データのアドレス順に表示データの書込処理が行われることを特徴とする請求項１乃至３のいずれか１項に記載の表示データの記憶装置。
5. 入力された表示データを記憶しこの表示データを表示パネルに対して出力する表示データの記憶装置において、複数のメモリからなり前記表示データを記憶する表示メモリと、前記メモリ毎に設けられて対応する前記メモリから読み出された表示データを格納する複数のラッチと、一の前記メモリに前記表示データの書込処理が行われているときは前記一のメモリに対応する前記ラッチへ前記一のメモリから読み出された前記表示データを格納することを禁止すると共に、他の前記メモリから前記他のメモリに対応する前記ラッチへ読み出された前記表示データを格納することを許可する制御回路と、を有することを特徴とする表示データの記憶装置。
6. 前記複数のラッチは前記表示パネルの１ライン分の表示データを保持し、この１ライン分の表示データを一括して前記表示パネルに対して出力するものであることを特徴とする請求項５に記載の表示データの記憶装置。
7. 前記メモリは夫々、複数の記憶素子からなり前記表示パネルの各画素の表示データを記憶し前記各画素に対応するアドレスが割り当てられた複数のセルを有し、中央処理装置から前記表示メモリへアドレス順に前記表示データを書き込む場合に、前記アドレスは、前記表示データの書込処理が同一のメモリに属する前記セルに対して連続して行われないように前記各セルに割り当てられていることを特徴とする請求項５又は６に記載の表示データの記憶装置。

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