JP2004110058A - 液晶パネルの駆動方法、セグメントドライバ、表示コントローラ及び液晶表示装置 - Google Patents

Abstract

【課題】　電圧レベル数の増加やコントラストなどの表示特性の劣化を最小限に抑えながら、ＭＬＳ駆動法におけるＰＷＭによる階調表示を実現すること。
【解決手段】複数の走査電極を同時選択するマルチライン駆動法により、走査電極と信号電極を有する液晶パネルを駆動する駆動方法であって、同時選択される複数の走査電極に対応した複数の階調データに基づいて仮想データを発生し、前記階調データ及び前記仮想データと、走査電極に与える信号を規定する直交関数とに基づいて所与の演算を行い、前記所与の演算により得られたデータに基づいて、選択期間に信号電極に与える信号をパルス幅変調し、前記複数の階調データをバイナリ表現した場合の各ビットについての１及び０のいずれかの個数と、前記仮想データをバイナリ表現した場合の対応する各ビットについての１及び０のいずれかの個数との和が偶数になるように前記仮想データを発生する。
【選択図】　　　図９

Description

　本発明は、階調表示を実現できるマルチライン駆動法に関する。更に詳しくは、マルチライン駆動法による液晶パネルの駆動を行うためのセグメントドライバ、表示コントローラ及び液晶表示装置に関する。

　単純マトリクス型の液晶パネルでは、動画表示に対応するために応答速度の速い液晶材料を採用することが望まれる。しかしながら、液晶の応答速度を速くすると、いわゆるフレーム応答と呼ばれる現象が生じ、フリッカやコントラストの低下などの問題を招く。このような問題を解決するものとして、複数の走査電極を同時選択するマルチライン駆動法（ＭＬＳ）と呼ばれる従来技術が知られている。

　さてＭＬＳ駆動法における階調表示は、一般的に、フレーム間引き法（ＦＲＣ）により実現されている。しかしながら、このフレーム間引き法には、フリッカーが生じやすいという問題がある。そこで、この問題を解決するために、パルス幅変調法（特開平５−１００６４２号、特開平７−１９９８６３等）や電圧変調法による階調表示の実現が試みられている。以下、ＭＬＳにおける従来のパルス幅変調法（ＰＷＭ）について図１（Ａ）〜図４を用いて説明する。

　まず２ライン同時選択で４階調の場合について説明する。４階調は２ビットの階調データで表せる。そして図１（Ａ）に示すように、走査電極１３１と信号電極１３２の交点の画素１３３、１３４の階調データが（０１）である場合を考える。ここで液晶のＯＦＦを１、液晶のＯＮを−１と表すと、階調データ（０１）の上位ビットである０は１と表され、下位ビットである１は−１と表されることになる。そして、この従来例では、図１（Ｂ）に示すように、階調データを上位、下位に分割し階調データと直交関数（例えば１、−１で表される行列）との行列演算を行っている。即ち、画素１３３、１３４の階調データは１３５に示すように上位、下位に分割され、これらの上位、下位の各々と直交関数１３６との行列演算が行われる。行列演算の結果１３７は２つ得られるが、これらを第１フィールド（以下１ｆとする）、第２フィールド（以下２ｆとする）に分けて出力する。行列演算の結果は２、０、−２のいずれかの値をとるが、各々をＶｘ、０、−Ｖｘの電圧レベルに対応させてセグメント（信号電極）に出力する。この場合のセグメント出力の電圧波形を図２に示す。１４１はセグメント出力の電圧レベル、１４２は時間軸を表す。１４３、１４４はフィールドを表す。図２に示すように１４５に示す区間ａは１４６に示す区間ｂの２倍の長さになっている。即ち階調データの上位ビットに対応するパルスの幅は、下位ビットに対応するパルスの幅の２倍になっている。

　なお図２では、図面を見やすくするために、１ｆの下位ビットに対応するパルスと２ｆの上位ビットに対応するパルスが連続しているように示しているが、実際にはこれらは離れている。

　次に４ライン同時選択で４階調の場合について説明する。図３に、その場合の演算結果過程を示す。４ライン同時選択駆動の場合、直交関数１３６との行列演算の結果１３７は４、２、０、−２、−４のいずれかの値をとるが、各々を２Ｖｘ、Ｖｘ、０、−Ｖｘ、−２Ｖｘの電圧レベルに対応させてセグメントに出力する。この場合のセグメント出力の電圧波形を図４に示す。上記同様、図面を見やすくするために、１ｆの下位ビットに対応するパルスと２ｆの上位ビットに対応するパルスが連続しているように示している。

　しかし、この従来例の手法により階調数及び同時選択ライン数を増加させてゆくと以下のような問題が生ずる。即ち階調数が増えると図４の変化点Ｃ１〜Ｃ７の数が増える。また変化点Ｃ１〜Ｃ７におけるセグメント波形の変動の電圧レベル差や変動の向きは、変化点Ｃ１〜Ｃ７によって様々になる。したがって、セグメント波形の歪みや、セグメント波形の変動時にコモン（走査電極）に重畳されるノイズの大きさや向きも様々になる。このノイズはクロストークの原因になり、表示品位を著しく低下させてしまう。このようなクロストークを解消する手法として、特開昭６２−１８３４３４の考えを応用して、ＰＷＭにおけるパルス刻み位置を例えばフレーム毎に前後に変化させることでノイズを相殺する手法が考えられる。しかしながら、この従来例では変化点の位置、変化点での波形の変動の電圧レベル差、変動の向きが様々であるため、この手法を従来例に適用することは困難である。

　またこの従来例では、同時選択ライン数が増加すると電圧レベル数が増加する。例えば４ライン同時選択では５つ、５ライン同時選択では６つの電圧レベルが必要になる。電圧レベル数が増加すると、システムが必要とする電源の数も増加する。またセグメントドライバの出力トランジスタの素子数の増加を招き、各出力トランジスタの制御回路も必要になり、コストアップを招く。

　本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、電圧レベル数の増加やコントラストなどの表示特性の劣化を最小限に抑えながら、ＭＬＳ駆動法におけるＰＷＭによる階調表示を実現できる液晶パネルの駆動方法、セグメントドライバ、表示コントローラ及び液晶表示装置を提供することにある。

　上記課題を解決するために本発明は、複数の走査電極を同時選択するマルチライン駆動法により、走査電極と信号電極を有する液晶パネルを駆動する駆動方法であって、同時選択される複数の走査電極に対応した複数の階調データに基づいて仮想データを発生し、前記階調データ及び前記仮想データと、走査電極に与える信号を規定する直交関数とに基づいて所与の演算を行い、前記所与の演算により得られたデータに基づいて、選択期間に信号電極に与える信号をパルス幅変調することを特徴とする。

　本発明によれば、階調データに基づいて仮想データを得る。そして階調データと仮想データと直交関数とに基づいて所与の演算を行い、得られたデータに基づいてパルス幅変調（ＰＷＭ）を行う。このようにすることで、ＭＬＳ駆動法におけるＰＷＭによる階調表示を実現できる。これにより、使用する電圧レベル数の増加を最小限に抑えながら、ＭＬＳ駆動法による階調表示を実現できるようになる。そして仮想データの概念を導入することで、このような電圧レベル数の少ないＰＷＭによる階調表示を実現しながら、コントラスト等の表示特性の劣化を最小限に抑えることができると共に、適切で再現性のあるＰＷＭ用データを得ることができるようになる。

　また本発明は、前記複数の階調データをバイナリ表現した場合の各ビットについての１及び０のいずれかの個数と、前記仮想データをバイナリ表現した場合の対応する各ビットについての１及び０のいずれかの個数との和が偶数になるように、前記仮想データを発生することを特徴とする。このように仮想データを生成することで、全ての階調データについて適切で再現性のあるＰＷＭ用データを生成できるようになる。

　また本発明は、前記所与の演算により得られるデータが、前記階調データ及び前記仮想データを０を中心に対称となるデータに変換し、変換されたデータとＩ行ｊ列（Ｉ、ｊは正の整数）の直交関数とに基づき行列演算を行い、行列演算の結果を正の整数のみで表されるデータに変換することで得られるデータであることを特徴とする。このようにすることで、階調データに対応した適切なＰＷＭ用データを得ることができる。但し、このような変換そのものを回路等を用いて実際に行う必要は必ずしもなく、所与の演算により得られるデータが、このような変換により得られるデータと同じものであればよい。

　なお、前記階調データ及び前記仮想データを０を中心に対称となるデータにする変換としては、例えば、階調数をＮ、走査電極の同時選択数に仮想データ数を加算した数をＬとした場合に、前記階調データ及び前記仮想データを２×Ｌ倍し、得られた値から（Ｎ−１）×Ｌを減ずる変換を考えることができる。また、行列演算の結果を正の整数のみで表されるデータにする変換としては、例えば、階調数をＮ、走査電極の同時選択数に仮想データ数を加算した数をＬとした場合に、行列演算の結果にＬ×（Ｎ−１）×Ｌ／２を加算し、得られた結果をＬで除する変換を考えることができる。

　また本発明は、前記所与の演算が、前記階調データ及び前記仮想データとｉ行ｊ列（ｉ、ｊは正の整数）の直交関数とに基づく行列演算と、行列演算の結果と直交関数の行の要素の総和に応じた定数とに基づく加算演算とを含むことを特徴とする。このようにすることで、小規模で簡易な構成の回路等で所与の演算を実現できるようになる。

　なお、直交関数の行の要素の総和に応じた前記定数として、例えば、直交関数の行の要素の総和をＳとし階調数をＮとした場合に、−（Ｎ−１）×Ｓ＋（Ｎ−１）×Ｌ／２を考えることができる。

　また本発明は、階調数をＮ、走査電極の同時選択数に仮想データ数を加算した数Ｌを４とした場合に、パルス幅変調における前記選択期間の時分割数を（Ｎ−１）にすることを特徴とする。本発明によれば、Ｌ＝４の場合に、得られるＰＷＭ用データを４の倍数にできる。そして、ＰＷＭ用データを４で約分したデータを用いることで、選択期間の時分割数を、（Ｎ−１）×Ｌ＝（Ｎ−１）×４から（Ｎ−１）に減らすことが可能になる。この結果、選択期間を時分割するための刻み用クロックの周波数を減らすことが可能になり、セグメントドライバ等の動作速度の低速化や低省電力化を図ることが可能になる。

　また本発明は、複数の走査電極を同時選択するマルチライン駆動法により信号電極を駆動するセグメントドライバであって、同時選択される複数の走査電極に対応した複数の階調データに基づいて仮想データを発生する手段と、前記階調データ及び前記仮想データと、走査電極に与える信号を規定する直交関数とに基づいて所与の演算を行う手段と、前記所与の演算により得られたデータに基づいて、選択期間に信号電極に与える信号をパルス幅変調する手段とを含むことを特徴とする。

　本発明によれば、ＭＬＳ駆動法におけるＰＷＭによる階調表示を、電圧レベル数の増加や表示特性の劣化を抑えながら実現できるセグメントドライバを提供できるようになる。

　なお、この場合、セグメントドライバが、走査電極の同時選択数をＬＭとした場合に、ＬＭの２倍以上分のラインの階調データを保持するラインメモリを含むことが望ましい。このようにすることで、ラインメモリへの階調データの書き込み動作とラインメモリからの階調データの読み出し動作を並列に行うことが可能になる。

　また本発明は、前記仮想データを発生する手段が、前記ラインメモリの読み出しタイミングに対して一定の期間遅れたパルス信号と前記ラインメモリの出力信号とのＡＮＤ演算を行う論理回路と、前記直交関数による行列演算の開始前にイニシャライズされ、前記論理回路の出力がクロック端子に入力され、前記仮想データを出力端子に出力するトグルフリップフロップとを含むことを特徴とする。このようにすることで、階調データの各ビットの１又は０の個数と仮想データの各ビットの１又は０の個数との和が偶数になるような仮想データを、簡易な回路構成で生成できるようになる。

　また本発明は、複数の走査電極を同時選択するマルチライン駆動法により信号電極と走査電極を各々駆動するセグメントドライバとコモンドライバに信号を供給する表示コントローラであって、階調データを取り込む手段と、走査電極の同時選択数の２倍以上分のラインの階調データを保持可能なラインメモリに、取り込んだ階調データを書き込む手段と、前記ラインメモリに書き込まれた階調データを読み出す手段と、同時選択される複数の走査電極に対応した複数の階調データに基づいて仮想データを発生する手段と、前記階調データ及び前記仮想データと、走査電極に与える信号を規定する直交関数とに基づいて所与の演算を行う手段と、前記所与の演算により得られたデータを、該データに基づいて選択期間に信号電極に与える信号をパルス幅変調するセグメントドライバに供給する手段と、直交関数をコモンドライバに供給する手段とを含むことを特徴とする。

　本発明によれば、ＭＬＳ駆動法におけるＰＷＭによる階調表示を、電圧レベル数の増加や表示特性の劣化を抑えながら実現できる表示コントローラを提供できるようになる。

　また本発明は、走査電極の同時選択数をＬＭ、ＬＭに仮想データ数を加算した数をＬ、前記ラインメモリへの階調データ書き込みサイクル時間をＴ１、セグメントドライバへのデータ出力サイクル時間をＴ２とした場合に、Ｔ２＝ｍ×（ＬＭ／Ｌ）×Ｔ１（ｍは正の整数）であることを特徴とする。このようにすることで、ラインメモリへ階調データを書き込む処理と、ラインメモリから階調データを読み出し所与の演算を行いセグメントドライバへＰＷＭ用データを出力する処理とを、処理の無駄を生じることなく実現できるようになる。

　また本発明は、複数の走査電極を同時選択するマルチライン駆動法により液晶パネルを駆動する液晶表示装置であって、走査電極と信号電極を有する液晶パネルと、信号電極を駆動する上記のセグメントドライバと、走査電極を駆動するコモンドライバとを含むことを特徴とする。このようなシステム構成にすることで、従来の表示コントローラからの階調データをそのまま上記セグメントドライバに入力して、ＭＬＳ駆動法におけるＰＷＭによる階調表示を実現できるようになる。

　また本発明は、複数の走査電極を同時選択するマルチライン駆動法により液晶パネルを駆動する液晶表示装置であって、走査電極と信号電極を有する液晶パネルと、パルス幅変調により信号電極を駆動するセグメントドライバと、走査電極を駆動するコモンドライバと、前記セグメントドライバ及び前記コモンドライバに信号を供給する上記の表示コントローラとを含むことを特徴とする。このようにシステム構成することで、例えば完全分散や半分散駆動に最適な液晶表示装置を提供できるようになる。

　以下、本発明の好適な実施形態について図面を用いて詳細に説明する。

　１．比較例
　さて本発明者は、電圧レベル数を２レベル（表示ＯＦＦ時の中間レベルを加えると３レベル）に抑えながら、ＭＬＳ駆動でＰＷＭによる階調表示を実現できる駆動方法を開発している（特願平８−２８８７７２）。以下、この駆動方法を比較例として図５、図６を用いて説明する。

　同時選択数をＬ、階調数をＮ、直交関数をＦ、階調データをＤとすると、図５に示す計算式にしたがえば、階調データＤを、２レベルのＰＷＭによる駆動を可能にするデータに変換できる。以下、２ライン同時選択で４階調の場合（Ｌ＝２、Ｎ＝４）について説明する。また階調データを０、１、２、３と表すとする。

　図５の計算式の第１項の中のＬ×Ｄ−（Ｎ−１）×Ｌ／２の項は、階調データを、０を中心に対称となるデータに変換するためのものである。この項により、階調データである０、１、２、３は、各々、０を中心に対称となるデータである−３、−１、１、３に変換される。第１項の中のΣは、Ｌ×Ｄ−（Ｎ−１）×Ｌ／２の項により得られるデータと直交関数Ｆとの行列演算の際における各行毎の総和を意味する。

　図５の計算式の第２項の中の（Ｎ−１）×Ｌ／２の項は、第１項で階調データをマイナス側にずらした分をプラス側に戻し、正の整数のデータを得るためのものである。またこの項にＬが乗じてあるのは、第１項でΣによりＬ回の加算を行っているため、この加算回数分だけデータをプラス側に戻す必要があるからである。また図５の計算式で分子をＬで除してあるのは、第１項で階調データをＬ倍した分を補正するためである。なおこの比較例では、選択期間（１回の信号電極印加時間）の時分割数は（Ｎ−１）×Ｌとなっている。

　この図５の計算式により得られたデータに基づいてＰＷＭ変換を行うことで、ＭＬＳ駆動において２レベルのＰＷＭによる階調表示が可能になる。

　しかしながら、この比較例には、液晶に加わるＯＮ時の実効電圧とＯＦＦ時の実効電圧の比であるＯＮ／ＯＦＦ比を満足できる値にできないという問題点がある。

　図６に、図５の計算式で得られたデータに基づいて、４ライン同時選択で４階調の表示を行った場合のセグメント波形、コモン波形の例を示す。黒丸、２斜線付きの丸、１斜線付きの丸及び白丸は表示する画素の階調の状態を表すものである。２斜線付きの丸は黒に近い灰色を、１斜線付きの丸は白に近い灰色を示す。２１はコモン（走査電極）、２２はセグメント（信号電極）を示す。５６は各画素の階調データが０、１、２、３である表示パターンを、５７は各画素の階調データが０、３、０、３である場合の表示パターンを示す。２３は各フィールドについての図５の計算式の結果を示す。４０はセグメントの電圧レベル、４１はコモンの電圧レベルを示す。４２、４３、５２、５３の細線はコモン波形、４４の太線はセグメント波形を示す。コモン波形とセグメント波形の差が液晶に加わる実効値を決める。コモンの電圧レベルをＶｙ、０、−Ｖｙとし、セグメントの電圧レベルをＶｘ、−Ｖｘとすると、図６の４９が液晶をＯＮさせる電圧（Ｖｙ＋Ｖｘ）、５０が液晶をＯＦＦさせる電圧（Ｖｙ−Ｖｘ）とみなすことができる。

　この比較例では、選択期間の時分割数は（Ｎ−１）×Ｌ＝１２となる。そして選択期間を時分割数１２で割ったものを１分割単位とすると、選択期間の長さは１２分割単位になり、１ｆ、２ｆ、３ｆ、４ｆの選択期間の合計の長さは４８分割単位になる。そして、階調は、液晶のＯＮに寄与する期間（コモン波形とセグメント波形の差が電圧（Ｖｙ＋Ｖｘ）になる期間）の合計を分割単位数で表したＮｅで表すことができる。このＮｅの計算結果を図６の各波形の右側に示す。例えば図６の４５に示すように、１行目の波形では、液晶のＯＮに寄与する期間は分割単位数で表すと３、５、７、３になる。したがって、これらの合計であるＮｅは４７に示すように３＋５＋７＋３＝１８になる。同様に、４８、５４、５５に示すように、２行目の波形ではＮｅ＝９＋５＋５＋３＝２２、３行目の波形ではＮｅ＝９＋７＋７＋３＝２６、４行目の波形ではＮｅ＝９＋５＋７＋９＝３０になる。即ち、階調が０となる１行目の波形では、４８分割単位の中で１８分割単位が液晶のＯＮに寄与する。同様に、階調が１、２、３となる２行目、３行目、４行目の波形では、各々、２２、２６、３０分割単位が液晶のＯＮに寄与する。

　図６から明らかなように、各画素の階調データの大きさに応じてＮｅが変化している。例えば階調３（黒丸）の時のＮｅは３０であり、これは、階調０（白丸の時）の時のＮｅである１８よりも大きくなる。また同一階調の画素においては、表示パターンに依存せずに常に同一のＮｅが得られる。例えば、図６の５６に示す表示パターンでも５７に示す表示パターンでも、階調３（黒丸）の時のＮｅは常に３０になり、階調０（白丸の時）の時のＮｅは常に１８になる。

　さて、階調３の時にＯＮに寄与する期間はＮｅ＝３０分割単位でありＯＦＦに寄与する期間は４８−Ｎｅ＝１８分割単位になる。一方、階調０の時にＯＮに寄与する期間はＮｅ＝１８分割単位でありＯＦＦに寄与する期間は４８−Ｎｅ＝３０分割単位になる。従来のレベル変化による、４ラインのマルチライン駆動（以下、４ＭＬＳ駆動）のＯＮ／ＯＦＦ比とほぼ同等のＯＮ／ＯＦＦ比を実現するためには、この３０を３６に、１８を１２にする必要がある。

　図７の１９１、１９２、１９３に、各々、通常のマルチプレクス駆動のＯＮ／ＯＦＦ比計算式、従来のレベル変化による４ＭＬＳ駆動のＯＮ／ＯＦＦ比計算式、比較例のＯＮ／ＯＦＦ比計算式を示す。計算式の中のａは、コモン側の駆動電圧とセグメント側の駆動電圧との比（以下バイアス比）を表す。また（ｎ−４）及び（ｎ−１）は非選択期間において液晶に加わる実効値に相当する。

　図８に、走査線数が２４０ライン（ｎ＝２４０）の場合のＯＮ／ＯＦＦ比の特性を表すグラフを示す。２０３、２０４、２０５は、各々、通常マルチプレクス駆動の特性、レベル変化による４ＭＬＳ駆動の特性、比較例の駆動の特性を示すものである。グラフより、通常マルチプレクス駆動ではバイアス比が１５〜１６の時にＯＮ／ＯＦＦ比が最大値１．０６７になる。また、レベル変化による４ＭＬＳ駆動ではバイアス比が７〜８の時にＯＮ／ＯＦＦ比が最大値１．０６７になる。また比較例の駆動ではバイアス比が７〜８の時にＯＮ／ＯＦＦ比が最大値になるが、この時の最大値は１．０３４にしかならない。１．０３４のＯＮ／ＯＦＦ比では、液晶パネルのコントラストが極端に低下してしまう。実際にコントラストを評価した結果、通常マルチプレクス駆動で３１．７であったものが、比較例では１０．８にまで低下してしまう。

　そこで本発明者は、比較例が有するコントラストの低下の問題を解決すべく、以下に示す駆動方法を考案した。

　２．計算式
　図９に、本実施形態の駆動方法を実現する計算式を示す。ここで同時選択数（ＬＭ）＋仮想データ数をＬ、階調数をＮ、直交関数をＦ、階調データをＤとする。以下、同時選択数が３、仮想データ数が１で、４階調の場合（Ｌ＝４、Ｎ＝４）について説明する。また階調データを０、１、２、３と表すとする。

　図９の計算式の第１項の中の２×Ｌ×Ｄ−（Ｎ−１）×Ｌの項は、階調データを、０を中心に対称となるデータに変換するためのものである。この項により、階調データである０、１、２、３は、各々、０を中心に対称となるデータである−１２、−４、４、１２に変換される。図５の比較例では−３、−１、１、３に変換されていたが、図９ではこのように−１２、−４、４、１２に変換される。第１項の中のΣは、２×Ｌ×Ｄ−（Ｎ−１）×Ｌの項により得られるデータと直交関数Ｆとの行列演算の際における各行毎の総和を意味する。

　図９の計算式の第２項の中の（Ｎ−１）×Ｌ／２の項は、第１項で階調データをマイナス側にずらした分をプラス側に戻し、正の整数のデータを得るためのものである。またこの項にＬが乗じてあるのは、第１項でΣによりＬ回の加算を行っているため、この加算回数分だけデータをプラス側に戻す必要があるからである。また図９の計算式で分子をＬで除してあるのは、第１項で階調データをＬ倍した分を補正するためである。

　図１０に、図９の計算式にしたがった演算過程の一例を示す。まず仮想データを利用しなかった場合の例である図１０のＥ１について説明する。

　２２１は階調データを示す。２２２は、図９の計算式の２×Ｌ×Ｄ−（Ｎ−１）×Ｌの項の計算結果である。Ｌ＝４、Ｎ＝４とすると、階調データは８倍され、次に１２だけマイナスされる。これにより階調データは０を中心に対称となるデータに変換される。２２３は直交関数を示す。２２４は行列演算の結果を示す。２２５は、行列演算の結果２２４に図９の第２項のＬ×（Ｎ−１）×Ｌ／２＝２４を加算し、その加算結果をＬ＝４で除した結果を示す。２２６は、液晶のＯＮに寄与する期間の合計に相当するＮｅを示す。

　２２１の階調データを上から順に０、１、２、３とした場合に、演算結果２２５は１２、４、８、０となる。また液晶のＯＮに寄与する期間の合計に相当するＮｅは、上から順に１２、２０、２８、３６となる。即ち、階調データ０、１、２、３が、各々、１２、２０、２８、３６に相当するようになる。このように本実施形態では、比較例で１８（図６の４７参照）であったものが１２に改善され、比較例で３０（図６の５５参照）であったものが３６に改善される。したがって、従来のレベル変化による４ＭＬＳ駆動のＯＮ／ＯＦＦ比とほぼ同等のＯＮ／ＯＦＦ比を得ることを期待でき、コントラストの改善を期待できるようになる。

　同様に、仮想データを利用しない例である図１０のＥ２について説明する。階調データを３、１、３、３とした場合に、演算結果２２５は８、８、１６、８となる。しかしながら選択期間の分割単位数は（Ｎ−１）×Ｌ＝１２となっている。したがって、演算結果２２５として得られた１６を、ＰＷＭ用のデータに変換できないという問題が生じる。また図１０のＥ１では、階調データ３に対応する演算結果２２５は０であるが、図１０のＥ２では、階調データ３に対応する演算結果２２５は８になってしまう。即ち、同一階調の画素であっても、表示パターンに依存して演算結果２２５が異なったものになってしまう。

　３．仮想データ
　上記のような問題を解決するために本実施形態では仮想データという概念を導入している。即ち、液晶パネルを例えば３ＭＬＳ（３ライン同時選択）で駆動する一方で、行列演算は４ＭＬＳと同等の計算で行う。即ち、同時選択される３ライン分の階調データに仮想データを加えて行列演算を行う。

　仮想データの発生手法について図１１を用いて説明する。３０１は階調データ、３０２は階調データのバイナリ表現、３０４は仮想データ、３０３は仮想データのバイナリ表現を示す。仮想データ３０４は、階調データ３０１に基づいて発生させる。階調データが３、１、３である場合に、これらはバイナリー表現は（１１）、（０１）、（１１）になる。図１１に示すように、上位ビット、下位ビットの各々について、階調データの各ビットの１（又は０）の個数と仮想データの各ビットの１（又は０）の個数との和が偶数になるように仮想データを発生させる。３０５に上位ビットの１の個数の和を、３０６に下位ビットの１の個数の和を示す。図１１に示すようにこの場合の仮想データはバイナリ表現で（０１）になる。即ち仮想データは１になる。

　図１０のＥ３に、３ライン分の階調データ３、１、３に、上記の仮想データ１を加えて計算を行った場合について示す。演算結果２２５は４、４、１２、１２となる。液晶のＯＮに寄与する期間の合計に相当するＮｅは３６、２０、３６、２０となる。図１０のＥ２では、演算結果２２５としてＰＷＭ用データに変換できない値が出るという問題が生じたが、図１０のＥ３ではこのような問題が生じない。また同一階調の画素においては、表示パターンに依存せずに常に同一のＮｅを得ることができる。

　図１２に、様々な階調データに対する仮想データの発生過程を示す。２４１は階調データ、２４２は仮想データ、２４３は階調データのバイナリ表現、２４４は仮想データのバイナリ表現、２４５は演算結果（図１０の２２５）、２４６はＮｅを示す。２４３及び２４４のバイナリ表現を見ればわかるように、各ビットの１（又は０）の個数の和が常に偶数になるように仮想データが生成されている。また、階調データ３、２、１、０に対応するＮｅは、各々、常に３６、２８、２０、１２になっており、再現性がある。

　また図１２に示すように演算結果２４５は常に４の倍数になっている。したがって、選択期間の時分割数が（Ｎ−１）×Ｌ＝１２である必要は必ずしもなく、１２／４＝３でもよいことがわかる。即ちＬ＝４の場合、選択期間の時分割数は（Ｎ−１）×Ｌ／４＝Ｎ−１でよいことになる。このように時分割数を４で除することは、図９の計算式の分母であるＬを４×Ｌにすることに相当する。選択期間の時分割数を減らすことで、ＰＷＭに使用する刻み用クロックの周波数を低くできるようになる。これにより装置の低消費電力化、低コスト化を図ることができる。なお図９の計算式の分母を４×Ｌにしなかった理由は、図５の比較例との比較を説明しやすくするためである。

　４．波形例
　図１３に、本実施形態により３ライン同時選択で４階調の表示を行った場合のセグメント波形、コモン波形の例を示す。５２１はコモン、５２２はセグメントを示す。５５６は各画素の階調データが０、１、２である表示パターンを、５５７は各画素の階調データが３、１、３である表示パターンを示す。５２３は各フィールドについての計算式の結果を示す。５４０はセグメントの電圧レベル、５４１はコモンの電圧レベルを示す。５４２、５４３、５５２の細線はコモン波形、５４４の太線はセグメント波形を示す。

　本実施形態では、選択期間の時分割数は（Ｎ−１）＝３となる。液晶のＯＮに寄与する期間の合計に相当するＮｅの計算結果を図１３の各波形の右側に示す。例えば図１３の５４７、５４８、５５４に示すように、１行目、２行目、３行目の波形では、Ｎｅ＝１２、２０、２８になる。即ち階調が０、１、２となる１行目、２行目、３行目の波形では、１２、２０、２８分割単位が液晶のＯＮに寄与する。

　図１３から明らかなように、各画素の階調データの大きさに応じてＮｅが変化している。例えば階調３（黒丸）の時のＮｅは３６であり、これは階調０（白丸の時）の時のＮｅである１２よりも大きくなっている。また同一階調の画素においては、表示パターンに依存せずに常に同一のＮｅを得られる。例えば、図１３の５５６に示す表示パターンでも５５７に示す表示パターンでも、階調１の時のＮｅは常に２０になる。

　５．仮想データ発生回路
　図１４に仮想データ発生回路の構成例を示し、図１５に、この仮想データ発生回路の動作を説明するためのタイミング波形を示す。説明を簡単にするために図１４では１ビット分の回路構成のみを示している。２５１は階調データを保持するメモリ、２５４は遅延回路、２５５はＡＮＤ回路、２５６はリセット付きのトグルフリップフロップ（以下ＴＦＲ）である。また２５３はメモリ読み出し信号、２５２はメモリ出力信号、２５９は遅延回路の出力信号、２５７はＴＦＲのリセット信号、２６０はＡＮＤ回路の出力信号、２５８はＴＦＲ２５６の出力信号（仮想データ）である。

　リセット信号２５７は、ＴＦＲ２５６をイニシャライズする信号であり、１フィールド毎にアクティブになる。このようにすることで、直交関数による行列演算の開始前にＴＦＲ２５６を必ずイニシャライズできるようになる。なおフィールドとは、液晶への１回のセグメント電圧印加時間を表す。３ＭＬＳ＋仮想データの駆動方法では４回のフィールドに分けて液晶にセグメント電圧を印加することで階調表示を実現する。

　メモリ読み出し信号２５３により、１フィールドのなかで３つの階調データがメモリ２５１から読み出される。メモリ出力信号２５２は、メモリ読み出し信号２５３に同期して出力される。遅延回路２５１の出力信号２５９は、メモリ読み出し信号２５３の立ち上がりエッジから所与の期間遅れて出力されるパルス信号である。この遅れは、素子遅延又はクロックを用いて実現できる。ＡＮＤ回路２５５の出力信号２６０は、安定状態にあるメモリ出力信号２５２と遅延回路２５４からの出力信号２５９とのＡＮＤをとることにより生成される。ＡＮＤ回路２５５の出力信号２６０は、メモリ出力信号２５２が１（Ｈｉｇｈレベル）の場合にはパルス信号になり、メモリ出力信号２５２が０（Ｌｏｗレベル）の場合には０に固定される。したがって、ＴＦＲ２５６の出力信号２５８は、メモリ出力信号２５２が１の時にはトグルし、０の時はトグルしないようになる。したがって、メモリ出力信号２５２が１となる回数が１回又は３回であればＴＦＲ２５６の出力は１になり、Ｈとなる回数が０回又は２回であれば０になる。いいかえれば、メモリ出力の１の個数が奇数の場合にＴＦＲ２５６の出力は１になり、偶数の場合に０になる。したがって、ＴＦＲ２５６の出力の１の個数とメモリ２５１の出力の１の個数の和を偶数にすることができる。したがって、このＴＦＲ２５６の出力を仮想データにすることができる。

　６．計算式の簡略化
　次に、Ｌ（同時選択数＋仮想データ数）、Ｎ（階調数）を固定し、図９の計算式を簡略化する手法について図１６を用いて説明する。以下、具体的にＬを４（同時選択数３＋仮想データ１）に、Ｎを６４（６４階調）に固定した場合について説明する。

　図１６において、Ｄ１、Ｄ２、Ｄ３は、各々、選択されたコモンの１行目〜３行目の階調データを表す。Ｋ４は仮想データを表す。Ｆ１〜Ｆ４は直交関数の行要素を表す。例えば第１フィールドでは、Ｆ１〜Ｆ４として図１０の直交関数２２３の１行目の−１、１、１、１が計算に使用される。第２フィールドではＦ１〜Ｆ４として２行目の１、１、−１、１が使用され、第３フィールドでは３行目の１、−１、１、１が使用され、第４フィールドでは４行目の１、１、１、−１が使用される。

　直交関数の要素（Ｆ１〜Ｆ４）は１か−１の値しかとらない。したがって、Ｄ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４の項は、階調データどうしを加算又は減算した値になる。また（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）の項は＋２か０か−２になる（ほとんどの場合、０にはならない）。そして、（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）が＋２の場合には、−６３×（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）＋１２６の項（直交関数の行の要素の総和に応じた定数）は０になる。したがって、この場合に簡略化により得られる計算式は図１６に示すように２（Ｄ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４）になる。一方、（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）が−２の場合には、−６３×（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）＋１２６の項は２５２になる。したがって、この場合に簡略化により得られる計算式は２｛（Ｄ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４）＋１２６｝になる。

　以上のような簡略化により得られる計算式の値は必ず４の倍数になる。したがって下位２ビットのデータを切り捨ててＰＷＭ用のデータとすることが可能になる。

　なお以上ではＬ＝４、Ｎ＝６４に固定した場合について説明した。しかしながら、直交関数の行の要素の総和（Ｓ＝Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）に応じた定数である−６３×（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）＋１２６の項は、より一般的には、−（Ｎ−１）×Ｓ＋（Ｎ−１）×Ｌ／２と表すことができる。

　７．セグメントドライバ
　図１７に、図１６で簡略化された計算式にしたがった演算を実現できるセグメントドライバのブロック図を示す。このセグメントドライバは６ライン分の階調データを記憶するメモリを内蔵する。なお説明を簡略化するために出力１ビット分に対応するブロック図のみを示す。

　ラッチ７１は、階調データをメモリ７２に書き込むためのデータ取り込み回路としての機能とラインラッチとしての機能を有する。ラッチ７１には、階調データ取り込み用のクロックとなるＣＫ８５、階調データであるＤＡＴＡ８６、ラッチパルスであるＬＰ８７が入力される。メモリ７２は、６ライン分の階調データを記憶するものである。仮想データ発生回路７０は階調データに基づいて仮想データを発生するものであり、例えば図１４に示すような構成のものを採用できる。アドレス制御回路７３は、メモリ７２、仮想データ発生回路７０及び定数ＲＯＭ７４のアドレスを制御する。定数ＲＯＭ７４は、定数０及び定数１２６を記憶するＲＯＭである。

　加減算制御回路７５は、加算を行うか減算を行うかを制御するものであり、入力される直交関数に基づいて１又は０を出力する。この例では直交関数の要素が−１の場合に１を、直交関数の要素が１の場合に０を出力する。直交関数行加算回路７６は、直交関数のＦ１〜Ｆ４の加算結果である（Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４）を出力するものであり、加算結果が２の時に１を、加算結果が−２の時０を出力する。通常、直交関数の各要素は固定値であるため、加減算制御回路７５及び直交関数行加算回路７６はデコーダで構成できる。

　正転・反転回路７７は、入力信号を反転又は正転するものであり、加減算制御回路７５の出力が１の場合（直交関数の要素が−１の場合）に入力信号を反転する。加算回路７８は８ビットの加算演算を行うものであり、正転・反転回路７７及び８ビットのラッチ７９（リセット付きフリップフロップで構成）の出力を入力とし、ラッチ７９に加算結果を出力する。ラッチ７９には、タイミング発生回路８１からのリセット信号９６及びクロック９１が入力される。タイミング発生回路８１は、ＣＫ８５、ＬＰ８７及び初期化信号であるＲＥＳ８８に基づいて種々のタイミング信号を生成し、７３、７６、７５などの各ブロックに出力する。ラッチ８０は、最終的な演算結果を保持するものであり、ＬＰ８１により制御される。

　ＰＷＭ変換回路８２は、ラッチ８０に保持された演算結果に基づいてＰＷＭ変換を行うものである。ＰＷＭ変換回路８２は既存のＰＷＭドライバの構成で実現できるため詳しい説明は省略する。ＰＷＭ制御回路８３は、ＰＷＭ変換回路８２を制御するものであり、パルス幅刻み用のクロックであるＧＣＰ８９が入力される。

　図１８に、図１７のセグメントドライバの動作を説明するためのタイミング波形を示す。ＲＥＳ８８は、表示画面の１行目のデータが入力される前にアクティブになっている。ＬＰ８７は、１水平期間（１Ｈ）毎にアクティブになる。図１８では、ＬＰ８７は、ＲＥＳ８８がアクティブになった直後にアクティブになっているが、１行目のデータが揃ってからアクティブになるようにしてもよい。ＣＫ８５は、階調データを取り込むためのクロックであるが、簡単のため詳細な波形を省略している。通常、消費電流を少なくするためにセグメントドライバをイネーブルチェーンで接続して動作させる。したがって、ＣＫ８５は、各セグメントドライバがデータを入力している期間にのみ動作し、それ以外の期間では所与のレベルに固定される。なおイネーブルチェーンを実現する回路は既存の技術であるため図１７では省略している。

　図１８において、９３はメモリ７２の出力信号、９４は仮想データ発生回路７０の出力信号、９５は定数ＲＯＭ７４の出力信号である。ＣＫ８５は、残りの３ライン分のメモリに、次に表示する３ライン分のデータを取り込むためにラッチ７１に入力される。タイミング発生回路８１が出力するクロック９１はこのＣＫ８５を分周することで得られる。クロック９１は、図１７のラッチ７９のクロック端子に入力される。９２はラッチ７９の出力信号である。

　演算結果である出力信号９２の生成過程について説明する。まず図１７のラッチ７９に入力されるリセット信号９６が、ＲＥＳ８８又はＬＰ８７に同期してアクティブになり、ラッチ７９の記憶内容がクリアされる。これによりラッチ７９の出力信号９２が０になる。次に、タイミング発生回路８１からのタイミング信号に基づき動作するアドレス制御回路７３の制御により、メモリ７２が１行目のデータＤ１を出力する。同時に、タイミング発生回路８１からのタイミング信号に基づき動作する加減算制御回路７５が、１番目の演算が加算か減算かを決定する。減算の場合には、加減算制御回路７５は、正転・反転回路７７にメモリ７２からの出力を反転させると共に、加算回路７８のキャリー入力ＣＡに１を出力する。これによりデータが１の補数に変換される。加算回路７８は、ラッチ７９の出力（０）と正転・反転回路７７の出力とキャリー入力ＣＡの状態とに基づき加算演算を行い、その結果がラッチ７９に保持される。これにより、図１８に示すように、クロック９１の第１番目の立ち下がりタイミングでラッチ７９がＤ１×Ｆ１（Ｄ１又は−Ｄ１）を出力することになる。

　次にアドレス制御回路７３の制御により、メモリ７２が２行目のデータＤ２を出力する。そして上記と同様の処理が行われ、ラッチ７９は、クロック９１の２番目の立ち下がりタイミングでＤ１×Ｆ１＋Ｄ２×Ｆ２を出力する。同様にして、ラッチ７９は、クロック９１の３番目の立ち下がりタイミングでＤ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３を出力する。

　クロック９１の４番目の立ち下がりタイミングでは、メモリ７２からのデータではなく仮想データ発生回路７０からの仮想データＫ４が使用され、ラッチ７９は、Ｄ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４を出力する。

　次に、アドレス制御回路７３の制御により、定数ＲＯＭ７４が０又は１２６を出力する。ここで０、１２６のどちらを出力するかは、直交関数行加算回路７６からの出力に基づきアドレス制御回路７３が決定する。即ちＦ１＋Ｆ２＋Ｆ３＋Ｆ４＝２の場合には定数ＲＯＭ７４は０を出力し、Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４＝−２の場合には１２６を出力する（図１６参照）。定数ＲＯＭ７４の出力は正転・反転回路７７で反転されることなく正転・反転回路７７を介して加算回路７８に入力される。したがって、クロック９２の５番目の立ち下がりタイミングでは、ラッチ７９は、Ｄ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４＋０又は＋１２６を出力することになる。

　ここで、ラッチ７９の出力を１ビット桁上げすれば、図１６に示すような２×（Ｄ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４＋０又は＋１２６）を得ることができる。しかしながら図１６の計算式の最終演算結果は前述のように必ず４の倍数になり、最終演算結果の下位２ビットは０になる。したがって、ラッチ７９の出力の桁上げは不要で、逆にラッチ７９の出力の桁下げ（下位１ビットを削除）を行う。そしてＬＰ８７に基づきラッチ８０にデータを保持する。そして、ＰＷＭ変換回路８２が、ラッチ８０からのデータにしたがったパルス幅変調を行う。

　以上のようにして、図１６の計算式にしたがったパルス幅変調が可能になる。

　８．表示コントローラ
　図１９に、図１６で簡略化された計算式にしたがった演算を実現できる表示コントローラのブロック図を示す。この表示コントローラの外部には、６ライン分以上の階調データを保持するメモリ４２７〜４３２が設けられる。表示コントローラは、メモリに記憶されるデータの中の３ライン分のデータをＰＷＭ用のデータに変換するために読み出す。それと同時に、メモリの残りの３ライン分の記憶領域に、ＴＦＴ等の駆動のために開発された従来表示コントローラからの階調データを書き込む（図２４参照）。

　さて本実施形態の駆動方法では、３ライン分の表示を行うために４ライン分のデータをセグメントドライバに出力する必要がある。このため、３ライン分の階調データをメモリに書き込むサイクルを４等分したサイクルで、セグメントドライバにＰＷＭ用のデータを出力するようにしている。より具体的には、図２０に示すように、メモリへのデータ書き込みサイクル時間をＴ１、セグメントドライバへのデータ出力サイクル時間をＴ２とした場合に、Ｔ２＝（ＬＭ／Ｌ）×Ｔ１＝（３／４）×Ｔ１（ＬＭは同時選択ライン数、ＬはＬＭに仮想データ数を加算した数）となるようにしている。このようにすることで、仮想データを用いた３ＭＬＳ駆動を実現できるようになる。

　なお、より一般的には、Ｔ２＝ｍ×（ＬＭ／Ｌ）×Ｔ１（ｍは正の整数）となる。例えば後述するように上画面用のデータと下画面用のデータを別々に生成、出力する場合には、Ｔ２＝２×（ＬＭ／Ｌ）×Ｔ１になる。

　また６４階調の場合、階調データは６ビット×ＲＧＢで１８ビットのデータになる。しかしながら、通常、メモリは１６ビットのデータしか扱えない。そこで、表示コントローラは、６ビットのＲ、Ｇ、Ｂデータの各々を、５、６、５ビットのデータに変換し、メモリに書き込まれるデータが１６ビットになるようにしている。

　図１９に示すように、外部には６個のメモリ４２７〜４３２が設けられる。そしてメモリ４２７〜４２９は上半画面用に、メモリ４３０〜４３２は下半画面用に使用される。メモリ４２７及び４３０、４２８及び４３１、４２９及び４３２は、各々、ライン１用、ライン２用、ライン３用のメモリとして使用される。そして本実施形態の表示コントローラは、従来表示コントローラから送られてくる階調データを各メモリに振り分けて書き込む。そして階調データを振り分けると同時に、６ビットのＲ、Ｇ、Ｂデータの各々を５、６、５ビットのデータに変換する処理を行う。表示コントローラは、メモリから階調データを読み込む際には各々のメモリから同時に３ドット（同時選択される３ラインに対応する同一列の階調データ）分の階調データを取り込む。そして瞬時に仮想データを発生させ、一括演算を行いＰＷＭ用データを生成し、外部のセグメントドライバに出力する。

　図１９において、４１１は階調データ、４１２は階調データ取り込み回路、４１３、４１０はメモリ書き込み回路、４１４はメモリ読み出し回路である。４１５は仮想データ発生回路で、各ドットの階調データがバイナリ表現で（１００）、（０１０）、（００１）、（１１１）の場合に１を発生させるゲート回路で構成できる。４１６は正転・反転回路、４１７、４１８、４１９、４２０、４２１は加算回路である。４３３は直交関数を外部に出力する出力回路、４２２は直交関数発生回路、４２３はＦ１＋Ｆ２＋Ｆ３＋Ｆ４の加算を行う直交関数行加算回路、４２４は定数発生回路である。４２５はラッチ、４２６はＰＷＭ用データを外部のセグメントドライバに出力する出力回路である。

　４２７、４２８、４２９、４３０、４３１、４３２は外部に設けられるメモリである。これらのメモリは２ポートのメモリであり、読み出しの最中に別のアドレスに書き込み動作を行うことができる。メモリのアドレスライン、データライン、リードライン、ライトラインなどは簡単化のため省略してある。メモリ４２７、４３０は、同時選択されるラインの中の１ライン目の階調データを保持し、メモリ４２８、４３１は２ライン目の階調データを保持し、メモリ４２９、４３２は３ライン目の階調データを保持する。

　なおＲ、Ｇ、Ｂのデータを一括で処理し、上画面用のデータと下画面用のデータとを別々に生成、出力するために、表示コントローラは、４３４、４３５、４３７、４３６、４３８、４３９の６つの演算回路を含む。ここで演算回路４３４、４３５、４３７は上画面用であり、その各々がＲ用、Ｇ用、Ｂ用になっている。また演算回路４３６、４３８、４３９は下画面用であり、その各々がＲ用、Ｇ用、Ｂ用になっている。

　次に表示コントローラの動作について説明する。階調データ取り込み回路４１２は、階調データ４１１を取り込み、同時に１８ビットのデータを１６ビットのデータに変換する。即ちＲ、Ｂのデータの下位ビットを削除する。次にメモリ書き込み回路４１３、４１０が階調データをメモリに書き込む。その際、同時選択ラインのライン１、ライン２、ライン３用のメモリに振り分けて階調データを書き込む。メモリ読み出し回路４１４は、ライン１、ライン２、ライン３用の階調データを一括で読み出す。仮想データ発生回路４１５は階調データに基づき仮想データを発生させる。直交関数発生回路４２２はＦ１〜Ｆ４を発生させる。正転・反転回路４１６は、Ｆ１〜Ｆ４の値が１ならば入力データを正転し、−１ならば反転する。加算回路４１７〜４２１のキャリー入力ＣＡには、Ｆ１〜Ｆ４の値が１ならば０が入力され、−１ならば１が入力される。このように、正転・反転回路４１６と加算回路４１７〜４２０のキャリー入力ＣＡとをＦ１〜Ｆ４に基づき制御することで、加算回路４１７〜４２０に加算を行わせるか減算を行わせるかを制御できるようになる。

　加算回路４１７はＤ１×Ｆ１を出力する。加算回路４１８は、加算回路４１７の出力Ｄ１×Ｆ１とＤ２×Ｆ２を加算し、Ｄ１×Ｆ１＋Ｄ２×Ｆ２を出力する。同様に加算回路４１９はＤ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３を出力し、加算回路４２０はＤ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４を出力する。加算回路４２１は、加算回路４２０の出力と定数発生回路４２４の出力（０又は１２６）を加算する。したがって加算回路４２１の出力はＤ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４＋０又は＋１２６になる。ラッチ４２５は加算回路４２１の出力をラッチする。ここで加算回路４２１の出力を１ビットだけ桁上げをすれば、図１６に示すような２×（Ｄ１×Ｆ１＋Ｄ２×Ｆ２＋Ｄ３×Ｆ３＋Ｋ４×Ｆ４＋０又は＋１２６）を得ることができる。しかしながら図１６の計算式の最終演算結果は前述のように必ず４の倍数になり、最終演算結果の下位２ビットは０になる。したがって、加算回路４２１の出力の桁上げは不要で、逆に、加算回路４２１の出力の桁下げ（下位１ビットを削除）を行い、ラッチ４２５に格納する。そして出力回路４２６が、外部のセグメントドライバに対して６ビットのＰＷＭ用データを出力する。

　階調データの取り込み周波数は、ＸＧＡクラス（１０２４×７６８ドット）の液晶パネルでフレーム周波数を６０Ｈｚとした場合に、１０２４×７６８×６０＝４７．２ＭＨｚ程度（ＲＧＢ並列）になる。したがって、外部のメモリへの書き込みサイクル時間は２０ｎｓ程度になる。図１９の表示コントローラは、上画面用のデータと下画面用のデータとを別々に生成、出力しているため、４０ｎｓのサイクル時間でデータを読み出せばよいことになる。しかしながら、３ラインの処理の間に４回データを出力する必要があるため、結局、４０ｎｓ×３／４＝３０ｎｓのサイクル時間でデータを読み出すことになる。いずれにしても、図１９の表示コントローラを利用する場合には高速なメモリが必要となる。

　図２１に、階調データを取り込むタイミング、セグメントドライバにデータを出力するタイミング及びコモンドライバの走査タイミングを説明するためのタイミング波形を示す。４４０は１ライン分の階調データを取り込むための水平同期信号、４４１は入力される階調データである。４４２、４４３、４４４はメモリへの書き込みタイミング、４４５は外部のセグメントドライバへのデータ出力タイミング、４４７はコモンドライバの走査タイミング、４４８はコモンドライバへのデータの出力タイミングを示す。

　階調データ４４１は、各ラインに対応したメモリに、４４２、４４３、４４４に示すタイミングで書き込まれる。６ライン分の階調データを書き込む時間を４等分した時間で、１ライン分のデータがセグメントドライバに出力される。即ち図１９の表示コントローラでは、上画面用のセグメントドライバ（図２３のＧ１参照）へ供給するＰＷＭ用データの生成及び出力は演算回路４３４、４３５、４３７が行い、下画面用のセグメントドライバ（図２３のＧ２参照）へ供給するＰＷＭ用データの生成及び出力は演算回路４３６、４３８、４３９が行う。したがって図２１では、メモリへのデータ書き込みサイクル時間をＴ１、セグメントドライバへのデータ出力サイクル時間をＴ２とした場合に、Ｔ２＝２×（ＬＭ／Ｌ）×Ｔ１＝６／４×Ｔ１となる。

　コモンドライバの出力信号４４８のレベルは、直交関数Ｆ１、Ｆ２、Ｆ３に基づき決定される。コモンドライバの出力信号４４８の選択期間以外でのレベルは、セグメントドライバの出力の中心電圧となる。表示ＯＦＦ時にはセグメントドライバの出力も非選択レベルの電圧になる。コモンドライバに入力されるＦ１、Ｆ２、Ｆ３は、図１９の表示コントローラが含む出力回路４３３が出力するが、出力回路４３３は、現在計算中の値を出力するのではなく、１フィールド前の計算に使用した値を出力する。これは、直交関数発生回路４２２からのＦ１、Ｆ２、Ｆ３を出力回路４３３が内蔵するフリップフロップのデータ端子に入力し、フリップフロップのクロック端子に走査タイミング信号を入力し、フリップフロップの出力をコモンドライバに送出することで実現できる。

　９．コモンドライバ
　図２２に、本実施形態のコモンドライバのブロック図を示す。１６１は直交関数入力回路、１６２は走査タイミング信号入力回路である。また１６０はシフトレジスタ、１６４は出力イネーブル回路、１６５はレベルシフタ、１６３はドライバ、１６６はドライバ出力である。また１６９は直交関数信号Ｆ１〜Ｆ３、１６７はスタート信号、１６８は走査タイミング信号である。

　シフトレジスタ１６０は複数のフリップフロップにより構成され、各フリップフロップが３つのドライバ出力１６６に対応するようになっている。そしてシフトレジスタ１６０は、スタート信号１６７が入力されると、走査タイミング信号に基づいてデータのシフトを開始する。出力イネーブル回路１６４は、このシフトレジスタ１６０の出力に基づき、Ｆ１、Ｆ２、Ｆ３の値に応じた電圧レベルをドライバ１６３に出力させるか否かを決定する。ドライバ出力１６６は、シフトレジスタ１６０の出力が０の場合には中間電圧になり、１の場合にはＦ１、Ｆ２、Ｆ３の値に応じた電圧レベルになる。即ち、ドライバ出力１６６は３ライン毎にＦ１、Ｆ２、Ｆ３の値に応じた電圧レベルになる。直交関数信号１６９（Ｆ１、Ｆ２、Ｆ３）、スタート信号１６７、走査タイミング信号１６８等は表示コントローラから入力される。

　１０．液晶表示装置
　図２３に、図１７のセグメントドライバと図２２のコモンドライバを含む液晶表示装置のブロック図を示す。セグメントドライバ１７１は液晶パネル１７３の上下に配置されている。コモンドライバ１７２は液晶パネル１７３の左側に配置されている。セグメントドライバ１７１、コモンドライバ１７２はＴＣＰ（テープキャリアパッケージ）に実装され、液晶パネル１７３に張り付けられる。１７４は電源回路、１７５はタイミング信号発生用のゲートアレイＩＣ、１７６は従来表示コントローラである。ゲートアレイＩＣ１７５は、セグメントドライバ１７１のタイミング信号（階調データの入力タイミングに対して４／３倍の周波数の走査タイミング信号を発生させる）、グレースケールパルス発生用クロック、コモンドライバの走査タイミング信号、スタート信号、Ｆ１、Ｆ２、Ｆ３信号などを出力する。ゲートアレイＩＣの詳細な説明は省略する。

　本実施形態によれば、ＴＦＴ液晶パネル用の１８ビット（ＲＧＢ各６ビット）の階調データを、従来表示コントローラ１７６の出力として、直接セグメントドライバ１７１に入力することが可能になる。したがって、この場合には、図１９の表示コントローラや、外部メモリが不要になる。

　図２４に、図１９の表示コントローラ、図２２のコモンドライバ、従来セグメントドライバを含む液晶表示装置のブロック図を示す。１８１は従来のＰＷＭ変換可能なセグメントドライバである。セグメントドライバ１８１は液晶パネル１８３の上下に配置されている。コモンドライバ１８２は液晶パネル１８３の左側に配置されている。セグメントドライバ１８１、コモンドライバ１８２はＴＣＰに実装され、液晶パネル１８３に張り付けられる。１８４は電源回路、１８５は図１９の表示コントローラ、１８６は階調データを記憶するメモリ、１８７は従来表示コントローラである。

　さて、図２３の液晶表示装置は図２４の液晶表示装置に比べて回路規模が大きくなる。図２３ではセグメントドライバ１７１がメモリを内蔵する必要があるからである。そして図２５（Ａ）に示すような完全分散又は図２５（Ｂ）に示す半分散でＭＬＳ駆動を行った場合、セグメントドライバ１７１は、１画面分又は半画面分のデータを記憶するメモリを内蔵する必要がある。セグメントドライバの出力数を２４０とし、ＸＧＡの大きさの画面（１０２４×７６８ドット）で６４階調（６ビット）の完全分散駆動を行うとすると、各セグメントドライバは、１．１Ｍビット（２４０×６×７６８）のメモリを内蔵する必要がある。現在のプロセス技術では、これだけのメモリをセグメントドライバに内蔵すると、セグメントドライバのチップサイズが大きくなり高価な物になってしまう。またセグメントドライバを液晶パネルの上下に１３個（３×１０２４／２４０）使用し合計で２６個使用する液晶表示装置では、コスト的に現実的でない。したがって、完全分散や半分散でＭＬＳ駆動を行い、大きなメモリ容量を必要とする場合には、図２３のシステム構成よりも図２４のシステム構成の方が有利になる。

　ここで完全分散駆動では、図２５（Ａ）に模式的に示すように、１フィールド（１ｆ）〜４フィールド（４ｆ）のデータによる駆動を１フレームの中で分けて行う。例えば完全分散駆動の場合、１フィールド目のデータで画面の上から下まで駆動したあと、２フィールド目のデータで画面の上から下まで駆動し、これを４フィールド目まで続ける。また半分散駆動では、図２５（Ｂ）に模式的に示すように、上画面、下画面の各々で完全分散駆動を行う。また少し分散駆動では、図２６（Ａ）に模式的に示すように、３ＭＬＳの場合に６ラインの中の上の３ラインと下の３ラインを交互に駆動する。また非分散駆動では、図２６（Ｂ）に模式的に示すように、初めの３ラインで１フィールド〜４フィールドのデータによる駆動を連続して行い、次の３ラインでもまた１フィールド〜４フィールドのデータによる駆動を連続して行う。

　図２３のシステム構成は、どちらかといえば非分散及び少し分散駆動に有利である。一方、図２４のシステム構成は、完全分散及び半分散駆動に有利である。但し、将来、半導体プロセス技術の微細化が更に進行し、低コストで超高集積のＩＣが製造できるようになった場合には、図２３のシステム構成でも完全分散及び半分散駆動を実現できる。

　１１．ＯＮ／ＯＦＦ比
　図２７に本実施形態の駆動方法のＯＮ／ＯＦＦ比を表す計算式を示す。計算式の中の（ｎ×４／３−１）の項は、非選択期間において液晶に加わる実効値を表すものである。ここでｎ×４／３となっているのは、３ラインの表示を行うのに、セグメントデータが４回変化しているためである。

　図２８に、図８のグラフに本実施形態の駆動方法でのＯＮ／ＯＦＦ比の特性を追加したグラフを示す。ここで２０６が、３ＭＬＳ＋仮想データで駆動を行う本実施形態の駆動方法の特性である。

　本実施形態によれば、図５の比較例で１．０３４であったＯＮ／ＯＦＦ比を、１．０５７にまで向上できる。通常マルチプレクサ駆動やレベル変化による４ＭＬＳ駆動のＯＮ／ＯＦＦ比１．０６７と比べると劣るが、充分使用に耐えうるレベルになっている。コントラストは、通常マルチプレクス駆動で３１．７であり、比較例（完全分散）で１０．８であったものが、本実施形態の駆動方法（完全分散）では３５．９にまで向上した。従来のレベル変化による４ＭＬＳ駆動（完全分散）の場合にはコントラストは４１であり、これに比べると本実施形態により得られるコントラストは約１４％だけ低下している。しかしながら、応答速度の速い液晶を使用した場合、レベル変化の分散駆動では、フレーム間引き法やディザ法でしか階調表示を実現できない。そしてフレーム間引き法には、フリッカーが生じやすいという問題がある。またディザ法では面積計算が必要になり、また高精細な表示を実現できない。またレベル変化とＰＷＭを組み合わせた駆動方法では、クロストークが大きすぎ、使用許容レベルではない。これに対して、本実施形態の駆動法では、ＰＷＭであるためフリッカが発生しない。したがって、ちらつきの無い目に優しい高精細な表示が可能となる。

　以上説明した通り、本実施形態は以下の効果を奏する。

　従来は、（同時選択数＋１）個の電圧レベルが必要であったＭＬＳ駆動法において、２値の電圧レベルのみでＰＷＭ駆動が可能になる。このため、ＭＬＳ駆動法で従来の階調表示を行う場合に比較して、波形の変化回数、変化方向及び変化量を表示パターンに依存することなく常に同一にできる。したがって、波形歪みの回数を減らすことができるし、波形の変化の向きも明らかになる。したがって、ＰＷＭにおけるパルス刻み位置を例えばフレーム毎に前後に変化させノイズを相殺する手法を採用できるようになる。こうすることクロストークも低減できるようになる。また電圧レベルの数が２個でよいため、電源回路の部品削減も実現でき、セグメントドライバのＩＣ内のドライバトランジスタの個数も削減できる。そして本実施形態によれば、以上のような効果を維持したままＯＮ／ＯＦＦ比の向上、即ちコントラストの向上を図ることができる。これにより、ちらつきの無い目に優しい高精細な表示が可能になる。

　別な言い方をすればＳＴＮ液晶パネルにおいて、１００ｍｓ程度の高速な応答が可能な液晶パネルでクロストークを低減しコントラストの極端な低下を抑制しながら、ジッタ等のないＰＷＭによる階調表示を実現できる。さらに回路構成がシンプルになるため、半導体を集積化しやすくなり、コストダウンを図ること可能になる。

　なお本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。

　例えば本実施形態ではメモリが２ライン分の階調データを記憶するとして説明したが、本発明はこれに限定されるものではない。またセグメントドライバの演算タイミングを外部信号やＧＣＰ信号等で決めてもよい。また画面を２画面に分けないようにしてもよい。また階調データを記憶するメモリを各ライン毎に分けて設けるとして説明したが、これを分けないようにしてもよい。またメモリを表示コントローラ内に設けるようにしてもよい。

　また図９の計算式は、説明をわかりやすくするためのものであり、この計算式に約分等を施して変形させても、４で除したとしても本発明を脱しないことは明白である。また図９の計算式により得られるデータを、例えば図１６で簡略化したような他の計算式にしたがった演算により得るようにしてもよい。

　また本発明は、同時選択される複数の走査電極に対応した複数の階調データに基づいて仮想データを発生し、階調データ及び仮想データと、走査電極に与える信号を規定する直交関数とに基づいて所与の演算を行い、所与の演算により得られたデータに基づいて、選択期間に信号電極に与える信号をパルス幅変調するものであれば、本実施形態での具体例に限らず様々な変形実施が可能である。また仮想データの発生や所与の演算等の処理は、ソフトウェア処理により実現することも可能である。また直交関数は、通常１、−１で表されるが、これに限定されるものではない。例えば、直交関数の各要素を一定の比例倍して演算処理することも可能である。

図１（Ａ）、（Ｂ）は、従来例の２ライン同時選択時の演算過程を説明するための図である。 従来例の２ライン同時選択時の駆動波形を示す図である。 従来例の４ライン同時選択時の演算過程を説明するための図である。 従来例の４ライン同時選択時の駆動波形例を示す図である。 比較例の計算式を示す図である。 比較例の４ライン同時選択時の駆動波形を示す図である。 従来例や比較例のＯＮ／ＯＦＦ比の計算式を示す図である。 従来例や比較例のＯＮ／ＯＦＦ比特性を表すグラフを示す図である。 本実施形態の計算式を示す図である。 本実施形態の３ライン同時選択時の演算過程を説明するための図である。 仮想データの発生方法について説明するための図である。 仮想データの発生方法について説明するための図である。 本実施形態の３ライン同時選択時の駆動波形を示す図である。 仮想データ発生回路の構成例を示す図である。 仮想データ発生回路のタイミング波形を示す図である。 計算式の簡略化について説明するための図である。 本実施形態のセグメントドライバのブロック図である。 セグメントドライバのタイミング波形を示す図である。 本実施形態の表示コントローラのブロック図である。 メモリへのデータ書き込みタイミングとセグメントドライバへのデータ出力タイミングとの関係について説明するための図である。 表示コントローラのタイミング波形を示す図である。 本実施形態のコモンドライバのブロック図である。 本実施形態のセグメントドライバ及びコモンドライバを使用した液晶駆動装置のブロック図である。 本実施形態の表示コントローラ及びコモンドライバを使用した液晶駆動装置のブロック図である。 図２５（Ａ）、（Ｂ）は、完全分散、半分散駆動を模式的に示す図である。 図２６（Ａ）、（Ｂ）は、少し分散、非分散駆動を模式的に示す図である。 本実施形態の駆動方法のＯＮ／ＯＦＦ比の計算式を示す図である。 従来例、比較例、本実施形態のＯＮ／ＯＦＦ比特性を表すグラフを示す図である。

符号の説明

２１　コモン（走査電極）、　２２　セグメント（信号電極）、２３　計算結果、　４０　セグメントの電圧レベル、　４１　コモンの電圧レベル、　４２、４３、５０、５２　コモン波形、　４４　セグメント波形、　４５　液晶のＯＮに寄与する期間の分割単位数、　４７、４８、５４、５５　液晶のＯＮに寄与する期間の分割単位数の合計、　４９　液晶をＯＮさせる電圧、　５０　液晶をＯＦＦさせる電圧、　７０　仮想データ発生回路、　７１　ラッチ、　７２　メモリ（ＲＡＭ）、　７３　アドレス制御回路、　７４　定数ＲＯＭ、　７５　加減算制御回路、　７６　直交関数行加算回路、　７７　反転・正転回路、　７８　加算回路、　７９　ラッチ、　８０　ラッチ、　８１　タイミング発生回路、　８２　ＰＷＭ変換回路、　８３　ＰＷＭ制御回路、　８４　セグメントドライバの出力、　８５　ＣＫ（クロック）、　８６　ＤＡＴＡ（階調データ）、　８７　ＬＰ（ラインラッチ信号）、　８８　ＲＥＳ（初期化信号）、　８９　ＧＣＰ（パルス刻み用クロック）、　９１　クロック、　９２　加算回路の出力信号、　９３　メモリの出力信号　９４　仮想データ発生回路の出力信号、　９５　定数ＲＯＭの出力信号、　１３１　走査電極、　１３２　信号電極、　１３３、１３４　画素、　１３５　データ、　１３６　直交関数、　１３７　行列演算の結果、　１４１　セグメント出力の電圧レベル、　１４２　時間軸、　１４３、１４４、１４７、１４８　フィールド、　１４５　上位側の区間ａ、　１４６　下位側の区間ｂ、　１６０　シフトレジスタ、　１６１　直交関数入力回路、　１６２　走査タイミング信号入力回路、　１６３　ドライバ（３値）、　１６４　出力イネーブル回路、　１６５　レベルシフタ、　１６６　ドライバ出力、　１６７　スタート信号、　１６８　走査タイミング信号、　１６９　直交関数信号、　１７１　セグメントドライバ（本実施形態）、　１７２、１８２　コモンドライバ（本実施形態）、　１７３、１８３　液晶パネル、　１７４、１８４　電源回路、　１７５　ゲートアレイＩＣ、　１７６、１８７　従来表示コントローラ、　１８１　従来のＰＷＭ変換可能なセグメントドライバ、　１８５　表示コントローラ（本実施形態）、　１８６　メモリ、　１９１　通常マルチプレクス駆動のＯＮ／ＯＦＦ比の計算式、　１９２　レベル変化による４ＭＬＳ駆動のＯＮ／ＯＦＦ比の計算式、　１９３　比較例のＯＮ／ＯＦＦ比の計算式、　２０１　バイアス比、　２０２　ＯＮ／ＯＦＦ比、　２０３　通常マルチプレクス駆動のＯＮ／ＯＦＦ比の特性、　２０４　レベル変化による４ＭＬＳ駆動のＯＮ／ＯＦＦ比の特性、　２０５　比較例のＯＮ／ＯＦＦ比の特性、　２０６　本実施形態のＯＮ／ＯＦＦ比の特性、　２２１、２４１、３０１　階調データ、　２２２、２２４　計算中間結果、　２２３　直交関数、　２２５、２４５　計算結果、　２２６、２４６　Ｎｅ（液晶ＯＮに寄与する期間の合計）、　２４２、３０４　仮想データ、　２４３、３０２　階調データのバイナリ表現、　２４４、３０３　仮想データのバイナリ表現、　２５１　メモリ、　２５２　メモリ出力信号、　２５３　メモリ読み出し信号、　２５４　遅延回路、　２５５　ＡＮＤ回路、　２５６　リセット付きトグルフリップフロップ、　２５７　リセット信号、　２５８　ＴＦＲの出力信号（仮想データ）、　２５９　遅延回路の出力信号、　２６０　ＡＮＤ回路の出力信号、　３０５　上位ビットの１の個数、　３０６　下位ビットの１の個数、　４１０　メモリ書き込み回路、　４１１　階調データ、　４１２　階調データ取り込み回路、　４１３　メモリ書き込み回路、　４１４　メモリ読み出し回路、　４１５　仮想データ発生回路、　４１６　正転・反転回路、　４１７〜４２１　加算回路、　４２２　直交関数発生回路、　４２３　直交関数行加算回路、　４２４　定数発生回路、　４２５　ラッチ、　４２６　出力回路、　４２７〜４３２　メモリ、　４３３　出力回路、　４３４、４３５、４３７　上画面用のＲ、Ｇ、Ｂの演算回路、　４３６、４３８、４３９　下画面用のＲ、Ｇ、Ｂの演算回路、　４４０　従来表示コントローラの送出する水平同期信号、　４４１　階調データ、　４４２〜４４４　メモリへの書き込みタイミング、　４４５　セグメントドライバへの出力タイミング、　４４７　表示コントローラが出力する水平同期信号、　４４８　コモン出力信号

Claims (15)

1. 　複数の走査電極を同時選択するマルチライン駆動法により、走査電極と信号電極を有する液晶パネルを駆動する駆動方法であって、
   　同時選択される複数の走査電極に対応した複数の階調データに基づいて仮想データを発生し、
   　前記階調データ及び前記仮想データと、走査電極に与える信号を規定する直交関数とに基づいて所与の演算を行い、
   　前記所与の演算により得られたデータに基づいて、選択期間に信号電極に与える信号をパルス幅変調し、
   　前記複数の階調データをバイナリ表現した場合の各ビットについての１及び０のいずれかの個数と、前記仮想データをバイナリ表現した場合の対応する各ビットについての１及び０のいずれかの個数との和が偶数になるように、前記仮想データを発生することを特徴とする液晶パネルの駆動方法。
2. 　請求項１において、
   　前記所与の演算により得られるデータが、
   　前記階調データ及び前記仮想データを０を中心に対称となるデータに変換し、変換されたデータとＩ行ｊ列（Ｉ、ｊは正の整数）の直交関数とに基づき行列演算を行い、行列演算の結果を正の整数のみで表されるデータに変換することで得られるデータであることを特徴とする液晶パネルの駆動方法。
3. 　請求項２において、
   　前記階調データ及び前記仮想データを０を中心に対称となるデータにする変換が、
   　階調数をＮ、走査電極の同時選択数に仮想データ数を加算した数をＬとした場合に、前記階調データ及び前記仮想データを２×Ｌ倍し、得られた値から（Ｎ−１）×Ｌを減ずる変換であることを特徴とする液晶パネルの駆動方法。
4. 　請求項２又は３において、
   　行列演算の結果を正の整数のみで表されるデータにする変換が、
   　階調数をＮ、走査電極の同時選択数に仮想データ数を加算した数をＬとした場合に、行列演算の結果にＬ×（Ｎ−１）×Ｌ／２を加算し、得られた結果をＬで除する変換であることを特徴とする液晶パネルの駆動方法。
5. 　請求項１乃至４のいずれかにおいて、
   　階調数をＮ、走査電極の同時選択数に仮想データ数を加算した数Ｌを４とした場合に、パルス幅変調における前記選択期間の時分割数を（Ｎ−１）にすることを特徴とする液晶パネルの駆動方法。
6. 　複数の走査電極を同時選択するマルチライン駆動法により信号電極を駆動するセグメントドライバであって、
   　同時選択される複数の走査電極に対応した複数の階調データに基づいて仮想データを発生する手段と、
   　前記階調データ及び前記仮想データと、走査電極に与える信号を規定する直交関数とに基づいて所与の演算を行う手段と、
   　前記所与の演算により得られたデータに基づいて、選択期間に信号電極に与える信号をパルス幅変調する手段とを含み、
   　前記仮想データを発生する手段が、
   　前記複数の階調データをバイナリ表現した場合の各ビットについての１及び０のいずれかの個数と、前記仮想データをバイナリ表現した場合の対応する各ビットについての１及び０のいずれかの個数との和が偶数になるように、前記仮想データを発生することを特徴とするセグメントドライバ。
7. 　請求項６において、
   　前記所与の演算により得られるデータが、
   　前記階調データ及び前記仮想データを０を中心に対称となるデータに変換し、変換されたデータとＩ行ｊ列（Ｉ、ｊは正の整数）の直交関数とに基づき行列演算を行い、行列演算の結果を正の整数のみで表されるデータに変換することで得られるデータであることを特徴とするセグメントドライバ。
8. 　請求項６又は７において、
   　走査電極の同時選択数をＬＭとした場合に、ＬＭの２倍以上分のラインの階調データを保持するラインメモリを含むことを特徴とするセグメントドライバ。
9. 　複数の走査電極を同時選択するマルチライン駆動法により信号電極と走査電極を各々駆動するセグメントドライバとコモンドライバに信号を供給する表示コントローラであって、
   　階調データを取り込む手段と、
   　走査電極の同時選択数の２倍以上分のラインの階調データを保持可能なラインメモリに、取り込んだ階調データを書き込む手段と、
   　前記ラインメモリに書き込まれた階調データを読み出す手段と、
   　同時選択される複数の走査電極に対応した複数の階調データに基づいて仮想データを発生する手段と、
   　前記階調データ及び前記仮想データと、走査電極に与える信号を規定する直交関数とに基づいて所与の演算を行う手段と、
   　前記所与の演算により得られたデータを、該データに基づいて選択期間に信号電極に与える信号をパルス幅変調するセグメントドライバに供給する手段と、
   　直交関数をコモンドライバに供給する手段とを含み、
   　前記仮想データを発生する手段が、
   　前記複数の階調データをバイナリ表現した場合の各ビットについての１及び０のいずれかの個数と、前記仮想データをバイナリ表現した場合の対応する各ビットについての１及び０のいずれかの個数との和が偶数になるように、前記仮想データを発生することを特徴する表示コントローラ。
10. 　請求項９において、
    　前記所与の演算により得られるデータが、
    　前記階調データ及び前記仮想データを０を中心に対称となるデータに変換し、変換されたデータとＩ行ｊ列（Ｉ、ｊは正の整数）の直交関数とに基づき行列演算を行い、行列演算の結果を正の整数のみで表されるデータに変換することで得られるデータであることを特徴とする表示コントローラ。
11. 　請求項９又は１０において、
    　走査電極の同時選択数をＬＭ、ＬＭに仮想データ数を加算した数をＬ、前記ラインメモリへの階調データ書き込みサイクル時間をＴ１、セグメントドライバへのデータ出力サイクル時間をＴ２とした場合に、Ｔ２＝ｍ×（ＬＭ／Ｌ）×Ｔ１（ｍは正の整数）であることを特徴とする表示コントローラ。
12. 　複数の走査電極を同時選択するマルチライン駆動法により液晶パネルを駆動する液晶表示装置であって、
    　走査電極と信号電極を有する液晶パネルと、
    　信号電極を駆動する請求項６乃至８のいずれかのセグメントドライバと、
    　走査電極を駆動するコマンドライバとを含むことを特徴とする液晶表示装置。
13. 　複数の走査電極を同時選択するマルチライン駆動法により液晶パネルを駆動する液晶表示装置であって、
    　走査電極と信号電極を有する液晶パネルと、
    　パルス幅変調により信号電極を駆動するセグメントドライバと、
    　走査電極を駆動するコモンドライバと、
    　前記セグメントドライバ及び前記コモンドライバに信号を供給する請求項９乃至１１のいずれかの表示コントローラとを含むことを特徴とする液晶表示装置。
14. 　所与の演算により得られたデータに基づいて、選択期間に信号電極に与える信号をパルス幅変調し、複数の走査電極を同時選択するマルチライン駆動法により、走査電極と信号電極を有する液晶パネルを駆動する駆動方法であって、
    　前記所与の演算により得られたデータが、
    　同時選択される複数の走査電極に対応した複数の階調データ及び該複数の階調データに基づく仮想データを０を中心に対称となるデータに変換し、変換されたデータとＩ行ｊ列（Ｉ、ｊは正の整数）の直交関数とに基づき行列演算を行い、行列演算の結果を正の整数のみで表されるデータに変換することで得られるデータであり、
    　前記複数の階調データをバイナリ表現した場合の各ビットについての１及び０のいずれかの個数と、前記仮想データをバイナリ表現した場合の対応する各ビットについての１及び０のいずれかの個数との和が偶数になるように、前記仮想データを発生することを特徴とする液晶パネルの駆動方法。
15. 　請求項１４において、
    　前記階調データ及び前記仮想データを０を中心に対称となるデータにする変換が、
    　階調数をＮ、走査電極の同時選択数に仮想データ数を加算した数をＬとした場合に、前記階調データ及び前記仮想データを２×Ｌ倍し、得られた値から（Ｎ−１）×Ｌを減ずる変換であることを特徴とする液晶パネルの駆動方法。

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