JP5434507B2 - 表示ドライバー、表示モジュール、及び電子機器 - Google Patents

Description

本発明は、表示ドライバー、表示モジュール、及び電子機器等に関する。

近年、液晶表示装置等の表示パネルの画面サイズが拡大する傾向にある。そのため、カスケード接続された複数の表示ドライバーを並べた状態で表示パネルを駆動する。この場合、複数の表示ドライバーのいずれか１つをマスターモードに設定し、残りの表示ドライバーをスレーブモードに設定することで、表示タイミングを互いに同期させて表示パネルを駆動する必要がある。

例えば特許文献１には、複数ラインを同時選択するＭＬＳ（Multi Line Selection）駆動可能な表示ドライバーをカスケード接続して、単純マトリックス型の表示パネルを駆動する例が開示されている。この特許文献１には、Ｍ／Ｓ端子に表示ドライバーのマスター動作／スレーブ動作を選択する信号を入力し、ＦＲ端子への液晶交流化信号、ＣＡ端子へのフレーム走査スタート信号等で液晶表示系の同期をとる構成が開示されている。

特開平１１−２５９０５１号公報

ところで、近年では、表示ドライバーが、表示パネルが形成されたガラス基板上にＣＯＧ（Chip On Glass）実装されることが多く、カスケード接続された表示ドライバー間を、より抵抗の小さいフレキシブル基板に形成した信号線を介して接続することが行われる。そのため、低コスト化を目的として、この信号線の配線領域を狭くすることが望ましい。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、カスケード接続された表示ドライバー間を接続する信号線の本数を削減できる表示ドライバー、該表示ドライバーを含む表示モジュール、及び電子機器等を提供することができる。

（１）本発明の一態様は、他の表示ドライバーとカスケード接続された状態で表示パネルを駆動する表示ドライバーが、表示タイミング信号を生成する表示タイミング信号生成部と、前記表示タイミング信号生成部によって生成されたｎ（ｎは２以上の整数）本の前記表示タイミング信号をエンコードしてｍ（ｍ＜ｎ、ｍは正の整数）本のエンコード信号にエンコードするエンコード部と、前記表示タイミング信号に同期して前記表示パネルを駆動する駆動部とを含み、前記表示パネルを駆動すると共に、前記エンコード部によってエンコードされた前記エンコード信号を前記他の表示ドライバーに供給する。

本態様によれば、マスター側で生成した表示タイミング信号をエンコードしてエンコード信号を生成し、該エンコード信号をスレーブ側に送ることができ、マスター側とスレーブ側とを接続する信号線の本数を削減することができるようになる。また、信号線の配線領域を小さくできるため、表示モジュールのより一層の低コスト化に寄与する表示ドライバーを提供できるようになる。

（２）本発明の他の態様に係る表示ドライバーでは、前記エンコード部は、ｎ本のパラレル信号である前記表示タイミング信号を１本のシリアル信号に変換するパラレル／シリアル変換処理を行う。

本態様によれば、上記の効果に加えて、より簡素な構成でエンコード信号を生成できるようになる。

（３）本発明の他の態様に係る表示ドライバーでは、複数の表示タイミング信号がエンコードされたｍ本のエンコード信号をデコードしてｎ本の表示タイミング信号を生成するデコード部を含み、第１のモードに設定されたとき、前記表示パネルを駆動すると共に、前記エンコード部によってエンコードされた前記エンコード信号を前記他の表示ドライバーに供給し、第２のモードに設定されたとき、前記デコード部によってデコードされた前記ｎ本の表示タイミング信号に同期して前記表示パネルを駆動する。

本態様によれば、上記の効果に加えて、第１のモード及び第２のモードの切り替えにより、カスケード接続可能な表示ドライバーを提供できるようになる。

（４）本発明の他の態様に係る表示ドライバーでは、前記エンコード部は、ｎ本のパラレル信号である前記表示タイミング信号を１本のシリアル信号に変換するパラレル／シリアル変換処理を行い、前記デコード部が、１本のシリアル信号をｎ本のパラレル信号である表示タイミング信号に変換するシリアル／パラレル変換処理を行う。

本態様によれば、上記の効果に加えて、より簡素な構成でエンコード信号をデコードすることができる。

（５）本発明の他の態様に係る表示ドライバーは、前記第１のモードに設定されたとき、前記デコード部は、前記エンコード部によってエンコードされた前記エンコード信号をデコードすると共に、前記駆動部は、前記デコード部によってデコードされた前記ｎ本の表示タイミング信号に同期して前記表示パネルを駆動する。

本態様によれば、第１のモードや第２のモードにかかわらずエンコード信号をデコードするようにしたので、上記の効果に加えて、構成及び制御を簡素化できるようになる。

（６）本発明の他の態様に係る表示ドライバーでは、前記表示タイミング信号生成部は、所与の同期タイミング信号を含むｎ本の表示タイミング信号を生成し、前記エンコード部は、前記同期タイミング信号を除く表示タイミング信号をエンコードし、前記第１のモードに設定されたとき、前記同期タイミング信号と、前記エンコード部によってエンコードされた前記エンコード信号を前記他の表示ドライバーに供給し、前記第２のモードに設定されたとき、前記デコード部は、前記他の表示ドライバーからの所与の同期タイミング信号に同期して、前記他の表示ドライバーからの前記エンコード信号をデコードする。

本態様によれば、上記の効果に加えて、カスケード接続された表示ドライバー間の同期をより確実にとって、表示できるようになる。

（７）本発明の他の態様に係る表示ドライバーでは、前記表示パネルは、液晶表示パネルであり、前記表示タイミング信号は、前記液晶表示パネルの画素を構成する液晶に印加される電圧の極性を反転させる液晶交流化信号と、前記液晶表示パネルの表示を強制的にオン又はオフの制御を行う表示オンオフ制御信号とを含む。

本態様によれば、上記の効果に加えて、表示パネルの表示品位を向上させる表示ドライバーを提供できるようになる。

（８）本発明の他の態様に係る表示ドライバーでは、前記表示パネルは、複数のコモン電極及び複数のセグメント電極を有する液晶表示パネルであり、前記駆動部は、前記液晶表示パネルのコモン電極のいずれか複数を同時選択するマルチライン選択駆動法により駆動し、前記表示タイミング信号は、フィールドを指定する１又は複数のフィールド指定信号、前記液晶表示パネルの画素を構成する液晶に印加される電圧の極性を反転させる液晶交流化信号、及び前記液晶表示パネルの表示を強制的にオン又はオフの制御を行う表示オンオフ制御信号を含む。

本態様によれば、上記の効果に加えて、ＭＬＳ駆動に伴い表示タイミング信号の種類が増加した場合でも、他の表示ドライバーとの間の信号線の本数を削減し、より一層の表示モジュールの低コスト化に寄与できるようになる。

（９）本発明の他の態様は、他の表示ドライバーとカスケード接続された状態で表示パネルを駆動する表示ドライバーが、前記他の表示ドライバーからのｍ（ｍは正の整数）本のエンコード信号をデコードしてｎ（ｍ＜ｎ、ｎは２以上の整数）本の表示タイミング信号を生成するデコード部と、前記デコード部によってデコードされた前記表示タイミング信号に同期して前記表示パネルを駆動する駆動部とを含む。

本態様によれば、マスター側で生成した表示タイミング信号をエンコードしてエンコード信号を生成し、該エンコード信号をスレーブ側に送ることができ、マスター側とスレーブ側とを接続する信号線の本数を削減することができるようになる。また、信号線の配線領域を小さくできるため、表示モジュールのより一層の低コスト化に寄与する表示ドライバーを提供できるようになる。

（１０）本発明の他の態様は、表示モジュールは、表示パネルと、カスケード接続され前記表示パネルを駆動する第１の表示ドライバー及び第２の表示ドライバーとを含み、前記第１の表示ドライバーは、前記第２の表示ドライバーに対して前記エンコード信号を供給する上記のいずれか記載の表示ドライバーであり、前記第２の表示ドライバーは、前記第１の表示ドライバーからの前記エンコード信号を用いて前記表示パネルを駆動する上記のいずれか記載の表示ドライバーである。

本態様によれば、カスケード接続された表示ドライバー間を接続する信号線の本数を削減できる表示ドライバーを採用することで、低コスト化が可能な表示モジュールを提供できるようになる。

（１１）本発明の他の態様は、電子機器が、上記のいずれか記載の表示ドライバーを含む。

本態様によれば、カスケード接続された表示ドライバー間を接続する信号線の本数を削減できる表示ドライバーを採用することで、低コスト化が可能な電子機器を提供できるようになる。

本発明の一実施形態に係る表示ドライバーが適用された電子機器の構成例のブロック図。 図１の第１の表示ドライバーの構成例のブロック図。 ＭＬＳ駆動法の原理の説明図。 ＭＬＳ駆動を行う場合の７レベルの電圧の関係を示す図。 フィールド信号の説明図。 ４ラインのコモン電極を同時選択するＭＬＳ駆動における駆動電圧の波形の一例を示す図。 本実施形態の比較例における表示ドライバーの構成要部のブロック図。 マスター動作時における図７の構成のタイミングの一例を示す図。 スレーブ動作時における図７の構成のタイミングの一例を示す図。 比較例における表示モジュールの構成のイメージを示す図。 本実施形態における第１の表示ドライバーの構成要部のブロック図。 第１の表示ドライバーの動作例のフロー図。 マスター動作時における第１の表示ドライバーのタイミングの一例を示す図。 スレーブ動作時における第１の表示ドライバーのタイミングの一例を示す図。 本実施形態における表示モジュールの構成のイメージを示す図。 本実施形態の変形例における第１の表示ドライバーの構成例のブロック図。 本変形例における第１の表示ドライバーの構成要部のブロック図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。

〔電子機器〕
図１に、本発明の一実施形態に係る表示ドライバーが適用された電子機器の構成例のブロック図を示す。

電子機器１０は、表示モジュール２０、ホストプロセッサー３０、電源回路４０を含む。表示モジュール２０は、液晶表示パネル（広義には表示パネル）５０と、第１の表示ドライバー１００と、第２の表示ドライバー２００とを含む。液晶表示パネル５０は、単純マトリックス型の表示パネルである。この液晶表示パネル５０は、一対の透明なガラス基板の間に、透明電極で形成され互いに交差するように配置された複数のコモン電極、複数のセグメント電極、配向膜及び液晶等を封入して形成される。液晶表示パネル５０において、コモン電極及びセグメント電極の交差位置に対応して画素が形成される。第１の表示ドライバー１００及び第２の表示ドライバー２００は、カスケード接続されており、両表示ドライバーは、液晶表示パネル５０が形成されるガラス基板上にＣＯＧ実装される。第１の表示ドライバー１００及び第２の表示ドライバー２００は、ガラス基板上に形成された配線層を介して、液晶表示パネル５０のコモン電極及びセグメント電極と電気的に接続される。

このガラス基板には、フレキシブル基板が接続される。フレキシブル基板には、多層構造の信号線が形成されており、第１の表示ドライバー１００の各端子及び第２の表示ドライバー２００の各端子は、フレキシブル基板に形成された信号線を介して電気的に接続される。同様に、フレキシブル基板に形成された信号線を介して、第１の表示ドライバー１００及び第２の表示ドライバー２００は、ホストプロセッサー３０及び電源回路４０と電気的に接続される。

第１の表示ドライバー１００及び第２の表示ドライバー２００は、同様の構成を有しており、液晶表示パネル５０を、複数ラインを同時選択するマルチライン選択駆動法により駆動（ＭＬＳ駆動）できるように構成されている。第１の表示ドライバー１００及び第２の表示ドライバー２００は、ＭＳ端子を有し、該ＭＳ入力端子にマスター動作又はスレーブ動作を選択する信号が入力される。本実施形態では、このＭＳ端子に入力される信号により、第１の表示ドライバー１００は、マスター動作するようにマスターモード（第１のモード）に設定され、第２の表示ドライバー２００は、スレーブ動作するようにスレーブモード（第２のモード）に設定される。従って、第１の表示ドライバー１００が、液晶表示パネル５０を駆動するための表示タイミング信号を生成し、該表示タイミング信号を第２の表示ドライバー２００に供給する。これにより、第１の表示ドライバー１００及び第２の表示ドライバー２００が、互いに同期して液晶表示パネル５０を駆動することができる。

ホストプロセッサー３０は、内蔵するメモリー又は図示しないメモリーに記憶されたプログラムを読み込んで、該プログラムに対応した処理を実行することで、第１の表示ドライバー１００及び第２の表示ドライバー２００により液晶表示パネル５０の駆動制御を行う。このため、ホストプロセッサー３０は、第１の表示ドライバー１００及び第２の表示ドライバー２００がそれぞれ内蔵する制御レジスターに制御データを設定することで、各表示ドライバーの動作を制御する。また、ホストプロセッサー３０は、第１の表示ドライバー１００及び第２の表示ドライバー２００に、液晶表示パネル５０に表示させる画像に対応した表示データを供給する。

電源回路４０は、第１の表示ドライバー１００及び第２の表示ドライバー２００のそれぞれに、動作電源電圧及び液晶表示パネル５０の駆動電源電圧、或いはこれらの電圧を生成するための基準電圧を供給する。

図１に示す構成を有する電子機器１０としては、携帯電話機、パーソナルコンピューター、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、車載用の電子機器、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。

〔表示ドライバー〕
図２に、図１の第１の表示ドライバー１００の構成例のブロック図を示す。図２では、第１の表示ドライバー１００の構成例を示すが、第２の表示ドライバー２００も同様の構成を有する。図２では、第１の表示ドライバー１００が４ライン同時選択のＭＬＳ駆動を行うものとして説明するが、本実施形態は同時選択ライン数に限定されない。なお、図２において図１と同一部分には同一符号を付し、適宜説明を省略する。

第１の表示ドライバー１００は、ホストプロセッサー用インターフェイス１１０と、発振回路１１２と、制御回路１１４と、コモンアドレスデコーダー１１６と、コモン出力演算回路１１８と、コモンドライバー１２０と、ページアドレス制御回路１２２と、カラムアドレス制御回路１２４と、ラインアドレス制御回路１２６と、表示データＲＡＭ１２８と、表示データラッチ回路１３０と、ＭＬＳデコーダー１３２と、セグメントドライバー１３４とを含む。本実施形態における駆動部は、コモンドライバー１２０及びセグメントドライバー１３４を含んで構成され、コモンアドレスデコーダー１１６、コモン出力演算回路１１８、及びＭＬＳデコーダー１３２の少なくとも１つを更に含んでもよい。

ホストプロセッサー用インターフェイス１１０は、第１の表示ドライバー１００が有する入力端子又は入出力端子を介してホストプロセッサー３０から入力される入力信号の入力インターフェイス処理や、第１の表示ドライバー１００が有する出力端子又は入出力端子を介してホストプロセッサー３０に出力する出力信号の出力インターフェイス処理を行う。

発振回路１１２は、第１の表示ドライバー１００が生成する表示タイミング信号の基準となる発振クロックＯＳＣを発振動作により生成する。例えば、制御回路１１４は、発振クロックＯＳＣに基づいて、複数種類の表示タイミング信号を生成する。この制御回路１１４は、コモンアドレスデコーダー１１６等の第１の表示ドライバー１００の各部を制御する制御信号を生成する。

コモンアドレスデコーダー１１６は、制御回路１１４において生成されＭＬＳ駆動において同時選択される複数のコモン電極に対応したコモンアドレスをエンコードする。このエンコード結果はコモンドライバー１２０に出力される。コモンアドレスは、同時選択される複数のコモン電極毎に割り当てられ、ＭＬＳ駆動を行う際にコモンアドレスを指定することで、対応するコモン電極が選択される。

コモン出力演算回路１１８は、制御回路１１４において生成される液晶交流化信号ＦＲ、ＭＬＳ駆動パターンを識別するフィールド信号Ｆ１、Ｆ２に基づいて、コモン出力の出力レベルを制御する。

コモンドライバー１２０は、コモンアドレスデコーダー１１６のエンコード結果に基づいて、コモン出力の選択／非選択を制御し、選択されたコモン出力として、コモン出力演算回路１１８で生成された出力レベルを出力する。

ページアドレス制御回路１２２は、ホストプロセッサー用インターフェイス１１０を介してホストプロセッサー３０から入力される表示データを表示データＲＡＭ１２８にアクセスするためのページアドレスを制御する。ページアドレスは、ホストプロセッサー３０から入力される表示データのバス幅をアクセス単位として定義される。

カラムアドレス制御回路１２４は、ホストプロセッサー用インターフェイス１１０を介してホストプロセッサー３０から入力される表示データを表示データＲＡＭ１２８にアクセスするためのカラムアドレスを制御する。カラムアドレスは、液晶表示パネル５０のセグメント電極に対応して定義される。

ラインアドレス制御回路１２６は、表示データＲＡＭ１２８に保存された表示データのうち読み出しラインを特定するラインアドレスを制御する。ラインアドレスは、液晶表示パネル５０のコモン電極に対応して定義される。

表示データＲＡＭ１２８は、液晶表示パネル５０の画素の並びに対応して、各画素の表示データが記憶される記憶領域を有する。各記憶領域は、ページアドレス及びカラムアドレスにより特定される。これにより、表示データＲＡＭ１２８には、ページアドレス及びカラムアドレスにより特定される領域に表示データが書き込まれる。一方、表示データＲＡＭ１２８からは１ライン単位で表示データが読み出される。

表示データラッチ回路１３０は、表示データＲＡＭ１２８から読み出された１ライン分の表示データをラッチする。

ＭＬＳデコーダー１３２は、表示データと、制御回路１１４において生成されＭＬＳ駆動を行うための表示タイミング信号とをエンコードする。より具体的には、ＭＬＳデコーダー１３２は、表示データラッチ回路１３０によってラッチされた表示データと、制御回路１１４によって生成される液晶交流化信号ＦＲ、フィールド信号Ｆ１、Ｆ２とに基づいて、セグメント出力の出力レベルを制御する。このＭＬＳデコーダー１３２のエンコード結果は、セグメントドライバー１３４に出力される。

セグメントドライバー１３４は、ＭＬＳデコーダー１３２のエンコード結果に基づいて、セグメント電極に、ＭＬＳデコーダー１３２でエンコードされた出力レベルを出力する。なお、セグメントドライバー１３４には、制御回路１１４において生成された表示オフ信号ＸＤＯＦにより、ＭＬＳデコーダー１３２のエンコード結果にかかわらずセグメント電極に所与の出力レベルを出力して表示をオフにする制御を行うことができるようになっている。本実施形態では、表示オフ信号ＸＤＯＦにより、コモン電極と同電位となるような出力レベルをセグメント電極に出力することで、表示をオフする。

このような構成の第１の表示ドライバー１００において、１水平走査期間毎に出力されるラッチパルスＬＰに同期して、コモンドライバー１２０は同時選択される複数のコモン電極に選択パルスを出力し、セグメントドライバー１３４は表示データ及び表示タイミング信号に基づいてエンコードした出力レベルを各セグメント電極に出力する。

〔ＭＬＳ駆動〕
ここで、第１の表示ドライバー１００が行うＭＬＳ駆動の原理について説明する。ＭＬＳ駆動においては、複数のコモン電極を同時に選択することで、コモン電圧の選択電圧（駆動電圧）を低くすることができる。そして、いわゆる線順次駆動法と比較して、コモン電極の選択期間の間隔を狭めることができ、液晶パネルの透過率の低下を抑えて平均の透過率を向上させることができる。

図３に、ＭＬＳ駆動の原理を説明するための図を示す。

図３では、２ラインのコモン電極ＣＯＭ０、ＣＯＭ１を同時に選択し、コモン電極ＣＯＭ０、ＣＯＭ１とセグメント電極ＳＥＧ０とが交差する位置の画素をオン又はオフさせる場合を示す。なお図３では、オンとなる画素（オン画素）を「−１」、オフとなる画素（オフ画素）を「＋１」と表し、このオン又はオフを示す表示データにより指定される。また、コモン電極を選択するための選択パルスを「＋１」、「−１」の２値で表す。更にセグメント電極ＳＥＧ０の駆動電圧は、「ＭＶ２」、「Ｖ２」、「Ｖ１」の３値である。

セグメント電極ＳＥＧ０の駆動電圧を「ＭＶ２」、「Ｖ２」、「Ｖ１」のいずれの電圧とするかは、表示データベクトルｄと選択行列βとの積により決定される。表示データベクトルｄは、セグメント電極ＳＥＧ０が各コモン電極と交差する位置の画素のオン又はオフを示すデータをベクトルで表現したものである。選択行列βは、セグメント電極ＳＥＧ０が交差する各コモン電極を選択するための選択パルスを行列で表現したものである。図３（ａ）の場合にはｄ・β＝−２となり、図３（ｂ）の場合にはｄ・β＝＋２となり、図３（ｃ）の場合にはｄ・β＝＋２となり、図３（ｄ）の場合にはｄ・β＝０となる。

そして表示データベクトルｄと選択行列βとの積が「−２」のときセグメント電極ＳＥＧ０の駆動電圧として「ＭＶ２」が選択され、「＋２」のときに「Ｖ２」が選択され、「０」のときに「Ｖ１」が選択される。

表示データベクトルｄと選択行列βとの積の演算をハードウェアで行う場合には、表示データベクトルｄの各要素データと選択行列βの各要素データとの不一致数を判定するようにすればよい。

例えば不一致数が「２」の場合には、セグメント電極ＳＥＧ０の駆動電圧として「ＭＶ２」を選択する。また不一致数が「０」の場合には、該駆動電圧として「Ｖ２」を選択する。また不一致数が「１」の場合には、該駆動電圧として「Ｖ１」を選択する。

２ラインのコモン電極を同時に選択するＭＬＳ駆動では、上述のようにしてセグメント電極ＳＥＧ０の駆動電圧を決定し、１フレーム期間内で２回の選択期間を設けることによって、画素のオン又はオフを制御する。選択期間を複数回設けているため、非選択期間における透過率の低下が少なくなり、液晶パネルの平均の透過率を向上させ、液晶パネルのコントラストを向上させることができる。本実施形態では、４ラインのコモン電極を同時に選択するＭＬＳ駆動を行うため、１フレーム期間内に４回の選択期間を設けることができ、液晶パネルのコントラストをより一層向上させることができる。この場合、７レベルの電圧が用いられる。

図４に、４ラインのコモン電極を同時に選択するＭＬＳ駆動により液晶表示パネル５０を駆動する場合の７レベルの電圧の関係を示す。

ここで電圧Ｖ３、ＭＶ３は、コモン電極の選択電圧である。電圧ＶＣは、コモン電極の非選択電圧であり、セグメント電極の駆動電圧である。電圧Ｖ２、Ｖ１、ＭＶ１、ＭＶ２は、セグメント電極の駆動電圧である。図２のコモン出力演算回路１１８は、コモン出力の出力レベルを、電圧Ｖ３、ＶＣ、ＭＶ３のいずれかから選択する制御を行う。また、図２のＭＬＳデコーダー１３２は、セグメント出力の出力レベルを、電圧Ｖ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２のいずれかから選択する制御を行う。

電圧Ｖ３とセンター電圧ＶＣとの電圧差をｖ３、電圧Ｖ２とセンター電圧ＶＣとの電圧差をｖ２、電圧Ｖ１とセンター電圧ＶＣとの電圧差をｖ１とする。このとき、センター電圧ＶＣと電圧ＭＶ３との電圧差はｖ３、センター電圧ＶＣと電圧ＭＶ２との電圧差はｖ２、センター電圧ＶＣと電圧ＭＶ１との電圧差はｖ１である。ここで、電圧Ｖ２と電圧Ｖ１との電圧差（＝電圧ＭＶ１と電圧ＭＶ２との電圧差）が、電圧Ｖ１とセンター電圧ＶＣとの電圧差（＝センター電圧ＶＣと電圧ＭＶ１との電圧差）と等しい。

図５に、４ラインのコモン電極を同時に選択するＭＬＳ駆動を行う場合のフィールド信号Ｆ１、Ｆ２の説明図を示す。

上述したＭＬＳ駆動において１フレーム期間内に設けられる各選択期間は、フィールド期間として、フィールド信号Ｆ１、Ｆ２により特定される。コモンドライバー１２０及びＭＬＳデコーダー１３２は、図５に示したように、２ビットのフィールド信号Ｆ１、Ｆ２で表される４状態に対応した選択期間毎に、各コモン電極に電圧Ｖ３又は電圧ＭＶ３を出力する。図５に示す各フィールド期間における各ラインの出力パターンは、走査パターンとして直交関数系により定義される。

図６に、４ラインのコモン電極を同時選択するＭＬＳ駆動法における駆動電圧の波形の一例を示す。

コモン電極には、予め選ばれた直交関数系により定義される走査パターンに従って、３つ（Ｖ３、ＶＣ、ＭＶ３）の電圧が適宜選択される。そして、同時選択されるコモン電極にそれぞれ印加されるようになっている。

図６では、１画面を表示するのに必要な期間を１フレーム期間（Ｆ）とし、すべてのコモン電極を１回選択するのに必要な期間を１フィールド期間（ｆ）とし、コモン電極を１回選択するのに必要な期間を１コモン選択期間（Ｈ）とする。

ここで、図６の「Ｈ１ｓｔ」は最初のコモン選択期間であり、「Ｈ２ｎｄ」は２番目のコモン選択期間である。また図６の「１ｆ」は最初のフィールド期間であり、「２ｆ」は２番目のフィールド期間である。更に、図６の「１Ｆ」は最初のフレーム期間であり、「２Ｆ」は２番目のフレーム期間である。

図６の場合、最初のフィールド期間１ｆ中の最初のコモン選択期間Ｈ１ｓｔにおいて選択される４ライン（ＣＯＭ０〜ＣＯＭ３）の走査パターンは、予め図５に示すように設定され、表示画面の状態によらず、常に（Ｖ３，Ｖ３，ＭＶ３，Ｖ３）である。

ここで、全画面表示を行う場合を考えると、画素（ＣＯＭ０，ＳＥＧ０）、画素（ＣＯＭ１，ＳＥＧ０）、画素（ＣＯＭ２，ＳＥＧ０）及び画素（ＣＯＭ３，ＳＥＧ０）に対応する１列目の表示パターンが、（オン、オン、オン、オン）である。両パターンを順番に比較すると、１番目、２番目及び４番目は極性が一致し、３番目は極性が相違する。つまり、不一致数は、「１」である。不一致数が「１」の場合、５レベル（Ｖ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２）ある電圧のうち「ＭＶ２」を選択する。こうすると、「Ｖ３」が印加されているコモン電極ＣＯＭ０、ＣＯＭ１及びＣＯＭ３の場合には、「ＭＶ２」が駆動電圧として選択されることにより液晶素子に印加される電圧は高くなる一方、「ＭＶ３」が駆動電圧として選択されるコモン電極ＣＯＭ２の場合には、「ＭＶ２」が駆動電圧として選択されることにより液晶素子に印加される電圧は低くなる。

このようにしてセグメント電極に印加される電圧は、直交変換時の「ベクトルの重み」に相当し、４回の走査パターンに対してすべての重みを加えると真の表示パターンを再生することができるように電圧が設定される。

同様にして、不一致数に応じて、各セグメント電極に出力する電圧を選択する。このように、４ラインのコモン電極ＣＯＭ０〜ＣＯＭ３について、各セグメント電極の列の不一致数を決定し、得られた選択電圧のデータをセグメントドライバー１３４に転送し、最初のコモン選択期間に上記手順によって決められた電圧を印加する。

同様に、すべてのコモン電極について、以上の手順を繰り返すと、最初のフィールド期間（１ｆ）における動作が終了する。

同様に２番目以降のフィールド期間についても、すべてのコモン電極について上記の手順を繰り返すと１つのフレーム期間（１Ｆ）が終わり、これにより１つの画面の表示が行われる。

上記の手順に従い、全画面オンの場合のセグメント電極ＳＥＧ０に印加する電圧波形は図６に示すようになり、画素（ＣＯＭ０，ＳＥＧ０）に印加される電圧波形は図６に示すようになる。なお図６におけるコモン電極の電圧ＶＣとセグメント電極の駆動電圧ＶＣとは共通化される。また、液晶交流化信号ＦＲによって、例えば１フレーム期間毎に、液晶素子に印加される電圧の極性が反転するように制御される。

以上のような構成を有する第１の表示ドライバー１００及び第２の表示ドライバー２００をカスケード接続して、液晶表示パネル５０の互いに隣接した表示領域を駆動する場合、両表示ドライバーは同期させる必要がある。そのため、液晶交流化信号ＦＲ、フィールド信号Ｆ１、Ｆ２、表示オフ信号ＸＤＯＦといった表示のオンやオフに関係する表示タイミング信号を、マスター動作する表示ドライバーからスレーブ動作する表示ドライバーに伝達することが行われる。

〔比較例〕
カスケード接続される他の表示ドライバーに対して表示タイミング信号を出力し、互いに同期して液晶表示パネルを駆動する表示ドライバーは、例えば次のような構成を有することが考えられる。

図７に、本実施形態の比較例における表示ドライバーの構成要部のブロック図を示す。図７では、例えば図２の構成に対応してホストプロセッサー用インターフェイス及び制御回路の構成のみを図示する。

比較例における表示ドライバーは、カスケード接続される他の表示ドライバーに対して表示タイミング信号を出力するため、ＳＹＮＣ端子、ＦＲ端子、Ｆ１端子、Ｆ２端子、ＸＤＯＦ端子、ＭＳ端子を有する。

この表示ドライバーがマスター動作を行うときは、ＳＹＮＣ端子からは、スレーブ側に出力する表示タイミング信号を同期させるための同期タイミング信号ＳＹＮＣが出力される。同様に、ＦＲ端子からは、スレーブ側に出力される液晶交流化信号ＦＲが出力される。Ｆ１端子からは、スレーブ側へのフィールド信号Ｆ１が出力される。Ｆ２端子からは、スレーブ側へのフィールド信号Ｆ２が出力される。ＸＤＯＦ端子からは、スレーブ側への表示オフ信号ＸＤＯＦが出力される。

これに対して、この表示ドライバーがスレーブ動作を行うときには、ＳＹＮＣ端子から、マスター側からの同期タイミング信号ＳＹＮＣが入力される。同様に、ＦＲ端子からは、マスター側からの液晶交流化信号ＦＲが入力される。Ｆ１端子からは、マスター側からのフィールド信号Ｆ１が入力される。Ｆ２端子からは、マスター側からのフィールド信号Ｆ２が入力される。ＸＤＯＦ端子からは、マスター側からの表示オフ信号ＸＤＯＦが入力される。

比較例における表示ドライバーが有するホストプロセッサー用インターフェイス３１０は、ＳＹＮＣ端子、ＦＲ端子、Ｆ１端子、Ｆ２端子、ＸＤＯＦ端子及びＭＳ端子のそれぞれに対応したＩ／Ｏセル（より詳細には、ＭＳ端子の場合には入力セル）を有する。

また、この表示ドライバーが有する制御回路３１４は、表示タイミング信号生成回路３２０、コモンアドレス生成回路３２２、ラインアドレス生成回路３２４、複数のセレクター、及び複数のラッチ回路を有する。表示タイミング信号生成回路３２０は、マスター動作時の表示タイミング信号である同期タイミング信号ＳＹＮＣ＿ｍ、液晶交流化信号ＦＲ＿ｍ、フィールド信号Ｆ１＿ｍ、Ｆ２＿ｍ、表示オフ信号ＸＤＯＦ＿ｍを生成する。これらの表示タイミング信号は、ホストプロセッサー用インターフェイス３１０の対応するＩ／Ｏセル、制御回路３１４内の対応するセレクターに入力される。各セレクターには、対応する端子を介してスレーブ動作時にマスター側から入力される表示タイミング信号（ＳＹＮＣ＿ＰＡＤ＿ＩＮ，ＦＲ＿ＰＡＤ＿ＩＮ，Ｆ１＿ＰＡＤ＿ＩＮ，Ｆ２＿ＰＡＤ＿ＩＮ，ＸＤＯＦ＿ＰＡＤ＿ＩＮ）が入力される。

各セレクターには、ＭＳ端子を介して、マスター動作又はスレーブ動作を選択する信号が入力される。そして、この信号によりマスター動作が指定されたとき、各セレクターは、表示タイミング信号生成回路３２０によって生成される表示タイミング信号を選択出力する。また、上記の信号によりスレーブ動作が指定されたとき、各セレクターは、対応するＩ／Ｏセルを介してマスター側から入力された表示タイミング信号を選択出力する。

各ラッチ回路は、対応するセレクターによって選択出力された表示タイミング信号をラッチして、コモン出力演算回路及びＭＬＳデコーダーに出力する。なお、セレクターによって選択出力された同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅは、コモンアドレス生成回路３２２及びラインアドレス生成回路３２４に出力される。コモンアドレス生成回路３２２は、同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅに同期してコモンアドレスを生成し、コモンアドレスデコーダーに出力する。ラインアドレス生成回路３２４は、同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅに同期してラインアドレスを生成し、ラインアドレスデコーダーに出力する。

図８に、マスター動作時における図７の構成のタイミングの一例を示す。図８は、例えば制御回路において生成された画素クロックＣＬＫを基準に、表示タイミング信号生成回路３２０によって生成された表示タイミング信号（ＳＹＮＣ＿ｍ，ＦＲ＿ｍ，Ｆ１＿ｍ，Ｆ２＿ｍ，ＸＤＯＦ＿ｍ）、Ｉ／Ｏセルを介して出力する表示タイミング信号（ＳＹＮＣ，ＦＲ，Ｆ１，Ｆ２，ＸＤＯＦ）、コモンアドレス生成回路３２２及びラインアドレス生成回路３２４に出力される同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅ、コモン出力演算回路及びＭＬＳデコーダーに出力される表示タイミング信号（ＦＲ＿ｉｎｓｉｄｅ，Ｆ１＿ｉｎｓｉｄｅ，Ｆ２＿ｉｎｓｉｄｅ，ＸＤＯＦ＿ｉｎｓｉｄｅ）、ラッチパルスＬＰ、コモン出力及びセグメント出力のタイミング波形の一例を表す。

マスター動作時には、表示タイミング信号生成回路３２０によって、１水平選択期間（１水平走査期間、１Ｈ）内の開始タイミングに同期して、表示タイミング信号（ＳＹＮＣ＿ｍ，ＦＲ＿ｍ，Ｆ１＿ｍ，Ｆ２＿ｍ，ＸＤＯＦ＿ｍ）が生成される（ＴＧ１）。これらの表示タイミング信号は、ホストプロセッサー用インターフェイスの対応するＩ／Ｏセル及び端子を介して、スレーブ側に出力される。また、これらの表示タイミング信号は、対応するセレクターにより選択出力される。選択出力された同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅを除く他の表示タイミング信号は、当該１水平選択期間内の所与のラッチタイミングで、対応するラッチ回路においてラッチされる（ＴＧ２）。そして、ラッチされた表示タイミング信号は、コモン出力演算回路及びＭＬＳデコーダーに出力され、次の水平選択期間の駆動制御に用いられる。

図９に、スレーブ動作時における図７の構成のタイミングの一例を示す。図９は、画素クロックＣＬＫを基準に、端子に入力されるマスター側からの表示タイミング信号（ＳＹＮＣ，ＦＲ，Ｆ１，Ｆ２，ＸＤＯＦ）、対応するＩ／Ｏセルから出力される表示タイミング信号（ＦＲ＿ＰＡＤ＿ＩＮ，Ｆ１＿ＰＡＤ＿ＩＮ，Ｆ２＿ＰＡＤ＿ＩＮ，ＸＤＯＦ＿ＰＡＤ＿ＩＮ）、コモンアドレス生成回路３２２及びラインアドレス生成回路３２４に出力される同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅ、コモン出力演算回路及びＭＬＳデコーダーに出力される表示タイミング信号（ＦＲ＿ｉｎｓｉｄｅ，Ｆ１＿ｉｎｓｉｄｅ，Ｆ２＿ｉｎｓｉｄｅ，ＸＤＯＦ＿ｉｎｓｉｄｅ）、ラッチパルスＬＰ、コモン出力及びセグメント出力のタイミング波形の一例を表す。

スレーブ動作時には、マスター側から端子に表示タイミング信号（ＳＹＮＣ，ＦＲ，Ｆ１，Ｆ２，ＸＤＯＦ）が入力される。この表示タイミング信号のうち、液晶交流化信号ＦＲ、フィールド信号Ｆ１、Ｆ２、表示オフ信号ＸＤＯＦは、同期タイミング信号ＳＹＮＣに同期して入力される。これらの表示タイミング信号は、対応するセレクターにより選択出力される。選択出力された同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅを除く他の表示タイミング信号は、当該１水平選択期間内の所与のラッチタイミングで、対応するラッチ回路においてラッチされる（ＴＧ３）。そして、ラッチされた表示タイミング信号は、コモン出力演算回路及びＭＬＳデコーダーに出力され、次の水平選択期間の駆動制御に用いられる。

このような比較例における表示ドライバーをカスケード接続することで、互いに同期して液晶表示パネルをＭＬＳ駆動できる。ところが、比較例における表示ドライバーでは、次のような課題がある。

図１０に、比較例における表示ドライバーをカスケード接続して液晶表示パネル５０を駆動する表示モジュールの構成のイメージを示す。

図１０では、液晶表示パネル５０が形成されるガラス基板上に、マスター動作を行う表示ドライバー３００及びスレーブ動作を行う表示ドライバー４００がＣＯＧ実装される。そして、このガラス基板にフレキシブル基板５００が接続され、該フレキシブル基板５００に形成された信号線を介して、ホストプロセッサー等が実装されるシステム基板に接続される。そのため、フレキシブル基板５００には、コネクター部５１０が設けられる。このコネクター部５１０の電極を介して、表示ドライバー３００及び表示ドライバー４００に、電源や制御信号等が供給される。

このとき、表示ドライバー３００から表示ドライバー４００に送られる５本の表示タイミング信号（ＳＹＮＣ，ＦＲ，Ｆ１，Ｆ２，ＸＤＯＦ）は、フレキシブル基板５００に形成された信号線上を伝送させる。これは、ガラス基板上に配線層を形成すると、抵抗成分が大きくなる上に、ガラス基板の面積が大きくなってコストが高くなるからである。そこで、５本の表示タイミング信号をスレーブ側に送る信号線をフレキシブル基板に形成することが考えられるが、できるだけ配線領域を小さくして、表示モジュールの開発の簡素化及び低コスト化を図ることが望ましい。

そこで、本実施形態では、マスター側で生成したｎ（ｎは２以上の整数）種類の表示タイミング信号をエンコードしてｍ（ｍ＜ｎ、ｍは正の整数）種類のエンコード信号に変換し、該エンコード信号をスレーブ側に送るようにすることで、カスケード接続された表示ドライバー間を接続する信号線の本数を削減する表示ドライバーを提供する。このとき、スレーブ側では、マスター側でエンコードされたエンコード信号をデコードして、元のｎ種類の表示タイミング信号に変換する。以下では、ｎは「４」、ｍは「１」であるものとして説明する。

〔本実施形態の表示ドライバー〕
図１１に、本実施形態における第１の表示ドライバー１００の構成要部のブロック図を示す。図１１では、図２のホストプロセッサー用インターフェイス１１０及び制御回路１１４の構成のみを図示する。なお、図１１において、図２と同一部分には同一符号を付し、適宜説明を省略する。

第１の表示ドライバー１００は、カスケード接続される第２の表示ドライバー２００に対して表示タイミング信号を出力するため、ＳＹＮＣ端子、ＭＳＤ端子、ＭＳ端子を有する。

第１の表示ドライバー１００がマスター動作を行うときは、ＳＹＮＣ端子からは、スレーブ側に出力する表示タイミング信号を同期させるための同期タイミング信号ＳＹＮＣが出力される。同様に、ＭＳＤ端子からは、複数種類の表示タイミング信号がエンコードされた１本のエンコード信号が出力される。本実施形態では、エンコード処理としてパラレル／シリアル変換処理を採用し、エンコード信号はシリアル信号となる。

これに対して、第１の表示ドライバー１００がスレーブ動作を行うときには、ＳＹＮＣ端子から、マスター側からの同期タイミング信号ＳＹＮＣが入力される。同様に、ＭＳＤ端子からは、マスター側からのシリアル信号（エンコード信号）が入力される。

ホストプロセッサー用インターフェイス１１０は、ＳＹＮＣ端子、ＭＳＤ端子及びＭＳ端子のそれぞれに対応したＩ／Ｏセル（より詳細には、ＭＳ端子の場合には入力セル）を有する。

また、制御回路１１４は、表示タイミング信号生成回路（表示タイミング信号生成部）４２０、エンコード回路としてのパラレル／シリアル変換回路（パラレル／シリアル変換部、広義にはエンコード部）４２２、コモンアドレス生成回路４２４、ラインアドレス生成回路４２６、デコード回路としてのシリアル／パラレル変換回路（シリアル／パラレル変換部、広義にはデコード部）４２８、第１のセレクターＳＥＬ１、第２のセレクターＳＥＬ２、及び複数のラッチ回路を有する。

表示タイミング信号生成回路４２０は、マスター動作時の表示タイミング信号である同期タイミング信号ＳＹＮＣ＿ｍ、液晶交流化信号ＦＲ＿ｍ、フィールド信号Ｆ１＿ｍ、Ｆ２＿ｍ、表示オフ信号ＸＤＯＦ＿ｍを生成する。同期タイミング信号ＳＹＮＣ＿ｍを除く、液晶交流化信号ＦＲ＿ｍ、フィールド信号Ｆ１＿ｍ、Ｆ２＿ｍ、及び表示オフ信号ＸＤＯＦ＿ｍは、パラレル／シリアル変換回路４２２に入力される。一方、同期タイミング信号ＳＹＮＣ＿ｍは、ホストプロセッサー用インターフェイス１１０の対応するＩ／Ｏセル、第１のセレクターＳＥＬ１に入力される。また、第１のセレクターＳＥＬ１には、ＳＹＮＣ端子を介して、スレーブ動作時にマスター側から入力される同期タイミング信号ＳＹＮＣ＿ＰＡＤ＿ＩＮが入力される。

パラレル／シリアル変換回路４２２は、表示タイミング信号生成回路４２０によって生成された４本の液晶交流化信号ＦＲ＿ｍ、フィールド信号Ｆ１＿ｍ、Ｆ２＿ｍ、表示オフ信号ＸＤＯＦ＿ｍの表示タイミング信号を、１本のシリアル信号ＭＳＤ＿ｍに変換する。このシリアル信号ＭＳＤ＿ｍは、ホストプロセッサー用インターフェイス１１０の対応するＩ／Ｏセル、第２のセレクターＳＥＬ２に入力される。また、第２のセレクターＳＥＬ２には、ＭＳＤ端子を介してスレーブ動作時にマスター側から入力されるシリアル信号ＭＳＤ＿ＰＡＤ＿ＩＮが入力される。

第１のセレクターＳＥＬ１及び第２のセレクターＳＥＬ２のそれぞれには、ＭＳ端子を介して、マスター動作又はスレーブ動作を選択する信号が入力される。そして、この信号によりマスター動作が指定されたとき、第１のセレクターＳＥＬ１は、表示タイミング信号生成回路３２０によって生成される同期タイミング信号を選択出力する。また、上記の信号によりスレーブ動作が指定されたとき、第１のセレクターＳＥＬ１は、ＭＳＤ端子を介してマスター側から入力された同期タイミング信号を選択出力する。同様に、ＭＳ端子を介して入力される信号によりマスター動作が指定されたとき、第２のセレクターＳＥＬ２は、パラレル／シリアル変換回路４２２によって変換されたシリアル信号を選択出力する。また、上記の信号によりスレーブ動作が指定されたとき、第２のセレクターＳＥＬ２は、ＭＳＤ端子を介してマスター側から入力されたシリアル信号を選択出力する。

第１のセレクターＳＥＬ１によって選択出力された同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅは、コモンアドレス生成回路４２４及びラインアドレス生成回路４２６に出力される。コモンアドレス生成回路４２４は、同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅに同期してコモンアドレスを生成し、コモンアドレスデコーダー１１６に出力する。ラインアドレス生成回路４２６は、同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅに同期してラインアドレスを生成し、ラインアドレス制御回路１２６に出力する。

第２のセレクターＳＥＬ２によって選択出力されたシリアル信号ＭＳＤ＿ｉｎｓｉｄｅは、シリアル／パラレル変換回路４２８に出力される。シリアル／パラレル変換回路４２８は、１本のシリアル信号ＭＳＤ＿ｉｎｓｉｄｅを４本の液晶交流化信号ＦＲ＿ｃ、フィールド信号Ｆ１＿ｃ、Ｆ２＿ｃ、表示オフ信号ＸＤＯＦ＿ｃのパラレルの表示タイミング信号に変換する。

各ラッチ回路は、シリアル／パラレル変換回路４２８によってパラレルに変換された各表示タイミング信号をラッチして、コモン出力演算回路１１８及びＭＬＳデコーダー１３２に出力する。

図１２に、第１の表示ドライバー１００の動作例のフロー図を示す。

第１の表示ドライバー１００は、ＭＳ端子を介して入力される信号に基づいて、マスター動作でＭＬＳ駆動を行うマスターモードか、スレーブ動作でＭＬＳ駆動を行うスレーブモードかを判別する（ステップＳ１０）。このＭＳ端子を介して入力される信号はフレキシブル基板やガラス基板上でＨレベル又はＬレベルの信号として生成されてよいし、ホストプロセッサー３０による制御レジスターの設定によりモードが指定されてもよい。第１の表示ドライバー１００は、マスターモードに設定されたとき（ステップＳ１０：Ｙ）、マスター動作を行い、スレーブモードに設定されたとき（ステップＳ１０：Ｎ）、スレーブ動作を行う。

マスター動作では、第１の表示ドライバー１００は、表示タイミング信号生成回路４２０において上記の同期タイミング信号ＳＹＮＣ＿ｍを含む複数の表示タイミング信号を生成する（ステップＳ１２）。そして、第１の表示ドライバー１００は、パラレル／シリアル変換回路４２２において、同期タイミング信号ＳＹＮＣ＿ｍを除く残りの複数の表示タイミング信号を１本のシリアル信号に変換する（ステップＳ１４）。続いて、第１の表示ドライバー１００は、ステップＳ１４において変換されたシリアル信号をスレーブ側に供給する。更に第１の表示ドライバー１００は、シリアル／パラレル変換回路４２８において該シリアル信号を元のパラレルの複数の表示タイミング信号に変換し、該表示タイミング信号を用いて、スレーブ側と同期して液晶表示パネル５０を駆動する（ステップＳ１６）。ここで、終了のとき（ステップＳ１８：Ｙ）、一連の処理を終了し（リターン）、終了ではないとき（ステップＳ１８：Ｎ）、ステップＳ１２に戻る。

スレーブ動作では、第１の表示ドライバー１００は、マスター側からの同期タイミング信号及びシリアル信号の入力を受け付ける（ステップＳ２０）。そして、第１の表示ドライバー１００は、ステップＳ２０で受け付けられた同期タイミング信号を基準に、シリアル／パラレル変換回路４２８において該シリアル信号を元のパラレルの複数の表示タイミング信号に変換する（ステップＳ２２）。その後、第１の表示ドライバー１００は、該表示タイミング信号を用いて、マスター側と同期して液晶表示パネル５０を駆動する（ステップＳ２４）。ここで、終了のとき（ステップＳ２６：Ｙ）、一連の処理を終了してステップＳ１０に戻り（リターン）、終了ではないとき（ステップＳ２６：Ｎ）、ステップＳ２０に戻る。

このように、本実施形態では、マスター側で生成した表示タイミング信号を１本のシリアル信号に変換してからスレーブ側に送るようにしている。このとき、スレーブ動作を行うときのみならずマスター動作を行うときにも、シリアル／パラレル変換回路４２８において該シリアル信号を元のパラレルの複数の表示タイミング信号に変換するようにしたので、表示ドライバーの構成及び制御を簡素化できるようになる。

図１３に、マスター動作時における第１の表示ドライバー１００のタイミングの一例を示す。図１３は、例えば制御回路１１４において生成された画素クロックＣＬＫを基準に、表示タイミング信号生成回路４２０によって生成された表示タイミング信号（ＳＹＮＣ＿ｍ，ＦＲ＿ｍ，Ｆ１＿ｍ，Ｆ２＿ｍ，ＸＤＯＦ＿ｍ）、パラレル／シリアル変換回路４２２によって変換されたシリアル信号ＭＳＤ＿ｍ、Ｉ／Ｏセルを介して出力する表示タイミング信号（ＳＹＮＣ，ＭＳＤ）、シリアル／パラレル変換回路４２８によってパラレル信号に変換された表示タイミング信号（ＦＲ＿ｃ，Ｆ１＿ｃ，Ｆ２＿ｃ，ＸＤＯＦ＿ｃ）、コモンアドレス生成回路４２４及びラインアドレス生成回路４２６に出力される同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅ、コモン出力演算回路１１８及びＭＬＳデコーダー１３２に出力される表示タイミング信号（ＦＲ＿ｉｎｓｉｄｅ，Ｆ１＿ｉｎｓｉｄｅ，Ｆ２＿ｉｎｓｉｄｅ，ＸＤＯＦ＿ｉｎｓｉｄｅ）、ラッチパルスＬＰ、コモン出力及びセグメント出力のタイミング波形の一例を表す。

マスター動作時には、表示タイミング信号生成回路４２０によって、１水平選択期間（１水平走査期間、１Ｈ）内の開始タイミングに同期して、表示タイミング信号（ＳＹＮＣ＿ｍ，ＦＲ＿ｍ，Ｆ１＿ｍ，Ｆ２＿ｍ，ＸＤＯＦ＿ｍ）が生成される（ＴＧ１０）。これらの表示タイミング信号は、例えば画素クロックＣＬＫに同期してパラレル／シリアル変換回路４２２においてシリアル信号ＭＳＤ＿ｍに変換される。

このシリアル信号ＭＳＤ＿ｍと同期タイミング信号ＳＹＮＣは、ホストプロセッサー用インターフェイス１１０の対応するＩ／Ｏセル及び端子を介して、スレーブ側に出力される。また、これらの表示タイミング信号は、対応するセレクターにより選択出力される。選択出力されたシリアル信号は、シリアル／パラレル変換回路４２８によって元の表示タイミング信号（ＦＲ＿ｃ，Ｆ１＿ｃ，Ｆ２＿ｃ，ＸＤＯＦ＿ｃ）に変換される。

シリアル／パラレル変換回路４２８によって変換された元の表示タイミング信号（ＦＲ＿ｃ，Ｆ１＿ｃ，Ｆ２＿ｃ，ＸＤＯＦ＿ｃ）は、当該１水平選択期間内の所与のラッチタイミングで、対応するラッチ回路においてラッチされる（ＴＧ１１）。そして、ラッチされた表示タイミング信号は、コモン出力演算回路１１８及びＭＬＳデコーダー１３２に出力され、次の水平選択期間の駆動制御に用いられる。

図１４に、スレーブ動作時における第１の表示ドライバー１００のタイミングの一例を示す。図１４は、画素クロックＣＬＫを基準に、端子に入力されるマスター側からの表示タイミング信号（ＳＹＮＣ，ＭＳＤ）、対応するＩ／Ｏセルから出力される表示タイミング信号（ＳＹＮＣ＿ＰＡＤ＿ＩＮ，ＭＳＤ＿ＰＡＤ＿ＩＮ）、コモンアドレス生成回路４２４及びラインアドレス生成回路４２６に出力される同期タイミング信号ＳＹＮＣ＿ｉｎｓｉｄｅ、シリアル／パラレル変換回路４２８によって変換された表示タイミング信号（ＦＲ＿ｃ，Ｆ１＿ｃ，Ｆ２＿ｃ，ＸＤＯＦ＿ｃ）、コモン出力演算回路１１８及びＭＬＳデコーダー１３２に出力される表示タイミング信号（ＦＲ＿ｉｎｓｉｄｅ，Ｆ１＿ｉｎｓｉｄｅ，Ｆ２＿ｉｎｓｉｄｅ，ＸＤＯＦ＿ｉｎｓｉｄｅ）、ラッチパルスＬＰ、コモン出力及びセグメント出力のタイミング波形の一例を表す。

スレーブ動作時には、マスター側から端子に表示タイミング信号（ＳＹＮＣ，ＭＳＤ）が入力される。シリアル信号ＭＳＤは、同期タイミング信号ＳＹＮＣに同期して入力される。これらの表示タイミング信号は、対応するセレクターにより選択出力される。選択出力されたシリアル信号ＭＳＤ＿ｉｎｓｉｄｅは、シリアル／パラレル変換回路４２８によって元の表示タイミング信号（ＦＲ＿ｃ，Ｆ１＿ｃ，Ｆ２＿ｃ，ＸＤＯＦ＿ｃ）に変換される。変換された表示タイミング信号は、当該１水平選択期間内の所与のラッチタイミングで、対応するラッチ回路においてラッチされる（ＴＧ１２）。そして、ラッチされた表示タイミング信号は、コモン出力演算回路１１８及びＭＬＳデコーダー１３２に出力され、次の水平選択期間の駆動制御に用いられる。

〔表示モジュール〕
図１５に、本実施形態における表示モジュール２０の構成のイメージを示す。図１５において、図１と同一部分には同一符号を付し、適宜説明を省略する。

図１５では、液晶表示パネル５０が形成されるガラス基板上に、マスター動作を行う第１の表示ドライバー１００及びスレーブ動作を行う第２の表示ドライバー２００がＣＯＧ実装される。そして、このガラス基板にフレキシブル基板６００が接続され、該フレキシブル基板６００に形成された信号線を介して、ホストプロセッサー３０等が実装されるシステム基板に接続される。そのため、フレキシブル基板６００には、コネクター部６１０が設けられる。このコネクター部６１０の電極を介して、第１の表示ドライバー１００及び第２の表示ドライバー２００に、電源や制御信号等が供給される。

このとき、第１の表示ドライバー１００から第２の表示ドライバー２００に送られる表示タイミング信号（ＳＹＮＣ、ＭＳＤ）は、フレキシブル基板６００に形成された信号線上を伝送させる。従って、図１０と比較して、フレキシブル基板６００に形成される信号線の本数を削減することができるので、フレキシブル基板６００に形成される信号線の配線領域を小さくすることができる。その結果、表示モジュールの開発の簡素化及び低コスト化を図ることができるようになる。

以上説明したように、本実施形態によれば、マスター側で生成した表示タイミング信号をパラレル／シリアル変換してシリアル信号を生成し、該シリアル信号をスレーブ側に送るようにしたので、マスター側とスレーブ側とを接続する信号線の本数を削減することができるようになる。また、信号線の配線領域を小さくできるため、表示モジュールのより一層の低コスト化も可能となる。更に、同期タイミング信号ＳＹＮＣを除く表示タイミング信号をパラレル／シリアル変換するようにしたので、スレーブ側で元の表示タイミング信号を生成する制御も簡素化できる。

〔変形例〕
上記の実施形態では、パラレル／シリアル変換対象の表示タイミング信号として液晶交流化信号ＦＲ、フィールド信号Ｆ１、Ｆ２、表示オフ信号ＸＤＯＦを例に説明したが、本実施形態は、これに限定されるものではない。例えば、パラレル／シリアル変換対象の表示タイミング信号として、上記の信号に代えて又は上記の信号に加えて、表示の正転／反転を制御する表示正転／反転信号、全点灯のオン／オフを制御する全点灯オンオフ制御信号、ＦＲＣ（Frame Rate Control）による階調パターンのフレームカウンター等を採用してもよい。こうすることで、マスター側とスレーブ側とで表示切り替えを同期させることができ、カスケード接続される表示ドライバーによって駆動される液晶表示パネルの表示品位をより一層向上させることができるようになる。

図１６に、本実施形態の変形例における第１の表示ドライバー１００ａの構成例のブロック図を示す。図１６は、パラレル／シリアル変換対象の表示タイミング信号として液晶交流化信号ＦＲ、フィールド信号Ｆ１、Ｆ２、表示オフ信号ＸＤＯＦに加えて、フレームカウンターＦＮを採用した場合の第１の表示ドライバー１００ａの構成を表す。図１６において、図２と同一部分には同一符号を付し、適宜説明を省略する。

本変形例における第１の表示ドライバー１００ａの構成が図２に示す第１の表示ドライバー１００の構成と異なる点は、制御回路１１４に代えて制御回路１１４ａが設けられている点と、ＦＲＣデコーダー７００が設けられている点である。制御回路１１４ａは、ＦＲＣによるフレーム番号を示すフレームカウンターを生成し、該フレームカウンターを含めてパラレル／シリアル変換等を行い、スレーブ側に送る。また、表示データラッチ回路１３０にラッチされた表示データは、ＦＲＣデコーダー７００に入力される。ＦＲＣデコーダー７００には、更に、制御回路１１４ａにおいて生成されたフレームカンターＦＮが入力される。ＦＲＣデコーダー７００は、表示データ及びフレームカウンターＦＮに対応した階調パターンを決定し、ＭＬＳデコーダー１３２に出力する。

図１７に、本変形例における第１の表示ドライバー１００ａの構成要部のブロック図を示す。図１７では、図１６のホストプロセッサー用インターフェイス１１０及び制御回路１１４ａの構成のみを図示する。図１７において、図１１と同一部分には同一符号を付し、適宜説明を省略する。

第１の表示ドライバー１００ａがマスター動作を行うときは、ＭＳＤ端子からは、複数種類の表示タイミング信号がエンコードされた１本のエンコード信号が出力される。これに対して、第１の表示ドライバー１００ａがスレーブ動作を行うときには、ＭＳＤ端子からは、マスター側からのシリアル信号（エンコード信号）が入力される。

制御回路１１４ａは、表示タイミング信号生成回路４２０ａ、エンコード回路としてのパラレル／シリアル変換回路４２２ａ、コモンアドレス生成回路４２４、ラインアドレス生成回路４２６、シリアル／パラレル変換回路４２８ａ、第１のセレクターＳＥＬ１、第２のセレクターＳＥＬ２、及び複数のラッチ回路を有する。

表示タイミング信号生成回路４２０ａは、マスター動作時の表示タイミング信号である同期タイミング信号ＳＹＮＣ＿ｍ、液晶交流化信号ＦＲ＿ｍ、フィールド信号Ｆ１＿ｍ、Ｆ２＿ｍ、表示オフ信号ＸＤＯＦ＿ｍ、フレームカウンターＦＮ＿ｍを生成する。同期タイミング信号ＳＹＮＣ＿ｍを除く、液晶交流化信号ＦＲ＿ｍ、フィールド信号Ｆ１＿ｍ、Ｆ２＿ｍ、表示オフ信号ＸＤＯＦ＿ｍ、フレームカウンターＦＮ＿ｍは、パラレル／シリアル変換回路４２２ａに入力される。

パラレル／シリアル変換回路４２２ａは、表示タイミング信号生成回路４２０ａによって生成された５本の液晶交流化信号ＦＲ＿ｍ、フィールド信号Ｆ１＿ｍ、Ｆ２＿ｍ、表示オフ信号ＸＤＯＦ＿ｍ、フレームカウンターＦＮ＿ｍの表示タイミング信号を、１本のシリアル信号ＭＳＤ＿ｍに変換する。このシリアル信号ＭＳＤ＿ｍは、ホストプロセッサー用インターフェイス１１０の対応するＩ／Ｏセル、第２のセレクターＳＥＬ２に入力される。また、第２のセレクターＳＥＬ２には、ＭＳＤ端子を介してスレーブ動作時にマスター側から入力されるシリアル信号ＭＳＤ＿ＰＡＤ＿ＩＮが入力される。

ＭＳ端子を介して入力される信号によりマスター動作が指定されたとき、第２のセレクターＳＥＬ２は、パラレル／シリアル変換回路４２２ａによって変換されたシリアル信号を選択出力する。また、上記の信号によりスレーブ動作が指定されたとき、第２のセレクターＳＥＬ２は、ＭＳＤ端子を介してマスター側から入力されたシリアル信号を選択出力する。

第２のセレクターＳＥＬ２によって選択出力されたシリアル信号ＭＳＤ＿ｉｎｓｉｄｅは、シリアル／パラレル変換回路４２８ａに出力される。シリアル／パラレル変換回路４２８ａは、１本のシリアル信号ＭＳＤ＿ｉｎｓｉｄｅを５本の液晶交流化信号ＦＲ＿ｃ、フィールド信号Ｆ１＿ｃ、Ｆ２＿ｃ、表示オフ信号ＸＤＯＦ＿ｃ、フレームカウンターＦＮ＿ｃのパラレルの表示タイミング信号に変換する。

各ラッチ回路は、シリアル／パラレル変換回路４２８ａによってパラレルに変換された液晶交流化信号ＦＲ＿ｃ、フィールド信号Ｆ１＿ｃ、Ｆ２＿ｃ、表示オフ信号ＸＤＯＦ＿ｃ、フレームカウンターＦＮ＿ｃをそれぞれラッチする。液晶交流化信号ＦＲ＿ｃ、フィールド信号Ｆ１＿ｃ、Ｆ２＿ｃ、表示オフ信号ＸＤＯＦ＿ｃをラッチしたラッチ回路は、液晶交流化信号ＦＲ＿ｉｎｓｉｄｅ、フィールド信号Ｆ１＿ｉｎｓｉｄｅ、Ｆ２＿ｉｎｓｉｄｅ、表示オフ信号ＸＤＯＦ＿ｉｎｓｉｄｅを、コモン出力演算回路１１８及びＭＬＳデコーダー１３２に出力する。また、フレームカウンターＦＮ＿ｃをラッチしたラッチ回路は、フレームカウンターＦＮ＿ｉｎｓｉｄｅをＦＲＣデコーダー７００に出力する。

以上説明したように、本変形例においても本実施形態と同様に、マスター側とスレーブ側とを接続する信号線の本数を削減することができるようになる。

以上、本発明に係る表示ドライバー、表示モジュール、及び電子機器等を上記の実施形態形又はその変形例に基づいて説明したが、本発明は上記の実施形態形又はその変形例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。

（１）上記の実施形態又はその変形例では、表示ドライバーが液晶表示パネルを駆動する例について説明したが、本発明はこれに限定されるものではない。例えば、有機ＥＬディスプレイパネルやプラズマディスプレイ等の他の表示パネルを駆動する表示ドライバーに適用することができる。

（２）上記の実施形態又はその変形例では、カスケード接続された２つの表示ドライバーで液晶表示パネルを駆動する例について説明したが、本発明は、カスケード接続される表示ドライバーの数に限定されるものではない。

（３）上記の実施形態又はその変形例では、４本又は５本の表示タイミング信号をパラレル／シリアル変換する例について説明したが、本発明は、表示タイミング信号の種類に限定されるものではない。

（４）上記の実施形態又はその変形例では、複数種類の表示タイミング信号に対するエンコード処理をパラレル／シリアル変換処理、デコード処理をシリアル／パラレル変換処理を行う例について説明したが、本発明はこれに限定されるものではない。エンコード処理は、信号線の本数を削減できればよく、デコード処理は、エンコード処理の結果を用いてエンコード処理前の信号に復元できればよい。

（５）上記の実施形態又はその変形例では、同期タイミング信号ＳＹＮＣを除いて複数種類の表示タイミング信号をエンコードする例について説明したが、本発明はこれに限定されるものではない。例えば、同期タイミング信号ＳＹＮＣも他の表示タイミング信号と共にパラレル／シリアル変換を行い、公知の同期パターンを挿入する等の他の手段でスレーブ側において表示タイミング信号をシリアル／パラレル変換を行うようにしてもよい。

（６）上記の実施形態又はその変形例では、第１の表示ドライバーの構成と第２の表示ドライバーの構成が同様のものである例について説明したが、本発明はこれに限定されるものではなく、第１の表示ドライバーの構成と第２の表示ドライバーの構成が異なっていてもよい。

（７）上記の実施形態又はその変形例では、表示タイミング信号として表示を強制的にオフする表示オフ制御を例に説明したが、表示を強制的にオン又はオフに制御する表示オンオフ制御信号を採用してもよい。

１０…電子機器、 ２０…表示モジュール、 ３０…ホストプロセッサー、
４０…電源回路、 ５０…液晶表示パネル、 １００…第１の表示ドライバー、
１１０，１００ａ，３１０…ホストプロセッサー用インターフェイス、
１１２…発振回路、 １１４，１１４ａ…制御回路、
１１６…コモンアドレスデコーダー、 １１８…コモン出力演算回路、
１２０…コモンドライバー、 １２２…ページアドレス制御回路、
１２４…カラムアドレス制御回路、 １２６…ラインアドレス制御回路、
１２８…表示データＲＡＭ、 １３０…表示データラッチ回路、
１３２…ＭＬＳデコーダー、 １３４…セグメントドライバー、
２００…第２の表示ドライバー、 ３００，４００…表示ドライバー、
３２０，４２０，４２０ａ…表示タイミング信号生成回路、
３２２，４２４…コモンアドレス生成回路、
３２４，４２６…ラインアドレス生成回路、
４２２，４２２ａ…パラレル／シリアル変換回路、
４２８，４２８ａ…シリアル／パラレル変換回路、
５００，６００…フレキシブル基板、 ５１０，６１０…コネクター部、
７００…ＦＲＣデコーダー

Claims (9)

1. 他の表示ドライバーとカスケード接続された状態で表示パネルを駆動する表示ドライバーであって、
   画素クロックに同期して第１の表示タイミング信号を生成する表示タイミング信号生成部と、
   前記表示タイミング信号生成部によって生成されたｎ（ｎは２以上の整数）本の前記第１の表示タイミング信号をエンコードしてｍ（ｍ＜ｎ、ｍは正の整数）本の第１のエンコード信号にエンコードするエンコード部と、
   ｍ本のエンコード信号をデコードしてｎ本の第２の表示タイミング信号を生成するデコード部と、
   前記第２の表示タイミング信号に同期して前記表示パネルを駆動する駆動部とを含み、
   第１のモードに設定されたとき、前記第２の表示タイミング信号に同期して前記表示パネルを駆動すると共に、前記エンコード部によってエンコードされた前記第１のエンコード信号を前記他の表示ドライバーに供給し、
   第２のモードに設定されたとき、前記他の表示ドライバから供給された第２のエンコード信号を前記デコード部でデコードした第２の表示タイミング信号に同期して前記表示パネルを駆動することを特徴とする表示ドライバー。
2. 請求項１において、
   前記エンコード部は、
   ｎ本のパラレル信号である前記第１の表示タイミング信号を１本のシリアル信号に変換するパラレル／シリアル変換処理を行うことを特徴とする表示ドライバー。
3. 請求項２において、
   前記エンコード部は、
   ｎ本のパラレル信号である前記第１の表示タイミング信号を１本のシリアル信号に変換するパラレル／シリアル変換処理を行い、
   前記デコード部が、
   １本のシリアル信号をｎ本のパラレル信号である第２の表示タイミング信号に変換するシリアル／パラレル変換処理を行うことを特徴とする表示ドライバー。
4. 請求項１において、
   前記第１のモードに設定されたとき、前記デコード部は、前記エンコード部によってエンコードされた前記第１のエンコード信号をデコードすると共に、前記駆動部は、前記デコード部によってデコードされた前記第２の表示タイミング信号に同期して前記表示パネルを駆動することを特徴とする表示ドライバー。
5. 請求項１乃至４のいずれかにおいて、
   前記表示タイミング信号生成部は、所与の同期タイミング信号を含むｎ本の前記第１の表示タイミング信号を生成し、
   前記エンコード部は、前記同期タイミング信号を除く前記第１の表示タイミング信号をエンコードし、
   前記第１のモードに設定されたとき、前記同期タイミング信号と、前記エンコード部によってエンコードされた前記第１のエンコード信号を前記他の表示ドライバーに供給し、
   前記第２のモードに設定されたとき、前記デコード部は、前記他の表示ドライバーからの所与の同期タイミング信号に同期して、前記他の表示ドライバーからの前記第２のエンコード信号をデコードすることを特徴とする表示ドライバー。
6. 請求項１乃至５のいずれかにおいて、
   前記表示パネルは、液晶表示パネルであり、
   前記第２の表示タイミング信号は、前記液晶表示パネルの画素を構成する液晶に印加される電圧の極性を反転させる液晶交流化信号と、前記液晶表示パネルの表示を強制的にオン又はオフの制御を行う表示オンオフ制御信号とを含むことを特徴とする表示ドライバー。
7. 請求項１乃至６のいずれかにおいて、
   前記表示パネルは、複数のコモン電極及び複数のセグメント電極を有する液晶表示パネルであり、
   前記駆動部は、前記液晶表示パネルのコモン電極のいずれか複数を同時選択するマルチライン選択駆動法により駆動し、
   前記第２の表示タイミング信号は、フィールドを指定する１又は複数のフィールド指定信号、前記液晶表示パネルの画素を構成する液晶に印加される電圧の極性を反転させる液晶交流化信号、及び前記液晶表示パネルの表示を強制的にオン又はオフの制御を行う表示オンオフ制御信号を含むことを特徴とする表示ドライバー。
8. 表示パネルと、
   カスケード接続され前記表示パネルを駆動する第１の表示ドライバー及び第２の表示ドライバーとを含み、
   前記第１の表示ドライバーは、
   前記第２の表示ドライバーに対して前記第２のエンコード信号を供給する請求項１乃至７のいずれか記載の表示ドライバーであり、
   前記第２の表示ドライバーは、
   前記第１の表示ドライバーからの前記第２のエンコード信号を用いて前記表示パネルを駆動する請求項１乃至７のいずれか記載の表示ドライバーであることを特徴とする表示モジュール。
9. 請求項１乃至７のいずれか記載の表示ドライバーを含むことを特徴とする電子機器。

Images