KR20170020854A - 표시 장치 및 전자 장치 - Google Patents

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Abstract

본 발명은, 표시 영역이 비직사각형인 경우라도, 프레임 폭이 저감되고, 표시 영역(131)의 형상과 크게 상이하지 않은 형상을 갖는 표시 장치(100)를 제공하는 것이다. 표시 장치에는 표시 영역 및 단자 전극이 포함된다. 단자 전극은 표시 영역과 중첩되고 표시 영역의 비표시 측을 통하여 외부 전극(124)에 전기적으로 접속된다.

Description

표시 장치 및 전자 장치{DISPLAY DEVICE AND ELECTRONIC DEVICE}
본 발명은 표시 장치에 관한 것이다. 본 발명은 표시 장치를 제조하는 방법에도 관한 것이다.
본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
표시 장치란 용어는 표시 소자를 포함하는 장치를 말한다. 표시 장치는 복수의 화소를 구동하는 구동 회로, 제어 회로, 전원 회로, 신호 생성 회로 등을 포함할 수 있다. 표시 장치란 용어는 예컨대 FPC(Flexible Printed Circuit), TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package) 등의 커넥터가 부착된 모듈, TAB 테이프 또는 TCP의 끝에 프린트 배선판이 제공된 모듈, 및 IC(integrated circuit)가 COG(chip on glass)법에 의하여 표시 소자에 직접 실장된 모듈을 말할 수 있다.
본 명세서 등에서의 반도체 장치란 용어는 반도체 특성을 이용함으로써 기능할 수 있는 모든 장치를 말한다. 따라서, 트랜지스터 또는 다이오드 등의 반도체 소자 및 반도체 회로는 반도체 장치다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 전자 장치 등은 반도체 소자 또는 반도체 회로를 포함하여도 좋다. 그러므로, 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 전자 장치 등에 반도체 장치가 포함되어도 좋다.
TV, 휴대형 단말 등에 널리 사용되는 플랫 패널 디스플레이는, 새로운 니즈에 맞는, 손목 시계, 및 카 일렉트로닉스, 특히, 인스트루먼트 패널 등에 사용될 것으로 기대된다.
직사각형의 표시 영역을 포함하는 종래의 플랫 패널 디스플레이는 표시 영역이 행마다 또는 열마다 제어되는 매트릭스 구동과 호환이 되고, 대부분의 플랫 패널 디스플레이는 매트릭스 구동을 채용한다. 하지만, 손목 시계 또는 카 일렉트로닉스에 응용할 수 있기 위하여 비직사각형 표시 영역이 다자인의 관점에서 점점 더 요구되고 있다.
비직사각형 표시 영역을 포함하는 표시 장치는, 예컨대 특허문헌 1~3 및 비특허문헌 1에 개시된다.
일본국 특개 제2006-276359호 공보 일본국 특개 제2009-69768호 공보 일본국 특개 제2007-272203호 공보
SID'08 DIGEST, pp.951-954
특허문헌 1 및 2에 기재된 형태에서, 표시 영역의 위, 아래, 왼쪽, 및 오른쪽 중 어느 하나에 제공된 구동 회로로부터 비직사각형 표시 영역으로 신호선이 리드된다. 따라서 비직사각형 표시 영역이라도 종래의 매트릭스 구동이 채용되면서 사용될 수 있다. 하지만, 표시 영역의 외부에, 소정의 프레임 폭을 갖는 영역이 필요하다. 예를 들어, 표시 영역의 형상이 원형 또는 타원형이라면, 구동 회로가 배열되는 영역 및 신호선이 리드되는 영역 때문에 패널의 외부 형상은 사각형, 팔각형 등이다. 이런 방법에 따라, 표시 영역이 비직사각형 형상을 가질 수 있지만, 하우징 디자인은 굉장히 한정된다.
특허문헌 3 및 비특허문헌 1에 개시된 형태에서, 구동 회로의 배열이 고안되어, 종래의 매트릭스 구동이 채용되면서 비직사각형 표시 영역을 따른 프레임 폭의 저감을 달성한다. 하지만, 이들 형태에는 데이터 드라이버(소스 드라이버)와 게이트 드라이버 사이의 적어도 하나의 정점이 필요하여, 표시 영역의 형상에 대하여 한정을 부과한다. 이 형태는, 예컨대 원 또는 타원 등의 장점을 갖지 않는 형상 또는, 직각보다 더 큰 둔각을 갖는 장점을 포함하는 다각형을 갖는 표시 영역에 적용될 수 없다.
표시 장치의 표시 영역이 비직사각형 또는 직사각형의 여부에 상관없이, 예컨대 프레임 폭을 저감함으로써, 표시 장치의 시인성을 증가시킬 수 있도록 표시 영역이 최대화되는 것이 기대된다. 표시 장치는 이미지 신호 등의 외부 신호를 표시 장치에 입력하기 위한 입력 단자 영역을 포함할 필요가 있다. 입력 단자 영역은 일반적으로 표시 영역 외부의 프레임 영역에 제공되어, 표시 영역 외부에 소정의 폭을 갖는 프레임 영역이 필요하여, 이는 표시 영역의 최대화를 방해하고 있다.
상술한 문제의 관점에서, 본 발명의 일 형태의 목적은 표시 영역이 직사각형 또는 비직사각형 형상을 갖는지 여부에 상관없이 프레임 폭이 저감되고 표시 장치에 포함되는 표시 영역의 형상과 크게 상이하지 않은 형상을 갖는 표시 장치를 제공하는 것이다. 또 다른 목적은 표시 영역이 최대화될 수 있는 표시 장치를 제공하는 것이다. 또 다른 목적은 쉽게 소형화할 수 있는 표시 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 목적은 신규 구조를 갖는 표시 장치를 제공하는 것이다.
또한 이들 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 이들 목적 모두를 달성할 필요는 없다. 다른 목적은 명세서, 도면, 청구항 등의 기재로부터 명백해지고 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는 표시 영역 및 단자 전극을 포함하는 표시 장치다. 단자 전극은 표시 영역과 중첩된다. 표시 영역은 표시 영역의 한쪽 면에 화상을 표시할 수 있다. 단자 전극은 표시 영역의 다른 쪽 면을 통하여 외부 전극과 전기적으로 접속된다.
또 다른 본 발명의 실시형태는 제 1 기판, 제 2 기판, 발광 소자, 및 제 1 전극을 포함하는 표시 장치다. 제 1 전극은 제 1 기판 위에 제공된다. 발광 소자는 제 1 전극 위에 제공된다. 제 2 기판은 발광 소자 위에 제공된다. 발광 소자로부터 방출된 광은 제 2 기판을 통하여 나간다. 제 1 기판에 제공되는 개구에서, 제 1 전극은 제 2 전극에 전기적으로 접속된다.
제 1 기판 및 제 2 기판 각각이 가요성을 갖는 것이 바람직하다.
본 발명의 일 형태에 따르면, 표시 영역의 형상의 유연성의 정도가 높고 프레임 폭이 저감된 표시 장치의 외부 형상의 소형화를 달성할 수 있어, 디자인의 유연성의 한정이 적은 표시 장치를 제공할 수 있다.
본 발명의 일 형태에 따르면, 표시 영역이 직사각형 또는 비직사각형 형상을 갖는지 여부에 상관없이 프레임 폭이 저감되고 표시 장치에 포함되는 표시 영역의 형상과 크게 상이하지 않은 형상을 갖는 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 표시 영역이 최대화될 수 있는 표시 장치를 제공할 수 있다. 쉽게 소형화할 수 있는 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는, 이들 효과 모두를 반드시 가질 필요는 없다. 다른 효과는 명세서, 도면, 청구항 등의 기재로부터 명백해지고 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
첨부되는 도면에서:
도 1의 (A) 및 (B)는 표시 장치의 일 형태를 도시한 투시도 및 단면도다.
도 2의 (A) 및 (B)는 표시 장치의 일 형태를 도시한 투시도 및 단면도다.
도 3의 (A)~(D)는 표시 장치의 일 형태의 제조 공정을 도시한 것이다.
도 4의 (A)~(C)는 표시 장치의 일 형태의 제조 공정을 도시한 것이다.
도 5의 (A) 및 (B)는 표시 장치의 일 형태의 제조 공정을 도시한 것이다.
도 6의 (A)~(E)는 표시 장치의 일 형태의 제조 공정을 도시한 것이다.
도 7의 (A) 및 (B)는 표시 장치의 일 형태의 제조 공정을 도시한 것이다.
도 8의 (A) 및 (B)는 표시 장치의 일 형태의 제조 공정을 도시한 것이다.
도 9의 (A) 및 (B)는 표시 장치의 일 형태의 제조 공정을 도시한 것이다.
도 10의 (A) 및 (B)는 표시 장치의 일 형태의 제조 공정을 도시한 것이다.
도 11의 (A) 및 (B)는 표시 장치의 일 형태를 도시한 투시도 및 단면도다.
도 12의 (A) 및 (B) 각각은 표시 장치의 일 형태의 화소 구조의 예를 도시한 것이다.
도 13의 (A) 및 (B) 각각은 표시 장치의 일 형태의 화소 구조의 예를 도시한 것이다.
도 14의 (A)~(C)는 표시 장치의 일 형태를 도시한 블록도 및 회로도다.
도 15의 (A1), (A2), (B1), (B2), (C1), 및 (C2)는 각각 트랜지스터의 일 형태의 단면도다.
도 16의 (A)~(C)는 트랜지스터의 일 형태를 도시한 상면도 및 단면도다.
도 17의 (A1), (A2), (A3), (B1), 및 (B2)는 각각 트랜지스터의 일 형태의 단면도다.
도 18의 (A)~(C)는 트랜지스터의 일 형태를 도시한 상면도 및 단면도다.
도 19의 (A) 및 (B)는 각각 발광 소자의 구조예를 도시한 것이다.
도 20의 (A)~(C)는 각각 표시 장치의 일 형태를 도시한 것이다.
도 21의 (A)~(D)는 각각 전자 장치의 예를 도시한 것이다.
도 22의 (A)~(D)는 CAAC-OS의 단면의 Cs보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 개략도다.
도 23의 (A)~(D)는 CAAC-OS의 평면의 Cs보정 고분해능 TEM 이미지다.
도 24의 (A)~(C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것이다.
도 25의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것이다.
도 26은 전자 조사로 인한 In-Ga-Zn 산화물의 결정부에서의 변화를 나타낸 것이다.
도 27의 (A) 및 (B)는 CAAC-OS 및 nc-OS의 퇴적 모델을 도시한 개략도다.
도 28의 (A)~(C)는 InGaZnO4 결정 및 펠릿을 도시한 것이다.
도 29의 (A)~(D)는 CAAC-OS의 퇴적 모델을 나타내는 개략도다.
본 발명의 실시형태를 도면을 참조하여 이하에서 자세히 설명하겠다. 하지만 본 발명은 이하의 설명에 한정되지 않고, 여기서 개시된 형태 및 자세한 사항을 다양한 방법으로 변형할 수 있는 것은 당업자에 의하여 쉽게 이해되겠다. 또한, 본 발명은 실시형태 및 실시예의 기재에 한정되도록 해석되지 않는다. 또한, 실시형태를 도시하기 위하여 사용되는 모든 도면에서, 동일한 부분 또는 비슷한 기능을 갖는 부분은 같은 부호로 나타내어지고, 이들의 반복적인 설명은 생략될 수 있다.
또한, 본 명세서 등에서, "전극" 또는 "배선" 등의 용어는 구성 요소의 기능을 한정하지 않는다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 역도 마찬가지다. 또한, "전극" 또는 "배선"이라는 용어는 통합적으로 형성된 복수의 "전극" 및 "배선"의 조합도 의미할 수 있다.
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 및 X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예컨대 도면 및 문장에 도시한 접속 관계에 한정되지 않고, 도면 및 문장에 도시된 접속 관계를 갖는 소자들 사이에 또 다른 소자가 제공되어도 좋다.
여기서 X 및 Y는 각각 물체(예컨대 장치, 소자, 회로, 라인, 전극, 단자, 도전막, 층 등)를 나타낸다.
X와 Y가 직접 접속되는 경우의 예에는, X와 Y 사이를 전기적으로 접속시키는 소자(예컨대, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 및 부하)가 X와 Y 사이에 접속되지 않는 경우, X와 Y를 전기적으로 접속시키는 소자를 개재(介在)하지 않고 X와 Y가 접속되는 경우가 포함된다.
예를 들어, X와 Y가 전기적으로 접속되는 경우, X와 Y 사이의 전기적 접속을 가능하게 하는 하나 이상의 소자(예컨대, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 도전되거나 또는 도전되지 않아(온 또는 오프가 되어) 그것을 통하여 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하여 바꾸는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우가 포함된다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예컨대, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예컨대, DC-DC 컨버터, 스텝업 DC-DC 컨버터, 또는 스텝다운 DC-DC 컨버터) 또는 신호의 전위 레벨을 변경하기 위한 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭, 전류의 양 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 및/또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 또한 예를 들어 X와 Y 사이에 또 다른 회로가 제공되더라도 X로부터 출력된 신호가 Y로 전송되면 X와 Y는 기능적으로 접속된다고 말할 수 있다. 또한, X와 Y가 기능적으로 접속되는 경우에는 X와 Y가 직접 접속되고 X와 Y가 전기적으로 접속되는 경우가 포함된다.
또한, 본 명세서 등에서 "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 또 다른 소자 또는 또 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 또 다른 회로를 개재하여 기능적으로 접속되는 경우), 및 X와 Y가 직접 접속되는 것(즉, X와 Y가 또 다른 소자 또는 또 다른 회로를 개재하지 않고 접속되는 경우)을 의미한다. 즉, 본 명세서 등에서 "X와 Y가 전기적으로 접속된다"라는 명시적인 표현은, "X와 Y가 접속된다"라는 표현과 동일하다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우, 또는 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 또 다른 일부가 Y와 직접 접속되면서 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 또 다른 일부가 X와 직접 접속되는 경우를 이하의 표현 중 어느 것을 사용하여 표현할 수 있다.
상기 표현에는, 예컨대 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 서로 전기적으로 접속된다", 및 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 차례로 접속되도록 제공된다"가 포함된다. 상술한 예와 비슷한 표현에 의하여, 회로 구성에서의 접속 순서를 규정할 때, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 서로 구별하여 기술적 범위를 명시할 수 있다.
상기 표현의 다른 예에는, "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, Z1은 제 1 접속 경로에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않고, Z2는 제 3 접속 경로에 있다"가 포함된다. "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 접속 경로에 있는 Z1을 통하여 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 포함하고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 있는 Z2를 통하여 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않는다"는 표현도 사용할 수 있다. 또 다른 표현의 예는 "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 전기적 경로에 있는 Z1을 통하여 X와 전기적으로 접속되고, 제 1 전기적 경로는 제 2 전기적 경로를 포함하지 않고, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 있는 Z2를 통하여 Y와 전기적으로 접속되고, 제 3 전기적 경로는 제 4 전기적 경로를 포함하지 않고, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로다"가 있다. 회로 구조에서의 접속 경로가 상술한 예와 비슷한 표현으로 정의되면, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 서로 구별하여 기술 범위를 명시할 수 있다.
또한, 이들 표현은 예이고 이 표현에 한정되지 않는다. 여기서 X, Y, Z1, 및 Z2 각각은 물체(예컨대, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층)를 나타낸다.
독립된 구성요소들이 회로도에서 서로 전기적으로 접속되더라도, 하나의 구성요소가 복수의 구성요소의 기능을 갖는 경우가 있다. 예를 들어, 배선의 일부가 전극으로서도 기능할 때, 하나의 도전막이 배선 및 전극으로서 기능한다. 따라서, 본 명세서에서의 "전기적 접속"에는 하나의 도전막이 복수의 구성요소의 기능을 갖는 경우도 그 범주에 포함된다.
또한, 본 명세서 등에서 트랜지스터는 다양한 기판을 사용하여 형성될 수 있다. 기판의 종류는 소정의 형태에 한정되지 않는다. 기판으로서, 예컨대 반도체 기판(예컨대 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 강 기판, 스테인리스 강 포일을 포함하는 기판, 텅스텐 기판, 텅스텐 포일을 포함하는 기판, 플렉시블 기판, 부착 필름, 섬유 재료를 포함하는 종이, 베이스 재료 필름(base material film) 등을 사용할 수 있다. 유리 기판의 예로서, 바륨 보로실리케이트 유리 기판, 알루미노 보로실리케이트 유리 기판, 소다 석회 유리 기판 등을 들 수 있다. 플렉시블 기판에는, 예컨대 PET(polyethylene terephthalate), PEN(polyethylene naphthalate), 및 PES(polyether sulfone)로 대표되는 플라스틱, 또는 아크릴 등의 플렉시블 합성 수지를 사용할 수 있다. 부착 필름을 위한 재료의 예에는 폴리플루오린화 바이닐 또는 염화 바이닐 등의 바이닐, 폴리프로필렌 및 폴리에스터가 포함된다. 베이스 재료 필름에는, 예컨대 폴리에스터, 폴리아마이드, 폴리이미드, 무기 증착막, 종이 등이 사용될 수 있다. 구체적으로, 트랜지스터가 반도체 기판, 단결정 기판, SOI 기판 등을 사용하여 형성되면, 특성, 사이즈, 형상 등의 편차가 거의 없고, 전류 공급 능력이 높고, 사이즈가 작은 트랜지스터를 형성할 수 있다. 이런 트랜지스터를 사용하여 회로를 형성함으로써, 회로의 소비전력을 저감할 수 있거나 또는 회로를 더 높게 집적화할 수 있다.
또한, 하나의 기판을 사용하여 트랜지스터를 형성하고 나서 트랜지스터를 또 다른 기판으로 옮겨도 좋다. 위에 트랜지스터를 형성할 수 있는 상술한 기판에 더하여, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(예컨대 비단(silk), 면(cotton), 또는 삼(hemp)), 합성 섬유(예컨대 나일론, 폴리우레탄, 또는 폴리에스터), 재생 섬유(예컨대 아세테이트, 큐프라, 레이온, 또는 재생 폴리에스터) 등을 포함함), 피혁 기판, 고무 기판 등이 트랜지스터를 옮기는 기판으로서 사용될 수 있다. 이런 기판을 사용함으로써, 우수한 특성을 갖는 트랜지스터 또는 소비전력이 낮은 트랜지스터를 형성할 수 있고, 내구성이 높은 장치를 형성할 수 있고, 내열성을 제공할 수 있고, 또는 무게 또는 두께의 감소를 달성할 수 있다.
도면 등에서 도시한 각 구성요소의 위치, 사이즈, 범위 등은 발명의 이해를 용이하게 하기 위하여 정확히 나타내어지지 않는 경우가 있다. 그러므로, 개시된 발명은 도면 등에 개시된 위치, 사이즈, 범위 등에 반드시 한정될 필요는 없다. 예를 들어, 실제의 제조 공정에서, 레지스트 마스크 등은 고의 아니게 에칭 등의 처리에 의하여 사이즈가 저감될 수 있고, 이것은 이해하기 쉽게 하기 위하여 도시되지 않는 경우가 있다.
특히 상면도(평면도라고도 함)에서, 이해하기 쉽게 하기 위하여 어떤 구성 요소를 도시하지 않을 수 있다. 숨은 선 등의 도시를 부분적으로 생략하는 경우가 있다.
또한, 본 명세서 등에서의 "위" 또는 "아래"라는 용어는 구성요소가 "바로 위" 또는 "바로 아래"에 위치하고, 또 다른 구성요소와 "직접 접촉"되는 것을 반드시 의미할 필요는 없다. 예를 들어, "절연층(A) 위의 전극(B)"이라는 표현은 전극(B)이 절연층(A) 상에 직접 접촉되는 것을 반드시 의미할 필요는 없고, 또 다른 구성요소가 절연층(A)과 전극(B) 사이에 제공되는 경우를 의미할 수 있다.
소스 및 드레인의 기능은, 동작 조건에 따라, 예를 들어 반대의 극성을 갖는 트랜지스터를 채용하거나, 또는 회로 동작에 있어서 전류 흐름의 방향이 변화될 때 교체될 수 있다. 따라서, 어느 쪽이 소스 또는 드레인인지를 규정하기 어렵다. 따라서, 본 명세서에서 "소스" 및 "드레인"이라는 용어는 교체될 수 있다.
본 명세서에서, "평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에 상기 각도가 -5° 이상 5° 이하인 경우도 포함한다. "실질적으로 평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. "수직" 또는 "직교"란 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에 상기 각도가 85° 이상 95° 이하인 경우도 포함한다. "실질적으로 수직"이란 용어는, 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 가리킨다.
전압은 일반적으로 소정의 전위와 참조 전위(예컨대 소스 전위 또는 대지 전위(GND 전위)) 사이의 전위 차이를 말한다. 전압은 전위라고 할 수 있고 그 역도 마찬가지다.
또한, 반도체에서의 불순물이란 예컨대 반도체의 주성분 이외의 원소를 말한다. 예를 들어, 0.1atomic% 미만의 농도를 갖는 원소는 불순물로 간주할 수 있다. 예를 들어, 불순물이 함유되면, 반도체에서의 DOS(density of states)가 증가되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 제 1족 원소, 제 2족 원소, 제 13족 원소, 제 14족 원소, 제 15족 원소, 및 반도체의 주성분 이외의 전이 금속이 포함되며, 구체적으로는 예컨대 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체의 경우, 수소 등의 불순물의 진입에 의하여 산소 빈자리가 형성될 수 있다. 반도체가 실리콘인 경우, 반도체 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 제 1족 원소, 제 2족 원소, 제 13족 원소, 및 제 15족 원소가 포함된다.
또한, 본 명세서 등에서의 "제 1" 및 "제 2" 등의 서수는 구성요소끼리의 혼동을 피하기 위하여 사용되고 공정순 또는 적층순 등의 우선 또는 순서를 나타내지 않는다. 본 명세서 등에서의 서수가 없는 용어는 구성요소끼리의 혼동을 피하기 위하여 청구항에서 서수가 제공될 수 있다. 본 명세서 등에서 서수가 붙여진 용어는 청구항에서 상이한 서수가 제공될 수 있다. 또한, 본 명세서 등에서 서수가 붙여진 용어가 청구항에서 어떤 서수도 제공되지 않을 수 있다.
또한, 본 명세서에서, 채널 길이란, 예컨대 트랜지스터의 상면도에서 관찰되는, 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 모든 영역에서의 채널 길이가 반드시 같을 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서, 채널 길이는 채널이 형성되는 영역에서의, 값들 중 어느 하나, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예컨대 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에서, 모든 영역에서의 채널 폭이 반드시 같을 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서, 채널 폭은 채널이 형성되는 영역에서의, 값들 중 어느 하나, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 유효 채널 폭이라고 함)은 트랜지스터의 상면도에 나타내어지는 채널 폭(이하 외견 채널 폭이라고 함)과 상이한 경우가 있다. 예를 들어, 3차원 구조를 갖는 트랜지스터에서, 유효 채널 폭은 트랜지스터의 상면도에 나타내어지는 외견 채널 폭보다 크고, 이 영향을 무시할 수 없는 경우가 있다. 예를 들어, 3차원 구조를 갖는 소형화된 트랜지스터에서, 반도체의 측면에 형성되는 채널 영역의 비율은 반도체의 상면에 형성되는 채널 영역의 비율보다 높은 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어지는 유효 채널 폭이 상면도에 나타내어지는 외견 채널 폭보다 크다.
3차원 구조를 갖는 트랜지스터에서, 유효 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 유효 채널 폭을 설계값으로부터 어림잡기 위해서는, 반도체의 형상을 가정 조건으로서 알고 있을 필요가 있다. 그러므로, 반도체의 형상이 정확히 모르는 경우, 유효 채널 폭을 정확히 측정하기 어렵다.
그러므로 본 명세서에서, 트랜지스터의 상면도에서, 반도체와 게이트 전극이 서로 중첩되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이인 외견 채널 폭을 SCW(Surrounded Channel Width)라고 하는 경우가 있다. 또한, 본 명세서에서, "채널 폭"이란 용어가 단순히 사용되는 경우, SCW 및 외견 채널 폭을 나타낼 수 있다. 또는 본 명세서에서, "채널 폭"이란 용어가 단순히 사용되는 경우, 유효 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 유효 채널 폭, 외견 채널 폭, SCW 등은 단면 TEM 이미지 등을 분석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도, 채널 폭당 전류 값 등이 계산되는 경우, SCW가 계산에 사용될 수 있다. 이 경우, 값은 유효 채널 폭을 사용하여 계산된 값과 상이할 수 있다.
본 명세서에서, 삼방정계 및 능면체정(rhombohedral crystal)계는 육방정계에 포함된다.
(실시형태 1)
본 발명의 일 형태에 따른 표시 장치(100)의 구조예 및 그 제작 방법예를 도면을 참조하여 설명한다.
[표시 장치의 구조예 1]
도 1의 (A)는 외부 전극(124)이 접속되는 표시 장치(100)의 투시도다. 도 1의 (A)에 도시된 표시 장치(100)의 외부 형상은 비직사각형이다. 표시 장치(100)는 비직사각형을 갖는 표시 영역(131)을 포함한다. 도 1의 (B)는 도 1의 (A)에서의 쇄선 A1-A2를 따라 얻은 단면도다. 본 명세서에 개시된 표시 장치(100)는 발광 소자가 표시 소자로서 사용되는 표시 장치다. 본 발명의 일 형태의 표시 장치(100)로서, 톱 이미션 구조를 갖는 표시 장치가 예로서 설명된다.
본 실시형태에 설명된 표시 장치(100)는 표시 영역(131)을 포함한다. 표시 장치(100)는 단자 전극(216), 및 전극(115), EL층(117), 및 전극(118)을 포함하는 발광 소자(125)도 포함한다. 복수의 발광 소자(125)는 표시 영역(131)에 형성된다. 발광 소자(125)의 각각으로부터 방출되는 광량을 제어하는 트랜지스터(232)는 발광 소자(125)에 접속된다.
트랜지스터(232)는 접착층(112), 절연층(221), 절연층(223), 및 절연층(205)을 사이에 두고 기판(111) 위에 형성된다. 도 1의 (B)에서, 단자 전극(216)은 절연층(221)과 절연층(223) 사이에 형성된다.
단자 전극(216)은 기판(111), 접착층(112), 및 절연층(221)을 통과하는 개구(132)와 중첩된다. 단자 전극(216)은 개구(132)에서 이방성 도전 접속층(138)을 통하여 외부 전극(124)과 전기적으로 접속된다. 단자 전극(216)은 트랜지스터(232)와 전기적 또는 기능적으로 접속된다. 예를 들어, 단자 전극(216)에 공급되는 신호가 구동 회로를 통하여 트랜지스터(232)에 공급될 수 있도록 단자 전극(216)이 구동 회로에 접속되어도 좋다. 구동 회로는 표시 영역(131) 중 어느 발광 소자(125)에 신호를 공급하는지를 결정하는 기능을 갖는 전기 회로이고, 트랜지스터(232)가 표시 장치(100)에 형성될 때와 동시에 표시 장치(100)에 제공되어도 좋다.
트랜지스터(232)는 전극(206), 절연층(207), 반도체층(208), 전극(214), 및 전극(215)을 포함한다. 전극(206)은 게이트 전극으로서 기능할 수 있다. 절연층(207)은 게이트 절연층으로서 기능할 수 있다. 전극(214) 및 전극(215)은 소스 전극 및 드레인 전극으로서 기능할 수 있다. 배선(219)은 전극(214) 및 전극(215)과 같은 층에 형성된다. 또한, 절연층(210)은 트랜지스터(232) 위에 형성되고, 절연층(211)은 절연층(210) 위에 형성되고, 절연층(212)은 절연층(211) 위에 형성된다. 전극(115)은 절연층(211) 위에 형성된다. 전극(115)은 절연층(210)~절연층(212)에 형성된 개구를 통하여 전극(215)에 전기적으로 접속된다. 격벽(114)이 전극(115) 위에 형성되고 EL층(117) 및 전극(118)은 전극(115) 및 격벽(114) 위에 형성된다.
기판(121)의 한쪽 면에 접착층(122)을 개재하여 절연층(129), 차광층(264), 착색층(266), 및 오버코트층(268)이 제공된다. 기판(121)의 한쪽 면이 발광 소자(125)가 제공된 기판(111)의 면과 대향하도록, 기판(111) 및 기판(121)이 접착층(120)으로 접착된다.
절연층(205)은 베이스층으로서 기능하고 기판(111), 접착층(112) 등으로부터 트랜지스터 또는 발광 소자로의 수분 및 불순물 원소의 확산을 방지하거나 저감할 수 있다. 절연층(129)은 베이스층으로서 기능하고, 기판(121), 접착층(122) 등으로부터 트랜지스터 또는 발광 소자로의 수분 및 불순물 원소의 확산을 방지하거나 저감할 수 있다. 절연층(129)은 절연층(205)과 비슷한 재료 및 방법을 사용하여 형성될 수 있다.
기판(111) 및 기판(121)에, 유기 수지 재료 등의 플렉시블 재료 등을 사용할 수 있다. 표시 장치(100)가 소위 보텀 이미션 표시 장치 또는 듀얼 이미션 표시 장치인 경우, EL층(117)으로부터 방출되는 광을 투과하는 재료가 기판(111)에 사용된다. 표시 장치(100)가 톱 이미션 표시 장치 또는 듀얼 이미션 표시 장치인 경우, EL층(117)으로부터 방출되는 광을 투과하는 재료가 기판(121)에 사용된다.
마찬가지로, 표시 장치(100)가 소위 보텀 이미션 표시 장치 또는 듀얼 이미션 표시 장치인 경우, EL층(117)으로부터 방출되는 광을 투과하는 재료가 기판(111)에 사용된다. 표시 장치(100)가 톱 이미션 표시 장치 또는 듀얼 이미션 표시 장치인 경우, EL층(117)으로부터 방출되는 광을 투과하는 재료가 기판(121)에 사용된다.
기판(111) 및 기판(121)이 같은 재료를 사용하여 형성되고 같은 두께를 갖는 것이 바람직하다. 하지만, 목적에 따라, 기판(111) 및 기판(121)이 상이한 재료를 사용하여 형성되거나 또는 상이한 두께를 가져도 좋다.
기판(111) 및 기판(121)에 사용될 수 있는, 가요성을 갖고 가시광을 투과시키는 재료의 예에는, 폴리에틸렌 테레프탈레이트 수지, 폴리에틸렌 나프탈레이트 수지, 폴리아크릴로나이트릴 수지, 폴리이미드 수지, 폴리메틸메타크릴레이트 수지, 폴리카보네이트 수지, 폴리에터설폰 수지, 폴리아마이드 수지, 사이클로올레핀 수지, 폴리스타이렌 수지, 폴리아마이드이미드 수지, 폴리염화바이닐 수지 등이 포함된다. 또한, 투광성이 필요하지 않을 때, 비투광성 기판이 사용되어도 좋다. 예를 들어, 알루미늄 등이 기판(121) 또는 기판(111)에 사용되어도 좋다.
기판(121) 및 기판(111)의 열팽창 계수는 바람직하게는 30ppm/K 이하, 더 바람직하게는 10ppm/K 이하다. 기판(121) 및 기판(111)의 표면에, 낮은 물 투수성을 갖는 보호막이 미리 형성되어도 좋고; 이 보호막의 예에는 질화 실리콘막 또는 산화질화 실리콘막 등의 질소 및 실리콘을 함유하는 막 및 질화 알루미늄막 등의 질소 및 알루미늄을 포함하는 막이 포함된다. 또한 섬유체가 유기 수지로 함침(含浸)된 구조(프리프레그라고도 함)가 기판(121) 및 기판(111)으로서 사용되어도 좋다.
이런 기판에 의하여, 쉽게 깨지지 않는 표시 장치, 경량의 표시 장치, 또는 쉽게 구부릴 수 있는 표시 장치를 제공할 수 있다.
[표시 장치의 구조예 2]
도 2의 (A)는 직사각형의 외부 형상을 갖는 표시 장치(100a)를 도시한 것이다. 도 2의 (A)는 외부 전극(124)이 접속되는 직사각형 형상을 갖는 표시 장치(100a)의 투시도다. 도 2의 (B)는 도 2의 (A)에서의 쇄선 A3-A4를 따라 얻은 단면도다. 또한 도 1의 (A)에 도시된 표시 장치(100)와 동일의 구성은 여기서 설명되지 않는다.
도 2의 (A)에 도시된 표시 장치(100a)는 직사각형 형상을 갖는 표시 영역(131)을 포함한다. 표시 영역(131) 외부에, 구동 회로(133), 구동 회로(142a), 및 구동 회로(142b)가 제공된다. 또한 본 명세서 등에서, 구동 회로(133), 구동 회로(142a), 및 구동 회로(142b) 중 하나 이상을 단순히 구동 회로 또는 주변의 구동 회로라고 할 수 있다.
구동 회로(133), 구동 회로(142a), 및 구동 회로(142b) 각각은 복수의 트랜지스터(252)를 포함한다. 구동 회로(133), 구동 회로(142a), 및 구동 회로(142b) 각각은 표시 영역(131) 중 어느 발광 소자(125)에 외부 전극(124)을 통하여 신호를 공급하는지를 결정하는 기능을 갖는다.
트랜지스터(252) 및 트랜지스터(232)는 같은 공정을 통하여 형성될 수 있다. 또한 트랜지스터(232) 및 트랜지스터(252)의 구조는 같거나 또는 상이하여도 좋다.
차광층(264), 착색층(266), 또는 오버코트층(268)은 구동 회로(133), 구동 회로(142a), 및/또는 구동 회로(142b)와 중첩되는 기판(121)의 영역(들)에 제공되어도 좋다. 예를 들어, 도 2의 (B)에서, 차광층(264) 및 오버코트층(268)이 구동 회로(133)와 중첩되도록 제공된다. 트랜지스터(252)와 중첩되도록 제공되는 차광층(264)은 트랜지스터(252)의 특성을 변화시키는 외광의 진입의 영향을 저감할 수 있다.
도 2의 (A)에 도시된 표시 장치(100a)와 같이 표시 영역(131) 외부에 구동 회로가 제공되는 경우, 전극(216) 및 개구(132)가 구동 회로와 중첩되도록 제공되어 단자 전극(216)이 이방성 도전 접속층(138)을 통하여 외부 전극(124)과 전기적으로 접속될 수 있어도 좋다. 예를 들어, 도 2의 (B)에서, 전극(216) 및 개구(132)가 구동 회로(133)와 중첩되도록 제공되어 단자 전극(216)이 이방성 도전 접속층(138)을 통하여 외부 전극(124)과 전기적으로 접속될 수 있다.
단자 전극(216)은 절연층(205) 및 절연층(223)의 일부를 제거함으로써 형성된 개구에서 전극(224)을 통하여 트랜지스터(252)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다.
또한 표시 장치의 외부 형상 또는 표시 영역의 형상이 직사각형이 아니더라도 구동 회로가 표시 장치에 제공될 수 있다.
<표시 장치를 제조하는 방법의 예>
표시 장치(100)를 제조하는 방법의 예를 도면을 참조하여 이하에서 설명한다. 또한 도 3의 (A)~(D), 도 4의 (A)~(C), 도 5의 (A) 및 (B), 도 6의 (A)~(E), 도 7의 (A) 및 (B), 도 8의 (A) 및 (B), 및 도 9의 (A) 및 (B)는 도 1의 (A)에서의 쇄선 A1-A2를 따라 얻은 단면도에 상당한다.
[박리층의 형성]
먼저, 박리층(113)을 기판(101) 위에 형성한다(도 3의 (A) 참조). 기판(101)으로서, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 금속 기판 등을 사용할 수 있다. 또는, 본 실시형태에서 처리 온도에 대하여 내열성을 갖는 플라스틱 기판을 사용하여도 좋다.
유리 기판으로서, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 바륨 보로실리케이트 유리 등의 유리 재료가 사용된다. 또한 유리 기판이 산화 바륨(BaO)을 많이 함유하면, 유리 기판은 내열성이고 더 실용적일 수 있다. 또는, 결정화 유리 등을 사용할 수 있다.
박리층(113)은 텅스텐, 몰리브데넘, 타이타늄, 탄탈럼, 나이오븀, 니켈, 코발트, 지르코늄, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 및 실리콘으로부터 선택된 원소; 이들 원소 중 어느 것을 함유하는 합금 재료; 또는 이들 원소 중 어느 것을 함유하는 화합물 재료를 사용하여 형성될 수 있다. 박리층(113)은 이들 재료 중 어느 것을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수도 있다. 또한 박리층(113)의 결정 구조는 비정질, 미결정, 또는 다결정이라도 좋다. 박리층(113)은 산화 알루미늄, 산화 갈륨, 산화 아연, 이산화 타이타늄, 산화 인듐, 인듐주석산화물, 인듐 아연산화물, 또는 InGaZnO(IGZO) 등의 금속 산화물을 사용하여 형성될 수도 있다.
박리층(113)은 스퍼터링법, CVD법, 코팅법, 인쇄법 등에 의하여 형성될 수 있다. 또한 코팅법에는 스핀 코팅법, 액적 토출법, 및 디스펜서법이 포함된다.
박리층(113)이 단층 구조를 갖는 경우, 텅스텐을 함유하는 재료, 몰리브데넘을 함유하는 재료, 또는 텅스텐 및 몰리브데넘을 함유하는 재료가 사용되는 것이 바람직하다. 또는, 박리층(113)이 단층 구조를 갖는 경우, 텅스텐의 산화물 또는 산화질화물, 몰리브데넘의 산화물 또는 산화질화물, 또는 텅스텐 및 몰리브데넘을 함유하는 재료의 산화물 또는 산화질화물이 사용되는 것이 바람직하다.
박리층(113)이, 예컨대, 텅스텐을 함유하는 층 및 텅스텐의 산화물을 함유하는 층을 포함하는 적층 구조를 갖는 경우, 텅스텐의 산화물을 함유하는 층은 이하와 같이 형성되어도 좋다: 텅스텐을 함유하는 층이 먼저 형성되고 나서 산화물 절연층이 이에 접촉하여 형성되어, 텅스텐의 산화물을 함유하는 층이 텅스텐을 함유하는 층과 산화물 절연층 사이의 계면에서 형성된다. 또는, 텅스텐의 산화물을 함유하는 층이 열 산화 처리, 산소 플라스마 처리, 오존수 등의 산화성이 높은 용액을 사용한 처리 등을 텅스텐을 함유하는 층의 표면에 수행함으로써 형성되어도 좋다.
본 실시형태에서, 유리 기판이 기판(101)으로서 사용된다. 박리층(113)으로서, 텅스텐층이 스퍼터링법에 의하여 기판(101) 위에 형성된다.
[절연층의 형성]
다음에, 절연층(221)을 박리층(113) 위에 형성한다(도 3의 (A) 참조). 절연층(221)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 또는 질화산화 알루미늄 등의 산소를 함유하는 절연 재료를 사용하여 형성되는 것이 바람직하다. 박리층(113) 표면의 산화 처리가 수행되면, 절연층(221)은 질화 실리콘 또는 질화 알루미늄 등의 산소를 함유하지 않는 재료를 사용하여 형성될 수 있다. 절연층(221)은 단층 또는 다층인 것이 바람직하다. 절연층(221)은, 예컨대 산화 실리콘 및 질화 실리콘의 2층 구조 또는 상술한 재료로부터 선택된 재료가 조합되는 5층 구조를 가져도 좋다. 절연층(221)은 스퍼터링법, CVD법, 열산화법, 코팅법, 인쇄법 등에 의하여 형성될 수 있다.
절연층(221)의 두께는 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하다. 본 실시형태에서, 절연층(221)으로서, 플라스마 CVD법에 의하여 형성된 두께 200nm의 산화질화 실리콘막 및 두께 50nm의 질화산화 실리콘막이 사용된다.
[단자 전극의 형성]
다음에 단자 전극(216)을 절연층(221) 위에 형성한다(도 3의 (A) 참조). 단자 전극(216)은 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐으로부터 선택된 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 함유하는 합금; 이들 금속 원소 중 어느 것을 조합하여 함유하는 합금 등을 사용하여 형성될 수 있다. 망가니즈 및 지르코늄으로부터 선택된 하나 이상의 금속 원소가 사용되어도 좋다. 단자 전극(216)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예에는 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막이 타이타늄막 위에 적층된 2층 구조, 타이타늄막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 탄탈럼막 또는 질화 텅스텐막 위에 적층된 2층 구조, 구리막이 타이타늄막 위에 적층된 2층 구조, 타이타늄막, 알루미늄막, 및 타이타늄막이 이 차례로 적층된 3층 구조 등이 포함된다. 또는, 알루미늄, 그리고 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소를 함유하는 합금막 또는 질화막이 사용되어도 좋다.
단자 전극(216)은 인듐주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐주석 산화물 등의 광투과 도전 재료를 사용하여 형성될 수도 있다. 단자 전극(216)은 상술한 광투과 도전 재료 및 상술한 금속 원소를 사용하여 형성된 적층 구조를 가질 수 있다.
먼저, 단자 전극(216)이 되는 도전막을 스퍼터링법, CVD법, 증착법 등에 의하여 절연층(221) 위에 적층하고, 레지스트 마스크를 포토리소그래피 공정으로 상기 도전막 위에 형성한다. 이 후, 상기 도전막의 일부를 레지스트 마스크를 사용하여 에칭하여 단자 전극(216)을 형성한다. 동시에, 배선 및 또 다른 전극을 형성할 수 있다.
도전막은 드라이 에칭법, 웨트 에칭법, 또는 드라이 에칭법 및 웨트 에칭법 양쪽에 의하여 에칭되어도 좋다. 또한 도전막이 드라이 에칭법에 의하여 에칭되는 경우, 애싱 처리를 레지스트 마스크가 제거되기 전에 수행하여도 좋고, 이로써 레지스트 마스크를 제거액을 사용하여 쉽게 제거할 수 있다.
또한 단자 전극(216)을, 상술한 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등에 의하여 형성하여도 좋다.
단자 전극(216)의 두께는 5nm 이상 500nm 이하이고, 바람직하게는 10nm 이상 300nm 이하이고, 더 바람직하게는 10nm 이상 200nm 이하다.
[절연층의 형성]
다음에, 절연층(223)을 단자 전극(216) 위에 형성한다(도 3의 (A) 참조). 절연층(223)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄 등의 단층 또는 다층을 사용하여 형성되는 것이 바람직하다. 예를 들어, 절연층(223)은, 산화 실리콘 및 질화 실리콘의 적층이라도 좋다. 절연층(223)은 스퍼터링법, CVD법, 열산화법, 코팅법, 인쇄법 등에 의하여 형성될 수 있다.
평탄화 처리가 절연층(223)에 수행되어 표면의 요철이 저감되어도 좋다. 평탄화 처리는 연마 처리(예컨대 CMP(chemical mechanical polishing)) 또는 드라이 에칭 처리라도 좋지만, 특별히 한정되지 않는다.
[절연층의 형성]
다음에, 절연층(205)을 절연층(223) 위에 베이스층으로서 형성한다(도 3의 (B) 참조). 절연층(205)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄 등을 사용하여 단층 또는 다층으로서 형성되는 것이 바람직하다. 절연층(205)은, 예컨대 산화 실리콘 및 질화 실리콘의 2층 구조 또는 상술한 것으로부터 선택된 재료가 조합되는 5층 구조를 가져도 좋다. 절연층(205)은 스퍼터링법, CVD법, 열산화법, 코팅법, 인쇄법 등에 의하여 형성될 수 있다.
절연층(205)의 두께는 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하다.
절연층(205)은 기판(101), 박리층(113) 등으로부터의 불순물 원소의 확산을 방지 또는 저감하는 기능을 갖는다. 기판(101)이 기판(111)과 치환된 후라도, 절연층(205)은 기판(111), 접착층(112) 등으로부터 트랜지스터(232) 또는 발광 소자(125)로의 불순물 원소의 확산을 방지 또는 저감할 수 있다. 본 실시형태에서, 절연층(205)으로서, 두께 200nm의 산화질화 실리콘막 및 두께 50nm의 질화산화 실리콘막의 적층막이 플라스마 CVD법에 의하여 형성된다.
[게이트 전극의 형성]
다음에 전극(206)을 절연층(205) 위에 형성한다(도 3의 (B) 참조). 전극(206)은 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐으로부터 선택된 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 함유하는 합금; 이들 금속 원소 중 어느 것을 조합하여 함유하는 합금 등을 사용하여 형성될 수 있다. 망가니즈 및 지르코늄으로부터 선택된 하나 이상의 금속 원소가 사용되어도 좋다. 전극(206)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예에는 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막이 타이타늄막 위에 적층된 2층 구조, 타이타늄막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 탄탈럼막 또는 질화 텅스텐막 위에 적층된 2층 구조, 구리막이 타이타늄막 위에 적층된 2층 구조, 타이타늄막, 알루미늄막, 및 타이타늄막이 이 차례로 적층된 3층 구조 등이 포함된다. 또는, 알루미늄, 그리고 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소를 함유하는 합금막 또는 질화막이 사용되어도 좋다.
전극(206)은 인듐주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐주석 산화물 등의 광투과 도전 재료를 사용하여 형성될 수 있다. 상술한 광투과 도전 재료 및 상술한 금속 원소를 사용하여 형성된 적층 구조를 가질 수도 있다.
먼저, 전극(206)이 되는 도전막을 스퍼터링법, CVD법, 증착법 등에 의하여 절연층(205) 위에 적층하고, 레지스트 마스크를 포토리소그래피 공정으로 상기 도전막 위에 형성한다. 다음에, 전극(206)이 되는 도전막의 일부를 레지스트 마스크를 사용하여 에칭하여 전극(206)을 형성한다. 동시에, 배선 및 또 다른 전극을 형성할 수 있다.
도전막은 드라이 에칭법, 웨트 에칭법, 또는 드라이 에칭법 및 웨트 에칭법 양쪽에 의하여 에칭되어도 좋다. 또한 도전막이 드라이 에칭법에 의하여 에칭되는 경우, 애싱 처리를 레지스트 마스크가 제거되기 전에 수행함으로써, 레지스트 마스크를 제거액을 사용하여 쉽게 제거할 수 있다.
또한 전극(206)을, 상술한 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등에 의하여 형성하여도 좋다.
전극(206)의 두께는 5nm 이상 500nm 이하이고, 바람직하게는 10nm 이상 300nm 이하이고, 더 바람직하게는 10nm 이상 200nm 이하다.
전극(206)이 차광 도전 재료를 사용하여 형성될 때, 외광이 전극(206) 측으로부터 반도체층(208)에 도달하는 것을 방지할 수 있다. 결과적으로, 광 조사로 인한 트랜지스터의 전기 특성에서의 변동을 억제할 수 있다.
[게이트 절연층의 형성]
다음에, 절연층(207)을 형성한다(도 3의 (B) 참조). 예를 들어, 절연층(207)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 알루미늄 및 산화 실리콘의 혼합물, 산화 하프늄, 산화 갈륨, Ga-Zn계 금속 산화물 등 중 어느 것을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성된다.
절연층(207)이 하프늄 실리케이트(HfSiO x ), 질소가 첨가된 하프늄 실리케이트(HfSi x O y N z ), 질소가 첨가된 하프늄 알루미네이트(HfAl x O y N z ), 산화 하프늄, 또는 산화 이트륨 등의 high-k 재료를 사용하여 형성될 수 있어, 트랜지스터의 게이트 누설 전류를 저감할 수 있다. 예를 들어, 산화질화 실리콘과 산화 하프늄의 적층이 사용되어도 좋다.
절연층(207)의 두께는 바람직하게는 5nm 이상 400nm 이하, 더 바람직하게는 10nm 이상 300nm 이하, 더욱 바람직하게는 50nm 이상 250nm 이하다. 절연층(207)은 스퍼터링법, CVD법, 증착법 등에 의하여 형성될 수 있다.
절연층(207)으로서 산화 실리콘막, 산화질화 실리콘막, 또는 질화산화 실리콘막을 형성하는 경우, 실리콘을 함유하는 퇴적성 가스 및 산화성 가스를 원료 가스로서 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적성 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 플루오린화 실레인 등이 포함된다. 산화성 가스의 예로서 산소, 오존, 일산화 이질소, 이산화 질소 등을 들 수 있다.
절연층(207)은 질화물 절연층 및 산화물 절연층이 전극(206) 측으로부터 이 차례로 적층되는 적층 구조를 가져도 좋다. 질화물 절연층이 전극(206) 측에 제공되면, 수소, 질소, 알칼리 금속, 알칼리 토금속 등이 전극(206) 측으로부터 반도체층(208)으로 이동하는 것을 방지할 수 있다. 또한 질소, 알칼리 금속, 알칼리 토금속 등은 일반적으로 반도체의 불순물 원소로서 기능한다. 또한, 수소는 산화물 반도체의 불순물 원소로서 기능한다. 따라서, 본 명세서 등에서의 "불순물"에는 수소, 질소, 알칼리 금속, 알칼리 토금속 등이 포함된다.
산화물 반도체가 반도체층(208)에 사용되는 경우, 절연층(207)과 반도체층(208) 사이의 계면에서의 결함 상태의 밀도를 반도체층(208) 측에 산화물 절연층을 제공함으로써 저감할 수 있다. 결과적으로, 전기 특성이 거의 열화되지 않는 트랜지스터를 얻을 수 있다. 또한 산화물 반도체가 반도체층(208)에 사용되는 경우, 화학량론적조성보다 높은 비율로 산소를 함유하는 산화물 절연층이 산화물 절연층으로서 형성되는 것이 바람직하다. 이것은 절연층(207)과 반도체층(208) 사이의 계면에서의 결함 상태의 밀도가 더 저감될 수 있기 때문이다.
상술한 바와 같이 절연층(207)이 질화물 절연층과 산화물 절연층의 적층인 경우, 질화물 절연층이 산화물 절연층보다 두꺼운 것이 바람직하다.
질화물 절연층이 산화물 절연층보다 높은 유전율을 갖기 때문에, 절연층(207)이 큰 두께를 갖더라도 전극(206)으로부터 발생한 전계를 반도체층(208)으로 효과적으로 전도시킬 수 있다. 절연층(207)의 총 두께가 크면, 절연층(207)의 내전압이 증가될 수 있다. 따라서, 표시 장치의 신뢰성을 향상시킬 수 있다.
절연층(207)은, 결함이 거의 없는 제 1 질화물 절연층, 수소에 대한 블로킹성이 높은 제 2 질화물 절연층, 및 산화물 절연층이 전극(206) 측으로부터 이 차례로 적층된 적층 구조를 가질 수 있다. 결함이 거의 없는 제 1 질화물 절연층이 절연층(207)에 사용되면, 절연층(207)의 내전압을 향상시킬 수 있다. 특히 산화물 반도체가 반도체층(208)에 사용되면, 절연층(207)에서 수소에 대한 블로킹성이 높은 제 2 질화물 절연층을 사용함으로써 전극(206) 및 제 1 질화물 절연층에 포함되는 수소가 반도체층(208)으로 이동하는 것을 방지할 수 있다.
제 1 및 제 2 질화물 절연층을 형성하는 방법의 예를 이하에서 설명한다. 먼저, 제 1 질화물 절연층으로서, 원료 가스로서 실레인, 질소, 및 암모니아의 혼합 가스를 사용하여 결함이 거의 없는 질화 실리콘막이 플라스마 CVD법에 의하여 형성된다. 다음에, 실레인과 질소의 혼합 가스가 원료 가스로서 사용됨으로써, 수소 농도가 낮고 수소를 차단할 수 있는 질화 실리콘막이 제 2 질화물 절연층으로서 형성된다. 이런 형성 방법에 의하여, 결함이 거의 없고 수소에 대한 블로킹성을 갖는 질화물 절연층이 적층된 절연층(207)을 형성할 수 있다.
절연층(207)은 불순물에 대하여 높은 블로킹성을 갖는 제 3 질화물 절연층, 결함이 거의 없는 제 1 질화물 절연층, 수소에 대하여 높은 블로킹성을 갖는 제 2 질화물 절연층, 및 산화물 절연층이 전극(206) 측으로부터 이 차례로 적층되는 구조를 가질 수 있다. 불순물에 대하여 높은 블로킹성을 갖는 제 3 질화물 절연층이 절연층(207)에 제공되면, 수소, 질소, 알칼리 금속, 알칼리 토금속 등이 전극(206)으로부터 반도체층(208)으로 이동하는 것을 방지할 수 있다.
제 1~제 3 질화물 절연층을 형성하는 방법의 예를 이하에서 설명한다. 먼저, 제 3 질화물 절연층으로서, 원료 가스로서 실레인, 질소, 및 암모니아의 혼합 가스를 사용하여 불순물에 대하여 높은 블로킹성을 갖는 질화 실리콘막이 플라스마 CVD법에 의하여 형성된다. 다음에 암모니아의 유량을 증가시킴으로써, 결함이 거의 없는 질화 실리콘막을 제 1 질화물 절연층으로서 형성한다. 이 후, 실레인과 질소의 혼합 가스가 원료 가스로서 사용됨으로써, 수소 농도가 낮고 수소를 차단할 수 있는 질화 실리콘막이 제 2 질화물 절연층으로서 형성된다. 이런 형성 방법에 의하여, 결함이 거의 없고 불순물에 대한 블로킹성을 갖는 질화물 절연층이 적층된 절연층(207)을 형성할 수 있다.
또한, 절연층(207)으로서 산화 갈륨막을 형성하는 경우, MOCVD(metal organic chemical vapor deposition)법을 채용할 수 있다.
또한 트랜지스터의 문턱 전압은, 산화물 절연층을 사이에 두고 트랜지스터의 채널이 형성되는 반도체층(208)과 산화 하프늄을 함유하는 절연층을 적층하고 산화 하프늄을 함유하는 절연층에 전자를 주입함으로써 변화시킬 수 있다.
[반도체층의 형성]
반도체층(208)은 비정질 반도체, 미결정 반도체, 다결정 반도체 등을 사용하여 형성될 수 있다. 예를 들어, 비정질 실리콘, 미결정 저마늄 등을 사용할 수 있다. 또는, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 또는 질화물 반도체 등의 화합물 반도체, 유기 반도체 등을 사용할 수 있다.
먼저, 반도체층(208)을 형성하기 위한 반도체막이 플라스마 CVD법, LPCVD법, 금속 CVD법, 또는 MOCVD법 등의 CVD법, ALD법, 스퍼터링법, 증발법 등에 의하여 형성된다. 상기 반도체막이 MOCVD법에 의하여 형성되면, 반도체층이 형성되는 표면에 대한 대미지를 저감할 수 있다.
반도체막의 두께가 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하다. 본 실시형태에서, 반도체층(208)을 형성하기 위한 반도체막으로서, 30nm의 두께를 갖는 산화물 반도체막이 스퍼터링법에 의하여 형성된다.
다음에, 레지스트 마스크를 반도체막 위에 형성하고, 반도체막의 일부를 상기 레지스트 마스크를 사용하여 선택적으로 에칭하여 반도체층(208)을 형성한다. 레지스트 마스크는, 적절히 포토리소그래피법, 인쇄법, 잉크젯법 등에 의하여 형성될 수 있다. 잉크젯법에 의한 레지스트 마스크의 형성에는 포토마스크가 필요 없기 때문에, 제조 비용을 저감할 수 있다.
또한 반도체막의 에칭은 드라이 에칭법 및 웨트 에칭법 중 한쪽 또는 양쪽에 의하여 수행되어도 좋다. 반도체막의 에칭 후, 레지스트 마스크를 제거한다(도 3의 (C) 참조).
<산화물 반도체의 구조>
산화물 반도체의 구조를 이하에서 설명하겠다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
또 다른 관점으로는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로 준안정이며 고정되어 있지 않고, 등방성이고 불균일 구조를 갖지 않다고 정의되는 것으로 알려져 있다. 바꿔 말하면, 비정질 구조는 플렉시블한 결합 각도 및 단거리 질서를 갖지만 장거리 질서를 갖지 않는다.
이것은 본질적으로 안정된 산화물 반도체는 완전한 비정질 산화물 반도체라고 할 수 없다는 것을 의미한다. 또한, 등방성이 아닌 산화물 반도체(예컨대 미소한 영역에서 주기 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체라고 할 수 없다. 또한 a-like OS는 미소한 영역에서 주기 구조를 갖지만, 동시에 보이드를 갖고 불안정한 구조를 갖는다. 이 때문에, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
[CAAC-OS]
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나다.
TEM(transmission electron microscope)을 사용하여 얻어지는, CAAC-OS의 명시야상 및 회절 패턴의 결합된 분석 이미지(고분해능 TEM 이미지라고도 함)에서, 복수의 펠릿이 관찰될 수 있다. 하지만 고분해능 TEM 이미지에서, 펠릿들 사이의 경계, 즉 그레인 바운더리는 명료하게 관찰되지 않는다. 따라서, CAAC-OS에서, 그레인 바운더리로 인한 전자 이동도에서의 감소는 일어나기 어렵다.
TEM에 의하여 관찰된 CAAC-OS를 이하에서 설명하겠다. 도 22의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰되는 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(Spherical Aberration Corrector) 기능에 의하여 얻어진다. 구면 수차 보정 기능에 의하여 얻어진 고분해능 TEM 이미지는 특히 Cs보정 고분해능 TEM 이미지라고 한다. Cs보정 고분해능 TEM 이미지는 예컨대 JEOL Ltd.제의 원자 분해능 분석 전자 현미경 JEM-ARM200F에 의하여 얻어질 수 있다.
도 22의 (B)는 도 22의 (A)에서의 영역 (1)의 확대된 Cs보정 고분해능 TEM 이미지다. 도 22의 (B)는 펠릿에서, 금속 원자가 층상으로 배열된 것을 나타낸 것이다. 금속 원자의 각 층은, 위에 CAAC-OS막이 형성되는 면(이하, 이 면을 형성면이라고 함) 또는 CAAC-OS막의 상면의 요철을 반영한 구성을 갖고, CAAC-OS막의 형성면 또는 상면에 평행하게 배열된다.
도 22의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 상기 특징적인 원자 배열은 도 22의 (C)에서의 보조선에 의하여 나타내어진다. 도 22의 (B) 및 (C)는 펠릿의 사이즈가 1nm 이상 또는 3nm 이상이고, 펠릿들의 기울기로 인한 공간의 사이즈가 0.8nm 정도인 것을 입증한다. 그러므로 펠릿은 나노결정(nc)이라고 할 수도 있다. 또한 CAAC-OS는 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
여기서, Cs보정 고분해능 TEM 이미지에 따라, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 개략적인 배열은 벽돌 또는 블록이 적층된 구조에 의하여 도시되었다(도 22의 (D) 참조). 도 22의 (C)에 관찰된 바와 같이, 펠릿들이 기울어진 부분은 도 22의 (D)에 나타낸 영역(5161)에 상당한다.
도 23의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs보정 고분해능 TEM 이미지를 나타낸 것이다. 도 23의 (B), (C), 및 (D)는 각각 도 23의 (A)에서의 영역(1), 영역(2), 및 영역(3)의 확대된 Cs보정 고분해능 TEM 이미지다. 도 23의 (B), (C), 및 (D)는, 금속 원자들이 펠릿에서 삼각형, 사각형, 또는 육각형 형태로 배열되어 있는 것을 가리킨 것이다. 하지만, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성은 없다.
다음에, X선 회절(XRD: X-ray diffraction)에 의하여 분석된 CAAC-OS를 설명하겠다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 24의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 부근에서 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS의 결정이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 31° 부근의 2θ의 피크에 더하여 2θ가 36° 부근일 때에 또 하나의 피크가 나타날 수 있다. 36° 부근의 2θ의 피크는 CAAC-OS의 일부에 c축 배향을 갖지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 부근일 때 피크가 나타나고 2θ가 36° 부근일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 대하여 X선빔이 입사되는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에 귀속된다. CAAC-OS의 경우, 2θ를 56° 부근에 고정하고 샘플 표면의 법선 벡터를 축(φ축)으로서 사용하여 샘플을 회전시켜 분석(φ 스캔)을 수행하면, 도 24의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 부근에 고정하여 φ 스캔을 수행하면, 도 24의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 나타낸다.
다음에, 전자 회절에 의하여 분석된 CAAC-OS를 설명하겠다. 예를 들어, 프로브 직경이 300nm인 전자빔이 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사되면, 도 25의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것도 가리킨다. 한편, 도 25의 (B)는, 프로브 직경이 300nm인 전자빔을 샘플 표면에 수직인 방향으로 같은 샘플에 대하여 입사함으로써 얻어지는 회절 패턴을 나타낸 것이다. 도 25의 (B)에 나타낸 바와 같이 고리형의 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 갖지 않는 것도 가리킨다. 도 25의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면, (100)면 등에서 유래하는 것으로 생각된다. 도 25의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 높은 결정성을 갖는 산화물 반도체다. 불순물의 진입, 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이것은, CAAC-OS는 불순물의 양 및 결함(예컨대 산소 빈자리)의 양이 적은 것을 의미한다.
또한, 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등의, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소와의 결합력이 높은 원소(구체적으로, 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 어지러워지고 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽혀 결정성을 저하시킨다.
불순물 또는 결함을 갖는 산화물 반도체의 특성은 광, 열 등에 의하여 변화될 수 있다. 예를 들어, 산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다. 또한, 산화물 반도체에서의 산소 빈자리는 캐리어 트랩으로서 기능하거나 또는 수소가 포획되면 캐리어 발생원으로서 기능한다.
불순물 및 산소 빈자리의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만, 및 1×10-9/cm3 이상) 산화물 반도체다. 이런 산화물 반도체는 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태의 밀도가 낮다. 따라서 CAAC-OS는 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
[nc-OS]
nc-OS는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, nc-OS에 포함되는 결정부의 사이즈는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하다. 또한, 10nm보다 크고 100nm 이하의 사이즈의 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서, 예컨대 그레인 바운더리가 명확히 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS에서의 펠릿과 동일한 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서 미소한 영역(예컨대 1nm 이상 10nm 이하의 사이즈를 갖는 영역, 특히 1nm 이상 3nm 이하의 사이즈를 갖는 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라, nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 사이즈보다 큰 직경을 갖는 X선빔을 사용하여 out-of-plane법에 의하여 nc-OS가 분석되면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 사이즈보다 큰 프로브 직경(예컨대, 50nm 이상)을 갖는 전자빔을 사용하여 nc-OS에 대하여 전자 회절을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 사이즈와 가깝거나 또는 펠릿의 사이즈보다 작은 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 원(고리)형 패턴에 휘도가 높은 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노 결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태의 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체 사이의 중간의 구조를 갖는다.
a-like OS의 고분해능 TEM 이미지에서 보이드(void)가 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확히 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 보이드를 포함하기 때문에 불안정한 구조를 갖는다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 갖는다는 것을 증명하기 위하여, 전자 조사에 기인하는 구조의 변화를 이하에서 설명한다.
전자 조사를 수행할 샘플로서 a-like OS(샘플 A라고 함), nc-OS(샘플 B라고 함), 및 CAAC-OS(샘플 C라고 함)를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 갖는 것을 나타낸다.
또한, 어느 부분이 결정부로 간주되는지를 이하에서 설명한다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 갖는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자 간격(d값이라고도 함)과 동등하다. 이 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe)들 사이의 격자 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부라고 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 상당한다.
도 26은 각 샘플의 결정부(22지점~45지점)의 평균 사이즈의 변화를 나타낸 것이다. 또한, 결정부 사이즈는 격자 줄무늬의 길이에 상당한다. 도 26은, a-like OS에서의 결정부 사이즈가 누적 전자 선량의 증가에 따라 증대되는 것을 가리킨 것이다. 구체적으로는 도 26에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서의 1.2nm 정도의 결정부(초기 핵이라고도 함)는, 누적 전자 선량이 4.2×108e-/nm2에서 2.6nm 정도의 사이즈로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부 사이즈는 전자 조사의 시작으로부터 누적 전자 선량이 4.2×108e-/nm2까지의 변화가 거의 없는 것을 나타낸다. 구체적으로는, 도 26에서 (2) 및 (3)으로 나타낸 바와 같이 누적 전자 선량에 상관없이 nc-OS 및 CAAC-OS의 평균 결정 사이즈는 각각 1.4nm 정도 및 2.1nm 정도다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서, 결정부의 성장은 전자 조사에 의하여 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 갖는다.
a-like OS는 보이드를 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 퇴적되기 어렵다.
예를 들어, In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, In:Ga:Zn=1:1:1의 원자 비율을 갖는 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 갖는 산화물 반도체가 단결정 구조로 존재할 수 없을 가능성이 있다. 이 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 또한, 산화물 반도체는 예컨대, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층이어도 좋다.
<퇴적 모델>
CAAC-OS 및 nc-OS의 퇴적 모델의 예를 이하에서 설명한다.
도 27의 (A)는 스퍼터링법에 의하여 CAAC-OS를 퇴적하는 퇴적 체임버 내의 개략도다.
타깃(5130)이 백킹 플레이트(backing plate)에 부착된다. 백킹 플레이트를 개재하여 타깃(5130)과 대향하도록 복수의 마그넷이 제공된다. 복수의 마그넷은 자기장을 생성한다. 퇴적 체임버에 대한 상기 설명은 마그넷의 레이아웃 및 구조를 위하여 참조된다. 마그넷의 자기장을 이용하여 퇴적 속도를 증가시키는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
타깃(5130)은 벽개(劈開)면이 적어도 하나의 결정 입자에 존재하는 다결정 구조를 갖는다.
In-Ga-Zn 산화물을 포함하는 타깃(5130)의 벽개면을 예로서 설명한다. 도 28의 (A)는 타깃(5130)에 포함되는 InGaZnO4 결정의 구조를 나타낸 것이다. 또한 도 28의 (A)는 c축이 상방 방향에 있을 때, b축에 평행한 방향으로부터 InGaZnO4 결정이 관찰되는 경우의 구조를 나타낸 것이다.
도 28의 (A)는 Ga-Zn-O층에서의 산소 원자가, 인접된 Ga-Zn-O층에서의 것들과 가까이에 위치하는 것을 가리킨 것이다. 산소 원자는 음의 전하를 갖기 때문에, 2개의 Ga-Zn-O층이 서로 반발한다. 결과적으로, InGaZnO4 결정은 인접된 2개의 Ga-Zn-O층 사이에 벽개면을 갖는다.
기판(5120)은 타깃(5130)과 대향하도록 배치되고, 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하다. 퇴적 체임버는 대부분이 퇴적 가스(예컨대, 산소 가스, 아르곤 가스, 또는 산소를 5vol% 이상 함유하는 혼합 가스)로 채워져 있고, 퇴적 체임버의 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정한 값 이상의 전압을 인가함으로써 방전이 시작되고, 플라스마가 관찰된다. 자기장은 타깃(5130) 부근에 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서는 퇴적 가스가 이온화되어, 이온(5101)이 발생된다. 이온(5101)의 예에는 산소의 양이온(O＋) 및 아르곤의 양이온(Ar＋)이 포함된다.
이온(5101)은, 전기장에 의하여 타깃(5130) 쪽으로 가속되어, 타깃(5130)과 충돌한다. 이때, 벽개면으로부터 평판상(펠릿상)의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 분리되어, 스퍼터링된다. 또한, 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101)의 충돌의 충격에 의하여 왜곡될 수 있다.
펠릿(5100a)은 삼각형의 평면, 예컨대 정삼각형의 평면을 갖는 평판상(펠릿상)의 스퍼터링 입자다. 펠릿(5100b)은 육각형의 평면, 예컨대 정육각형의 평면을 갖는 평판상(펠릿상)의 스퍼터링 입자다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판상(펠릿상)의 스퍼터링 입자를 통틀어 펠릿(5100)이라고 부른다. 펠릿(5100)의 평평한 면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평평한 면이 2개 이상의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(예컨대 정삼각형)이 조합되어 사각형(예컨대 마름모)이 형성되어도 좋다.
펠릿(5100)의 두께는 퇴적 가스의 종류 등에 따라 결정된다. 펠릿(5100)의 두께는 균일한 것이 바람직하고, 이 이유는 후술한다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상에 비하여 두께가 얇은 펠릿 형상을 갖는 것이 바람직하다. 예를 들어, 펠릿(5100)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하다. 또한, 예컨대, 펠릿(5100)의 폭은 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하다. 펠릿(5100)은 도 26의 (1)의 설명에서의 초기 핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 포함하는 타깃(5130)에 이온(5101)이 충돌하는 경우, 도 28의 (B)에 나타낸 바와 같이 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 포함하는 펠릿(5100)이 배출된다. 또한, 도 28의 (C)는 c축에 평행한 방향으로부터 관찰한 펠릿(5100)의 구조를 나타낸 것이다. 따라서 펠릿(5100)은 2개의 Ga-Zn-O층(빵)과 In-O층(속재료)을 포함하는 나노미터 크기의 샌드위치 구조를 갖는다.
펠릿(5100)은, 플라스마를 통과할 때에 전하를 받아, 그 측면이 음 또는 양으로 대전될 수 있다. 펠릿(5100)은 측면에 산소 원자를 포함하고 이 산소 원자가 음으로 대전될 수 있다. 이와 같이 측면들이 동일한 극성으로 대전되면 전하들이 서로 반발하기 때문에, 펠릿(5100)이 평판 형상을 유지할 수 있다. CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 인듐 원자, 갈륨 원자, 또는 아연 원자에 결합된 산소 원자가 음으로 대전될 가능성도 있다. 또한 펠릿(5100)은, 플라스마를 통과할 때에 인듐 원자, 갈륨 원자, 아연 원자, 산소 원자 등에 결합됨으로써 성장할 수 있다. 이에 의하여 도 26의 (2)와 (1) 사이의 사이즈의 차이가 생긴다. 여기서, 기판(5120)의 온도가 실온 정도인 경우, 펠릿(5100)은 더 이상 성장하지 않기 때문에 nc-OS가 형성된다(도 27의 (B) 참조). nc-OS의 퇴적이 행해지는 온도는 실온 정도이기 때문에, 기판(5120)이 큰 사이즈일 때에 nc-OS를 퇴적할 수 있다. 또한, 펠릿(5100)을 플라스마에서 성장시키기 위해서는, 스퍼터링에서의 퇴적 전력을 증가시키는 것이 효과적이다. 퇴적 전력을 높게 함으로써 펠릿(5100)의 구조를 안정화할 수 있다.
도 27의 (A) 및 (B)에 나타낸 바와 같이, 펠릿(5100)은 플라스마에서 연과 같이 날아, 기판(5120)까지 훨훨 날아오른다. 펠릿(5100)은 대전되기 때문에, 펠릿(5100)이, 또 다른 펠릿(5100)이 이미 퇴적된 영역에 가까워지면 반발이 일어난다. 여기서, 기판(5120) 위에서 기판(5120)의 상면에 평행한 방향의 자기장(수평 자기장이라고도 함)이 발생된다. 기판(5120)과 타깃(5130) 사이에 전위차가 주어지고, 이에 따라 기판(5120)으로부터 타깃(5130)을 향하여 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120) 상면에서 자기장 및 전류의 효과에 의하여 힘(로런츠 힘(Lorentz force))을 받는다. 이것은, 플레밍의 왼손 법칙에 의하여 설명할 수 있다.
펠릿(5100)의 질량은 원자의 질량보다 크다. 따라서, 펠릿(5100)이 기판(5120)의 상면 위를 이동하게 하기 위해서는 펠릿(5100)에 외부로부터 어떠한 힘을 가하는 것이 중요하다. 그 힘의 1종류는 자기장 및 전류의 작용에 의하여 발생되는 힘일 수 있다. 펠릿(5100)에 인가되는 힘을 증가시키기 위하여, 이 상면에, 기판(5120)의 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 제공하는 것이 바람직하다. 또는 이 상면에, 기판(5120)의 상면에 평행한 방향의 자기장이 기판(5120)의 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더욱 바람직하게는 5배 이상인 영역을 제공하는 것이 바람직하다.
이때, 마그넷 유닛 및/또는 기판(5120)이 상대적으로 이동하거나 또는 회전함으로써, 기판(5120)의 상면에서의 수평 자기장의 방향이 계속해서 변화한다. 따라서, 다양한 방향의 힘을 받음으로써, 펠릿(5100)은 기판(5120)의 상면에서 다양한 방향으로 이동할 수 있다.
또한, 도 27의 (A)에 나타낸 바와 같이 기판(5120)이 가열될 때, 마찰 등으로 인한 펠릿(5100)과 기판(5120) 사이의 저항이 낮다. 결과적으로, 펠릿(5100)은 기판(5120)의 상면 위를 활공한다. 펠릿(5100)의 활공은 평평한 평면이 기판(5120)에 면하는 상태에서 일어난다. 그리고 펠릿(5100)이, 이미 퇴적되어 있는 또 다른 펠릿(5100)의 측면에 도달하면, 펠릿(5100)의 측면들이 결합한다. 이때, 펠릿(5100)의 측면 상의 산소 원자가 방출된다. 방출된 산소 원자에 의하여, CAAC-OS에서의 산소 빈자리가 채워지기 때문에, CAAC-OS는 결함 상태의 밀도가 낮다. 또한, 기판(5120)의 상면의 온도는 예컨대 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만이다. 따라서, 기판(5120)이 큰 사이즈를 갖는 경우에도 CAAC-OS를 퇴적할 수 있다.
또한, 기판(5120) 상에서 펠릿(5100)이 가열됨으로써 원자가 재배열되어, 이온(5101)의 충돌에 의하여 발생된 구조 왜곡이 감소될 수 있다. 구조 왜곡이 감소된 펠릿(5100)은, 실질적으로 단결정이다. 펠릿들(5100)이 결합되고 나서 가열되더라도 펠릿(5100)이 실질적으로 단결정으로 되는 것으로 인하여, 펠릿(5100) 자체의 팽창 및 축소는 거의 일어나지 않는다. 따라서, 펠릿들(5100) 사이의 간격의 팽창으로 인한 결정립계 등의 결함의 형성을 방지할 수 있어, 크레바스의 생성을 방지할 수 있다.
CAAC-OS는, 단결정 산화물 반도체의 판(板)과 같은 구조를 갖는 것이 아니라, 펠릿(5100)(나노결정)의 집합이 벽돌 또는 블록이 쌓인 듯한 배열을 갖는다. 또한, 펠릿들 사이에 결정립계가 존재하지 않는다. 따라서, 퇴적 중의 가열, 퇴적 후의 가열 또는 휨으로 인하여 CAAC-OS에 수축 등의 변형이 생겨도, 국부 응력을 완화하거나 또는 왜곡을 풀어주는 것이 가능하다. 따라서, 이 구조는 플렉시블 반도체 장치에 적합하다.
타깃이 이온으로 스퍼터링될 때에, 펠릿에 더하여 산화 아연 등이 배출될 수 있다. 산화 아연은 펠릿보다 가볍기 때문에, 펠릿보다 먼저 기판(5120) 상면에 도달한다. 결과적으로, 산화 아연이 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 두께를 갖는 산화 아연층(5102)을 형성한다. 도 29의 (A)~(D)는 단면 개략도다.
도 29의 (A)에 도시된 바와 같이, 산화 아연층(5102) 위에 펠릿(5105a) 및 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a) 및 펠릿(5105b)의 측면들이 서로 접촉된다. 또한, 펠릿(5105c)이 펠릿(5105b) 위에 퇴적되어 펠릿(5105b) 위를 활공한다. 또한, 산화 아연과 함께 타깃으로부터 배출된 복수의 입자(5103)가, 기판(5120)의 가열에 의하여 결정화되어, 펠릿(5105a)의 또 다른 측면에 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 갈륨 등을 함유할 수 있다.
그리고, 도 29의 (B)에 도시된 바와 같이, 영역(5105a1)이 펠릿(5105a)의 일부로 성장하여 펠릿(5105a2)을 형성한다. 또한, 펠릿(5105c)의 측면은 펠릿(5105b)의 또 다른 측면과 접촉된다.
다음에, 도 29의 (C)에 도시된 바와 같이 펠릿(5105d)이 펠릿(5105a2) 및 펠릿(5105b) 위에 퇴적되고 나서, 펠릿(5105a2) 및 펠릿(5105b) 위를 활공한다. 또한, 펠릿(5105c)의 또 다른 측면을 향하여, 펠릿(5105e)이 산화 아연층(5102) 위에서 활공한다.
그리고, 도 29의 (D)에 도시된 바와 같이, 펠릿(5105d)의 측면이 펠릿(5105a2)의 측면과 접촉되도록 펠릿(5105d)이 배치된다. 또한, 펠릿(5105e)의 측면은 펠릿(5105c)의 또 다른 측면과 접촉된다. 산화 아연과 함께 타깃으로부터 배출된 복수의 입자(5103)가, 기판(5120)의 가열에 의하여 결정화되어, 펠릿(5105d)의 또 다른 측면에 영역(5105d1)을 형성한다.
상술한 바와 같이, 퇴적된 펠릿들이 서로 접촉되도록 배치되고 나서, 펠릿의 측면들에서 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS가 형성된다. 그러므로, CAAC-OS의 각 펠릿은 nc-OS보다 크다. 도 26의 (3)과 (2) 사이의 사이즈의 차이는 퇴적 후의 성장량에 상당한다.
펠릿들(5100) 사이의 간격이 매우 작으면, 펠릿들이 큰 펠릿을 형성할 수 있다. 큰 펠릿은 단결정 구조를 갖는다. 예를 들어, 큰 펠릿의 사이즈는 위에서 봤을 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하일 수 있다. 따라서, 트랜지스터의 채널 형성 영역이 큰 펠릿보다 작으면 단결정 구조를 갖는 영역을 채널 형성 영역으로서 사용할 수 있다. 또한, 펠릿의 사이즈가 증가되면, 단결정 구조를 갖는 영역을 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용할 수 있다.
이와 같이 하여, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 갖는 영역에 형성되면, 트랜지스터의 주파수 특성이 증가될 수 있는 경우가 있다.
이러한 모델에 나타낸 바와 같이 펠릿(5100)이 기판(5120) 상에 퇴적되는 것으로 생각된다. 따라서, 형성면이 결정 구조를 갖지 않더라도 CAAC-OS를 퇴적할 수 있어, 이것은 에피택셜 성장에 의한 막 퇴적과는 상이하다. 예를 들어, 기판(5120)의 상면(형성면)이 비정질 구조를 갖더라도(예컨대 상면이 비정질 산화 실리콘으로 형성되더라도), CAAC-OS를 형성할 수 있다.
또한 CAAC-OS의 형성에서, 형성면이 요철을 갖더라도, 펠릿(5100)은 형성면인 기판(5120)의 상면 형상에 따라 배열되는 것을 찾아냈다. 예를 들어, 기판(5120) 상면이 원자 레벨로 평탄한 경우, 펠릿(5100)은 a-b면에 평행한 평평한 면이 아래를 향하도록 배열된다. n개의 층(n은 자연수)을 적층함으로써, CAAC-OS를 얻을 수 있다.
기판(5120) 상면이 요철을 갖는 경우, 각각에서 펠릿(5100)이 요철을 따라 배열된 n개의 층(n은 자연수)이 적층된 CAAC-OS가 형성된다. 기판(5120)이 요철을 갖기 때문에, CAAC-OS에서 펠릿들(5100) 사이에 틈이 생기기 쉬운 경우가 있다. 또한, 분자간 힘에 의하여, 펠릿들(5100)은 요철 표면에도 펠릿들 사이의 틈이 가능한 한 작아지도록 배열된다. 따라서, 형성면이 요철을 갖더라도 결정성이 높은 CAAC-OS를 얻을 수 있다.
결과적으로, 레이저 결정화가 CAAC-OS의 형성에 필요하지 않고, 균일한 막을 큰 사이즈의 유리 기판 등 위에도 형성할 수 있다.
이러한 모델에 따라 CAAC-OS가 퇴적되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상을 갖는 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상을 가질 때, 기판(5120)에 면하는 평면이 변동되기 때문에 두께 및 결정의 배향이 균일할 수 없는 경우가 있다.
상술한 퇴적 모델에 따라, 결정성이 높은 CAAC-OS를 비정질 구조를 갖는 형성면에도 형성할 수 있다.
[소스 전극, 드레인 전극 등의 형성]
다음에, 전극(214) 및 전극(215) 및 배선(219)을 형성한다(도 3의 (D) 참조). 먼저, 전극(214) 및 전극(215) 및 배선(219)을 형성하기 위한 도전막을 절연층(207) 및 반도체층(208) 위에 형성한다.
도전막은, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속 중 어느 것, 또는 이들 금속 중 어느 것을 주성분으로서 함유하는 합금을 함유하는 단층 구조 또는 적층 구조를 가질 수 있다. 예를 들어, 이하의 구조를 들 수 있다, 실리콘을 함유하는 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막이 적층된 2층 구조, 텅스텐막 위에 알루미늄막이 적층된 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막이 적층된 2층 구조, 타이타늄막 위에 구리막이 적층된 2층 구조, 텅스텐막 위에 구리막이 적층된 2층 구조, 타이타늄막 또는 질화 타이타늄막, 알루미늄막 또는 구리막, 및 타이타늄막 또는 질화 타이타늄막이 이 순서대로 적층된 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막, 알루미늄막 또는 구리막, 및 몰리브데넘막 또는 질화 몰리브데넘막이 이 순서대로 적층된 3층 구조, 및 텅스텐막, 구리막, 및 텅스텐막이 이 순서대로 적층된 3층 구조.
또한, 인듐 주석 산화물, 아연 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 산소를 함유하는 도전 재료, 또는 질화 타이타늄 또는 질화 탄탈럼 등의 질소를 함유하는 도전 재료를 사용하여도 좋다. 상술한 금속 원소를 함유하는 재료 및 산소를 함유하는 도전 재료를 사용하여 형성된 적층 구조를 사용할 수도 있다. 상술한 금속 원소를 함유하는 재료 및 질소를 함유하는 도전 재료를 사용하여 형성된 적층 구조를 사용할 수도 있다. 상술한 금속 원소를 함유하는 재료, 산소를 함유하는 도전 재료, 및 질소를 함유하는 도전 재료를 사용하여 형성된 적층 구조를 사용할 수도 있다.
도전막의 두께는 5nm 이상 500nm 이하이고, 바람직하게는 10nm 이상 300nm 이하이고, 더 바람직하게는 10nm 이상 200nm 이하다. 본 실시형태에서, 두께 300nm의 텅스텐막이 도전막으로서 형성된다.
이 후, 도전막의 일부를 레지스트 마스크를 사용하여 선택적으로 에칭하여 전극(214) 및 전극(215) 및 배선(219)을 형성한다(같은 층을 사용하여 형성된 다른 전극 및 배선을 포함함). 레지스트 마스크는 포토리소그래피법, 인쇄법, 잉크젯법 등에 의하여 적절히 형성될 수 있다. 잉크젯법에 의한 레지스트 마스크의 형성에는 포토마스크가 필요 없기 때문에, 제작 비용을 저감할 수 있다.
도전막은 드라이 에칭법, 웨트 에칭법, 또는 드라이 에칭법 및 웨트 에칭법 양쪽에 의하여 에칭되어도 좋다. 또한 반도체층(208)의 노출부가 에칭 스텝에 의하여 제거되는 경우가 있다. 도전막의 에칭 후, 레지스트 마스크를 제거한다.
전극(214) 및 전극(215)을 제공함으로써, 트랜지스터(232)를 형성한다(도 3의 (D) 참조).
[절연층의 형성]
다음에, 절연층(210) 및 절연층(211)을 전극(214) 및 전극(215) 및 배선(219) 위에 형성한다(도 4의 (A) 참조). 절연층(210) 및 절연층(211)은 절연층(205)과 비슷한 방법 및 재료를 사용하여 형성될 수 있다.
산화물 반도체가 반도체층(208)에 사용되는 경우, 산소를 함유하는 절연층이 반도체층(208)과 접촉되는 절연층(210)의 적어도 일부에 사용되는 것이 바람직하다. 예를 들어, 절연층(210)이 복수의 층을 포함하는 스택인 경우, 적어도 반도체층(208)과 접촉되는 층이 산화 실리콘을 사용하여 형성되는 것이 바람직하다.
[개구의 형성]
다음에, 절연층(210) 및 절연층(211)의 일부를 레지스트 마스크를 사용하여 선택적으로 에칭하여 개구(128)를 형성한다(도 4의 (A) 참조). 동시에, 도시되지 않은 또 다른 개구가 형성될 수도 있다. 레지스트 마스크는 포토리소그래피법, 인쇄법, 잉크젯법 등에 의하여 적절히 형성될 수 있다. 잉크젯법에 의한 레지스트 마스크의 형성에는 포토마스크가 필요 없어, 제작 비용을 저감할 수 있다.
절연층(210) 및 절연층(211)은 드라이 에칭법, 웨트 에칭법, 또는 드라이 에칭법 및 웨트 에칭법 양쪽에 의하여 에칭되어도 좋다.
드레인 전극(215) 및 단자 전극(216)이 개구(128)의 형성에 의하여 부분적으로 노출된다. 레지스트 마스크는 개구(128)의 형성 후에 제거된다.
[절연층의 형성]
다음에, 절연층(212)을 절연층(211) 위에 형성한다(도 4의 (B) 참조). 절연층(212)은 절연층(205)과 비슷한 재료 및 방법을 사용하여 형성될 수 있다.
평탄화 처리를 절연층(212)에 수행하여 발광 소자(125)가 형성되는 면의 요철을 저감하여도 좋다. 평탄화 처리는 연마 처리(예컨대, CMP) 또는 드라이 에칭 처리라도 좋지만, 특별히 한정되지 않는다.
평탄화 기능을 갖는 절연 재료를 사용하여 절연층(212)을 형성하는 것에 의하여 연마 처리를 필요 없게 할 수 있다. 평탄화 기능을 갖는 절연 재료로서, 예컨대, 폴리이미드 수지 또는 아크릴 수지 등의 유기 재료를 사용할 수 있다. 이런 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한 절연층(212)을 이들 재료 중 어느 것으로 형성된 복수의 절연층을 적층함으로써 형성하여도 좋다.
개구(128)와 중첩되는 절연층(212)의 일부를 제거하여 개구(127)를 형성한다. 동시에, 도시되지 않은 또 다른 개구도 형성한다. 또한, 나중에 외부 전극(124)이 접속되는 영역에서 절연층(211)이 제거된다. 또한 개구(127) 등은, 레지스트 마스크가 절연층(212) 위에 포토리소그래피 공정에 의하여 형성되고 레지스트 마스크로 덮이지 않는 절연층(212)의 영역이 에칭되는 식으로 형성될 수 있다. 전극(215)의 표면이 개구(127)의 형성에 의하여 노출된다(도 4의 (B) 참조).
절연층(212)이 감광성 재료를 사용하여 형성되면, 개구(127)가 레지스트 마스크 없이 형성될 수 있다. 본 실시형태에서, 감광성 폴리이미드 수지가 절연층(212) 및 개구(127)를 형성하기 위하여 사용된다.
[양극의 형성]
다음에, 전극(115)을 절연층(212) 위에 형성한다(도 4의 (C) 참조). 전극(115)이 나중에 형성되는 EL층(117)으로부터 방출되는 광을 효과적으로 반사하는 도전 재료를 사용하여 형성되는 것이 바람직하다. 또한 전극(115)은 단층 구조에 한정되지 않고 복수의 층의 적층 구조를 가져도 좋다. 전극(115)이 양극으로서 사용되는 경우, 예컨대 EL층(117)과 접촉하도록, 인듐주석 산화물층 등의 투광성 및 EL층(117)보다 높은 일함수를 갖는 층이 제공되고, 이에 접하여, 반사율이 높은 층(예컨대 알루미늄, 알루미늄을 함유하는 합금, 또는 은의 층)이 제공되는 구조를 가져도 좋다.
또한 톱 이미션 구조를 갖는 표시 장치가 본 실시형태에서의 예로서 설명되지만, 보텀 이미션 구조 또는 듀얼 이미션 구조를 갖는 표시 장치를 사용할 수 있다.
표시 장치(100)가 보텀 이미션 구조 또는 듀얼 이미션 구조를 갖는 경우, 전극(115)은 광투과 도전 재료를 사용하여 형성되는 것이 바람직하다.
전극(115)이 되는 도전막이 절연층(212) 위에 형성되고, 레지스트 마스크가 상기 도전막 위에 형성되고, 레지스트 마스크로 덮이지 않은 상기 도전막의 영역이 에칭되는 식으로 전극(115)이 형성될 수 있다. 상기 도전막은 드라이 에칭법, 웨트 에칭법, 또는 드라이 에칭법과 웨트 에칭법 양쪽에 의하여 에칭될 수 있다. 레지스트 마스크는 포토리소그래피법, 인쇄법, 잉크젯법 등에 의하여 적절히 형성될 수 있다. 잉크젯법에 의한 레지스트 마스크의 형성에는 포토마스크가 필요 없기 때문에, 제조 비용을 저감할 수 있다. 레지스트 마스크는 전극(115)의 형성 후에 제거된다.
[격벽의 형성]
다음에, 격벽(114)을 형성한다(도 5의 (A) 참조). 격벽(114)은 인접된 화소들에서의 발광 소자(125)들 사이의 의도하지 않는 단락 및 발광 소자(125)로부터의 의도하지 않는 발광을 방지하기 위하여 제공된다. 금속마스크가 나중에 설명되는 EL층(117)을 형성하기 위하여 사용되는 경우에 격벽(114)은 전극(115)과 금속마스크의 접촉을 방지하는 기능도 갖는다. 격벽(114)은 에폭시 수지, 아크릴 수지, 또는 이미드 수지 등의 유기 수지 재료 또는 산화 실리콘 등의 무기 재료로 형성될 수 있다. 격벽(114)은 사이드월이 테이퍼 형상 또는 연속된 곡률을 갖는 경사진 면을 갖도록 형성되는 것이 바람직하다. 상술한 형상을 갖는 격벽(114)의 사이드월은 나중에 형성되는 EL층(117) 및 전극(118)으로 바람직하게 덮일 수 있다.
[EL층의 형성]
EL층(117)의 구조를 실시형태 4에 설명한다.
[음극의 형성]
전극(118)은 본 실시형태에서의 음극으로서 사용되기 때문에, 낮은 일함수를 갖고 나중에 설명되는 EL층(117)에 전자를 주입할 수 있는 재료를 사용하여 형성되는 것이 바람직하다. 낮은 일함수를 갖는 금속의 단층뿐만 아니라, 알루미늄 등의 금속 재료, 인듐 주석 산화물 등의 도전 산화물 재료, 또는 반도체 재료가 일함수가 낮은 알칼리 금속 또는 알칼리 토금속으로 형성되는 수nm 두께의 버퍼층 위에 형성되는 적층이 사용되어도 좋다. 버퍼층으로서, 알칼리 토금속의 산화물, 할로젠화물, 마그네슘 은 합금 등도 사용할 수 있다.
EL층(117)으로부터 방출되는 광이 전극(118)을 통하여 추출되는 경우, 전극(118)은 가시광을 투과하는 성질을 갖는 것이 바람직하다. 발광 소자(125)에는 전극(115), EL층(117), 및 전극(118)이 포함된다(도 5의 (B) 참조).
본 실시형태에서, 기판(101) 및 기판(101) 위에 형성되는 트랜지스터(232) 및 발광 소자(125)를 포함하는 구조를 소자 기판(171)이라고 한다. 본 실시형태에서, 기판(102) 및 기판(102)에 제공되는 착색층(266) 등을 포함하는 구조를 카운터 기판(181)이라고 한다.
[카운터 기판의 형성]
먼저, 박리층(123)을 기판(102) 위에 형성한다(도 6의 (A) 참조). 기판(102)을 기판(101)과 비슷한 재료를 사용하여 형성할 수 있다. 또한 같은 재료 또는 상이한 재료가 기판(101) 및 기판(102)에 사용되어도 좋다. 박리층(123)이 박리층(113)과 비슷한 식으로 형성될 수 있다. 또한, 절연층이 기판(102)과 박리층(123) 사이에 제공되어도 좋다. 본 실시형태에서, 알루미노보로실리케이트 유리가 기판(102)에 사용된다. 기판(102) 위의 박리층(123)으로서, 텅스텐층이 스퍼터링법에 의하여 형성된다.
또한 박리층(123)을 형성한 후에, 박리층(123)의 표면이 산소를 함유하는 분위기 또는 산소를 함유하는 플라스마 분위기에 노출되는 것이 바람직하다. 박리층(123)의 표면을 산화함으로써 나중에 수행되는 기판(102)의 박리를 쉽게 할 수 있다.
[절연층(129)의 형성]
다음에, 절연층(129)을 박리층(123) 위에 형성한다(도 6의 (A) 참조). 절연층(129)은 절연층(205)과 비슷한 방법 및 재료를 사용하여 형성될 수 있다. 본 실시형태에서, 절연층(129)은 플라스마 CVD법에 의하여 기판(102) 측으로부터 두께 200nm의 산화질화 실리콘막, 두께 140nm의 질화산화 실리콘막, 및 두께 100nm의 산화질화 실리콘막을 적층함으로써 형성된다.
[차광층(264)의 형성]
다음에, 차광층(264)을 형성하기 위한 층(274)이 절연층(129) 위에 형성된다(도 6의 (B) 참조). 차광층(264)은 인접된 표시 소자로부터 방출되는 광을 차단하고 인접된 표시 소자들 사이의 색 혼합을 억제하는 기능을 갖는다. 또한, 착색층(266)은 그 단부가 차광층(264)의 단부와 중첩되는 식으로 제공됨으로써 광 누설을 저감할 수 있다. 층(274)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 층(274)에 사용될 수 있는 재료의 예는 크로뮴, 타이타늄, 니켈 등을 포함하는 금속 재료; 크로뮴, 타이타늄, 니켈 등을 포함하는 산화물 재료; 및 금속 재료, 안료, 또는 염료를 포함하는 수지 재료다.
금속 재료, 산화물 재료, 또는 수지 재료를 사용하여 층(274)을 형성하는 경우, 레지스트 마스크를 층(274) 위에 형성하고, 층(274)을 상기 레지스트 마스크를 사용하여 원하는 형상으로 에칭하여, 차광층(264)을 형성할 수 있다(도 6의 (C) 참조). 카본 블랙이 확산된 고분자 재료를 사용하여, 차광층(264)을 직접 묘화하는 것은 잉크젯법에 의하여 절연층(129) 위에 수행될 수 있다.
[착색층(266)의 형성]
다음에, 착색층(266)을 절연층(129) 위에 형성한다(도 6의 (D) 참조). 착색층은 특정의 파장 범위에서 광을 투과하는 유색층이다. 예를 들어, 적색 파장 범위에서 광을 투과하는 적색(R) 컬러 필터, 녹색 파장 범위에서 광을 투과하는 녹색(G) 컬러 필터, 청색 파장 범위에서 광을 투과하는 청색(B) 컬러 필터 등을 사용할 수 있다. 각 착색층(266)은 인쇄법, 잉크젯법, 또는 포토리소그래피법에 의하여 다양한 재료 중 어느 것으로 원하는 위치에 형성된다. 이때, 착색층(266)이 차광층(264)과 부분적으로 중첩되도록 제공되는 것이 바람직하다. 컬러 표시는 상이한 화소에 상이한 색의 착색층(266)을 제공함으로써 수행될 수 있다.
[오버코트층(268)의 형성]
다음에, 오버코트층(268)을 차광층(264) 및 착색층(266) 위에 형성한다(도 6의 (E) 참조).
오버코트층(268)으로서, 아크릴 수지, 에폭시 수지, 폴리이미드 등의 유기 절연층이 사용될 수 있다. 오버코트층(268)을 사용하여, 예컨대 착색층(266)에 함유되는 불순물 등이 발광 소자(125) 측으로 확산되는 것을 방지할 수 있다. 또한 오버코트층(268)은 반드시 형성될 필요는 없다.
오버코트층(268)으로서, 광투과 도전막이 형성되어도 좋다. 광투과 도전막이 오버코트층(268)으로서 형성되면, 발광 소자(125)로부터 방출되는 광이 오버코트층(268)을 통하여 투과될 수 있고 이온화된 불순물의 투과를 방지할 수 있다.
광투과 도전막은 예컨대 상술한 광투과 도전 재료로 형성될 수 있다. 투광성을 가질 정도로 얇은 금속막을 사용할 수도 있다.
상술한 스텝을 거쳐, 카운터 기판(181)을 형성할 수 있다. 또한 착색층(266)이 필요하지 않으면 카운터 기판(181)에 착색층(266) 등이 제공되지 않는 경우가 있다.
[소자 기판(171)과 카운터 기판(181)의 접합]
다음에, 소자 기판(171)과 카운터 기판(181)을 접착층(120)을 사이에 두고 서로 접착한다. 이때, 소자 기판(171)에 포함되는 발광 소자(125)와 카운터 기판(181)에 포함되는 착색층(266)이 서로 대향하도록 배치된다(도 7의 (A) 참조).
[기판(101)의 박리]
다음에, 소자 기판(171)에 포함되는 기판(101)을 박리층(113)과 함께 절연층(221)으로부터 벗긴다(도 7의 (B) 참조). 박리 방법으로서, 기계적 힘(예컨대 사람 손 또는 그리퍼를 사용하는 처리, 롤러의 회전에 의한 처리, 또는 초음파)이 사용되어도 좋다. 예를 들어, 예리한 날붙이, 레이저 광 조사 등으로 박리층(113)에 컷을 만들고 물을 이 컷에 주입한다. 박리층(113)과 절연층(221) 사이의 부분이 모세관 현상을 거쳐 물을 흡수함으로써, 기판(101)을 박리층(113)과 함께 쉽게 박리할 수 있다.
다음에, 단자 전극(216)과 중첩되는 절연층(221)의 일부를 제거하여 개구(132a)를 형성한다. 개구(132a)에서, 단자 전극(216)의 표면이 부분적으로 노출된다.
[기판(111)의 접착]
이 후, 개구(132b)를 포함하는 기판(111)이 접착층(112)으로 절연층(221)과 부착된다(도 8의 (B) 참조). 이 접착은 개구(132a)와 개구(132b)가 서로 중첩되도록 수행된다. 개구(132a)와 개구(132b)의 중첩은 개구(132)를 형성한다(도 9의 (A) 참조). 개구(132) 내부에서, 단자 전극(216)의 표면이 노출된다.
본 발명의 일 형태의 표시 장치(100)에서, 복수의 단자 전극(216)이 하나의 개구(132)에 제공되어도 좋고 또는 개구(132)가 각 단자 전극(216)에 제공되어도 좋다. 도 11의 (A)는 개구(132)가 각 단자 전극(216)에 제공되는 표시 장치(100)의 투시도이고, 도 11의 (B)는 도 11의 (A)에서의 쇄선 B1-B2를 따라 얻은 단면도다.
[기판(102)의 박리]
다음에, 카운터 기판(181)에 포함되는 기판(102)이 박리층(123)과 함께 절연층(129)으로부터 박리된다(도 9의 (A) 참조). 박리 방법으로서, 기계적 힘(예컨대 사람 손 또는 그리퍼를 사용하는 처리, 롤러의 회전에 의한 처리, 또는 초음파)이 사용되어도 좋다. 예를 들어, 예리한 날붙이, 레이저 광 조사 등으로 박리층(123)에 컷을 만들고 물을 이 컷에 주입한다. 박리층(123)과 절연층(129) 사이의 부분이 모세관 현상을 거쳐 물을 흡수함으로써, 기판(102)을 쉽게 박리할 수 있다.
[기판(121)의 접착]
다음에, 기판(121)을, 접착층(122)을 사이에 두고 절연층(129)에 부착한다(도 9의 (B) 참조). 상술한 식으로, 표시 장치(100)를 제조할 수 있다(도 10의 (A) 참조).
또는, 반사방지층, 광 확산층, 마이크로 렌즈 어레이, 프리즘 시트, 위상차판, 또는 편광판 등의 특정의 기능을 갖는 재료를 사용하여 각각 형성된 하나 이상의 층(이하 "기능층"이라고 함)이 광(151)이 방출되는 기판(111) 또는 기판(121) 외부에 제공되어도 좋다. 반사방지층으로서, 예컨대, 원편광판 등을 사용할 수 있다. 기능층에 의하여, 더 높은 표시 품질을 갖는 표시 장치를 얻을 수 있다. 또한, 표시 장치의 소비전력을 저감할 수 있다. 도 10의 (B)는 기능층(161)을 포함하는 톱 이미션 구조를 갖는 표시 장치(100)의 단면도다. 기능층(161)으로서, 터치 센서를 제공하여도 좋다.
기판(111) 또는 기판(121)에, 특정의 기능을 갖는 재료가 사용되어도 좋다. 예를 들어, 원편광판을 기판(111) 또는 기판(121)으로서 사용하여도 좋다. 또는, 예컨대, 기판(111) 또는 기판(121)이 위상차판을 사용하여 형성되어도 좋고, 편광판이 상기 기판과 중첩되도록 제공되어도 좋다. 또 다른 예로서, 기판(111) 또는 기판(121)이 프리즘 시트를 사용하여 형성되어도 좋고, 원편광판이 상기 기판과 중첩되도록 제공되어도 좋다. 기판(111) 또는 기판(121)에 특정의 기능을 갖는 재료를 사용함으로써, 표시 품질의 향상 및 제조 비용의 저감을 달성할 수 있다.
[외부 전극의 형성]
다음에, 개구(132)에서, 이방성 도전 접속층(138)을 통하여 외부 전극(124)을 단자 전극(216)과 전기적으로 접속한다(도 1의 (B) 참조). 결과적으로, 전력 또는 신호를 표시 장치(100)에 입력할 수 있다. 또한 FPC를 외부 전극(124)으로서 사용할 수 있다. 금속배선을 외부 전극(124)으로서 사용할 수도 있다. 이방성 도전 접속층(138)이 사용되어 상기 금속배선과 단자 전극(216)이 서로 접속되어도 좋지만, 이방성 도전 접속층(138)을 사용하지 않고 와이어 본딩법에 의하여 접속될 수 있다. 또는, 상기 금속배선 및 단자 전극(216)이 납땜법에 의하여 서로 접속될 수 있다.
단자 전극(216)이 표시 영역(131)의 뒤쪽에 제공되기 때문에, 표시 영역이 비직사각형인 경우라도 프레임 폭의 저감 및 표시 영역의 형상과 크게 상이하지 않은 형상을 얻을 수 있다.
예를 들어, 도 20의 (A)와 같이 표시 장치(100)의 외부 형상은 직사각형일 수 있다. 표시 장치(100)의 외부 형상은 도 20의 (B)와 같이 2개 이상의 곡선을 조합함으로써 형성될 수 있다. 표시 장치(100)의 외부 형상은 도 20의 (C)와 같이, 표시 장치(100)가 포함되는 물체의 형상과 맞도록 형성될 수 있다. 또한 도 20의 (C)에 도시된 표시 장치(100)의 외부 형상은 속도 등의 정보를 표시하는 자동차의 부분과 맞는다. 표시 영역(131)은 속도계, 엔진회전계, 및 연료 계량기를 표시한다. 표시 영역(131)의 뒤쪽 면의 2개 이상의 부분에 외부 전극(124)이 제공되어도 좋다.
[컬러 표시를 얻기 위한 화소의 구조예]
여기서, 컬러 표시를 얻기 위한 화소 구조의 예를 도 12의 (A) 및 (B)를 참조하여 설명한다. 도 12의 (A) 및 (B) 및 도 13의 (A) 및 (B)는 도 1의 (A)의 표시 영역(131)에서의 영역(170)의 확대된 평면도다. 예를 들어, 도 12의 (A)에 도시된 바와 같이, 3개의 화소(130)는 부화소로서 기능하고 하나의 화소(140)로서 합쳐서 사용할 수 있다. 적색, 녹색, 및 청색 착색층(266)은 3개의 화소(130)에 대응하도록 사용되어, 풀 컬러 표시를 달성할 수 있다. 도 12의 (A)에서, 적색 광을 방출하는 화소(130), 녹색 광을 방출하는 화소(130), 및 청색 광을 방출하는 화소(130)가 각각 화소(130R), 화소(130G), 및 화소(130B)로서 도시된다. 착색층(266)의 색은 적색, 녹색, 및 청색 외의 색이어도 좋고, 예컨대 착색층(266)의 색은 황색, 시안, 마젠타 등이라도 좋다.
도 12의 (B)에 도시된 바와 같이, 4개의 화소(130)가 부화소로서 기능하여도 좋고 하나의 화소(140)로서 합쳐서 사용되어도 좋다. 예를 들어, 4개의 화소(130)에 대응하는 착색층(266)이 적색, 녹색, 청색, 및 황색이어도 좋다. 도 12의 (B)에서, 적색 광을 방출하는 화소(130), 녹색 광을 방출하는 화소(130), 청색 광을 방출하는 화소(130), 및 황색 광을 방출하는 화소(130)가 각각 화소(130R), 화소(130G), 화소(130B), 및 화소(130Y)로서 도시된다. 하나의 화소(140)로서 사용되는 화소(130) 수를 증가함으로써, 색 재현성을 바람직하게 향상시킬 수 있다. 결과적으로 표시 장치의 표시 품질이 향상될 수 있다.
또는, 4개의 화소(130)에 대응하는 착색층(266)은 적색, 녹색, 청색, 및 백색이라도 좋다(도 12의 (B) 참조). 백색 광을 방출하는 화소(130)(화소(130W))에 의하여, 표시 영역의 휘도를 증가시킬 수 있다. 또한 백색 광을 방출하는 화소(130W)가 제공되는 경우에서, 화소(130W)에 대응하는 착색층(266)이 생략되어도 좋다. 화소(130W)에 대응하는 착색층(266)이 없으면, 착색층(266)을 통하는 광투과로 인한 휘도 저하가 일어나지 않아, 표시 영역의 휘도를 증가시킬 수 있다. 또한, 표시 장치의 소비전력을 저감할 수 있다. 한편, 화소(130W)에 대응하는 백색 착색층(266)에 의하여, 백색 광의 색 온도를 제어할 수 있어, 표시 장치의 표시 품질을 향상시킬 수 있다. 표시 장치의 목적 용도에 따라, 각 화소(130)는 부화소로서 기능하여도 좋고 2개의 화소(130)가 하나의 화소(140)로서 합쳐서 사용되어도 좋다.
4개의 화소(130)가 하나의 화소(140)로서 합쳐서 사용되는 경우, 도 13의 (B)와 같이 4개의 화소(130)가 매트릭스로 배열되어도 좋다. 또한, 4개의 화소(130)가 하나의 화소(140)로서 합쳐서 사용되는 경우, 시안, 마젠타 등의 광을 방출하는 화소가 화소(130Y) 또는 화소(130W) 대신에 사용되어도 좋다. 같은 색의 광을 방출하는 복수의 화소(130)가 화소(140)에 제공되어도 좋다.
또한 화소(140)에 포함되는 화소(130)의 차지 면적 또는 형상은 같아도 좋고 또는 상이하여도 좋다. 또한, 배열은 스트라이프 배열 또는 매트릭스 배열에 한정되지 않는다. 예를 들어, 델타(delta) 배열, 베이어(Bayer) 배열, 펜타일(pentile) 배열 등을 사용할 수 있다. 도 13의 (A)는 펜타일 배열의 예를 도시한 것이다.
본 실시형태는 다른 실시형태에 설명되는 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 2)
본 실시형태에서, 표시 장치(100)의 구체적인 구성예를 도 14의 (A)~(C)를 참조하여 설명한다. 도 14의 (A)는 표시 장치(100)의 구성예의 블록도다.
도 14의 (A)는 표시 영역(131) 및 구동 회로(133), 구동 회로(142a), 및 구동 회로(142b)를 도시한 것이다. 구동 회로(133), 구동 회로(142a), 및 구동 회로(142b)는 표시 장치(100)의 내부 또는 외부에 제공되어도 좋다.
구동 회로(142a) 및 구동 회로(142b)는 예컨대 주사선 구동 회로로서 기능할 수 있다. 구동 회로(133)는 예컨대 신호선 구동 회로로서 기능할 수 있다. 또한 구동 회로(142a) 및 구동 회로(142b) 중 한쪽은 생략되어도 좋다. 또는, 표시 영역(131)을 사이에 두고 구동 회로(133)와 대향되는 어떤 종류의 회로가 제공되어도 좋다.
도 14의 (A)에서 예로서 도시된 표시 장치(100)는 서로 실질적으로 평행하게 배열되고 전위가 구동 회로(142a) 및/또는 구동 회로(142b)에 의하여 제어되는 m개의 배선(135) 및 서로 실질적으로 평행하게 배열되고 전위가 구동 회로(133)에 의하여 제어되는 n개의 배선(136)이 포함된다. 표시 영역(131)은 매트릭스로 배열된 복수의 화소 회로(134)를 포함한다. 하나의 화소 회로(134)는 하나의 부화소(화소(130))를 구동하기 위하여 사용된다.
각 배선(135)은 표시 영역(131)에서 m행 n열로 배열된 화소 회로(134) 중 어느 행의 n개의 화소 회로(134)에 전기적으로 접속된다. 각 배선(136)은 m행 n열로 배열된 화소 회로(134) 중 어느 열의 m개의 화소 회로(134)에 전기적으로 접속된다. 또한 m 및 n은 각각 1 이상의 정수다.
도 14의 (B) 및 (C)는 도 14의 (A)에서의 표시 장치에서 화소 회로(134)에 사용될 수 있는 회로 구성을 도시한 것이다.
[발광표시 장치를 위한 화소 회로의 예]
도 14의 (B)에 도시된 화소 회로(134)는 트랜지스터(431), 커패시터(233), 트랜지스터(232), 및 트랜지스터(434)를 포함한다. 화소 회로(134)는 발광 소자(125)에 전기적으로 접속된다.
트랜지스터(431)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이하 신호선(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(431)의 게이트 전극은 게이트 신호가 공급되는 배선(이하 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(431)는 데이터 신호를 노드(435)에 기록하는지를 제어하는 기능을 갖는다.
커패시터(233)의 한 쌍의 전극 중 한쪽은 노드(435)에 전기적으로 접속되고, 커패시터(233)의 한 쌍의 전극 중 다른 쪽은 노드(437)에 전기적으로 접속된다. 트랜지스터(431)의 소스 전극 및 드레인 전극 중 다른 쪽은 노드(435)에 전기적으로 접속된다.
커패시터(233)는 노드(435)에 기록된 데이터를 저장하기 위한 저장 커패시터로서 기능한다.
트랜지스터(232)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속되고, 트랜지스터(232)의 소스 전극 및 드레인 전극 중 다른 쪽은 노드(437)에 전기적으로 접속된다. 트랜지스터(232)의 게이트 전극은 노드(435)에 전기적으로 접속된다.
트랜지스터(434)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(V0)에 전기적으로 접속되고, 트랜지스터(434)의 소스 전극 및 드레인 전극 중 다른 쪽은 노드(437)에 전기적으로 접속된다. 트랜지스터(434)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다.
발광 소자(125)의 양극 및 음극 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 발광 소자(125)의 양극 및 음극 중 다른 쪽은 노드(437)에 전기적으로 접속된다.
발광 소자(125)로서, 예컨대 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 또한 발광 소자(125)는 이에 한정되지 않고, 예컨대 무기 재료를 함유하는 무기 EL 소자라도 좋다.
전원 전위로서, 예컨대 비교적 높은 전위 측의 전위 또는 비교적 낮은 전위 측의 전위를 사용할 수 있다. 높은 전위 측의 전원 전위를 고전원 전위(VDD라고도 함)라고 하고, 낮은 전위 측의 전원 전위를 저전원 전위(VSS라고도 함)라고 한다. 대지 전위는 고전원 전위 또는 저전원 전위로서 사용될 수 있다. 예를 들어, 대지 전위가 고전원 전위로서 사용되는 경우, 저전원 전위는 대지 전위보다 낮은 전위이고, 대지 전위가 저전원 전위로서 사용되는 경우, 고전원 전위는 대지 전위보다 높은 전위다.
예를 들어, 고전원 전위(VDD)가 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 공급되고, 저전원 전위(VSS)가 다른 쪽에 공급된다.
도 14의 (B)에서의 화소 회로(134)를 포함하는 표시 장치에서, 화소 회로(134)는 구동 회로(142a) 및/또는 구동 회로(142b)에 의하여 행마다 순차적으로 선택되어 트랜지스터(431) 및 트랜지스터(434)는 온되고 데이터 신호가 노드(435)에 기록된다.
트랜지스터(431) 및 트랜지스터(434)가 오프될 때, 데이터가 노드(435)에 기록되어 있는 화소 회로(134)는 유지 상태가 된다. 트랜지스터(232)의 소스 전극과 드레인 전극 사이를 흐르는 전류의 양은 노드(435)에 기록된 데이터의 전위에 따라 제어된다. 발광 소자(125)는 흐르는 전류의 양에 상당하는 휘도로 광을 방출한다. 이 동작을 행마다 순차적으로 수행하여 화상을 표시할 수 있다.
[액정 표시 장치를 위한 화소 회로의 예]
도 14의 (C)에서의 화소 회로(134)는 트랜지스터(431) 및 커패시터(233)를 포함한다. 화소 회로(134)는 액정 소자(432)에 전기적으로 접속된다.
액정 소자(432)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(134)의 사양에 따라 적절히 설정된다. 액정 소자(432)의 배향 상태는 노드(436)에 기록된 데이터에 의존한다. 공통 전위가 복수의 화소 회로(134) 각각에 포함되는 액정 소자(432)의 한 쌍의 전극 중 한쪽에 인가되어도 좋다. 하나의 행에서의 화소 회로(134)에서의 액정 소자(432)의 한 쌍의 전극 중 한쪽에 공급된 전위가 또 다른 행에서의 화소 회로(134)에서의 액정 소자(432)의 한 쌍의 전극 중 한쪽에 공급된 전위와 상이하여도 좋다.
액정 소자(432)를 포함하는 표시 장치의 구동 방법의 예에는 TN 모드, STN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 및 TBA(Transverse Bend Alignment) 모드가 포함된다. 표시 장치를 구동하는 방법의 다른 예에는 ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer-Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드가 포함된다. 또한, 본 발명의 일 형태는 이에 한정되지 않고 다양한 액정 소자 및 구동 방법이 사용될 수 있다.
액정 소자(432)가 블루상(blue phase)을 나타내는 액정 및 키랄제를 포함하는 액정 조성물을 사용하여 형성되어도 좋다. 블루상을 나타내는 액정은 1msec 이하의 짧은 응답시간을 갖고 광학적 등방성을 가지므로, 배향 처리가 필요하지 않다. 액정이 광학적 등방성을 갖기 때문에 블루상을 나타내는 액정은 작은 시야각 의존성을 갖는다.
제 m 행 및 제 n 열에서의 화소 회로(134)에서, 트랜지스터(431)의 소스 전극 및 드레인 전극 중 한쪽은 신호선(DL_n)에 전기적으로 접속되고, 트랜지스터(431)의 소스 전극 및 드레인 전극 중 다른 쪽은 노드(436)에 전기적으로 접속된다. 트랜지스터(431)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(431)는 노드(436)에 데이터 신호를 기록하는지를 제어하는 기능을 갖는다.
커패시터(233)의 한 쌍의 전극 중 한쪽은 특정의 전위가 공급되는 배선(이하, 커패시터선(CL)이라고 함)에 전기적으로 접속되고, 커패시터(233)의 한 쌍의 전극 중 다른 쪽은 노드(436)에 전기적으로 접속된다. 액정 소자(432)의 한 쌍의 전극 중 다른 쪽은 노드(436)에 전기적으로 접속된다. 커패시터선(CL)의 전위는 화소 회로(134)의 사양에 따라 적절히 설정된다. 커패시터(233)는 노드(436)에 기록된 데이터를 저장하기 위한 저장 커패시터로서 기능한다.
예를 들어, 도 14의 (C)에서의 화소 회로(134)를 포함하는 표시 장치에서, 화소 회로(134)는 구동 회로(142a) 및/또는 구동 회로(142b)에 의하여 행마다 순차적으로 선택되어 트랜지스터(431)는 온되고 데이터 신호가 노드(436)에 기록된다.
트랜지스터(431)가 오프될 때, 데이터 신호가 노드(436)에 기록되어 있는 화소 회로(134)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행하여 화상을 표시 영역(131)에 표시할 수 있다.
[표시 소자]
본 발명의 일 형태의 표시 장치는 다양한 형태를 채용할 수 있고 다양한 표시 소자를 포함할 수 있다. 상기 표시 소자의 예에는, EL(electroluminescence) 소자(예컨대 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예컨대 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 방출하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system)를 사용하는 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(interferometric modulator display) 소자, MEMS셔터 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 또는 카본 나노튜브를 사용하는 표시 소자 등의 전기적 또는 전자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체가 포함된다. 또는 양자 도트가 표시 소자로서 사용되어도 좋다. EL 소자를 갖는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식의 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 양자 도트를 포함하는 표시 장치의 예에는 양자 도트 디스플레이가 포함된다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예컨대 투과형 액정 디스플레이, 반투과형(transflective) 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크, 전자 분류체(electronic liquid powder)(등록 상표), 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 페이퍼가 포함된다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두는 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄, 은 등을 포함하도록 형성된다. 이런 경우, SRAM 등의 기억 회로는 반사 전극 아래에 제공될 수 있어, 소비전력을 더 저감시킨다.
본 실시형태는 다른 실시형태에 설명되는 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 3)
본 실시형태에서, 상술한 실시형태들에서 설명한 트랜지스터(232) 및/또는 트랜지스터(252) 대신에 사용될 수 있는 트랜지스터의 예를 도 15의 (A1)~(B2)를 참조하여 설명하겠다. 본 명세서 등에 개시되는 트랜지스터를 트랜지스터(431), 트랜지스터(434) 등으로서 사용될 수 있다.
[보텀 게이트 트랜지스터]
도 15의 (A1)에 예로서 나타낸 트랜지스터(410)는 보텀 게이트 트랜지스터의 일종인 채널 보호 트랜지스터다. 트랜지스터(410)는 반도체층(208)의 채널 형성 영역 위에 채널 보호층으로서 기능할 수 있는 절연층(209)을 포함한다. 절연층(209)은 절연층(205)과 비슷한 재료 및 방법을 사용하여 형성될 수 있다. 전극(214)의 일부 및 전극(215)의 일부는 절연층(209) 위에 형성된다.
채널 형성 영역 위에 제공된 절연층(209)에 의하여, 전극(214) 및 전극(215)을 형성할 때에 반도체층(208)이 노출되는 것을 방지할 수 있다. 따라서, 전극(214) 및 전극(215)을 형성할 때에 반도체층(208)의 두께가 저하되는 것을 방지할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다.
도 15의 (A2)에 도시된 트랜지스터(411)는, 백 게이트 전극으로서 기능할 수 있는 전극(213)이 절연층(211) 위에 제공되어 있다는 점에서 트랜지스터(410)와 상이하다. 전극(213)은 전극(206)과 비슷한 재료 및 방법을 사용하여 형성될 수 있다. 전극(213)은 절연층(210)과 절연층(211) 사이에 형성되어도 좋다.
일반적으로, 백 게이트 전극은 도전층을 사용하여 형성되며, 반도체층의 채널 형성 영역이 게이트 전극과 백 게이트 전극 사이에 제공되도록 배치된다. 따라서, 백 게이트 전극은 게이트 전극과 비슷한 식으로 기능할 수 있다. 백 게이트 전극의 전위는 게이트 전극과 동일하여도 좋고, 또는 GND 전위 또는 소정의 전위로 하여도 좋다. 백 게이트 전극의 전위를 게이트 전극의 전위와는 별도로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
전극(206) 및 전극(213)은 모두 게이트 전극으로서 기능할 수 있다. 따라서, 절연층들(207, 209, 210, 및 211)은 모두 게이트 절연층으로서 기능할 수 있다.
전극(206) 및 전극(213) 중 한쪽을 단순히 "게이트 전극"이라고 하는 경우, 다른 쪽을 "백 게이트 전극"이라고 할 수 있다. 예를 들어, 트랜지스터(411)에서 전극(213)을 "게이트 전극"이라고 하는 경우, 전극(206)을 "백 게이트 전극"이라고 한다. 전극(213)이 "게이트 전극"으로서 사용되는 경우, 트랜지스터(411)는 톱 게이트 트랜지스터의 일종이다. 또한, 전극(206) 및 전극(213) 중 한쪽을 "제 1 게이트 전극"이라고 하여도 좋고, 다른 쪽을 "제 2 게이트 전극"이라고 하여도 좋다.
반도체층(208)을 사이에 개재하는 전극(206)과 전극(213)을 제공하고, 또한 전극(206)과 전극(213)의 전위를 동일하게 설정함으로써, 반도체층(208)의 캐리어가 흐르는 영역이 막 두께 방향으로 확장되기 때문에, 이동하는 캐리어 수가 증가된다. 그 결과, 트랜지스터(411)의 온 상태 전류 및 전계 효과 이동도가 증가된다.
따라서 트랜지스터(411)는, 이에 의하여 차지되는 면적에 대하여 온 상태 전류가 크다. 즉, 트랜지스터(411)에 의하여 차지되는 면적을, 요구되는 온 상태 전류에 대하여 작게 할 수 있다. 본 발명의 일 형태에 따라, 트랜지스터에 의하여 차지되는 면적을 저감시킬 수 있다. 따라서, 본 발명의 일 형태에 따라, 집적도가 높은 반도체 장치를 제공할 수 있다.
또한, 게이트 전극과 백 게이트 전극은 도전층을 사용하여 형성되기 때문에, 트랜지스터의 외부에서 발생되는 전계가, 채널이 형성되는 반도체층에 영향을 미치는 것을 방지하는 기능(특히 정전기를 차단하는 기능)을 각각 갖는다.
전극(206) 및 전극(213) 각각이 외부에서 발생되는 전계를 차단하는 기능을 갖기 때문에, 기판(111) 측 또는 전극(213) 위에 발생되는 하전 입자 등의 전하가 반도체층(208)의 채널 형성 영역에 영향을 미치지 않는다. 따라서, 스트레스 테스트(예를 들어, 게이트에 음의 전하가 인가되는 -GBT(negative gate bias temperature) 스트레스 테스트)에서의 열화가 저감될 수 있고, 상이한 드레인 전압에서의 온 상태 전류의 상승 전압의 변화를 저감시킬 수 있다. 또한, 이 효과는 전극들(206 및 213)이 동일한 전위 또는 상이한 전위를 가질 때에 일어난다.
BT 스트레스 테스트는 가속 시험의 일종이며, 장기 사용에 의한 트랜지스터의 특성 변화(즉, 시간에 따른 변화)를 짧은 시간에 평가할 수 있다. 특히, BT 스트레스 테스트 전후 간의 트랜지스터의 문턱 전압의 변화는, 트랜지스터의 신뢰성을 조사할 때에 중요한 지표다. BT 스트레스 테스트 전후 간에서, 문턱 전압의 변화가 작으면, 트랜지스터의 신뢰성은 더 높게 된다.
전극(206) 및 전극(213)을 제공하고, 또한 전극(206) 및 전극(213)의 전위를 동일하게 설정함으로써, 문턱 전압의 변화가 저감된다. 따라서, 복수의 트랜지스터 간의 전기 특성의 편차도 저감된다.
백 게이트 전극을 포함하는 트랜지스터는, 백 게이트 전극을 포함하지 않는 트랜지스터보다, 게이트에 양의 전하가 인가되는 +GBT 스트레스 테스트 전후 간의 문턱 전압의 변화가 작다.
백 게이트 전극 측에 광이 입사하는 경우, 차광성 도전막을 사용하여 백 게이트 전극을 형성하면, 광이 백 게이트 전극 측으로부터 반도체층에 들어가는 것을 방지할 수 있다. 따라서, 반도체층의 광 열화를 방지할 수 있고, 문턱 전압의 시프트 등의 트랜지스터의 전기 특성의 열화를 방지할 수 있다.
본 발명의 일 형태에 따르면 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 15의 (B1)에 나타낸 트랜지스터(420)는 보텀 게이트 트랜지스터의 일종인 채널 보호 트랜지스터다. 트랜지스터(420)는 트랜지스터(410)와 실질적으로 동일한 구조를 갖지만, 절연층(209)이 반도체층(208)을 덮고 있다는 점에서 트랜지스터(410)와 상이하다. 반도체층(208)은, 절연층(209)의 일부를 선택적으로 제거하여 형성된 개구에서 전극(214)에 전기적으로 접속된다. 반도체층(208)은, 절연층(209)의 일부를 선택적으로 제거하여 형성된 개구에서 전극(215)에 전기적으로 접속된다. 채널 형성 영역과 중첩되는 절연층(209)의 영역은 채널 보호층으로서 기능할 수 있다.
절연층(209)에 의하여, 전극(214) 및 전극(215)을 형성할 때에 반도체층(208)이 노출되는 것을 방지할 수 있다. 따라서, 반도체층(208)은 전극(214) 및 전극(215)을 형성할 때에서의 두께의 저감을 방지할 수 있다.
도 15의 (B2)에 도시된 트랜지스터(421)는 백 게이트 전극으로서 기능할 수 있는 전극(213)이 절연층(211) 위에 제공되어 있다는 점에서 트랜지스터(420)와 상이하다. 트랜지스터(421)는 절연층(211) 위에 형성된 전극(213)을 포함한다. 상술한 바와 같이, 전극(213)은 백 게이트 전극으로서 기능할 수 있다.
트랜지스터(411)뿐만 아니라 트랜지스터(421)도, 이에 의하여 차지되는 면적에 대하여 큰 온 상태 전류를 갖는다. 즉, 트랜지스터(421)에 의하여 차지되는 면적을, 요구되는 온 상태 전류에 대하여 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터에 의하여 차지되는 면적을 저감시킬 수 있다. 따라서, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 제공할 수 있다.
절연층(209)에 의하여, 전극(214) 및 전극(215)을 형성할 때에 반도체층(208)이 노출되는 것을 방지할 수 있다. 따라서, 반도체층(208)은 전극(214) 및 전극(215)을 형성할 때에서의 두께의 저감을 방지할 수 있다.
트랜지스터(420) 및 트랜지스터(421)에서의 전극(214)과 전극(206) 사이의 길이 및 전극(215)과 전극(206) 사이의 길이는 트랜지스터(410) 및 트랜지스터(411)에서의 길이보다 길다. 따라서, 전극(214)과 전극(206) 사이에 생긴 기생 용량을 저감할 수 있다. 또한, 전극(215)과 전극(206) 사이에 생긴 기생 용량을 저감할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 뛰어난 트랜지스터를 제공할 수 있다.
도 15의 (C1)에 도시된 트랜지스터(425)는 보텀 게이트 트랜지스터의 일종인 채널에치 트랜지스터(channel-etched transistor)다. 트랜지스터(425)에서, 전극(214) 및 전극(215)이 절연층(209)을 사용하지 않고 형성되므로, 반도체층(208)은 전극(214) 및 전극(215)이 형성될 때에 부분적으로 노출되고 에칭될 수 있다. 하지만, 절연층(209)이 제공되지 않기 때문에, 트랜지스터의 생산성을 증가시킬 수 있다.
도 15의 (C2)에 도시된 트랜지스터(426)는 백 게이트 전극으로서 기능할 수 있는 전극(213)이 절연층(211) 위에 제공되는 점에서 트랜지스터(425)와 상이하다.
도 16의 (A)는 트랜지스터(426)의 상면도다. 도 16의 (B)는 도 16의 (A)에서의 쇄선 X1-X2를 따라 얻은 단면도(채널 길이 방향)다. 도 16의 (C)는 도 16의 (A)에서의 쇄선 Y1-Y2를 따라 얻은 단면도(채널 폭 방향)다.
절연층(119) 위에 제공되는 전극(206)은 절연층(211), 절연층(210), 및 절연층(207)에 형성되는 개구(247a) 및 개구(247b)에서 전극(213)에 전기적으로 접속된다. 따라서, 같은 전위가 전극(206) 및 전극(213)에 공급된다. 또한, 개구(247a) 및 개구(247b)의 한쪽 또는 양쪽은 생략되어도 좋다. 개구(247a) 및 개구(247b) 양쪽이 생략되는 경우, 상이한 전위가 전극(206) 및 전극(213)에 공급될 수 있다.
[톱 게이트 트랜지스터]
도 17의 (A1)에 예로서 나타낸 트랜지스터(430)는 톱 게이트 트랜지스터의 일종이다. 트랜지스터(430)는 절연층(119) 위의 반도체층(208); 반도체층(208) 및 절연층(119) 위의, 반도체층(208)의 일부와 접촉되는 전극(214) 및 반도체층(208)의 일부와 접촉되는 전극(215); 반도체층(208), 전극(214), 및 전극(215) 위의 절연층(207); 및 절연층(207) 위의 전극(206)을 포함한다. 절연층(210) 및 절연층(211)은 전극(206) 위에 형성된다.
트랜지스터(430)에서, 전극(206)은 전극(214)과도 전극(215)과도 중첩되지 않기 때문에, 전극(206)과 전극(214) 사이에 발생되는 기생 용량, 및 전극(206)과 전극(215) 사이에 발생되는 기생 용량을 저감할 수 있다. 전극(206)의 형성 후에, 전극(206)을 마스크로서 사용하여 반도체층(208)에 불순물 원소(222)를 도입함으로써, 반도체층(208)에 자기 정합식(self-aligned manner)으로 불순물 영역을 형성할 수 있다(도 17의 (A3) 참조). 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다.
불순물 원소(222)의 도입은 이온 주입 장치, 이온 도핑 장치, 또는 플라스마 처리 장치로 수행될 수 있다.
반도체층(208)에 실리콘 등의 반도체를 사용하는 경우, 불순물 원소(222)로서, 예컨대 13족 원소 및 15족 원소 중 적어도 일종의 원소를 사용할 수 있다. 반도체층(208)에 산화물 반도체를 사용하는 경우, 불순물 원소(222)로서 희가스, 수소, 및 질소 중 적어도 일종의 원소를 사용할 수도 있다.
도 17의 (B1)에 예로서 나타낸 트랜지스터(440)는 톱 게이트 트랜지스터의 일종이다. 트랜지스터(440)는 전극(214) 및 전극(215)의 형성 후에 반도체층(208)이 형성된다는 점에서 트랜지스터(430)와 상이하다. 도 17의 (B2)에 예로서 나타낸 트랜지스터(441)는 전극(214) 및 전극(215)이 형성된 후에 반도체층(208)이 형성되는 점에서 트랜지스터(431)와 상이하다. 따라서, 트랜지스터(440 및 441)에서, 반도체층(208)의 일부는 전극(214) 위에 형성되고, 반도체층(208)의 또 다른 일부는 전극(215) 위에 형성된다.
트랜지스터(440 및 441)에서, 전극(206)의 형성 후에, 전극(206)을 마스크로서 사용하여 반도체층(208)에 불순물 원소(222)를 도입함으로써 반도체층(208)에 자기 정합식으로 불순물 영역을 형성할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 뛰어난 트랜지스터를 제공할 수 있다. 따라서, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 제공할 수 있다.
본 명세서 등에 개시된 금속막, 반도체막, 무기 절연막 등의 다양한 막은 스퍼터링법 또는 플라스마 CVD(chemical vapor deposition)법에 의하여 형성될 수 있지만, 이런 막은 또 다른 방법, 예컨대 열 CVD법에 의하여 형성되어도 좋다. 열 CVD법의 예로서, MOCVD(metal organic chemical vapor deposition)법 또는 ALD(atomic layer deposition)법을 채용할 수 있다.
막을 형성하기 위하여 플라스마를 이용하지 않기 때문에 열 CVD법은 플라스마 대미지로 인한 결함이 생기지 않다는 이점을 갖는다.
열CVD법에 의한 퇴적은 원료 가스 및 산화제가 동시에 체임버로 공급되고 체임버 내의 압력이 대기압 또는 감압으로 설정되고 기판의 근방 또는 기판 위에서 이들을 서로 반응시키는 식으로 수행되어도 좋다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되고 나서, 그 가스 도입의 순서를 반복하는 식으로 수행되어도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 제 1 원료 가스를 도입하고, 원료 가스들이 혼합되지 않도록 제 1 원료 가스의 도입과 동시 또는 제 1 원료 가스의 도입 후에 불활성 가스(예컨대 아르곤 또는 질소) 등을 도입하고 나서, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우에는, 불활성 가스는 캐리어 가스로서 기능하고, 또한, 제 2 원료 가스의 도입과 동시에 불활성 가스를 도입하여도 좋다. 또는, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출하고 나서, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층을 형성하고 나서 제 2 원료 가스를 도입하여 제 1 층과 반응시켜, 결과적으로 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수 회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입의 순서를 반복하는 횟수에 의하여 조절할 수 있기 때문에, ALD법에 의하여 두께를 정밀하게 조절할 수 있어, 미세한 FET를 제조하기에 적합하다.
상술한 실시형태에서 설명한 금속막, 반도체막, 및 무기 절연막 등의 다양한 막은 MOCVD법 또는 ALD법 등의 열CVD법에 의하여 형성될 수 있다. 예를 들어, In-Ga-Zn-O막이 형성되는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연이 사용된다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2다. 상술한 조합에 한정되지 않고, 트라이에틸갈륨(화학식: Ga(C2H5)3)을 트라이메틸갈륨 대신에 사용할 수 있고 다이에틸아연(화학식: Zn(C2H5)2)을 다이메틸아연 대신에 사용할 수 있다.
예를 들어, 산화 하프늄막이 ALD법을 사용하는 퇴적 장치에 의하여 형성되는 경우, 2종의 가스, 즉 산화제로서의 오존(O3), 및 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드, 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시킴으로써 얻어진 원료 가스가 사용된다. 또한 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4다. 또 다른 재료 액체의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 알루미늄막을 형성하는 경우, 2종의 가스, 예컨대 산화제로서의 H2O, 및 용매와 알루미늄 전구체 화합물을 포함하는 액체(예컨대 트라이메틸알루미늄(TMA))를 기화시킴으로써 얻어진 원료 가스가 사용된다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또 다른 재료액의 예에는, 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, 산화 실리콘막이 ALD법을 사용한 퇴적 장치에 의하여 형성되는 경우, 헥사클로로다이실레인을 막이 형성되는 면에 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(예컨대 O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, 텅스텐막이 ALD법을 사용하는 퇴적 장치에 의하여 형성되는 경우, WF6가스 및 B2H6가스를 순차적으로 복수 회 도입하여 초기 텅스텐막을 형성하고 나서, WF6가스 및 H2가스를 순차적으로 복수 회 도입하여, 텅스텐막을 형성한다. 또한 SiH4가스가 B2H6가스 대신에 사용되어도 좋다.
예를 들어, 산화물 반도체막, 예컨대 In-Ga-Zn-O막이 ALD법을 사용하는 퇴적 장치에 의하여 형성되는 경우, In(CH3)3가스 및 O3가스를 순차적으로 복수 회 도입하여 In-O층을 형성하고, Ga(CH3)3가스 및 O3가스를 순차적으로 복수 회 도입하여 GaO층을 형성하고 나서, Zn(CH3)2가스 및 O3가스를 순차적으로 복수 회 도입하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층은 이들 가스를 사용하여 형성되어도 좋다. 또한 Ar 등의 불활성 가스와 물을 버블링함으로써 얻어진 H2O가스를 O3가스 대신에 사용하여도 좋지만, H를 포함하지 않는 O3가스를 사용하는 것이 바람직하다. 또한 In(CH3)3가스 대신에, In(C2H5)3가스를 사용하여도 좋다. Ga(CH3)3가스 대신에, Ga(C2H5)3가스를 사용하여도 좋다.
도 18의 (A)는 트랜지스터(451)의 상면도다. 도 18의 (B)는 도 18의 (A)에서의 쇄선 X1-X2를 따라 얻은 단면도(채널 길이 방향)다. 도 18의 (C)는 도 18의 (A)에서의 쇄선 Y1-Y2를 따라 얻은 단면도(채널 폭 방향)다. 트랜지스터(451)에서, 반도체층(208)은 절연층(217)의 볼록부 위에 형성된다. 트랜지스터(451)는 백 게이트 전극을 포함하는 톱 게이트 트랜지스터의 일종이다.
도 18의 (A)~(C)는 실리콘 등의 무기 반도체의 층이 트랜지스터(451)에 포함되는 반도체층(208)으로서 사용되는 예를 도시한 것이다. 도 18의 (A)~(C)에서, 반도체층(208)은 전극(213)과 중첩되는 영역에 반도체층(208i), 2개의 반도체층(208t), 및 2개의 반도체층(208u)을 포함한다. 반도체층(208i)은 2개의 반도체층(208t) 사이에 위치한다. 반도체층(208i) 및 2개의 반도체층(208t)은 2개의 반도체층(208u) 사이에 위치한다. 전극(206) 및 반도체층(208i)은 절연층(207)을 사이에 두고 서로 중첩된다.
트랜지스터(451)가 온될 때, 채널이 반도체층(208i)에 형성된다. 따라서, 반도체층(208i)은 채널 형성 영역으로서 기능한다. 반도체층(208t) 및 반도체층(208u)은 도전형을 부여하는 불순물을 포함한다. 반도체층(208t)에서의 불순물의 농도는 반도체층(208i)에서의 불순물의 농도보다 높고 반도체층(208u)에서의 불순물의 농도보다 낮다. 반도체층(208u)에서의 불순물의 농도는 반도체층(208t)에서의 불순물의 농도보다 높다.
따라서, 반도체층(208t)은 저농도 불순물 영역(LDD)으로서 기능한다. 반도체층(208u)은 고농도 불순물 영역으로서 기능한다. 또한 2개의 반도체층(208t)의 한쪽 또는 양쪽은 생략되어도 좋다. 반도체층(208u)들 중 한쪽은 소스 영역으로서 기능하고 이들 중 다른 쪽은 드레인 영역으로서 기능한다.
절연층(211) 위에 제공된 전극(214)은 절연층(211), 절연층(210), 및 절연층(207)에 형성된 개구(247c)에서 반도체층(208u)들 중 한쪽과 전기적으로 접속된다. 절연층(211) 위에 제공된 전극(215)은 절연층(211), 절연층(210), 및 절연층(207)에 형성된 개구(247d)에서 반도체층(208u)들 중 다른 쪽과 전기적으로 접속된다.
절연층(211) 위에 제공된 전극(206)은 절연층(207) 및 절연층(217)에 형성된 개구(247a) 및 개구(247b)에서 전극(213)과 전기적으로 접속된다. 따라서, 같은 전위가 전극(206) 및 전극(213)에 공급된다. 또한, 개구(247a) 및 개구(247b) 중 한쪽 또는 양쪽은 생략되어도 좋다. 개구(247a) 및 개구(247b) 양쪽이 생략되는 경우, 상이한 전위가 전극(206) 및 전극(213)에 공급될 수 있다.
본 실시형태는 다른 실시형태에 설명되는 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 4)
본 실시형태에서, 발광 소자(125)로서 사용될 수 있는 발광 소자의 구조예를 설명하겠다. 또한 본 실시형태에 설명된 EL층(320)은 다른 실시형태에 설명된 EL층(117)에 상당한다.
<발광 소자의 구조>
도 19의 (A)에 도시된 발광 소자(330)에서, 한 쌍의 전극(전극(318) 및 전극(322)) 사이에 EL층(320)이 끼워진다. 또한, 본 실시형태의 이하의 설명에서의 예로서 전극(318)을 양극으로서 사용하고 전극(322)을 음극으로서 사용한다.
EL층(320)은 적어도 발광층을 포함하고, 발광층 외의 기능층을 포함한 적층 구조를 가져도 좋다. 발광층 외의 기능층으로서, 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 전자 수송성이 높은 물질, 전자 주입성이 높은 물질, 쌍극성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 함유한 층을 사용할 수 있다. 구체적으로는, 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층 등의 기능층을 적절히 조합하여 사용할 수 있다.
도 19의 (A)에 도시된 발광 소자(330)는 전극(318)과 전극(322) 사이에 전위차를 인가함으로써 전류가 흘러 EL층(320)에서 정공과 전자가 재결합하면 발광한다. 바꿔 말하면, EL층(320)에 발광 영역이 형성된다.
본 발명의 일 형태에서 발광 소자(330)로부터의 발광은 전극(318) 측 또는 전극(322) 측으로부터 외부로 추출된다. 따라서, 전극(318) 및 전극(322) 중 한쪽은 광투과 물질을 사용하여 형성된다.
또한, 도 19의 (B)에 도시된 발광 소자(331)와 같이, 전극(318)과 전극(322) 사이에 복수의 EL층(320)이 적층되어도 좋다. n(n은 2 이상의 자연수)층이 적층되는 경우, m번째 EL층(320)과 (m+1)번째 EL층(320) 사이에 전하 발생층(320a)이 제공되는 것이 바람직하다.
전하 발생층(320a)은 유기 화합물과 금속 산화물의 복합 재료, 금속 산화물, 유기 화합물과 알칼리 금속, 알칼리 토금속, 또는 이들의 화합물의 복합 재료를 사용하여 형성될 수 있고, 또는 이들 재료를 적절히 조합할 수 있다. 유기 화합물과 금속 산화물의 복합 재료의 예에는, 유기 화합물과, 산화 바나듐, 산화 몰리브데넘, 및 산화 텅스텐 등의 금속 산화물의 복합 재료가 포함된다. 유기 화합물로서는, 다양한 화합물을 사용할 수 있다, 예컨대 방향족 아민 화합물, 카바졸 유도체, 및 방향족 탄화수소 등의 저분자 화합물, 및 이들 저분자 화합물의 올리고머, 덴드리머, 및 폴리머. 유기 화합물로서, 정공 수송성을 갖고 10-6cm2/Vs 이상의 정공 이동도를 갖는 유기 화합물을 사용하는 것이 바람직하다. 하지만, 전자 수송성보다 높은 정공 수송성을 갖는 물질이기만 하면 상술한 물질 외의 물질을 사용하여도 좋다. 전하 발생층(320a)에 사용되는 이들 재료는 캐리어 주입성 및 캐리어 수송성이 뛰어나기 때문에 발광 소자(330)를 저전류 및 저전압으로 구동시킬 수 있다.
또한, 전하 발생층(320a)은 유기 화합물과 금속 산화물의 복합 재료와 또 다른 재료를 조합하여 형성되어도 좋다. 예를 들어, 전하 발생층(320a)을 유기 화합물과 금속 산화물의 복합 재료를 함유하는 층과, 전자 공여성 물질에서 선택된 하나의 화합물과 전자 수송성이 높은 화합물을 함유하는 층을 조합하여 형성하여도 좋다. 또한, 전하 발생층(320a)을 유기 화합물과 금속 산화물의 복합 재료를 함유한 층과 투명 도전막을 조합하여 형성하여도 좋다.
이러한 구조를 갖는 발광 소자(331)는 에너지 이동, 소광 등의 문제가 생기기 어렵고, 재료의 선택 가능한 범위가 넓어짐으로써 높은 발광 효율과 긴 수명의 양쪽을 쉽게 가질 수 있다. 또한, 하나의 발광층으로부터 인광을 얻고 다른 발광층으로부터 형광을 얻는 것은 쉽다.
전하 발생층(320a)은 전극(318)과 전극(322)에 전압을 인가하였을 때, 전하 발생층(320a)과 접촉되는 하나의 EL층(320)에 정공을 주입하는 기능을 갖고, 전하 발생층(320a)과 접촉되는 다른 EL층(320)에 전자를 주입하는 기능을 갖는다.
도 19의 (B)에 도시된 발광 소자(331)는 EL층(320)에 사용되는 발광 물질의 종류를 변화시킴으로써 다양한 발광색을 제공할 수 있다. 또한, 발광 물질로서 발광색이 상이한 복수의 발광 물질을 사용함으로써, 넓은 스펙트럼의 발광 또는 백색 발광을 얻을 수 있다.
도 19의 (B)에 도시된 발광 소자(331)를 사용하여 백색 발광을 얻는 경우, 복수의 EL층의 조합에 대하여 말하자면, 적색 광, 녹색 광, 및 청색 광을 포함하는, 백색 광을 방출하는 구조가 사용되어도 좋고, 예컨대, 이 구조가 청색 형광 물질을 발광 물질로서 함유하는 발광층과, 적색 및 녹색 인광 물질을 발광 물질로서 함유하는 발광층을 포함하여도 좋다. 또는, 적색 광을 방출하는 발광층과, 녹색 광을 방출하는 발광층과, 청색 광을 방출하는 발광층을 포함하는 구조가 채용되어도 좋다. 또는, 보색(補色)의 광을 방출하는 발광층을 포함하는 구조에 의하여, 백색 발광을 얻을 수 있다. 하나의 발광층으로부터 방출되는 광과 다른 발광층으로부터 방출되는 광이 서로 보색을 갖는 2층의 발광층을 포함하는 적층 소자에서, 색의 조합은 이하와 같다: 청색 및 황색, 청록색 및 적색 등.
또한, 상술한 적층 소자의 구조에서, 적층되는 발광층들 사이에 전하 발생층을 제공함으로써, 이 소자는 전류 밀도를 낮게 유지한 채 고휘도 영역에서 장수명을 가질 수 있다. 또한, 전극 재료의 저항으로 인한 전압 강하를 저감할 수 있으므로 큰 면적에서 균일하게 발광할 수 있다.
본 실시형태는 다른 실시형태에 설명되는 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
(실시형태 5)
본 실시형태에서, 본 발명의 일 형태의 표시 장치를 포함하는 전자 장치 및 조명 장치의 예를 도면을 참조하여 설명하겠다.
본 발명의 일 형태의 표시 장치를 사용한 전자 장치의 구체적인 예는 이하와 같다: 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크톱 및 랩톱 퍼스널 컴퓨터, 워드 프로세서, DVD(digital versatile discs) 등의 녹화 매체에 저장된 정지 화상 및 동영상을 재생하는 화상 재생 장치, 휴대형 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 탁상 시계, 벽시계, 코드리스 전화기, 송수신 장치, 휴대 전화, 자동차 전화, 휴대형 게임기, 태블릿 단말, 파친코기 등의 대형 게임기, 계산기, 휴대 정보 단말, 전자 공책, 전자 서적 리더, 전자 번역기, 음성 입력 장치, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 헤어드라이어, 에어컨디셔너, 가습기, 및 제습기 등의 공기 조화 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 회중전등, 체인 톱 등의 전동 공구, 연기 감지기, 및 투석기(dialyzer) 등의 의료 기기. 다른 예는 이하와 같다: 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 및 전력 공급량의 평준화 및 스마트 그리드(grid)를 위한 전력 저장 장치 등의 산업 기기. 또한, 전력 저장 유닛으로부터의 전력을 사용한 전동기에 의하여 구동되는 이동 물체 등도 전자 장치의 범주에 포함된다. 상기 이동 물체의 예에는, 전기 자동차(EV), 내연 기관과 전동기 양쪽을 포함하는 하이브리드 전기 자동차(HEV), 플러그인 하이브리드 전기 자동차(PHEV), 이들 차량의 차륜을 무한궤도식 바퀴로 대신한 궤도 차량, 전동 어시스트 자전거를 포함하는 원동기 부착 이륜차, 오토바이, 전동 휠체어, 골프 카트, 보트, 배, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 및 우주선이 포함된다.
특히, 가요성을 갖는 표시 장치를 포함하는 전자 장치의 예로서, 이하를 들 수 있다: 텔레비전 장치(텔레비전 또는 텔레비전 수상기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화(휴대 전화 또는 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코기 등의 대형 게임기 등.
또한 표시 장치는 집 또는 빌딩의 구부러진 내벽/외벽 또는 자동차의 구부러진 내면/외면을 따라 포함될 수 있다.
도 21의 (A)는 휴대 전화의 예다. 휴대 전화(7400)에는 하우징(7401)에 포함되는 표시부(7402)를 포함한다. 휴대 전화(7400)에는 조작 버튼(7403), 외부 접속 포트(7404), 스피커(7405), 마이크로폰(7406) 등도 포함된다. 휴대 전화(7400)는 표시부(7402)에 표시 장치를 사용하여 제조된다.
도 21의 (A)에 도시된 휴대 전화(7400)는 표시부(7402)에서 터치 센서를 포함한다. 표시부(7402)가 손가락 등에 의하여 터치되면, 데이터를 휴대 전화(7400)로 입력할 수 있다. 또한, 전화를 걸거나 문자를 입력하는 등의 조작은 손가락 등으로 표시부(7402)를 터치함으로써 수행할 수 있다.
조작 버튼(7403)에 의하여, 전원 ON/OFF를 스위치할 수 있다. 또한, 표시부(7402)에 표시된 화상의 형태를 스위치할 수 있다, 예컨대, 메일 작성 화면으로부터 메인 메뉴 화면으로 화상을 전환한다.
여기서, 표시부(7402)는 본 발명의 일 형태의 표시 장치를 포함한다. 따라서, 표시부는 구부러질 수 있고, 휴대 전화 등의 외부 형상은 디자인의 유연성의 정도를 높일 수 있다.
도 21의 (B)는 팔찌형 표시 장치의 예다. 휴대형 표시 장치(7100)는 하우징(7101), 표시부(7102), 조작 버튼(7103), 및 송수신 장치(7104)를 포함한다.
휴대형 표시 장치(7100)는 송수신 장치(7104)로 비디오 신호를 수신할 수 있고 수신된 비디오를 표시부(7102)에 표시할 수 있다. 또한, 송수신 장치(7104)에 의하여, 휴대형 표시 장치(7100)는 음성 신호를 또 다른 수신 장치로 송신할 수 있다.
조작 버튼(7103)에 의하여, 전원 ON/OFF, 표시된 비디오의 전환, 음량 조정 등을 수행할 수 있다.
여기서, 표시부(7102)는 본 발명의 일 형태의 표시 장치를 포함한다. 따라서, 휴대형 표시 장치의 표시부는 구부러질 수 있고, 이의 외부 형상 등은 디자인의 유연성의 정도를 높일 수 있다.
도 21의 (C)는 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 포함하는 자동차의 예를 도시한 것이다. 도 21의 (D)는 상기 자동차의 운전석을 도시한 것이다. 운전석에 제공되는 표시부(955)는 속도, 엔진 속도, 및 연료 등의 정보를 표시한다. 표시부(955)는 본 발명의 일 형태의 표시 장치를 포함한다. 본 발명의 일 형태의 표시 장치의 표시부는 구부러질 수 있고, 이의 외부 형상 등은 디자인의 유연성의 정도를 높일 수 있다. 따라서 표시부(955)의 시계(visibility)를 증가시킬 수 있다.
본 실시형태는 다른 실시형태에 설명되는 구조 중 어느 것과 적절히 조합하여 실시될 수 있다.
100: 표시 장치, 101: 기판, 102: 기판, 111: 기판, 112: 접착층, 113: 박리층, 114: 격벽, 115: 전극, 117: EL층, 118: 전극, 119: 절연층, 120: 접착층, 121: 기판, 122: 접착층, 123: 박리층, 124: 외부 전극, 125: 발광 소자, 127: 개구, 128: 개구, 129: 절연층, 130: 화소, 131: 표시 영역, 132: 개구, 133: 구동 회로, 134: 화소 회로, 135: 배선, 136: 배선, 138: 이방성 도전 접속층, 140: 화소, 151: 광, 161: 기능층, 170: 영역, 171: 소자 기판, 181: 카운터 기판, 205: 절연층, 206: 전극, 207: 절연층, 208: 반도체층, 209: 절연층, 210: 절연층, 211: 절연층, 212: 절연층, 213: 전극, 214: 전극, 215: 전극, 216: 단자 전극, 217: 절연층, 219: 배선, 221: 절연층, 222: 불순물 원소, 223: 절연층, 232: 트랜지스터, 233: 커패시터, 252: 트랜지스터, 264: 차광층, 266: 착색층, 268: 오버코트층, 274: 층, 318: 전극, 320: EL층, 322: 전극, 330: 발광 소자, 331: 발광 소자, 410: 트랜지스터, 411: 트랜지스터, 420: 트랜지스터, 421: 트랜지스터, 430: 트랜지스터, 431: 트랜지스터, 432: 액정 소자, 434: 트랜지스터, 435: 노드, 436: 노드, 437: 노드, 440: 트랜지스터, 441: 트랜지스터, 951: 차체, 952: 차륜, 953: 대시보드, 954: 라이트, 955: 표시부, 5100: 펠릿, 5101: 이온, 5102: 산화 아연층, 5103: 입자, 5120: 기판, 5130: 타깃, 5161: 영역, 7100: 휴대형 표시 장치, 7101: 하우징, 7102: 표시부, 7103: 조작 버튼, 7104: 송수신 장치, 7400: 휴대 전화, 7401: 하우징, 7402: 표시부, 7403: 조작 버튼, 7404: 외부 접속 포트, 7405: 스피커, 7406: 마이크로폰, 130B: 화소, 130G: 화소, 130R: 화소, 130Y: 화소, 132a: 개구, 132b: 개구, 142a: 구동 회로, 142b: 구동 회로, 320a: 전하 발생층, 5100a: 펠릿, 5100b: 펠릿, 5105a: 펠릿, 5105a1: 영역, 5105a2: 펠릿, 5105b: 펠릿, 5105c: 펠릿, 5105d: 펠릿, 5105d1: 영역, 5105e: 펠릿.
본 출원은 2014년 6월 23일에 일본 특허청에 출원된 일련 번호2014-128672의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (18)

  1. 표시 영역, 단자 전극, 및 외부 전극을 포함하는 표시 장치에 있어서,
    상기 단자 전극은 상기 표시 영역과 중첩되고,
    상기 표시 영역은 상기 표시 영역의 한쪽 면에 화상을 표시할 수 있고,
    상기 단자 전극은 상기 표시 영역의 다른 쪽 면을 통하여 상기 외부 전극과 전기적으로 접속되는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 표시 영역은 발광 소자를 포함하는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 발광 소자는 백색 광을 방출하는, 표시 장치.
  4. 제 2 항에 있어서,
    상기 발광 소자와 중첩되는 컬러 필터를 더 포함하는, 표시 장치.
  5. 제 1 항에 있어서,
    상기 표시 영역은 비직사각형 표시 영역인, 표시 장치.
  6. 전자 장치에 있어서,
    제 1 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 전자 장치.
  7. 표시 장치에 있어서,
    제 1 기판;
    제 2 기판;
    발광 소자;
    제 1 전극; 및
    제 2 전극을 포함하고,
    상기 제 1 전극은 상기 제 1 기판 위에 제공되고,
    상기 발광 소자는 상기 제 1 전극 위에 제공되고,
    상기 제 2 기판은 상기 발광 소자 위에 제공되고,
    상기 발광 소자로부터 방출된 광은 상기 제 2 기판을 통하여 나가고,
    상기 제 1 기판에 제공된 개구에서, 상기 제 1 전극은 상기 제 2 전극과 전기적으로 접속되는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판 각각은 가요성을 갖는, 표시 장치.
  9. 제 7 항에 있어서,
    상기 발광 소자는 백색 광을 방출하는, 표시 장치.
  10. 제 7 항에 있어서,
    상기 발광 소자와 중첩되는 컬러 필터를 더 포함하는, 표시 장치.
  11. 제 7 항에 있어서,
    상기 표시 장치의 외부 형상은 비직사각형인, 표시 장치.
  12. 전자 장치에 있어서,
    제 7 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 전자 장치.
  13. 표시 장치에 있어서,
    제 1 기판;
    제 2 기판;
    발광 소자;
    제 1 전극; 및
    제 2 전극을 포함하고,
    상기 제 1 전극은 상기 제 1 기판 위에 제공되고,
    상기 발광 소자는 상기 제 1 전극 위에 제공되고,
    상기 제 2 기판은 상기 발광 소자 위에 제공되고,
    상기 발광 소자로부터 방출된 광은 상기 제 2 기판을 통하여 나가고,
    상기 제 1 기판에 제공된 개구에서, 이방성 도전 접속층을 통하여 상기 제 1 전극은 상기 제 2 전극과 전기적으로 접속되는, 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판 각각은 가요성을 갖는, 표시 장치.
  15. 제 13 항에 있어서,
    상기 발광 소자는 백색 광을 방출하는, 표시 장치.
  16. 제 13 항에 있어서,
    상기 발광 소자와 중첩되는 컬러 필터를 더 포함하는, 표시 장치.
  17. 제 13 항에 있어서,
    상기 표시 장치의 외부 형상은 비직사각형인, 표시 장치.
  18. 전자 장치에 있어서,
    제 13 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 전자 장치.
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