JP2014186196A - 映像処理装置および映像表示システム - Google Patents

Abstract

【課題】低消費電力で動作し、かつ、高品質な映像を表示できる映像処理装置を提供する。
【解決手段】実施形態によれば、映像処理装置は、表示装置に表示すべき映像を構成する画像データを受信する受信部と、前記画像データを複数の領域に分割し、領域を単位として前記画像データを圧縮した圧縮画像データをフレームメモリに書き込む制御を行う書き込み制御部と、前記圧縮画像データを前記フレームメモリから読み出し、前記領域を単位として伸張することにより、復元した元の画像データを前記表示装置に伝送する制御を行う伝送制御部と、を備え、前記領域のそれぞれは、隣接する他の領域の一部と重複された重複部分を含み、前記伝送制御部は、隣接する２つの領域のうち、圧縮順が後の領域については、前記重複部分の画像データを除いて、前記表示装置に伝送する制御を行う。
【選択図】図１

Description

本発明の実施形態は、映像処理装置および映像表示システムに関する。

近年、多くの人にスマートフォンが用いられるようになってきている。スマートフォンは、従来の携帯電話に比べて消費電力が高く、消費電力を低減することが大きな課題になっている。消費電力の低減は、スマートフォンに限らず、ノート型パーソナルコンピュータなどのモバイル機器でも重要な課題である。

また、小型のスマートフォンであっても高精細な表示パネルを持つものが増えてきている。そのため、表示する映像の画質が劣化すると、劣化が目立ってしまうことがある。

特開２００３−５０５７１号公報 米国特許出願公開第２０１２０１２００８３号明細書

低消費電力で動作し、かつ、高品質な映像を表示できる映像処理装置を提供する。

実施形態によれば、映像処理装置は、表示装置に表示すべき映像を構成する画像データを受信する受信部と、前記画像データを複数の領域に分割し、領域を単位として前記画像データを圧縮した圧縮画像データをフレームメモリに書き込む制御を行う書き込み制御部と、前記圧縮画像データを前記フレームメモリから読み出し、前記領域を単位として伸張することにより、復元した元の画像データを前記表示装置に伝送する制御を行う伝送制御部と、を備え、前記領域のそれぞれは、隣接する他の領域の一部と重複された重複部分を含み、前記伝送制御部は、隣接する２つの領域のうち、圧縮順が後の領域については、前記重複部分の画像データを除いて、前記表示装置に伝送する制御を行う。

第１の実施形態に係る映像表示システムの概略を示すブロック図。 ブリッジチップ３の内部構成をより詳細に示すブロック図。 ブリッジチップ３の処理動作の一例を示すフローチャート。 ホストプロセッサ１からブリッジチップ３に供給される画素データが示す映像の一例を示す図。 入力Ｖｓｙｎｃ，Ｈｓｙｎｃおよび入力パケット、ならびに、出力Ｖｓｙｎｃ，Ｈｓｙｎｃのタイミング図。 第１の実施形態における小領域を模式的に示す図。 ホストプロセッサ１からブリッジチップ３に供給される画素データを説明する図。 入力Ｖｓｙｎｃ，Ｈｓｙｎｃおよび入力パケット、ならびに、出力Ｖｓｙｎｃ，Ｈｓｙｎｃのタイミング図。 フレームメモリ３７から画素データを読み出して液晶表示装置４に伝送する処理のタイミング図。 第２の実施形態に係るブリッジチップ３’の概略を示すブロック図。 入力Ｖｓｙｎｃ，Ｈｓｙｎｃおよび入力パケット、ならびに、出力Ｖｓｙｎｃ，Ｈｓｙｎｃのタイミング図。 第３の実施形態における小領域を模式的に示す図。 第３の実施形態に係るブリッジチップ３’’の概略を示すブロック図。

以下、実施形態について、図面を参照しながら具体的に説明する。

（第１の実施形態）
図１は、第１の実施形態に係る映像表示システムの概略を示すブロック図である。この映像表示システムは、ホストプロセッサ１と、メインメモリ２と、ブリッジチップ（映像処理装置）３と、表示装置４とを備えている。ホストプロセッサ１とブリッジチップ３間は、例えばＭＩＰＩ（Mobile Industry Processor Interface）により接続される。また、ブリッジチップ３と表示装置４間は、例えばＬＶＤＳ（Low Voltage Differential Signaling）により接続される。

スマートフォンやパーソナルコンピュータなどの電子機器の表示パネルには、同じ映像が表示され続けたり、映像の一部（例えばカーソル部分）のみが変化したりすることが多い。そのため、毎フレーム、映像全体の画像データをホストプロセッサ１から表示装置４に伝送するのは消費電力の増大につながる。そこで、本実施形態の映像表示システムは、ブリッジチップ３内のフレームメモリに、圧縮した画像データを記憶する。映像が変化しない場合は、フレームメモリから画像データを読み出して伸張し、表示装置４へ伝送する。これにより、ホストプロセッサ１から表示装置４へ毎フレームの画像データを出力する必要がなくなり、消費電力を低減できる。また、画像データを圧縮することでフレームメモリの容量を削減できる。

また、本実施形態では、映像を複数の領域に分割してフレームメモリに記憶する。よって、映像の一部のみが変化する場合は、変化する小領域のみを書き換えればよい。結果として、ホストプロセッサ１からの出力データ量をさらに減らすことができ、消費電力を低減できる。

そして、本実施形態の特徴の１つとして、領域と領域との間で１または複数ラインが重複するよう、領域を設定する。重複ラインを設けない場合、圧縮された画像データを伸張する際に、使用できる空間的冗長性が制約され、領域と領域との境界で画質の局所的な劣化が生じる可能性があるためである。重複ラインを設けることで、画質の劣化を抑制し、高品質な映像を表示できる。

以下、図１の映像表示システムについて具体的に説明する。
ホストプロセッサ１は、メインメモリ２に記録された画像データを読み出す。そして、ホストプロセッサ１は、モード情報を含むパケット化した画像データと、同期信号とを、ブリッジチップ３に供給する。同期信号は、映像の垂直方向における開始および終了を示す垂直同期信号Ｖｓｙｎｃと、映像の水平方向における開始および終了を示す水平同期信号Ｈｓｙｎｃとを含む。モード情報は、「スルー（Through）モード」「パネルセルフリフレッシュ（Panel Self Refresh Mode、以下ＰＳＲ）モード」、および「部分書き換えモード」のいずれかに設定される。モード情報および種々の制御情報は、例えば、パケットのヘッダに含めることができる。

ブリッジチップ３は、圧縮器、伸張器およびフレームメモリを有し、設定されたモードに応じて、画像データを処理する。
モード情報が「スルーモード」に設定されている場合、ブリッジチップ３は、画像データをフレームメモリに記憶することなく、表示装置４に伝送する。「スルーモード」は表示される映像の全体を書き換える場合などに設定される。
モード情報が「ＰＳＲモード」に設定されている場合、ブリッジチップ３は、画像データを圧縮した上でフレームメモリに書き込む。続いて、ブリッジチップ３は、フレームメモリに書き込まれた画像データを読み出して伸張し、画像データおよび同期信号を表示装置４に伝送する。画像データがフレームメモリから表示装置４へ伝送される間、ホストプロセッサ１からブリッジチップ３に画像データは供給されない。「ＰＳＲモード」は、静止画のようにある程度の期間映像を書き換える必要がない場合などに設定される。
モード情報が「部分書き換えモード」に設定されている場合、ブリッジチップ３は、フレームメモリに書き込まれた画像データのうち、ホストプロセッサ１により指定される一部の領域を書き換える。これと並行して、ブリッジチップ３は、フレームメモリに書き込まれた画像データを読み出して伸張し、画像データおよび同期信号を表示装置４に伝送する。「部分書き換えモード」は、映像の一部のみを書き換える必要がある場合などに設定される。

表示装置４は、垂直同期信号Ｖｓｙｎｃに同期して、ブリッジチップ３から伝送される画像データに応じた映像を表示する。また、垂直同期信号Ｖｓｙｎｃが供給されない場合、表示装置４は現在表示している映像を一定期間保持する。

図２は、ブリッジチップ３をより詳細に示すブロック図である。ブリッジチップ３は、受信部３１と、制御レジスタ３２と、シーケンサ３３と、デマルチプレキサ（ＤＥＭＵＸ）３４と、圧縮器３５と、メモリコントローラ３６と、フレームメモリ３７と、伸張器３８ａ，３８ｂと、マルチプレキサ（ＭＵＸ）３９と、タイミングコントローラ（ＴＣＯＮ）４０とを有する。

受信部３１はホストプロセッサ１からパケットおよび同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを受信する。そして、受信部３１は、画像データ、モード情報および制御情報をパケットから取り出す。受信部３１は、画像データおよび同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃをデマルチプレキサ３４に供給するとともに、モード情報および制御情報を制御レジスタ３２およびシーケンサ３３に供給する。

制御レジスタ３２は、最大領域数、分割領域数、映像幅、各領域のライン数、領域境界の重複ライン数、領域境界の最大重複ライン数、書き換え領域ＩＤ、同期信号Ｖｓｙｎｃ更新周期などのパラメータを記憶する。最大領域数および領域境界の最大重複ライン数はフレームメモリ３７の容量に応じて予め設定された固定値であり、他はホストプロセッサ１から供給される制御情報により可変設定される。

シーケンサ３３は、制御レジスタ３２に設定されたパラメータに基づいて、ブリッジチップ３の各部を制御する。また、シーケンサ３３は、ブリッジチップ３とホストプロセッサ１との同期のために、表示装置４に伝送される同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃをホストプロセッサ１にも供給する。
デマルチプレキサ３４は、画像データおよび同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを圧縮器３５およびタイミングコントローラ４０に供給する。

圧縮器３５は画像データを圧縮し、生成した圧縮画像データをメモリコントローラ３６に供給する。圧縮の手法は、例えば近接する空間的な画像間の相関関係を利用することができる。例えば圧縮器３５は、ｎ（ｎは任意の整数）ライン目の画像データを参照して、（ｎ＋１）ライン目の画像データを圧縮する。なお、本実施形態では、画像データに依存せず、ライン単位または複数ライン単位で圧縮率は一定であるとする。

メモリコントローラ３６は圧縮画像データを受け取り、フレームメモリ３７に書き込む。ライン単位または複数ライン単位で圧縮率が一定であるため、フレームメモリ３７におけるどのアドレスにどのラインの圧縮画素データが書き込まれたかを、特定できる。また、メモリコントローラ３６は、フレームメモリ３７から圧縮画像データを読み出し、伸張器３８ａ，３８ｂに供給する。
なお、圧縮器３５およびメモリコントローラ３６の組は、書き込み制御部を構成する。

フレームメモリ３７は、例えばＤＲＡＭ（Dynamic Random Access Memory）であり、１フレーム分だけでなく、最大領域数および最大重複ライン数に相当する画像データを記憶可能な容量を有する。なお、フレームメモリ３７は、図２に示すようにｅＤＲＡＭ（Embedded DRAM）としてブリッジチップ３内に設けてもよいし、ｅＤＲＡＭに代えてＳＲＡＭ（Static Random Access Memory）を用いてもよいし、外付けＤＲＡＭを用いてブリッジチップ３の外部に設けてもよい。
また、フレームメモリ３７は少なくとも２つのポートを有し、１つまたは２つのアドレスから同時に２つのデータを読み出したり、１つのアドレスからデータを読み出しつつ他のアドレスにデータを書き込んだりすることもできる。

伸張器３８ａ，３８ｂはメモリコントローラ３６から圧縮画像データを受け取る。そして、伸張器３８ａ，３８ｂは、圧縮画像データを伸張して元の画像データを復元するとともに、同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを付加してマルチプレキサ３９に供給する。伸張器３８ａ，３８ｂは圧縮器３５による圧縮処理とは逆の伸張処理を行う。例えば、圧縮器３５が空間的な画素間の相関関係を利用して画像データを圧縮した場合、伸張器３８ａ，３８ｂも空間的な画素間の相関関係を利用して圧縮画像データを伸張する。例えば、伸張器３８ａ，３８ｂは、ｎライン目の圧縮画像データを伸張して復元された画像データを参照して、（ｎ＋１）ライン目の圧縮画像データを伸張する。

マルチプレキサ３９は、シーケンサ３３の制御に応じて、伸張器３８ａまたは３８ｂから供給される画像データを選択して、タイミングコントローラ４０に供給する。
タイミングコントローラ４０は画像データおよび同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを表示装置４に伝送する。タイミングコントローラ４０は、シーケンサ３３の制御に応じて同期信号をマスク（無視）することもできる。
なお、伸張器３８ａ，３８ｂ、マルチプレキサ３９およびタイミングコントローラ４０の組は、伝送制御部を構成する。

図３は、ブリッジチップ３の処理の一例を示すフローチャートである。ブリッジチップ３はモード情報に応じた処理を行う（Ｓ１）。以下、「スルーモード」、「ＰＳＲモード」および「部分書き換えモード」におけるブリッジチップ３の処理について、順に説明する。

「スルーモード」について説明する。図４は、ブリッジチップ３に入力される画像データが示す映像の一例を示す図である。例示する映像は左上と右下とを結ぶ斜線を含んでいる。「スルーモード」の場合、画像データは図４の映像全体に対応しており、データが重複することなく、映像の左上から右下に向かうラスター順に並ぶ。

図５は、ホストプロセッサ１から入力される同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃおよびパケット、ならびに、ブリッジチップ３から出力される同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃのタイミング図である。映像の水平方向左端および右端に位置する画素データに同期して、水平同期信号Ｈｓｙｎｃの値が切り替わる。同様に、映像の左上および右下に位置する画素データに同期して、垂直同期信号Ｖｓｙｎｃの値が切り替わる。

シーケンサ３３はモード情報に基づいて「スルーモード」であることを把握すると、圧縮器３５、伸張器３８ａ，３８ｂおよびマルチプレキサ３９を動作させない。よって、マルチプレキサ３９からタイミングコントローラ４０へは信号が出力されない。シーケンサ３３は、タイミングコントローラ４０に対して、デマルチプレキサ３４から供給される画像データおよび同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃをそのまま表示装置４に伝送するよう、制御する。デマルチプレキサ３４は画像データおよび同期信号を表示装置４に伝送する（Ｓ１１）。

そして表示装置４は垂直同期信号Ｖｓｙｎｃに同期して表示する映像を切り替える。このように、「スルーモード」の場合、ブリッジチップ３は供給される映像全体の画像データを、フレームメモリ３７に書き込むことなく、表示装置４に表示させる。

続いて、「ＰＳＲモード」について説明する。「ＰＳＲモード」では、「ＰＳＲモード」に設定されたモード情報とともに映像全体の画像データが、ブリッジチップ３に供給される。シーケンサ３３はモード情報に基づいて「ＰＳＲモード」であることを把握する。

「ＰＳＲモード」の場合、ブリッジチップ３は、画素データを圧縮してフレームメモリ３７に書き込む処理（第１の処理）と、フレームメモリ３７から圧縮画像データを読み出して伸張して出力する処理（第２の処理）を行う。以降、受信部３１が新たにパケットを受信するまで、第２の処理が繰り返される。

図６〜図８は「ＰＳＲモード」の第１の処理を説明する図である。図６は、第１の実施形態における分割した映像を模式的に示す図であり、映像は一方向に複数の領域に分割される。各領域は、複数のラインからなる。また、各領域は、隣接する他の領域と重複された重複ライン（重複部分）と、他の領域と重複されない非重複ライン（非重複部分）とを含む。

図６では、水平方向に３つの領域Ａ０〜Ａ２が設定される例を示している。領域Ａ０〜Ａ２のライン数はそれぞれＨ０〜Ｈ２である。領域Ａ１の上Ｍ０ラインが領域Ａ０との重複ラインである。同様に、領域Ａ２の上Ｍ１ラインが領域Ａ１との重複ラインである。すなわち、重複ラインは、領域の上部に設けられる。

いくつの領域を設定するのかを示す分割領域数は、予め定められ制御レジスタ３２に設定されている最大領域数より小さい値であれば、ホストプロセッサ１が任意の値に設定できる。また、各領域における重複ライン数は、予め定められ制御レジスタ３２に設定されている領域境界の最大重複ライン数より小さい値であれば、ホストプロセッサ１が任意の値に設定できる。より具体的には、ホストプロセッサ１は、最大領域数および領域境界の最大重複ライン数を制御レジスタ３２からが読み出し、これらよりそれぞれ小さい値に分割領域数および重複ライン数を設定する。また、各領域のライン数もホストプロセッサ１が任意に定めることができる。

分割領域数や各領域のライン数は固定値でもよいし、表示装置４に表示すべき映像に応じてその都度ホストプロセッサ１が定めてもよい。例えば、映像のうち、垂直方向の相関が強い部分が領域の境界にならないよう、分割領域数や各領域のライン数を定めるのが望ましい。また、比較的長い時間動きがないと考えられるオブジェクトがある場合、当該オブジェクトが１つの領域に収まるようにしてもよい。
ホストプロセッサ１は、分割領域数、各領域のライン数および領域同士の重複ライン数の情報を含む制御情報を、パケットのヘッダに設定して、ブリッジチップ３へ供給する。

第１の処理について説明する。「ＰＳＲモード」で画像データが供給された場合、フレームメモリ３７へ圧縮画像データの書き込みが行われている間、タイミングコントローラ４０は同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃをマスクする（Ｓ３１）。同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃをマスクしている間、画像データは表示装置４には供給されない。表示装置４は現在表示されている映像を保持する。

「ＰＳＲモード」では、ホストプロセッサ１からブリッジチップ３へ、重複ラインの画像データを２度、供給する。例えば、図４に示す映像を表示する場合、ホストプロセッサ１は、図７に示すように、重複ライン（すなわち領域Ａ１の上Ｍ０ラインおよび領域Ａ２の上Ｍ１ライン）の画像データを２度ずつ、合計（Ｈ０＋Ｈ１＋Ｈ２）ライン分の画像データを、ブリッジチップ３へ供給する。

このように、本来表示すべき映像（図４）とは異なる映像（図７）を示す画素データをブリッジチップ３が受け取るため、そのまま表示装置４に表示できない。そこで、シーケンサ３３は、「ＰＳＲモード」に設定されたモード情報を受け取ると、タイミングコントローラ４０に対して、デマルチプレキサ３４から供給される同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃをマスクするよう、制御する。その結果、図８に示すように、ブリッジチップ３から液晶表示装置４へ同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃが供給されない。よって、表示装置４は現在表示されている映像を保持する。そして、受信部３１は、ヘッダから分割領域数、各領域のライン数および重複ライン数の情報を取り出し、制御レジスタ３２に設定する。そして、シーケンサ３３は、圧縮器３５に対して、デマルチプレキサ３４から供給される画像データを圧縮するよう制御する。圧縮器３５は、領域を単位として画像データを圧縮し、圧縮画像データを生成する（Ｓ３２）。そして、メモリコントローラ３６は圧縮画像データをフレームメモリ３７に書き込む（Ｓ３３）。フレームメモリ３７には図７に示す映像に対応する画像データが書き込まれる。すなわち、フレームメモリ３７には、重複ラインの圧縮画像データが二重に書き込まれる。

ここで、圧縮率が一定であるため、シーケンサ３３は、
設定された分割領域数、重複ライン数および各領域のライン数に基づいて、フレームメモリ３７のどのアドレスに、映像におけるどの位置（水平方向および垂直方向の位置）の画像データが書き込まれたかを把握できる。

続いて、第２の処理について説明する。メモリコントローラ３６はフレームメモリ３７から圧縮画像データを順次読み出す（Ｓ３４）。そして、伸張器３８ａ，３８ｂは、領域を単位として圧縮順に圧縮画像データを伸張し、元の画像データを復元する（Ｓ３５）。より具体的には、伸張器３８ａ，３８ｂは、読み出された圧縮画像データを、領域ごとに交互に伸張する。本実施形態では、伸張器３８ａが領域Ａ０，Ａ２を伸張し、伸張器３８ｂが領域Ａ１を伸張するものとする。

そして、マルチプレキサ３９は、表示装置４に正しく映像が表示されるよう、伸長器３８ａ、３８ｂの出力データを交互に選択して、タイミングコントローラ４０に供給する（Ｓ３６）。マルチプレキサ３９は、圧縮順がＡ１以降の領域については、重複ラインのデータを除き、非重複ラインのデータを出力する。

また、伸張器３８ａ，３８ｂは、伸張した画像データとともに、同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを生成し出力する（Ｓ３７）。そして、タイミングコントローラ４０は、マルチプレキサ３９により選択された画像データと、同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃとを、表示装置４に伝送する（Ｓ３８）。

なお、第２の処理周期は、制御レジスタ３２に設定された同期信号Ｖｓｙｎｃ更新周期により定められる。例えば、表示装置４は６０ｆｐｓ（frame per second）で動作するが、同期信号Ｖｓｙｎｃおよび画像データが供給されない場合でも、最長で１秒間、表示装置４に表示されている映像を保持できるとする。言い換えると、静止画の場合、同期信号Ｖｓｙｎｃが１秒に一度入力されれば十分である。この場合、６０フレームに一度、同期信号Ｖｓｙｎｃおよび画像データが表示装置４に供給されればよい。

同期信号Ｖｓｙｎｃ更新周期は、このような、同期信号Ｖｓｙｎｃ等を表示装置４に供給すべき周期を示すパラメータであり、表示装置４が画像データを保持可能な時間に応じて設定される。

そして、シーケンサ３３は、同期信号Ｖｓｙｎｃ更新周期に応じた周期で同期信号Ｖｓｙｎｃが生成されるよう、タイミングコントローラ４０を制御する。さらに、シーケンサ３３は、同期信号Ｖｓｙｎｃ更新周期に応じた周期で圧縮画像データが伸張されるよう、伸張器３８ａ，３８ｂを制御する。

図９は、フレームメモリ３７から画像データを読み出して表示装置４に伝送するタイミング図である。同図では、重複ライン数Ｍ０＝Ｍ１＝２である例を示している。また、図９では各部間の遅延は無視して描いている。

まず、シーケンサ３３は、分割領域数、各領域のライン数および重複ライン数の情報に基づいて、メモリコントローラ３６を制御する１番目の領域Ａ０のライン数に基づいて、メモリコントローラ３６は、フレームメモリ３７の第１ポートから、領域Ａ０（０〜（Ｈ０−１）ライン）の圧縮画像データを読み出す。例えば、図９では、時刻ｔ１〜ｔ２に（Ｈ０−３）ラインの圧縮画像データが読み出されている。読み出された圧縮画像データは、伸張器３８ａにより伸張される。

また、メモリコントローラ３６は、時刻ｔ２〜ｔ３において、第１ポートから（Ｈ０−２）ラインの圧縮画像データを読み出すとともに、第２ポートからも領域Ａ１の（Ｈ０−２）ラインの圧縮画像データを読み出す。第２ポートから読み出された圧縮画像データは、伸張器３８ｂにより伸長される。

圧縮処理の際に空間的な相関関係を利用した場合、伸張処理にもこの相関関係が用いられる。例えば、Ｈ０ラインの圧縮画像データは、伸張する際に、（Ｈ０−２）ラインや（Ｈ０−１）ラインの画像データを用いることもある。本実施形態は、圧縮画像データを伸張する際に、重複ラインの画像データを用いることができるため、境界にあるラインについても、高品位に画像データを復元できる。

伸張器３８ａは伸張した画像データをマルチプレキサ３９に供給する。また、伸張器３８ａは、フレームメモリ３７のアドレスに応じて、伸張処理を行っている画像データの、映像における位置を示す位置情報をシーケンサ３３に出力する。

シーケンサ３３は、位置情報に基づいて、マルチプレキサ３９を制御する。マルチプレキサ３９は、伸張器３８ａから供給される０〜（Ｈ０−１）の画像データをタイミングコントローラ４０に供給する。（Ｈ０−１）ライン目の伸張処理が終了すると、シーケンサ３３は伸張器３８ａをリセットする。

伸張器３８ｂは伸長した画像データをマルチプレキサ３９に供給する。すなわち、マルチプレキサ３９には、（Ｈ０−２）ラインおよび（Ｈ０−１）ラインの画像データが、伸張器３８ａ，３８ｂの両方から供給される。しかしながら、シーケンサ３３の制御により、マルチプレキサ３９は、（Ｈ０−２）ラインおよび（Ｈ０−１）ラインの画像データを、伸張器３８ａから出力し、伸張器３８ｂからは出力しない。

伸長器３８ａからの画像データを出力し終えると、マルチプレキサ３９は、シーケンサ３３の制御に応じて、伸張器３８ｂから供給されるＨ０ラインからの画像データをタイミングコントローラ４０に供給する。伸張器３８ｂが伸長した（Ｈ０−２）ラインおよび（Ｈ０−１）ラインの画像データは、マルチプレキサ３９から出力されない。伸張器３８ｂが（Ｈ０−２）ラインおよび（Ｈ０−１）ラインの画像データを用いてＨラインや（Ｈ０＋１）ラインなどを伸張することで、領域Ａ０と領域Ａ１との境界近辺の画質劣化を抑えることができる。

そして、領域Ａ１の処理が完了する２（＝Ｍ１）ライン前の時刻ｔ５において、メモリコントローラ３６は第１ポートからも領域Ａ２の（Ｈ０＋Ｈ１−２）ラインの圧縮画像データを読み出す。時刻ｔ５〜時刻ｔ６間の処理は、時刻ｔ２〜ｔ４間の処理と同様である。その後領域Ａ２のＨ１´からの画像データがマルチプレキサ３９から出力され、時刻ｔ７で領域Ａ２の画像データの伝送が完了する。

このように、マルチプレキサ３９は、シーケンサ３３の制御に応じて、映像の１ライン目から順に重複がないよう、伸張器３８ａ，３８ｂから出力される画像データのうちの一方を選択する。そして、タイミングコントローラ４０は画像データおよび同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを表示装置４へ伝送する。

その後、新たなモード情報および画像データを受信するまで、フレームメモリ３７から表示装置４への画像データ伝送が行われる。この間、ホストプロセッサ１からブリッジチップ３への画像データ供給が行われないため、消費電力を低減できる。また、領域間の境界を重複してフレームメモリ３７に書き込んでおくため、領域間で画質が劣化するのを抑制できる。

続いて、「部分書き換えモード」について説明する。「部分書き換えモード」では、フレームメモリ３７に書き込まれた圧縮画像データの一部を、領域単位で書き換える。映像全体ではなく、一部の領域だけ書き換えることで、ホストプロセッサ１からブリッジチップ３への画像データの転送量が減り、消費電力を低減できる。

「部分書き換えモード」では、「部分書き換えモード」に設定されたモード情報が、ホストプロセッサ１からブリッジチップ３に供給される。シーケンサ３３はモード情報に基づいて「部分書き換えモード」であることを把握する。

また、部分書き換えを行う場合、ホストプロセッサ１は、いずれの領域を書き換えるのかを示す書き換え領域ＩＤを、パケットのヘッダに設定する。書き換え領域ＩＤは制御レジスタ３２に設定される（Ｓ５１）。図４のように領域が設定されている場合、書き換え領域ＩＤはＡ０〜Ａ２のいずれかを示す。

シーケンサ３３は、書き換え領域ＩＤなど制御レジスタ３２に設定されたパラメータに基づいて、書き換えるべき領域の圧縮画像データが書き込まれているフレームメモリ３７の先頭アドレスを算出する。そして、メモリコントローラ３６は、圧縮器３５が生成した圧縮画像データ（Ｓ５２）を、算出された先頭アドレスから順に書き込む（Ｓ５３）。そして、領域の書き換えが終了すると、シーケンサ３３はホストプロセッサ１へ書き込み終了信号をアサートする。

なお、「部分書き換えモード」では、「ＰＳＲモード」の第２の処理、すなわち、フレームメモリ３７からの圧縮画像データ読み出しも並行して行われている（Ｓ５４）。そのため、領域の書き換えと、圧縮画像データの読み出しとが同時に発生しないように、制御する必要がある。

そこで、ホストプロセッサ１は、ブリッジチップ３から同期信号を受け取って、部分書き換えを行うタイミングを制御する。具体的には、ホストプロセッサ１は同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを受け取り、垂直同期信号Ｖｓｙｎｃの立ち上がりを起点として水平同期信号Ｈｓｙｎｃをカウントすることで、現在何ライン目の圧縮画像データがフレームメモリ３７から読み出されているかを把握できる。なお、ホストプロセッサ１は、例えば垂直ブランキング期間に部分書き換えを行うようにしてもよい。また、映像の上部の領域（例えば図４の領域Ａ０）の圧縮画像データが読み出されている間に、映像の下部の領域（領域Ａ２）を書き換えるようにしてもよい。

第１の実施形態では、映像を複数の小領域に分割してフレームメモリ３７に書き込む。そのため、「部分書き換えモード」において、フレームメモリ３７の一部（所望の領域）のみを書き換えることができる。これにより、ホストプロセッサ１からブリッジチップ３へのデータ転送量が減り、消費電力を低減できる。

また、分割された領域と領域との間で、１または複数ラインを重複してフレームメモリ３７に書き込む。そのため、圧縮された画像データを伸張する際に、領域と領域との境界で画質の劣化が生じるのを抑制できる。

（第２の実施形態）
第１の実施形態は、ＰＳＲモードにおいて、境界付近のラインを重複してホストプロセッサ１からブリッジチップ３へ供給するものであった。これに対して第２の実施形態は、重複せずに供給するものである。第２の実施形態では、「ＰＳＲモード」における第１の処理が、第１の実施形態と異なっている。

図１０は、第２の実施形態に係るブリッジチップ３’の概略を示すブロック図である。図１０では、図２と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。ブリッジチップ３’は、２つの圧縮器３５ａ，３５ｂを備えている。また、本実施形態では、タイミングコントローラ４０は同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃをマスクする機能を有さなくてもよい。

図１１は、ホストプロセッサ１からブリッジチップ３’に供給される同期信号（入力Ｖｓｙｎｃ，Ｈｓｙｎｃ）およびパケット（入力信号）と、ブリッジチップ３’から表示装置４に供給される同期信号（出力Ｖｓｙｎｃ，Ｈｓｙｎｃ）のタイミング図である。

第２の実施形態では、「ＰＳＲモード」において、表示すべき映像そのものの画像データがホストプロセッサ１からブリッジチップ３’に供給される。よって、タイミングコントローラ４０は、スルーモードと同様、受信部３１が受信した画像データおよび同期信号Ｖｓｙｎｃ，Ｈｓｙｎｃを表示装置４に送信する。

受信部３１は、ヘッダに含まれる制御情報から、分割領域数、各領域のライン数および領域同士の重複ライン数を取り出し、制御レジスタ３２に設定する。
シーケンサ３３は、設定されたパラメータに基づき、デマルチプレキサ３４を、圧縮器３５ａ，３５ｂに対して、重複ラインを含む領域単位の画像データを出力するよう制御する。この制御に応じて、例えば、圧縮器３５ａが図６の領域Ａ０，Ａ２の画像データを圧縮し、圧縮器３５ｂが領域Ａ１の画像データを圧縮する。

そして、メモリコントローラ３６は、圧縮器３５ａ，３５ｂが生成した圧縮画像データをフレームメモリ３７に書き込む。メモリコントローラ３６は、圧縮器３５ａにより生成された画像データをフレームメモリ３７の第１ポートから書き込みつつ、圧縮器３５ｂにより生成された画像データをフレームメモリ３７の第２ポートから書き込む。ここで、第２ポートから書き込むときのアドレスは、第１ポートから書き込むときのアドレスより領域の圧縮データを保存できるのに必要十分なだけずれている。結果として、本実施形態においても、フレームメモリ３７には図７に示す映像に対応する画像データが書き込まれる。その他の処理動作は第１の実施形態と同様である。

このように、第２の実施形態では、デマルチプレキサ３４により重複ラインを含む領域の画像データを出力し、２つの圧縮器の、圧縮処理を並行して行ってフレームメモリ３７に書き込む。そのため、ホストプロセッサ１からは、画像データを重複することなく、表示すべき映像に対応する画像データを受信すればよい。よって、ホストプロセッサ１から受信した同期信号をマスクすることなく、表示装置４に画像データを伝送でき、画質をさらに向上できる。

（第３の実施形態）
第１および第２の実施形態は、画像データの一部を重複してフレームメモリ３７に書き込むものであった。これに対し、第３の実施形態は、各画像データを１度ずつフレームメモリ３７に書き込むとともに、領域と領域との境界ラインを記憶するラインメモリを設けるものである。

図１２は、第３の実施形態における領域を模式的に示す図である。本実施形態では、互いに重複しないよう領域を設定する。そして、領域と隣接する他の領域との境界に境界ラインを設定する。

図１２の例では、重複しない領域Ａ０〜Ａ２が設定される。各領域Ａ０〜Ａ２のライン数はそれぞれＨ０〜Ｈ２である。そして、領域Ａ１の一部であって、領域Ａ０との境界に境界ラインが設定され、そのライン数はＢ０である。同様に、領域Ａ２の一部であって、領域Ａ１との境界に境界ラインが設定され、そのライン数はＢ１である。このように、領域Ａ１，Ａ２の上部に境界ラインが設定される。なお、最上部の領域Ａ０には境界ラインが設けられない。

図１３は、第３の実施形態に係るブリッジチップ３’’の概略を示すブロック図である。以下、第１および第２の実施形態との相違点を中心に説明する。ブリッジチップ３’’は、圧縮器３５、伸張器３８およびラインメモリ４１を備えている。ラインメモリ４１は、例えばＳＲＡＭ（Static Random Access Memory）であり、最大領域数および最大境界ライン数により定まるライン数の画像データを記憶可能な容量を有する。

なお、本実施形態では、境界ラインの画像データを圧縮せずにラインメモリ４１に書き込む例を示す。なお、もう１つ圧縮器を設けて圧縮画像データをラインメモリ４１に書き込んでもよい。これにより、ラインメモリ４１の容量を削減できる。しかしながら、一般的には、ラインメモリ４１の削減量より圧縮器の面積の方が大きいため、本実施形態ではラインメモリ４１に入力される画像データを圧縮しない。もちろん、圧縮器の面積が小さくなる場合などには圧縮器を設けて圧縮画像データをラインメモリ４１に書き込むようにしてもよい。

本実施形態では、第２の実施形態と同様、画像データが重複せずにホストプロセッサ１からブリッジチップ３’’に供給される。そして、「ＰＳＲモード」の第１および第２の処理並びに「部分書き換えモード」におけるフレームメモリ３７への書き込み手法が第１および第２の実施形態と異なる。

「ＰＳＲモード」では、ホストプロセッサ１は、分割領域数、各領域のライン数、境界ラインのライン数を示す制御情報を、ブリッジチップ３’’に供給する。受信部３１はこれらのパラメータを制御レジスタ３２に設定する。

そして、「ＰＳＲモード」の第１の処理では、圧縮器３５は、設定されたパラメータに基づき、ホストプロセッサ１から供給される画像データを領域単位で圧縮し、フレームメモリ３７に圧縮画像データを書き込む。

また、シーケンサ３３は、設定されたパラメータに基づいて、境界ラインを識別し、境界ラインの画像データをラインメモリ４１に書き込むように制御する。

一方、「ＰＳＲモード」の第２の処理では、マルチプレキサ３９は、境界ライン以外については伸張器３８により伸長された画像データを選択し、境界ラインについてはラインメモリ４１から読み出された画像データを選択し、タイミングコントローラ４０に供給する。

領域の境界ラインは上部にあるため、伸張器３８は境界ラインの画像データを高品位に復元できるとは限らない。そこで、本実施形態では、境界ラインについては、圧縮されずにラインメモリ４１に記憶された画像データを用いる。これにより、領域と領域との境界で、表示装置４に表示される映像の画質の劣化を抑制できる。

なお、マルチプレキサ３９による選択処理において、境界ラインは、分割領域数、各領域のライン数および境界ライン数から把握できる。

また、「部分書き換えモード」でも、圧縮器３５は、フレームメモリ３７に書き込まれた圧縮画像データのうち、ホストプロセッサ１により指定される領域の圧縮画像データを書き換える。加えて、ラインメモリ４１に書き込まれた画像データのうち、ホストプロセッサ１により指定される領域の境界ラインの画像データを書き換える。その他の動作は第１および第２の実施形態と同様である。

このように、第３の実施形態では、領域と領域との間の境界ラインを記憶するラインメモリ４１を設ける。表示装置４に画像データを伝送する際、境界ラインについては、ラインメモリ４１に記憶された画像データを選択する。そのため、表示される映像の画質を向上できる。

なお、各実施形態では、映像を水平方向に分割して領域を設定する例を示したが、領域の設定の仕方は任意でよい。

上述した実施形態で説明した映像表示システムシステムの少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、映像表示システムの少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。

また、映像表示システムの少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ ホストプロセッサ
２ メインメモリ
３，３’，３’’ ブリッジチップ
４ 表示装置
３１ 受信部
３２ 制御レジスタ
３３ シーケンサ
３４ デマルチプレキサ
３５，３５ａ，３５ｂ 圧縮器
３６ メモリコントローラ
３７ フレームメモリ
３８，３８ａ，３８ｂ 伸張器
３９ マルチプレキサ
４０ タイミングコントローラ
４１ ラインメモリ

Claims (5)

1. 表示装置に表示すべき映像を構成する画像データを受信する受信部と、
   前記画像データを複数の領域に分割し、領域を単位として前記画像データを圧縮した圧縮画像データをフレームメモリに書き込む制御を行う書き込み制御部と、
   前記圧縮画像データを前記フレームメモリから読み出し、前記領域を単位として伸張することにより、復元した元の画像データを前記表示装置に伝送する制御を行う伝送制御部と、を備え、
   前記領域のそれぞれは、隣接する他の領域の一部と重複された重複部分を含み、
   前記伝送制御部は、隣接する２つの領域のうち、圧縮順が後の領域については、前記重複部分の画像データを除いて、前記表示装置に伝送する制御を行うことを特徴とする映像処理装置。
2. 前記受信部は、前記画像データに加えて同期信号を受信し、
   前記表示装置は、前記同期信号に同期して、表示される映像を更新し、
   前記伝送制御部は、前記書き込み制御部が前記フレームメモリに前記圧縮画像データを書き込んでいる間、前記受信部が受信した同期信号をマスクすることを特徴とする請求項１に記載の映像処理装置。
3. 前記受信部が、前記複数の領域のうちの１つを示す書き換え領域情報と、前記モード情報により示される領域の画像データと、を受信した場合、
   前記書き込み制御部は、前記受信部が受信した領域内の画像データを圧縮して圧縮画像データを生成し、前記フレームメモリに書き込まれた、前記書き換え領域情報により示される領域の圧縮画像データを書き換えることを特徴とする請求項１に記載の映像処理装置。
4. 表示装置に表示すべき映像を構成する画像データを受信する受信部と、
   複数の画像からなり、前記表示パネルにそれぞれ隣接して表示される領域を単位として、複数の領域内の画像データを順に圧縮して圧縮画像データを生成し、生成された前記圧縮画像データをフレームメモリに書き込む制御を行う書き込み制御部と、
   前記領域の一部であって、隣接する他の領域との境界部分の画像データを記憶するメモリと、
   前記フレームメモリから読み出された圧縮画像データを、前記領域を単位として圧縮順に伸張することにより、元の画像データを復元する伸張器と、
   前記メモリに記憶された画像データおよび前記伸張器により復元された画像データのうち、 前記境界部分については前記メモリに書き込まれた前記境界部分の画像データを選択し、前記境界部分以外については前記伸張器により復元された前記境界部分以外の画像データを選択するマルチプレキサと、
   前記マルチプレキサにより選択された画像データを前記表示装置に伝送するタイミングコントローラと、を備えることを特徴とする映像処理装置。
5. 表示装置と、
   前記表示装置の表示パネルに表示すべき映像を構成する画像データを供給するホストプロセッサと、
   前記画像データを前記表示装置に伝送する映像処理装置と、を備え、
   前記映像処理装置は、
   前記画像データを受信する受信部と、
   前記画像データを複数の領域に分割し、領域を単位として前記画像データを圧縮した圧縮画像データをフレームメモリに書き込む制御を行う書き込み制御部と、
   前記圧縮画像データを前記フレームメモリから読み出し、前記領域を単位として伸張することにより、復元した元の画像データを前記表示装置に伝送する制御を行う伝送制御部と、を備え、
   前記領域のそれぞれは、隣接する他の領域の一部と重複された重複部分を含み、
   前記伝送制御部は、隣接する２つの領域のうち、圧縮順が後の領域については、前記重複部分の画像データを除いて、前記表示装置に伝送する制御を行うことを特徴とする映像表示システム。

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