JP2020101709A - 表示ドライバ及びその動作方法 - Google Patents

Abstract

【課題】画像データにおいてデータエラーが発生したときの画像の乱れを抑制する。【解決手段】表示ドライバが、画像データを外部から受け取るインターフェースと、画像データに応じて表示パネルに駆動制御信号を供給する信号供給回路部とを備えている。信号供給回路部は、第１垂直同期期間における第１水平ラインに対応する画像データについてのデータエラーの検出に基づき、第１水平ラインの第１画素回路及び第１垂直同期期間において第２画素回路よりも後に駆動される第２水平ラインの第２画素回路が、第１垂直同期期間において、第１垂直同期期間の前の第２垂直同期期間における保持電圧に依存した保持電圧を保持するように駆動制御信号を表示パネルに供給するように構成されている。【選択図】図３

Description

本開示は、表示ドライバ及びその動作方法に関する。

表示ドライバは、例えばホストから画像データを受け取り、受け取った画像データに応じた画像が表示されるように表示パネルの画素を駆動することがある。この画像データにおいてデータエラーが発生すると、表示される画像に乱れが生じ得る。

一実施形態では、表示ドライバが、画像データを外部から受け取るインターフェースと、画像データに応じて表示パネルに駆動制御信号を供給する信号供給回路部とを備えている。信号供給回路部は、第１垂直同期期間における第１水平ラインに対応する画像データにおけるデータエラーの検出に基づき、第１水平ラインの第１画素回路及び第１画素回路よりも後に駆動される第２水平ラインの画素回路が、第１垂直同期期間において、第１垂直同期期間の前の第２垂直同期期間における保持電圧に依存した保持電圧を保持するように駆動制御信号を表示パネルに供給するように構成されている。

一実施形態では、表示ドライバが、画像データを外部から受け取るインターフェースと、表示パネルに駆動信号を供給する信号供給回路部とを備えている。信号供給回路部は、第１垂直同期期間における第１水平ラインに対応する第１画像データにおけるデータエラーの検出に基づき、第１垂直同期期間においてデータエラーの検出の後に駆動される第２水平ラインの画素回路に、第１垂直同期期間のデータエラーの検出の前にインターフェースに送信された第２画像データに応じた駆動信号を供給するように構成されている。

一実施形態では、表示ドライバが、インターフェースと、表示パネルに駆動信号を供給する信号供給回路部とを備えている。信号供給回路部は、フレームメモリを備えており、インターフェースが受信した画像データの第１画像データブロックにおけるデータエラーの検出に基づき、フレームメモリに第１画像データブロックを書き込まないように構成されている。

一実施形態では、表示ドライバの動作方法が、画像データを外部から受け取ることと、画像データに応じて表示パネルに駆動制御信号を供給することとを含む。駆動制御信号を表示パネルに供給することは、第１垂直同期期間における第１水平ラインに対応する画像データにおけるデータエラーの検出に基づき、第１水平ラインの第１画素回路及び第１画素回路よりも後に駆動される第２水平ラインの画素回路が、第１垂直同期期間において、第１垂直同期期間の前の第２垂直同期期間における保持電圧に依存した保持電圧を保持するように駆動制御信号を表示パネルに供給することを含む。

「第１」、「第２」という文言は、説明を簡易化するために付されるものであって、１番目、２番目に現れる垂直同期期間、水平ライン、画像データ、画像データブロックを意味せず、ある適切な任意の垂直同期期間、水平ライン、画像データ、画像データブロックを示すものに過ぎない。

一実施形態における表示装置の構成を示すブロック図である。 一実施形態における表示パネルの構成を示している。 一実施形態における表示装置の動作を示すタイミングチャートである。 一実施形態における表示装置の動作を示すタイミングチャートである。 一実施形態における表示装置の構成を示すブロック図である。 一実施形態における表示パネルの構成を示している。 一実施形態における表示装置の動作を示すタイミングチャートである。 一実施形態における表示装置の動作を示すタイミングチャートである。 一実施形態における表示装置の動作を示すタイミングチャートである。 一実施形態における表示装置の動作を示すタイミングチャートである。 一実施形態における表示装置の動作を示すタイミングチャートである。 一実施形態における表示ドライバの構成を示すブロック図である。 一実施形態における表示ドライバの構成を示すブロック図である。 一実施形態における表示ドライバの構成を示すブロック図である。

以下、添付図面を参照しながら、様々な実施形態を説明する。添付図面において、同一又は類似の構成要素を、同一又は対応する参照符号で参照することがある。

図１に示す実施形態では、表示装置１００が、表示パネル１と、表示ドライバ２とを備えている。一実施形態では、表示装置１００は、ホスト２００から表示ドライバ２に供給される画像データに応じて表示パネル１を駆動し、画像データに対応する画像を表示パネル１に表示するように構成されている。なお、本明細書でいう「一実施形態」とは、１つ以上の実施形態を意味しており、実施形態が１つに限定されることを意味していない。一実施形態では、ホスト２００として、アプリケーションプロセッサ、ＣＰＵ（central processing unit）、ＤＳＰ(digital signal processor)のようなプロセッサが使用される。

一実施形態では、表示パネル１は、画素アレイ３と、ゲートドライバ４とを備えている。

一実施形態では、画素アレイ３は、図２に示すように、ソース線５と、ゲート線６と、ソース線５とゲート線６とが交差する位置に配置された画素回路７とを備えている。一実施形態では、ソース線５は、表示ドライバ２に接続されており、各画素回路７の階調値に応じた電圧レベルを有する駆動信号８が表示ドライバ２からソース線５に供給される。一実施形態では、ゲート線６がアサートされると、当該ゲート線６に接続された画素回路７には、対応するソース線５に生成されている電圧が保持電圧として書き込まれる。

一実施形態では、ゲートドライバ４は、表示ドライバ２から受け取ったゲート制御信号９に応じてゲート線６を駆動する。一実施形態では、ゲート制御信号９は、ゲートクロック信号ＧＣＬＫと、ゲートスタートパルス信号ＧＳＰとを含んでいる。ゲート制御信号９は、更に、ゲートリセット信号ＧＲＳＴを含んでいてもよい。一実施形態では、ゲートドライバ４は、ゲートクロック信号ＧＣＬＫと同期して動作するシフトレジスタとして構成されている。一実施形態では、ゲートドライバ４は、ゲートスタートパルス信号ＧＳＰが活性化されると、ゲートクロック信号ＧＣＬＫに同期したシフト動作を開始する。このシフト動作により、シフトレジスタの各段に接続されたゲート線６が順次に選択され、アサートされる。ゲートドライバ４は、更に、ゲートリセット信号ＧＲＳＴに応じてシフトレジスタをリセットする機能を有していてもよい。このような実施形態では、ゲートドライバ４は、ゲートリセット信号ＧＲＳＴがアサートされると、以後、ゲート線６を駆動する動作を停止するように構成される。

図１に戻り、一実施形態では、表示ドライバ２は、インターフェース１１と、バッファメモリ１２と、画像処理ＩＰ(intellectual property)コア１３と、ラインラッチ１４と、ソースドライバ１５と、データエラー検出回路部１６と、パネルインターフェース１７とを備えている。

一実施形態では、インターフェース１１は、ホスト２００とデータ通信を行い、ホスト２００から表示ドライバ２による表示パネル１の駆動に用いられる様々なデータを受け取る。一実施形態では、ホスト２００から供給されるデータは、画素回路７のそれぞれの階調値を指定する画像データを含んでいる。一実施形態では、インターフェース１１は、ホスト２００から受け取った画像データを順次にバッファメモリ１２に転送する。

一実施形態では、バッファメモリ１２、画像処理ＩＰコア１３、ラインラッチ１４、ソースドライバ１５、データエラー検出回路部１６及びパネルインターフェース１７は、ホスト２００から受け取ったデータに応じて、表示パネル１に供給すべき駆動制御信号、具体的には、駆動信号８及びゲート制御信号９を供給する信号供給回路部を構成する。

一実施形態では、バッファメモリ１２は、インターフェース１１から順次に受け取った画像データを一時的に保存する。一実施形態では、バッファメモリ１２は、一水平ラインの画素回路７、即ち、一本のゲート線６に接続された画素回路７に対応する画像データを保持する容量を有している。

一実施形態では、画像処理ＩＰコア１３は、バッファメモリ１２から受け取った画像データに対して所望の画像処理を行う。

一実施形態では、ラインラッチ１４は、画像処理ＩＰコア１３における画像処理によって得られた画像データを一時的に保存する。一実施形態では、ラインラッチ１４は、一水平ラインの画素回路７に対応する画像データを保持する容量を有している。

一実施形態では、ソースドライバ１５は、ラインラッチ１４から受け取った画像データに応じて各ソース線５に供給する駆動信号８を生成する。一実施形態では、駆動信号８が各画素回路７に書き込まれることで、各画素回路７に保持される保持電圧が更新される。

一実施形態では、データエラー検出回路部１６は、画像データにおけるデータエラーの発生を検出する。検出されるデータエラーの一例は、ホスト２００とインターフェース１１とのデータ通信において画像データに発生するデータエラーである。このデータエラーは、例えば、ホスト２００から表示ドライバ２へのデータ通信に用いられる信号線にＥＳＤ（electrostatic discharge）ノイズが印加された場合に発生し得る。データエラーはこれらに限定されない。一実施形態では、ホスト２００から送られてくるデータがＣＲＣ（cyclic redundancy check）符号を含んでおり、該ＣＲＣ符号を用いて画像データにおけるデータエラーの発生を検出していもよい。一実施形態では、データエラーの発生を検出すると、データエラー検出回路部１６は、データエラーの発生をソースドライバ１５及びパネルインターフェース１７に通知するデータエラー発生通知信号１８をアサートする。

一実施形態では、パネルインターフェース１７は、ゲート制御信号９を生成する。上述のように、ゲート制御信号９は、ゲートクロック信号ＧＣＬＫと、ゲートスタートパルス信号ＧＳＰとを含んでおり、更に、ゲートリセット信号ＧＲＳＴとを含んでいてもよい。

図３を参照して、一実施形態では、表示ドライバ２は、或る垂直同期期間における、或る水平ラインに対応する画像データにおけるデータエラーの検出に基づき、当該垂直同期期間において対応する画像データが未だ送信されていない水平ラインの画素回路７の保持電圧の更新をやめるように構成されてもよい。この場合、画像データが未だ送信されていない水平ラインの画素回路７には、前の垂直同期期間において当該画素回路７が保持していた保持電圧に依存する保持電圧が保持されることになる。多くの場合、現在の垂直同期期間に表示される画像は、前の垂直同期期間に表示された画像に類似しているから、このような動作によれば、画像データにデータエラーが発生した場合も、画像の乱れを抑制できる。

一実施形態では、表示装置１００は、下記のように動作してもよい。ホスト２００は、表示ドライバ２に垂直同期期間の開始を指示するＶｓｙｎｃパケットを送信した後、各水平ラインの画素回路７に対応する画像データを、表示ドライバ２に送信する。Ｖｓｙｎｃパケットは、図３において、記号“ｅｘｔ＿Ｖｓｙｎｃ”により示されている。

一実施形態では、表示ドライバ２にＶｓｙｎｃパケットが送信されると、表示ドライバ２の内部では、内部垂直同期信号ｉｎｔ＿Ｖｓｙｎｃがアサートされ、垂直同期期間が開始される。一実施形態では、内部垂直同期信号ｉｎｔ＿Ｖｓｙｎｃのアサートに応じて、パネルインターフェース１７は、ゲートクロック信号ＧＣＬＫのゲートドライバ４への供給を開始し、更に、ゲートスタートパルス信号ＧＳＰをアサートする。一実施形態では、ゲートドライバ４は、ゲートスタートパルス信号ＧＳＰのアサートに応じてシフト動作を開始し、ゲート線６を順次にアサートし始める。一実施形態では、ソースドライバ１５は、ゲート線６のアサートに同期して駆動信号８を各ソース線５に供給する。このような実施形態では、各水平ラインの画素回路７に駆動信号８の電圧レベルに対応する保持電圧が書き込まれ、画素回路７の保持電圧が更新される。図３には、水平ライン＃１、＃２の画素回路７に対応する画像データが表示ドライバ２に送信され、水平ライン＃１、＃２の画素回路７に駆動信号８の電圧レベルに対応する保持電圧が書き込まれる動作が図示されている。

一実施形態では、続く水平ライン＃３の画素回路７に対応する画像データにデータエラーが発生した場合、表示装置１００は、下記のように動作する。

一実施形態では、データエラーの発生を検出すると、データエラー検出回路部１６は、データエラー発生通知信号１８をアサートする。一実施形態では、データエラー発生通知信号１８のアサートに応じて、パネルインターフェース１７は、ゲートリセット信号ＧＲＳＴをアサートする。一実施形態では、ゲートリセット信号ＧＲＳＴがアサートされると、ゲートドライバ４は、現垂直同期期間の残りの期間において、以後、ゲート線６をアサートする動作を行わない。

データエラーの発生の検出以降、ソースドライバ１５は、データエラー発生通知信号１８のアサートに応じて、全てのソース線５に“黒”に対応する駆動信号８、言い換えれば、最低階調値に対応する電圧レベルを有する駆動信号８を供給してもよいし、その代わりに、全てのソース線５をハイインピーダンス状態（Ｈｉ−Ｚ）に設定してもよい。

このような実施形態では、データエラーが発生した垂直同期期間においてアサートされないゲート線６に接続された画素回路７への駆動信号８の書き込みは行われず、直前の垂直同期期間において画素回路７に保持されている保持電圧が保持される。結果として、データエラーが発生した垂直同期期間においては、水平ライン＃１、＃２の画素回路７についてのみ保持電圧の更新が行われ、残りの水平ラインの画素回路７には、直前の垂直同期期間に保持されていた保持電圧が残存することになる。多くの場合、現在の垂直同期期間に表示される画像は前の垂直同期期間に表示された画像に類似しているから、このような動作が行われた場合でも、ユーザは画像の乱れを認識しにくい。よって、画像データにデータエラーが発生した場合も、画像の乱れを抑制できる。

他の実施形態では、図４に示すように、データエラーが検出されたときに、パネルインターフェース１７が、ゲートリセット信号ＧＲＳＴをアサートし、更に、ゲートクロック信号ＧＣＬＫの供給を停止してもよい。このような動作によれば、消費電力を低減できる。

図５に示すように、表示パネル１にマルチプレクサ回路部２１が集積化され、時分割駆動が行われてもよい。一実施形態では、図６に示すように、マルチプレクサ回路部２１が、３本のあたりに１つのマルチプレクサ２２を備えている。一実施形態では、各マルチプレクサ２２の共通接続ノード２６は、表示ドライバ２のソースドライバ１５に接続されている。一実施形態では、各マルチプレクサ２２は、ＭＯＳスイッチ２３、２４、２５を備えており、各マルチプレクサ２２は、共通接続ノード２６を、対応する３本のソース線５のいずれかに選択的に接続するように構成されている。

一実施形態では、共通接続ノード２６に接続されるソース線５、即ち、ソースドライバ１５に接続されるソース線５の選択は、表示ドライバ２から供給される選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３に応じて行われる。一実施形態では、選択信号ＳＥＬ１がアサートされると、各マルチプレクサ２２のＭＯＳスイッチ２３がオンされ、各マルチプレクサ２２は、ＭＯＳスイッチ２３が接続されたソース線５をソースドライバ１５に接続する。一実施形態では、選択信号ＳＥＬ２がアサートされると、ＭＯＳスイッチ２４がオンされ、各マルチプレクサ２２は、ＭＯＳスイッチ２４に接続されたソース線５をソースドライバ１５に接続する。一実施形態では、選択信号ＳＥＬ３がアサートされると、ＭＯＳスイッチ２５がオンされ、各マルチプレクサ２２は、ＭＯＳスイッチ２５が接続されたソース線５をソースドライバ１５に接続する。一実施形態では、選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３の全てがディアサートされている場合、全てのソース線５がソースドライバ１５から切り離され、ハイインピーダンス状態になる。

一実施形態では、各水平同期期間において、選択信号ＳＥＬ１〜ＳＥＬ３が順次にアサートされ、選択信号ＳＥＬ１〜ＳＥＬ３のアサートに同期して選択されたソース線５に駆動信号８が供給されることで、各画素回路７の保持電圧が更新される。

なお、図６には、マルチプレクサ回路部２１の各マルチプレクサ２２が３本のソース線５のうちから選択したソース線５をソースドライバ１５に接続する構成が図示されているが、各マルチプレクサ２２が選択するソース線５の数は３に限られない。

時分割駆動が行われる場合も、図３、図４に示された動作と同様の動作により、ユーザによって認識される画像の乱れを抑制可能である。一実施形態では、図７に示すように、データエラーが検出されると、パネルインターフェース１７は、ゲートリセット信号ＧＲＳＴをアサートする。これにより、ゲートドライバ４は、現垂直同期期間の残りの期間において、以後、ゲート線６をアサートする動作を行わない。一実施形態では、現垂直同期期間においてアサートされなかったゲート線６に接続された画素回路７への保持電圧の書き込みは行われず、このような画素回路７については、直前の垂直同期期間において保持されている保持電圧が維持される。このような動作によれば、画像の乱れを抑制できる。

図７に示す動作においても、パネルインターフェース１７は、ゲートクロック信号ＧＣＬＫの供給を停止してもよく、それに代えて又はそれに加えて、現垂直同期期間の残りの期間において選択信号ＳＥＬ１〜ＳＥＬ３をディアサートしてソース線５をハイインピーダンス状態に設定してもよい。

図８に示すように、パネルインターフェース１７が、ゲートリセット信号ＧＲＳＴの代わりに、又は、ゲートリセット信号ＧＲＳＴに加えて、ゲートマスク信号ＧＭＳＫをゲートドライバ４に供給してもよい。一実施形態では、ゲートマスク信号ＧＭＳＫは、全てのゲート線６のアサートを禁止するための信号である。一実施形態では、ゲートマスク信号ＧＭＳＫがアサートされている間、ゲートドライバ４は、ゲート線６をアサートすることが禁止され、全てのゲート線６を無条件でディアサートする。

この場合、パネルインターフェース１７は、データエラーが検出されると、データエラー発生通知信号１８のアサートに応じて、現垂直同期期間の残りの期間において、ゲートマスク信号ＧＭＳＫをアサートしてもよい。一実施形態では、ゲートマスク信号ＧＭＳＫがアサートされている間、ゲートドライバ４は、ゲート線６をアサートする動作を行わない。一実施形態では、現垂直同期期間においてアサートされなかったゲート線６に接続された画素回路７への駆動信号８の書き込みは行われず、このような画素回路７については、直前の垂直同期期間において保持されている保持電圧が保持される。このような動作によれば、ユーザによって認識される画像の乱れを抑制できる。

なお、図８の動作は、図１、図２に示す表示装置１００のみならず、図５、図６に示す表示パネル１にマルチプレクサ回路部２１が集積化された構成の表示装置１００Ａにも適用可能である。この場合、データエラーが検出された後、パネルインターフェース１７は、現垂直同期期間の残りの期間において選択信号ＳＥＬ１〜ＳＥＬ３をディアサートし、これにより、ソース線５をハイインピーダンス状態に設定してもよい。

図９に示す実施形態では、図１、図２に示す表示装置１００において、ソースドライバ１５が、データエラーが検出された後、現垂直同期期間の残りの期間においてソース線５をハイインピーダンス状態に設定する。一実施形態では、図４、図７、図８の動作とは異なり、データエラーが検出された後も、ゲート線６を逐次にアサートする動作は継続して行われる。一実施形態では、ゲート線６がアサートされると、当該ゲート線６に接続された画素回路７には、ソース線５に生成された電圧が保持電圧として書き込まれる。

このような動作でも、直前の垂直同期期間に表示される画像とある程度の相関性がある画像が表示されるので、画像の乱れを抑制できる。例えば、表示パネル１がＮ本のゲート線６を有している、即ち、水平ライン＃１〜＃Ｎの画素回路７を備えている表示装置１００において、図９に示すように、水平ライン＃３の画像データにデータエラーが発生した場合について議論する。

一実施形態では、水平ライン＃１、＃２の画素回路７については、現垂直同期期間に表示ドライバ２に送信された画像データに応じた保持電圧が書き込まれる。

一実施形態では、水平ライン＃３の画素回路７については、現垂直同期期間において、直前の垂直同期期間において水平ライン＃３の画素回路７に保持されている保持電圧と同一ではないが依存する保持電圧が書き込まれる。このような実施形態では、直前の垂直同期期間において水平ライン＃３の画素回路７に保持される保持電圧は、直前の垂直同期期間に表示ドライバ２に送信された画像データに依存しているので、結果として、直前の垂直同期期間に表示ドライバ２に送信された画像データに依存する保持電圧が、現垂直同期期間において水平ライン＃３の画素回路７に書き込まれることになる。

一実施形態では、水平ライン＃４の画素回路７については、現垂直同期期間において、直前の垂直同期期間において水平ライン＃３、＃４の画素回路７に保持されている保持電圧に依存する保持電圧が書き込まれる。このような実施形態では、結果として、直前の垂直同期期間に表示ドライバ２に送信された、水平ライン＃３、＃４に対応する画像データに依存する保持電圧が、現垂直同期期間において水平ライン＃４の画素回路７に書き込まれることになる。

一実施形態では、以下同様に、水平ライン＃ｉの画素回路７は、現垂直同期期間において、直前の垂直同期期間において水平ライン＃３〜＃ｉの画素回路７に保持されている保持電圧に依存する保持電圧が書き込まれる。このような実施形態では、結果として、直前の垂直同期期間に表示ドライバ２に送信された、水平ライン＃３〜＃ｉに対応する画像データに依存する保持電圧が、現垂直同期期間において水平ライン＃ｉの画素回路７に書き込まれることになる。

水平ライン＃３〜＃Ｎの画素回路７については、直前の垂直同期期間に表示ドライバ２に送信された画像データに依存した保持電圧が書き込まれる上述の実施形態では、水平ライン＃３〜＃Ｎの画素回路７により現垂直同期期間において表示される画像は、直前の垂直同期期間に表示される画像と一定程度の相関性がある。これは、ユーザによって認識される画像の乱れの抑制に寄与する。

図５、図６に示す表示パネル１にマルチプレクサ回路部２１が集積化された構成の表示装置１００Ａについては、図１０に示すように、データエラーが検出された後、現垂直同期期間の残りの期間において、パネルインターフェース１７が、現垂直同期期間の残りの期間において選択信号ＳＥＬ１〜ＳＥＬ３をディアサートし、これによりソース線５をハイインピーダンス状態に設定してもよい。このとき、ソースドライバ１５が、その出力をハイインピーダンス状態に設定してもよい。このような動作でも、直前の垂直同期期間に表示される画像とある程度の相関性がある画像が表示されるので、ユーザによって認識される画像の乱れを抑制できる。

図１１に示す実施形態では、ある水平ラインの画素回路７に対応する画像データにおけるデータエラーの検出に基づき、現垂直同期期間の残りの期間において、最後に正常に受信された水平ラインの画素回路７の画像データに応じて駆動信号８が生成される。図１１には、水平ライン＃３の画素回路７の画像データにデータエラーが発生した場合の表示装置１００、１００Ａの動作が示されている。一実施形態では、現垂直同期期間の残りの期間において、水平ライン＃３〜＃Ｎの画素回路７の駆動においては、最後に正常に受信された水平ライン＃２の画素回路７の画像データに応じて駆動信号８が生成される。このような動作でも、本来、表示すべき画像とある程度の相関性がある画像が表示されるので、ユーザによって認識される画像の乱れを抑制できる。

図１２に示す実施形態では、表示ドライバ２Ａが、フレームメモリ３１と、フレームメモリコントローラ３２とを備えている。

一実施形態では、フレームメモリ３１は、バッファメモリ１２から画像データを受け取って一時的に保存する。一実施形態では、フレームメモリ３１は、１フレーム画像、各垂直同期期間に表示される画像に対応する画像データを保存可能である容量を有している。

一実施形態では、１フレーム画像の画像データが複数の画像データブロックに分割され、該複数の画像データブロックが、順次に表示ドライバ２Ａに転送されてバッファメモリ１２に格納される。バッファメモリ１２に格納された画像データブロックは、順次にフレームメモリ３１に転送される。フレームメモリ３１は、それぞれが１つの画像データブロックを格納するように構成されたメモリ領域を備えている。一実施形態では、１フレーム画像に対応する画像データがＮ個の画像データブロックを含み、メモリ領域の数はＮである。図１２では、これらのＮ個のメモリ領域が、符号３３_１〜３３_Ｎにより示されている。一実施形態では、メモリ領域３３_１〜３３_Ｎが、それぞれ、Ｎ個の画像データブロックをそれぞれに格納するために用いられる。

一実施形態では、フレームメモリ３１のメモリ領域３３_１〜３３_Ｎに格納された画像データブロックは、順次に画像処理ＩＰコア１３に転送される。一実施形態では、画像処理ＩＰコア１３は、フレームメモリ３１から順次に受け取った画像データブロックに対して画像処理を行う。一実施形態では、この画像処理によって生成された画像データがソースドライバ１５に転送され、表示パネル１の各画素回路７の駆動に用いられる。

一実施形態では、フレームメモリコントローラ３２は、フレームメモリ３１への画像データブロックの書き込み、及び、フレームメモリ３１からの画像データブロックの読み出しを制御する。一実施形態では、フレームメモリコントローラ３２は、バッファメモリ１２からフレームメモリ３１に画像データブロックを転送する際、画像データブロックを書き込むべきメモリ領域３３を選択する。一実施形態では、加えて、フレームメモリコントローラ３２は、フレームメモリ３１から画像処理ＩＰコア１３に画像データブロックを転送する際、画像データブロックを読み出すべきメモリ領域３３を選択する。

一実施形態では、フレームメモリコントローラ３２には、データエラー検出回路部１６からデータエラー発生通知信号１８が供給されており、フレームメモリコントローラ３２は、データエラー発生通知信号１８に応じて、即ち、画像データブロックにおけるデータエラーの発生に応じて画像データの書き込み及び読み出しを制御するように構成されている。検出されるデータエラーの一例は、ホスト２００とインターフェース１１とのデータ通信において画像データブロックに発生するデータエラーである。このデータエラーは、例えば、ホスト２００から表示ドライバ２Ａへのデータ通信に用いられる信号線にＥＳＤノイズが印加された場合に発生し得る。データエラーは、これらに限定されない。

図１２の実施形態では、ある画像データブロックにおけるデータエラーの検出に基づき、当該画像データブロックのフレームメモリ３１への転送及び書込みがスキップされる。

一実施形態では、或る垂直同期期間に表示すべき画像の画像データを表示ドライバ２Ａに送信するときに、メモリ領域３３_ｉに対応する画像データブロックにデータエラーが発生する。

このような実施形態では、フレームメモリコントローラ３２は、メモリ領域３３_ｉに対応する画像データブロックのフレームメモリ３１への転送及び書込みが行われないようにフレームメモリ３１を制御する。一実施形態では、データエラーが発生しなかった画像データブロックは、対応するメモリ領域３３に転送されて書き込まれる。このような実施形態では、メモリ領域３３_ｉについては、直前の垂直同期期間に表示すべき画像の画像データブロックが更新されずに残存し、メモリ領域３３_ｉ以外のメモリ領域３３については、該或る垂直同期期間に表示すべき画像の画像データブロックが書き込まれる。

一実施形態では、該或る垂直同期期間において画像を表示する場合、フレームメモリ３１のメモリ領域３３_１〜３３_Ｎから順次に画像データブロックが読み出され、読み出された画像データブロックに応じて表示パネル１の画素回路７が駆動される。このような実施形態では、データエラーが発生しなかった画像データブロックに対応する画素回路７は、該或る垂直同期期間に表示すべき画像の画像データに応じて駆動される。一方、データエラーが発生した画像データブロックに対応する画素回路７は、一実施形態では、直前の垂直同期期間に表示された画像の、対応する画像データブロックに応じて駆動される。多くの場合、ある垂直同期期間に表示される画像は直前の垂直同期期間に表示された画像に類似しているから、このような動作を行うことにより、データエラーが発生した場合にユーザが認識する画像の乱れを抑制することができる。

図１３に示す実施形態では、或る垂直同期期間に表示すべき画像の画像データの表示ドライバ２Ａへの送信において、ある画像データブロックにデータエラーが発生した場合、それ以降に送信される画像データブロックのフレームメモリ３１への転送及び書込みが停止される。

一実施形態では、或る垂直同期期間に表示すべき画像の画像データの表示ドライバ２Ａへの送信において、メモリ領域３３_ｉに対応する画像データブロックにデータエラーが発生する。このような実施形態では、フレームメモリコントローラ３２は、メモリ領域３３_ｉに対応する画像データブロック及びそれ以降に送信される画像データブロックのフレームメモリ３１への転送及び書き込みが行われないようにフレームメモリ３１を制御する。このような動作の結果、メモリ領域３３_１〜３３_ｉ−１には、該或る垂直同期期間に表示すべき画像の画像データブロックが書き込まれる。一方、メモリ領域３３_ｉ〜３３_Ｎには、一実施形態では、直前の垂直同期期間に表示すべき画像の、対応する画像データブロックが更新されずに残存する。多くの場合、ある垂直同期期間に表示される画像は直前の垂直同期期間に表示された画像に類似しているから、このような動作を行うことにより、データエラーが発生した場合にユーザが認識する画像の乱れを抑制することができる。

図１４に示す実施形態では、表示ドライバ２Ｂは、複数の画像データブロック、具体的には、ｍ個の画像データブロックを単位として圧縮処理を行い、この圧縮処理で得られた圧縮画像データをフレームメモリ３１に保存するように構成されている。このような構成は、一実施形態では、１フレーム画像の画像データに含まれる画像データブロックの数Ｎが、ｍで割り切れる場合に適用される。一実施形態では、バッファメモリ１２は、ｍ個の画像データブロックを保持する容量を有している。

一実施形態では、表示ドライバ２Ｂには、圧縮回路３４と展開回路３５とが設けられる。一実施形態では、圧縮回路３４は、バッファメモリ１２から画像データブロックを受け取り、受け取った画像データブロックに対して圧縮処理を行って圧縮画像データを生成する。一実施形態では、圧縮回路３４は、ｍ個の画像データブロックを単位として圧縮処理を行うように構成されている。一実施形態では、圧縮回路３４は、生成した圧縮画像データをフレームメモリ３１に送る。一実施形態では、フレームメモリ３１は、Ｎ／ｍ個のメモリ領域３３_１〜３３_Ｎ／ｍを有している。一実施形態では、各メモリ領域３３は、対応するｍ個の画像データブロックから生成した圧縮画像データを保存可能である容量を有している。一実施形態では、展開回路３５は、フレームメモリ３１から受け取った圧縮画像データを展開して展開画像データを生成し、該展開画像データをラインラッチ１４に供給する。一実施形態では、ソースドライバ１５は、該展開画像データをラインラッチ１４から受け取り、受け取った展開画像データに応じて各ソース線５に供給する駆動信号８を生成する。

図１４の実施形態では、ある画像データブロックにおいてデータエラーが発生した場合、その画像データブロックに基づいて生成される圧縮画像データのフレームメモリ３１への転送及び書込みがスキップされる。

一実施形態では、或る垂直同期期間に表示すべき画像の画像データの表示ドライバ２への送信において、（ｉ×ｍ＋１）番目〜（（ｉ＋１）×ｍ）番目の画像データブロックのいずれかにデータエラーが発生する。ここで、ｉは、０以上（Ｎ／ｍ−１）以下の整数である。

このような実施形態では、フレームメモリコントローラ３２は、（ｉ×ｍ＋１）番目〜（（ｉ＋１）×ｍ）番目の画像データブロックから生成した圧縮画像データのフレームメモリ３１への転送及び書込みが行われないようにフレームメモリ３１を制御する。一実施形態では、（ｉ×ｍ＋１）番目〜（（ｉ＋１）×ｍ）番目の画像データブロックは、メモリ領域３３_ｉに格納すべき圧縮画像データに使用されるので、結果として、メモリ領域３３_ｉに格納すべき圧縮画像データは更新されない。一実施形態では、メモリ領域３３_ｉには、直前の垂直同期期間に表示すべき画像に対応する圧縮画像データが更新されずに残存する。一実施形態では、データエラーが発生しなかった画像データブロックから生成された圧縮画像データは、フレームメモリ３１の対応するメモリ領域３３に格納される。一実施形態では、メモリ領域３３_ｉ以外のメモリ領域３３については、該或る垂直同期期間に表示すべき画像に対応する圧縮画像データが書き込まれる。

一実施形態では、該或る垂直同期期間において画像を表示する場合、フレームメモリ３１のメモリ領域３３_１〜３３_Ｎ／ｍから順次に画像データが読み出され、読み出された画像データに応じて表示パネル１の画素回路７が駆動される。このような動作では、（ｉ×ｍ＋１）番目〜（（ｉ＋１）×ｍ）番目の画像データブロック以外の画像データブロックに対応する画素回路７は、該或る垂直同期期間に表示すべき画像の画像データブロックに応じて駆動される。一方、（ｉ×ｍ＋１）番目〜（（ｉ＋１）×ｍ）番目の画像データブロックに対応する画素回路７は、一実施形態では、直前の垂直同期期間に表示された画像の、対応する画像データブロックに応じて駆動される。多くの場合、ある垂直同期期間に表示される画像は直前の垂直同期期間に表示された画像に類似しているから、このような動作を行うことにより、データエラーが発生した場合にユーザが認識する画像の乱れを抑制することができる。

図１３に示す動作と同様に、或る垂直同期期間に表示すべき画像の画像データの表示ドライバ２Ｂへの送信において、ある画像データブロックにデータエラーが発生した場合に、データエラーが発生した画像データブロックに基づいて生成される圧縮画像データ及び、それ以降に送信される画像データブロックに基づいて生成される圧縮画像データのフレームメモリ３１への転送及び書込みがスキップされてもよい。

一実施形態では、或る垂直同期期間に表示すべき画像の画像データの表示ドライバ２への送信において、（ｉ×ｍ＋１）番目〜（（ｉ＋１）×ｍ）番目の画像データブロックのいずれかにデータエラーが発生する。ここで、ｉは、０以上（Ｎ／ｍ−１）以下の整数である。このような実施形態では、フレームメモリコントローラ３２は、（ｉ×ｍ＋１）番目〜（（ｉ＋１）×ｍ）番目の画像データブロック及びそれ以降に送信される画像データブロックに基づいて生成される圧縮画像データのフレームメモリ３１への転送及び書き込みが行われないようにフレームメモリ３１を制御する。

このような動作の結果、一実施形態では、メモリ領域３３_１〜３３_ｉ−１には、該或る垂直同期期間に表示すべき画像に対応する圧縮画像データが書き込まれる。一方、メモリ領域３３_ｉ〜３３_Ｎ／ｍには、一実施形態では、直前の垂直同期期間に表示すべき画像に対応する圧縮画像データが更新されずに残存する。多くの場合、ある垂直同期期間に表示される画像は直前の垂直同期期間に表示された画像に類似しているから、このような動作を行うことによっても、データエラーが発生した場合にユーザが認識する画像の乱れを抑制することができる。

以上には、本開示の様々な実施形態が具体的に記載されているが、本開示に記載された技術は、様々な変更と共に実施され得る。

１００、１００Ａ：表示装置
２００ ：ホスト
１ ：表示パネル
２、２Ａ、２Ｂ：表示ドライバ
３ ：画素アレイ
４ ：ゲートドライバ
５ ：ソース線
６ ：ゲート線
７ ：画素回路
８ ：駆動信号
９ ：ゲート制御信号
１１ ：インターフェース
１２ ：バッファメモリ
１３ ：画像処理ＩＰコア
１４ ：ラインラッチ
１５ ：ソースドライバ
１６ ：データエラー検出回路部
１７ ：パネルインターフェース
１８ ：データエラー発生通知信号
２１ ：マルチプレクサ回路部
２２ ：マルチプレクサ
２３、２４、２５：ＭＯＳスイッチ
２６ ：共通接続ノード
３１ ：フレームメモリ
３２ ：フレームメモリコントローラ
３３ ：メモリ領域
３４ ：圧縮回路
３５ ：展開回路

Claims (20)

1. 画像データを外部から受け取るインターフェースと、
   前記画像データに応じて表示パネルに駆動制御信号を供給する信号供給回路部
   とを備え、
   前記信号供給回路部は、第１垂直同期期間における第１水平ラインに対応する画像データにおけるデータエラーの検出に基づき、前記第１水平ラインの第１画素回路及び前記第１垂直同期期間において前記第１画素回路よりも後に駆動される第２水平ラインの第２画素回路が、前記第１垂直同期期間において、前記第１垂直同期期間の前の第２垂直同期期間における保持電圧に依存した保持電圧を保持するように前記駆動制御信号を前記表示パネルに供給するように構成された
   表示ドライバ。
2. 前記信号供給回路部が、前記第１垂直同期期間の前記データエラーの検出の後の期間において、前記表示パネルの前記第１垂直同期期間において未だアサートされていないゲート線をアサートしないように前記駆動制御信号を前記表示パネルに供給する
   請求項１に記載の表示ドライバ。
3. 前記信号供給回路部が、前記表示パネルに設けられたゲートドライバのシフトレジスタをリセットするゲートリセット信号を前記データエラーの検出に応じて生成するように構成された
   請求項２に記載の表示ドライバ。
4. 前記信号供給回路部が、前記シフトレジスタのシフト動作に用いられるゲートクロック信号を前記ゲートドライバに供給するように構成されており、
   前記信号供給回路部が、前記第１垂直同期期間の前記データエラーの検出の後の期間において、前記ゲートクロック信号の前記ゲートドライバへの供給を停止する
   請求項３に記載の表示ドライバ。
5. 前記表示パネルに設けられたゲートドライバが、前記表示パネルのゲート線のアサートをゲートマスク信号によって禁止可能であるように構成されており、
   前記信号供給回路部は、前記第１垂直同期期間の前記データエラーの検出の後の期間において前記ゲート線のアサートを禁止するように前記ゲートマスク信号を生成するように構成された
   請求項１に記載の表示ドライバ。
6. 前記信号供給回路部は、前記第１垂直同期期間の前記データエラーの検出の後、前記第１垂直同期期間の完了まで前記表示パネルのソース線をハイインピーダンスに設定するように構成された
   請求項１に記載の表示ドライバ。
7. 前記表示パネルが複数のソース線のうちから選択したソース線を前記信号供給回路部のソースドライバに接続するように構成されたマルチプレクサ回路部を備えており、
   前記信号供給回路部が、前記第１垂直同期期間の前記データエラーの検出の後、前記第１垂直同期期間の完了まで前記ソース線のいずれも選択しないように前記マルチプレクサ回路部による前記ソース線の選択を制御する選択信号を前記マルチプレクサ回路部に供給する
   請求項１に記載の表示ドライバ。
8. 画像データを外部から受け取るインターフェースと、
   表示パネルに駆動信号を供給する信号供給回路部
   とを備え、
   前記信号供給回路部は、第１垂直同期期間における第１水平ラインに対応する第１画像データにおけるデータエラーの検出に基づき、前記第１垂直同期期間において前記データエラーの検出の後に駆動される第２水平ラインの画素回路に、前記第１垂直同期期間の前記データエラーの検出の前に前記インターフェースに送信された第２画像データに応じた駆動信号を供給するように構成された
   表示ドライバ。
9. インターフェースと、
   表示パネルに駆動信号を供給する信号供給回路部
   とを備え、
   前記信号供給回路部は、フレームメモリを備えており、
   前記信号供給回路部は、前記インターフェースが受信した画像データの第１画像データブロックにおけるデータエラーの検出に基づき、前記フレームメモリに前記第１画像データブロックを書き込まないように構成された
   表示ドライバ。
10. 前記信号供給回路部は、第１垂直同期期間に対応する画像データのうちの前記第１画像データブロックにおける前記データエラーの検出に基づき、前記第１垂直同期期間に対応する画像を表示するときに、前記第１垂直同期期間より前の第２垂直同期期間に対応する画像データブロックに応じて前記第１画像データブロックに対応する画素回路を駆動するように構成された
    請求項９に記載の表示ドライバ。
11. 前記信号供給回路部は、第１垂直同期期間に対応する画像データのうちの前記第１画像データブロックにおける前記データエラーの検出に基づき、前記第１垂直同期期間に対応する前記画像データのうちの前記データエラーの検出より後に受信した第２画像データブロックを前記フレームメモリに書き込まないように構成された
    請求項９に記載の表示ドライバ。
12. 前記第１垂直同期期間に対応する前記画像データのうちの前記第１画像データブロックにおける前記データエラーの検出に基づき、前記第１垂直同期期間に対応する画像を表示するときに、前記第１垂直同期期間より前の第２垂直同期期間に対応する画像データブロックに応じて、前記第１画像データブロック及び前記第２画像データブロックに対応する画素回路を駆動するように構成された
    請求項１１に記載の表示ドライバ。
13. 前記信号供給回路部が、前記インターフェースから受け取った前記画像データを圧縮して圧縮画像データを生成し、前記圧縮画像データを前記フレームメモリに書き込むように構成されており、
    前記信号供給回路部は、前記第１画像データブロックに前記データエラーを検出したとき、前記フレームメモリにおいて前記第１画像データブロックに対応する前記圧縮画像データを更新しないように構成された
    請求項９に記載の表示ドライバ。
14. 画像データを外部から受け取ることと、
    前記画像データに応じて表示パネルに駆動制御信号を供給すること
    とを含み、
    前記駆動制御信号を前記表示パネルに供給することは、第１垂直同期期間における第１水平ラインに対応する画像データにおけるデータエラーの検出に基づき、前記第１水平ラインの第１画素回路及び前記第１垂直同期期間において前記第１画素回路よりも後に駆動される第２水平ラインの第２画素回路が、前記第１垂直同期期間において、前記第１垂直同期期間の前の第２垂直同期期間における保持電圧に依存した保持電圧を保持するように前記駆動制御信号を前記表示パネルに供給することを含む
    表示ドライバの動作方法。
15. 前記駆動制御信号を前記表示パネルに供給することが、前記第１垂直同期期間の前記データエラーの検出の後の期間において、前記表示パネルの前記第１垂直同期期間において未だアサートされていないゲート線をアサートしないように前記駆動制御信号を前記表示パネルに供給することを含む
    請求項１４に記載の動作方法。
16. 前記駆動制御信号を前記表示パネルに供給することが、前記表示パネルに設けられたゲートドライバのシフトレジスタをリセットするゲートリセット信号を前記データエラーの検出に応じて生成するように構成された
    請求項１５に記載の動作方法。
17. 前記駆動制御信号を前記表示パネルに供給することが、
    前記シフトレジスタのシフト動作に用いられるゲートクロック信号を前記ゲートドライバに供給することと、
    前記第１垂直同期期間の前記データエラーの検出の後の期間において、前記ゲートクロック信号の前記ゲートドライバへの供給を停止することとを含む
    請求項１６に記載の動作方法。
18. 前記表示パネルに設けられたゲートドライバが、前記表示パネルのゲート線のアサートをゲートマスク信号によって禁止可能であるように構成されており、
    前記駆動制御信号を前記表示パネルに供給することが、前記第１垂直同期期間の前記データエラーの検出の後の期間において前記ゲート線のアサートを禁止するように前記ゲートマスク信号を生成することを含む
    請求項１４に記載の動作方法。
19. 前記駆動制御信号を前記表示パネルに供給することが、前記第１垂直同期期間の前記データエラーの検出の後、前記第１垂直同期期間の完了まで前記表示パネルのソース線をハイインピーダンスに設定することを含む
    請求項１４に記載の動作方法。
20. 前記表示パネルが複数のソース線のうちから選択したソース線をソースドライバに接続するように構成されたマルチプレクサ回路部を備えており、
    前記駆動制御信号を前記表示パネルに供給することが、前記第１垂直同期期間の前記データエラーの検出の後、前記第１垂直同期期間の完了まで前記ソース線のいずれも選択しないように前記マルチプレクサ回路部による前記ソース線の選択を制御する選択信号を前記マルチプレクサ回路部に供給することを含む
    請求項１４に記載の動作方法。

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