JP4576836B2 - 画素回路、電気光学装置および電子機器 - Google Patents

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Description

本発明は、データ線を介した画素回路への書き込みを、高速化する技術に関する。
携帯可能な電子機器には、薄型化や軽量化などが要求されるので、電子機器の表示装置
には、この要求に適した液晶素子や有機EL素子などの電気光学素子が用いられる。この
ような電気光学素子を用いた表示装置は、もともと低消費電力であるが、近年の電子機器
には、連続使用時間の拡大や電池の小型化など様々な理由により、表示装置単体のさらな
る低消費電力化も強く求められている。ここで、この種の表示装置は、表示内容に関係な
く、1フィールド(垂直走査期間)毎に各画素の状態を書き換える(リフレッシュする)
ので、各画素を駆動する駆動回路やその制御回路などによって電力が消費されて、低消費
電力化を阻害する要因があった。そこで、図16に示されるように、走査線112とデー
タ線114との交差部分に設けられる画素回路110’を次のように構成する技術が提案
された。詳細には、画素回路110’では、スタティック型のメモリ回路120と、この
メモリ回路120の保持内容に応じて、オフ信号Voffまたはオン信号Vonを選択する選
択回路130とを持たせ、選択されたいずれかの信号を画素電極118に印加させる構成
にさせる。ここで、液晶素子140は、画素電極118と電圧LCcomが印加された対向
電極108との間に液晶105が挟持されて、オフ信号Voffが選択された場合には電圧
が印加されずオフし、オン信号Vonが選択された場合には電圧が印加されてオンする構成
となっている(特許文献1参照)。
なお、図16において、トランジスタ116は、そのゲートが走査線112に接続され
、そのソースがデータ線114に接続され、そのドレインがメモリ回路120の入力端に
接続されている。このため、走査線112に供給される走査信号がHレベルになると、ト
ランジスタ116はオンして、データ線114から、オフ信号Voffまたはオン信号Von
のいずれかを指示するデータビットを取り込んで、メモリ回路120に供給する。
この技術では、メモリのリフレッシュが不要となるので、静止画を表示するであれば、
駆動回路等を動作させないで済み、その分、低消費電力化が図られる。
ところで、この技術に係る画素は、瞬間的にみるとオフまたはオンの2値表示しかでき
ないので、階調表示する場合には、1フィールドの期間を複数のサブフィールドの期間に
分割するとともに、1フィールドのうち、オンさせるサブフィールドの期間の割合を制御
する駆動方法(サブフィールド駆動方法)が採用される(特許文献2参照)。
特開2002−297082号公報(図1参照) 特開2001−159883号公報(図7参照)
上記サブフィールド駆動方法では、画素に対してオフまたはオンを指示するデータビッ
トの書き込み回数が、1垂直走査期間において1回だけであった駆動方法と比較すると、
サブフィールドの分割数にまで増えるので、サブフィールドでの書き込みを短時間で済ま
せることが要求される。
しかしながら、上述した図16に示されるような構成では、1本のデータ線114にト
ランジスタ116のソースが1列分の画素に相当する個数だけ接続されるので、トータル
の寄生容量が無視できない結果、書き込み動作を短時間で完了することができない、とい
う問題があった。この問題は、解像度が高くなって1列分の画素数が多くなった場合や、
階調数が多くなってサブフィールドが短くなる場合において、特に顕著となる。
なお、サブフィールド駆動方法によれば静止画を表示する場合であっても、サブフィー
ルド毎にメモリ回路120の記憶内容を更新する場合があるので、駆動回路等を動作させ
ないことによる低消費電力化の効果は若干低下する。ただし、データ線114に供給する
信号が画素のオフまたはオンを指示する2値的なデータビットになるので、画素回路11
0’までアナログ変換を伴わずにデジタルで処理できる、というメリットの方が大きい。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、画素のオフ
またはオンを指示するデータビットを、データ線を介して画素回路に高速に書き込むこと
が可能な画素回路、電気光学装置および電子機器を提供することにある。
上記課題を解決するために、本発明に係る画素回路は、複数の走査線と複数のデータ線との交差に対応して設けられる画素回路であって、前記走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記走査線に供給される走査信号によってオンオフする第1トランジスタと、前記データ線にゲートが接続され、前記第1トランジスタのドレインにソースが接続され、前記電源電圧の電圧基準となる給電線にドレインが繋がれる第2トランジスタであって、前記第1トランジスタがオンしたとき、前記ゲートの入力レベルを反転した信号をドレインに出力する第2トランジスタと、前記第2トランジスタのドレインに出力される出力信号を保持する保持回路と、前記保持回路に保持された信号の論理レベルが一方である場合に画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第2否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第2否定回路を介して供給されるオン信号を選択し、前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第1否定回路であって前記極性信号の反転信号を論理反転する第1否定回路を介して供給されるオフ信号を選択する選択回路と、前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子とを具備し、自画素回路と共通する前記走査線に接続される他の画素回路であって前記第1否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが接続される第3トランジスタが含まれており、前記第1トランジスタがオンしたとき、前記第3トランジスタのゲートの入力レベルを反転した信号がそのドレインから出力されるように、当該第3トランジスタのソースに前記第1トランジスタのドレインが共通接続されることを特徴とする。この画素回路では、第2トランジスタのゲートがデータ線に接続される。ゲートに寄生する容量は、トランジスタのソースに寄生する容量よりも遙かに少ないので、データ線全体に寄生する容量は減少する結果、それだけ高速な書き込みが可能となる。また、この態様によれば、第1トランジスタの数が装置全体でみたときに減少するので、構成の簡易化や歩留まりの向上などが図られる。
本発明に係る別の画素回路は、走査信号を供給する第1走査線と、当該走査信号を論理反転させた走査信号を供給する第2走査線との組を、前記第1及び第2走査線の延在方向に直交する方向に複数含んでなる複数の走査線と、複数のデータ線との交差に対応して設けられる画素回路であって、前記第1走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記第1走査線に供給される走査信号によってオンオフする第1トランジスタと、前記データ線にゲートが接続され、前記第1トランジスタのドレインにソースが接続される第2トランジスタと、前記データ線、及び前記第2トランジスタのゲートにゲートが共通接続され、前記第2トランジスタのドレインにドレインが接続される第3トランジスタと、前記第2走査線にゲートが接続され、前記電源電圧の電圧基準となる給電線にソースが接続され、前記第3トランジスタのソースにドレインが接続される第4トランジスタであって、前記第2走査線に供給される走査信号により、前記第1トランジスタがオンするときにオンし、前記第1トランジスタがオフするときにオフする第4トランジスタと、前記第2及び第3トランジスタのドレインに出力される出力信号を保持する保持回路と、前記保持回路に保持された信号の論理レベルが一方である場合に画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第2否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第2否定回路を介して供給されるオン信号を選択し、前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第1否定回路であって前記極性信号の反転信号を論理反転する第1否定回路を介して供給されるオフ信号を選択する選択回路と、前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子とを具備し、前記第1及び第4トランジスタがオンしたときだけ、前記出力信号として前記第2及び第3トランジスタのゲートの入力レベルを反転した信号が出力され、自画素回路と共通する前記第1及び第2走査線に接続される他の画素回路であって前記第1及び第2否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが共通接続され、且つ互いのドレイン同士が接続される第5及び第6トランジスタが含まれており、前記第1及び第4トランジスタがオンしたとき、前記第5及び第6トランジスタのゲートの入力レベルを反転した信号がそれらのドレインから出力されるように、当該第5トランジスタのソースに前記第1トランジスタのドレインが共通接続され、当該第6トランジスタのソースに前記第4トランジスタのドレインが共通接続されることを特徴とする。
ところで、上記画素回路において、前記電気光学素子が、前記画素電極と対向電極との
間にて挟持される電気光学材料、例えば液晶とを含む場合、直流成分の印加を防止する必
要がある。このためには、前記選択回路は、前記保持回路に保持された信号の論理レベル
が他方である場合に画素をオフさせるオフ信号を選択するものであり、前記画素電極は、
前記選択回路により選択されたオフ信号またはオン信号が印加されるものであり、前記対
向電極には、その論理レベルが一定周期毎に反転する極性信号が印加され、前記オフ信号
は、前記極性信号であり、前記オン信号は、前記極性信号を論理反転させた信号である構
成が好ましい。なお、ここでいうオフ信号とは、極性信号そのもののほか、極性信号を論
理反転した信号の再反転信号など、実質的に同一波形となる信号を含む。同様に、オン信
号とは、極性信号を論理反転させた信号のほか、その信号と実質的に同一波形となる信号
を含む。
この構成において、前記オフ信号は、前記極性信号の反転信号を論理反転する第1否定
回路を介して前記選択回路に供給され、前記オン信号は、前記極性信号を論理反転する第
2否定回路を介して前記選択回路に供給されて、前記第1および第2否定回路は、隣接す
る画素回路同士において共用される態様が好ましい。この態様によれば、隣接する画素回
路同士の共用により、第1および第2否定回路の数が装置全体でみたときに減少するので
、構成の簡易化や歩留まりの向上などに寄与することができる。
また、上記課題を解決するために、本発明に係る電気光学装置は、複数の走査線と複数のデータ線との交差に対応して設けられる画素回路を有する電気光学装置であって、前記画素回路は、前記走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記走査線に供給される走査信号によってオンオフする第1トランジスタと、前記データ線にゲートが接続され、前記第1トランジスタのドレインにソースが接続され、前記電源電圧の電圧基準となる給電線にドレインが繋がれる第2トランジスタであって、前記第1トランジスタがオンしたとき、前記ゲートの入力レベルを反転した信号をドレインに出力する第2トランジスタと、前記第2トランジスタのドレインに出力される出力信号を保持する保持回路と、前記保持回路に保持された信号の論理レベルが一方である場合に画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第2否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第2否定回路を介して供給されるオン信号を選択し、前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第1否定回路であって前記極性信号の反転信号を論理反転する第1否定回路を介して供給されるオフ信号を選択する選択回路と、前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子とを含み、自画素回路と共通する前記走査線に接続される他の画素回路であって前記第1否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが接続される第3トランジスタが含まれており、前記第1トランジスタがオンしたとき、前記第3トランジスタのゲートの入力レベルを反転した信号がそのドレインから出力されるように、当該第3トランジスタのソースに前記第1トランジスタのドレインが共通接続されることを特徴とする。この電気光学装置によれば、上記画素回路への高速な書き込みが可能となる。
上記電気光学装置において、前記電気光学素子は、前記選択回路により選択されたオン
信号が印加される画素電極と、前記画素電極と対向電極との間にて挟持される電気光学材
料とを含むものであり、前記画素電極よりも下層に位置し、画素電極の隙間を通過する光
を遮断する遮光層をさらに有する構成としても良い。
このような遮光層を有する構成において、前記選択回路は、前記保持回路に保持された
信号の論理レベルが他方である場合に画素をオフさせるオフ信号を選択するものであり、
前記画素電極には、前記選択回路により選択されたオフ信号またはオン信号が印加され、
前記対向電極には、その論理レベルが一定周期毎に反転する極性信号が印加され、前記オ
フ信号は、前記極性信号であり、前記オン信号は、前記極性信号を論理反転させた信号で
あるとき、隣接する画素電極同士においてそれぞれオフ信号、オン信号が印加されると、
オン信号が印加された画素電極から対向電極に(または、その逆方向)に向かうべき電界
が、オフ信号が印加された画素電極方向に向かうので、液晶分子の配向方向が不良となる
現象(ディスクリネーション)が発生しやすい。そこで、前記遮光層は、導電性であって
、前記オン信号が印加される構成が好ましい。この構成によれば、画素電極の周縁に相当
する空間では、画素電極周縁の電界が横方向から縦方向に向かうように矯正されるので、
画素電極内でのディスクリネーションによる表示品位低下を低減することができる。なお
、このようにディスクリネーションを低減させるために、画素電極同士の隙間を0.75
μm以下とし、画素電極および遮光層の絶縁する膜の厚さを200nm以上とすることが
望ましい。
加えて、本発明に係る電子機器は、上記電気光学装置を表示部として有するので、高速
な書き込みをすることでができるので、画素数や階調数の増加を図ることが容易となる。
以下、本発明の実施形態について図面を参照して説明する。この実施形態に係る電気光
学装置は、液晶素子を有する液晶装置であって、各種トランジスタや画素電極が形成され
たシリコン基板と、透明な対向基板とが互いに一定の間隙を保って貼付され、この間隙に
液晶が挟持された構成となっている。なお、シリコン基板は透過性を有しないので、本実
施形態に係る電気光学装置は、反射型の表示装置となる。
<電気的な構成>
図1は、この電気光学装置10の電気的な構成を示すブロック図である。
この電気光学装置10では、画素の階調が3ビットの階調データDpによって8段階で
指定される。この階調データDpは、図示せぬ上位装置から、垂直走査信号Vs、水平走
査信号Hsおよびドットクロック信号DCLKに同期して、画素毎に供給される。タイミ
ング信号生成回路20は、垂直走査信号Vs、水平走査信号Hsおよびドットクロック信
号DCLKにしたがって各種の信号を生成するものである。
一方、表示領域101aには、画素回路が、例えば縦m行×横n列のマトリクス状に配
列している。なお、表示領域101aにおける画素回路の詳細については、それぞれ後述
する。
走査線駆動回路30は、いわゆるYシフトレジスタと呼ばれるものであり、各サブフィ
ールドの最初に供給されるスタートパルスDYを、クロック信号CLYの論理レベルが遷
移する(立ち上がる、および、立ち下がる)毎に転送して、m本の走査線112の各々に
走査信号G1、G2、G3、…、Gmとして順次排他的に供給するものである。なお、走
査線112の各々には、補走査線113がそれぞれ対となっており、これらの補走査線1
13の各々には、走査信号G1、G2、G3、…、Gmをそれぞれ論理反転した補走査信
号/G1、/G2、/G3、…、/Gmが走査線駆動回路30によってそれぞれ供給され
る。ここで、「/」は、以下に続く符号の信号を論理反転したものを示す。
データ変換回路40は、階調データDpを、サブフィールドに応じて、データビットD
sに変換するものである。この変換内容については、後述する。
データ線駆動回路50は、ある水平走査期間においてデータビットDsをデータ線11
4の本数に相当するn個順次ラッチした後、ラッチしたn個のデータビットDsを、次の
水平走査期間において、それぞれ対応するデータ線114にデータビットd1、d2、d
3、…、dnとして一斉に供給するものである。
ここで、データ線駆動回路50の具体的な構成は、図4に示される通りである。すなわ
ち、データ線駆動回路50は、Xシフトレジスタ510と、第1ラッチ回路群520と、
第2ラッチ回路群530とから構成されている。このうち、Xシフトレジスタ510は、
水平走査期間の最初に供給されるラッチパルスLPをクロック信号CLXにしたがって転
送し、ラッチ信号S1、S2、S3、…、Snとして順次排他的に供給するものである。
次に、第1ラッチ回路群520は、データビットDsをラッチ信号S1、S2、S3、
…、Snの立ち上がりにおいて順次ラッチして、ラッチ信号L1、L2、L3、…、Ln
として出力する。
そして、第2ラッチ回路群530は、第1ラッチ回路群520によりラッチされたラッ
チ信号の各々をラッチパルスLPの立ち上がりにおいて一斉にラッチするとともに、デー
タ線114の各々にデータビットd1、d2、d3、…、dnとして供給するものである
<各種信号>
ここで、説明の便宜上、タイミング信号生成回路20によって生成される制御信号等に
ついて図7を参照して説明する。
まず、第1に、極性信号FRは、本実施形態では、同図に示されるように1フィールド
(1f)毎にレベル反転する信号であり、後述するように対向基板の対向電極108に印
加される。なお、この極性信号FRを論理反転したものが、反転極性信号/FRである。
第2に、スタートパルスDYは、同図に示されるように、1フィールドを不等間隔で7
分割したサブフィールドSf1〜Sf7の開始時を規定するパルス信号である。なお、サ
ブフィールドSf1〜Sf7の各期間長が意味するところは、後述する。
第3に、クロック信号CLYは、走査線駆動回路30においてスタートパルスDYを順
番に転送するための信号である。
第4に、ラッチパルスLPは、同図に示されるように、サブフィールドSf1〜Sf7
の各水平走査期間の最初において、それぞれ出力されるパルス信号であり、クロック信号
CLYの論理レベルが遷移する時に出力される。なお、説明の便宜上、ラッチパルスLP
の出力周期を1H(すなわち1水平走査期間)と表記する。
第5に、クロック信号CLXは、上述したようにデータ線駆動回路50のXシフトレジ
スタ510においてラッチパルスLPを順番に転送するための信号である。
<画素回路の配列、構成>
次に、表示領域101aにおける画素回路の配列および画素回路の構成について説明す
る。ここで、1行目からm行目までの各行を一般化して説明するために、iという整数を
用いる。同様に1列目からn列目までの各列を一般化して説明するために、jという整数
を用いる。図2は、(i−1)行目、i行目、(i+1)行目の走査線112と、(j−
1)列目、j行目、(j+1)行目、(j+2)列目のデータ線114との交差に対応す
る画素回路110の配列を示す図である。
図2に示されるように、各行においては、画素回路110が、互いに横方向に延在する
走査線112と補走査線113との間に位置するように設けられる。ただし、i行目の画
素回路110において、延在方向と直交する方向の一端側(すなわち、図において下側)
に走査線112が位置し、その他端側(すなわち、上側)に補走査線113が位置する場
合には、これに隣接する(i−1)行目および(i+1)行目の画素回路110では、一
端側に補走査線113が位置し、他端側に走査線112が位置している。このため、走査
線112と補走査線113とは、各行にわたって画素回路110に対し上下入れ替わりな
がら配列している。
一方、データ線114については、j列目の画素回路110の左側に位置する場合には
、これに隣接する(j−1)列目および(j+1)列目の画素回路110では、右側に位
置している。このため、データ線114は、各列にわたって画素回路110に対し左右入
れ替わりながら配列している。
画素回路110は、それぞれ入力端Din、入力端Y、入力端/Y、入力端offおよび入
力端onの5つの入力端を有する。
i行j列の画素回路110の入力端Yは、同一行であって左方向に隣接するi行(j−
1)列の画素回路110の入力端Yとともに、Pチャネル型のトランジスタ152のドレ
インに共通接続されている。トランジスタ152のソースは、電源の高位電圧Vccの給電
線に接続される一方、そのゲートは、補走査線113に接続されている。同様に、i行j
列の画素回路110の入力端/Yは、i行(j−1)列の画素回路110の入力端/Yと
ともに、Nチャネル型のトランジスタ154のドレインに共通接続されている。トランジ
スタ154のソースは、電圧基準となる電源Vssの給電線に接地される一方、そのゲート
は、走査線112に接続されている。
また、i行j列の画素回路110の入力端offは、同一行であって右方向に隣接するi
行(j+1)列の画素回路110の入力端offとともに、否定回路(インバータ)156
の出力端に共通接続され、その否定回路156の入力端は、反転極性信号/FRの供給線
に接続されている。このため、入力端offに供給される信号の論理レベルは、極性信号F
Rと同一となる。極性信号FRは、上述したように対向電極108に印加されるので、入
力端offに供給される信号が画素電極118に印加されると、その液晶素子140をオフ
させる電圧となる。
同様に、i行j列の画素回路110の入力端onは、同一行であって右方向に隣接するi
行(j+1)列の画素回路110の入力端onとともに、否定回路(インバータ)158の
出力端に共通接続され、その否定回路158の入力端は、極性信号FRの供給線に接続さ
れている。このため、入力端onに供給される信号の論理レベルは、極性信号FRを反転さ
せたものとなる。したがって、入力端onに供給される信号は、画素電極118に印加され
ると、その液晶素子140をオンさせる電圧となる。
このように、i行j列の画素回路110は、その左方向で隣接する画素回路110と入
力端Yおよび入力端/Yの各々がそれぞれ共通接続されるとともに、その右方向で隣接す
る画素回路110と入力端offおよび入力端onの各々がそれぞれ共通接続される。同一の
i行においては、このパターンの繰り返しである。
また、i行に隣接する(i+1)行については、i行目の画素回路110の1行分を上
下反転させた形となり、表示領域101aについては、このように隣接する2行のパター
ンの繰り返しとなる。
次に、画素回路110の構成について、i行j列に位置するものにより代表させて説明
する。図3は、その構成を周辺とともに示す回路図である。
この図に示されるように、画素回路110の入力端Dinは、外部に対してはj列目のデ
ータ線114に接続される。一方、内部に対してはインバータ160の入力になっている
。ここで、インバータ160は、Pチャネル型のトランジスタ162と、Nチャネル型の
トランジスタ164との相補型接続となっている。詳細には、トランジスタ162、16
4のソースがそれぞれ入力端Y、/Yに接続されるとともに、両者のゲートが入力端Din
に共通接続される一方、両者のドレインが端子Aに共通接続されている。
上述したように入力端Y、/Yは、それぞれトランジスタ152、154のドレインに
接続されているので、トランジスタ152、162、164、154を1つの論理回路と
してみた場合、走査信号GiがHレベルになったとき(補走査信号/GiがLレベルにな
ったとき)だけ、入力端Din、すなわち、データ線114に供給されたデータビットdj
の論理レベルを取り込んで端子Aに反転出力するクロックドインバータとして機能する。
端子Aは、スタティック型のメモリ回路120の入力端に接続されている。このメモリ
回路120は、端子Aの論理レベルを反転して端子Bに出力するインバータ122と、イ
ンバータ122の反転出力を再反転してインバータ122の入力端に帰還するインバータ
124とから構成される。したがって、端子Bには、クロックドインバータによって取り
込まれたデータビットがそのまま保持されることになる。
選択回路130は、トランスファーゲート132、134、および、端子Bにて保持さ
れたデータビットを論理反転するインバータ136を有する。このうち、トランスファー
ゲート132の反転制御ゲートは、端子Bに接続される一方、トランスファーゲート13
2の制御ゲートは、インバータ136の出力端に接続されるので、端子BがLレベルであ
る場合に限り、トランスファーゲート132がオンすることになる。また、トランスファ
ーゲート134の制御ゲートは、端子Bに接続される一方、トランスファーゲート134
の反転制御ゲートは、インバータ136の出力端に接続されるので、端子BがHレベルで
ある場合に限り、トランスファーゲート134がオンすることになる。トランスファーゲ
ート132、134の出力端は、画素電極118に共通接続されている。
したがって、選択回路130は、メモリ回路120によって端子Bに保持されたデータ
ビットがLレベルであれば、入力端offに供給されたオフ信号を選択する一方、保持され
たデータビットがHレベルであれば、入力端onに供給されたオン信号を選択して、選択し
た電圧を画素電極118に印加する。
なお、液晶素子140は、上述したように画素電極118と対向電極108との間に液
晶105が挟持された構成となっている。また、本実施形態において、対向電極108に
印加される電圧LCcomは、極性信号FRと同一である。
<サブフィールドの期間長>
次に、電気光学装置10の階調表示について簡単に説明することとする。一般に、電気
光学材料として液晶を用いた液晶装置において、液晶層に印加される電圧実効値と相対反
射率との関係は、図5(a)に示されるような特性にある。すなわち、液晶層に印加され
る電圧実効値が増すにつれて、反射率が非線形に増加して飽和する。
なお、この特性では、電圧無印加状態において反射率が最低となる(黒表示となる)ノ
ーマリーブラックモードを例にとっているが、もちろん、ノーマリーホワイトモードであ
っても良い。また、相対反射率とは、反射強度の最低値および最高値を、それぞれ0%お
よび100%として正規化したものである。なお、電圧実効値において基準となる時間的
単位は、1フィールドとしてある。
本実施形態に係る電気光学装置10において、画素電極118および対向電極108の
印加電圧は、Lレベルに相当する電圧Vss(=0)、または、Hレベルに相当する電圧V
ccのいずれかである。
ここで、ある画素の画素電極118および対向電極108の印加電圧が、1フィールド
(1f)の全期間にわたって互いに同一論理レベルであれば、液晶層に印加される電圧絶
対値はゼロになるので、当該画素は、反射率が0%の黒表示(オフ表示)となる一方、画
素電極118および対向電極108の印加電圧が、1フィールド(1f)の全期間にわた
って互いに異なる論理レベルであれば、液晶層に印加される電圧絶対値はVccになるので
、当該画素は、反射率が100%の白表示(オン表示)となる。このため、1フィールド
を単位として画素電極118の印加電圧を制御する方法では、白表示または黒表示の2値
的な表示だけが可能である。
そこで、本実施形態では、画素電極118の印加電圧を制御する期間として、図5(b
)に示されるように、1フィールド(1f)期間を7つのサブフィールドSf1、Sf2
、…、Sf7に分割するとともに、画素電極118の印加電圧をサブフィールド毎に決定
することによって、1フィールドのうち、対向電極108とは異なる論理レベルが画素電
極118に印加されるサブフィールドの総期間を階調に応じて制御する構成とする。
上述したように、本実施形態では、3ビットの階調データDpによって、8階調の表示
をする構成であり、ある画素の階調データDpは、当該画素をそれぞれ同図の反射率で示
されるような明るさとすべきことを指定する。この際、反射率0%と100%とを除いた
中間階調において液晶層に印加される電圧実効値を、それぞれ、V1、V2、…、V6と
する。
ここで例えば、ある画素の階調データDpが(001)である場合(すなわち、当該画
素の反射率を14.3%とする場合)、1フィールド(1f)のうち、サブフィールドS
f1に相当する期間だけ、画素電極118を対向電極108と異なる論理レベルとし、他
の期間において同一の論理レベルとする。電圧実効値は、電圧瞬時値の2乗を1周期(1
フィールド)にわたって平均化した平方根で求められるから、サブフィールドSf1にお
ける期間長を、1フィールド(1f)に対して(V1/Vcc)の期間に設定すると、1
フィールドを時間的単位としたみたときに、液晶層に印加される電圧実効値が電圧V1と
なるので、当該画素の反射率を14.3%とする中間階調表示が可能となる。
また例えば、階調データDpが(010)である場合(すなわち、当該画素の反射率を
28.6%とする場合)、1フィールド(1f)のうち、サブフィールドSf1、Sf2
に相当する期間だけ、画素電極118を対向電極108と異なる論理レベルとし、他の期
間において同一の論理レベルとする。この場合、サブフィールドSf1、Sf2の累積期
間長を、1フィールド(1f)に対して(V2/Vcc)の期間に設定すると、1フィー
ルドを時間的単位としたみたときに、液晶層に印加される電圧実効値が電圧V2となるの
で、当該画素の反射率を28.6%とする中間階調表示が可能となる。サブフィールドS
f1の期間長は、1フィールド(1f)に対して(V1/Vcc)の期間に設定されるの
で、サブフィールドSf2の期間長については、1フィールド(1f)に対して(V2/
Vcc)−(V1/Vcc)の期間に設定すれば良い。
以下、同様にして、サブフィールドSf3、Sf4、Sf5、Sf6の期間長を、1フ
ィールド(1f)に対して(V3/Vcc)−(V2/Vcc)の期間、(V4/Vcc)
−(V3/Vcc)の期間、(V5/Vcc)−(V4/Vcc)の期間、(V6/V
cc)−(V5/Vcc)の期間に、それぞれ設定すれば良い。なお、液晶層に印加され
る電圧実効値がV7を越えれば、飽和性であるがゆえに、その反射率は100%となる。
このように、1フィールドを7つのサブフィールドSf1、Sf2、…、Sf7に分割
するとともに、その期間長を図5(a)に示されるような特性に応じて設定し、画素電極
118の印加電圧をサブフィールド毎に決定することによって、各画素の液晶層に印加さ
れる電圧実効値を各反射率に応じた値に制御することが可能となる。
ところで、各サブフィールドでは、画素電極118を対向電極108と異なる論理レベ
ルにするのか、同一の論理レベルにするのか、を決定する必要がある。この決定をするの
が、図1におけるデータ変換回路40である。詳細には、データ変換回路40は、垂直走
査信号Vs、水平走査信号Hsおよびドットクロック信号DCLKに同期して供給され、
かつ、3ビットで構成される階調データDpを、サブフィールドSf1、Sf2、…、S
f7の各々において、図6に示される内容のデータビットDsに変換する。
すなわち、データ変換回路40は、階調データDpが(000)であれば、すべてのサ
ブフィールドにおいてLレベルに変換し、(111)であれば、すべてのサブフィールド
においてHレベルに変換し、また、(000)、(111)以外であれば、1フィールド
の最初にHレベルにリセットし、その後、中間階調に対応するサブフィールドにおいてL
レベルにセットする。例えば、ある画素に対応する階調データDpが例えば(010)で
あれば、データ変換回路40は、サブフィールドSf1、Sf2では、当該画素の書込タ
イミングにてHレベルのデータビットDsに変換する一方、サブフィールドSf3、Sf
4、…、Sf7では、当該画素の書込タイミングにてLレベルのデータビットDsに変換
する。
このデータビットDsについては、走査線駆動回路30およびデータ線駆動回路50に
おける動作に同期して出力する必要があるので、データ変換回路40には、スタートパル
スDYと、水平走査に同期するクロック信号CLYと、水平走査期間の開始を規定するラ
ッチパルスLPと、ドットクロック信号に相当するクロック信号CLXとが供給されてい
る。
また、データ変換回路40では、1フィールドにおいて、いずれのサブフィールドであ
るかを認識する構成が必要となるが、この構成については、例えば、次のような手法を用
いることができる。すなわち、極性信号FRは1フィールド毎に論理反転しているので、
データ変換回路40の内部に、スタートパルスDYを計数するとともに当該カウンタ結果
を極性信号FRのレベル遷移(立ち上がりおよび立ち下がり)でリセットするカウンタを
設けて、当該カウント結果を参照する構成によって、現在のサブフィールドがいずれであ
るのかを認識することができる。データ変換回路40に、極性信号FRが供給されている
のは、このためである。
<電気光学装置の動作>
次に、本実施形態に係る電気光学装置10の動作について説明する。図7および図8は
、この電気光学装置10の動作を説明するためのタイミングチャートである。
図7に示されるように、極性信号FRは、1フィールド(1f)毎にレベル反転する一
方、スタートパルスDYは、上述したように1フィールド(1f)を分割した各サブフィ
ールドの開始時にそれぞれ供給される。また、オフ信号Voffは、反転極性信号/FRを
否定回路156(図2参照)によって論理反転したものであり、結果的に極性信号FRと
同波形となり、また、オン信号Vonは、極性信号FRを否定回路158によって論理反転
した波形となる。
極性信号FRがHレベルである1フィールド(1f)において、サブフィールドSf1
の開始を規定するスタートパルスDYが供給されると、当該スタートパルスDYは、走査
線駆動回路30(図1参照)においてクロック信号CLYにしたがって転送されて、走査
信号G1、G2、G3、…、Gmが書込期間Va内に順次排他的に出力される。
走査信号G1、G2、G3、…、Gmは、それぞれクロック信号CLYの半周期に相当
するパルス幅を有し、また、最初に選択される走査線112に対応する走査信号G1は、
スタートパルスDYが供給された後、クロック信号CLYが最初に立ち上がってから、次
に立ち下がったときに出力される。したがって、サブフィールドの開示時に供給されるス
タートパルスDYの立ち上がりから、走査信号G1が出力されるまでに、ラッチパルスL
Pの1ショット(G0)がデータ線駆動回路50に供給される。
そこでまず、このラッチパルスLPの1ショット(G0)が供給された場合について検
討してみる。このラッチパルスLPの1ショット(G0)が供給されると、データ線駆動
回路50(図4参照)では、クロック信号CLXにしたがった転送によって、図8に示さ
れるように、ラッチ信号S1、S2、S3、…、Snが水平走査期間(1H)に順次排他
的に出力される。
この際、第1ラッチ回路群520(図4参照)では、ラッチ信号S1の立ち上がりにお
いて、1行目の走査線112と1列目のデータ線114との交差に対応する画素のデータ
ビットDsがラッチされ、次に、ラッチ信号S2の立ち上がりにおいて、1行目の走査線
112と2列目のデータ線114との交差に対応する画素のデータビットDsがラッチさ
れ、以下同様に、1行目の走査線112と最終n列目のデータ線114との交差に対応す
る画素のデータビットDsがラッチされる。
これにより、まず、図1において上から数えて1行目の走査線112に位置する画素1
行分のn個のデータビットDsが、第1ラッチ回路群520により点順次的にラッチされ
る。なお、データ変換回路40は、第1ラッチ回路群520によるラッチのタイミングに
合わせて、各画素の階調データDpをデータビットDsに変換して出力する。
次に、クロック信号CLYのレベルが遷移すると、ラッチパルスLPが出力されるとと
もに、走査信号G1がHレベルになる。
ラッチパルスLPが出力されると、当該ラッチパルスLPの立ち上がりタイミングにお
いて、第2ラッチ回路群530は、第1ラッチ回路群520によって点順次的にラッチさ
れたラッチ信号L1、L2、…、Lnを、それぞれ対応するデータ線114にデータビッ
トd1、d2、…、dnとして一斉に供給する。
一方、走査信号G1がHレベルになると、1行目にあっては、トランジスタ152、1
54がオンするので、1行目の走査線112に位置するn個の画素回路110では、それ
ぞれインバータ160の動作が許可される。このため、データ線114に供給されたデー
タビットd1、d2、…、dnの各々は、それぞれ1行1列、1行2列、…、1行n列の
画素回路110においてインバータ160によって論理反転されて取り込まれるとともに
、それぞれメモリ回路120によって保持される。
ここで、1行j列目の画素回路110において、j列目のデータ線114に供給された
データビットdjがLレベルであれば、端子Bは、再反転によってLレベルとなるので、
選択回路130では、入力端offに供給されたオフ信号Voffが選択されて、画素電極11
8に印加される。極性信号FRがHレベルである期間では、オフ信号VoffはHレベルで
あり、対向電極108の印加電圧LCcomもHレベルであるので、結局、1行j列の液晶
素子140に印加される電圧はゼロになる。
一方、j列目のデータ線114に供給されたデータビットdjがHレベルであれば、端
子Bは、再反転によってHレベルとなるので、選択回路130では、入力端onに供給され
たオフ信号Vonが選択されて、画素電極118に印加される。極性信号FRがHレベルで
ある期間では、オン信号VonはLレベルであるが、対向電極108の印加電圧LCcomは
Hレベルであるので、結局、1行j列の液晶素子140に印加される電圧絶対値は|Vcc
−Vss|になる。
なお、1行目に位置する他の画素回路においても、同様な動作が実行される。
走査信号G1がHレベルになる期間において、データ線駆動回路50では、上から数え
て1行目に対応したデータビットd1、d2、…、dnが第2ラッチ回路群530によっ
て各データ線114に一斉供給されるのと並行して、2行目に対応したn個のデータビッ
トDsが第1ラッチ回路群520によって点順次的にラッチされる。
そして、走査信号G2がHレベルになると、データ線駆動回路50では、上から数えて
2行目に対応したデータビットd1、d2、…、dnが各データ線114に一斉供給され
るので、2行目の画素回路110においても同様な動作が実行されるとともに、3行目に
対応したn個のデータビットDsが第1ラッチ回路群520によって点順次的にラッチさ
れる。
また、走査信号G2がHレベルになると、走査信号G1はLレベルになり、1行目にあ
っては、トランジスタ152、154がオフするので、1行目の画素回路110では、そ
れぞれ端子Aは、データ線114から切り離されて、メモリ回路120による保持状態が
維持される。このため、次のサブフィールドSf2以降において走査信号G1がHレベル
になって、メモリ回路120の保持内容が変更されるまで、液晶素子140の電圧印加状
態が継続することになる。
以降同様にして、ある走査信号Giが出力される1水平走査期間(1H)において、i
行目の画素回路110に対するデータビットd1、d2、…、dnの供給・書き込みと、
(i+1)行目の画素回路110へのデータビットDsの点順次的なラッチとが並行して
行われる動作が、走査信号GmがHレベルになるまで繰り返される。この結果、ある画素
について着目したときに、サブフィールドSf1において当該画素の液晶素子140に印
加される電圧は、データ線114を介して画素回路110に取り込んだデータビットがL
レベルであればゼロになる一方、取り込んだデータビットがHレベルであれば|Vcc−V
ss|になる。
次に、スタートパルスDYが出力されて、サブフィールドSf2に移行すると、走査信
号G1、G2、G3、…、Gmが書込期間Va内に順次排他的にHレベルとなって出力さ
れて、すべて液晶素子140における電圧印加状態が、各々階調データDpに応じ、かつ
、当該サブフィールドSf2に対応して定められる。
以下同様な動作が、サブフィールドの開始を規定するスタートパルスDYが供給される
毎に繰り返される。すなわち、サブフィールドSf3、Sf4、…、Sf7の各々にあっ
ても、書込期間Vaにおいて、各画素回路110のメモリ回路120に保持されたデータ
ビットにしたがって選択されたオフ信号Voffまたはオン信号Vonが画素電極118に印
加されて、すべての液晶素子140における電圧印加状態が、各々階調データDpに応じ
、かつ、サブフィールドに対応して定められる。
このようにサブフィールドSf1、Sf2、Sf3、…、Sf7のそれぞれにおいて液
晶素子140の電圧印加状態が定められて、1フィールド(1f)経過すると、同様な動
作が繰り返される。
なお、1フィールド経過後では、極性信号FRがLレベルに反転するので、対向電極1
08の印加電圧LCcomもLレベルになる一方、オフ信号VoffはLレベルになり、オン信
号VonはHレベルになる。すなわち、対向電極108の電圧反転に伴い、オフ信号Voff
、オン信号Vonも論理反転する。したがって、極性信号FRの論理レベルに関係なく、取
り込んだデータビットがLレベルであれば液晶素子140の印加電圧がゼロになる一方、
取り込んだデータビットがHレベルであれば液晶素子140の印加電圧が|Vcc−Vss|
になる。ただし、書込極性は反転するので、液晶素子140が交流駆動になる結果、液晶
105の劣化が防止される。
次に、電気光学装置10において液晶素子140が、階調データDp毎にどうなるかに
ついて図9を参照して説明する。図9は、対向電極108に印加される電圧波形、1行目
の画素の画素電極118に印加される電圧波形、および、当該画素のオン状態を、それぞ
れサブフィールド単位で示す図である。
例えば、ある画素の階調データDpが(000)であるとき、データ変換回路40によ
り変換されるデータビットDsは、サブフィールドSf1、Sf2、…、Sf7のいずれ
においてもLレベルである(図6参照)。このため、当該画素の画素電極118には、対
向電極108に印加される極性信号FRと同一の論理レベルのオフ信号Voffが1フィー
ルドにわたって印加されるので、当該画素の液晶素子140に印加される電圧実効値はゼ
ロになる。したがって、当該画素の反射率は、階調データDp(000)に対応して0%
になる。
逆に例えば、ある画素の階調データDpが(111)であるとき、データビットDsは
、サブフィールドSf1、Sf2、…、Sf7のいずれにおいてもHレベルである(図6
参照)。このため、当該画素の画素電極118には、対向電極108に印加される極性信
号FRと論理反転の関係にあるオン信号Vonが1フィールドにわたって印加されるので、
当該画素の液晶素子140に印加される電圧実効値は|Vcc−Vss|になり、したがって
、当該画素の反射率は、階調データDp(111)に対応して100%になる。
また例えば、ある画素の階調データDpが(011)であるとき、データ変換回路40
により変換されるデータビットDsは、サブフィールドSf1、Sf2、Sf3において
それぞれHレベルであり、それ以外のサブフィールドではLレベルである(図6参照)。
したがって、液晶素子140に電圧|Vcc−Vss|が印加される期間は、1フィールド
のうち、サブフィールドSf1、Sf2、Sf3の累積期間となるので、当該1フィール
ドを基準周期としたみたときの電圧実効値はV3となる。このため、当該画素の反射率は
、階調データDp(011)に対応して42.9%になる。
なお、階調データDpが(000)、(111)、(011)以外であるときの説明は
、別段要しないであろう。また、図9において、液晶素子140に電圧|Vcc−Vss|が
印加される期間は、オン期間としてハッチングで示されている。
ところで、i行目に位置する画素においてデータビットが取り込まれるタイミングは、
i行目の走査信号GiがHレベルになるタイミングである。このため、あるサブフィール
ドの開始タイミングから液晶素子140の印加電圧が変化するタイミングまでの時間差は
、行毎に異なる。ただし、走査線駆動回路30は、各サブフィールドの最初に供給される
スタートパルスDYを、クロック信号CLYの論理レベルが遷移する毎に転送して、m本
の走査線の各々に走査信号G1、G2、G3、…、Gmを順次排他的に供給するので、そ
の時間差は、各サブフィールドにわたって常に一定である。
このため、サブフィールドSf1においてi行目の液晶素子140の印加電圧がゼロか
ら|Vcc−Vss|に変化するタイミングが、当該サブフィールドSf1の開始タイミング
からある時間だけ遅延しても、別のサブフィールドにおいて当該液晶素子140の印加電
圧が|Vcc−Vss|からゼロからに変化するタイミングも、当該サブフィールドの開始タ
イミングから同じ時間だけ遅延する。
したがって、液晶素子140において、電圧|Vcc−Vss|の印加期間は、サブフィー
ルドSf1、Sf2、…、Sf7の期間長を単位として定まり、上記時間差が行毎に異な
っても、その影響はない。このため、1行目以外の2行目からm行目までの画素について
も、階調データDp毎に、図9と同様な時間配分となる。
このように、本実施形態に係る電気光学装置10によれば、画素回路110において、
データ線114に供給されたデータビットを、トランジスタ162、164のゲートで入
力するので、ソースで入力する構成と比較してデータ線114に寄生する容量が低減され
る。このため、データ線114は、目標とする論理レベルに短時間で達するので、高速な
書き込みが可能となる。
また、トランジスタ162、164は、トランジスタ152、154とともに、クロッ
クドインバータを構成するが、トランジスタ152、154については、隣接する画素回
路110で兼用されるので、その分、構成が簡略化される。
一方、実施形態では、反転極性信号/FRを、否定回路156によってバッファリング
してオフ信号Voffとして画素回路110に供給するとともに、極性信号FRを否定回路
158によってバッファリングしオン信号Vonとして画素回路110に供給する構成とな
っているので、タイミング信号生成回路20の出力段における駆動能力を高める必要もな
い。くわえて、否定回路156、158についても、隣接する画素回路110で兼用され
るので、その分、構成が簡略化される。さらに、否定回路156、158は画素回路11
0に近接して配置するので、極性信号FR(反転極性信号/FR)の波形が鈍化しても、
画素回路110の入力端off、onでは波形整形されて入力される。このため、波形鈍化に
よって、表示領域101aの左右方向で表示が不均一となることが防止される。
また、本実施形態に係る電気光学装置10によれば、データ線114に供給されるデー
タビットd1、d2、…、dnは、HレベルまたはLレベルのみの2値であるので、デー
タ線駆動回路などの周辺回路においては、高精度のD/A変換回路やオペアンプなどのよ
うな、アナログ信号を処理するための回路は不要となる。このため、回路構成が大幅に簡
略化されるので、装置全体のコストを低く抑えることが可能となる。さらに、データビッ
トが2値的であるため、素子特性や配線抵抗などの影響を受けにくい。このため、不均一
性に起因する表示ムラが発生しないので、高品位かつ高精細な階調表示が可能となる。
<電気光学装置の構造>
次に、上述した実施形態に係る電気光学装置10の構造について説明する。図10(a
)は、電気光学装置10の構成を示す平面図であり、図10(b)は、図10(a)にお
けるA−A’線の断面図である。
これらの図に示されるように、電気光学装置10は、画素電極118などが形成された
素子基板200と、対向電極108などが形成された対向基板250とが、互いにシール
材104によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材
料としての液晶105が挟持された構造となっている。
ここで、素子基板200は、半導体基板であるため不透明である。画素電極118は、
アルミニウムなどの反射性金属から形成される。一方、対向基板250は、透明性を有す
るとともに、素子基板200と略同一の熱膨張率を有するガラス等から構成される。この
ため、電気光学装置10は、対向基板250から入射した光の反射率を変化させる反射型
である。
さて、素子基板200において、シール材104の内側かつ表示領域101aの外側領
域には、枠状の額縁(見切り)106が設けられて、この領域内に光が入射するのを防止
している。この額縁106が形成される領域内のうち、領域30aには走査線駆動回路3
0が形成され、また、領域50aにはデータ線駆動回路50が形成されている。なお、こ
の額縁106には、極性信号FRが印加されて、額縁106が形成された領域において液
晶層への印加電圧がほぼゼロとなるように構成されている。
また、素子基板200において、領域50aの外側であって、シール材104を隔てた
領域107には、複数の接続端子が形成されて、外部からの制御信号や電源、階調データ
Dpなどを入力する構成となっている。
一方、対向基板250の対向電極108は、シール材104の枠内に形成されるととも
に、基板貼合部分における4隅のうち、少なくとも1箇所において設けられた導通材(図
示省略)によって、素子基板200における額縁106および接続端子と電気的に導通し
ている。換言すれば、極性信号FRは、素子基板200に設けられた接続端子を介して、
額縁106に、さらに、導通材を介して対向電極108に、それぞれ印加される構成とな
っている。
なお、タイミング信号生成回路20およびデータ変換回路40については、素子基板2
00にあって表示領域101a以外の領域において形成しても良いし、外部基板に設けて
外付けとしても良い。
次に、素子基板200に形成されるトランジスタやその周辺を含む要部構成について説
明する。図11は、画素電極118に接続されるトランジスタおよびその周辺の構造を説
明するための断面図である。なお、図示のトランジスタ210は、トランスファーゲート
132、134を構成するものの1つである。
この図において、素子基板200は、単結晶シリコンや多結晶シリコンなどの半導体基
板であり、その表面には、当該半導体基板よりも高不純物濃度のウェル領域202が形成
される。このウェル領域202の表面には、素子分離用の酸化膜204が形成されている
が、トランジスタ210の形成領域では開口している。この開口部分には、熱酸化により
形成されるゲート酸化膜212aを介し、ポリシリコンやメタルシリサイド等からなるゲ
ート電極212が形成された後、これをマスクとした不純物のドーピングによって、ソー
ス領域214aおよびドレイン領域216aが形成されている。これにより、トランジス
タ210がMOS型FETとなっている。
トランジスタ210や酸化膜204などの上には、第1層間絶縁膜241が形成され、
さらに、この表面には、アルミニウムなどの第1配線層をパターニングした配線222、
223が形成されている。この配線222、223は、第1層間絶縁膜241に設けられ
たコンタクトホールをそれぞれ介してソース領域214a、ドレイン領域216aにそれ
ぞれ電気的に接続されている。
配線222、223および第1層間絶縁膜241の上には、第2層間絶縁膜242が形
成され、さらに、この表面には、アルミニウムなどの第2配線層をパターニングした配線
224、225が形成されている。この第2層間絶縁膜242には、コンタクトホールが
設けられるととも、ここに、タングステンなどの高融点金属からなる柱状の接続プラグ2
32、233が充填されいる。これにより、配線222、224同士、並びに、配線22
3、225同士の電気的な接続がそれぞれ図られている。
さらに、配線224、225および第2層間絶縁膜242の上には、第3層間絶縁膜2
43が形成され、さらに、この表面には、メタル層をパターニングした遮光層226、配
線227が形成されている。第3層間絶縁膜243には、コンタクトホールが設けられる
ととも、ここに、接続プラグ234が充填されている。これにより、配線225、227
同士の電気的な接続が図られている。
遮光層226は、配線227との絶縁状態を保ちつつ、画素電極118同士の隙間から
の進入光を遮断して、トランジスタ210や他のトランジスタの光リークによる影響、特
にオフ抵抗の低下を防ぐためのものである。本実施形態において、遮光層226には、反
転極性信号/FRが供給されて、対向電極108とは論理反転の関係が維持されるように
なっている。
そして、遮光層226、配線227および第3層間絶縁膜243の上には、第4層間絶
縁膜244が形成され、さらに、この表面には、この表面には、アルミニウムなどの反射
性金属層をパターニングした画素電極118が形成されている。第4層間絶縁膜244に
は、コンタクトホールが設けられるととも、ここに、接続プラグ235が充填されている
。これにより、配線227および1つの画素電極118同士の電気的な接続が図られてい
る。
結局、画素電極118は、接続プラグ235→配線227→接続プラグ234→配線2
25→接続プラグ233→配線223という経路を介して、トランジスタ210のドレイ
ン領域216aと電気的に接続されることになる。
なお、画素電極118は、接続プラグ235が充填された第4層間絶縁膜244をCM
P(化学的機械研磨)より平坦化して形成されるので、ほぼ完全に鏡面化される。また、
電気光学装置の用途が後述するような直視型表示装置である場合、良好な光散乱反射特性
を持たせるために、画素電極118は、適当な凹凸面上に形成される。
さらに、画素電極118の上には、保護層119が、ほぼ全面にわたって形成されてい
る。
一方、対向基板250には、素子基板200との対向面に、ITO(Indium Tin Oxide
:インジウム錫酸化物)などの透明導電膜からなる対向電極108が設けられ、さらにそ
の表面を保護するための保護層109が設けられている。ほかに、対向基板250には、
画素電極118の隙間に対向する部分に、例えば、金属材料や樹脂などからなる遮光膜(
ブラックマトリクス)が設けられたり、画素電極118に焦点を結ぶようなマイクロレン
ズが設けられたりする場合がある。
くわえて、素子基板200および対向基板250の電極形成面には、それぞれ所定の方
向にラビング処理された配向膜(図示省略)などが設けられて、電圧無印加状態における
液晶分子の配向方向を規定する一方、対向基板250の外側には、配向方向に応じた偏光
子(図示省略)が設けられる。ただし、液晶105として、高分子中に微小粒として分散
させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利
用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
<ディスクリネーションの低減>
続いて、上記構造の電気光学装置10によるディスクリネーションの低減について説明
する。
まず、遮光層226に電圧を印加しない場合を想定する。上述したように、電気光学装
置10の液晶素子140では、端子Bに保持されたデータビットがLレベルであれば、画
素電極118と対向電極108とがほぼ同電位になるので、両電極間には電界が発生しな
い。一方、保持されたデータビットがHレベルであれば、画素電極118と対向電極10
8との電位差が|Vcc−Vss|になるので、両電極間には、電界が、理想的には両電極と
は直交する方向(縦方向)に発生する。
ただし、Hレベルのデータビットを保持する画素回路110(オン画素)に、Lレベル
のデータビットを保持する画素回路110(オフ画素)が隣接している場合、当該隣接す
る画素回路110の画素電極118は、対向電極108と同じ電位になるので、オン画素
の画素電極118からオフ画素の画素電極118に向かう(またはその逆向きの)横方向
)の電界も発生してしまう。
したがって、オン画素にオフ画素が隣接している場合、電界方向は、図12(a)に示
されるように、オン画素の画素電極118の中心から周縁に向かうにつれて縦方向から横
方向に歪んでしまう。このため、特に画素電極118の周縁では、ディスクリネーション
が顕著となってしまう。
なお、図12(a)および次の図12(b)において、実線は電界方向を示し、破線は
等電位線を示す。
次に、本実施形態のように、遮光層226に反転極性信号/FRが供給される構成を想
定する。この構成では、図12(b)に示されるように、オフ画素の画素電極118から
遮光層226に向かう(またはその逆向きの)方向の電界が発生するので、オン画素の画
素電極118の中心から周縁において横方向に歪んだ電界が縦方向となるように矯正され
る。このため、本実施形態では、画素電極118の周縁において発生するディスクリネー
ションが低減する結果、実質的に開口率が高まって、明るい表示が可能になる。
なお、オフ画素とオン画素との画素電極118の隙間では、横電界になるので、この部
分にディスクリネーションが集中する。ただし、画素電極118の隙間と対向する部分に
は、上述したようにブラックマトリクスが設けられるので、この部分が視認されることは
ない。
また、対向電極108に対して論理反転した反転極性信号/FRを遮光層226に印加
する構成では、画素電極118同士の隙間k1が狭くなるにつれて、また、画素電極11
8および遮光層226の間における第4層間絶縁膜の厚さk2が厚くなるにつれてディス
クリネーションが低減することが、本件発明者によるシミュレーションによって確認され
ている。具体的には、画素電極同士の隙間k1を0.75μm以下とし、第4層間絶縁膜
の厚さk2を200nm以上とすることが望ましい。
<その他、応用>
本発明は、上述した実施形態に限られず、次のような応用・変形が可能である。
実施形態において、i行j列の画素回路110にあっては、i行目の走査信号GiがH
レベルになったときに、j列目のデータ線114に供給されたデータビットdjをクロッ
クドインバータによって取り込むとともに、メモリ回路120によって保持する構成とし
たが、トランジスタのゲートがデータ線114に接続されるとともに、その出力を何らか
の形でスタティックに保持する回路で構成であれば、例えば、ラッチ回路でも良い。
また、上述した実施形態にあっては、走査線112を1本ずつ選択して走査信号を供給
するとともに、当該走査線に位置する画素回路に、対応するデータ線114を介してデー
タビットをメモリ回路120に書き込む構成、すなわちシーケンシャル・ライトの構成と
なっていた。しかし、本発明は、これに限られずSRAMと同様に、アドレスデコーダを
用い、行アドレスと列アドレスとで画素を特定してデータビットを書き込む構成、すなわ
ちランダム・ライトの構成としても良い。
ここで、上述した実施形態によれば、ある1つの画素において反射率が100%または
0%の表示とさせる場合に、当該画素に対応するデータビットDsは、HレベルまたはL
レベルに固定化されるので、一旦データビットDsを書き込んでしまえば、以後、データ
Dsを書き換える必要がない。また、ある1つの画素において中間階調の表示とさせる場
合であっても、当該画素に対応するデータビットDsは、1フィールドにおいて2回しか
変更されないので、1つの画素につきデータビットDsを書き換える頻度は、それほど高
くはない。
そこで、アドレスデコーダを用いてランダム・ライトの構成とするとともに、データビ
ットDsを、必要な画素に対してのみ書き換える構成とすれば、書き換え時間を短縮化す
ることができ、さらに、この短縮化に伴って、クロック信号を低周波数化することができ
るので、消費電力を低く抑えることができる。
また、上述した実施形態にあっては、極性信号FRを1フィールドの周期でレベル反転
することにより液晶素子140を交流駆動したが、本発明は、これに限られず、例えば、
2フィールド以上の周期でレベル反転する構成としても良い。
さらに、8階調表示以外でも良く、16、32、64、…、というように階調表示数を
増やしても良く、また、4階調や、サブフィールドに分割しないでオフまたはオンの2階
調表示としても良い。
また、実施形態においては、電気光学装置を構成する素子基板200を半導体基板とし
、ここに、画素回路110のトランジスタや、駆動回路の構成素子などを、MOS型FE
Tで形成する構成としたが、本発明は、これに限られない。例えば、SOI(Silicon On
Insulator)の技術を適用して、サファイヤなどの絶縁性基板からなる素子基板200に
シリコン単結晶膜を形成し、ここに各種素子を作り込んでも良い。また、例えば、素子基
板200を、ガラスや石英などの透明性を有する絶縁性基板とし、ここに半導体薄膜を堆
積してTFT(Thin Film Transistor:薄膜トランジスタ)を形成する構成としても良い
。このように素子基板200として透明性を有する基板を用いると、この電気光学装置1
0を透過型として用いることが可能となる。ただし、実施形態では、1画素あたりのトラ
ンジスタ数が多く、または、配線が多数で複雑であるので、透過型とする構成は、開口率
の点からいえば、若干不利である。
さらに、電気光学素子としては、液晶素子のほかに、エレクトロルミネッセンス素子や
、電気詠動素子、電子放出素子、デジタルミラー素子などや、プラズマディスプレイなど
の画素回路にも適用可能である。すなわち、本発明は、データ線にオンまたはオフを指示
する2値的なデータビットが供給される電気光学装置のすべてに適用可能である。
なお、例えばエレクトロルミネッセンス素子では、液晶素子とは異なり交流駆動する必
要がないので、また、あえてオフ信号を供給しなくてもオン信号を遮断するだけオフ状態
となるので、端子Bの保持状態に応じてオン信号を選択/非選択する構成で足りる。
<電子機器>
次に、上述した電気光学装置10を具体的な電子機器に用いた例について説明する。
<プロジェクタ>
図13は、実施形態に係る電気光学装置10をライトバルブとして用いた3板式プロジ
ェクタの構成を示す平面図である。
この図に示されるように、プロジェクタ1100内部には、偏光照明装置1110がシ
ステム光軸PLに沿って配置している。この偏光照明装置1110において、ランプ11
12からの出射光は、リフレクタ1114による反射で略平行な光束となって、第1イン
テグレータレンズ1120に入射する。これにより、ランプ1112からの出射光は、複
数の中間光束に分割される。この分割された中間光束は、第2インテグレータレンズを光
入射側に有する偏光変換素子1130によって、偏光方向がほぼ揃った一種類の偏光光束
(s偏光光束)に変換されて、偏光照明装置1110から出射されることとなる。
偏光照明装置1110から出射されたs偏光光束は、偏光ビームスプリッタ1140の
s偏光光束反射面1141によって反射される。この反射光束のうち、青色光(B)の光
束がダイクロイックミラー1151の青色光反射層にて反射され、反射型の電気光学装置
10Bによって変調される。また、ダイクロイックミラー1151の青色光反射層を透過
した光束のうち、赤色光(R)の光束は、ダイクロイックミラー1152の赤色光反射層
にて反射され、反射型の電気光学装置10Rによって変調される。一方、ダイクロイック
ミラー1151の青色光反射層を透過した光束のうち、緑色光(G)の光束は、ダイクロ
イックミラー1152の赤色光反射層を透過して、反射型の電気光学装置10Gによって
変調される。
このようにして、電気光学装置10R、10G、10Bによってそれぞれ色光変調され
た赤色、緑色、青色の光像は、ダイクロイックミラー1152、1151、偏光ビームス
プリッタ1140によって順次合成された後、投写光学系1160によって、スクリーン
1170に投写される。なお、電気光学装置10R、10Bおよび10Gには、ダイクロ
イックミラー1151、1152によって、R、G、Bの各原色に対応する光束が入射す
るので、カラーフィルタは不要である。
<パーソナルコンピュータ>
次に、上記電気光学装置10を、携帯型のパーソナルコンピュータに適用した例につい
て説明する。図14は、このコンピュータの構成を示す斜視図である。
図において、コンピュータ1200は、キーボード1202を備えた本体部1204と
、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、
先に述べた電気光学装置10の前面にフロントライトを付加することにより構成されてい
る。
なお、この構成では、電気光学装置10を反射直視型として用いることになるので、画
素電極118は平坦である必要はなく、むしろ、反射光が様々な方向に散乱するように、
凹凸であった方が望ましい。
<携帯電話>
さらに、上記電気光学装置10を、携帯電話に適用した例について説明する。図15は
、この携帯電話の構成を示す斜視図である。
図において、携帯電話1300は、複数の操作ボタン1302のほか、受話口1304
、送話口1306とともに、電気光学装置10を備えるものである。この構成においても
、必要に応じてその前面にフロントライトが設けられる。また、この構成でも、電気光学
装置10が反射直視型として用いられることになるので、画素電極118は平坦である必
要はなく、凹凸であった方が望ましい。
なお、電子機器としては、図13〜図15を参照して説明した他にも、液晶テレビや、
ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、
ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、PO
S端末、タッチパネルを備えた機器等などが挙げられる。
本発明の実施形態に係る電気光学装置の構成を示すブロック図である。 同電気光学装置における画素回路の配列を示す図である。 同画素回路の構成を示す回路図である。 同電気光学装置におけるデータ線駆動回路の構成を示す図である。 (a)は、同電気光学装置において液晶層に印加される電圧実効値と反射率との関係を示す図であり、(b)は、1フィールドにける各サブフィールドの関係を示す図である。 同電気光学装置におけるデータ変換回路の変換内容を示すテーブルである。 同電気光学装置の動作を説明するためのタイミングチャートである。 同電気光学装置の動作を説明するためのタイミングチャートである。 同電気光学装置において対向基板の印加電圧、画素電極の印加電圧、および、画素のオン状態を、それぞれデータ毎にサブフィールド単位で示す図である。 (a)は、同電気光学装置の構造を示す平面図であり、(b)は、その断面図である。 同電気光学装置における要部の拡大断面である。 (a)は、同電気光学装置において遮光層に電圧を印加しない場合の電界および等電位線を示す図であり、(b)は、遮光層に反転極性信号/FRを印加する場合の電界および等電位線を示す図である。 同電気光学装置を適用したプロジェクタの構成を示す図である。 同電気光学装置を適用したコンピュータの構成を示す斜視図である。 同電気光学装置を適用した携帯電話の構成を示す斜視図である。 従来の電気光学装置における画素回路の構成を示す図である。
符号の説明
10…電気光学装置、105…液晶、108…対向電極、112…走査線、114…デー
タ線、118…画素電極、120…メモリ回路、130…選択回路、140…液晶素子、
152、154…トランジスタ、156、158…否定回路、160…インバータ(論理
回路)200…素子基板、218…遮光層、250…対向基板、1100…プロジェクタ
、1200…コンピュータ、1300…携帯電話

Claims (4)

  1. 複数の走査線と複数のデータ線との交差に対応して設けられる画素回路であって、
    前記走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記走査線に供給される走査信号によってオンオフする第1トランジスタと、
    前記データ線にゲートが接続され、前記第1トランジスタのドレインにソースが接続され、前記電源電圧の電圧基準となる給電線にドレインが繋がれる第2トランジスタであって、前記第1トランジスタがオンしたとき、前記ゲートの入力レベルを反転した信号をドレインに出力する第2トランジスタと、
    前記第2トランジスタのドレインに出力される出力信号を保持する保持回路と、
    前記保持回路に保持された信号の論理レベルが一方である場合に画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第2否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第2否定回路を介して供給されるオン信号を選択し、
    前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第1否定回路であって前記極性信号の反転信号を論理反転する第1否定回路を介して供給されるオフ信号を選択する選択回路と、
    前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子
    を具備し、
    自画素回路と共通する前記走査線に接続される他の画素回路であって前記第1否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが接続される第3トランジスタが含まれており、
    前記第1トランジスタがオンしたとき、前記第3トランジスタのゲートの入力レベルを反転した信号がそのドレインから出力されるように、当該第3トランジスタのソースに前記第1トランジスタのドレインが共通接続される
    ことを特徴とする画素回路。
  2. 走査信号を供給する第1走査線と、当該走査信号を論理反転させた走査信号を供給する第2走査線との組を、前記第1及び第2走査線の延在方向に直交する方向に複数含んでなる複数の走査線と、複数のデータ線との交差に対応して設けられる画素回路であって、
    前記第1走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記第1走査線に供給される走査信号によってオンオフする第1トランジスタと、
    前記データ線にゲートが接続され、前記第1トランジスタのドレインにソースが接続される第2トランジスタと、
    前記データ線、及び前記第2トランジスタのゲートにゲートが共通接続され、前記第2トランジスタのドレインにドレインが接続される第3トランジスタと、
    前記第2走査線にゲートが接続され、前記電源電圧の電圧基準となる給電線にソースが接続され、前記第3トランジスタのソースにドレインが接続される第4トランジスタであって、前記第2走査線に供給される走査信号により、前記第1トランジスタがオンするときにオンし、前記第1トランジスタがオフするときにオフする第4トランジスタと、
    前記第2及び第3トランジスタのドレインに出力される出力信号を保持する保持回路と、
    前記保持回路に保持された信号の論理レベルが一方である場合に画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第2否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第2否定回路を介して供給されるオン信号を選択し、
    前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第1否定回路であって前記極性信号の反転信号を論理反転する第1否定回路を介して供給されるオフ信号を選択する選択回路と、
    前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子
    を具備し、
    前記第1及び第4トランジスタがオンしたときだけ、前記出力信号として前記第2及び第3トランジスタのゲートの入力レベルを反転した信号が出力され、
    自画素回路と共通する前記第1及び第2走査線に接続される他の画素回路であって前記第1及び第2否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが共通接続され、且つ互いのドレイン同士が接続される第5及び第6トランジスタが含まれており、
    前記第1及び第4トランジスタがオンしたとき、前記第5及び第6トランジスタのゲートの入力レベルを反転した信号がそれらのドレインから出力されるように、当該第5トランジスタのソースに前記第1トランジスタのドレインが共通接続され、当該第6トランジスタのソースに前記第4トランジスタのドレインが共通接続される
    ことを特徴とする画素回路。
  3. 数の走査線と複数のデータ線との交差に対応して設けられる画素回路を有する電気光学装置であって、
    前記画素回路は、
    前記走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記走査線に供給される走査信号によってオンオフする第1トランジスタと、
    前記データ線にゲートが接続され、前記第1トランジスタのドレインにソースが接続され、前記電源電圧の電圧基準となる給電線にドレインが繋がれる第2トランジスタであって、前記第1トランジスタがオンしたとき、前記ゲートの入力レベルを反転した信号をドレインに出力する第2トランジスタと、
    前記第2トランジスタのドレインに出力される出力信号を保持する保持回路と、
    前記保持回路に保持された信号の論理レベルが一方である場合に画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第2否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第2否定回路を介して供給されるオン信号を選択し、
    前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第1否定回路であって前記極性信号の反転信号を論理反転する第1否定回路を介して供給されるオフ信号を選択する選択回路と、
    前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子
    を含み、
    自画素回路と共通する前記走査線に接続される他の画素回路であって前記第1否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが接続される第3トランジスタが含まれており、
    前記第1トランジスタがオンしたとき、前記第3トランジスタのゲートの入力レベルを反転した信号がそのドレインから出力されるように、当該第3トランジスタのソースに前記第1トランジスタのドレインが共通接続される
    ことを特徴とする電気光学装置。
  4. 求項に記載の電気光学装置を表示部に有することを特徴とする電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4466606B2 (ja) 2005-09-07 2010-05-26 エプソンイメージングデバイス株式会社 電気光学装置および電子機器
JP5131092B2 (ja) * 2008-08-28 2013-01-30 セイコーエプソン株式会社 電気光学装置および電子機器
US20110242078A1 (en) * 2009-05-15 2011-10-06 Sharp Kabushiki Kaisha Display panel and display device provided with this
WO2011152120A1 (ja) 2010-06-01 2011-12-08 シャープ株式会社 表示装置
JP6200149B2 (ja) * 2012-12-07 2017-09-20 株式会社Jvcケンウッド 液晶表示装置、及びその駆動方法
JP6221413B2 (ja) * 2013-06-27 2017-11-01 セイコーエプソン株式会社 発光装置および電子機器
JP6286941B2 (ja) 2013-08-27 2018-03-07 セイコーエプソン株式会社 発光装置、発光装置の製造方法、電子機器
JP6555304B2 (ja) * 2017-07-31 2019-08-07 セイコーエプソン株式会社 液晶表示装置および電子機器
CN107767831B (zh) * 2017-11-06 2023-04-07 小春立体科技有限公司 硅基液晶像素电路及其显示装置
JP6915734B2 (ja) * 2018-12-19 2021-08-04 セイコーエプソン株式会社 発光装置、発光装置の製造方法、電子機器
JP6724973B2 (ja) * 2018-12-19 2020-07-15 セイコーエプソン株式会社 発光装置及び電子機器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001100700A (ja) * 1999-09-27 2001-04-13 Seiko Epson Corp 電気光学装置の駆動方法、駆動回路及び電気光学装置並びに電子機器
JP2002091397A (ja) * 2000-09-18 2002-03-27 Sanyo Electric Co Ltd 表示装置
JP2002297082A (ja) * 2001-03-29 2002-10-09 Sanyo Electric Co Ltd 表示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5965879A (ja) * 1982-10-07 1984-04-14 セイコーエプソン株式会社 アクテイブパネル用集積回路基板
JPS59166918A (ja) * 1983-03-14 1984-09-20 Seiko Epson Corp 記憶型アクテイブパネル用表示システム
JPH1078592A (ja) * 1996-09-03 1998-03-24 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001100700A (ja) * 1999-09-27 2001-04-13 Seiko Epson Corp 電気光学装置の駆動方法、駆動回路及び電気光学装置並びに電子機器
JP2002091397A (ja) * 2000-09-18 2002-03-27 Sanyo Electric Co Ltd 表示装置
JP2002297082A (ja) * 2001-03-29 2002-10-09 Sanyo Electric Co Ltd 表示装置

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