JP4576836B2

JP4576836B2 - 画素回路、電気光学装置および電子機器

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Publication number: JP4576836B2
Application number: JP2003427073A
Authority: JP
Inventors: 良石井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-12-24
Filing date: 2003-12-24
Publication date: 2010-11-10
Anticipated expiration: 2023-12-24
Also published as: JP2005189274A

Description

本発明は、データ線を介した画素回路への書き込みを、高速化する技術に関する。

携帯可能な電子機器には、薄型化や軽量化などが要求されるので、電子機器の表示装置
には、この要求に適した液晶素子や有機ＥＬ素子などの電気光学素子が用いられる。この
ような電気光学素子を用いた表示装置は、もともと低消費電力であるが、近年の電子機器
には、連続使用時間の拡大や電池の小型化など様々な理由により、表示装置単体のさらな
る低消費電力化も強く求められている。ここで、この種の表示装置は、表示内容に関係な
く、１フィールド（垂直走査期間）毎に各画素の状態を書き換える（リフレッシュする）
ので、各画素を駆動する駆動回路やその制御回路などによって電力が消費されて、低消費
電力化を阻害する要因があった。そこで、図１６に示されるように、走査線１１２とデー
タ線１１４との交差部分に設けられる画素回路１１０’を次のように構成する技術が提案
された。詳細には、画素回路１１０’では、スタティック型のメモリ回路１２０と、この
メモリ回路１２０の保持内容に応じて、オフ信号Ｖoffまたはオン信号Ｖonを選択する選
択回路１３０とを持たせ、選択されたいずれかの信号を画素電極１１８に印加させる構成
にさせる。ここで、液晶素子１４０は、画素電極１１８と電圧ＬＣcomが印加された対向
電極１０８との間に液晶１０５が挟持されて、オフ信号Ｖoffが選択された場合には電圧
が印加されずオフし、オン信号Ｖonが選択された場合には電圧が印加されてオンする構成
となっている（特許文献１参照）。

なお、図１６において、トランジスタ１１６は、そのゲートが走査線１１２に接続され
、そのソースがデータ線１１４に接続され、そのドレインがメモリ回路１２０の入力端に
接続されている。このため、走査線１１２に供給される走査信号がＨレベルになると、ト
ランジスタ１１６はオンして、データ線１１４から、オフ信号Ｖoffまたはオン信号Ｖon
のいずれかを指示するデータビットを取り込んで、メモリ回路１２０に供給する。
この技術では、メモリのリフレッシュが不要となるので、静止画を表示するであれば、
駆動回路等を動作させないで済み、その分、低消費電力化が図られる。

ところで、この技術に係る画素は、瞬間的にみるとオフまたはオンの２値表示しかでき
ないので、階調表示する場合には、１フィールドの期間を複数のサブフィールドの期間に
分割するとともに、１フィールドのうち、オンさせるサブフィールドの期間の割合を制御
する駆動方法（サブフィールド駆動方法）が採用される（特許文献２参照）。

特開２００２−２９７０８２号公報（図１参照）特開２００１−１５９８８３号公報（図７参照）

上記サブフィールド駆動方法では、画素に対してオフまたはオンを指示するデータビッ
トの書き込み回数が、１垂直走査期間において１回だけであった駆動方法と比較すると、
サブフィールドの分割数にまで増えるので、サブフィールドでの書き込みを短時間で済ま
せることが要求される。
しかしながら、上述した図１６に示されるような構成では、１本のデータ線１１４にト
ランジスタ１１６のソースが１列分の画素に相当する個数だけ接続されるので、トータル
の寄生容量が無視できない結果、書き込み動作を短時間で完了することができない、とい
う問題があった。この問題は、解像度が高くなって１列分の画素数が多くなった場合や、
階調数が多くなってサブフィールドが短くなる場合において、特に顕著となる。

なお、サブフィールド駆動方法によれば静止画を表示する場合であっても、サブフィー
ルド毎にメモリ回路１２０の記憶内容を更新する場合があるので、駆動回路等を動作させ
ないことによる低消費電力化の効果は若干低下する。ただし、データ線１１４に供給する
信号が画素のオフまたはオンを指示する２値的なデータビットになるので、画素回路１１
０’までアナログ変換を伴わずにデジタルで処理できる、というメリットの方が大きい。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、画素のオフ
またはオンを指示するデータビットを、データ線を介して画素回路に高速に書き込むこと
が可能な画素回路、電気光学装置および電子機器を提供することにある。

上記課題を解決するために、本発明に係る画素回路は、複数の走査線と複数のデータ線との交差に対応して設けられる画素回路であって、前記走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記走査線に供給される走査信号によってオンオフする第１トランジスタと、前記データ線にゲートが接続され、前記第１トランジスタのドレインにソースが接続され、前記電源電圧の電圧基準となる給電線にドレインが繋がれる第２トランジスタであって、前記第１トランジスタがオンしたとき、前記ゲートの入力レベルを反転した信号をドレインに出力する第２トランジスタと、前記第２トランジスタのドレインに出力される出力信号を保持する保持回路と、前記保持回路に保持された信号の論理レベルが一方である場合に、画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第２否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第２否定回路を介して供給されるオン信号を選択し、前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第１否定回路であって前記極性信号の反転信号を論理反転する第１否定回路を介して供給されるオフ信号を選択する選択回路と、前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子とを具備し、自画素回路と共通する前記走査線に接続される他の画素回路であって前記第１否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが接続される第３トランジスタが含まれており、前記第１トランジスタがオンしたとき、前記第３トランジスタのゲートの入力レベルを反転した信号がそのドレインから出力されるように、当該第３トランジスタのソースに前記第１トランジスタのドレインが共通接続されることを特徴とする。この画素回路では、第２トランジスタのゲートがデータ線に接続される。ゲートに寄生する容量は、トランジスタのソースに寄生する容量よりも遙かに少ないので、データ線全体に寄生する容量は減少する結果、それだけ高速な書き込みが可能となる。また、この態様によれば、第１トランジスタの数が装置全体でみたときに減少するので、構成の簡易化や歩留まりの向上などが図られる。
本発明に係る別の画素回路は、走査信号を供給する第１走査線と、当該走査信号を論理反転させた走査信号を供給する第２走査線との組を、前記第１及び第２走査線の延在方向に直交する方向に複数含んでなる複数の走査線と、複数のデータ線との交差に対応して設けられる画素回路であって、前記第１走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記第１走査線に供給される走査信号によってオンオフする第１トランジスタと、前記データ線にゲートが接続され、前記第１トランジスタのドレインにソースが接続される第２トランジスタと、前記データ線、及び前記第２トランジスタのゲートにゲートが共通接続され、前記第２トランジスタのドレインにドレインが接続される第３トランジスタと、前記第２走査線にゲートが接続され、前記電源電圧の電圧基準となる給電線にソースが接続され、前記第３トランジスタのソースにドレインが接続される第４トランジスタであって、前記第２走査線に供給される走査信号により、前記第１トランジスタがオンするときにオンし、前記第１トランジスタがオフするときにオフする第４トランジスタと、前記第２及び第３トランジスタのドレインに出力される出力信号を保持する保持回路と、前記保持回路に保持された信号の論理レベルが一方である場合に、画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第２否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第２否定回路を介して供給されるオン信号を選択し、前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第１否定回路であって前記極性信号の反転信号を論理反転する第１否定回路を介して供給されるオフ信号を選択する選択回路と、前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子とを具備し、前記第１及び第４トランジスタがオンしたときだけ、前記出力信号として前記第２及び第３トランジスタのゲートの入力レベルを反転した信号が出力され、自画素回路と共通する前記第１及び第２走査線に接続される他の画素回路であって前記第１及び第２否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが共通接続され、且つ互いのドレイン同士が接続される第５及び第６トランジスタが含まれており、前記第１及び第４トランジスタがオンしたとき、前記第５及び第６トランジスタのゲートの入力レベルを反転した信号がそれらのドレインから出力されるように、当該第５トランジスタのソースに前記第１トランジスタのドレインが共通接続され、当該第６トランジスタのソースに前記第４トランジスタのドレインが共通接続されることを特徴とする。

ところで、上記画素回路において、前記電気光学素子が、前記画素電極と対向電極との
間にて挟持される電気光学材料、例えば液晶とを含む場合、直流成分の印加を防止する必
要がある。このためには、前記選択回路は、前記保持回路に保持された信号の論理レベル
が他方である場合に画素をオフさせるオフ信号を選択するものであり、前記画素電極は、
前記選択回路により選択されたオフ信号またはオン信号が印加されるものであり、前記対
向電極には、その論理レベルが一定周期毎に反転する極性信号が印加され、前記オフ信号
は、前記極性信号であり、前記オン信号は、前記極性信号を論理反転させた信号である構
成が好ましい。なお、ここでいうオフ信号とは、極性信号そのもののほか、極性信号を論
理反転した信号の再反転信号など、実質的に同一波形となる信号を含む。同様に、オン信
号とは、極性信号を論理反転させた信号のほか、その信号と実質的に同一波形となる信号
を含む。
この構成において、前記オフ信号は、前記極性信号の反転信号を論理反転する第１否定
回路を介して前記選択回路に供給され、前記オン信号は、前記極性信号を論理反転する第
２否定回路を介して前記選択回路に供給されて、前記第１および第２否定回路は、隣接す
る画素回路同士において共用される態様が好ましい。この態様によれば、隣接する画素回
路同士の共用により、第１および第２否定回路の数が装置全体でみたときに減少するので
、構成の簡易化や歩留まりの向上などに寄与することができる。

また、上記課題を解決するために、本発明に係る電気光学装置は、複数の走査線と複数のデータ線との交差に対応して設けられる画素回路を有する電気光学装置であって、前記画素回路は、前記走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記走査線に供給される走査信号によってオンオフする第１トランジスタと、前記データ線にゲートが接続され、前記第１トランジスタのドレインにソースが接続され、前記電源電圧の電圧基準となる給電線にドレインが繋がれる第２トランジスタであって、前記第１トランジスタがオンしたとき、前記ゲートの入力レベルを反転した信号をドレインに出力する第２トランジスタと、前記第２トランジスタのドレインに出力される出力信号を保持する保持回路と、前記保持回路に保持された信号の論理レベルが一方である場合に、画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第２否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第２否定回路を介して供給されるオン信号を選択し、前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第１否定回路であって前記極性信号の反転信号を論理反転する第１否定回路を介して供給されるオフ信号を選択する選択回路と、前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子とを含み、自画素回路と共通する前記走査線に接続される他の画素回路であって前記第１否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが接続される第３トランジスタが含まれており、前記第１トランジスタがオンしたとき、前記第３トランジスタのゲートの入力レベルを反転した信号がそのドレインから出力されるように、当該第３トランジスタのソースに前記第１トランジスタのドレインが共通接続されることを特徴とする。この電気光学装置によれば、上記画素回路への高速な書き込みが可能となる。

上記電気光学装置において、前記電気光学素子は、前記選択回路により選択されたオン
信号が印加される画素電極と、前記画素電極と対向電極との間にて挟持される電気光学材
料とを含むものであり、前記画素電極よりも下層に位置し、画素電極の隙間を通過する光
を遮断する遮光層をさらに有する構成としても良い。
このような遮光層を有する構成において、前記選択回路は、前記保持回路に保持された
信号の論理レベルが他方である場合に画素をオフさせるオフ信号を選択するものであり、
前記画素電極には、前記選択回路により選択されたオフ信号またはオン信号が印加され、
前記対向電極には、その論理レベルが一定周期毎に反転する極性信号が印加され、前記オ
フ信号は、前記極性信号であり、前記オン信号は、前記極性信号を論理反転させた信号で
あるとき、隣接する画素電極同士においてそれぞれオフ信号、オン信号が印加されると、
オン信号が印加された画素電極から対向電極に（または、その逆方向）に向かうべき電界
が、オフ信号が印加された画素電極方向に向かうので、液晶分子の配向方向が不良となる
現象（ディスクリネーション）が発生しやすい。そこで、前記遮光層は、導電性であって
、前記オン信号が印加される構成が好ましい。この構成によれば、画素電極の周縁に相当
する空間では、画素電極周縁の電界が横方向から縦方向に向かうように矯正されるので、
画素電極内でのディスクリネーションによる表示品位低下を低減することができる。なお
、このようにディスクリネーションを低減させるために、画素電極同士の隙間を０．７５
μｍ以下とし、画素電極および遮光層の絶縁する膜の厚さを２００ｎｍ以上とすることが
望ましい。

加えて、本発明に係る電子機器は、上記電気光学装置を表示部として有するので、高速
な書き込みをすることでができるので、画素数や階調数の増加を図ることが容易となる。

以下、本発明の実施形態について図面を参照して説明する。この実施形態に係る電気光
学装置は、液晶素子を有する液晶装置であって、各種トランジスタや画素電極が形成され
たシリコン基板と、透明な対向基板とが互いに一定の間隙を保って貼付され、この間隙に
液晶が挟持された構成となっている。なお、シリコン基板は透過性を有しないので、本実
施形態に係る電気光学装置は、反射型の表示装置となる。

＜電気的な構成＞
図１は、この電気光学装置１０の電気的な構成を示すブロック図である。
この電気光学装置１０では、画素の階調が３ビットの階調データＤｐによって８段階で
指定される。この階調データＤｐは、図示せぬ上位装置から、垂直走査信号Ｖｓ、水平走
査信号Ｈｓおよびドットクロック信号ＤＣＬＫに同期して、画素毎に供給される。タイミ
ング信号生成回路２０は、垂直走査信号Ｖｓ、水平走査信号Ｈｓおよびドットクロック信
号ＤＣＬＫにしたがって各種の信号を生成するものである。
一方、表示領域１０１ａには、画素回路が、例えば縦ｍ行×横ｎ列のマトリクス状に配
列している。なお、表示領域１０１ａにおける画素回路の詳細については、それぞれ後述
する。

走査線駆動回路３０は、いわゆるＹシフトレジスタと呼ばれるものであり、各サブフィ
ールドの最初に供給されるスタートパルスＤＹを、クロック信号ＣＬＹの論理レベルが遷
移する（立ち上がる、および、立ち下がる）毎に転送して、ｍ本の走査線１１２の各々に
走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍとして順次排他的に供給するものである。なお、走
査線１１２の各々には、補走査線１１３がそれぞれ対となっており、これらの補走査線１
１３の各々には、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍをそれぞれ論理反転した補走査信
号／Ｇ１、／Ｇ２、／Ｇ３、…、／Ｇｍが走査線駆動回路３０によってそれぞれ供給され
る。ここで、「／」は、以下に続く符号の信号を論理反転したものを示す。

データ変換回路４０は、階調データＤｐを、サブフィールドに応じて、データビットＤ
ｓに変換するものである。この変換内容については、後述する。
データ線駆動回路５０は、ある水平走査期間においてデータビットＤｓをデータ線１１
４の本数に相当するｎ個順次ラッチした後、ラッチしたｎ個のデータビットＤｓを、次の
水平走査期間において、それぞれ対応するデータ線１１４にデータビットｄ１、ｄ２、ｄ
３、…、ｄｎとして一斉に供給するものである。
ここで、データ線駆動回路５０の具体的な構成は、図４に示される通りである。すなわ
ち、データ線駆動回路５０は、Ｘシフトレジスタ５１０と、第１ラッチ回路群５２０と、
第２ラッチ回路群５３０とから構成されている。このうち、Ｘシフトレジスタ５１０は、
水平走査期間の最初に供給されるラッチパルスＬＰをクロック信号ＣＬＸにしたがって転
送し、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして順次排他的に供給するものである。
次に、第１ラッチ回路群５２０は、データビットＤｓをラッチ信号Ｓ１、Ｓ２、Ｓ３、
…、Ｓｎの立ち上がりにおいて順次ラッチして、ラッチ信号Ｌ１、Ｌ２、Ｌ３、…、Ｌｎ
として出力する。
そして、第２ラッチ回路群５３０は、第１ラッチ回路群５２０によりラッチされたラッ
チ信号の各々をラッチパルスＬＰの立ち上がりにおいて一斉にラッチするとともに、デー
タ線１１４の各々にデータビットｄ１、ｄ２、ｄ３、…、ｄｎとして供給するものである
。

＜各種信号＞
ここで、説明の便宜上、タイミング信号生成回路２０によって生成される制御信号等に
ついて図７を参照して説明する。
まず、第１に、極性信号ＦＲは、本実施形態では、同図に示されるように１フィールド
（１ｆ）毎にレベル反転する信号であり、後述するように対向基板の対向電極１０８に印
加される。なお、この極性信号ＦＲを論理反転したものが、反転極性信号／ＦＲである。
第２に、スタートパルスＤＹは、同図に示されるように、１フィールドを不等間隔で７
分割したサブフィールドＳｆ１〜Ｓｆ７の開始時を規定するパルス信号である。なお、サ
ブフィールドＳｆ１〜Ｓｆ７の各期間長が意味するところは、後述する。
第３に、クロック信号ＣＬＹは、走査線駆動回路３０においてスタートパルスＤＹを順
番に転送するための信号である。
第４に、ラッチパルスＬＰは、同図に示されるように、サブフィールドＳｆ１〜Ｓｆ７
の各水平走査期間の最初において、それぞれ出力されるパルス信号であり、クロック信号
ＣＬＹの論理レベルが遷移する時に出力される。なお、説明の便宜上、ラッチパルスＬＰ
の出力周期を１Ｈ（すなわち１水平走査期間）と表記する。
第５に、クロック信号ＣＬＸは、上述したようにデータ線駆動回路５０のＸシフトレジ
スタ５１０においてラッチパルスＬＰを順番に転送するための信号である。

＜画素回路の配列、構成＞
次に、表示領域１０１ａにおける画素回路の配列および画素回路の構成について説明す
る。ここで、１行目からｍ行目までの各行を一般化して説明するために、ｉという整数を
用いる。同様に１列目からｎ列目までの各列を一般化して説明するために、ｊという整数
を用いる。図２は、（ｉ−１）行目、ｉ行目、（ｉ＋１）行目の走査線１１２と、（ｊ−
１）列目、ｊ行目、（ｊ＋１）行目、（ｊ＋２）列目のデータ線１１４との交差に対応す
る画素回路１１０の配列を示す図である。

図２に示されるように、各行においては、画素回路１１０が、互いに横方向に延在する
走査線１１２と補走査線１１３との間に位置するように設けられる。ただし、ｉ行目の画
素回路１１０において、延在方向と直交する方向の一端側（すなわち、図において下側）
に走査線１１２が位置し、その他端側（すなわち、上側）に補走査線１１３が位置する場
合には、これに隣接する（ｉ−１）行目および（ｉ＋１）行目の画素回路１１０では、一
端側に補走査線１１３が位置し、他端側に走査線１１２が位置している。このため、走査
線１１２と補走査線１１３とは、各行にわたって画素回路１１０に対し上下入れ替わりな
がら配列している。
一方、データ線１１４については、ｊ列目の画素回路１１０の左側に位置する場合には
、これに隣接する（ｊ−１）列目および（ｊ＋１）列目の画素回路１１０では、右側に位
置している。このため、データ線１１４は、各列にわたって画素回路１１０に対し左右入
れ替わりながら配列している。

画素回路１１０は、それぞれ入力端Ｄin、入力端Ｙ、入力端／Ｙ、入力端offおよび入
力端onの５つの入力端を有する。
ｉ行ｊ列の画素回路１１０の入力端Ｙは、同一行であって左方向に隣接するｉ行（ｊ−
１）列の画素回路１１０の入力端Ｙとともに、Ｐチャネル型のトランジスタ１５２のドレ
インに共通接続されている。トランジスタ１５２のソースは、電源の高位電圧Ｖccの給電
線に接続される一方、そのゲートは、補走査線１１３に接続されている。同様に、ｉ行ｊ
列の画素回路１１０の入力端／Ｙは、ｉ行（ｊ−１）列の画素回路１１０の入力端／Ｙと
ともに、Ｎチャネル型のトランジスタ１５４のドレインに共通接続されている。トランジ
スタ１５４のソースは、電圧基準となる電源Ｖssの給電線に接地される一方、そのゲート
は、走査線１１２に接続されている。

また、ｉ行ｊ列の画素回路１１０の入力端offは、同一行であって右方向に隣接するｉ
行（ｊ＋１）列の画素回路１１０の入力端offとともに、否定回路（インバータ）１５６
の出力端に共通接続され、その否定回路１５６の入力端は、反転極性信号／ＦＲの供給線
に接続されている。このため、入力端offに供給される信号の論理レベルは、極性信号Ｆ
Ｒと同一となる。極性信号ＦＲは、上述したように対向電極１０８に印加されるので、入
力端offに供給される信号が画素電極１１８に印加されると、その液晶素子１４０をオフ
させる電圧となる。
同様に、ｉ行ｊ列の画素回路１１０の入力端onは、同一行であって右方向に隣接するｉ
行（ｊ＋１）列の画素回路１１０の入力端onとともに、否定回路（インバータ）１５８の
出力端に共通接続され、その否定回路１５８の入力端は、極性信号ＦＲの供給線に接続さ
れている。このため、入力端onに供給される信号の論理レベルは、極性信号ＦＲを反転さ
せたものとなる。したがって、入力端onに供給される信号は、画素電極１１８に印加され
ると、その液晶素子１４０をオンさせる電圧となる。

このように、ｉ行ｊ列の画素回路１１０は、その左方向で隣接する画素回路１１０と入
力端Ｙおよび入力端／Ｙの各々がそれぞれ共通接続されるとともに、その右方向で隣接す
る画素回路１１０と入力端offおよび入力端onの各々がそれぞれ共通接続される。同一の
ｉ行においては、このパターンの繰り返しである。
また、ｉ行に隣接する（ｉ＋１）行については、ｉ行目の画素回路１１０の１行分を上
下反転させた形となり、表示領域１０１ａについては、このように隣接する２行のパター
ンの繰り返しとなる。

次に、画素回路１１０の構成について、ｉ行ｊ列に位置するものにより代表させて説明
する。図３は、その構成を周辺とともに示す回路図である。
この図に示されるように、画素回路１１０の入力端Ｄinは、外部に対してはｊ列目のデ
ータ線１１４に接続される。一方、内部に対してはインバータ１６０の入力になっている
。ここで、インバータ１６０は、Ｐチャネル型のトランジスタ１６２と、Ｎチャネル型の
トランジスタ１６４との相補型接続となっている。詳細には、トランジスタ１６２、１６
４のソースがそれぞれ入力端Ｙ、／Ｙに接続されるとともに、両者のゲートが入力端Ｄin
に共通接続される一方、両者のドレインが端子Ａに共通接続されている。
上述したように入力端Ｙ、／Ｙは、それぞれトランジスタ１５２、１５４のドレインに
接続されているので、トランジスタ１５２、１６２、１６４、１５４を１つの論理回路と
してみた場合、走査信号ＧｉがＨレベルになったとき（補走査信号／ＧｉがＬレベルにな
ったとき）だけ、入力端Ｄin、すなわち、データ線１１４に供給されたデータビットｄｊ
の論理レベルを取り込んで端子Ａに反転出力するクロックドインバータとして機能する。

端子Ａは、スタティック型のメモリ回路１２０の入力端に接続されている。このメモリ
回路１２０は、端子Ａの論理レベルを反転して端子Ｂに出力するインバータ１２２と、イ
ンバータ１２２の反転出力を再反転してインバータ１２２の入力端に帰還するインバータ
１２４とから構成される。したがって、端子Ｂには、クロックドインバータによって取り
込まれたデータビットがそのまま保持されることになる。

選択回路１３０は、トランスファーゲート１３２、１３４、および、端子Ｂにて保持さ
れたデータビットを論理反転するインバータ１３６を有する。このうち、トランスファー
ゲート１３２の反転制御ゲートは、端子Ｂに接続される一方、トランスファーゲート１３
２の制御ゲートは、インバータ１３６の出力端に接続されるので、端子ＢがＬレベルであ
る場合に限り、トランスファーゲート１３２がオンすることになる。また、トランスファ
ーゲート１３４の制御ゲートは、端子Ｂに接続される一方、トランスファーゲート１３４
の反転制御ゲートは、インバータ１３６の出力端に接続されるので、端子ＢがＨレベルで
ある場合に限り、トランスファーゲート１３４がオンすることになる。トランスファーゲ
ート１３２、１３４の出力端は、画素電極１１８に共通接続されている。
したがって、選択回路１３０は、メモリ回路１２０によって端子Ｂに保持されたデータ
ビットがＬレベルであれば、入力端offに供給されたオフ信号を選択する一方、保持され
たデータビットがＨレベルであれば、入力端onに供給されたオン信号を選択して、選択し
た電圧を画素電極１１８に印加する。

なお、液晶素子１４０は、上述したように画素電極１１８と対向電極１０８との間に液
晶１０５が挟持された構成となっている。また、本実施形態において、対向電極１０８に
印加される電圧ＬＣcomは、極性信号ＦＲと同一である。

＜サブフィールドの期間長＞
次に、電気光学装置１０の階調表示について簡単に説明することとする。一般に、電気
光学材料として液晶を用いた液晶装置において、液晶層に印加される電圧実効値と相対反
射率との関係は、図５（ａ）に示されるような特性にある。すなわち、液晶層に印加され
る電圧実効値が増すにつれて、反射率が非線形に増加して飽和する。
なお、この特性では、電圧無印加状態において反射率が最低となる（黒表示となる）ノ
ーマリーブラックモードを例にとっているが、もちろん、ノーマリーホワイトモードであ
っても良い。また、相対反射率とは、反射強度の最低値および最高値を、それぞれ０％お
よび１００％として正規化したものである。なお、電圧実効値において基準となる時間的
単位は、１フィールドとしてある。

本実施形態に係る電気光学装置１０において、画素電極１１８および対向電極１０８の
印加電圧は、Ｌレベルに相当する電圧Ｖss（＝０）、または、Ｈレベルに相当する電圧Ｖ
ccのいずれかである。
ここで、ある画素の画素電極１１８および対向電極１０８の印加電圧が、１フィールド
（１ｆ）の全期間にわたって互いに同一論理レベルであれば、液晶層に印加される電圧絶
対値はゼロになるので、当該画素は、反射率が０％の黒表示（オフ表示）となる一方、画
素電極１１８および対向電極１０８の印加電圧が、１フィールド（１ｆ）の全期間にわた
って互いに異なる論理レベルであれば、液晶層に印加される電圧絶対値はＶccになるので
、当該画素は、反射率が１００％の白表示（オン表示）となる。このため、１フィールド
を単位として画素電極１１８の印加電圧を制御する方法では、白表示または黒表示の２値
的な表示だけが可能である。
そこで、本実施形態では、画素電極１１８の印加電圧を制御する期間として、図５（ｂ
）に示されるように、１フィールド（１ｆ）期間を７つのサブフィールドＳｆ１、Ｓｆ２
、…、Ｓｆ７に分割するとともに、画素電極１１８の印加電圧をサブフィールド毎に決定
することによって、１フィールドのうち、対向電極１０８とは異なる論理レベルが画素電
極１１８に印加されるサブフィールドの総期間を階調に応じて制御する構成とする。

上述したように、本実施形態では、３ビットの階調データＤｐによって、８階調の表示
をする構成であり、ある画素の階調データＤｐは、当該画素をそれぞれ同図の反射率で示
されるような明るさとすべきことを指定する。この際、反射率０％と１００％とを除いた
中間階調において液晶層に印加される電圧実効値を、それぞれ、Ｖ１、Ｖ２、…、Ｖ６と
する。
ここで例えば、ある画素の階調データＤｐが（００１）である場合（すなわち、当該画
素の反射率を１４．３％とする場合）、１フィールド（１ｆ）のうち、サブフィールドＳ
ｆ１に相当する期間だけ、画素電極１１８を対向電極１０８と異なる論理レベルとし、他
の期間において同一の論理レベルとする。電圧実効値は、電圧瞬時値の２乗を１周期（１
フィールド）にわたって平均化した平方根で求められるから、サブフィールドＳｆ１にお
ける期間長を、１フィールド（１ｆ）に対して（Ｖ１／Ｖcc）^２の期間に設定すると、１
フィールドを時間的単位としたみたときに、液晶層に印加される電圧実効値が電圧Ｖ１と
なるので、当該画素の反射率を１４．３％とする中間階調表示が可能となる。

また例えば、階調データＤｐが（０１０）である場合（すなわち、当該画素の反射率を
２８．６％とする場合）、１フィールド（１ｆ）のうち、サブフィールドＳｆ１、Ｓｆ２
に相当する期間だけ、画素電極１１８を対向電極１０８と異なる論理レベルとし、他の期
間において同一の論理レベルとする。この場合、サブフィールドＳｆ１、Ｓｆ２の累積期
間長を、１フィールド（１ｆ）に対して（Ｖ２／Ｖcc）^２の期間に設定すると、１フィー
ルドを時間的単位としたみたときに、液晶層に印加される電圧実効値が電圧Ｖ２となるの
で、当該画素の反射率を２８．６％とする中間階調表示が可能となる。サブフィールドＳ
ｆ１の期間長は、１フィールド（１ｆ）に対して（Ｖ１／Ｖcc）^２の期間に設定されるの
で、サブフィールドＳｆ２の期間長については、１フィールド（１ｆ）に対して（Ｖ２／
Ｖcc）^２−（Ｖ１／Ｖcc）^２の期間に設定すれば良い。

以下、同様にして、サブフィールドＳｆ３、Ｓｆ４、Ｓｆ５、Ｓｆ６の期間長を、１フ
ィールド（１ｆ）に対して（Ｖ３／Ｖcc）^２−（Ｖ２／Ｖcc）^２の期間、（Ｖ４／Ｖcc）
^２−（Ｖ３／Ｖcc）^２の期間、（Ｖ５／Ｖcc）^２−（Ｖ４／Ｖcc）^２の期間、（Ｖ６／Ｖ
cc）^２−（Ｖ５／Ｖcc）^２の期間に、それぞれ設定すれば良い。なお、液晶層に印加され
る電圧実効値がＶ７を越えれば、飽和性であるがゆえに、その反射率は１００％となる。
このように、１フィールドを７つのサブフィールドＳｆ１、Ｓｆ２、…、Ｓｆ７に分割
するとともに、その期間長を図５（ａ）に示されるような特性に応じて設定し、画素電極
１１８の印加電圧をサブフィールド毎に決定することによって、各画素の液晶層に印加さ
れる電圧実効値を各反射率に応じた値に制御することが可能となる。

ところで、各サブフィールドでは、画素電極１１８を対向電極１０８と異なる論理レベ
ルにするのか、同一の論理レベルにするのか、を決定する必要がある。この決定をするの
が、図１におけるデータ変換回路４０である。詳細には、データ変換回路４０は、垂直走
査信号Ｖｓ、水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫに同期して供給され、
かつ、３ビットで構成される階調データＤｐを、サブフィールドＳｆ１、Ｓｆ２、…、Ｓ
ｆ７の各々において、図６に示される内容のデータビットＤｓに変換する。
すなわち、データ変換回路４０は、階調データＤｐが（０００）であれば、すべてのサ
ブフィールドにおいてＬレベルに変換し、（１１１）であれば、すべてのサブフィールド
においてＨレベルに変換し、また、（０００）、（１１１）以外であれば、１フィールド
の最初にＨレベルにリセットし、その後、中間階調に対応するサブフィールドにおいてＬ
レベルにセットする。例えば、ある画素に対応する階調データＤｐが例えば（０１０）で
あれば、データ変換回路４０は、サブフィールドＳｆ１、Ｓｆ２では、当該画素の書込タ
イミングにてＨレベルのデータビットＤｓに変換する一方、サブフィールドＳｆ３、Ｓｆ
４、…、Ｓｆ７では、当該画素の書込タイミングにてＬレベルのデータビットＤｓに変換
する。

このデータビットＤｓについては、走査線駆動回路３０およびデータ線駆動回路５０に
おける動作に同期して出力する必要があるので、データ変換回路４０には、スタートパル
スＤＹと、水平走査に同期するクロック信号ＣＬＹと、水平走査期間の開始を規定するラ
ッチパルスＬＰと、ドットクロック信号に相当するクロック信号ＣＬＸとが供給されてい
る。
また、データ変換回路４０では、１フィールドにおいて、いずれのサブフィールドであ
るかを認識する構成が必要となるが、この構成については、例えば、次のような手法を用
いることができる。すなわち、極性信号ＦＲは１フィールド毎に論理反転しているので、
データ変換回路４０の内部に、スタートパルスＤＹを計数するとともに当該カウンタ結果
を極性信号ＦＲのレベル遷移（立ち上がりおよび立ち下がり）でリセットするカウンタを
設けて、当該カウント結果を参照する構成によって、現在のサブフィールドがいずれであ
るのかを認識することができる。データ変換回路４０に、極性信号ＦＲが供給されている
のは、このためである。

＜電気光学装置の動作＞
次に、本実施形態に係る電気光学装置１０の動作について説明する。図７および図８は
、この電気光学装置１０の動作を説明するためのタイミングチャートである。
図７に示されるように、極性信号ＦＲは、１フィールド（１ｆ）毎にレベル反転する一
方、スタートパルスＤＹは、上述したように１フィールド（１ｆ）を分割した各サブフィ
ールドの開始時にそれぞれ供給される。また、オフ信号Ｖoffは、反転極性信号／ＦＲを
否定回路１５６（図２参照）によって論理反転したものであり、結果的に極性信号ＦＲと
同波形となり、また、オン信号Ｖonは、極性信号ＦＲを否定回路１５８によって論理反転
した波形となる。
極性信号ＦＲがＨレベルである１フィールド（１ｆ）において、サブフィールドＳｆ１
の開始を規定するスタートパルスＤＹが供給されると、当該スタートパルスＤＹは、走査
線駆動回路３０（図１参照）においてクロック信号ＣＬＹにしたがって転送されて、走査
信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍが書込期間Ｖａ内に順次排他的に出力される。

走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍは、それぞれクロック信号ＣＬＹの半周期に相当
するパルス幅を有し、また、最初に選択される走査線１１２に対応する走査信号Ｇ１は、
スタートパルスＤＹが供給された後、クロック信号ＣＬＹが最初に立ち上がってから、次
に立ち下がったときに出力される。したがって、サブフィールドの開示時に供給されるス
タートパルスＤＹの立ち上がりから、走査信号Ｇ１が出力されるまでに、ラッチパルスＬ
Ｐの１ショット（Ｇ０）がデータ線駆動回路５０に供給される。
そこでまず、このラッチパルスＬＰの１ショット（Ｇ０）が供給された場合について検
討してみる。このラッチパルスＬＰの１ショット（Ｇ０）が供給されると、データ線駆動
回路５０（図４参照）では、クロック信号ＣＬＸにしたがった転送によって、図８に示さ
れるように、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎが水平走査期間（１Ｈ）に順次排他
的に出力される。

この際、第１ラッチ回路群５２０（図４参照）では、ラッチ信号Ｓ１の立ち上がりにお
いて、１行目の走査線１１２と１列目のデータ線１１４との交差に対応する画素のデータ
ビットＤｓがラッチされ、次に、ラッチ信号Ｓ２の立ち上がりにおいて、１行目の走査線
１１２と２列目のデータ線１１４との交差に対応する画素のデータビットＤｓがラッチさ
れ、以下同様に、１行目の走査線１１２と最終ｎ列目のデータ線１１４との交差に対応す
る画素のデータビットＤｓがラッチされる。
これにより、まず、図１において上から数えて１行目の走査線１１２に位置する画素１
行分のｎ個のデータビットＤｓが、第１ラッチ回路群５２０により点順次的にラッチされ
る。なお、データ変換回路４０は、第１ラッチ回路群５２０によるラッチのタイミングに
合わせて、各画素の階調データＤｐをデータビットＤｓに変換して出力する。

次に、クロック信号ＣＬＹのレベルが遷移すると、ラッチパルスＬＰが出力されるとと
もに、走査信号Ｇ１がＨレベルになる。
ラッチパルスＬＰが出力されると、当該ラッチパルスＬＰの立ち上がりタイミングにお
いて、第２ラッチ回路群５３０は、第１ラッチ回路群５２０によって点順次的にラッチさ
れたラッチ信号Ｌ１、Ｌ２、…、Ｌｎを、それぞれ対応するデータ線１１４にデータビッ
トｄ１、ｄ２、…、ｄｎとして一斉に供給する。
一方、走査信号Ｇ１がＨレベルになると、１行目にあっては、トランジスタ１５２、１
５４がオンするので、１行目の走査線１１２に位置するｎ個の画素回路１１０では、それ
ぞれインバータ１６０の動作が許可される。このため、データ線１１４に供給されたデー
タビットｄ１、ｄ２、…、ｄｎの各々は、それぞれ１行１列、１行２列、…、１行ｎ列の
画素回路１１０においてインバータ１６０によって論理反転されて取り込まれるとともに
、それぞれメモリ回路１２０によって保持される。

ここで、１行ｊ列目の画素回路１１０において、ｊ列目のデータ線１１４に供給された
データビットｄｊがＬレベルであれば、端子Ｂは、再反転によってＬレベルとなるので、
選択回路１３０では、入力端offに供給されたオフ信号Ｖoffが選択されて、画素電極１１
８に印加される。極性信号ＦＲがＨレベルである期間では、オフ信号ＶoffはＨレベルで
あり、対向電極１０８の印加電圧ＬＣcomもＨレベルであるので、結局、１行ｊ列の液晶
素子１４０に印加される電圧はゼロになる。
一方、ｊ列目のデータ線１１４に供給されたデータビットｄｊがＨレベルであれば、端
子Ｂは、再反転によってＨレベルとなるので、選択回路１３０では、入力端onに供給され
たオフ信号Ｖonが選択されて、画素電極１１８に印加される。極性信号ＦＲがＨレベルで
ある期間では、オン信号ＶonはＬレベルであるが、対向電極１０８の印加電圧ＬＣcomは
Ｈレベルであるので、結局、１行ｊ列の液晶素子１４０に印加される電圧絶対値は｜Ｖcc
−Ｖss｜になる。
なお、１行目に位置する他の画素回路においても、同様な動作が実行される。

走査信号Ｇ１がＨレベルになる期間において、データ線駆動回路５０では、上から数え
て１行目に対応したデータビットｄ１、ｄ２、…、ｄｎが第２ラッチ回路群５３０によっ
て各データ線１１４に一斉供給されるのと並行して、２行目に対応したｎ個のデータビッ
トＤｓが第１ラッチ回路群５２０によって点順次的にラッチされる。
そして、走査信号Ｇ２がＨレベルになると、データ線駆動回路５０では、上から数えて
２行目に対応したデータビットｄ１、ｄ２、…、ｄｎが各データ線１１４に一斉供給され
るので、２行目の画素回路１１０においても同様な動作が実行されるとともに、３行目に
対応したｎ個のデータビットＤｓが第１ラッチ回路群５２０によって点順次的にラッチさ
れる。
また、走査信号Ｇ２がＨレベルになると、走査信号Ｇ１はＬレベルになり、１行目にあ
っては、トランジスタ１５２、１５４がオフするので、１行目の画素回路１１０では、そ
れぞれ端子Ａは、データ線１１４から切り離されて、メモリ回路１２０による保持状態が
維持される。このため、次のサブフィールドＳｆ２以降において走査信号Ｇ１がＨレベル
になって、メモリ回路１２０の保持内容が変更されるまで、液晶素子１４０の電圧印加状
態が継続することになる。

以降同様にして、ある走査信号Ｇｉが出力される１水平走査期間（１Ｈ）において、ｉ
行目の画素回路１１０に対するデータビットｄ１、ｄ２、…、ｄｎの供給・書き込みと、
（ｉ＋１）行目の画素回路１１０へのデータビットＤｓの点順次的なラッチとが並行して
行われる動作が、走査信号ＧｍがＨレベルになるまで繰り返される。この結果、ある画素
について着目したときに、サブフィールドＳｆ１において当該画素の液晶素子１４０に印
加される電圧は、データ線１１４を介して画素回路１１０に取り込んだデータビットがＬ
レベルであればゼロになる一方、取り込んだデータビットがＨレベルであれば｜Ｖcc−Ｖ
ss｜になる。

次に、スタートパルスＤＹが出力されて、サブフィールドＳｆ２に移行すると、走査信
号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍが書込期間Ｖａ内に順次排他的にＨレベルとなって出力さ
れて、すべて液晶素子１４０における電圧印加状態が、各々階調データＤｐに応じ、かつ
、当該サブフィールドＳｆ２に対応して定められる。
以下同様な動作が、サブフィールドの開始を規定するスタートパルスＤＹが供給される
毎に繰り返される。すなわち、サブフィールドＳｆ３、Ｓｆ４、…、Ｓｆ７の各々にあっ
ても、書込期間Ｖａにおいて、各画素回路１１０のメモリ回路１２０に保持されたデータ
ビットにしたがって選択されたオフ信号Ｖoffまたはオン信号Ｖonが画素電極１１８に印
加されて、すべての液晶素子１４０における電圧印加状態が、各々階調データＤｐに応じ
、かつ、サブフィールドに対応して定められる。
このようにサブフィールドＳｆ１、Ｓｆ２、Ｓｆ３、…、Ｓｆ７のそれぞれにおいて液
晶素子１４０の電圧印加状態が定められて、１フィールド（１ｆ）経過すると、同様な動
作が繰り返される。

なお、１フィールド経過後では、極性信号ＦＲがＬレベルに反転するので、対向電極１
０８の印加電圧ＬＣcomもＬレベルになる一方、オフ信号ＶoffはＬレベルになり、オン信
号ＶonはＨレベルになる。すなわち、対向電極１０８の電圧反転に伴い、オフ信号Ｖoff
、オン信号Ｖonも論理反転する。したがって、極性信号ＦＲの論理レベルに関係なく、取
り込んだデータビットがＬレベルであれば液晶素子１４０の印加電圧がゼロになる一方、
取り込んだデータビットがＨレベルであれば液晶素子１４０の印加電圧が｜Ｖcc−Ｖss｜
になる。ただし、書込極性は反転するので、液晶素子１４０が交流駆動になる結果、液晶
１０５の劣化が防止される。

次に、電気光学装置１０において液晶素子１４０が、階調データＤｐ毎にどうなるかに
ついて図９を参照して説明する。図９は、対向電極１０８に印加される電圧波形、１行目
の画素の画素電極１１８に印加される電圧波形、および、当該画素のオン状態を、それぞ
れサブフィールド単位で示す図である。
例えば、ある画素の階調データＤｐが（０００）であるとき、データ変換回路４０によ
り変換されるデータビットＤｓは、サブフィールドＳｆ１、Ｓｆ２、…、Ｓｆ７のいずれ
においてもＬレベルである（図６参照）。このため、当該画素の画素電極１１８には、対
向電極１０８に印加される極性信号ＦＲと同一の論理レベルのオフ信号Ｖoffが１フィー
ルドにわたって印加されるので、当該画素の液晶素子１４０に印加される電圧実効値はゼ
ロになる。したがって、当該画素の反射率は、階調データＤｐ（０００）に対応して０％
になる。

逆に例えば、ある画素の階調データＤｐが（１１１）であるとき、データビットＤｓは
、サブフィールドＳｆ１、Ｓｆ２、…、Ｓｆ７のいずれにおいてもＨレベルである（図６
参照）。このため、当該画素の画素電極１１８には、対向電極１０８に印加される極性信
号ＦＲと論理反転の関係にあるオン信号Ｖonが１フィールドにわたって印加されるので、
当該画素の液晶素子１４０に印加される電圧実効値は｜Ｖcc−Ｖss｜になり、したがって
、当該画素の反射率は、階調データＤｐ（１１１）に対応して１００％になる。

また例えば、ある画素の階調データＤｐが（０１１）であるとき、データ変換回路４０
により変換されるデータビットＤｓは、サブフィールドＳｆ１、Ｓｆ２、Ｓｆ３において
それぞれＨレベルであり、それ以外のサブフィールドではＬレベルである（図６参照）。
したがって、液晶素子１４０に電圧｜Ｖcc−Ｖss｜が印加される期間は、１フィールド
のうち、サブフィールドＳｆ１、Ｓｆ２、Ｓｆ３の累積期間となるので、当該１フィール
ドを基準周期としたみたときの電圧実効値はＶ３となる。このため、当該画素の反射率は
、階調データＤｐ（０１１）に対応して４２．９％になる。
なお、階調データＤｐが（０００）、（１１１）、（０１１）以外であるときの説明は
、別段要しないであろう。また、図９において、液晶素子１４０に電圧｜Ｖcc−Ｖss｜が
印加される期間は、オン期間としてハッチングで示されている。

ところで、ｉ行目に位置する画素においてデータビットが取り込まれるタイミングは、
ｉ行目の走査信号ＧｉがＨレベルになるタイミングである。このため、あるサブフィール
ドの開始タイミングから液晶素子１４０の印加電圧が変化するタイミングまでの時間差は
、行毎に異なる。ただし、走査線駆動回路３０は、各サブフィールドの最初に供給される
スタートパルスＤＹを、クロック信号ＣＬＹの論理レベルが遷移する毎に転送して、ｍ本
の走査線の各々に走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍを順次排他的に供給するので、そ
の時間差は、各サブフィールドにわたって常に一定である。
このため、サブフィールドＳｆ１においてｉ行目の液晶素子１４０の印加電圧がゼロか
ら｜Ｖcc−Ｖss｜に変化するタイミングが、当該サブフィールドＳｆ１の開始タイミング
からある時間だけ遅延しても、別のサブフィールドにおいて当該液晶素子１４０の印加電
圧が｜Ｖcc−Ｖss｜からゼロからに変化するタイミングも、当該サブフィールドの開始タ
イミングから同じ時間だけ遅延する。
したがって、液晶素子１４０において、電圧｜Ｖcc−Ｖss｜の印加期間は、サブフィー
ルドＳｆ１、Ｓｆ２、…、Ｓｆ７の期間長を単位として定まり、上記時間差が行毎に異な
っても、その影響はない。このため、１行目以外の２行目からｍ行目までの画素について
も、階調データＤｐ毎に、図９と同様な時間配分となる。

このように、本実施形態に係る電気光学装置１０によれば、画素回路１１０において、
データ線１１４に供給されたデータビットを、トランジスタ１６２、１６４のゲートで入
力するので、ソースで入力する構成と比較してデータ線１１４に寄生する容量が低減され
る。このため、データ線１１４は、目標とする論理レベルに短時間で達するので、高速な
書き込みが可能となる。
また、トランジスタ１６２、１６４は、トランジスタ１５２、１５４とともに、クロッ
クドインバータを構成するが、トランジスタ１５２、１５４については、隣接する画素回
路１１０で兼用されるので、その分、構成が簡略化される。
一方、実施形態では、反転極性信号／ＦＲを、否定回路１５６によってバッファリング
してオフ信号Ｖoffとして画素回路１１０に供給するとともに、極性信号ＦＲを否定回路
１５８によってバッファリングしオン信号Ｖonとして画素回路１１０に供給する構成とな
っているので、タイミング信号生成回路２０の出力段における駆動能力を高める必要もな
い。くわえて、否定回路１５６、１５８についても、隣接する画素回路１１０で兼用され
るので、その分、構成が簡略化される。さらに、否定回路１５６、１５８は画素回路１１
０に近接して配置するので、極性信号ＦＲ（反転極性信号／ＦＲ）の波形が鈍化しても、
画素回路１１０の入力端off、onでは波形整形されて入力される。このため、波形鈍化に
よって、表示領域１０１ａの左右方向で表示が不均一となることが防止される。

また、本実施形態に係る電気光学装置１０によれば、データ線１１４に供給されるデー
タビットｄ１、ｄ２、…、ｄｎは、ＨレベルまたはＬレベルのみの２値であるので、デー
タ線駆動回路などの周辺回路においては、高精度のＤ／Ａ変換回路やオペアンプなどのよ
うな、アナログ信号を処理するための回路は不要となる。このため、回路構成が大幅に簡
略化されるので、装置全体のコストを低く抑えることが可能となる。さらに、データビッ
トが２値的であるため、素子特性や配線抵抗などの影響を受けにくい。このため、不均一
性に起因する表示ムラが発生しないので、高品位かつ高精細な階調表示が可能となる。

＜電気光学装置の構造＞
次に、上述した実施形態に係る電気光学装置１０の構造について説明する。図１０（ａ
）は、電気光学装置１０の構成を示す平面図であり、図１０（ｂ）は、図１０（ａ）にお
けるＡ−Ａ’線の断面図である。
これらの図に示されるように、電気光学装置１０は、画素電極１１８などが形成された
素子基板２００と、対向電極１０８などが形成された対向基板２５０とが、互いにシール
材１０４によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材
料としての液晶１０５が挟持された構造となっている。
ここで、素子基板２００は、半導体基板であるため不透明である。画素電極１１８は、
アルミニウムなどの反射性金属から形成される。一方、対向基板２５０は、透明性を有す
るとともに、素子基板２００と略同一の熱膨張率を有するガラス等から構成される。この
ため、電気光学装置１０は、対向基板２５０から入射した光の反射率を変化させる反射型
である。

さて、素子基板２００において、シール材１０４の内側かつ表示領域１０１ａの外側領
域には、枠状の額縁（見切り）１０６が設けられて、この領域内に光が入射するのを防止
している。この額縁１０６が形成される領域内のうち、領域３０ａには走査線駆動回路３
０が形成され、また、領域５０ａにはデータ線駆動回路５０が形成されている。なお、こ
の額縁１０６には、極性信号ＦＲが印加されて、額縁１０６が形成された領域において液
晶層への印加電圧がほぼゼロとなるように構成されている。
また、素子基板２００において、領域５０ａの外側であって、シール材１０４を隔てた
領域１０７には、複数の接続端子が形成されて、外部からの制御信号や電源、階調データ
Ｄｐなどを入力する構成となっている。

一方、対向基板２５０の対向電極１０８は、シール材１０４の枠内に形成されるととも
に、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図
示省略）によって、素子基板２００における額縁１０６および接続端子と電気的に導通し
ている。換言すれば、極性信号ＦＲは、素子基板２００に設けられた接続端子を介して、
額縁１０６に、さらに、導通材を介して対向電極１０８に、それぞれ印加される構成とな
っている。
なお、タイミング信号生成回路２０およびデータ変換回路４０については、素子基板２
００にあって表示領域１０１ａ以外の領域において形成しても良いし、外部基板に設けて
外付けとしても良い。

次に、素子基板２００に形成されるトランジスタやその周辺を含む要部構成について説
明する。図１１は、画素電極１１８に接続されるトランジスタおよびその周辺の構造を説
明するための断面図である。なお、図示のトランジスタ２１０は、トランスファーゲート
１３２、１３４を構成するものの１つである。
この図において、素子基板２００は、単結晶シリコンや多結晶シリコンなどの半導体基
板であり、その表面には、当該半導体基板よりも高不純物濃度のウェル領域２０２が形成
される。このウェル領域２０２の表面には、素子分離用の酸化膜２０４が形成されている
が、トランジスタ２１０の形成領域では開口している。この開口部分には、熱酸化により
形成されるゲート酸化膜２１２ａを介し、ポリシリコンやメタルシリサイド等からなるゲ
ート電極２１２が形成された後、これをマスクとした不純物のドーピングによって、ソー
ス領域２１４ａおよびドレイン領域２１６ａが形成されている。これにより、トランジス
タ２１０がＭＯＳ型ＦＥＴとなっている。

トランジスタ２１０や酸化膜２０４などの上には、第１層間絶縁膜２４１が形成され、
さらに、この表面には、アルミニウムなどの第１配線層をパターニングした配線２２２、
２２３が形成されている。この配線２２２、２２３は、第１層間絶縁膜２４１に設けられ
たコンタクトホールをそれぞれ介してソース領域２１４ａ、ドレイン領域２１６ａにそれ
ぞれ電気的に接続されている。
配線２２２、２２３および第１層間絶縁膜２４１の上には、第２層間絶縁膜２４２が形
成され、さらに、この表面には、アルミニウムなどの第２配線層をパターニングした配線
２２４、２２５が形成されている。この第２層間絶縁膜２４２には、コンタクトホールが
設けられるととも、ここに、タングステンなどの高融点金属からなる柱状の接続プラグ２
３２、２３３が充填されいる。これにより、配線２２２、２２４同士、並びに、配線２２
３、２２５同士の電気的な接続がそれぞれ図られている。

さらに、配線２２４、２２５および第２層間絶縁膜２４２の上には、第３層間絶縁膜２
４３が形成され、さらに、この表面には、メタル層をパターニングした遮光層２２６、配
線２２７が形成されている。第３層間絶縁膜２４３には、コンタクトホールが設けられる
ととも、ここに、接続プラグ２３４が充填されている。これにより、配線２２５、２２７
同士の電気的な接続が図られている。
遮光層２２６は、配線２２７との絶縁状態を保ちつつ、画素電極１１８同士の隙間から
の進入光を遮断して、トランジスタ２１０や他のトランジスタの光リークによる影響、特
にオフ抵抗の低下を防ぐためのものである。本実施形態において、遮光層２２６には、反
転極性信号／ＦＲが供給されて、対向電極１０８とは論理反転の関係が維持されるように
なっている。

そして、遮光層２２６、配線２２７および第３層間絶縁膜２４３の上には、第４層間絶
縁膜２４４が形成され、さらに、この表面には、この表面には、アルミニウムなどの反射
性金属層をパターニングした画素電極１１８が形成されている。第４層間絶縁膜２４４に
は、コンタクトホールが設けられるととも、ここに、接続プラグ２３５が充填されている
。これにより、配線２２７および１つの画素電極１１８同士の電気的な接続が図られてい
る。
結局、画素電極１１８は、接続プラグ２３５→配線２２７→接続プラグ２３４→配線２
２５→接続プラグ２３３→配線２２３という経路を介して、トランジスタ２１０のドレイ
ン領域２１６ａと電気的に接続されることになる。
なお、画素電極１１８は、接続プラグ２３５が充填された第４層間絶縁膜２４４をＣＭ
Ｐ（化学的機械研磨）より平坦化して形成されるので、ほぼ完全に鏡面化される。また、
電気光学装置の用途が後述するような直視型表示装置である場合、良好な光散乱反射特性
を持たせるために、画素電極１１８は、適当な凹凸面上に形成される。
さらに、画素電極１１８の上には、保護層１１９が、ほぼ全面にわたって形成されてい
る。

一方、対向基板２５０には、素子基板２００との対向面に、ＩＴＯ（Indium Tin Oxide
：インジウム錫酸化物）などの透明導電膜からなる対向電極１０８が設けられ、さらにそ
の表面を保護するための保護層１０９が設けられている。ほかに、対向基板２５０には、
画素電極１１８の隙間に対向する部分に、例えば、金属材料や樹脂などからなる遮光膜（
ブラックマトリクス）が設けられたり、画素電極１１８に焦点を結ぶようなマイクロレン
ズが設けられたりする場合がある。
くわえて、素子基板２００および対向基板２５０の電極形成面には、それぞれ所定の方
向にラビング処理された配向膜（図示省略）などが設けられて、電圧無印加状態における
液晶分子の配向方向を規定する一方、対向基板２５０の外側には、配向方向に応じた偏光
子（図示省略）が設けられる。ただし、液晶１０５として、高分子中に微小粒として分散
させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利
用効率が高まるので、高輝度化や低消費電力化などの点において有利である。

＜ディスクリネーションの低減＞
続いて、上記構造の電気光学装置１０によるディスクリネーションの低減について説明
する。
まず、遮光層２２６に電圧を印加しない場合を想定する。上述したように、電気光学装
置１０の液晶素子１４０では、端子Ｂに保持されたデータビットがＬレベルであれば、画
素電極１１８と対向電極１０８とがほぼ同電位になるので、両電極間には電界が発生しな
い。一方、保持されたデータビットがＨレベルであれば、画素電極１１８と対向電極１０
８との電位差が｜Ｖcc−Ｖss｜になるので、両電極間には、電界が、理想的には両電極と
は直交する方向（縦方向）に発生する。
ただし、Ｈレベルのデータビットを保持する画素回路１１０（オン画素）に、Ｌレベル
のデータビットを保持する画素回路１１０（オフ画素）が隣接している場合、当該隣接す
る画素回路１１０の画素電極１１８は、対向電極１０８と同じ電位になるので、オン画素
の画素電極１１８からオフ画素の画素電極１１８に向かう（またはその逆向きの）横方向
）の電界も発生してしまう。
したがって、オン画素にオフ画素が隣接している場合、電界方向は、図１２（ａ）に示
されるように、オン画素の画素電極１１８の中心から周縁に向かうにつれて縦方向から横
方向に歪んでしまう。このため、特に画素電極１１８の周縁では、ディスクリネーション
が顕著となってしまう。
なお、図１２（ａ）および次の図１２（ｂ）において、実線は電界方向を示し、破線は
等電位線を示す。

次に、本実施形態のように、遮光層２２６に反転極性信号／ＦＲが供給される構成を想
定する。この構成では、図１２（ｂ）に示されるように、オフ画素の画素電極１１８から
遮光層２２６に向かう（またはその逆向きの）方向の電界が発生するので、オン画素の画
素電極１１８の中心から周縁において横方向に歪んだ電界が縦方向となるように矯正され
る。このため、本実施形態では、画素電極１１８の周縁において発生するディスクリネー
ションが低減する結果、実質的に開口率が高まって、明るい表示が可能になる。
なお、オフ画素とオン画素との画素電極１１８の隙間では、横電界になるので、この部
分にディスクリネーションが集中する。ただし、画素電極１１８の隙間と対向する部分に
は、上述したようにブラックマトリクスが設けられるので、この部分が視認されることは
ない。
また、対向電極１０８に対して論理反転した反転極性信号／ＦＲを遮光層２２６に印加
する構成では、画素電極１１８同士の隙間ｋ１が狭くなるにつれて、また、画素電極１１
８および遮光層２２６の間における第４層間絶縁膜の厚さｋ２が厚くなるにつれてディス
クリネーションが低減することが、本件発明者によるシミュレーションによって確認され
ている。具体的には、画素電極同士の隙間ｋ１を０．７５μｍ以下とし、第４層間絶縁膜
の厚さｋ２を２００ｎｍ以上とすることが望ましい。

＜その他、応用＞
本発明は、上述した実施形態に限られず、次のような応用・変形が可能である。
実施形態において、ｉ行ｊ列の画素回路１１０にあっては、ｉ行目の走査信号ＧｉがＨ
レベルになったときに、ｊ列目のデータ線１１４に供給されたデータビットｄｊをクロッ
クドインバータによって取り込むとともに、メモリ回路１２０によって保持する構成とし
たが、トランジスタのゲートがデータ線１１４に接続されるとともに、その出力を何らか
の形でスタティックに保持する回路で構成であれば、例えば、ラッチ回路でも良い。

また、上述した実施形態にあっては、走査線１１２を１本ずつ選択して走査信号を供給
するとともに、当該走査線に位置する画素回路に、対応するデータ線１１４を介してデー
タビットをメモリ回路１２０に書き込む構成、すなわちシーケンシャル・ライトの構成と
なっていた。しかし、本発明は、これに限られずＳＲＡＭと同様に、アドレスデコーダを
用い、行アドレスと列アドレスとで画素を特定してデータビットを書き込む構成、すなわ
ちランダム・ライトの構成としても良い。

ここで、上述した実施形態によれば、ある１つの画素において反射率が１００％または
０％の表示とさせる場合に、当該画素に対応するデータビットＤｓは、ＨレベルまたはＬ
レベルに固定化されるので、一旦データビットＤｓを書き込んでしまえば、以後、データ
Ｄｓを書き換える必要がない。また、ある１つの画素において中間階調の表示とさせる場
合であっても、当該画素に対応するデータビットＤｓは、１フィールドにおいて２回しか
変更されないので、１つの画素につきデータビットＤｓを書き換える頻度は、それほど高
くはない。
そこで、アドレスデコーダを用いてランダム・ライトの構成とするとともに、データビ
ットＤｓを、必要な画素に対してのみ書き換える構成とすれば、書き換え時間を短縮化す
ることができ、さらに、この短縮化に伴って、クロック信号を低周波数化することができ
るので、消費電力を低く抑えることができる。

また、上述した実施形態にあっては、極性信号ＦＲを１フィールドの周期でレベル反転
することにより液晶素子１４０を交流駆動したが、本発明は、これに限られず、例えば、
２フィールド以上の周期でレベル反転する構成としても良い。
さらに、８階調表示以外でも良く、１６、３２、６４、…、というように階調表示数を
増やしても良く、また、４階調や、サブフィールドに分割しないでオフまたはオンの２階
調表示としても良い。

また、実施形態においては、電気光学装置を構成する素子基板２００を半導体基板とし
、ここに、画素回路１１０のトランジスタや、駆動回路の構成素子などを、ＭＯＳ型ＦＥ
Ｔで形成する構成としたが、本発明は、これに限られない。例えば、ＳＯＩ（Silicon On
Insulator）の技術を適用して、サファイヤなどの絶縁性基板からなる素子基板２００に
シリコン単結晶膜を形成し、ここに各種素子を作り込んでも良い。また、例えば、素子基
板２００を、ガラスや石英などの透明性を有する絶縁性基板とし、ここに半導体薄膜を堆
積してＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を形成する構成としても良い
。このように素子基板２００として透明性を有する基板を用いると、この電気光学装置１
０を透過型として用いることが可能となる。ただし、実施形態では、１画素あたりのトラ
ンジスタ数が多く、または、配線が多数で複雑であるので、透過型とする構成は、開口率
の点からいえば、若干不利である。

さらに、電気光学素子としては、液晶素子のほかに、エレクトロルミネッセンス素子や
、電気詠動素子、電子放出素子、デジタルミラー素子などや、プラズマディスプレイなど
の画素回路にも適用可能である。すなわち、本発明は、データ線にオンまたはオフを指示
する２値的なデータビットが供給される電気光学装置のすべてに適用可能である。
なお、例えばエレクトロルミネッセンス素子では、液晶素子とは異なり交流駆動する必
要がないので、また、あえてオフ信号を供給しなくてもオン信号を遮断するだけオフ状態
となるので、端子Ｂの保持状態に応じてオン信号を選択／非選択する構成で足りる。

＜電子機器＞
次に、上述した電気光学装置１０を具体的な電子機器に用いた例について説明する。

＜プロジェクタ＞
図１３は、実施形態に係る電気光学装置１０をライトバルブとして用いた３板式プロジ
ェクタの構成を示す平面図である。
この図に示されるように、プロジェクタ１１００内部には、偏光照明装置１１１０がシ
ステム光軸ＰＬに沿って配置している。この偏光照明装置１１１０において、ランプ１１
１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１イン
テグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複
数の中間光束に分割される。この分割された中間光束は、第２インテグレータレンズを光
入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束
（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。

偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０の
ｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光
束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の電気光学装置
１０Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過
した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層
にて反射され、反射型の電気光学装置１０Ｒによって変調される。一方、ダイクロイック
ミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロ
イックミラー１１５２の赤色光反射層を透過して、反射型の電気光学装置１０Ｇによって
変調される。
このようにして、電気光学装置１０Ｒ、１０Ｇ、１０Ｂによってそれぞれ色光変調され
た赤色、緑色、青色の光像は、ダイクロイックミラー１１５２、１１５１、偏光ビームス
プリッタ１１４０によって順次合成された後、投写光学系１１６０によって、スクリーン
１１７０に投写される。なお、電気光学装置１０Ｒ、１０Ｂおよび１０Ｇには、ダイクロ
イックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射す
るので、カラーフィルタは不要である。

＜パーソナルコンピュータ＞
次に、上記電気光学装置１０を、携帯型のパーソナルコンピュータに適用した例につい
て説明する。図１４は、このコンピュータの構成を示す斜視図である。
図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と
、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、
先に述べた電気光学装置１０の前面にフロントライトを付加することにより構成されてい
る。
なお、この構成では、電気光学装置１０を反射直視型として用いることになるので、画
素電極１１８は平坦である必要はなく、むしろ、反射光が様々な方向に散乱するように、
凹凸であった方が望ましい。

＜携帯電話＞
さらに、上記電気光学装置１０を、携帯電話に適用した例について説明する。図１５は
、この携帯電話の構成を示す斜視図である。
図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４
、送話口１３０６とともに、電気光学装置１０を備えるものである。この構成においても
、必要に応じてその前面にフロントライトが設けられる。また、この構成でも、電気光学
装置１０が反射直視型として用いられることになるので、画素電極１１８は平坦である必
要はなく、凹凸であった方が望ましい。

なお、電子機器としては、図１３〜図１５を参照して説明した他にも、液晶テレビや、
ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、
ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯ
Ｓ端末、タッチパネルを備えた機器等などが挙げられる。

本発明の実施形態に係る電気光学装置の構成を示すブロック図である。同電気光学装置における画素回路の配列を示す図である。同画素回路の構成を示す回路図である。同電気光学装置におけるデータ線駆動回路の構成を示す図である。（ａ）は、同電気光学装置において液晶層に印加される電圧実効値と反射率との関係を示す図であり、（ｂ）は、１フィールドにける各サブフィールドの関係を示す図である。同電気光学装置におけるデータ変換回路の変換内容を示すテーブルである。同電気光学装置の動作を説明するためのタイミングチャートである。同電気光学装置の動作を説明するためのタイミングチャートである。同電気光学装置において対向基板の印加電圧、画素電極の印加電圧、および、画素のオン状態を、それぞれデータ毎にサブフィールド単位で示す図である。（ａ）は、同電気光学装置の構造を示す平面図であり、（ｂ）は、その断面図である。同電気光学装置における要部の拡大断面である。（ａ）は、同電気光学装置において遮光層に電圧を印加しない場合の電界および等電位線を示す図であり、（ｂ）は、遮光層に反転極性信号／ＦＲを印加する場合の電界および等電位線を示す図である。同電気光学装置を適用したプロジェクタの構成を示す図である。同電気光学装置を適用したコンピュータの構成を示す斜視図である。同電気光学装置を適用した携帯電話の構成を示す斜視図である。従来の電気光学装置における画素回路の構成を示す図である。

符号の説明

１０…電気光学装置、１０５…液晶、１０８…対向電極、１１２…走査線、１１４…デー
タ線、１１８…画素電極、１２０…メモリ回路、１３０…選択回路、１４０…液晶素子、
１５２、１５４…トランジスタ、１５６、１５８…否定回路、１６０…インバータ（論理
回路）２００…素子基板、２１８…遮光層、２５０…対向基板、１１００…プロジェクタ
、１２００…コンピュータ、１３００…携帯電話

Claims

複数の走査線と複数のデータ線との交差に対応して設けられる画素回路であって、
前記走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記走査線に供給される走査信号によってオンオフする第１トランジスタと、
前記データ線にゲートが接続され、前記第１トランジスタのドレインにソースが接続され、前記電源電圧の電圧基準となる給電線にドレインが繋がれる第２トランジスタであって、前記第１トランジスタがオンしたとき、前記ゲートの入力レベルを反転した信号をドレインに出力する第２トランジスタと、
前記第２トランジスタのドレインに出力される出力信号を保持する保持回路と、
前記保持回路に保持された信号の論理レベルが一方である場合に、画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第２否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第２否定回路を介して供給されるオン信号を選択し、
前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第１否定回路であって前記極性信号の反転信号を論理反転する第１否定回路を介して供給されるオフ信号を選択する選択回路と、
前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子と
を具備し、
自画素回路と共通する前記走査線に接続される他の画素回路であって前記第１否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが接続される第３トランジスタが含まれており、
前記第１トランジスタがオンしたとき、前記第３トランジスタのゲートの入力レベルを反転した信号がそのドレインから出力されるように、当該第３トランジスタのソースに前記第１トランジスタのドレインが共通接続される
ことを特徴とする画素回路。
走査信号を供給する第１走査線と、当該走査信号を論理反転させた走査信号を供給する第２走査線との組を、前記第１及び第２走査線の延在方向に直交する方向に複数含んでなる複数の走査線と、複数のデータ線との交差に対応して設けられる画素回路であって、
前記第１走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記第１走査線に供給される走査信号によってオンオフする第１トランジスタと、
前記データ線にゲートが接続され、前記第１トランジスタのドレインにソースが接続される第２トランジスタと、
前記データ線、及び前記第２トランジスタのゲートにゲートが共通接続され、前記第２トランジスタのドレインにドレインが接続される第３トランジスタと、
前記第２走査線にゲートが接続され、前記電源電圧の電圧基準となる給電線にソースが接続され、前記第３トランジスタのソースにドレインが接続される第４トランジスタであって、前記第２走査線に供給される走査信号により、前記第１トランジスタがオンするときにオンし、前記第１トランジスタがオフするときにオフする第４トランジスタと、
前記第２及び第３トランジスタのドレインに出力される出力信号を保持する保持回路と、
前記保持回路に保持された信号の論理レベルが一方である場合に、画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第２否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第２否定回路を介して供給されるオン信号を選択し、
前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第１否定回路であって前記極性信号の反転信号を論理反転する第１否定回路を介して供給されるオフ信号を選択する選択回路と、
前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子と
を具備し、
前記第１及び第４トランジスタがオンしたときだけ、前記出力信号として前記第２及び第３トランジスタのゲートの入力レベルを反転した信号が出力され、
自画素回路と共通する前記第１及び第２走査線に接続される他の画素回路であって前記第１及び第２否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが共通接続され、且つ互いのドレイン同士が接続される第５及び第６トランジスタが含まれており、
前記第１及び第４トランジスタがオンしたとき、前記第５及び第６トランジスタのゲートの入力レベルを反転した信号がそれらのドレインから出力されるように、当該第５トランジスタのソースに前記第１トランジスタのドレインが共通接続され、当該第６トランジスタのソースに前記第４トランジスタのドレインが共通接続される
ことを特徴とする画素回路。
複数の走査線と複数のデータ線との交差に対応して設けられる画素回路を有する電気光学装置であって、
前記画素回路は、
前記走査線にゲートが接続され、電源電圧の給電線にソースが接続され、前記走査線に供給される走査信号によってオンオフする第１トランジスタと、
前記データ線にゲートが接続され、前記第１トランジスタのドレインにソースが接続され、前記電源電圧の電圧基準となる給電線にドレインが繋がれる第２トランジスタであって、前記第１トランジスタがオンしたとき、前記ゲートの入力レベルを反転した信号をドレインに出力する第２トランジスタと、
前記第２トランジスタのドレインに出力される出力信号を保持する保持回路と、
前記保持回路に保持された信号の論理レベルが一方である場合に、画素をオンさせるオン信号であって、互いに共通する前記走査線に接続され且つ隣接する画素回路同士において共用される第２否定回路であってその論理レベルが一定周期毎に反転する極性信号を論理反転する第２否定回路を介して供給されるオン信号を選択し、
前記保持回路に保持された信号の論理レベルが他方である場合に、画素をオフさせるオフ信号であって、前記隣接する画素回路同士において共用される第１否定回路であって前記極性信号の反転信号を論理反転する第１否定回路を介して供給されるオフ信号を選択する選択回路と、
前記選択回路によりオン信号が選択されたときにオン状態になる電気光学素子であって、前記選択回路により選択されたオフ信号またはオン信号が印加される画素電極と、前記極性信号が印加される対向電極との間にて挟持される電気光学材料とを含む電気光学素子と
を含み、
自画素回路と共通する前記走査線に接続される他の画素回路であって前記第１否定回路を共用する画素回路とは反対側に隣接する他の画素回路には、自画素回路と異なるデータ線にゲートが接続される第３トランジスタが含まれており、
前記第１トランジスタがオンしたとき、前記第３トランジスタのゲートの入力レベルを反転した信号がそのドレインから出力されるように、当該第３トランジスタのソースに前記第１トランジスタのドレインが共通接続される
ことを特徴とする電気光学装置。
請求項３に記載の電気光学装置を表示部に有することを特徴とする電子機器。