JP4158441B2 - 電気光学装置および電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器の表示部や液晶テレビなどに広く用いられている。ここで、従来の電気光学装置は、電気光学装置それ自体として情報を記憶する機能が無いため、表示を行うためには本体装置（例えばパーソナルコンピュータ）が画像信号を常時供給する必要があった。かかる技術は電気光学装置に静止画像を表示させる場合には、本体装置が全く同一の画像信号を出力し続けることになる。また、動画像を表示させる場合においても、フレーム間隔で観察すると、階調データが変化する画素はごく一部であることが多い。したがって、本体装置が全画面の画像信号を出力し続けることは電力の無駄であった。
【０００３】
このため、本出願人は、電気光学装置の画素毎に数ビットのメモリを設け、各画素における階調データを各画素毎に保持し、外部から画像信号が入力されなかった場合にも画像表示を続行する電気光学装置を提案している（特願２０００−２７０４２４号（特開２００２−０８２６５３号））。なお、この先願は本件出願時には未公開である。先願の電気光学装置においては、３ビットのメモリによって８階調の階調データが各画素毎に記憶される。また、駆動方式としては所謂サブフィールド駆動方式が採用される。すなわち、液晶層には、オン電位ＶHまたはオフ電位ＶLのうち何れか一方が印加され、階調データに応じてオン電位ＶHのデューティ比が設定される。
【０００４】
階調データに応じてオン電位ＶHのデューティ比を設定するために、上記先願においては、所定のクロックパルスをある範囲（例えば「０」〜「７」）で循環的にカウントした結果である階調信号が各画素に供給される。また、各画素においては、階調データと階調信号とを比較する比較器が設けられる。そして、階調信号のカウント値がメモリに記憶された階調データ以下であれば、液晶層に印加する電位としてオン電位ＶHが選択され、階調信号のカウント値がメモリに記憶された階調データを超えればオフ電位ＶLが選択される。かかる構成によれば、階調データに応じて印加電圧の実効値を設定することができ、階調表示を行うことができる。なお、クロックパルスの周期は一定ではなく、液晶の非直線性を補償するように、適宜増減される。
【０００５】
【発明が解決しようとする課題】
ところで、上記先願においては、カウント結果と階調データとを比較する比較器が必要であるが、比較器を構成するために数個程度のゲート回路が必要である。例えば、上記先願においては、３ビットの比較器を構成するために２入力のオア回路が２個、３入力のオア回路が１個、２入力，３入力，４入力のアンド回路が各１個用いられている。各ゲートの１入力あたり１個のトランジスタが必要であるとすると、比較器を構成するために少なくとも１５個のトランジスタが必要になる。さらに、階調データのビット数が「４」以上になると、必要なトランジスタの数は飛躍的に増大する。この結果、トランジスタの負荷容量に伴う充放電電流により消費電力が増大するという問題が生じる。また、物理的にトランジスタを配置することが困難となり、さらなる高精細化、多階調化の要求を満たすことが出来なくなるという問題も生じる。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、トランジスタの使用数を抑制し電気光学装置等の低消費電力化、高精細化、多階調化を実現する比較回路、パルス幅変調回路、電気光学装置および電子機器を提供することである。
【０００７】
【課題を解決するための手段】
かかる課題を解決するために、第１の発明は、供給される駆動信号のレベルに応じた階調表示を行う複数の画素を備えたものであって、前記複数の画素の各々において表示すべき階調を示すｎビット（但し、ｎは２以上の自然数）の階調データを供給する複数の第１配線と、ｎビットの階調信号を供給する複数の第２配線とを備え、前記複数の画素の各々は、画素電極と、前記ｎビットの階調データを記憶し、且つ、第１の電源電圧で動作するメモリと、前記駆動信号を出力し、且つ、前記第１の電源電圧で動作するパルス幅変調回路と、前記パルス幅変調回路から出力される駆動信号のレベルを前記第１の電源電圧から前記第１の電源電圧よりも高い第２の電源電圧にレベルシフトするレベルシフト回路と、前記レベルシフト回路から出力される前記駆動信号のレベルに応じて、前記画素の表示状態をオン状態にする電圧または前記画素の表示状態をオフ状態にする電圧のいずれかを前記画素電極に印加し、且つ、前記第２の電源電圧で動作するスイッチング回路とを備え、前記パルス幅変調回路は、前記メモリに記憶された前記階調データと外部から供給されるｎビットの階調信号とを比較する比較回路と、比較回路の比較結果を保持して前記駆動信号として前記レベルシフト回路に出力するラッチ回路とを備え、前記ｎビットの階調信号は、 1 フィールドを分割して得た複数のサブフィールドごとに外部から供給され、前記複数のサブフィールドの各々において、表示すべき階調に応じて前記駆動信号のレベルをハイレベルとするかローレベルとするかを指定することを特徴とする。
【０００９】
第１の発明において、比較回路は、ｎビットの階調データに応じて各々がスイッチングされる第１および第２端子間に直列に接続されたｎ個の第１スイッチング素子と、逐次更新されるｎビットの階調信号に応じて各々がスイッチングされるとともに、ｎ個の第１スイッチング素子の各々に並列に接続されたｎ個の第２スイッチング素子とを有し、階調データおよび階調信号に応じて、第１および第２端子間の導通・非導通状態を制御し、階調データおよび階調信号の比較結果をラッチ回路に出力してもよい。
【００１０】
また、第１の発明において、前記ラッチ回路は、第１信号が入力されると第１状態に設定され、第２信号が入力されると第２状態に設定されるとともに、前記比較回路が導通状態になった時に該第１信号が入力され、前記パルス幅変調回路は、所定のリセット周期毎に第２信号をラッチ回路に入力し、かつ、該リセット周期内で複数回カウントアップまたはカウントダウンされるカウント結果を階調信号として比較回路に供給し、階調データおよび階調信号の比較結果に応じて、比較回路の第１および第２端子間の導通・非導通状態を制御することにより、リセット周期内でラッチ回路が第１状態を維持する時間と第２状態を維持する時間との比を設定してもよい。
【００１１】
第１の発明において、パルス幅変調回路は、導通状態である時に第２信号をラッチ回路に供給する第３スイッチング素子と、導通状態である時に第１信号を比較回路に供給する第４スイッチング素子とをさらに有し、第３スイッチング素子は、所定のリセット信号がリセット指令状態である時に導通状態に設定され、第４スイッチング素子は、リセット信号が非リセット指令状態である時に導通状態に設定されることが好ましい。
【００１２】
第１の発明において、電気光学装置は、供給される駆動信号のレベルに応じた階調表示を行う複数の画素と、前記各画素毎に設けられる画素電極と、前記各画素のｎビット（但し、ｎは２以上の自然数）の階調データを記憶するメモリと、前記メモリに記憶された前記階調データとｎビットの階調信号とを比較する比較回路とラッチ回路とからなり、前記ラッチ回路から駆動信号を出力するパルス幅変調回路と、前記駆動信号のレベルに応じて、前記画素の表示状態をオン状態にする電圧または前記画素の表示状態をオフ状態にする電圧のいずれかを前記画素電極に印加するスイッチング回路とを備え、前記パルス幅変調回路は、前記比較回路と、前記リセット信号が非リセット指令状態である時に導通状態に設定され、導通状態である時に第１信号を前記比較回路に供給する第１信号用のスイッチング素子と、前記リセット信号がリセット指令状態である時に導通状態に設定され、導通状態である時に第２信号を前記ラッチ回路に供給する第２信号用のスイッチング素子と、前記第１信号が入力されると第１状態に設定され、前記第２信号が入力されると第２状態に設定されるとともに、前記比較回路が導通状態になった時に該第１信号が入力されるラッチ回路とを有し、所定のリセット周期毎に前記第２信号を前記ラッチ回路に入力し、かつ、該リセット周期内で複数回カウントアップまたはカウントダウンされるカウント結果を前記階調信号として前記比較回路に供給し、前記階調データおよび前記階調信号の比較結果に応じて、前記比較回路の前記第１および第２端子間の導通・非導通状態を制御することにより、前記リセット周期内で前記ラッチ回路が前記第１状態を維持する時間と前記第２状態を維持する時間との比を設定してもよい。
さらに、この発明において、前記パルス幅変調回路と前記スイッチング回路との間に設けられ、電源電圧のレベルを変換するレベルシフタ回路を有することが好ましい。くわえて、前記レベルシフタ回路の前段に位置する前記メモリとパルス幅変調回路とは、第１の電源電圧で駆動し、前記レベルシフタ回路の後段に位置する前記スイッチング回路は、前記第１の電源電圧よりも高い第２の電源電圧で駆動することが好ましい。
第１の発明において、各リセット周期の最初においてリセット信号をリセット指令状態に設定し、次にリセット信号を非リセット指令状態に設定するとともに複数回カウントアップまたはカウントダウンされるカウント結果を階調信号として出力する信号生成回路をさらに設けてもよい。
【００１３】
第１の発明において、画素は、透明基板上に半導体薄膜を堆積して成る素子基板上に形成されることが好ましい。また、画素は、単結晶シリコン基板上に形成されていてもよい。この場合、単結晶シリコン基板は、絶縁基板上に単結晶シリコン層を形成して成るＳＯＩ基板であることが好ましい。
【００１４】
第１の発明において、画素電極に対して観察面とは反対側にメモリと、パルス幅変調回路と、スイッチング回路とを設けてもよい。
【００１５】
第１の発明において、画素を形成して成る素子基板と、所定の基準電圧が印加される対向電極を備えた対向基板と、素子基板と対向基板とに挟持された液晶とを有することが好ましい。
【００１６】
第２の発明は、複数の画素を有する電気光学装置において、前記複数の画素の各々において表示すべき階調を示すデータを供給する複数の第１配線と、前記画素のそれぞれに設けられた画素電極と、前記画素のそれぞれに設けられ、データを書換え可能なメモリと、前記メモリに記憶されたデータに応じて、少なくとも前記画素の表示状態をオン状態にする電圧または前記画素の表示状態をオフ状態にする電圧を前記画素電極に印加するスイッチング回路と、前記メモリと前記スイッチング回路との間に設けられ、信号のレベルを変換するレベルシフタ回路とを備え、前記レベルシフタ回路の前段に位置する回路系は、第１の電源電圧で駆動し、前記レベルシフタ回路の後段に位置する回路系は、前記第１の電源電圧よりも高い第２の電源電圧で駆動することを特徴とする。
【００１８】
第３の発明は、第１の発明または第２の発明に係る電気光学装置を備えた電子機器を提供する。
【００１９】
【発明の実施の形態】
1．実施形態の動作原理
まず、本実施形態に係る装置の理解を容易にするため、本実施形態における電気光学装置の駆動方法について説明する。一般に、電気光学装置として液晶を用いた液晶装置において、液晶に印加される実効電圧値と相対透過率（反射型液晶装置の場合には反射率）との関係は、電圧無印加状態において黒表示を行うノーマリーブラックモードを例にとれば、図４に示すような関係にある。なお、相対透過（反射）率とは、透過（または反射）光量の最低値および最高値を、それぞれ０％および１００％として正規化したものである。図４に示すように、液晶の透過率は、液晶層に対する印加電圧が閾値ＶTH1より小さい場合には０％であるが、印加電圧が閾値ＶTH1以上であり、かつ、飽和電圧ＶTH2以下である場合には、印加電圧に対して非線形に増加する。そして、印加電圧が飽和電圧ＶTH2以上である場合、液晶の透過率は印加電圧によらず、一定値を維持する。
【００２０】
さて、液晶の透過率を０％と１００％との間の中間的な透過率にするためには、図４に示す電圧／透過率特性において電圧ＶTH1と電圧ＶTH2との間にある透過率に対応した実効電圧を液晶層に印加する必要がある。アナログ駆動方式においては、このような中間階調を得るための電圧がＤ／Ａ変換回路やオペアンプなどのアナログ回路によって生成され、画素電極に印加されていた。しかし、このような駆動方法によって画素電極に印加される電圧は、アナログ回路の特性や各種の配線抵抗などのばらつきによる影響を受けやすく、さらに、画素同士でみて不均一となりやすいので、高品質かつ高精細な階調表示が困難であった。
【００２１】
そこで、本実施形態に係る電気光学装置では、次のような方法により画素の駆動を行う。まず、１フィールド（１Ｆ）が複数のサブフィールドに分割され、各サブフィールド単位で液晶層に対する電圧印加が行われる。そして、各サブフィールドにおいては、液晶層に対して電圧ＶHまたはＶL（＝０Ｖ）のいずれかのみが印加される。ここで、電圧ＶHは、１フィールドにわたって液晶層に対して電圧ＶHが印加されることにより、１フィールドにおいて液晶層に与えられる実効電圧値が図４に示す電圧Ｖ７以上となるように選定されている。
【００２２】
さらに、１フィールド内において電圧ＶHが印加される時間と電圧ＶL（＝０Ｖ）が印加される時間との比率が階調データに応じた比率となるように、電圧ＶHの印加を行うサブフィールドおよび電圧ＶLの印加を行うサブフィールドが階調データに応じて決定される。このようにすることで、階調データに応じた実効電圧が液晶層に印加され、透過率０％と透過率１００％の間の中間的な階調での表示が可能となるのである。なお、各サブフィールドの具体的な時間長については後述する。また、以下に示す各実施形態においては、３ビットの階調データＤ０，Ｄ１，Ｄ２に従って８階調での表示を行う場合を例に説明を進めるが、本発明を適用できるのはかかる場合に限られるものではないことは言うまでもない。
【００２３】
2．実施形態の構成
2．1．全体構成
図１は、本実施形態に係る電気光学装置の電気的な構成を示すブロック図である。この電気光学装置は、電気光学材料として液晶を用いた液晶装置であり、素子基板と対向基板とが、互いに一定の間隙を保って貼付され、この間隙に電気光学材料たる液晶が狭持される構成となっている。また、この電気光学装置では、素子基板として、ガラスや石英などの非晶質基板上に半導体薄膜を堆積してＴＦＴを形成した、透過型の半導体基板が用いられており、この素子基板に形成されたＭＯＳ型トランジスタによって、各画素における表示を制御する画素回路および画素回路を制御する周辺駆動回路などが形成されている。図１には、この素子基板に形成された回路の構成が示されている。
【００２４】
図１に示すように、素子基板上における表示領域１０１ａには、複数本の行選択線１１がＸ（行）方向に沿って延在して形成され、複数本の列選択線１２がＹ（列）方向に沿って延在して形成されている。そして、画素１３は、行選択線１１と列選択線１２との各交差に対応して設けられて、マトリクス状に配列されている。ここで、行選択線１１の総本数をｍ本とし、列選択線１２の総本数をｎ本とする（ｍ、ｎはそれぞれ２以上の整数）。なお、図１においては、図面が煩雑になるのを防止するため、１列分のｍ個の画素１３が１本の列選択線１２に接続されるように図示したが、実際には図１の列選択線１２は複数本の列選択線からなる（詳細は後述する）。
【００２５】
また、この電気光学装置は、動作制御回路２０、Ｙアドレスバッファ２１０、Ｙアドレスデコーダ２１１、Ｘアドレスバッファ２２０、Ｘアドレスデコーダ２２１、サンプル・ホールド回路２２２、階調信号生成回路２３、入力回路２４０および出力回路２４１を具備している。動作制御回路２０は、図示しない上位装置から供給されるチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥに基づいて、動作モードに対応した内部制御信号を生成する。
【００２６】
動作制御回路２０の具体的な構成は図１に示す通りである。かかる構成の下、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがＬレベルとなると、Ｙアドレスバッファ２１０およびＸアドレスバッファ２２０、ならびに入力回路２４０に対してＨレベルのイネーブル信号が供給される。そしてこの結果、電気光学装置の動作モードは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して上位装置から供給される階調データＤ０〜Ｄ２を各画素１３に対して書き込む、書込モードに移行する。
【００２７】
一方、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥがＬレベルとなり、ライトイネーブル信号／ＷＥがＨレベルとなると、Ｙアドレスバッファ２１０およびＸアドレスバッファ２２０、ならびに出力回路２４１に対してＨレベルのイネーブル信号が供給される。そしてこの結果、各画素１３に書き込まれたデータを読み出し、読み出したデータをデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して外部に出力する読出モードに動作モードが移行する。
【００２８】
入力回路２４０および出力回路２４１は、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２に接続されている。入力回路２４０は、動作制御回路２０からＨレベルのイネーブル信号が与えられることにより動作状態となり、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して入力される階調データＤ０〜Ｄ２をサンプル・ホールド回路２２２に出力する。これらの各階調データＤ０〜Ｄ２は、ＨレベルまたはＬレベルのデジタルデータである。また、出力回路２４１は、動作制御回路２０からＨレベルのイネーブル信号が与えられることにより動作状態となり、サンプル・ホールド回路２２２によって画素１３から読み出された階調データＤ０〜Ｄ２をデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２に出力する。
【００２９】
Ｙアドレスバッファ２１０には、図示しない上位装置からＹアドレス信号Ａｙ０〜Ａｙｉが供給される。このＹアドレスバッファ２１０は、動作制御回路２０からＨレベルのイネーブル信号が供給されることにより動作状態となり、その時点において供給されているＹアドレス信号Ａｙ０〜ＡｙｉをＹアドレスデコーダ２１１に出力する。
【００３０】
Ｙアドレスデコーダ２１１は、入力端子がＹアドレスバッファ２１０の各出力端子に接続されており、出力端子が各行選択線１１の一端（図１においては左側の一端）に接続されている。このＹアドレスバッファ２１０から出力されるＹアドレス信号Ａｙ０〜Ａｙｉをデコードし、接続された複数の行選択線１１のうちの１本の行選択線１１に対して択一的にＨレベルのＹ選択信号を出力する。これにより、Ｙアドレス信号Ａｙ０〜Ａｙｉに応じた行選択線１１が択一的に選択されることになる。
【００３１】
一方、Ｘアドレスバッファ２２０には、図示しない上位装置からＸアドレス信号Ａｘ０〜Ａｘｊが供給される。このＸアドレスバッファ２２０は、動作制御回路２０からＨレベルのイネーブル信号が供給されることにより動作状態となり、その時点において供給されているＸアドレス信号Ａｘ０〜ＡｘｊをＸアドレスデコーダ２２１に出力する。Ｘアドレスデコーダ２２１は、入力端子がＸアドレスバッファ２２０の各出力端子に接続されており、出力端子がサンプル・ホールド回路２２２の各入力端子に接続されている。このＸアドレスデコーダ２２１は、Ｘアドレスバッファ２２０から出力されるＸアドレス信号Ａｘ０〜ＡｘｊをデコードしてＸ選択信号を生成する。このＸ選択信号は、複数の列選択線１２のうち、Ｘアドレス信号Ａｘ０〜Ａｘｊに応じた列選択線１２を択一的に選択するための信号である。
【００３２】
サンプル・ホールド回路２２２は、Ｘアドレスデコーダ２２１によって出力されたＸ選択信号によって特定される列選択線１２に対して、入力回路２４０から供給される階調データＤ０，Ｄ１およびＤ２を出力する。このような構成により、書込モードにおいては、Ｙアドレスデコーダ２１１によって生成されたＹ選択信号が出力される行選択線１１と、Ｘアドレスデコーダ２２１によって生成されたＸ選択信号によって特定される列選択線１２との交差に対応した画素１３に対して、入力回路２４０から出力された階調データＤ０，Ｄ１およびＤ２が与えられることとなる。
【００３３】
本実施形態においては、この階調データＤ０〜Ｄ２と階調信号Ｐ０〜Ｐ２とに応じた時間密度で、画素１３の表示状態をオン状態とする電圧または画素１３の表示状態をオフ状態とする電圧を、画素１３に印加するようになっている（詳細は後述する）。階調信号生成回路２３は、この階調信号Ｐ０，Ｐ１，Ｐ２およびリセット信号／ＲＥＳを生成して出力するための回路である。各階調信号Ｐ０，Ｐ１およびＰ２は、１フィールド毎に所定の時間長だけＨレベルとなる。詳述すると、以下の通りである。
【００３４】
本実施形態においては、１フィールドが７つのサブフィールドに分割され、各サブフィールド単位で画素の表示状態をオン状態またはオフ状態とすることにより、３ビットの階調データに応じた８階調による表示を実現するようになっている。画素への具体的な電圧印加の態様およびサブフィールドＳＦ１〜ＳＦ７の時間長は、以下の通りである。例えば、ある画素に対して階調データ（ＬＬＨ）が与えられた場合、すなわち、図４において画素の透過率を１４．３％とする階調表示を行う場合、１フィールド（１Ｆ）のうち、サブフィールドＳＦ１においては画素の液晶層に対して電圧ＶHが印加される一方、他のサブフィールドＳＦ２〜ＳＦ７においては液晶層に対して電圧ＶL（＝０Ｖ）が印加される。ここで、実効電圧値は、電圧瞬時値の２乗を１周期（１フィールド）にわたって平均化した平方根で求められるから、サブフィールドＳＦ１を、１フィールド（１Ｆ）に対して（Ｖ１／ＶH）2となる期間に設定すれば、上記の電圧印加によって１フィールド（１Ｆ）に液晶層に印加される実効電圧値はＶ１となる。
【００３５】
また、例えば、ある画素に対して階調データ（ＬＨＬ）が与えられた場合、すなわち、画素の透過率を２８．６％とする階調表示を行う場合、１フィールド（１Ｆ）のうち、サブフィールドＳＦ１〜ＳＦ２においては画素の液晶層に対して電圧ＶHが印加される一方、他のサブフィールドＳＦ３〜ＳＦ７においては液晶層に対して電圧ＶLが印加される。ここで、サブフィールドＳＦ１〜ＳＦ２を、１フィールド（１Ｆ）に対して（Ｖ２／ＶH）2となる期間に設定すれば、上記電圧印加によって１フィールド（１Ｆ）に液晶層に印加される実効電圧値はＶ２となる。上述したように、サブフィールドＳＦ１は（Ｖ１／ＶH）2となる期間に設定されているから、サブフィールドＳＦ２については、（Ｖ２／ＶH）2−（Ｖ１／ＶH）2となる期間に設定すればよい。
【００３６】
同様に、例えば、ある画素に対して階調データ（ＬＨＨ）が与えられた場合、すなわち、画素の透過率を４２．９％とする階調表示を行う場合、１フィールド（１Ｆ）のうち、サブフィールドＳＦ１〜ＳＦ３においては画素の液晶層に対して電圧ＶHが印加される一方、他のサブフィールドＳＦ４〜ＳＦ７においては液晶層に対して電圧ＶLが印加される。ここで、サブフィールドＳＦ１〜ＳＦ３を、１フィールド（１Ｆ）に対して（Ｖ３／ＶH）2となる期間に設定すれば、上記電圧印加によって１フィールド（１Ｆ）に液晶層に印加される実効電圧値はＶ３となる。上述したように、サブフィールドＳＦ１〜ＳＦ２は（Ｖ２／ＶH）2となる期間に設定されているから、サブフィールドＳＦ３については、（Ｖ３／ＶH）2−（Ｖ２／ＶH）2となる期間に設定すればよいことが解かる。
【００３７】
以下、同様にして、他のサブフィールドＳＦ４〜ＳＦ６の期間がそれぞれ決定される。また、サブフィールドＳＦ７については、最終的に、１フィールドからサブフィールドＳＦ１〜ＳＦ６を除いた期間に設定される。ただし、上述したように、各サブフィールドＳＦ１〜ＳＦ７の合計の時間長として、１フィールド（１Ｆ）に対して（Ｖ７／ＶH）2の時間長が確保される必要がある。もっとも、サブフィールドＳＦ１〜ＳＦ７の合計の時間長が、１フィールドに対して（Ｖ７／ＶH）2となる時間長よりも長くなったとしても、すなわち、液晶層に印加される実効電圧値が図４におけるＶ７を越えたとしても、飽和性であるがゆえに透過率は１００％となる。
【００３８】
図６（ａ）は、本実施形態における階調信号Ｐ０〜Ｐ２およびリセット信号／ＲＥＳ（詳細は後述する）の波形を示すタイミングチャートである。同図に示すように、各階調信号は、１フィールド内の各サブフィールド単位で、ＨレベルまたはＬレベルのいずれかとなるように設定されている。本実施形態においては、図６（ａ）に示すように、階調信号Ｐ０〜Ｐ２として、「０」〜「６」までをカウントする３ビットカウンタの出力信号が用いられる。すなわち、階調信号Ｐ０，Ｐ１およびＰ２は、サブフィールドＳＦ１においては、それぞれ“Ｌ，Ｈ，Ｈ”レベルとなってカウンタ値「６」を示し、サブフィールドＳＦ２においては、それぞれ“Ｈ，Ｌ，Ｈ”レベルとなってカウンタ値「５」を示し、サブフィールドＳＦ３においては、それぞれ“Ｌ，Ｌ，Ｈ”となってカウンタ値「４」を示す。「３」〜「０」の値についても同様である。
【００３９】
次に、図２は、本実施形態に係る電気光学装置の画素１３の具体的な構成を示す回路図である。同図に示すように、画素１３の画素回路は、メモリセル１３０ａ，１３０ｂ，１３０ｃ、階調制御回路１３８、スイッチング回路１３９、画素電極１３５、対向電極１３６ならびに液晶１３７により構成されている。なお、以下では、メモリセル１３０ａ，１３０ｂ，１３０ｃのうちのいずれかを特定する必要がない場合には、単にメモリセル１３０と記す。また、他の各部の符号についても同様とする。
【００４０】
ここで、図１においては、図面が煩雑になるのを防止するため、１列分のｍ個の画素１３が１本の列選択線１２に接続されているように図示したが、より詳細には、図２に示すように、各列選択線１２は、列選択線１２０〜１２５からなる。そして、これらの各列選択線１２０〜１２５に対して各階調データＤ０，Ｄ１およびＤ２およびこれらの反転信号／Ｄ０，／Ｄ１，／Ｄ２がそれぞれ供給されるようになっている。
【００４１】
図２に示すように、メモリセル１３０は、階調データのビット数に応じた数（本実施形態においては３個）だけ設けられている。そして、メモリセル１３０ａには列選択線１２０，１２１が接続されて階調データ／Ｄ０，Ｄ０が供給され、メモリセル１３０ｂには列選択線１２２，１２３が接続されて階調データ／Ｄ１，Ｄ１が供給され、メモリセル１３０ｃには列選択線１２４，１２５が接続されて階調データ／Ｄ２，Ｄ２が供給されるようになっている。一方、各メモリセル１３０ａ、１３０ｂおよび１３０ｃは、Ｙ選択信号が供給される行選択線１１にも接続されている。
【００４２】
図３は、各メモリセル１３０の具体的な構成を例示する図である。同図に示すように、このメモリセル１３０は、インバータ１３０１および１３０２、ならびにトランジスタ１３０３および１３０４からなるスタティックメモリ（ＳＲＡＭ）構成である。
【００４３】
また、図３に示すように、インバータ１３０１および１３０２は、一方の出力端が他方の入力端に接続されることによってフリップフロップ、すなわち１ビットのメモリを構成している。一方、トランジスタ１３０３および１３０４はこの１ビットのメモリに対して書き込みまたは読み出しを行うときに導通状態とされるＮチャネルトランジスタである。各トランジスタ１３０３および１３０４のドレインは、インバータ１３０２および１３０１の各入力端子に接続され、各々のゲートは、Ｙ選択信号が供給される行選択線１１に接続されている。
【００４４】
ところで、図２においては、１個のメモリセル１３０に対して２本の列選択線が接続されるように図示したが、これらは図３に示す２本の列選択線１２ａおよび１２ｂに対応する。そして、列選択線１２ａにはトランジスタ１３０３のソースが接続され、列選択線１２ｂにはトランジスタ１３０４のソースが接続されている。ここで、列選択線１２ａには階調データＤ０，Ｄ１およびＤ２のいずれか（図３においては「Ｄ」と表記されている）が供給され、列選択線１２ｂには、列選択線１２ａに供給される階調データをレベル反転したデータ（図３においては「／Ｄ」と表記されている）が供給される。
【００４５】
各メモリセル１３０はこのような構成であり、行選択線１１にＨレベルのＹ選択信号が出力されることによりトランジスタ１３０３および１３０４が導通状態となる。この状態で、各階調データおよびそのレベルを反転したデータが列選択線１２ａおよび１２ｂに供給されると、階調データはインバータ１３０１および１３０２により構成されるメモリに記憶されることとなる。記憶されたデータは、Ｙ選択信号がＬレベルとなり、トランジスタ１３０３および１３０４が非導通状態となっても保持される。なお、以下の説明では、インバータ１３０１の出力をＱ出力と呼び、インバータ１３０２の出力を／Ｑ出力と呼ぶ。
【００４６】
再び図２において、各画素１３における各メモリセル１３０のＱ出力（階調データＱ０〜Ｑ２）と、階調信号生成回路２３から出力された階調信号Ｐ０，Ｐ１，Ｐ２とは階調制御回路１３８に入力される。階調制御回路１３８は、これらの入力信号に対して演算処理を行うことにより、１フィールド（１Ｆ）内で、各メモリセルから読み出された階調データＱ０〜Ｑ２に応じた時間密度を有するパルス信号ＰＷを生成して出力する。
【００４７】
一方、トランスミッションゲート１３４ａおよび１３４ｂの出力端は、画素電極１３５に接続されている。そして、この画素電極１３５と対向電極１３６との間に液晶１３７が狭まれて液晶層が形成されている。ここで、対向電極１３６は、素子基板に形成された画素電極１３５と対向するように、対向基板に一面に形成される透明電極である。この対向電極１３６には、図示しない電圧生成回路から交流化駆動信号ＦＲが供給される。交流化駆動信号ＦＲは、ＶHからＶLへ、あるいはＶLからＶHへ、のように、１フィールド（１Ｆ）毎、或いは周期的にレベル反転（極性反転）を繰り返す信号である。本実施形態において、それぞれの画素１３の画素電極には、データ線１１４に供給されたデータに応じた電圧が直接印加されるのではなく、上記駆動信号ＦＲに応じた電圧またはその反転信号/ＦＲに応じた電圧が択一的に印加される。データ線１１４に供給されるデータは、画素電極に供給される信号ＦＲ，/ＦＲを選択するために用いられる。一方、この画素電極と対向する対向電極には、駆動信号ＦＲが供給される。液晶を交流駆動するために、駆動信号ＦＲを１フレーム或いは周期的に極性反転する電圧（例えば０[V]，３[V]）に設定し、その反転信号/ＦＲをこれとは逆相の電圧（例えば３[V]，０[V]）に設定する。なお、本実施形態では、画素電極と対向電極とに対して、交流化駆動信号系ＦＲ，/ＦＲを直接供給しているが、交流化駆動信号ＦＲに応じて極性が反転する駆動電圧系を別途生成し、これを印加してもよい。以下、説明の便宜上、この交流化駆動信号ＦＲ等のレベルに関しては、ＶHを単にＨレベルと呼び、ＶLを単にＬレベルと呼ぶ場合がある。
【００４８】
さて、上記階調制御回路１３８から出力されたパルス信号ＰＷは、トランスミッションゲート１３４ａのＰチャネルトランジスタとトランスミッションゲート１３４ｂのＮチャネルトランジスタのゲートとに供給される。さらに、パルス信号ＰＷは、インバータ１３３によってレベル反転された後、トランスミッションゲート１３４ａのＮチャネルトランジスタとトランスミッションゲート１３４ｂのＰチャネルトランジスタのゲートに供給される。各トランスミッションゲート１３４ａおよび１３４ｂは、ＰチャネルトランジスタにＬレベルのゲート信号が与えられ、ＮチャネルトランジスタにＨレベルのゲート信号が与えられることにより導通状態となるゲートである。したがって、トランスミッションゲート１３４ａと１３４ｂは、パルス信号ＰＷのレベルに応じて、一方が導通状態、他方が非導通状態となる。また、トランスミッションゲート１３４ａの入力端は、上述した交流化駆動信号ＦＲが供給される配線に接続される一方、トランスミッションゲート１３４ｂの入力端は、信号／ＦＲが供給される配線に接続されている。ここで、信号／ＦＲは、上記交流化駆動信号ＦＲをレベル反転した信号である。つまり、交流化駆動信号ＦＲがＨレベル（＝ＶH）のときには信号／ＦＲはＬレベル（＝ＶL）となり、交流化駆動信号ＦＲがＬレベル（＝ＶL）のときには信号／ＦＲはＨレベル（＝ＶH）となる。
【００４９】
このような構成において、階調制御回路１３８からＨレベルのパルス信号ＰＷが供給された場合には、トランスミッションゲート１３４ａは非導通状態となり、トランスミッションゲート１３４ｂは導通状態となる。したがって、画素電極１３５には、トランスミッションゲート１３４ｂを介して信号／ＦＲが印加される。この結果、画素電極１３５に印加される電位と対向電極１３６に印加される電位の差電圧であるＶHが、画素１３の液晶層に印加されるため、この画素１３の表示状態はオン状態となる。これに対し、階調制御回路１３８からＬレベルのパルス信号ＰＷが供給された場合、トランスミッションゲート１３４ａは導通状態となり、トランスミッションゲート１３４ｂは非導通状態となる。したがって、画素電極１３５には交流化駆動信号ＦＲが印加され、この結果、画素１３の液晶層に印加される電圧はＶL（＝０Ｖ）となる。そしてこの結果、画素１３の表示状態はオフ状態となるのである。
【００５０】
2．2．階調制御回路１３８の構成
次に、図２における階調制御回路１３８の詳細構成を説明する。図において３１〜３３はトランジスタであり、直列に接続されるとともに、これらの各ゲート端には階調データＱ０〜Ｑ２が供給される。すなわち、トランジスタ３１〜３３は、対応する階調データがＨレベルである時は導通状態になり、対応する階調データがＬレベルである時は非導通状態になる。また、４１〜４３は直列に接続されるトランジスタであり、各々トランジスタ３１〜３３に対して並列に接続されるとともに、これらの各ゲート端には階調信号Ｐ０〜Ｐ２が供給される。すなわち、トランジスタ４１〜４３は、対応する階調信号がＨレベルである時は導通状態になり、対応する階調信号がＬレベルである時は非導通状態になる。
【００５１】
上記トランジスタ３１〜３３および４１〜４３によって比較回路３０が構成されている。５２はトランジスタであり、比較回路３０の端子３０ａと接地電位（０Ｖ）との間に接続され、そのゲート端にはリセット信号／ＲＥＳが供給される。これにより、リセット信号／ＲＥＳがＨレベルになると、トランジスタ５２を介して、比較回路３０の端子３０ａに接地電位（０Ｖ）すなわちＬレベルの電位が印加されることになる。
【００５２】
また、５０はトランジスタであり、比較回路３０の他の端子３０ｂと電源電位（ＶＤＤ）との間に接続され、そのゲート端にはリセット信号／ＲＥＳが供給される。これにより、リセット信号／ＲＥＳがＬレベルになると、トランジスタ５０を介して、比較回路３０の端子３０ｂに電源電位（ＶＤＤ）すなわちＨレベルの電位が印加されることになる。
【００５３】
また、６２，６４はインバータであり、一方の出力端が他方の入力端に接続され、両者によってラッチ回路６０が構成されている。ラッチ回路６０は、保持されている値すなわちインバータ６２の出力レベルを上述したパルス信号ＰＷとして出力する。ここで、トランジスタ５０を介して端子３０ｂにＨレベルの電位が印加されると、パルス信号ＰＷはＬレベルになる。一方、トランジスタ５２および比較回路３０を介して端子３０ｂにＬレベルの電位が印加されると、パルス信号ＰＷはＨレベルになる。そして、トランジスタ５０、トランジスタ５２および比較回路３０を介して端子３０ｂに電圧が印加されていない場合には、端子３０ｂの電位はインバータ６４の出力信号（すなわちパルス信号ＰＷの反転信号）に相当する電位になり、パルス信号ＰＷのレベルが保持されることになる。
【００５４】
2．3．液晶装置の構成
上述した電気光学装置の構造について、図５(a)，(b)を参照して説明する。ここで、同図(a)は、電気光学装置１００の構成を示す平面図であり、同図(b)は、同図(a)におけるＡ−Ａ´線の断面図である。これらの図に示されるように、電気光学装置１００は、画素１３などが形成された素子基板１０１と、対向電極１３６などが形成された対向基板１０２とが、互いにシール材１０４によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶１３７が挟持された構造となっている。なお、実際には、シール材１０４には切欠部分があって、ここを介して液晶１３７が封入された後、封止材により封止されるが、これらの図においては省略されている。ここで、素子基板１０１および対向基板１０２はガラスや石英などの非晶質基板である。そして、画素１３等は、素子基板１０１に半導体薄膜を堆積して成るＴＦＴによって形成されている。すなわち、電気光学装置１００は、透過型として用いられることになる。
【００５５】
さて、素子基板１０１において、シール材１０４の内側かつ表示領域１０１ａの外側領域には、遮光膜１０６が設けられている。この遮光膜１０６が形成される領域内のうち、例えば、領域１３０ａにはＹアドレスバッファ２１０およびＹアドレスデコーダ２１１等が形成され、また、領域１４０ａにはＸアドレスバッファ２２０、Ｘアドレスデコーダ２２１およびサンプル・ホールド回路２２２等が形成される。すなわち、遮光膜１０６は、この領域に形成される駆動回路に光が入射するのを防止している。この遮光膜１０６には、対向電極１３６とともに、交流化駆動信号ＦＲが印加される構成となっている。このため、遮光膜１０６が形成された領域では、液晶層への印加電圧がほぼゼロとなるので、画素電極１３５の電圧無印加状態と同じ表示状態となる。また、素子基板１０１において、領域１４０ａの外側であって、シール材１０４を隔てた領域１０７には、複数の接続端子が形成されて、外側からの制御信号や電源などを入力する構成となっている。一方、対向基板１０２の対向電極１３６は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板１０１における遮光膜１０６および接続端子と電気的な導通が図られている。すなわち、交流化駆動信号ＦＲは、素子基板１０１に設けられた接続端子を介して、遮光膜１０６に、さらに、導通材を介して対向電極１３６に、それぞれ印加される構成となっている。
【００５６】
ほかに、対向基板１０２には、電気光学装置１００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合には、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置１００に光を対向基板１０２側から照射するフロントライト、もしくは素子基板１０１側から光を照射するバックライトが必要に応じて設けられる。くわえて、素子基板１０１および対向基板１０２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）など設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、素子基板１０１と対向基板１０２には、配向方向に応じた偏光板（図示省略）が設けられる。ただし、液晶１３７として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有効である。
【００５７】
3．実施形態の動作
3．1．階調制御回路１３８における動作
次に、本実施形態に係る電気光学装置の動作を図６を参照して説明する。まず、階調データＱ２，Ｑ１，Ｑ０が“Ｌ，Ｌ，Ｌ”レベルであったと仮定する。図６(a)に示す１フィールド（１Ｆ）において、最初に所定のリセット期間ＴRが開始されると、リセット信号／ＲＥＳがＨレベルからＬレベルに立下がる。このリセット期間ＴRにおいては、トランジスタ５０が導通状態になり、トランジスタ５２は非導通状態になるから、トランジスタ５０を介して端子３０ｂにＨレベルの電位が印加される。これにより、パルス信号ＰＷはＬレベルに設定される。
【００５８】
次に、サブフィールドＳＦ７においては、トランジスタ５０が非導通状態になり、トランジスタ５２が導通状態になるから、比較回路３０が導通状態になれば、端子３０ｂにＬレベルの電位が印加されることになる。ここで、階調データＱ２，Ｑ１，Ｑ０が“Ｌ，Ｌ，Ｌ”レベルであるとの前提の下では、トランジスタ３１〜３３は常に非導通状態になる。したがって、仮にトランジスタ４１〜４３が全て導通状態になれば、その場合にのみ比較回路３０は全体として導通状態になる。
【００５９】
しかし、図６(a)から明らかなように、階調信号Ｐ０〜Ｐ２は「０」〜「６」までのカウント結果であるから、階調信号Ｐ０〜Ｐ２の値が全てＨレベルになるタイミングは存在しない。結局、この１フィールドにおいては、最初にリセット期間ＴRにおいて設定されたパルス信号ＰＷのレベル（Ｌレベル）がそのまま保持されることになる。
【００６０】
次に、階調データＱ２，Ｑ１，Ｑ０が“Ｈ，Ｈ，Ｌ”レベルであったと仮定する。図６(a)に示す１フィールドにおいて、最初にリセット期間ＴRが設けられ、パルス信号ＰＷがＬレベルに設定される点は上述した通りである。このリセット期間ＴR以降において、階調データＱ２，Ｑ１，Ｑ０が“Ｈ，Ｈ，Ｌ”レベルであるとの前提の下では、トランジスタ３２，３３は常に導通状態であり、トランジスタ３１は常に非導通状態である。したがって、トランジスタ４１が導通状態になれば、トランジスタ４２，４３の状態にかかわらず、比較回路３０は全体として導通状態になる。
【００６１】
換言すれば、階調信号Ｐ２，Ｐ１，Ｐ０が“Ｘ，Ｘ，Ｈ”レベル（“Ｘ”は不定の意味）であるとの条件が満たされると、比較回路３０が全体として導通状態になる。階調信号Ｐ２，Ｐ１，Ｐ０は、「０」を初期値として「１」づつインクリメントされるカウント結果であるから、この条件が最初に満たされる時は、上記“Ｘ”が全て“Ｌ”である時、すなわち階調信号Ｐ２，Ｐ１，Ｐ０が“Ｌ，Ｌ，Ｈ”レベルになるサブフィールドＳＦ６の開始タイミングである。
【００６２】
サブフィールドＳＦ６の開始時に比較回路３０が導通状態になると、端子３０ｂにおける電位は強制的にＬレベルに設定され、インバータ６２を介してパルス信号ＰＷはＨレベルに設定される。そして、インバータ６４を介して、端子３０ｂの電位はその後もＬレベルに保持され、パルス信号ＰＷはＨレベルのまま保持される。以後のサブフィールドＳＦ５〜ＳＦ１においては、階調信号Ｐ２，Ｐ１，Ｐ０が“Ｘ，Ｘ，Ｈ”であるとの条件が満たされる場合もあれば満たされない場合もある。しかし、端子３０ｂの電位が一旦Ｌレベルに設定されると、比較回路３０の導通・非導通状態はラッチ回路６０の保持データになんら影響を及ぼさず、次のフィールドの開始時に再びトランジスタ５０を介してＨレベルに設定されるまで、端子３０ｂの電位は保持される。
【００６３】
以上の動作は、階調データＱ２，Ｑ１，Ｑ０が他の値である時も同様である。すなわち、任意の階調データＱ２，Ｑ１，Ｑ０に対して、１フィールド内で比較回路３０が最初に導通状態に設定されるタイミングは、階調信号Ｐ２，Ｐ１，Ｐ０が階調データＱ２，Ｑ１，Ｑ０の反転信号になるタイミングである。図６(b)から明らかなように、このタイミングは階調データＱ２，Ｑ１，Ｑ０の値が低いほど遅くなる。そして、比較回路３０が一旦導通状態になりパルス信号ＰＷがＨレベルに設定されると、その後の比較回路３０の状態にかかわらず、次のフィールドが開始されるまでパルス信号ＰＷのレベルは不変である。これにより、階調データＱ２，Ｑ１，Ｑ０に応じてパルス信号ＰＷがＨレベルになるデューティ比が変化することが解かる。
【００６４】
3．2．全体動作
次に、本実施形態の全体動作を説明する。まず、書込モードにおいては画素１３内のメモリに階調データが書き込まれる。なお、ここでは、説明の便宜上、１つの画素に対して階調データＤ０〜Ｄ２が与えられる場合の動作について説明する。まず、図示しない上位装置から、Ｌレベルのチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥが与えられると書込モードとなり、電気光学装置内の各部においては、画素１３に対して階調データを書き込むための動作が実行される。
【００６５】
Ｙアドレスデコーダ２１１においては、Ｙアドレスバッファ２１０を介して供給されたＹアドレス信号Ａｙ０〜Ａｙｉがデコードされ、Ｙアドレス信号Ａｙ０〜Ａｙｉによって特定される行選択線１１に対してＨレベルのＹ選択信号が出力される。一方、Ｘアドレスデコーダ２２１においては、Ｘアドレスバッファ２２０を介して供給されたＸアドレス信号Ａｘ０〜Ａｘｊがデコードされ、Ｘ選択信号が生成され出力される。
【００６６】
入力回路２４０においては、動作制御回路２０からＨレベルのイネーブル信号が与えられることにより動作状態になる。これにより、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して上位装置から供給される階調データＤ０〜Ｄ２が、サンプル・ホールド回路２２２に出力される。サンプル・ホールド回路２２２においては、Ｘアドレスデコーダ２２１からのＸ選択信号によって指定される列選択線１２に対して、入力回路２４０から供給される階調データＤ０〜Ｄ２が出力される。
【００６７】
ここで、データ書き込みの対象となる画素１３内に設けられたメモリセル１３０内のトランジスタ１３０３および１３０４（図３参照）は、ＨレベルのＹ選択信号によって導通状態となり、サンプル・ホールド回路２２２から出力された階調データＤ０〜Ｄ２の各々は、画素１３内の各メモリセル１３０ａ、１３０ｂおよび１３０ｃに書き込まれる。
【００６８】
こうして各メモリセル１３０に階調データＤ０〜Ｄ２が書き込まれ、保持されると、書き込まれたデータが階調データＱ０〜Ｑ２として出力される。階調制御回路１３８は、上述したように階調データＱ０〜Ｑ２および階調信号Ｐ０〜Ｐ２に応じてＨレベルまたはＬレベルとなるパルス信号ＰＷを生成して出力する。そして、このパルス信号ＰＷがＨレベルとなる期間においては画素の表示状態をオン状態とする電圧が画素の液晶層に印加される一方、パルス信号ＰＷがＬレベルとなる期間においては、画素の表示状態をオフ状態にする電圧が画素の液晶層に対して印加される。
【００６９】
4.低消費電力化のための改良
図２に示したように、それぞれの画素１３は、メモリセル１３０、階調制御回路１３８、スイッチング回路１３９および画素電極１３５で構成されている。そのため、画素１３の回路全体を、液晶のオン電位（例えば約3.0Ｖ）以上の駆動電圧で駆動する必要がある。装置全体の消費電力の低減を図るためには、画素１３を低電圧駆動することが好ましい。そこで、以下、この低電圧駆動を実現する画素１３の改良構造について説明する。
【００７０】
図９は、低電圧駆動を実現する画素１３の回路図である。なお、同図において、図２に示した構成要素と同一の構成要素については、同一の符号を付して、ここでの説明を省略する。この画素１３の回路構成上の特徴は、階調制御回路１３８とスイッチング回路１３９との間に、レベルシフタ回路３００が設けられている点である。このレベルシフタ回路３００は、その前後の回路系が互いに異なる電源系で駆動できるように電源系を分離し、電源電圧のレベルを変換する回路である。具体的には、レベルシフタ回路３００の前段の回路系（すなわち、メモリセル１３０および階調制御回路１３８）は、第１の電源電圧ＶDDL（例えば、1.8Ｖ）で駆動する。また、レベルシフタ回路３００の後段の回路系（すなわち、スイッチング回路１３９および画素電極１３５）は、第１の電源電圧ＶDDLよりも高い第２の電源電圧ＶDDH（例えば、3.0Ｖ）で駆動する。この第２の電源電圧ＶDDHは、画素１３の表示状態をオン状態に設定する電圧以上になっている。
【００７１】
このようにレベルシフタ回路３００を追加した関係上、インバータ３０１をレベルシフタ回路３００の前段に追加し、図２で用いたインバータ１３３を削除する。レベルシフタ回路３００の直前に設けられたインバータ３０１は、ラッチ回路６０の一部を構成するインバータ６２の出力信号（インバータ６４の入力信号と等価）をレベル反転する。そして、レベルシフタ回路３００のＩ端子には、インバータ６２の出力信号が供給され、/Ｉ端子には、インバータ３０１によってレベル反転された信号が供給される。また、レベルシフタ回路３００は２つの出力端子（Ｏ端子、/Ｏ端子）を有し、互いのレベルが反転した２つの信号を出力するため、図２で示したインバータ１３３が不要となる。
【００７２】
図１０は、一例として、４つのトランジスタで構成したレベルシフタ回路３００の回路図である。このレベルシフタ回路３００は、第２の電源電圧ＶDDHと接地電圧ＧＮＤとの間には、２つのトランジスタ列が並列に設けられている。一方のトランジスタ列は、Ｐチャネルトランジスタ３００ａとＮチャネルトランジスタ３００ｂとで構成されている。このＰチャネルトランジスタ３００ａのドレインとＮチャネルトランジスタ３００ｂのドレインとは共通接続されており、共通接続されたノードがＯ端子となっている。Ｐチャネルトランジスタ３００ａのソースには第２の電源電圧ＶDDHが供給され、Ｎチャネルトランジスタ３００ｂのソースには接地電圧ＧＮＤが供給されている。また、このＮチャネルトランジスタ３００ｂのゲートは、Ｉ端子になっている。一方、他方のトランジスタ列は、Ｐチャネルトランジスタ３００ｃとＮチャネルトランジスタ３００ｄとで構成されている。このＰチャネルトランジスタ３００ｃのドレインとＮチャネルトランジスタ３００ｄのドレインとは共通接続されており、この共通接続されたノードが/Ｏ端子になっている。Ｐチャネルトランジスタ３００ｃのソースには第２の電源電圧ＶDDHが供給され、Ｎチャネルトランジスタ３００ｄのソースには接地電圧ＧＮＤが供給されている。このＮチャネルトランジスタ３００ｄのゲートは、Ｉ端子になっている。なお、Ｐチャネルトランジスタ３００ａのゲートは、/Ｏ端子に接続されており、Ｐチャネルトランジスタ３００ｃのゲートは、Ｏ端子に接続されている。このような構成を有するレベルシフタ回路３００の動作は下表のようになる。
【００７３】
（動作表）
Ｉ端子電圧 Ｈレベル（ＶDDL） Ｌレベル（ＧＮＤ）
Ｐチャネルトランジスタ３００ａ オン状態 オフ状態
Ｎチャネルトランジスタ３００ｂ オフ状態 オン状態
Ｐチャネルトランジスタ３００ｃ オフ状態 オン状態
Ｎチャネルトランジスタ３００ｄ オン状態 オフ状態
Ｏ端子電圧 Ｈレベル（ＶDDH） Ｌレベル（ＧＮＤ）
このように、それぞれの画素１３内にレベルシフタ回路３００を設け、この回路３００の前段側の駆動電圧として、第２の電源電圧ＶDDHよりも低い第１の電源電圧ＶDDLを用いる。これにより、アドレスデコーダ２１１，２２１、階調信号生成回路２３等の周辺回路からレベルシフタ回路３００の手前までの駆動電圧を低電圧化できるため、図２に示した画素１３の回路構成と比較して、消費電力の大幅な低減を図ることができる。
【００７４】
なお、低電圧駆動を実現する画素１３は、図９に示した回路構成に限定されるものではなく、例えば、図１１のような回路構成であってもよい。同図に示す回路構成が図４のそれと相違する点は２つある。第１は、１ビットデータを記憶するメモリセル１３０の個数が１つである点であり、第２は、階調信号制御回路１３８が存在せず、メモリセル１３０の出力がそのままレベルシフタ回路３００の入力になっている点である。すなわち、メモリセル１３０のＱ端子からの出力信号は、レベルシフタ回路３００のＩ端子に入力される一方、メモリセル１３０の/Ｑ端子からの出力信号は、レベルシフタ回路３００の/Ｉ端子に入力される。
【００７５】
図１１に示した画素１３において、メモリセル１３０に書込まれたデータがビット”０”の場合、画素１３の表示状態がオン状態に設定される。メモリセル１３０書込まれるデータは、上位装置において階調データQ2，Q１，Q0に基づいて生成されたデータであり、あるサブフィールドにおける画素１３の表示状態をオン状態またはオフ状態のどちらに設定するかを示す。具体的には、メモリセル１３に書込まれたデータがビット”０”の場合、そのサブフィールドにおいて画素１３の表示状態がオフ状態に設定され、ビット“１”の場合、そのサブフィールドにおいて画素１３の表示状態がオン状態に設定される。データの再書込みは、画素１３の表示状態を変更する必要が生じた場合に行えばよい。したがって、画素１３の表示状態を変更する必要がない場合には、メモリセル１３０に記憶されたデータに基づいて画素１３の表示状態が継続される。換言すれば、データの再書込みが行われない限り、その表示状態が連続した複数のサブフィールドに亘って継続されることになる。
【００７６】
5．電子機器の具体例
5．1．プロジェクタ
次に、上述した電気光学装置を具体的な電子機器に用いた例のいくつかについて説明する。まず、上記実施形態に係る電気光学装置をライトバルブとして用いた投射型表示装置であるプロジェクタ５４００について説明する。図７(a)は、投射型表示装置の要部を示す概略構成図である。図中、５４３１は光源、５４４２，５４４４はダイクロイックミラー、５４４３，５４４８，５４４９は反射ミラー、５４４５は入射レンズ、５４４６はリレーレンズ、５４４７は出射レンズ、１００Ｒ，１００Ｇ，１００Ｂは上記電気光学装置による液晶光変調装置、５４５１はクロスダイクロイックプリズム、５４３７は投射レンズを示す。光源５４３１はメタルハライド等のランプ５４４０とランプの光を反射するリフレクタ５４４１とからなる。青色光・緑色光反射のダイクロイックミラー５４４２は、光源５４３１からの光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー５４４３で反射されて、赤色光用液晶光変調装置１００Ｒに入射される。一方、ダイクロイックミラー５４４２で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー５４４４によって反射され、緑色光用液晶光変調装置１００Ｇに入射される。
【００７７】
一方、青色光は第２のダイクロイックミラー５４４４も透過する。青色光に対しては、長い光路による光損失を防ぐため、入射レンズ５４４５、リレーレンズ５４４６、出射レンズ５４４７を含むリレーレンズ系からなる導光手段が設けられ、これを介して青色光が青色光用液晶光変調装置１００Ｂに入射される。各光変調装置により変調された３つの色光はクロスダイクロイックプリズム５４５１に入射する。このプリズムは４つの直角プリズムが貼り合わされ、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ５４３７によってスクリーン５４５２上に投射され、画像が拡大されて表示される。
【００７８】
5．2．モバイル型コンピュータ
次に、上記電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図７(b)は、このパーソナルコンピュータの構成を示す正面図である。図において、モバイル型コンピュータ５２００は、キーボード５２０２を備えた本体部５２０４と、表示ユニット５２０６とから構成されている。この表示ユニット５２０６は、先に述べた電気光学装置１００の後方にバックライトを付加することにより構成されている。
【００７９】
5．3．携帯電話器
さらに、上記電気光学装置を、携帯電話器に適用した例について説明する。図７(c)は、この携帯電話器の構成を示す正面図である。図において、携帯電話器５３００は、複数の操作ボタン５３０２のほか、受話口５３０４、送話口５３０６とともに、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその後方にバックライトが設けられる。
【００８０】
5．4．その他
電子機器としては、以上説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、上述した電気光学装置が適用可能なのは言うまでもない。
【００８１】
5．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のように種々の変形が可能である。
【００８２】
(1)上述した実施形態にあっては、階調データＤ０〜Ｄ２（Ｑ０〜Ｑ２）および階調信号Ｐ０〜Ｐ２のビット数を「３」に設定することにより、２3＝８階調の表示を行ったが、階調データおよび階調信号のビット数は必要な階調数に応じて増減してもよい。すなわち、階調信号が「０」を初期値として「１」づつインクリメントされるカウント結果であれば、比較回路３０が最初に導通状態になるタイミングは階調信号が階調データの反転信号になるタイミングである。したがって、階調信号および階調データのビット数に拘らず、階調データに応じたタイミングでパルス信号ＰＷを立上げることができる。また、上記実施形態においては所定のパルス信号をカウントアップすることにより階調信号Ｐ０〜Ｐ２を生成したが、カウントダウンすることによって階調信号Ｐ０〜Ｐ２を生成してもよい。
【００８３】
(2)上記実施形態に採用された液晶の電圧／透過率特性は図４に示したが、全ての液晶がこのような特性を有するわけではない。液晶によっては、例えば図８に示すような電圧／透過率特性を有するものもある。すなわち、この液晶は、閾値電圧ＶTH2以上の電圧が印加されると、印加電圧に応じて透過率が減少してしまうのである。かかる場合には、液晶の特性に応じてリセット期間ＴRを増減し、図６における階調データの最大値“Ｈ，Ｈ，Ｈ”に対して、閾値電圧ＶTH2に等しい電圧実効値を与えるようにパルス信号ＰＷのデューティ比を設定するとよい。
【００８４】
(3)また、上記実施形態においては、電気光学装置を構成する素子基板１０１をガラスや石英などの非晶質基板とし、ここに半導体薄膜を堆積してＴＦＴを形成した透過型としたが、本発明は、これに限られない。例えば、素子基板１０１あるいは対向基板１０２に反射層を設けて反射型としたり、素子基板１０１を単結晶シリコンによって構成し、画素電極１３５をアルミニウムなどの反射性金属から形成し、対向基板１０２をガラスなどから構成すると、電気光学装置１００を反射型として用いることができる。また、本発明は、３端子スイッチング素子であるＴＦＴ（Thin Film Transistor）以外に、例えばＴＦＤ（Thin Film Diode）といった２端子スイッチング素子を用いたアクティブマトリクス型パネルに対しても適用可能である。それとともに、本発明は、スイッチング素子を用いないパッシブマトリクス型パネルに対しても適用可能である。
【００８５】
かかる場合、画素１３を構成する各回路、すなわちメモリセル１３０、階調制御回路１３８、スイッチング回路１３９を、上記画素電極１３５に対して観察面とは反対側に設けることが望ましい。このように構成することにより、各画素電極間にこれらの回路を形成するための領域を設けることが不要になるため、各画素の開口率を向上させることができるという効果が得られる。また、素子基板１０１としてＳＯＩ(Silicon on Insulator)基板を用いることもできる。ＳＯＩ基板は、絶縁基板上に単結晶シリコン層を設け、さらにその上に各種素子を形成して成る基板であり、各種回路の一層の高速化、低消費電力化を実現することができる。
【００８６】
(4)また、上記実施形態は本発明を液晶を用いた電気光学装置に適用した例を説明したが、他の電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。このような電気光学装置としてはエレクトロルミネッセンス装置やプラズマディスプレイなどが考えられる。特に有機エレクトロルミネッセンス装置の場合は、液晶のような交流駆動をする必要が無く、極性反転をしなくて良い。
【００８７】
(5)また、上述したサブフィールド駆動では、画素電極１３５に対して、２値電圧（オン電圧、オフ電圧）を択一的に印加することにより、画素１３を２つの表示状態（オン状態またはオフ状態）のいずれかに設定する例について説明した。しかしながら、本発明はこれに限定されるものではなく、画素電極１３５に対して３つ以上の電圧（オン電圧、オフ電圧、中間電圧）を印加することにより、画素１３の表示状態を３つ以上に設定してもよい。つまり、電圧階調変調とサブフィールド駆動とを併用した駆動方法に対しても本発明は適用可能である。
【００８８】
(6)さらに、上述した実施形態では、交流化駆動信号系ＦＲ，/ＦＲを用いて、液晶を交流駆動させている。しかしながら、液晶の交流駆動方式はこれに限定されるものではなく、他の方式を用いてもよいのは当然である。例えば、画素１３の対向電極には一定電圧Ｖc（例えば０[V]）を印加するとともに、画素電極には、画素内メモリに記憶されたデータに応じて、ＶcまたはＶ1（Ｖ2）を択一的に印加する。ここで、電圧Ｖ1は、電圧Ｖcと比較して電圧ＶHだけ高い電圧であり、電圧Ｖ2は、電圧Ｖcと比較して電圧ＶHだけ低い電圧である。
【００８９】
【発明の効果】
以上説明したように本発明によれば、第１ないし第ｎビット（但し、ｎは２以上の自然数）の階調データに応じて各々がスイッチングされるとともに、第１および第２端子間に直列に接続された、第１−１ないし第１−ｎのスイッチング素子と、逐次更新される第１ないし第ｎビットの階調信号に応じて各々がスイッチングされるとともに、前記第１−１ないし第１−ｎのスイッチング素子に各々が並列に接続された、第２−１ないし第２−ｎのスイッチング素子とによって比較回路を実現したから、比較回路を構成するスイッチング素子の数を抑制することができ、電気光学装置等の低消費電力化、高精細化、多階調化を果たすことが可能である。
【図面の簡単な説明】
【図１】電気光学装置の電気的構成を示すブロック図
【図２】一例としての画素の回路図
【図３】メモリセルの回路図
【図４】液晶の電圧／透過率特性図
【図５】電気光学装置の構造図
【図６】階調制御回路のタイミングチャート
【図７】電気光学装置を適用した種電子機器の例を示す図
【図８】変形例における液晶の電圧／透過率特性図
【図９】低電圧駆動を実現する画素の回路図
【図１０】レベルシフタ回路の一例を示す回路図
【図１１】別の変形例としての画素の回路図
【符号の説明】
１１ 行選択線
１２ 列選択線
１３ 画素
２０ 動作制御回路
２３ 階調信号生成回路
３０ 比較回路
３０ａ，３０ｂ 端子（第１および第２端子）
３１〜３３ トランジスタ（第１−１ないし第１−ｎのスイッチング素子）
４１〜４３ トランジスタ（第２−１ないし第２−ｎのスイッチング素子）
５０ トランジスタ
５２ トランジスタ
６０ ラッチ回路
６２，６４ インバータ
１０１ 素子基板
１０１ａ 表示領域
１０２ 対向基板
１０４ シール材
１０６ 遮光膜
１２０〜１２５ 列選択線
１３０，１３０ａ，１３０ｂ，１３０ｃ メモリセル
１３３ インバータ
１３４ａ，１３４ｂ トランスミッションゲート
１３５ 画素電極
１３６ 対向電極
１３７ 液晶
１３８ 階調制御回路（パルス幅変調回路）
１３９ スイッチング回路
２１０ Ｙアドレスバッファ
２１１ Ｙアドレスデコーダ
２２０ Ｘアドレスバッファ
２２１ Ｘアドレスデコーダ
２２２ サンプル・ホールド回路
２４０ 入力回路
２４１ 出力回路
３００ レベルシフタ回路
３０１ インバータ
１３０１，１３０２ インバータ
１３０３，１３０４ トランジスタ
【発明の属する技術分野】
本発明は、電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器の表示部や液晶テレビなどに広く用いられている。ここで、従来の電気光学装置は、電気光学装置それ自体として情報を記憶する機能が無いため、表示を行うためには本体装置（例えばパーソナルコンピュータ）が画像信号を常時供給する必要があった。かかる技術は電気光学装置に静止画像を表示させる場合には、本体装置が全く同一の画像信号を出力し続けることになる。また、動画像を表示させる場合においても、フレーム間隔で観察すると、階調データが変化する画素はごく一部であることが多い。したがって、本体装置が全画面の画像信号を出力し続けることは電力の無駄であった。
【０００３】
このため、本出願人は、電気光学装置の画素毎に数ビットのメモリを設け、各画素における階調データを各画素毎に保持し、外部から画像信号が入力されなかった場合にも画像表示を続行する電気光学装置を提案している（特願２０００−２７０４２４号（特開２００２−０８２６５３号））。なお、この先願は本件出願時には未公開である。先願の電気光学装置においては、３ビットのメモリによって８階調の階調データが各画素毎に記憶される。また、駆動方式としては所謂サブフィールド駆動方式が採用される。すなわち、液晶層には、オン電位ＶHまたはオフ電位ＶLのうち何れか一方が印加され、階調データに応じてオン電位ＶHのデューティ比が設定される。
【０００４】
階調データに応じてオン電位ＶHのデューティ比を設定するために、上記先願においては、所定のクロックパルスをある範囲（例えば「０」〜「７」）で循環的にカウントした結果である階調信号が各画素に供給される。また、各画素においては、階調データと階調信号とを比較する比較器が設けられる。そして、階調信号のカウント値がメモリに記憶された階調データ以下であれば、液晶層に印加する電位としてオン電位ＶHが選択され、階調信号のカウント値がメモリに記憶された階調データを超えればオフ電位ＶLが選択される。かかる構成によれば、階調データに応じて印加電圧の実効値を設定することができ、階調表示を行うことができる。なお、クロックパルスの周期は一定ではなく、液晶の非直線性を補償するように、適宜増減される。
【０００５】
【発明が解決しようとする課題】
ところで、上記先願においては、カウント結果と階調データとを比較する比較器が必要であるが、比較器を構成するために数個程度のゲート回路が必要である。例えば、上記先願においては、３ビットの比較器を構成するために２入力のオア回路が２個、３入力のオア回路が１個、２入力，３入力，４入力のアンド回路が各１個用いられている。各ゲートの１入力あたり１個のトランジスタが必要であるとすると、比較器を構成するために少なくとも１５個のトランジスタが必要になる。さらに、階調データのビット数が「４」以上になると、必要なトランジスタの数は飛躍的に増大する。この結果、トランジスタの負荷容量に伴う充放電電流により消費電力が増大するという問題が生じる。また、物理的にトランジスタを配置することが困難となり、さらなる高精細化、多階調化の要求を満たすことが出来なくなるという問題も生じる。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、トランジスタの使用数を抑制し電気光学装置等の低消費電力化、高精細化、多階調化を実現する比較回路、パルス幅変調回路、電気光学装置および電子機器を提供することである。
【０００７】
【課題を解決するための手段】
かかる課題を解決するために、第１の発明は、供給される駆動信号のレベルに応じた階調表示を行う複数の画素を備えたものであって、前記複数の画素の各々において表示すべき階調を示すｎビット（但し、ｎは２以上の自然数）の階調データを供給する複数の第１配線と、ｎビットの階調信号を供給する複数の第２配線とを備え、前記複数の画素の各々は、画素電極と、前記ｎビットの階調データを記憶し、且つ、第１の電源電圧で動作するメモリと、前記駆動信号を出力し、且つ、前記第１の電源電圧で動作するパルス幅変調回路と、前記パルス幅変調回路から出力される駆動信号のレベルを前記第１の電源電圧から前記第１の電源電圧よりも高い第２の電源電圧にレベルシフトするレベルシフト回路と、前記レベルシフト回路から出力される前記駆動信号のレベルに応じて、前記画素の表示状態をオン状態にする電圧または前記画素の表示状態をオフ状態にする電圧のいずれかを前記画素電極に印加し、且つ、前記第２の電源電圧で動作するスイッチング回路とを備え、前記パルス幅変調回路は、前記メモリに記憶された前記階調データと外部から供給されるｎビットの階調信号とを比較する比較回路と、比較回路の比較結果を保持して前記駆動信号として前記レベルシフト回路に出力するラッチ回路とを備え、前記ｎビットの階調信号は、 1 フィールドを分割して得た複数のサブフィールドごとに外部から供給され、前記複数のサブフィールドの各々において、表示すべき階調に応じて前記駆動信号のレベルをハイレベルとするかローレベルとするかを指定することを特徴とする。
【０００９】
第１の発明において、比較回路は、ｎビットの階調データに応じて各々がスイッチングされる第１および第２端子間に直列に接続されたｎ個の第１スイッチング素子と、逐次更新されるｎビットの階調信号に応じて各々がスイッチングされるとともに、ｎ個の第１スイッチング素子の各々に並列に接続されたｎ個の第２スイッチング素子とを有し、階調データおよび階調信号に応じて、第１および第２端子間の導通・非導通状態を制御し、階調データおよび階調信号の比較結果をラッチ回路に出力してもよい。
【００１０】
また、第１の発明において、前記ラッチ回路は、第１信号が入力されると第１状態に設定され、第２信号が入力されると第２状態に設定されるとともに、前記比較回路が導通状態になった時に該第１信号が入力され、前記パルス幅変調回路は、所定のリセット周期毎に第２信号をラッチ回路に入力し、かつ、該リセット周期内で複数回カウントアップまたはカウントダウンされるカウント結果を階調信号として比較回路に供給し、階調データおよび階調信号の比較結果に応じて、比較回路の第１および第２端子間の導通・非導通状態を制御することにより、リセット周期内でラッチ回路が第１状態を維持する時間と第２状態を維持する時間との比を設定してもよい。
【００１１】
第１の発明において、パルス幅変調回路は、導通状態である時に第２信号をラッチ回路に供給する第３スイッチング素子と、導通状態である時に第１信号を比較回路に供給する第４スイッチング素子とをさらに有し、第３スイッチング素子は、所定のリセット信号がリセット指令状態である時に導通状態に設定され、第４スイッチング素子は、リセット信号が非リセット指令状態である時に導通状態に設定されることが好ましい。
【００１２】
第１の発明において、電気光学装置は、供給される駆動信号のレベルに応じた階調表示を行う複数の画素と、前記各画素毎に設けられる画素電極と、前記各画素のｎビット（但し、ｎは２以上の自然数）の階調データを記憶するメモリと、前記メモリに記憶された前記階調データとｎビットの階調信号とを比較する比較回路とラッチ回路とからなり、前記ラッチ回路から駆動信号を出力するパルス幅変調回路と、前記駆動信号のレベルに応じて、前記画素の表示状態をオン状態にする電圧または前記画素の表示状態をオフ状態にする電圧のいずれかを前記画素電極に印加するスイッチング回路とを備え、前記パルス幅変調回路は、前記比較回路と、前記リセット信号が非リセット指令状態である時に導通状態に設定され、導通状態である時に第１信号を前記比較回路に供給する第１信号用のスイッチング素子と、前記リセット信号がリセット指令状態である時に導通状態に設定され、導通状態である時に第２信号を前記ラッチ回路に供給する第２信号用のスイッチング素子と、前記第１信号が入力されると第１状態に設定され、前記第２信号が入力されると第２状態に設定されるとともに、前記比較回路が導通状態になった時に該第１信号が入力されるラッチ回路とを有し、所定のリセット周期毎に前記第２信号を前記ラッチ回路に入力し、かつ、該リセット周期内で複数回カウントアップまたはカウントダウンされるカウント結果を前記階調信号として前記比較回路に供給し、前記階調データおよび前記階調信号の比較結果に応じて、前記比較回路の前記第１および第２端子間の導通・非導通状態を制御することにより、前記リセット周期内で前記ラッチ回路が前記第１状態を維持する時間と前記第２状態を維持する時間との比を設定してもよい。
さらに、この発明において、前記パルス幅変調回路と前記スイッチング回路との間に設けられ、電源電圧のレベルを変換するレベルシフタ回路を有することが好ましい。くわえて、前記レベルシフタ回路の前段に位置する前記メモリとパルス幅変調回路とは、第１の電源電圧で駆動し、前記レベルシフタ回路の後段に位置する前記スイッチング回路は、前記第１の電源電圧よりも高い第２の電源電圧で駆動することが好ましい。
第１の発明において、各リセット周期の最初においてリセット信号をリセット指令状態に設定し、次にリセット信号を非リセット指令状態に設定するとともに複数回カウントアップまたはカウントダウンされるカウント結果を階調信号として出力する信号生成回路をさらに設けてもよい。
【００１３】
第１の発明において、画素は、透明基板上に半導体薄膜を堆積して成る素子基板上に形成されることが好ましい。また、画素は、単結晶シリコン基板上に形成されていてもよい。この場合、単結晶シリコン基板は、絶縁基板上に単結晶シリコン層を形成して成るＳＯＩ基板であることが好ましい。
【００１４】
第１の発明において、画素電極に対して観察面とは反対側にメモリと、パルス幅変調回路と、スイッチング回路とを設けてもよい。
【００１５】
第１の発明において、画素を形成して成る素子基板と、所定の基準電圧が印加される対向電極を備えた対向基板と、素子基板と対向基板とに挟持された液晶とを有することが好ましい。
【００１６】
第２の発明は、複数の画素を有する電気光学装置において、前記複数の画素の各々において表示すべき階調を示すデータを供給する複数の第１配線と、前記画素のそれぞれに設けられた画素電極と、前記画素のそれぞれに設けられ、データを書換え可能なメモリと、前記メモリに記憶されたデータに応じて、少なくとも前記画素の表示状態をオン状態にする電圧または前記画素の表示状態をオフ状態にする電圧を前記画素電極に印加するスイッチング回路と、前記メモリと前記スイッチング回路との間に設けられ、信号のレベルを変換するレベルシフタ回路とを備え、前記レベルシフタ回路の前段に位置する回路系は、第１の電源電圧で駆動し、前記レベルシフタ回路の後段に位置する回路系は、前記第１の電源電圧よりも高い第２の電源電圧で駆動することを特徴とする。
【００１８】
第３の発明は、第１の発明または第２の発明に係る電気光学装置を備えた電子機器を提供する。
【００１９】
【発明の実施の形態】
1．実施形態の動作原理
まず、本実施形態に係る装置の理解を容易にするため、本実施形態における電気光学装置の駆動方法について説明する。一般に、電気光学装置として液晶を用いた液晶装置において、液晶に印加される実効電圧値と相対透過率（反射型液晶装置の場合には反射率）との関係は、電圧無印加状態において黒表示を行うノーマリーブラックモードを例にとれば、図４に示すような関係にある。なお、相対透過（反射）率とは、透過（または反射）光量の最低値および最高値を、それぞれ０％および１００％として正規化したものである。図４に示すように、液晶の透過率は、液晶層に対する印加電圧が閾値ＶTH1より小さい場合には０％であるが、印加電圧が閾値ＶTH1以上であり、かつ、飽和電圧ＶTH2以下である場合には、印加電圧に対して非線形に増加する。そして、印加電圧が飽和電圧ＶTH2以上である場合、液晶の透過率は印加電圧によらず、一定値を維持する。
【００２０】
さて、液晶の透過率を０％と１００％との間の中間的な透過率にするためには、図４に示す電圧／透過率特性において電圧ＶTH1と電圧ＶTH2との間にある透過率に対応した実効電圧を液晶層に印加する必要がある。アナログ駆動方式においては、このような中間階調を得るための電圧がＤ／Ａ変換回路やオペアンプなどのアナログ回路によって生成され、画素電極に印加されていた。しかし、このような駆動方法によって画素電極に印加される電圧は、アナログ回路の特性や各種の配線抵抗などのばらつきによる影響を受けやすく、さらに、画素同士でみて不均一となりやすいので、高品質かつ高精細な階調表示が困難であった。
【００２１】
そこで、本実施形態に係る電気光学装置では、次のような方法により画素の駆動を行う。まず、１フィールド（１Ｆ）が複数のサブフィールドに分割され、各サブフィールド単位で液晶層に対する電圧印加が行われる。そして、各サブフィールドにおいては、液晶層に対して電圧ＶHまたはＶL（＝０Ｖ）のいずれかのみが印加される。ここで、電圧ＶHは、１フィールドにわたって液晶層に対して電圧ＶHが印加されることにより、１フィールドにおいて液晶層に与えられる実効電圧値が図４に示す電圧Ｖ７以上となるように選定されている。
【００２２】
さらに、１フィールド内において電圧ＶHが印加される時間と電圧ＶL（＝０Ｖ）が印加される時間との比率が階調データに応じた比率となるように、電圧ＶHの印加を行うサブフィールドおよび電圧ＶLの印加を行うサブフィールドが階調データに応じて決定される。このようにすることで、階調データに応じた実効電圧が液晶層に印加され、透過率０％と透過率１００％の間の中間的な階調での表示が可能となるのである。なお、各サブフィールドの具体的な時間長については後述する。また、以下に示す各実施形態においては、３ビットの階調データＤ０，Ｄ１，Ｄ２に従って８階調での表示を行う場合を例に説明を進めるが、本発明を適用できるのはかかる場合に限られるものではないことは言うまでもない。
【００２３】
2．実施形態の構成
2．1．全体構成
図１は、本実施形態に係る電気光学装置の電気的な構成を示すブロック図である。この電気光学装置は、電気光学材料として液晶を用いた液晶装置であり、素子基板と対向基板とが、互いに一定の間隙を保って貼付され、この間隙に電気光学材料たる液晶が狭持される構成となっている。また、この電気光学装置では、素子基板として、ガラスや石英などの非晶質基板上に半導体薄膜を堆積してＴＦＴを形成した、透過型の半導体基板が用いられており、この素子基板に形成されたＭＯＳ型トランジスタによって、各画素における表示を制御する画素回路および画素回路を制御する周辺駆動回路などが形成されている。図１には、この素子基板に形成された回路の構成が示されている。
【００２４】
図１に示すように、素子基板上における表示領域１０１ａには、複数本の行選択線１１がＸ（行）方向に沿って延在して形成され、複数本の列選択線１２がＹ（列）方向に沿って延在して形成されている。そして、画素１３は、行選択線１１と列選択線１２との各交差に対応して設けられて、マトリクス状に配列されている。ここで、行選択線１１の総本数をｍ本とし、列選択線１２の総本数をｎ本とする（ｍ、ｎはそれぞれ２以上の整数）。なお、図１においては、図面が煩雑になるのを防止するため、１列分のｍ個の画素１３が１本の列選択線１２に接続されるように図示したが、実際には図１の列選択線１２は複数本の列選択線からなる（詳細は後述する）。
【００２５】
また、この電気光学装置は、動作制御回路２０、Ｙアドレスバッファ２１０、Ｙアドレスデコーダ２１１、Ｘアドレスバッファ２２０、Ｘアドレスデコーダ２２１、サンプル・ホールド回路２２２、階調信号生成回路２３、入力回路２４０および出力回路２４１を具備している。動作制御回路２０は、図示しない上位装置から供給されるチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥに基づいて、動作モードに対応した内部制御信号を生成する。
【００２６】
動作制御回路２０の具体的な構成は図１に示す通りである。かかる構成の下、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがＬレベルとなると、Ｙアドレスバッファ２１０およびＸアドレスバッファ２２０、ならびに入力回路２４０に対してＨレベルのイネーブル信号が供給される。そしてこの結果、電気光学装置の動作モードは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して上位装置から供給される階調データＤ０〜Ｄ２を各画素１３に対して書き込む、書込モードに移行する。
【００２７】
一方、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥがＬレベルとなり、ライトイネーブル信号／ＷＥがＨレベルとなると、Ｙアドレスバッファ２１０およびＸアドレスバッファ２２０、ならびに出力回路２４１に対してＨレベルのイネーブル信号が供給される。そしてこの結果、各画素１３に書き込まれたデータを読み出し、読み出したデータをデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して外部に出力する読出モードに動作モードが移行する。
【００２８】
入力回路２４０および出力回路２４１は、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２に接続されている。入力回路２４０は、動作制御回路２０からＨレベルのイネーブル信号が与えられることにより動作状態となり、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して入力される階調データＤ０〜Ｄ２をサンプル・ホールド回路２２２に出力する。これらの各階調データＤ０〜Ｄ２は、ＨレベルまたはＬレベルのデジタルデータである。また、出力回路２４１は、動作制御回路２０からＨレベルのイネーブル信号が与えられることにより動作状態となり、サンプル・ホールド回路２２２によって画素１３から読み出された階調データＤ０〜Ｄ２をデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２に出力する。
【００２９】
Ｙアドレスバッファ２１０には、図示しない上位装置からＹアドレス信号Ａｙ０〜Ａｙｉが供給される。このＹアドレスバッファ２１０は、動作制御回路２０からＨレベルのイネーブル信号が供給されることにより動作状態となり、その時点において供給されているＹアドレス信号Ａｙ０〜ＡｙｉをＹアドレスデコーダ２１１に出力する。
【００３０】
Ｙアドレスデコーダ２１１は、入力端子がＹアドレスバッファ２１０の各出力端子に接続されており、出力端子が各行選択線１１の一端（図１においては左側の一端）に接続されている。このＹアドレスバッファ２１０から出力されるＹアドレス信号Ａｙ０〜Ａｙｉをデコードし、接続された複数の行選択線１１のうちの１本の行選択線１１に対して択一的にＨレベルのＹ選択信号を出力する。これにより、Ｙアドレス信号Ａｙ０〜Ａｙｉに応じた行選択線１１が択一的に選択されることになる。
【００３１】
一方、Ｘアドレスバッファ２２０には、図示しない上位装置からＸアドレス信号Ａｘ０〜Ａｘｊが供給される。このＸアドレスバッファ２２０は、動作制御回路２０からＨレベルのイネーブル信号が供給されることにより動作状態となり、その時点において供給されているＸアドレス信号Ａｘ０〜ＡｘｊをＸアドレスデコーダ２２１に出力する。Ｘアドレスデコーダ２２１は、入力端子がＸアドレスバッファ２２０の各出力端子に接続されており、出力端子がサンプル・ホールド回路２２２の各入力端子に接続されている。このＸアドレスデコーダ２２１は、Ｘアドレスバッファ２２０から出力されるＸアドレス信号Ａｘ０〜ＡｘｊをデコードしてＸ選択信号を生成する。このＸ選択信号は、複数の列選択線１２のうち、Ｘアドレス信号Ａｘ０〜Ａｘｊに応じた列選択線１２を択一的に選択するための信号である。
【００３２】
サンプル・ホールド回路２２２は、Ｘアドレスデコーダ２２１によって出力されたＸ選択信号によって特定される列選択線１２に対して、入力回路２４０から供給される階調データＤ０，Ｄ１およびＤ２を出力する。このような構成により、書込モードにおいては、Ｙアドレスデコーダ２１１によって生成されたＹ選択信号が出力される行選択線１１と、Ｘアドレスデコーダ２２１によって生成されたＸ選択信号によって特定される列選択線１２との交差に対応した画素１３に対して、入力回路２４０から出力された階調データＤ０，Ｄ１およびＤ２が与えられることとなる。
【００３３】
本実施形態においては、この階調データＤ０〜Ｄ２と階調信号Ｐ０〜Ｐ２とに応じた時間密度で、画素１３の表示状態をオン状態とする電圧または画素１３の表示状態をオフ状態とする電圧を、画素１３に印加するようになっている（詳細は後述する）。階調信号生成回路２３は、この階調信号Ｐ０，Ｐ１，Ｐ２およびリセット信号／ＲＥＳを生成して出力するための回路である。各階調信号Ｐ０，Ｐ１およびＰ２は、１フィールド毎に所定の時間長だけＨレベルとなる。詳述すると、以下の通りである。
【００３４】
本実施形態においては、１フィールドが７つのサブフィールドに分割され、各サブフィールド単位で画素の表示状態をオン状態またはオフ状態とすることにより、３ビットの階調データに応じた８階調による表示を実現するようになっている。画素への具体的な電圧印加の態様およびサブフィールドＳＦ１〜ＳＦ７の時間長は、以下の通りである。例えば、ある画素に対して階調データ（ＬＬＨ）が与えられた場合、すなわち、図４において画素の透過率を１４．３％とする階調表示を行う場合、１フィールド（１Ｆ）のうち、サブフィールドＳＦ１においては画素の液晶層に対して電圧ＶHが印加される一方、他のサブフィールドＳＦ２〜ＳＦ７においては液晶層に対して電圧ＶL（＝０Ｖ）が印加される。ここで、実効電圧値は、電圧瞬時値の２乗を１周期（１フィールド）にわたって平均化した平方根で求められるから、サブフィールドＳＦ１を、１フィールド（１Ｆ）に対して（Ｖ１／ＶH）2となる期間に設定すれば、上記の電圧印加によって１フィールド（１Ｆ）に液晶層に印加される実効電圧値はＶ１となる。
【００３５】
また、例えば、ある画素に対して階調データ（ＬＨＬ）が与えられた場合、すなわち、画素の透過率を２８．６％とする階調表示を行う場合、１フィールド（１Ｆ）のうち、サブフィールドＳＦ１〜ＳＦ２においては画素の液晶層に対して電圧ＶHが印加される一方、他のサブフィールドＳＦ３〜ＳＦ７においては液晶層に対して電圧ＶLが印加される。ここで、サブフィールドＳＦ１〜ＳＦ２を、１フィールド（１Ｆ）に対して（Ｖ２／ＶH）2となる期間に設定すれば、上記電圧印加によって１フィールド（１Ｆ）に液晶層に印加される実効電圧値はＶ２となる。上述したように、サブフィールドＳＦ１は（Ｖ１／ＶH）2となる期間に設定されているから、サブフィールドＳＦ２については、（Ｖ２／ＶH）2−（Ｖ１／ＶH）2となる期間に設定すればよい。
【００３６】
同様に、例えば、ある画素に対して階調データ（ＬＨＨ）が与えられた場合、すなわち、画素の透過率を４２．９％とする階調表示を行う場合、１フィールド（１Ｆ）のうち、サブフィールドＳＦ１〜ＳＦ３においては画素の液晶層に対して電圧ＶHが印加される一方、他のサブフィールドＳＦ４〜ＳＦ７においては液晶層に対して電圧ＶLが印加される。ここで、サブフィールドＳＦ１〜ＳＦ３を、１フィールド（１Ｆ）に対して（Ｖ３／ＶH）2となる期間に設定すれば、上記電圧印加によって１フィールド（１Ｆ）に液晶層に印加される実効電圧値はＶ３となる。上述したように、サブフィールドＳＦ１〜ＳＦ２は（Ｖ２／ＶH）2となる期間に設定されているから、サブフィールドＳＦ３については、（Ｖ３／ＶH）2−（Ｖ２／ＶH）2となる期間に設定すればよいことが解かる。
【００３７】
以下、同様にして、他のサブフィールドＳＦ４〜ＳＦ６の期間がそれぞれ決定される。また、サブフィールドＳＦ７については、最終的に、１フィールドからサブフィールドＳＦ１〜ＳＦ６を除いた期間に設定される。ただし、上述したように、各サブフィールドＳＦ１〜ＳＦ７の合計の時間長として、１フィールド（１Ｆ）に対して（Ｖ７／ＶH）2の時間長が確保される必要がある。もっとも、サブフィールドＳＦ１〜ＳＦ７の合計の時間長が、１フィールドに対して（Ｖ７／ＶH）2となる時間長よりも長くなったとしても、すなわち、液晶層に印加される実効電圧値が図４におけるＶ７を越えたとしても、飽和性であるがゆえに透過率は１００％となる。
【００３８】
図６（ａ）は、本実施形態における階調信号Ｐ０〜Ｐ２およびリセット信号／ＲＥＳ（詳細は後述する）の波形を示すタイミングチャートである。同図に示すように、各階調信号は、１フィールド内の各サブフィールド単位で、ＨレベルまたはＬレベルのいずれかとなるように設定されている。本実施形態においては、図６（ａ）に示すように、階調信号Ｐ０〜Ｐ２として、「０」〜「６」までをカウントする３ビットカウンタの出力信号が用いられる。すなわち、階調信号Ｐ０，Ｐ１およびＰ２は、サブフィールドＳＦ１においては、それぞれ“Ｌ，Ｈ，Ｈ”レベルとなってカウンタ値「６」を示し、サブフィールドＳＦ２においては、それぞれ“Ｈ，Ｌ，Ｈ”レベルとなってカウンタ値「５」を示し、サブフィールドＳＦ３においては、それぞれ“Ｌ，Ｌ，Ｈ”となってカウンタ値「４」を示す。「３」〜「０」の値についても同様である。
【００３９】
次に、図２は、本実施形態に係る電気光学装置の画素１３の具体的な構成を示す回路図である。同図に示すように、画素１３の画素回路は、メモリセル１３０ａ，１３０ｂ，１３０ｃ、階調制御回路１３８、スイッチング回路１３９、画素電極１３５、対向電極１３６ならびに液晶１３７により構成されている。なお、以下では、メモリセル１３０ａ，１３０ｂ，１３０ｃのうちのいずれかを特定する必要がない場合には、単にメモリセル１３０と記す。また、他の各部の符号についても同様とする。
【００４０】
ここで、図１においては、図面が煩雑になるのを防止するため、１列分のｍ個の画素１３が１本の列選択線１２に接続されているように図示したが、より詳細には、図２に示すように、各列選択線１２は、列選択線１２０〜１２５からなる。そして、これらの各列選択線１２０〜１２５に対して各階調データＤ０，Ｄ１およびＤ２およびこれらの反転信号／Ｄ０，／Ｄ１，／Ｄ２がそれぞれ供給されるようになっている。
【００４１】
図２に示すように、メモリセル１３０は、階調データのビット数に応じた数（本実施形態においては３個）だけ設けられている。そして、メモリセル１３０ａには列選択線１２０，１２１が接続されて階調データ／Ｄ０，Ｄ０が供給され、メモリセル１３０ｂには列選択線１２２，１２３が接続されて階調データ／Ｄ１，Ｄ１が供給され、メモリセル１３０ｃには列選択線１２４，１２５が接続されて階調データ／Ｄ２，Ｄ２が供給されるようになっている。一方、各メモリセル１３０ａ、１３０ｂおよび１３０ｃは、Ｙ選択信号が供給される行選択線１１にも接続されている。
【００４２】
図３は、各メモリセル１３０の具体的な構成を例示する図である。同図に示すように、このメモリセル１３０は、インバータ１３０１および１３０２、ならびにトランジスタ１３０３および１３０４からなるスタティックメモリ（ＳＲＡＭ）構成である。
【００４３】
また、図３に示すように、インバータ１３０１および１３０２は、一方の出力端が他方の入力端に接続されることによってフリップフロップ、すなわち１ビットのメモリを構成している。一方、トランジスタ１３０３および１３０４はこの１ビットのメモリに対して書き込みまたは読み出しを行うときに導通状態とされるＮチャネルトランジスタである。各トランジスタ１３０３および１３０４のドレインは、インバータ１３０２および１３０１の各入力端子に接続され、各々のゲートは、Ｙ選択信号が供給される行選択線１１に接続されている。
【００４４】
ところで、図２においては、１個のメモリセル１３０に対して２本の列選択線が接続されるように図示したが、これらは図３に示す２本の列選択線１２ａおよび１２ｂに対応する。そして、列選択線１２ａにはトランジスタ１３０３のソースが接続され、列選択線１２ｂにはトランジスタ１３０４のソースが接続されている。ここで、列選択線１２ａには階調データＤ０，Ｄ１およびＤ２のいずれか（図３においては「Ｄ」と表記されている）が供給され、列選択線１２ｂには、列選択線１２ａに供給される階調データをレベル反転したデータ（図３においては「／Ｄ」と表記されている）が供給される。
【００４５】
各メモリセル１３０はこのような構成であり、行選択線１１にＨレベルのＹ選択信号が出力されることによりトランジスタ１３０３および１３０４が導通状態となる。この状態で、各階調データおよびそのレベルを反転したデータが列選択線１２ａおよび１２ｂに供給されると、階調データはインバータ１３０１および１３０２により構成されるメモリに記憶されることとなる。記憶されたデータは、Ｙ選択信号がＬレベルとなり、トランジスタ１３０３および１３０４が非導通状態となっても保持される。なお、以下の説明では、インバータ１３０１の出力をＱ出力と呼び、インバータ１３０２の出力を／Ｑ出力と呼ぶ。
【００４６】
再び図２において、各画素１３における各メモリセル１３０のＱ出力（階調データＱ０〜Ｑ２）と、階調信号生成回路２３から出力された階調信号Ｐ０，Ｐ１，Ｐ２とは階調制御回路１３８に入力される。階調制御回路１３８は、これらの入力信号に対して演算処理を行うことにより、１フィールド（１Ｆ）内で、各メモリセルから読み出された階調データＱ０〜Ｑ２に応じた時間密度を有するパルス信号ＰＷを生成して出力する。
【００４７】
一方、トランスミッションゲート１３４ａおよび１３４ｂの出力端は、画素電極１３５に接続されている。そして、この画素電極１３５と対向電極１３６との間に液晶１３７が狭まれて液晶層が形成されている。ここで、対向電極１３６は、素子基板に形成された画素電極１３５と対向するように、対向基板に一面に形成される透明電極である。この対向電極１３６には、図示しない電圧生成回路から交流化駆動信号ＦＲが供給される。交流化駆動信号ＦＲは、ＶHからＶLへ、あるいはＶLからＶHへ、のように、１フィールド（１Ｆ）毎、或いは周期的にレベル反転（極性反転）を繰り返す信号である。本実施形態において、それぞれの画素１３の画素電極には、データ線１１４に供給されたデータに応じた電圧が直接印加されるのではなく、上記駆動信号ＦＲに応じた電圧またはその反転信号/ＦＲに応じた電圧が択一的に印加される。データ線１１４に供給されるデータは、画素電極に供給される信号ＦＲ，/ＦＲを選択するために用いられる。一方、この画素電極と対向する対向電極には、駆動信号ＦＲが供給される。液晶を交流駆動するために、駆動信号ＦＲを１フレーム或いは周期的に極性反転する電圧（例えば０[V]，３[V]）に設定し、その反転信号/ＦＲをこれとは逆相の電圧（例えば３[V]，０[V]）に設定する。なお、本実施形態では、画素電極と対向電極とに対して、交流化駆動信号系ＦＲ，/ＦＲを直接供給しているが、交流化駆動信号ＦＲに応じて極性が反転する駆動電圧系を別途生成し、これを印加してもよい。以下、説明の便宜上、この交流化駆動信号ＦＲ等のレベルに関しては、ＶHを単にＨレベルと呼び、ＶLを単にＬレベルと呼ぶ場合がある。
【００４８】
さて、上記階調制御回路１３８から出力されたパルス信号ＰＷは、トランスミッションゲート１３４ａのＰチャネルトランジスタとトランスミッションゲート１３４ｂのＮチャネルトランジスタのゲートとに供給される。さらに、パルス信号ＰＷは、インバータ１３３によってレベル反転された後、トランスミッションゲート１３４ａのＮチャネルトランジスタとトランスミッションゲート１３４ｂのＰチャネルトランジスタのゲートに供給される。各トランスミッションゲート１３４ａおよび１３４ｂは、ＰチャネルトランジスタにＬレベルのゲート信号が与えられ、ＮチャネルトランジスタにＨレベルのゲート信号が与えられることにより導通状態となるゲートである。したがって、トランスミッションゲート１３４ａと１３４ｂは、パルス信号ＰＷのレベルに応じて、一方が導通状態、他方が非導通状態となる。また、トランスミッションゲート１３４ａの入力端は、上述した交流化駆動信号ＦＲが供給される配線に接続される一方、トランスミッションゲート１３４ｂの入力端は、信号／ＦＲが供給される配線に接続されている。ここで、信号／ＦＲは、上記交流化駆動信号ＦＲをレベル反転した信号である。つまり、交流化駆動信号ＦＲがＨレベル（＝ＶH）のときには信号／ＦＲはＬレベル（＝ＶL）となり、交流化駆動信号ＦＲがＬレベル（＝ＶL）のときには信号／ＦＲはＨレベル（＝ＶH）となる。
【００４９】
このような構成において、階調制御回路１３８からＨレベルのパルス信号ＰＷが供給された場合には、トランスミッションゲート１３４ａは非導通状態となり、トランスミッションゲート１３４ｂは導通状態となる。したがって、画素電極１３５には、トランスミッションゲート１３４ｂを介して信号／ＦＲが印加される。この結果、画素電極１３５に印加される電位と対向電極１３６に印加される電位の差電圧であるＶHが、画素１３の液晶層に印加されるため、この画素１３の表示状態はオン状態となる。これに対し、階調制御回路１３８からＬレベルのパルス信号ＰＷが供給された場合、トランスミッションゲート１３４ａは導通状態となり、トランスミッションゲート１３４ｂは非導通状態となる。したがって、画素電極１３５には交流化駆動信号ＦＲが印加され、この結果、画素１３の液晶層に印加される電圧はＶL（＝０Ｖ）となる。そしてこの結果、画素１３の表示状態はオフ状態となるのである。
【００５０】
2．2．階調制御回路１３８の構成
次に、図２における階調制御回路１３８の詳細構成を説明する。図において３１〜３３はトランジスタであり、直列に接続されるとともに、これらの各ゲート端には階調データＱ０〜Ｑ２が供給される。すなわち、トランジスタ３１〜３３は、対応する階調データがＨレベルである時は導通状態になり、対応する階調データがＬレベルである時は非導通状態になる。また、４１〜４３は直列に接続されるトランジスタであり、各々トランジスタ３１〜３３に対して並列に接続されるとともに、これらの各ゲート端には階調信号Ｐ０〜Ｐ２が供給される。すなわち、トランジスタ４１〜４３は、対応する階調信号がＨレベルである時は導通状態になり、対応する階調信号がＬレベルである時は非導通状態になる。
【００５１】
上記トランジスタ３１〜３３および４１〜４３によって比較回路３０が構成されている。５２はトランジスタであり、比較回路３０の端子３０ａと接地電位（０Ｖ）との間に接続され、そのゲート端にはリセット信号／ＲＥＳが供給される。これにより、リセット信号／ＲＥＳがＨレベルになると、トランジスタ５２を介して、比較回路３０の端子３０ａに接地電位（０Ｖ）すなわちＬレベルの電位が印加されることになる。
【００５２】
また、５０はトランジスタであり、比較回路３０の他の端子３０ｂと電源電位（ＶＤＤ）との間に接続され、そのゲート端にはリセット信号／ＲＥＳが供給される。これにより、リセット信号／ＲＥＳがＬレベルになると、トランジスタ５０を介して、比較回路３０の端子３０ｂに電源電位（ＶＤＤ）すなわちＨレベルの電位が印加されることになる。
【００５３】
また、６２，６４はインバータであり、一方の出力端が他方の入力端に接続され、両者によってラッチ回路６０が構成されている。ラッチ回路６０は、保持されている値すなわちインバータ６２の出力レベルを上述したパルス信号ＰＷとして出力する。ここで、トランジスタ５０を介して端子３０ｂにＨレベルの電位が印加されると、パルス信号ＰＷはＬレベルになる。一方、トランジスタ５２および比較回路３０を介して端子３０ｂにＬレベルの電位が印加されると、パルス信号ＰＷはＨレベルになる。そして、トランジスタ５０、トランジスタ５２および比較回路３０を介して端子３０ｂに電圧が印加されていない場合には、端子３０ｂの電位はインバータ６４の出力信号（すなわちパルス信号ＰＷの反転信号）に相当する電位になり、パルス信号ＰＷのレベルが保持されることになる。
【００５４】
2．3．液晶装置の構成
上述した電気光学装置の構造について、図５(a)，(b)を参照して説明する。ここで、同図(a)は、電気光学装置１００の構成を示す平面図であり、同図(b)は、同図(a)におけるＡ−Ａ´線の断面図である。これらの図に示されるように、電気光学装置１００は、画素１３などが形成された素子基板１０１と、対向電極１３６などが形成された対向基板１０２とが、互いにシール材１０４によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶１３７が挟持された構造となっている。なお、実際には、シール材１０４には切欠部分があって、ここを介して液晶１３７が封入された後、封止材により封止されるが、これらの図においては省略されている。ここで、素子基板１０１および対向基板１０２はガラスや石英などの非晶質基板である。そして、画素１３等は、素子基板１０１に半導体薄膜を堆積して成るＴＦＴによって形成されている。すなわち、電気光学装置１００は、透過型として用いられることになる。
【００５５】
さて、素子基板１０１において、シール材１０４の内側かつ表示領域１０１ａの外側領域には、遮光膜１０６が設けられている。この遮光膜１０６が形成される領域内のうち、例えば、領域１３０ａにはＹアドレスバッファ２１０およびＹアドレスデコーダ２１１等が形成され、また、領域１４０ａにはＸアドレスバッファ２２０、Ｘアドレスデコーダ２２１およびサンプル・ホールド回路２２２等が形成される。すなわち、遮光膜１０６は、この領域に形成される駆動回路に光が入射するのを防止している。この遮光膜１０６には、対向電極１３６とともに、交流化駆動信号ＦＲが印加される構成となっている。このため、遮光膜１０６が形成された領域では、液晶層への印加電圧がほぼゼロとなるので、画素電極１３５の電圧無印加状態と同じ表示状態となる。また、素子基板１０１において、領域１４０ａの外側であって、シール材１０４を隔てた領域１０７には、複数の接続端子が形成されて、外側からの制御信号や電源などを入力する構成となっている。一方、対向基板１０２の対向電極１３６は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板１０１における遮光膜１０６および接続端子と電気的な導通が図られている。すなわち、交流化駆動信号ＦＲは、素子基板１０１に設けられた接続端子を介して、遮光膜１０６に、さらに、導通材を介して対向電極１３６に、それぞれ印加される構成となっている。
【００５６】
ほかに、対向基板１０２には、電気光学装置１００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合には、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置１００に光を対向基板１０２側から照射するフロントライト、もしくは素子基板１０１側から光を照射するバックライトが必要に応じて設けられる。くわえて、素子基板１０１および対向基板１０２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）など設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、素子基板１０１と対向基板１０２には、配向方向に応じた偏光板（図示省略）が設けられる。ただし、液晶１３７として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有効である。
【００５７】
3．実施形態の動作
3．1．階調制御回路１３８における動作
次に、本実施形態に係る電気光学装置の動作を図６を参照して説明する。まず、階調データＱ２，Ｑ１，Ｑ０が“Ｌ，Ｌ，Ｌ”レベルであったと仮定する。図６(a)に示す１フィールド（１Ｆ）において、最初に所定のリセット期間ＴRが開始されると、リセット信号／ＲＥＳがＨレベルからＬレベルに立下がる。このリセット期間ＴRにおいては、トランジスタ５０が導通状態になり、トランジスタ５２は非導通状態になるから、トランジスタ５０を介して端子３０ｂにＨレベルの電位が印加される。これにより、パルス信号ＰＷはＬレベルに設定される。
【００５８】
次に、サブフィールドＳＦ７においては、トランジスタ５０が非導通状態になり、トランジスタ５２が導通状態になるから、比較回路３０が導通状態になれば、端子３０ｂにＬレベルの電位が印加されることになる。ここで、階調データＱ２，Ｑ１，Ｑ０が“Ｌ，Ｌ，Ｌ”レベルであるとの前提の下では、トランジスタ３１〜３３は常に非導通状態になる。したがって、仮にトランジスタ４１〜４３が全て導通状態になれば、その場合にのみ比較回路３０は全体として導通状態になる。
【００５９】
しかし、図６(a)から明らかなように、階調信号Ｐ０〜Ｐ２は「０」〜「６」までのカウント結果であるから、階調信号Ｐ０〜Ｐ２の値が全てＨレベルになるタイミングは存在しない。結局、この１フィールドにおいては、最初にリセット期間ＴRにおいて設定されたパルス信号ＰＷのレベル（Ｌレベル）がそのまま保持されることになる。
【００６０】
次に、階調データＱ２，Ｑ１，Ｑ０が“Ｈ，Ｈ，Ｌ”レベルであったと仮定する。図６(a)に示す１フィールドにおいて、最初にリセット期間ＴRが設けられ、パルス信号ＰＷがＬレベルに設定される点は上述した通りである。このリセット期間ＴR以降において、階調データＱ２，Ｑ１，Ｑ０が“Ｈ，Ｈ，Ｌ”レベルであるとの前提の下では、トランジスタ３２，３３は常に導通状態であり、トランジスタ３１は常に非導通状態である。したがって、トランジスタ４１が導通状態になれば、トランジスタ４２，４３の状態にかかわらず、比較回路３０は全体として導通状態になる。
【００６１】
換言すれば、階調信号Ｐ２，Ｐ１，Ｐ０が“Ｘ，Ｘ，Ｈ”レベル（“Ｘ”は不定の意味）であるとの条件が満たされると、比較回路３０が全体として導通状態になる。階調信号Ｐ２，Ｐ１，Ｐ０は、「０」を初期値として「１」づつインクリメントされるカウント結果であるから、この条件が最初に満たされる時は、上記“Ｘ”が全て“Ｌ”である時、すなわち階調信号Ｐ２，Ｐ１，Ｐ０が“Ｌ，Ｌ，Ｈ”レベルになるサブフィールドＳＦ６の開始タイミングである。
【００６２】
サブフィールドＳＦ６の開始時に比較回路３０が導通状態になると、端子３０ｂにおける電位は強制的にＬレベルに設定され、インバータ６２を介してパルス信号ＰＷはＨレベルに設定される。そして、インバータ６４を介して、端子３０ｂの電位はその後もＬレベルに保持され、パルス信号ＰＷはＨレベルのまま保持される。以後のサブフィールドＳＦ５〜ＳＦ１においては、階調信号Ｐ２，Ｐ１，Ｐ０が“Ｘ，Ｘ，Ｈ”であるとの条件が満たされる場合もあれば満たされない場合もある。しかし、端子３０ｂの電位が一旦Ｌレベルに設定されると、比較回路３０の導通・非導通状態はラッチ回路６０の保持データになんら影響を及ぼさず、次のフィールドの開始時に再びトランジスタ５０を介してＨレベルに設定されるまで、端子３０ｂの電位は保持される。
【００６３】
以上の動作は、階調データＱ２，Ｑ１，Ｑ０が他の値である時も同様である。すなわち、任意の階調データＱ２，Ｑ１，Ｑ０に対して、１フィールド内で比較回路３０が最初に導通状態に設定されるタイミングは、階調信号Ｐ２，Ｐ１，Ｐ０が階調データＱ２，Ｑ１，Ｑ０の反転信号になるタイミングである。図６(b)から明らかなように、このタイミングは階調データＱ２，Ｑ１，Ｑ０の値が低いほど遅くなる。そして、比較回路３０が一旦導通状態になりパルス信号ＰＷがＨレベルに設定されると、その後の比較回路３０の状態にかかわらず、次のフィールドが開始されるまでパルス信号ＰＷのレベルは不変である。これにより、階調データＱ２，Ｑ１，Ｑ０に応じてパルス信号ＰＷがＨレベルになるデューティ比が変化することが解かる。
【００６４】
3．2．全体動作
次に、本実施形態の全体動作を説明する。まず、書込モードにおいては画素１３内のメモリに階調データが書き込まれる。なお、ここでは、説明の便宜上、１つの画素に対して階調データＤ０〜Ｄ２が与えられる場合の動作について説明する。まず、図示しない上位装置から、Ｌレベルのチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥが与えられると書込モードとなり、電気光学装置内の各部においては、画素１３に対して階調データを書き込むための動作が実行される。
【００６５】
Ｙアドレスデコーダ２１１においては、Ｙアドレスバッファ２１０を介して供給されたＹアドレス信号Ａｙ０〜Ａｙｉがデコードされ、Ｙアドレス信号Ａｙ０〜Ａｙｉによって特定される行選択線１１に対してＨレベルのＹ選択信号が出力される。一方、Ｘアドレスデコーダ２２１においては、Ｘアドレスバッファ２２０を介して供給されたＸアドレス信号Ａｘ０〜Ａｘｊがデコードされ、Ｘ選択信号が生成され出力される。
【００６６】
入力回路２４０においては、動作制御回路２０からＨレベルのイネーブル信号が与えられることにより動作状態になる。これにより、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して上位装置から供給される階調データＤ０〜Ｄ２が、サンプル・ホールド回路２２２に出力される。サンプル・ホールド回路２２２においては、Ｘアドレスデコーダ２２１からのＸ選択信号によって指定される列選択線１２に対して、入力回路２４０から供給される階調データＤ０〜Ｄ２が出力される。
【００６７】
ここで、データ書き込みの対象となる画素１３内に設けられたメモリセル１３０内のトランジスタ１３０３および１３０４（図３参照）は、ＨレベルのＹ選択信号によって導通状態となり、サンプル・ホールド回路２２２から出力された階調データＤ０〜Ｄ２の各々は、画素１３内の各メモリセル１３０ａ、１３０ｂおよび１３０ｃに書き込まれる。
【００６８】
こうして各メモリセル１３０に階調データＤ０〜Ｄ２が書き込まれ、保持されると、書き込まれたデータが階調データＱ０〜Ｑ２として出力される。階調制御回路１３８は、上述したように階調データＱ０〜Ｑ２および階調信号Ｐ０〜Ｐ２に応じてＨレベルまたはＬレベルとなるパルス信号ＰＷを生成して出力する。そして、このパルス信号ＰＷがＨレベルとなる期間においては画素の表示状態をオン状態とする電圧が画素の液晶層に印加される一方、パルス信号ＰＷがＬレベルとなる期間においては、画素の表示状態をオフ状態にする電圧が画素の液晶層に対して印加される。
【００６９】
4.低消費電力化のための改良
図２に示したように、それぞれの画素１３は、メモリセル１３０、階調制御回路１３８、スイッチング回路１３９および画素電極１３５で構成されている。そのため、画素１３の回路全体を、液晶のオン電位（例えば約3.0Ｖ）以上の駆動電圧で駆動する必要がある。装置全体の消費電力の低減を図るためには、画素１３を低電圧駆動することが好ましい。そこで、以下、この低電圧駆動を実現する画素１３の改良構造について説明する。
【００７０】
図９は、低電圧駆動を実現する画素１３の回路図である。なお、同図において、図２に示した構成要素と同一の構成要素については、同一の符号を付して、ここでの説明を省略する。この画素１３の回路構成上の特徴は、階調制御回路１３８とスイッチング回路１３９との間に、レベルシフタ回路３００が設けられている点である。このレベルシフタ回路３００は、その前後の回路系が互いに異なる電源系で駆動できるように電源系を分離し、電源電圧のレベルを変換する回路である。具体的には、レベルシフタ回路３００の前段の回路系（すなわち、メモリセル１３０および階調制御回路１３８）は、第１の電源電圧ＶDDL（例えば、1.8Ｖ）で駆動する。また、レベルシフタ回路３００の後段の回路系（すなわち、スイッチング回路１３９および画素電極１３５）は、第１の電源電圧ＶDDLよりも高い第２の電源電圧ＶDDH（例えば、3.0Ｖ）で駆動する。この第２の電源電圧ＶDDHは、画素１３の表示状態をオン状態に設定する電圧以上になっている。
【００７１】
このようにレベルシフタ回路３００を追加した関係上、インバータ３０１をレベルシフタ回路３００の前段に追加し、図２で用いたインバータ１３３を削除する。レベルシフタ回路３００の直前に設けられたインバータ３０１は、ラッチ回路６０の一部を構成するインバータ６２の出力信号（インバータ６４の入力信号と等価）をレベル反転する。そして、レベルシフタ回路３００のＩ端子には、インバータ６２の出力信号が供給され、/Ｉ端子には、インバータ３０１によってレベル反転された信号が供給される。また、レベルシフタ回路３００は２つの出力端子（Ｏ端子、/Ｏ端子）を有し、互いのレベルが反転した２つの信号を出力するため、図２で示したインバータ１３３が不要となる。
【００７２】
図１０は、一例として、４つのトランジスタで構成したレベルシフタ回路３００の回路図である。このレベルシフタ回路３００は、第２の電源電圧ＶDDHと接地電圧ＧＮＤとの間には、２つのトランジスタ列が並列に設けられている。一方のトランジスタ列は、Ｐチャネルトランジスタ３００ａとＮチャネルトランジスタ３００ｂとで構成されている。このＰチャネルトランジスタ３００ａのドレインとＮチャネルトランジスタ３００ｂのドレインとは共通接続されており、共通接続されたノードがＯ端子となっている。Ｐチャネルトランジスタ３００ａのソースには第２の電源電圧ＶDDHが供給され、Ｎチャネルトランジスタ３００ｂのソースには接地電圧ＧＮＤが供給されている。また、このＮチャネルトランジスタ３００ｂのゲートは、Ｉ端子になっている。一方、他方のトランジスタ列は、Ｐチャネルトランジスタ３００ｃとＮチャネルトランジスタ３００ｄとで構成されている。このＰチャネルトランジスタ３００ｃのドレインとＮチャネルトランジスタ３００ｄのドレインとは共通接続されており、この共通接続されたノードが/Ｏ端子になっている。Ｐチャネルトランジスタ３００ｃのソースには第２の電源電圧ＶDDHが供給され、Ｎチャネルトランジスタ３００ｄのソースには接地電圧ＧＮＤが供給されている。このＮチャネルトランジスタ３００ｄのゲートは、Ｉ端子になっている。なお、Ｐチャネルトランジスタ３００ａのゲートは、/Ｏ端子に接続されており、Ｐチャネルトランジスタ３００ｃのゲートは、Ｏ端子に接続されている。このような構成を有するレベルシフタ回路３００の動作は下表のようになる。
【００７３】
（動作表）
Ｉ端子電圧 Ｈレベル（ＶDDL） Ｌレベル（ＧＮＤ）
Ｐチャネルトランジスタ３００ａ オン状態 オフ状態
Ｎチャネルトランジスタ３００ｂ オフ状態 オン状態
Ｐチャネルトランジスタ３００ｃ オフ状態 オン状態
Ｎチャネルトランジスタ３００ｄ オン状態 オフ状態
Ｏ端子電圧 Ｈレベル（ＶDDH） Ｌレベル（ＧＮＤ）
このように、それぞれの画素１３内にレベルシフタ回路３００を設け、この回路３００の前段側の駆動電圧として、第２の電源電圧ＶDDHよりも低い第１の電源電圧ＶDDLを用いる。これにより、アドレスデコーダ２１１，２２１、階調信号生成回路２３等の周辺回路からレベルシフタ回路３００の手前までの駆動電圧を低電圧化できるため、図２に示した画素１３の回路構成と比較して、消費電力の大幅な低減を図ることができる。
【００７４】
なお、低電圧駆動を実現する画素１３は、図９に示した回路構成に限定されるものではなく、例えば、図１１のような回路構成であってもよい。同図に示す回路構成が図４のそれと相違する点は２つある。第１は、１ビットデータを記憶するメモリセル１３０の個数が１つである点であり、第２は、階調信号制御回路１３８が存在せず、メモリセル１３０の出力がそのままレベルシフタ回路３００の入力になっている点である。すなわち、メモリセル１３０のＱ端子からの出力信号は、レベルシフタ回路３００のＩ端子に入力される一方、メモリセル１３０の/Ｑ端子からの出力信号は、レベルシフタ回路３００の/Ｉ端子に入力される。
【００７５】
図１１に示した画素１３において、メモリセル１３０に書込まれたデータがビット”０”の場合、画素１３の表示状態がオン状態に設定される。メモリセル１３０書込まれるデータは、上位装置において階調データQ2，Q１，Q0に基づいて生成されたデータであり、あるサブフィールドにおける画素１３の表示状態をオン状態またはオフ状態のどちらに設定するかを示す。具体的には、メモリセル１３に書込まれたデータがビット”０”の場合、そのサブフィールドにおいて画素１３の表示状態がオフ状態に設定され、ビット“１”の場合、そのサブフィールドにおいて画素１３の表示状態がオン状態に設定される。データの再書込みは、画素１３の表示状態を変更する必要が生じた場合に行えばよい。したがって、画素１３の表示状態を変更する必要がない場合には、メモリセル１３０に記憶されたデータに基づいて画素１３の表示状態が継続される。換言すれば、データの再書込みが行われない限り、その表示状態が連続した複数のサブフィールドに亘って継続されることになる。
【００７６】
5．電子機器の具体例
5．1．プロジェクタ
次に、上述した電気光学装置を具体的な電子機器に用いた例のいくつかについて説明する。まず、上記実施形態に係る電気光学装置をライトバルブとして用いた投射型表示装置であるプロジェクタ５４００について説明する。図７(a)は、投射型表示装置の要部を示す概略構成図である。図中、５４３１は光源、５４４２，５４４４はダイクロイックミラー、５４４３，５４４８，５４４９は反射ミラー、５４４５は入射レンズ、５４４６はリレーレンズ、５４４７は出射レンズ、１００Ｒ，１００Ｇ，１００Ｂは上記電気光学装置による液晶光変調装置、５４５１はクロスダイクロイックプリズム、５４３７は投射レンズを示す。光源５４３１はメタルハライド等のランプ５４４０とランプの光を反射するリフレクタ５４４１とからなる。青色光・緑色光反射のダイクロイックミラー５４４２は、光源５４３１からの光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー５４４３で反射されて、赤色光用液晶光変調装置１００Ｒに入射される。一方、ダイクロイックミラー５４４２で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー５４４４によって反射され、緑色光用液晶光変調装置１００Ｇに入射される。
【００７７】
一方、青色光は第２のダイクロイックミラー５４４４も透過する。青色光に対しては、長い光路による光損失を防ぐため、入射レンズ５４４５、リレーレンズ５４４６、出射レンズ５４４７を含むリレーレンズ系からなる導光手段が設けられ、これを介して青色光が青色光用液晶光変調装置１００Ｂに入射される。各光変調装置により変調された３つの色光はクロスダイクロイックプリズム５４５１に入射する。このプリズムは４つの直角プリズムが貼り合わされ、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ５４３７によってスクリーン５４５２上に投射され、画像が拡大されて表示される。
【００７８】
5．2．モバイル型コンピュータ
次に、上記電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図７(b)は、このパーソナルコンピュータの構成を示す正面図である。図において、モバイル型コンピュータ５２００は、キーボード５２０２を備えた本体部５２０４と、表示ユニット５２０６とから構成されている。この表示ユニット５２０６は、先に述べた電気光学装置１００の後方にバックライトを付加することにより構成されている。
【００７９】
5．3．携帯電話器
さらに、上記電気光学装置を、携帯電話器に適用した例について説明する。図７(c)は、この携帯電話器の構成を示す正面図である。図において、携帯電話器５３００は、複数の操作ボタン５３０２のほか、受話口５３０４、送話口５３０６とともに、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその後方にバックライトが設けられる。
【００８０】
5．4．その他
電子機器としては、以上説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、上述した電気光学装置が適用可能なのは言うまでもない。
【００８１】
5．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のように種々の変形が可能である。
【００８２】
(1)上述した実施形態にあっては、階調データＤ０〜Ｄ２（Ｑ０〜Ｑ２）および階調信号Ｐ０〜Ｐ２のビット数を「３」に設定することにより、２3＝８階調の表示を行ったが、階調データおよび階調信号のビット数は必要な階調数に応じて増減してもよい。すなわち、階調信号が「０」を初期値として「１」づつインクリメントされるカウント結果であれば、比較回路３０が最初に導通状態になるタイミングは階調信号が階調データの反転信号になるタイミングである。したがって、階調信号および階調データのビット数に拘らず、階調データに応じたタイミングでパルス信号ＰＷを立上げることができる。また、上記実施形態においては所定のパルス信号をカウントアップすることにより階調信号Ｐ０〜Ｐ２を生成したが、カウントダウンすることによって階調信号Ｐ０〜Ｐ２を生成してもよい。
【００８３】
(2)上記実施形態に採用された液晶の電圧／透過率特性は図４に示したが、全ての液晶がこのような特性を有するわけではない。液晶によっては、例えば図８に示すような電圧／透過率特性を有するものもある。すなわち、この液晶は、閾値電圧ＶTH2以上の電圧が印加されると、印加電圧に応じて透過率が減少してしまうのである。かかる場合には、液晶の特性に応じてリセット期間ＴRを増減し、図６における階調データの最大値“Ｈ，Ｈ，Ｈ”に対して、閾値電圧ＶTH2に等しい電圧実効値を与えるようにパルス信号ＰＷのデューティ比を設定するとよい。
【００８４】
(3)また、上記実施形態においては、電気光学装置を構成する素子基板１０１をガラスや石英などの非晶質基板とし、ここに半導体薄膜を堆積してＴＦＴを形成した透過型としたが、本発明は、これに限られない。例えば、素子基板１０１あるいは対向基板１０２に反射層を設けて反射型としたり、素子基板１０１を単結晶シリコンによって構成し、画素電極１３５をアルミニウムなどの反射性金属から形成し、対向基板１０２をガラスなどから構成すると、電気光学装置１００を反射型として用いることができる。また、本発明は、３端子スイッチング素子であるＴＦＴ（Thin Film Transistor）以外に、例えばＴＦＤ（Thin Film Diode）といった２端子スイッチング素子を用いたアクティブマトリクス型パネルに対しても適用可能である。それとともに、本発明は、スイッチング素子を用いないパッシブマトリクス型パネルに対しても適用可能である。
【００８５】
かかる場合、画素１３を構成する各回路、すなわちメモリセル１３０、階調制御回路１３８、スイッチング回路１３９を、上記画素電極１３５に対して観察面とは反対側に設けることが望ましい。このように構成することにより、各画素電極間にこれらの回路を形成するための領域を設けることが不要になるため、各画素の開口率を向上させることができるという効果が得られる。また、素子基板１０１としてＳＯＩ(Silicon on Insulator)基板を用いることもできる。ＳＯＩ基板は、絶縁基板上に単結晶シリコン層を設け、さらにその上に各種素子を形成して成る基板であり、各種回路の一層の高速化、低消費電力化を実現することができる。
【００８６】
(4)また、上記実施形態は本発明を液晶を用いた電気光学装置に適用した例を説明したが、他の電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。このような電気光学装置としてはエレクトロルミネッセンス装置やプラズマディスプレイなどが考えられる。特に有機エレクトロルミネッセンス装置の場合は、液晶のような交流駆動をする必要が無く、極性反転をしなくて良い。
【００８７】
(5)また、上述したサブフィールド駆動では、画素電極１３５に対して、２値電圧（オン電圧、オフ電圧）を択一的に印加することにより、画素１３を２つの表示状態（オン状態またはオフ状態）のいずれかに設定する例について説明した。しかしながら、本発明はこれに限定されるものではなく、画素電極１３５に対して３つ以上の電圧（オン電圧、オフ電圧、中間電圧）を印加することにより、画素１３の表示状態を３つ以上に設定してもよい。つまり、電圧階調変調とサブフィールド駆動とを併用した駆動方法に対しても本発明は適用可能である。
【００８８】
(6)さらに、上述した実施形態では、交流化駆動信号系ＦＲ，/ＦＲを用いて、液晶を交流駆動させている。しかしながら、液晶の交流駆動方式はこれに限定されるものではなく、他の方式を用いてもよいのは当然である。例えば、画素１３の対向電極には一定電圧Ｖc（例えば０[V]）を印加するとともに、画素電極には、画素内メモリに記憶されたデータに応じて、ＶcまたはＶ1（Ｖ2）を択一的に印加する。ここで、電圧Ｖ1は、電圧Ｖcと比較して電圧ＶHだけ高い電圧であり、電圧Ｖ2は、電圧Ｖcと比較して電圧ＶHだけ低い電圧である。
【００８９】
【発明の効果】
以上説明したように本発明によれば、第１ないし第ｎビット（但し、ｎは２以上の自然数）の階調データに応じて各々がスイッチングされるとともに、第１および第２端子間に直列に接続された、第１−１ないし第１−ｎのスイッチング素子と、逐次更新される第１ないし第ｎビットの階調信号に応じて各々がスイッチングされるとともに、前記第１−１ないし第１−ｎのスイッチング素子に各々が並列に接続された、第２−１ないし第２−ｎのスイッチング素子とによって比較回路を実現したから、比較回路を構成するスイッチング素子の数を抑制することができ、電気光学装置等の低消費電力化、高精細化、多階調化を果たすことが可能である。
【図面の簡単な説明】
【図１】電気光学装置の電気的構成を示すブロック図
【図２】一例としての画素の回路図
【図３】メモリセルの回路図
【図４】液晶の電圧／透過率特性図
【図５】電気光学装置の構造図
【図６】階調制御回路のタイミングチャート
【図７】電気光学装置を適用した種電子機器の例を示す図
【図８】変形例における液晶の電圧／透過率特性図
【図９】低電圧駆動を実現する画素の回路図
【図１０】レベルシフタ回路の一例を示す回路図
【図１１】別の変形例としての画素の回路図
【符号の説明】
１１ 行選択線
１２ 列選択線
１３ 画素
２０ 動作制御回路
２３ 階調信号生成回路
３０ 比較回路
３０ａ，３０ｂ 端子（第１および第２端子）
３１〜３３ トランジスタ（第１−１ないし第１−ｎのスイッチング素子）
４１〜４３ トランジスタ（第２−１ないし第２−ｎのスイッチング素子）
５０ トランジスタ
５２ トランジスタ
６０ ラッチ回路
６２，６４ インバータ
１０１ 素子基板
１０１ａ 表示領域
１０２ 対向基板
１０４ シール材
１０６ 遮光膜
１２０〜１２５ 列選択線
１３０，１３０ａ，１３０ｂ，１３０ｃ メモリセル
１３３ インバータ
１３４ａ，１３４ｂ トランスミッションゲート
１３５ 画素電極
１３６ 対向電極
１３７ 液晶
１３８ 階調制御回路（パルス幅変調回路）
１３９ スイッチング回路
２１０ Ｙアドレスバッファ
２１１ Ｙアドレスデコーダ
２２０ Ｘアドレスバッファ
２２１ Ｘアドレスデコーダ
２２２ サンプル・ホールド回路
２４０ 入力回路
２４１ 出力回路
３００ レベルシフタ回路
３０１ インバータ
１３０１，１３０２ インバータ
１３０３，１３０４ トランジスタ
Claims (11)
- 供給される駆動信号のレベルに応じた階調表示を行う複数の画素を備えた電気光学装置であって、
前記複数の画素の各々において表示すべき階調を示すｎビット（但し、ｎは２以上の自然数）の階調データを供給する複数の第１配線と、
ｎビットの階調信号を供給する複数の第２配線とを備え、
前記複数の画素の各々は、
画素電極と、
前記ｎビットの階調データを記憶し、且つ、第１の電源電圧で動作するメモリと、
前記駆動信号を出力し、且つ、前記第１の電源電圧で動作するパルス幅変調回路と、
前記パルス幅変調回路から出力される駆動信号のレベルを前記第１の電源電圧から前記第１の電源電圧よりも高い第２の電源電圧にレベルシフトするレベルシフト回路と、
前記レベルシフト回路から出力される前記駆動信号のレベルに応じて、前記画素の表示状態をオン状態にする電圧または前記画素の表示状態をオフ状態にする電圧のいずれかを前記画素電極に印加し、且つ、前記第２の電源電圧で動作するスイッチング回路とを備え、
前記パルス幅変調回路は、
前記メモリに記憶された前記階調データと外部から供給されるｎビットの階調信号とを比較する比較回路と、
比較回路の比較結果を保持して前記駆動信号として前記レベルシフト回路に出力するラッチ回路とを備え、
前記ｎビットの階調信号は、 1 フィールドを分割して得た複数のサブフィールドごとに外部から供給され、前記複数のサブフィールドの各々において、表示すべき階調に応じて前記駆動信号のレベルをハイレベルとするかローレベルとするかを指定する、
ことを特徴とする電気光学装置。 - 前記比較回路は、
前記ｎビットの階調データに応じて各々がスイッチングされる第１および第２端子間に直列に接続されたｎ個の第１スイッチング素子と、
逐次更新される前記ｎビットの階調信号に応じて各々がスイッチングされるとともに、前記ｎ個の第１スイッチング素子の各々に並列に接続されたｎ個の第２スイッチング素子とを有し、
前記階調データおよび前記階調信号に応じて、前記第１および第２端子間の導通・非導通状態を制御し、前記階調データおよび前記階調信号の比較結果を前記ラッチ回路に出力することを特徴とする請求項１に記載された電気光学装置。 - 前記ラッチ回路は、第１信号が入力されると第１状態に設定され、第２信号が入力されると第２状態に設定されるとともに、前記比較回路が導通状態になった時に該第１信号が入力され、
前記パルス幅変調回路は、
所定のリセット周期毎に前記第２信号を前記ラッチ回路に入力し、かつ、該リセット周期内で複数回カウントアップまたはカウントダウンされるカウント結果を前記階調信号として前記比較回路に供給し、
前記階調データおよび前記階調信号の比較結果に応じて、前記比較回路の前記第１および第２端子間の導通・非導通状態を制御することにより、
前記リセット周期内で前記ラッチ回路が前記第１状態を維持する時間と前記第２状態を維持する時間との比を設定することを特徴とする請求項２に記載された電気光学装置。 - 前記パルス幅変調回路は、
導通状態である時に前記第２信号を前記ラッチ回路に供給する第３スイッチング素子と、
導通状態である時に前記第１信号を前記比較回路に供給する第４スイッチング素子とをさらに有し、
前記第３スイッチング素子は、所定のリセット信号がリセット指令状態である時に導通状態に設定され、前記第４スイッチング素子は、前記リセット信号が非リセット指令状態である時に導通状態に設定されることを特徴とする請求項３に記載された電気光学装置。 - 前記画素は、透明基板上に半導体薄膜を堆積して成る素子基板上に形成されることを特徴とする請求項１から４のいずれかに記載された電気光学装置。
- 前記画素は、単結晶シリコン基板上に形成されることを特徴とする請求項１から４のいずれかに記載された電気光学装置。
- 前記単結晶シリコン基板は、絶縁基板上に単結晶シリコン層を形成して成るＳＯＩ基板であることを特徴とする請求項６に記載された電気光学装置。
- 前記画素電極に対して観察面とは反対側に前記メモリと、前記パルス幅変調回路と、前記スイッチング回路とを設けたことを特徴とする請求項１から４のいずれかに記載された電気光学装置。
- 前記画素を形成して成る素子基板と、
所定の基準電圧が印加される対向電極を備えた対向基板と、
前記素子基板と前記対向基板とに挟持された液晶とを有することを特徴とする
請求項１から４のいずれかに記載された電気光学装置。 - 複数の画素を有する電気光学装置において、
前記複数の画素の各々において表示すべき階調を示すデータを供給する複数の第１配線と、
前記画素のそれぞれに設けられた画素電極と、
前記画素のそれぞれに設けられ、データを書換え可能なメモリと、
前記メモリに記憶されたデータに応じて、少なくとも前記画素の表示状態をオン状態にする電圧または前記画素の表示状態をオフ状態にする電圧を前記画素電極に印加するスイッチング回路と、
前記メモリと前記スイッチング回路との間に設けられ、信号のレベルを変換するレベルシフタ回路とを備え、
前記レベルシフタ回路の前段に位置する回路系は、第１の電源電圧で駆動し、前記レベルシフタ回路の後段に位置する回路系は、前記第１の電源電圧よりも高い第２の電源電圧で駆動する、
ことを特徴とする電気光学装置。 - 請求項１から１０のいずれかに記載された電気光学装置を備えることを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002200417A JP4158441B2 (ja) | 2001-07-13 | 2002-07-09 | 電気光学装置および電子機器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001213420 | 2001-07-13 | ||
| JP2001-213420 | 2001-07-13 | ||
| JP2002200417A JP4158441B2 (ja) | 2001-07-13 | 2002-07-09 | 電気光学装置および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003140627A JP2003140627A (ja) | 2003-05-16 |
| JP4158441B2 true JP4158441B2 (ja) | 2008-10-01 |
Family
ID=26618675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002200417A Expired - Fee Related JP4158441B2 (ja) | 2001-07-13 | 2002-07-09 | 電気光学装置および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4158441B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050032321A (ko) * | 2003-10-01 | 2005-04-07 | 삼성에스디아이 주식회사 | 전계방출표시장치 및 그 구동방법 |
| KR100995641B1 (ko) | 2004-03-09 | 2010-11-19 | 엘지디스플레이 주식회사 | 액정표시장치의 구동회로 및 이의 구동방법 |
| KR100608814B1 (ko) | 2004-07-16 | 2006-08-08 | 엘지전자 주식회사 | 엘씨디 장치의 입력 영상 표시 방법 |
| CN102804256B (zh) * | 2010-06-01 | 2015-02-25 | 夏普株式会社 | 显示装置 |
| JP2014071372A (ja) * | 2012-09-28 | 2014-04-21 | Japan Display Inc | 表示装置および電子機器 |
| JP6104768B2 (ja) * | 2013-09-12 | 2017-03-29 | 株式会社豊田中央研究所 | 静電容量型アクチュエータアレイの駆動回路 |
| JP2019032206A (ja) * | 2017-08-07 | 2019-02-28 | ソニーセミコンダクタソリューションズ株式会社 | 距離センサ、距離測定装置、および画像センサ |
| KR102006672B1 (ko) * | 2017-09-05 | 2019-08-02 | 주식회사 라온텍 | 디스플레이 장치 및 디스플레이 장치에 사용되는 인에이블 신호 생성방법 |
| CN107767831B (zh) * | 2017-11-06 | 2023-04-07 | 小春立体科技有限公司 | 硅基液晶像素电路及其显示装置 |
-
2002
- 2002-07-09 JP JP2002200417A patent/JP4158441B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003140627A (ja) | 2003-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050301 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070402 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070518 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080226 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080410 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080424 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080624 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080707 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120725 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130725 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
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