JP2003140627A

JP2003140627A - 電気光学装置および電子機器

Info

Publication number: JP2003140627A
Application number: JP2002200417A
Authority: JP
Inventors: Makoto Ishii; 良石井; Taku Yamazaki; 卓山崎
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-07-13
Filing date: 2002-07-09
Publication date: 2003-05-16
Anticipated expiration: 2022-07-09
Also published as: JP4158441B2

Abstract

(57)【要約】【課題】画素毎に階調データを記憶する電気光学装置等
に用いられる比較回路の構成を簡略化し、低消費電力
化、高精細化、多階調化を実現する。【解決手段】階調データＤ０〜Ｄ２がゲート端に供給さ
れるトランジスタ３１〜３３と、カウント結果である階
調信号Ｐ０〜Ｐ２がゲート端に供給されるトランジスタ
４１〜４３とを図示のように接続し、比較回路３０を構
成した。階調信号Ｐ０〜Ｐ２が階調データＤ０〜Ｄ２の
反転結果未満の値であるとき比較回路３０は非導通状態
になり、階調信号Ｐ０〜Ｐ２が階調データＤ０〜Ｄ２の
反転結果に等しくなると比較回路３０が導通状態にな
る。これにより、階調データＤ０〜Ｄ２に応じたパルス
信号ＰＷを生成することが可能となり、サブフィールド
駆動方式による階調表示が実現できる。また、比較回路
３０を構成するトランジスタの数が従来技術に比べて大
幅に削減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気光学装置およ
び電子機器に関する。

【０００２】

【従来の技術】電気光学装置、例えば、電気光学材料と
して液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）
に代わるディスプレイデバイスとして、各種情報処理機
器の表示部や液晶テレビなどに広く用いられている。こ
こで、従来の電気光学装置は、電気光学装置それ自体と
して情報を記憶する機能が無いため、表示を行うために
は本体装置（例えばパーソナルコンピュータ）が画像信
号を常時供給する必要があった。かかる技術は電気光学
装置に静止画像を表示させる場合には、本体装置が全く
同一の画像信号を出力し続けることになる。また、動画
像を表示させる場合においても、フレーム間隔で観察す
ると、階調データが変化する画素はごく一部であること
が多い。したがって、本体装置が全画面の画像信号を出
力し続けることは電力の無駄であった。

【０００３】このため、本出願人は、電気光学装置の画
素毎に数ビットのメモリを設け、各画素における階調デ
ータを各画素毎に保持し、外部から画像信号が入力され
なかった場合にも画像表示を続行する電気光学装置を提
案している（特願２０００−２７０４２４号（特開２０
０２−０８２６５３号））。なお、この先願は本件出願
時には未公開である。先願の電気光学装置においては、
３ビットのメモリによって８階調の階調データが各画素
毎に記憶される。また、駆動方式としては所謂サブフィ
ールド駆動方式が採用される。すなわち、液晶層には、
オン電位ＶHまたはオフ電位ＶLのうち何れか一方が印加
され、階調データに応じてオン電位ＶHのデューティ比
が設定される。

【０００４】階調データに応じてオン電位ＶHのデュー
ティ比を設定するために、上記先願においては、所定の
クロックパルスをある範囲（例えば「０」〜「７」）で
循環的にカウントした結果である階調信号が各画素に供
給される。また、各画素においては、階調データと階調
信号とを比較する比較器が設けられる。そして、階調信
号のカウント値がメモリに記憶された階調データ以下で
あれば、液晶層に印加する電位としてオン電位ＶHが選
択され、階調信号のカウント値がメモリに記憶された階
調データを超えればオフ電位ＶLが選択される。かかる
構成によれば、階調データに応じて印加電圧の実効値を
設定することができ、階調表示を行うことができる。な
お、クロックパルスの周期は一定ではなく、液晶の非直
線性を補償するように、適宜増減される。

【０００５】

【発明が解決しようとする課題】ところで、上記先願に
おいては、カウント結果と階調データとを比較する比較
器が必要であるが、比較器を構成するために数個程度の
ゲート回路が必要である。例えば、上記先願において
は、３ビットの比較器を構成するために２入力のオア回
路が２個、３入力のオア回路が１個、２入力，３入力，
４入力のアンド回路が各１個用いられている。各ゲート
の１入力あたり１個のトランジスタが必要であるとする
と、比較器を構成するために少なくとも１５個のトラン
ジスタが必要になる。さらに、階調データのビット数が
「４」以上になると、必要なトランジスタの数は飛躍的
に増大する。この結果、トランジスタの負荷容量に伴う
充放電電流により消費電力が増大するという問題が生じ
る。また、物理的にトランジスタを配置することが困難
となり、さらなる高精細化、多階調化の要求を満たすこ
とが出来なくなるという問題も生じる。

【０００６】本発明は、上述した事情に鑑みてなされた
ものであり、その目的は、トランジスタの使用数を抑制
し電気光学装置等の低消費電力化、高精細化、多階調化
を実現する比較回路、パルス幅変調回路、電気光学装置
および電子機器を提供することである。

【０００７】

【課題を解決するための手段】かかる課題を解決するた
めに、第１の発明は、供給される駆動信号のレベルに応
じた階調表示を行う複数の画素と、各画素毎に設けられ
る画素電極と、各画素のｎビット（但し、ｎは２以上の
自然数）の階調データを記憶するメモリと、メモリに記
憶された階調データとｎビットの階調信号とを比較する
比較回路とラッチ回路とからなり、ラッチ回路から駆動
信号を出力するパルス幅変調回路と、駆動信号のレベル
に応じて、画素の表示状態をオン状態にする電圧または
画素の表示状態をオフ状態にする電圧のいずれかを画素
電極に印加するスイッチング回路とを有する電気光学装
置を提供する。

【０００８】ここで、第１の発明において、パルス幅変
調回路とスイッチング回路との間に設けられ、電源電圧
のレベルを変換するレベルシフタ回路をさらに設けても
よい。この場合、レベルシフタ回路の前段に位置するメ
モリとパルス幅変調回路とは、第１の電源電圧で駆動
し、レベルシフタ回路の後段に位置するスイッチング回
路は、第１の電源電圧よりも高い第２の電源電圧で駆動
することが好ましい。また、この第２の電源電圧は、画
素の表示状態をオン状態にする電圧以上であることが好
ましい。

【０００９】第１の発明において、比較回路は、ｎビッ
トの階調データに応じて各々がスイッチングされる第１
および第２端子間に直列に接続されたｎ個の第１スイッ
チング素子と、逐次更新されるｎビットの階調信号に応
じて各々がスイッチングされるとともに、ｎ個の第１ス
イッチング素子の各々に並列に接続されたｎ個の第２ス
イッチング素子とを有し、階調データおよび階調信号に
応じて、第１および第２端子間の導通・非導通状態を制
御し、階調データおよび階調信号の比較結果をラッチ回
路に出力してもよい。

【００１０】また、第１の発明において、パルス幅変調
回路は、比較回路と、第１信号が入力されると第１状態
に設定され、第２信号が入力されると第２状態に設定さ
れるとともに、比較回路が導通状態になった時に該第１
信号が入力されるラッチ回路とを有し、所定のリセット
周期毎に第２信号をラッチ回路に入力し、かつ、該リセ
ット周期内で複数回カウントアップまたはカウントダウ
ンされるカウント結果を階調信号として比較回路に供給
し、階調データおよび階調信号の比較結果に応じて、比
較回路の第１および第２端子間の導通・非導通状態を制
御することにより、リセット周期内でラッチ回路が第１
状態を維持する時間と第２状態を維持する時間との比を
設定してもよい。

【００１１】第１の発明において、パルス幅変調回路
は、導通状態である時に第２信号をラッチ回路に供給す
る第３スイッチング素子と、導通状態である時に第１信
号を比較回路に供給する第４スイッチング素子とをさら
に有し、第３スイッチング素子は、所定のリセット信号
がリセット指令状態である時に導通状態に設定され、第
４スイッチング素子は、リセット信号が非リセット指令
状態である時に導通状態に設定されることが好ましい。

【００１２】第１の発明において、各リセット周期の最
初においてリセット信号をリセット指令状態に設定し、
次にリセット信号を非リセット指令状態に設定するとと
もに複数回カウントアップまたはカウントダウンされる
カウント結果を階調信号として出力する信号生成回路を
さらに設けてもよい。

【００１３】第１の発明において、画素は、画素電極
と、メモリと、パルス幅変調回路と、スイッチング回路
とを有し、透明基板上に半導体薄膜を堆積して成る素子
基板上に形成されることが好ましい。また、画素は、画
素電極と、メモリと、パルス幅変調回路と、スイッチン
グ回路とを有し、単結晶シリコン基板上に形成されてい
てもよい。この場合、単結晶シリコン基板は、絶縁基板
上に単結晶シリコン層を形成して成るＳＯＩ基板である
ことが好ましい。

【００１４】第１の発明において、画素電極に対して観
察面とは反対側にメモリと、パルス幅変調回路と、スイ
ッチング回路とを設けてもよい。

【００１５】第１の発明において、画素を形成して成る
素子基板と、所定の基準電圧が印加される対向電極を備
えた対向基板と、素子基板と対向基板とに挟持された液
晶とを有することが好ましい。

【００１６】第２の発明は、複数の画素を有する電気光
学装置において、画素のそれぞれに設けられた画素電極
と、画素のそれぞれに設けられ、データを書換え可能な
メモリと、メモリに記憶されたデータに応じて、少なく
とも画素の表示状態をオン状態にする電圧または画素の
表示状態をオフ状態にする電圧を画素電極に印加するス
イッチング回路と、メモリとスイッチング回路との間に
設けられ、電源電圧のレベルを変換するレベルシフタ回
路とを有する電気光学装置を提供する。

【００１７】ここで、第２の発明において、レベルシフ
タ回路の前段に位置する回路系は、第１の電源電圧で駆
動し、レベルシフタ回路の後段に位置する回路系は、第
１の電源電圧よりも高い第２の電源電圧で駆動すること
が好ましい。この場合、第２の電源電圧は、画素の表示
状態をオン状態にする電圧以上であることが望ましい。

【００１８】第３の発明は、第１の発明または第２の発
明に係る電気光学装置を備えた電子機器を提供する。

【００１９】

【発明の実施の形態】1．実施形態の動作原理まず、本実施形態に係る装置の理解を容易にするため、
本実施形態における電気光学装置の駆動方法について説
明する。一般に、電気光学装置として液晶を用いた液晶
装置において、液晶に印加される実効電圧値と相対透過
率（反射型液晶装置の場合には反射率）との関係は、電
圧無印加状態において黒表示を行うノーマリーブラック
モードを例にとれば、図４に示すような関係にある。な
お、相対透過（反射）率とは、透過（または反射）光量
の最低値および最高値を、それぞれ０％および１００％
として正規化したものである。図４に示すように、液晶
の透過率は、液晶層に対する印加電圧が閾値ＶTH1より
小さい場合には０％であるが、印加電圧が閾値ＶTH1以
上であり、かつ、飽和電圧ＶTH2以下である場合には、
印加電圧に対して非線形に増加する。そして、印加電圧
が飽和電圧ＶTH2以上である場合、液晶の透過率は印加
電圧によらず、一定値を維持する。

【００２０】さて、液晶の透過率を０％と１００％との
間の中間的な透過率にするためには、図４に示す電圧／
透過率特性において電圧ＶTH1と電圧ＶTH2との間にある
透過率に対応した実効電圧を液晶層に印加する必要があ
る。アナログ駆動方式においては、このような中間階調
を得るための電圧がＤ／Ａ変換回路やオペアンプなどの
アナログ回路によって生成され、画素電極に印加されて
いた。しかし、このような駆動方法によって画素電極に
印加される電圧は、アナログ回路の特性や各種の配線抵
抗などのばらつきによる影響を受けやすく、さらに、画
素同士でみて不均一となりやすいので、高品質かつ高精
細な階調表示が困難であった。

【００２１】そこで、本実施形態に係る電気光学装置で
は、次のような方法により画素の駆動を行う。まず、１
フィールド（１Ｆ）が複数のサブフィールドに分割さ
れ、各サブフィールド単位で液晶層に対する電圧印加が
行われる。そして、各サブフィールドにおいては、液晶
層に対して電圧ＶHまたはＶL（＝０Ｖ）のいずれかのみ
が印加される。ここで、電圧ＶHは、１フィールドにわ
たって液晶層に対して電圧ＶHが印加されることによ
り、１フィールドにおいて液晶層に与えられる実効電圧
値が図４に示す電圧Ｖ７以上となるように選定されてい
る。

【００２２】さらに、１フィールド内において電圧ＶH
が印加される時間と電圧ＶL（＝０Ｖ）が印加される時
間との比率が階調データに応じた比率となるように、電
圧ＶHの印加を行うサブフィールドおよび電圧ＶLの印加
を行うサブフィールドが階調データに応じて決定され
る。このようにすることで、階調データに応じた実効電
圧が液晶層に印加され、透過率０％と透過率１００％の
間の中間的な階調での表示が可能となるのである。な
お、各サブフィールドの具体的な時間長については後述
する。また、以下に示す各実施形態においては、３ビッ
トの階調データＤ０，Ｄ１，Ｄ２に従って８階調での表
示を行う場合を例に説明を進めるが、本発明を適用でき
るのはかかる場合に限られるものではないことは言うま
でもない。

【００２３】2．実施形態の構成 2．1．全体構成図１は、本実施形態に係る電気光学装置の電気的な構成
を示すブロック図である。この電気光学装置は、電気光
学材料として液晶を用いた液晶装置であり、素子基板と
対向基板とが、互いに一定の間隙を保って貼付され、こ
の間隙に電気光学材料たる液晶が狭持される構成となっ
ている。また、この電気光学装置では、素子基板とし
て、ガラスや石英などの非晶質基板上に半導体薄膜を堆
積してＴＦＴを形成した、透過型の半導体基板が用いら
れており、この素子基板に形成されたＭＯＳ型トランジ
スタによって、各画素における表示を制御する画素回路
および画素回路を制御する周辺駆動回路などが形成され
ている。図１には、この素子基板に形成された回路の構
成が示されている。

【００２４】図１に示すように、素子基板上における表
示領域１０１ａには、複数本の行選択線１１がＸ（行）
方向に沿って延在して形成され、複数本の列選択線１２
がＹ（列）方向に沿って延在して形成されている。そし
て、画素１３は、行選択線１１と列選択線１２との各交
差に対応して設けられて、マトリクス状に配列されてい
る。ここで、行選択線１１の総本数をｍ本とし、列選択
線１２の総本数をｎ本とする（ｍ、ｎはそれぞれ２以上
の整数）。なお、図１においては、図面が煩雑になるの
を防止するため、１列分のｍ個の画素１３が１本の列選
択線１２に接続されるように図示したが、実際には図１
の列選択線１２は複数本の列選択線からなる（詳細は後
述する）。

【００２５】また、この電気光学装置は、動作制御回路
２０、Ｙアドレスバッファ２１０、Ｙアドレスデコーダ
２１１、Ｘアドレスバッファ２２０、Ｘアドレスデコー
ダ２２１、サンプル・ホールド回路２２２、階調信号生
成回路２３、入力回路２４０および出力回路２４１を具
備している。動作制御回路２０は、図示しない上位装置
から供給されるチップイネーブル信号／ＣＥ、ライトイ
ネーブル信号／ＷＥおよびアウトプットイネーブル信号
／ＯＥに基づいて、動作モードに対応した内部制御信号
を生成する。

【００２６】動作制御回路２０の具体的な構成は図１に
示す通りである。かかる構成の下、チップイネーブル信
号／ＣＥおよびライトイネーブル信号／ＷＥがＬレベル
となると、Ｙアドレスバッファ２１０およびＸアドレス
バッファ２２０、ならびに入力回路２４０に対してＨレ
ベルのイネーブル信号が供給される。そしてこの結果、
電気光学装置の動作モードは、データ入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ２を介して上位装置から供給される階調デー
タＤ０〜Ｄ２を各画素１３に対して書き込む、書込モー
ドに移行する。

【００２７】一方、チップイネーブル信号／ＣＥおよび
アウトプットイネーブル信号／ＯＥがＬレベルとなり、
ライトイネーブル信号／ＷＥがＨレベルとなると、Ｙア
ドレスバッファ２１０およびＸアドレスバッファ２２
０、ならびに出力回路２４１に対してＨレベルのイネー
ブル信号が供給される。そしてこの結果、各画素１３に
書き込まれたデータを読み出し、読み出したデータをデ
ータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して外部に出力
する読出モードに動作モードが移行する。

【００２８】入力回路２４０および出力回路２４１は、
データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２に接続されてい
る。入力回路２４０は、動作制御回路２０からＨレベル
のイネーブル信号が与えられることにより動作状態とな
り、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ２を介して入力
される階調データＤ０〜Ｄ２をサンプル・ホールド回路
２２２に出力する。これらの各階調データＤ０〜Ｄ２
は、ＨレベルまたはＬレベルのデジタルデータである。
また、出力回路２４１は、動作制御回路２０からＨレベ
ルのイネーブル信号が与えられることにより動作状態と
なり、サンプル・ホールド回路２２２によって画素１３
から読み出された階調データＤ０〜Ｄ２をデータ入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ２に出力する。

【００２９】Ｙアドレスバッファ２１０には、図示しな
い上位装置からＹアドレス信号Ａｙ０〜Ａｙｉが供給さ
れる。このＹアドレスバッファ２１０は、動作制御回路
２０からＨレベルのイネーブル信号が供給されることに
より動作状態となり、その時点において供給されている
Ｙアドレス信号Ａｙ０〜ＡｙｉをＹアドレスデコーダ２
１１に出力する。

【００３０】Ｙアドレスデコーダ２１１は、入力端子が
Ｙアドレスバッファ２１０の各出力端子に接続されてお
り、出力端子が各行選択線１１の一端（図１においては
左側の一端）に接続されている。このＹアドレスバッフ
ァ２１０から出力されるＹアドレス信号Ａｙ０〜Ａｙｉ
をデコードし、接続された複数の行選択線１１のうちの
１本の行選択線１１に対して択一的にＨレベルのＹ選択
信号を出力する。これにより、Ｙアドレス信号Ａｙ０〜
Ａｙｉに応じた行選択線１１が択一的に選択されること
になる。

【００３１】一方、Ｘアドレスバッファ２２０には、図
示しない上位装置からＸアドレス信号Ａｘ０〜Ａｘｊが
供給される。このＸアドレスバッファ２２０は、動作制
御回路２０からＨレベルのイネーブル信号が供給される
ことにより動作状態となり、その時点において供給され
ているＸアドレス信号Ａｘ０〜ＡｘｊをＸアドレスデコ
ーダ２２１に出力する。Ｘアドレスデコーダ２２１は、
入力端子がＸアドレスバッファ２２０の各出力端子に接
続されており、出力端子がサンプル・ホールド回路２２
２の各入力端子に接続されている。このＸアドレスデコ
ーダ２２１は、Ｘアドレスバッファ２２０から出力され
るＸアドレス信号Ａｘ０〜ＡｘｊをデコードしてＸ選択
信号を生成する。このＸ選択信号は、複数の列選択線１
２のうち、Ｘアドレス信号Ａｘ０〜Ａｘｊに応じた列選
択線１２を択一的に選択するための信号である。

【００３２】サンプル・ホールド回路２２２は、Ｘアド
レスデコーダ２２１によって出力されたＸ選択信号によ
って特定される列選択線１２に対して、入力回路２４０
から供給される階調データＤ０，Ｄ１およびＤ２を出力
する。このような構成により、書込モードにおいては、
Ｙアドレスデコーダ２１１によって生成されたＹ選択信
号が出力される行選択線１１と、Ｘアドレスデコーダ２
２１によって生成されたＸ選択信号によって特定される
列選択線１２との交差に対応した画素１３に対して、入
力回路２４０から出力された階調データＤ０，Ｄ１およ
びＤ２が与えられることとなる。

【００３３】本実施形態においては、この階調データＤ
０〜Ｄ２と階調信号Ｐ０〜Ｐ２とに応じた時間密度で、
画素１３の表示状態をオン状態とする電圧または画素１
３の表示状態をオフ状態とする電圧を、画素１３に印加
するようになっている（詳細は後述する）。階調信号生
成回路２３は、この階調信号Ｐ０，Ｐ１，Ｐ２およびリ
セット信号／ＲＥＳを生成して出力するための回路であ
る。各階調信号Ｐ０，Ｐ１およびＰ２は、１フィールド
毎に所定の時間長だけＨレベルとなる。詳述すると、以
下の通りである。

【００３４】本実施形態においては、１フィールドが７
つのサブフィールドに分割され、各サブフィールド単位
で画素の表示状態をオン状態またはオフ状態とすること
により、３ビットの階調データに応じた８階調による表
示を実現するようになっている。画素への具体的な電圧
印加の態様およびサブフィールドＳＦ１〜ＳＦ７の時間
長は、以下の通りである。例えば、ある画素に対して階
調データ（ＬＬＨ）が与えられた場合、すなわち、図４
において画素の透過率を１４．３％とする階調表示を行
う場合、１フィールド（１Ｆ）のうち、サブフィールド
ＳＦ１においては画素の液晶層に対して電圧ＶHが印加
される一方、他のサブフィールドＳＦ２〜ＳＦ７におい
ては液晶層に対して電圧ＶL（＝０Ｖ）が印加される。
ここで、実効電圧値は、電圧瞬時値の２乗を１周期（１
フィールド）にわたって平均化した平方根で求められる
から、サブフィールドＳＦ１を、１フィールド（１Ｆ）
に対して（Ｖ１／ＶH）²となる期間に設定すれば、上記
の電圧印加によって１フィールド（１Ｆ）に液晶層に印
加される実効電圧値はＶ１となる。

【００３５】また、例えば、ある画素に対して階調デー
タ（ＬＨＬ）が与えられた場合、すなわち、画素の透過
率を２８．６％とする階調表示を行う場合、１フィール
ド（１Ｆ）のうち、サブフィールドＳＦ１〜ＳＦ２にお
いては画素の液晶層に対して電圧ＶHが印加される一
方、他のサブフィールドＳＦ３〜ＳＦ７においては液晶
層に対して電圧ＶLが印加される。ここで、サブフィー
ルドＳＦ１〜ＳＦ２を、１フィールド（１Ｆ）に対して
（Ｖ２／ＶH）²となる期間に設定すれば、上記電圧印加
によって１フィールド（１Ｆ）に液晶層に印加される実
効電圧値はＶ２となる。上述したように、サブフィール
ドＳＦ１は（Ｖ１／ＶH）²となる期間に設定されている
から、サブフィールドＳＦ２については、（Ｖ２／Ｖ
H）²−（Ｖ１／ＶH）²となる期間に設定すればよい。

【００３６】同様に、例えば、ある画素に対して階調デ
ータ（ＬＨＨ）が与えられた場合、すなわち、画素の透
過率を４２．９％とする階調表示を行う場合、１フィー
ルド（１Ｆ）のうち、サブフィールドＳＦ１〜ＳＦ３に
おいては画素の液晶層に対して電圧ＶHが印加される一
方、他のサブフィールドＳＦ４〜ＳＦ７においては液晶
層に対して電圧ＶLが印加される。ここで、サブフィー
ルドＳＦ１〜ＳＦ３を、１フィールド（１Ｆ）に対して
（Ｖ３／ＶH）²となる期間に設定すれば、上記電圧印加
によって１フィールド（１Ｆ）に液晶層に印加される実
効電圧値はＶ３となる。上述したように、サブフィール
ドＳＦ１〜ＳＦ２は（Ｖ２／ＶH）²となる期間に設定さ
れているから、サブフィールドＳＦ３については、（Ｖ
３／ＶH）²−（Ｖ２／ＶH）²となる期間に設定すればよ
いことが解かる。

【００３７】以下、同様にして、他のサブフィールドＳ
Ｆ４〜ＳＦ６の期間がそれぞれ決定される。また、サブ
フィールドＳＦ７については、最終的に、１フィールド
からサブフィールドＳＦ１〜ＳＦ６を除いた期間に設定
される。ただし、上述したように、各サブフィールドＳ
Ｆ１〜ＳＦ７の合計の時間長として、１フィールド（１
Ｆ）に対して（Ｖ７／ＶH）²の時間長が確保される必要
がある。もっとも、サブフィールドＳＦ１〜ＳＦ７の合
計の時間長が、１フィールドに対して（Ｖ７／ＶH）²と
なる時間長よりも長くなったとしても、すなわち、液晶
層に印加される実効電圧値が図４におけるＶ７を越えた
としても、飽和性であるがゆえに透過率は１００％とな
る。

【００３８】図６（ａ）は、本実施形態における階調信
号Ｐ０〜Ｐ２およびリセット信号／ＲＥＳ（詳細は後述
する）の波形を示すタイミングチャートである。同図に
示すように、各階調信号は、１フィールド内の各サブフ
ィールド単位で、ＨレベルまたはＬレベルのいずれかと
なるように設定されている。本実施形態においては、図
６（ａ）に示すように、階調信号Ｐ０〜Ｐ２として、
「０」〜「６」までをカウントする３ビットカウンタの
出力信号が用いられる。すなわち、階調信号Ｐ０，Ｐ１
およびＰ２は、サブフィールドＳＦ１においては、それ
ぞれ“Ｌ，Ｈ，Ｈ”レベルとなってカウンタ値「６」を
示し、サブフィールドＳＦ２においては、それぞれ
“Ｈ，Ｌ，Ｈ”レベルとなってカウンタ値「５」を示
し、サブフィールドＳＦ３においては、それぞれ“Ｌ，
Ｌ，Ｈ”となってカウンタ値「４」を示す。「３」〜
「０」の値についても同様である。

【００３９】次に、図２は、本実施形態に係る電気光学
装置の画素１３の具体的な構成を示す回路図である。同
図に示すように、画素１３の画素回路は、メモリセル１
３０ａ，１３０ｂ，１３０ｃ、階調制御回路１３８、ス
イッチング回路１３９、画素電極１３５、対向電極１３
６ならびに液晶１３７により構成されている。なお、以
下では、メモリセル１３０ａ，１３０ｂ，１３０ｃのう
ちのいずれかを特定する必要がない場合には、単にメモ
リセル１３０と記す。また、他の各部の符号についても
同様とする。

【００４０】ここで、図１においては、図面が煩雑にな
るのを防止するため、１列分のｍ個の画素１３が１本の
列選択線１２に接続されているように図示したが、より
詳細には、図２に示すように、各列選択線１２は、列選
択線１２０〜１２５からなる。そして、これらの各列選
択線１２０〜１２５に対して各階調データＤ０，Ｄ１お
よびＤ２およびこれらの反転信号／Ｄ０，／Ｄ１，／Ｄ
２がそれぞれ供給されるようになっている。

【００４１】図２に示すように、メモリセル１３０は、
階調データのビット数に応じた数（本実施形態において
は３個）だけ設けられている。そして、メモリセル１３
０ａには列選択線１２０，１２１が接続されて階調デー
タ／Ｄ０，Ｄ０が供給され、メモリセル１３０ｂには列
選択線１２２，１２３が接続されて階調データ／Ｄ１，
Ｄ１が供給され、メモリセル１３０ｃには列選択線１２
４，１２５が接続されて階調データ／Ｄ２，Ｄ２が供給
されるようになっている。一方、各メモリセル１３０
ａ、１３０ｂおよび１３０ｃは、Ｙ選択信号が供給され
る行選択線１１にも接続されている。

【００４２】図３は、各メモリセル１３０の具体的な構
成を例示する図である。同図に示すように、このメモリ
セル１３０は、インバータ１３０１および１３０２、な
らびにトランジスタ１３０３および１３０４からなるス
タティックメモリ（ＳＲＡＭ）構成である。

【００４３】また、図３に示すように、インバータ１３
０１および１３０２は、一方の出力端が他方の入力端に
接続されることによってフリップフロップ、すなわち１
ビットのメモリを構成している。一方、トランジスタ１
３０３および１３０４はこの１ビットのメモリに対して
書き込みまたは読み出しを行うときに導通状態とされる
Ｎチャネルトランジスタである。各トランジスタ１３０
３および１３０４のドレインは、インバータ１３０２お
よび１３０１の各入力端子に接続され、各々のゲート
は、Ｙ選択信号が供給される行選択線１１に接続されて
いる。

【００４４】ところで、図２においては、１個のメモリ
セル１３０に対して２本の列選択線が接続されるように
図示したが、これらは図３に示す２本の列選択線１２ａ
および１２ｂに対応する。そして、列選択線１２ａには
トランジスタ１３０３のソースが接続され、列選択線１
２ｂにはトランジスタ１３０４のソースが接続されてい
る。ここで、列選択線１２ａには階調データＤ０，Ｄ１
およびＤ２のいずれか（図３においては「Ｄ」と表記さ
れている）が供給され、列選択線１２ｂには、列選択線
１２ａに供給される階調データをレベル反転したデータ
（図３においては「／Ｄ」と表記されている）が供給さ
れる。

【００４５】各メモリセル１３０はこのような構成であ
り、行選択線１１にＨレベルのＹ選択信号が出力される
ことによりトランジスタ１３０３および１３０４が導通
状態となる。この状態で、各階調データおよびそのレベ
ルを反転したデータが列選択線１２ａおよび１２ｂに供
給されると、階調データはインバータ１３０１および１
３０２により構成されるメモリに記憶されることとな
る。記憶されたデータは、Ｙ選択信号がＬレベルとな
り、トランジスタ１３０３および１３０４が非導通状態
となっても保持される。なお、以下の説明では、インバ
ータ１３０１の出力をＱ出力と呼び、インバータ１３０
２の出力を／Ｑ出力と呼ぶ。

【００４６】再び図２において、各画素１３における各
メモリセル１３０のＱ出力（階調データＱ０〜Ｑ２）
と、階調信号生成回路２３から出力された階調信号Ｐ
０，Ｐ１，Ｐ２とは階調制御回路１３８に入力される。
階調制御回路１３８は、これらの入力信号に対して演算
処理を行うことにより、１フィールド（１Ｆ）内で、各
メモリセルから読み出された階調データＱ０〜Ｑ２に応
じた時間密度を有するパルス信号ＰＷを生成して出力す
る。

【００４７】一方、トランスミッションゲート１３４ａ
および１３４ｂの出力端は、画素電極１３５に接続され
ている。そして、この画素電極１３５と対向電極１３６
との間に液晶１３７が狭まれて液晶層が形成されてい
る。ここで、対向電極１３６は、素子基板に形成された
画素電極１３５と対向するように、対向基板に一面に形
成される透明電極である。この対向電極１３６には、図
示しない電圧生成回路から交流化駆動信号ＦＲが供給さ
れる。交流化駆動信号ＦＲは、ＶHからＶLへ、あるいは
ＶLからＶHへ、のように、１フィールド（１Ｆ）毎、或
いは周期的にレベル反転（極性反転）を繰り返す信号で
ある。本実施形態において、それぞれの画素１３の画素
電極には、データ線１１４に供給されたデータに応じた
電圧が直接印加されるのではなく、上記駆動信号ＦＲに
応じた電圧またはその反転信号/ＦＲに応じた電圧が択
一的に印加される。データ線１１４に供給されるデータ
は、画素電極に供給される信号ＦＲ，/ＦＲを選択する
ために用いられる。一方、この画素電極と対向する対向
電極には、駆動信号ＦＲが供給される。液晶を交流駆動
するために、駆動信号ＦＲを１フレーム或いは周期的に
極性反転する電圧（例えば０[V]，３[V]）に設定し、そ
の反転信号/ＦＲをこれとは逆相の電圧（例えば３[V]，
０[V]）に設定する。なお、本実施形態では、画素電極
と対向電極とに対して、交流化駆動信号系ＦＲ，/ＦＲ
を直接供給しているが、交流化駆動信号ＦＲに応じて極
性が反転する駆動電圧系を別途生成し、これを印加して
もよい。以下、説明の便宜上、この交流化駆動信号ＦＲ
等のレベルに関しては、ＶHを単にＨレベルと呼び、ＶL
を単にＬレベルと呼ぶ場合がある。

【００４８】さて、上記階調制御回路１３８から出力さ
れたパルス信号ＰＷは、トランスミッションゲート１３
４ａのＰチャネルトランジスタとトランスミッションゲ
ート１３４ｂのＮチャネルトランジスタのゲートとに供
給される。さらに、パルス信号ＰＷは、インバータ１３
３によってレベル反転された後、トランスミッションゲ
ート１３４ａのＮチャネルトランジスタとトランスミッ
ションゲート１３４ｂのＰチャネルトランジスタのゲー
トに供給される。各トランスミッションゲート１３４ａ
および１３４ｂは、ＰチャネルトランジスタにＬレベル
のゲート信号が与えられ、ＮチャネルトランジスタにＨ
レベルのゲート信号が与えられることにより導通状態と
なるゲートである。したがって、トランスミッションゲ
ート１３４ａと１３４ｂは、パルス信号ＰＷのレベルに
応じて、一方が導通状態、他方が非導通状態となる。ま
た、トランスミッションゲート１３４ａの入力端は、上
述した交流化駆動信号ＦＲが供給される配線に接続され
る一方、トランスミッションゲート１３４ｂの入力端
は、信号／ＦＲが供給される配線に接続されている。こ
こで、信号／ＦＲは、上記交流化駆動信号ＦＲをレベル
反転した信号である。つまり、交流化駆動信号ＦＲがＨ
レベル（＝ＶH）のときには信号／ＦＲはＬレベル（＝
ＶL）となり、交流化駆動信号ＦＲがＬレベル（＝ＶL）
のときには信号／ＦＲはＨレベル（＝ＶH）となる。

【００４９】このような構成において、階調制御回路１
３８からＨレベルのパルス信号ＰＷが供給された場合に
は、トランスミッションゲート１３４ａは非導通状態と
なり、トランスミッションゲート１３４ｂは導通状態と
なる。したがって、画素電極１３５には、トランスミッ
ションゲート１３４ｂを介して信号／ＦＲが印加され
る。この結果、画素電極１３５に印加される電位と対向
電極１３６に印加される電位の差電圧であるＶHが、画
素１３の液晶層に印加されるため、この画素１３の表示
状態はオン状態となる。これに対し、階調制御回路１３
８からＬレベルのパルス信号ＰＷが供給された場合、ト
ランスミッションゲート１３４ａは導通状態となり、ト
ランスミッションゲート１３４ｂは非導通状態となる。
したがって、画素電極１３５には交流化駆動信号ＦＲが
印加され、この結果、画素１３の液晶層に印加される電
圧はＶL（＝０Ｖ）となる。そしてこの結果、画素１３
の表示状態はオフ状態となるのである。

【００５０】2．2．階調制御回路１３８の構成次に、図２における階調制御回路１３８の詳細構成を説
明する。図において３１〜３３はトランジスタであり、
直列に接続されるとともに、これらの各ゲート端には階
調データＱ０〜Ｑ２が供給される。すなわち、トランジ
スタ３１〜３３は、対応する階調データがＨレベルであ
る時は導通状態になり、対応する階調データがＬレベル
である時は非導通状態になる。また、４１〜４３は直列
に接続されるトランジスタであり、各々トランジスタ３
１〜３３に対して並列に接続されるとともに、これらの
各ゲート端には階調信号Ｐ０〜Ｐ２が供給される。すな
わち、トランジスタ４１〜４３は、対応する階調信号が
Ｈレベルである時は導通状態になり、対応する階調信号
がＬレベルである時は非導通状態になる。

【００５１】上記トランジスタ３１〜３３および４１〜
４３によって比較回路３０が構成されている。５２はト
ランジスタであり、比較回路３０の端子３０ａと接地電
位（０Ｖ）との間に接続され、そのゲート端にはリセッ
ト信号／ＲＥＳが供給される。これにより、リセット信
号／ＲＥＳがＨレベルになると、トランジスタ５２を介
して、比較回路３０の端子３０ａに接地電位（０Ｖ）す
なわちＬレベルの電位が印加されることになる。

【００５２】また、５０はトランジスタであり、比較回
路３０の他の端子３０ｂと電源電位（ＶＤＤ）との間に
接続され、そのゲート端にはリセット信号／ＲＥＳが供
給される。これにより、リセット信号／ＲＥＳがＬレベ
ルになると、トランジスタ５０を介して、比較回路３０
の端子３０ｂに電源電位（ＶＤＤ）すなわちＨレベルの
電位が印加されることになる。

【００５３】また、６２，６４はインバータであり、一
方の出力端が他方の入力端に接続され、両者によってラ
ッチ回路６０が構成されている。ラッチ回路６０は、保
持されている値すなわちインバータ６２の出力レベルを
上述したパルス信号ＰＷとして出力する。ここで、トラ
ンジスタ５０を介して端子３０ｂにＨレベルの電位が印
加されると、パルス信号ＰＷはＬレベルになる。一方、
トランジスタ５２および比較回路３０を介して端子３０
ｂにＬレベルの電位が印加されると、パルス信号ＰＷは
Ｈレベルになる。そして、トランジスタ５０、トランジ
スタ５２および比較回路３０を介して端子３０ｂに電圧
が印加されていない場合には、端子３０ｂの電位はイン
バータ６４の出力信号（すなわちパルス信号ＰＷの反転
信号）に相当する電位になり、パルス信号ＰＷのレベル
が保持されることになる。

【００５４】2．3．液晶装置の構成上述した電気光学装置の構造について、図５(a)，(b)を
参照して説明する。ここで、同図(a)は、電気光学装置
１００の構成を示す平面図であり、同図(b)は、同図(a)
におけるＡ−Ａ´線の断面図である。これらの図に示さ
れるように、電気光学装置１００は、画素１３などが形
成された素子基板１０１と、対向電極１３６などが形成
された対向基板１０２とが、互いにシール材１０４によ
って一定の間隙を保って貼り合わせられるとともに、こ
の間隙に電気光学材料としての液晶１３７が挟持された
構造となっている。なお、実際には、シール材１０４に
は切欠部分があって、ここを介して液晶１３７が封入さ
れた後、封止材により封止されるが、これらの図におい
ては省略されている。ここで、素子基板１０１および対
向基板１０２はガラスや石英などの非晶質基板である。
そして、画素１３等は、素子基板１０１に半導体薄膜を
堆積して成るＴＦＴによって形成されている。すなわ
ち、電気光学装置１００は、透過型として用いられるこ
とになる。

【００５５】さて、素子基板１０１において、シール材
１０４の内側かつ表示領域１０１ａの外側領域には、遮
光膜１０６が設けられている。この遮光膜１０６が形成
される領域内のうち、例えば、領域１３０ａにはＹアド
レスバッファ２１０およびＹアドレスデコーダ２１１等
が形成され、また、領域１４０ａにはＸアドレスバッフ
ァ２２０、Ｘアドレスデコーダ２２１およびサンプル・
ホールド回路２２２等が形成される。すなわち、遮光膜
１０６は、この領域に形成される駆動回路に光が入射す
るのを防止している。この遮光膜１０６には、対向電極
１３６とともに、交流化駆動信号ＦＲが印加される構成
となっている。このため、遮光膜１０６が形成された領
域では、液晶層への印加電圧がほぼゼロとなるので、画
素電極１３５の電圧無印加状態と同じ表示状態となる。
また、素子基板１０１において、領域１４０ａの外側で
あって、シール材１０４を隔てた領域１０７には、複数
の接続端子が形成されて、外側からの制御信号や電源な
どを入力する構成となっている。一方、対向基板１０２
の対向電極１３６は、基板貼合部分における４隅のう
ち、少なくとも１箇所において設けられた導通材（図示
省略）によって、素子基板１０１における遮光膜１０６
および接続端子と電気的な導通が図られている。すなわ
ち、交流化駆動信号ＦＲは、素子基板１０１に設けられ
た接続端子を介して、遮光膜１０６に、さらに、導通材
を介して対向電極１３６に、それぞれ印加される構成と
なっている。

【００５６】ほかに、対向基板１０２には、電気光学装
置１００の用途に応じて、例えば、直視型であれば、第
１に、ストライプ状や、モザイク状、トライアングル状
等に配列したカラーフィルタが設けられ、第２に、例え
ば、金属材料や樹脂などからなる遮光膜（ブラックマト
リクス）が設けられる。なお、色光変調の用途の場合に
は、例えば、後述するプロジェクタのライトバルブとし
て用いる場合には、カラーフィルタは形成されない。ま
た、直視型の場合、電気光学装置１００に光を対向基板
１０２側から照射するフロントライト、もしくは素子基
板１０１側から光を照射するバックライトが必要に応じ
て設けられる。くわえて、素子基板１０１および対向基
板１０２の電極形成面には、それぞれ所定の方向にラビ
ング処理された配向膜（図示省略）など設けられて、電
圧無印加状態における液晶分子の配向方向を規定する一
方、素子基板１０１と対向基板１０２には、配向方向に
応じた偏光板（図示省略）が設けられる。ただし、液晶
１３７として、高分子中に微小粒として分散させた高分
子分散型液晶を用いれば、前述の配向膜や偏光子などが
不要となる結果、光利用効率が高まるので、高輝度化や
低消費電力化などの点において有効である。

【００５７】3．実施形態の動作 3．1．階調制御回路１３８における動作次に、本実施形態に係る電気光学装置の動作を図６を参
照して説明する。まず、階調データＱ２，Ｑ１，Ｑ０が
“Ｌ，Ｌ，Ｌ”レベルであったと仮定する。図６(a)に
示す１フィールド（１Ｆ）において、最初に所定のリセ
ット期間ＴRが開始されると、リセット信号／ＲＥＳが
ＨレベルからＬレベルに立下がる。このリセット期間Ｔ
Rにおいては、トランジスタ５０が導通状態になり、ト
ランジスタ５２は非導通状態になるから、トランジスタ
５０を介して端子３０ｂにＨレベルの電位が印加され
る。これにより、パルス信号ＰＷはＬレベルに設定され
る。

【００５８】次に、サブフィールドＳＦ７においては、
トランジスタ５０が非導通状態になり、トランジスタ５
２が導通状態になるから、比較回路３０が導通状態にな
れば、端子３０ｂにＬレベルの電位が印加されることに
なる。ここで、階調データＱ２，Ｑ１，Ｑ０が“Ｌ，
Ｌ，Ｌ”レベルであるとの前提の下では、トランジスタ
３１〜３３は常に非導通状態になる。したがって、仮に
トランジスタ４１〜４３が全て導通状態になれば、その
場合にのみ比較回路３０は全体として導通状態になる。

【００５９】しかし、図６(a)から明らかなように、階
調信号Ｐ０〜Ｐ２は「０」〜「６」までのカウント結果
であるから、階調信号Ｐ０〜Ｐ２の値が全てＨレベルに
なるタイミングは存在しない。結局、この１フィールド
においては、最初にリセット期間ＴRにおいて設定され
たパルス信号ＰＷのレベル（Ｌレベル）がそのまま保持
されることになる。

【００６０】次に、階調データＱ２，Ｑ１，Ｑ０が
“Ｈ，Ｈ，Ｌ”レベルであったと仮定する。図６(a)に
示す１フィールドにおいて、最初にリセット期間ＴRが
設けられ、パルス信号ＰＷがＬレベルに設定される点は
上述した通りである。このリセット期間ＴR以降におい
て、階調データＱ２，Ｑ１，Ｑ０が“Ｈ，Ｈ，Ｌ”レベ
ルであるとの前提の下では、トランジスタ３２，３３は
常に導通状態であり、トランジスタ３１は常に非導通状
態である。したがって、トランジスタ４１が導通状態に
なれば、トランジスタ４２，４３の状態にかかわらず、
比較回路３０は全体として導通状態になる。

【００６１】換言すれば、階調信号Ｐ２，Ｐ１，Ｐ０が
“Ｘ，Ｘ，Ｈ”レベル（“Ｘ”は不定の意味）であると
の条件が満たされると、比較回路３０が全体として導通
状態になる。階調信号Ｐ２，Ｐ１，Ｐ０は、「０」を初
期値として「１」づつインクリメントされるカウント結
果であるから、この条件が最初に満たされる時は、上記
“Ｘ”が全て“Ｌ”である時、すなわち階調信号Ｐ２，
Ｐ１，Ｐ０が“Ｌ，Ｌ，Ｈ”レベルになるサブフィール
ドＳＦ６の開始タイミングである。

【００６２】サブフィールドＳＦ６の開始時に比較回路
３０が導通状態になると、端子３０ｂにおける電位は強
制的にＬレベルに設定され、インバータ６２を介してパ
ルス信号ＰＷはＨレベルに設定される。そして、インバ
ータ６４を介して、端子３０ｂの電位はその後もＬレベ
ルに保持され、パルス信号ＰＷはＨレベルのまま保持さ
れる。以後のサブフィールドＳＦ５〜ＳＦ１において
は、階調信号Ｐ２，Ｐ１，Ｐ０が“Ｘ，Ｘ，Ｈ”である
との条件が満たされる場合もあれば満たされない場合も
ある。しかし、端子３０ｂの電位が一旦Ｌレベルに設定
されると、比較回路３０の導通・非導通状態はラッチ回
路６０の保持データになんら影響を及ぼさず、次のフィ
ールドの開始時に再びトランジスタ５０を介してＨレベ
ルに設定されるまで、端子３０ｂの電位は保持される。

【００６３】以上の動作は、階調データＱ２，Ｑ１，Ｑ
０が他の値である時も同様である。すなわち、任意の階
調データＱ２，Ｑ１，Ｑ０に対して、１フィールド内で
比較回路３０が最初に導通状態に設定されるタイミング
は、階調信号Ｐ２，Ｐ１，Ｐ０が階調データＱ２，Ｑ
１，Ｑ０の反転信号になるタイミングである。図６(b)
から明らかなように、このタイミングは階調データＱ
２，Ｑ１，Ｑ０の値が低いほど遅くなる。そして、比較
回路３０が一旦導通状態になりパルス信号ＰＷがＨレベ
ルに設定されると、その後の比較回路３０の状態にかか
わらず、次のフィールドが開始されるまでパルス信号Ｐ
Ｗのレベルは不変である。これにより、階調データＱ
２，Ｑ１，Ｑ０に応じてパルス信号ＰＷがＨレベルにな
るデューティ比が変化することが解かる。

【００６４】3．2．全体動作次に、本実施形態の全体動作を説明する。まず、書込モ
ードにおいては画素１３内のメモリに階調データが書き
込まれる。なお、ここでは、説明の便宜上、１つの画素
に対して階調データＤ０〜Ｄ２が与えられる場合の動作
について説明する。まず、図示しない上位装置から、Ｌ
レベルのチップイネーブル信号／ＣＥおよびライトイネ
ーブル信号／ＷＥが与えられると書込モードとなり、電
気光学装置内の各部においては、画素１３に対して階調
データを書き込むための動作が実行される。

【００６５】Ｙアドレスデコーダ２１１においては、Ｙ
アドレスバッファ２１０を介して供給されたＹアドレス
信号Ａｙ０〜Ａｙｉがデコードされ、Ｙアドレス信号Ａ
ｙ０〜Ａｙｉによって特定される行選択線１１に対して
ＨレベルのＹ選択信号が出力される。一方、Ｘアドレス
デコーダ２２１においては、Ｘアドレスバッファ２２０
を介して供給されたＸアドレス信号Ａｘ０〜Ａｘｊがデ
コードされ、Ｘ選択信号が生成され出力される。

【００６６】入力回路２４０においては、動作制御回路
２０からＨレベルのイネーブル信号が与えられることに
より動作状態になる。これにより、データ入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ２を介して上位装置から供給される階調
データＤ０〜Ｄ２が、サンプル・ホールド回路２２２に
出力される。サンプル・ホールド回路２２２において
は、Ｘアドレスデコーダ２２１からのＸ選択信号によっ
て指定される列選択線１２に対して、入力回路２４０か
ら供給される階調データＤ０〜Ｄ２が出力される。

【００６７】ここで、データ書き込みの対象となる画素
１３内に設けられたメモリセル１３０内のトランジスタ
１３０３および１３０４（図３参照）は、ＨレベルのＹ
選択信号によって導通状態となり、サンプル・ホールド
回路２２２から出力された階調データＤ０〜Ｄ２の各々
は、画素１３内の各メモリセル１３０ａ、１３０ｂおよ
び１３０ｃに書き込まれる。

【００６８】こうして各メモリセル１３０に階調データ
Ｄ０〜Ｄ２が書き込まれ、保持されると、書き込まれた
データが階調データＱ０〜Ｑ２として出力される。階調
制御回路１３８は、上述したように階調データＱ０〜Ｑ
２および階調信号Ｐ０〜Ｐ２に応じてＨレベルまたはＬ
レベルとなるパルス信号ＰＷを生成して出力する。そし
て、このパルス信号ＰＷがＨレベルとなる期間において
は画素の表示状態をオン状態とする電圧が画素の液晶層
に印加される一方、パルス信号ＰＷがＬレベルとなる期
間においては、画素の表示状態をオフ状態にする電圧が
画素の液晶層に対して印加される。

【００６９】4.低消費電力化のための改良図２に示したように、それぞれの画素１３は、メモリセ
ル１３０、階調制御回路１３８、スイッチング回路１３
９および画素電極１３５で構成されている。そのため、
画素１３の回路全体を、液晶のオン電位（例えば約3.0
Ｖ）以上の駆動電圧で駆動する必要がある。装置全体の
消費電力の低減を図るためには、画素１３を低電圧駆動
することが好ましい。そこで、以下、この低電圧駆動を
実現する画素１３の改良構造について説明する。

【００７０】図９は、低電圧駆動を実現する画素１３の
回路図である。なお、同図において、図２に示した構成
要素と同一の構成要素については、同一の符号を付し
て、ここでの説明を省略する。この画素１３の回路構成
上の特徴は、階調制御回路１３８とスイッチング回路１
３９との間に、レベルシフタ回路３００が設けられてい
る点である。このレベルシフタ回路３００は、その前後
の回路系が互いに異なる電源系で駆動できるように電源
系を分離し、電源電圧のレベルを変換する回路である。
具体的には、レベルシフタ回路３００の前段の回路系
（すなわち、メモリセル１３０および階調制御回路１３
８）は、第１の電源電圧ＶDDL（例えば、1.8Ｖ）で駆動
する。また、レベルシフタ回路３００の後段の回路系
（すなわち、スイッチング回路１３９および画素電極１
３５）は、第１の電源電圧ＶDDLよりも高い第２の電源
電圧ＶDDH（例えば、3.0Ｖ）で駆動する。この第２の電
源電圧ＶDDHは、画素１３の表示状態をオン状態に設定
する電圧以上になっている。

【００７１】このようにレベルシフタ回路３００を追加
した関係上、インバータ３０１をレベルシフタ回路３０
０の前段に追加し、図２で用いたインバータ１３３を削
除する。レベルシフタ回路３００の直前に設けられたイ
ンバータ３０１は、ラッチ回路６０の一部を構成するイ
ンバータ６２の出力信号（インバータ６４の入力信号と
等価）をレベル反転する。そして、レベルシフタ回路３
００のＩ端子には、インバータ６２の出力信号が供給さ
れ、/Ｉ端子には、インバータ３０１によってレベル反
転された信号が供給される。また、レベルシフタ回路３
００は２つの出力端子（Ｏ端子、/Ｏ端子）を有し、互
いのレベルが反転した２つの信号を出力するため、図２
で示したインバータ１３３が不要となる。

【００７２】図１０は、一例として、４つのトランジス
タで構成したレベルシフタ回路３００の回路図である。
このレベルシフタ回路３００は、第２の電源電圧ＶDDH
と接地電圧ＧＮＤとの間には、２つのトランジスタ列が
並列に設けられている。一方のトランジスタ列は、Ｐチ
ャネルトランジスタ３００ａとＮチャネルトランジスタ
３００ｂとで構成されている。このＰチャネルトランジ
スタ３００ａのドレインとＮチャネルトランジスタ３０
０ｂのドレインとは共通接続されており、共通接続され
たノードがＯ端子となっている。Ｐチャネルトランジス
タ３００ａのソースには第２の電源電圧ＶDDHが供給さ
れ、Ｎチャネルトランジスタ３００ｂのソースには接地
電圧ＧＮＤが供給されている。また、このＮチャネルト
ランジスタ３００ｂのゲートは、Ｉ端子になっている。
一方、他方のトランジスタ列は、Ｐチャネルトランジス
タ３００ｃとＮチャネルトランジスタ３００ｄとで構成
されている。このＰチャネルトランジスタ３００ｃのド
レインとＮチャネルトランジスタ３００ｄのドレインと
は共通接続されており、この共通接続されたノードが/
Ｏ端子になっている。Ｐチャネルトランジスタ３００ｃ
のソースには第２の電源電圧ＶDDHが供給され、Ｎチャ
ネルトランジスタ３００ｄのソースには接地電圧ＧＮＤ
が供給されている。このＮチャネルトランジスタ３００
ｄのゲートは、Ｉ端子になっている。なお、Ｐチャネル
トランジスタ３００ａのゲートは、/Ｏ端子に接続され
ており、Ｐチャネルトランジスタ３００ｃのゲートは、
Ｏ端子に接続されている。このような構成を有するレベ
ルシフタ回路３００の動作は下表のようになる。

【００７３】（動作表）Ｉ端子電圧Ｈレベル（ＶDDL）Ｌレベル（ＧＮＤ）Ｐチャネルトランジスタ３００ａオン状態オフ状態Ｎチャネルトランジスタ３００ｂオフ状態オン状態Ｐチャネルトランジスタ３００ｃオフ状態オン状態Ｎチャネルトランジスタ３００ｄオン状態オフ状態Ｏ端子電圧Ｈレベル（ＶDDH）Ｌレベル（ＧＮＤ）このように、それぞれの画素１３内にレベルシフタ回路
３００を設け、この回路３００の前段側の駆動電圧とし
て、第２の電源電圧ＶDDHよりも低い第１の電源電圧ＶD
DLを用いる。これにより、アドレスデコーダ２１１，２
２１、階調信号生成回路２３等の周辺回路からレベルシ
フタ回路３００の手前までの駆動電圧を低電圧化できる
ため、図２に示した画素１３の回路構成と比較して、消
費電力の大幅な低減を図ることができる。

【００７４】なお、低電圧駆動を実現する画素１３は、
図９に示した回路構成に限定されるものではなく、例え
ば、図１１のような回路構成であってもよい。同図に示
す回路構成が図４のそれと相違する点は２つある。第１
は、１ビットデータを記憶するメモリセル１３０の個数
が１つである点であり、第２は、階調信号制御回路１３
８が存在せず、メモリセル１３０の出力がそのままレベ
ルシフタ回路３００の入力になっている点である。すな
わち、メモリセル１３０のＱ端子からの出力信号は、レ
ベルシフタ回路３００のＩ端子に入力される一方、メモ
リセル１３０の/Ｑ端子からの出力信号は、レベルシフ
タ回路３００の/Ｉ端子に入力される。

【００７５】図１１に示した画素１３において、メモリ
セル１３０に書込まれたデータがビット”０”の場合、
画素１３の表示状態がオン状態に設定される。メモリセ
ル１３０書込まれるデータは、上位装置において階調デ
ータQ2，Q１，Q0に基づいて生成されたデータであり、
あるサブフィールドにおける画素１３の表示状態をオン
状態またはオフ状態のどちらに設定するかを示す。具体
的には、メモリセル１３に書込まれたデータがビット”
０”の場合、そのサブフィールドにおいて画素１３の表
示状態がオフ状態に設定され、ビット“１”の場合、そ
のサブフィールドにおいて画素１３の表示状態がオン状
態に設定される。データの再書込みは、画素１３の表示
状態を変更する必要が生じた場合に行えばよい。したが
って、画素１３の表示状態を変更する必要がない場合に
は、メモリセル１３０に記憶されたデータに基づいて画
素１３の表示状態が継続される。換言すれば、データの
再書込みが行われない限り、その表示状態が連続した複
数のサブフィールドに亘って継続されることになる。

【００７６】5．電子機器の具体例 5．1．プロジェクタ次に、上述した電気光学装置を具体的な電子機器に用い
た例のいくつかについて説明する。まず、上記実施形態
に係る電気光学装置をライトバルブとして用いた投射型
表示装置であるプロジェクタ５４００について説明す
る。図７(a)は、投射型表示装置の要部を示す概略構成
図である。図中、５４３１は光源、５４４２，５４４４
はダイクロイックミラー、５４４３，５４４８，５４４
９は反射ミラー、５４４５は入射レンズ、５４４６はリ
レーレンズ、５４４７は出射レンズ、１００Ｒ，１００
Ｇ，１００Ｂは上記電気光学装置による液晶光変調装
置、５４５１はクロスダイクロイックプリズム、５４３
７は投射レンズを示す。光源５４３１はメタルハライド
等のランプ５４４０とランプの光を反射するリフレクタ
５４４１とからなる。青色光・緑色光反射のダイクロイ
ックミラー５４４２は、光源５４３１からの光束のうち
の赤色光を透過させるとともに、青色光と緑色光とを反
射する。透過した赤色光は反射ミラー５４４３で反射さ
れて、赤色光用液晶光変調装置１００Ｒに入射される。
一方、ダイクロイックミラー５４４２で反射された色光
のうち緑色光は緑色光反射のダイクロイックミラー５４
４４によって反射され、緑色光用液晶光変調装置１００
Ｇに入射される。

【００７７】一方、青色光は第２のダイクロイックミラ
ー５４４４も透過する。青色光に対しては、長い光路に
よる光損失を防ぐため、入射レンズ５４４５、リレーレ
ンズ５４４６、出射レンズ５４４７を含むリレーレンズ
系からなる導光手段が設けられ、これを介して青色光が
青色光用液晶光変調装置１００Ｂに入射される。各光変
調装置により変調された３つの色光はクロスダイクロイ
ックプリズム５４５１に入射する。このプリズムは４つ
の直角プリズムが貼り合わされ、その内面に赤光を反射
する誘電体多層膜と青光を反射する誘電体多層膜とが十
字状に形成されている。これらの誘電体多層膜によって
３つの色光が合成されて、カラー画像を表す光が形成さ
れる。合成された光は、投射光学系である投射レンズ５
４３７によってスクリーン５４５２上に投射され、画像
が拡大されて表示される。

【００７８】5．2．モバイル型コンピュータ次に、上記電気光学装置を、モバイル型のパーソナルコ
ンピュータに適用した例について説明する。図７(b)
は、このパーソナルコンピュータの構成を示す正面図で
ある。図において、モバイル型コンピュータ５２００
は、キーボード５２０２を備えた本体部５２０４と、表
示ユニット５２０６とから構成されている。この表示ユ
ニット５２０６は、先に述べた電気光学装置１００の後
方にバックライトを付加することにより構成されてい
る。

【００７９】5．3．携帯電話器さらに、上記電気光学装置を、携帯電話器に適用した例
について説明する。図７(c)は、この携帯電話器の構成
を示す正面図である。図において、携帯電話器５３００
は、複数の操作ボタン５３０２のほか、受話口５３０
４、送話口５３０６とともに、電気光学装置１００を備
えるものである。この電気光学装置１００にも、必要に
応じてその後方にバックライトが設けられる。

【００８０】5．4．その他電子機器としては、以上説明した他にも、液晶テレビ
や、ビューファインダ型、モニタ直視型のビデオテープ
レコーダ、カーナビゲーション装置、ページャ、電子手
帳、電卓、ワードプロセッサ、ワークステーション、テ
レビ電話、ＰＯＳ端末、タッチパネルを備えた機器等な
どが挙げられる。そして、これらの各種電子機器に対し
て、上述した電気光学装置が適用可能なのは言うまでも
ない。

【００８１】5．変形例本発明は上述した実施形態に限定されるものではなく、
例えば以下のように種々の変形が可能である。

【００８２】(1)上述した実施形態にあっては、階調デ
ータＤ０〜Ｄ２（Ｑ０〜Ｑ２）および階調信号Ｐ０〜Ｐ
２のビット数を「３」に設定することにより、２3＝８
階調の表示を行ったが、階調データおよび階調信号のビ
ット数は必要な階調数に応じて増減してもよい。すなわ
ち、階調信号が「０」を初期値として「１」づつインク
リメントされるカウント結果であれば、比較回路３０が
最初に導通状態になるタイミングは階調信号が階調デー
タの反転信号になるタイミングである。したがって、階
調信号および階調データのビット数に拘らず、階調デー
タに応じたタイミングでパルス信号ＰＷを立上げること
ができる。また、上記実施形態においては所定のパルス
信号をカウントアップすることにより階調信号Ｐ０〜Ｐ
２を生成したが、カウントダウンすることによって階調
信号Ｐ０〜Ｐ２を生成してもよい。

【００８３】(2)上記実施形態に採用された液晶の電圧
／透過率特性は図４に示したが、全ての液晶がこのよう
な特性を有するわけではない。液晶によっては、例えば
図８に示すような電圧／透過率特性を有するものもあ
る。すなわち、この液晶は、閾値電圧ＶTH2以上の電圧
が印加されると、印加電圧に応じて透過率が減少してし
まうのである。かかる場合には、液晶の特性に応じてリ
セット期間ＴRを増減し、図６における階調データの最
大値“Ｈ，Ｈ，Ｈ”に対して、閾値電圧ＶTH2に等しい
電圧実効値を与えるようにパルス信号ＰＷのデューティ
比を設定するとよい。

【００８４】(3)また、上記実施形態においては、電気
光学装置を構成する素子基板１０１をガラスや石英など
の非晶質基板とし、ここに半導体薄膜を堆積してＴＦＴ
を形成した透過型としたが、本発明は、これに限られな
い。例えば、素子基板１０１あるいは対向基板１０２に
反射層を設けて反射型としたり、素子基板１０１を単結
晶シリコンによって構成し、画素電極１３５をアルミニ
ウムなどの反射性金属から形成し、対向基板１０２をガ
ラスなどから構成すると、電気光学装置１００を反射型
として用いることができる。また、本発明は、３端子ス
イッチング素子であるＴＦＴ（Thin Film Transistor）
以外に、例えばＴＦＤ（Thin Film Diode）といった２
端子スイッチング素子を用いたアクティブマトリクス型
パネルに対しても適用可能である。それとともに、本発
明は、スイッチング素子を用いないパッシブマトリクス
型パネルに対しても適用可能である。

【００８５】かかる場合、画素１３を構成する各回路、
すなわちメモリセル１３０、階調制御回路１３８、スイ
ッチング回路１３９を、上記画素電極１３５に対して観
察面とは反対側に設けることが望ましい。このように構
成することにより、各画素電極間にこれらの回路を形成
するための領域を設けることが不要になるため、各画素
の開口率を向上させることができるという効果が得られ
る。また、素子基板１０１としてＳＯＩ(Silicon on In
sulator)基板を用いることもできる。ＳＯＩ基板は、絶
縁基板上に単結晶シリコン層を設け、さらにその上に各
種素子を形成して成る基板であり、各種回路の一層の高
速化、低消費電力化を実現することができる。

【００８６】(4)また、上記実施形態は本発明を液晶を
用いた電気光学装置に適用した例を説明したが、他の電
気光学装置、特に、オンまたはオフの２値的な表示を行
う画素を用いて、階調表示を行う電気光学装置のすべて
に適用可能である。このような電気光学装置としてはエ
レクトロルミネッセンス装置やプラズマディスプレイな
どが考えられる。特に有機エレクトロルミネッセンス装
置の場合は、液晶のような交流駆動をする必要が無く、
極性反転をしなくて良い。

【００８７】(5)また、上述したサブフィールド駆動で
は、画素電極１３５に対して、２値電圧（オン電圧、オ
フ電圧）を択一的に印加することにより、画素１３を２
つの表示状態（オン状態またはオフ状態）のいずれかに
設定する例について説明した。しかしながら、本発明は
これに限定されるものではなく、画素電極１３５に対し
て３つ以上の電圧（オン電圧、オフ電圧、中間電圧）を
印加することにより、画素１３の表示状態を３つ以上に
設定してもよい。つまり、電圧階調変調とサブフィール
ド駆動とを併用した駆動方法に対しても本発明は適用可
能である。

【００８８】(6)さらに、上述した実施形態では、交流
化駆動信号系ＦＲ，/ＦＲを用いて、液晶を交流駆動さ
せている。しかしながら、液晶の交流駆動方式はこれに
限定されるものではなく、他の方式を用いてもよいのは
当然である。例えば、画素１３の対向電極には一定電圧
Ｖc（例えば０[V]）を印加するとともに、画素電極に
は、画素内メモリに記憶されたデータに応じて、Ｖcま
たはＶ1（Ｖ2）を択一的に印加する。ここで、電圧Ｖ1
は、電圧Ｖcと比較して電圧ＶHだけ高い電圧であり、電
圧Ｖ2は、電圧Ｖcと比較して電圧ＶHだけ低い電圧であ
る。

【００８９】

【発明の効果】以上説明したように本発明によれば、第
１ないし第ｎビット（但し、ｎは２以上の自然数）の階
調データに応じて各々がスイッチングされるとともに、
第１および第２端子間に直列に接続された、第１−１な
いし第１−ｎのスイッチング素子と、逐次更新される第
１ないし第ｎビットの階調信号に応じて各々がスイッチ
ングされるとともに、前記第１−１ないし第１−ｎのス
イッチング素子に各々が並列に接続された、第２−１な
いし第２−ｎのスイッチング素子とによって比較回路を
実現したから、比較回路を構成するスイッチング素子の
数を抑制することができ、電気光学装置等の低消費電力
化、高精細化、多階調化を果たすことが可能である。

【図面の簡単な説明】

【図１】電気光学装置の電気的構成を示すブロック図

【図２】一例としての画素の回路図

【図３】メモリセルの回路図

【図４】液晶の電圧／透過率特性図

【図５】電気光学装置の構造図

【図６】階調制御回路のタイミングチャート

【図７】電気光学装置を適用した種電子機器の例を示す
図

【図８】変形例における液晶の電圧／透過率特性図

【図９】低電圧駆動を実現する画素の回路図

【図１０】レベルシフタ回路の一例を示す回路図

【図１１】別の変形例としての画素の回路図

【符号の説明】

１１行選択線１２列選択線１３画素２０動作制御回路２３階調信号生成回路３０比較回路３０ａ，３０ｂ端子（第１および第２端子）３１〜３３トランジスタ（第１−１ないし第１−ｎの
スイッチング素子）４１〜４３トランジスタ（第２−１ないし第２−ｎの
スイッチング素子）５０トランジスタ５２トランジスタ６０ラッチ回路６２，６４インバータ１０１素子基板１０１ａ表示領域１０２対向基板１０４シール材１０６遮光膜１２０〜１２５列選択線１３０，１３０ａ，１３０ｂ，１３０ｃメモリセル１３３インバータ１３４ａ，１３４ｂトランスミッションゲート１３５画素電極１３６対向電極１３７液晶１３８階調制御回路（パルス幅変調回路）１３９スイッチング回路２１０Ｙアドレスバッファ２１１Ｙアドレスデコーダ２２０Ｘアドレスバッファ２２１Ｘアドレスデコーダ２２２サンプル・ホールド回路２４０入力回路２４１出力回路３００レベルシフタ回路３０１インバータ１３０１，１３０２インバータ１３０３，１３０４トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２１Ｍ６２３６２３Ｇ６２４６２４Ｂ６４１６４１Ａ６４１Ｅ６８０６８０ＧＦターム(参考） 2H093 NA16 NA31 NA43 NA56 NC13 NC15 NC16 NC22 NC23 NC25 NC29 NC34 NC49 NC65 ND06 ND39 ND52 ND55 NE01 NE07 NG01 NG02 5C006 AA01 AA02 AA14 AA15 AA17 AC11 AC28 AF03 AF05 AF06 AF44 AF45 AF69 BB16 BC06 BC08 BC12 BC20 BF11 BF25 BF26 BF42 EB05 EC11 FA16 FA47 FA56 5C080 AA10 BB05 DD03 DD07 DD25 DD26 EE01 EE19 EE29 FF03 FF11 GG08 GG11 GG12 JJ02 JJ03 JJ04 JJ05 JJ06 KK04 KK43 5C094 AA05 AA22 BA03 BA43 CA19 DA09 DB01 HA02 HA08

Claims

【特許請求の範囲】

【請求項１】供給される駆動信号のレベルに応じた階調
表示を行う複数の画素と、前記各画素毎に設けられる画素電極と、前記各画素のｎビット（但し、ｎは２以上の自然数）の
階調データを記憶するメモリと、前記メモリに記憶された前記階調データとｎビットの階
調信号とを比較する比較回路とラッチ回路とからなり、
前記ラッチ回路から駆動信号を出力するパルス幅変調回
路と、前記駆動信号のレベルに応じて、前記画素の表示状態を
オン状態にする電圧または前記画素の表示状態をオフ状
態にする電圧のいずれかを前記画素電極に印加するスイ
ッチング回路とを有することを特徴とする電気光学装
置。
【請求項２】前記パルス幅変調回路と前記スイッチング
回路との間に設けられ、電源電圧のレベルを変換するレ
ベルシフタ回路をさらに有することを特徴とする請求項
１に記載された電気光学装置。
【請求項３】前記レベルシフタ回路の前段に位置する前
記メモリとパルス幅変調回路とは、第１の電源電圧で駆
動し、前記レベルシフタ回路の後段に位置する前記スイ
ッチング回路は、前記第１の電源電圧よりも高い第２の
電源電圧で駆動することを特徴とする請求項２に記載さ
れた電気光学装置。
【請求項４】前記第２の電源電圧は、前記画素の表示状
態をオン状態にする電圧以上であることを特徴とする請
求項３に記載された電気光学装置。
【請求項５】前記比較回路は、前記ｎビットの階調データに応じて各々がスイッチング
される第１および第２端子間に直列に接続されたｎ個の
第１スイッチング素子と、逐次更新される前記ｎビットの階調信号に応じて各々が
スイッチングされるとともに、前記ｎ個の第１スイッチ
ング素子の各々に並列に接続されたｎ個の第２スイッチ
ング素子とを有し、前記階調データおよび前記階調信号に応じて、前記第１
および第２端子間の導通・非導通状態を制御し、前記階
調データおよび前記階調信号の比較結果を前記ラッチ回
路に出力することを特徴とする請求項１から４のいずれ
かに記載された電気光学装置。
【請求項６】前記パルス幅変調回路は、前記比較回路と、第１信号が入力されると第１状態に設
定され、第２信号が入力されると第２状態に設定される
とともに、前記比較回路が導通状態になった時に該第１
信号が入力されるラッチ回路とを有し、所定のリセット周期毎に前記第２信号を前記ラッチ回路
に入力し、かつ、該リセット周期内で複数回カウントア
ップまたはカウントダウンされるカウント結果を前記階
調信号として前記比較回路に供給し、前記階調データおよび前記階調信号の比較結果に応じ
て、前記比較回路の前記第１および第２端子間の導通・
非導通状態を制御することにより、前記リセット周期内で前記ラッチ回路が前記第１状態を
維持する時間と前記第２状態を維持する時間との比を設
定することを特徴とする請求項１から５のいずれかに記
載された電気光学装置。
【請求項７】前記パルス幅変調回路は、導通状態である時に前記第２信号を前記ラッチ回路に供
給する第３スイッチング素子と、導通状態である時に前記第１信号を前記比較回路に供給
する第４スイッチング素子とをさらに有し、前記第３スイッチング素子は、所定のリセット信号がリ
セット指令状態である時に導通状態に設定され、前記第
４スイッチング素子は、前記リセット信号が非リセット
指令状態である時に導通状態に設定されることを特徴と
する請求項１から６のいずれかに記載された電気光学装
置。
【請求項８】前記各リセット周期の最初において前記リ
セット信号をリセット指令状態に設定し、次に前記リセ
ット信号を非リセット指令状態に設定するとともに複数
回カウントアップまたはカウントダウンされるカウント
結果を前記階調信号として出力する信号生成回路をさら
に有することを特徴とする請求項１から７のいずれかに
記載された電気光学装置。
【請求項９】前記画素は、前記画素電極と、前記メモリ
と、前記パルス幅変調回路と、前記スイッチング回路と
を有し、透明基板上に半導体薄膜を堆積して成る素子基板上に形
成されることを特徴とする請求項１から８のいずれかに
記載された電気光学装置。
【請求項１０】前記画素は、前記画素電極と、前記メモ
リと、前記パルス幅変調回路と、前記スイッチング回路
とを有し、単結晶シリコン基板上に形成されることを特
徴とする請求項１から９のいずれかに記載された電気光
学装置。
【請求項１１】前記単結晶シリコン基板は、絶縁基板上
に単結晶シリコン層を形成して成るＳＯＩ基板であるこ
とを特徴とする請求項１０に記載された電気光学装置。
【請求項１２】前記画素電極に対して観察面とは反対側
に前記メモリと、前記パルス幅変調回路と、前記スイッ
チング回路とを設けたことを特徴とする請求項１から１
１のいずれかに記載された電気光学装置。
【請求項１３】前記画素を形成して成る素子基板と、所定の基準電圧が印加される対向電極を備えた対向基板
と、前記素子基板と前記対向基板とに挟持された液晶とを有
することを特徴とする請求項１から１２のいずれかに記
載された電気光学装置。
【請求項１４】複数の画素を有する電気光学装置におい
て、前記画素のそれぞれに設けられた画素電極と、前記画素のそれぞれに設けられ、データを書換え可能な
メモリと、前記メモリに記憶されたデータに応じて、少なくとも前
記画素の表示状態をオン状態にする電圧または前記画素
の表示状態をオフ状態にする電圧を前記画素電極に印加
するスイッチング回路と、前記メモリと前記スイッチング回路との間に設けられ、
電源電圧のレベルを変換するレベルシフタ回路とを有す
ることを特徴とする電気光学装置。
【請求項１５】前記レベルシフタ回路の前段に位置する
回路系は、第１の電源電圧で駆動し、前記レベルシフタ
回路の後段に位置する回路系は、前記第１の電源電圧よ
りも高い第２の電源電圧で駆動することを特徴とする請
求項１４に記載された電気光学装置。
【請求項１６】前記第２の電源電圧は、前記画素の表示
状態をオン状態にする電圧以上であることを特徴とする
請求項１５に記載された電気光学装置。
【請求項１７】請求項１から１６のいずれかに記載され
た電気光学装置を備えることを特徴とする電子機器。