JPS59166918A - 記憶型アクテイブパネル用表示システム - Google Patents
記憶型アクテイブパネル用表示システムInfo
- Publication number
- JPS59166918A JPS59166918A JP4190083A JP4190083A JPS59166918A JP S59166918 A JPS59166918 A JP S59166918A JP 4190083 A JP4190083 A JP 4190083A JP 4190083 A JP4190083 A JP 4190083A JP S59166918 A JPS59166918 A JP S59166918A
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- JP
- Japan
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- type active
- memory
- circuit
- ram
- panel
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- Pending
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/13306—Circuit arrangements or driving methods for the control of single liquid crystal cells
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Liquid Crystal (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、記憶型アクティブマトリックスパネルの表示
システムに関するものである０液晶を表示媒体とした表
示パネルは拡範囲に実用化され、その低電圧・低消費電
力の特徴を生かし、他のパネルによる追従を阻んでいる
。
システムに関するものである０液晶を表示媒体とした表
示パネルは拡範囲に実用化され、その低電圧・低消費電
力の特徴を生かし、他のパネルによる追従を阻んでいる
。
ＴＶ工ＳＴＥＤ−ＮＥＭＡＴ工Ｃ（ねじれネマティック
）液晶を用い、直交する透明電極間に信号全印加するト
ン）マトリックスパネルは、走査線数の増大が計れない
という重大な欠点を持っているが、これを回避する為の
ひとつの方法として、多重マ） ＩＪノクス方式が提案
されている。他方半導体基板上等に素子を作り込み、こ
の素子により液晶に印加される電圧を制御する所謂アク
ティブパネルが実現されている。
）液晶を用い、直交する透明電極間に信号全印加するト
ン）マトリックスパネルは、走査線数の増大が計れない
という重大な欠点を持っているが、これを回避する為の
ひとつの方法として、多重マ） ＩＪノクス方式が提案
されている。他方半導体基板上等に素子を作り込み、こ
の素子により液晶に印加される電圧を制御する所謂アク
ティブパネルが実現されている。
この代表的なものがシリコン基板上に形成された電界効
果トランジスタを用いたもので、これはテレビ画像等の
アナログ的動作を目的とした１個のスイッチングトラン
ジスタと１個のデータ保持用コンデンサーによって構成
されるダイナミック方式のアクティブパネルと、各画素
にスタティックな記憶回路とこの記憶回路の情報により
液晶駆動信号を制御する制御回路によって構成される記
憶型アクティブパネルに大きく分けることができる０ 第１図に記憶型アクティブマトリックスパネルの画素の
回路の例を掲げた。１が１個の画素であり、これはこの
画素での表示内容のデータを記憶する記憶回路２と、当
該記憶回路のデータにより液晶駆動信号を制御する制御
回路乙によって構成されている。画素の表示データ４は
、画素選択信号５により、クロックドインバータ６．７
及びインバータ８によって構成されるランチ回路へ書き
込まれる。低周波数方形波の液晶駆動信号９は、記憶回
路２の情報１ｏ、ｉｌを用いてクロックドインバータ１
２．１３の開閉（ＯＮ’、０ＦＦ）により制御、され、
液晶を駆動する画素電極１４に印加される。信号１５は
信号９と同じ信号であり、パネルの上ガラス上に形成さ
れた透明電極に印加される。１６はこれらの間に封入さ
れた液晶である０ さて、記憶回路からの信号１ｏ、ｉｉにより、クロック
ドインバータ１２がＯＦＦ状態であり、り四ノクドイン
バータ１３か○Ｎ状態のときには、画素電極１４には信
号１５と同じ信号が印加される為、液晶には実効的な電
圧は印加されない０逆に１クロツクドインバータ１２が
ＯＮ状態であり、クロックドインバータ１３が○ＦＦ状
態のときには、画素電極１４には信号９の反転された信
号が印゛加される為、液晶に実効的な電圧が印加される
。この２状態の実効電圧の差を利用して、液晶に表示を
行なわせることができる０ 第２図に、このような各画素に記憶回路を有する記憶型
アクティブマトリックスパネルを用いた表示システムの
１例を示す。１７が第１図に示したような画素を持つア
クティブパネルであり・１８がこれを制御する回路の構
成部分である。
果トランジスタを用いたもので、これはテレビ画像等の
アナログ的動作を目的とした１個のスイッチングトラン
ジスタと１個のデータ保持用コンデンサーによって構成
されるダイナミック方式のアクティブパネルと、各画素
にスタティックな記憶回路とこの記憶回路の情報により
液晶駆動信号を制御する制御回路によって構成される記
憶型アクティブパネルに大きく分けることができる０ 第１図に記憶型アクティブマトリックスパネルの画素の
回路の例を掲げた。１が１個の画素であり、これはこの
画素での表示内容のデータを記憶する記憶回路２と、当
該記憶回路のデータにより液晶駆動信号を制御する制御
回路乙によって構成されている。画素の表示データ４は
、画素選択信号５により、クロックドインバータ６．７
及びインバータ８によって構成されるランチ回路へ書き
込まれる。低周波数方形波の液晶駆動信号９は、記憶回
路２の情報１ｏ、ｉｌを用いてクロックドインバータ１
２．１３の開閉（ＯＮ’、０ＦＦ）により制御、され、
液晶を駆動する画素電極１４に印加される。信号１５は
信号９と同じ信号であり、パネルの上ガラス上に形成さ
れた透明電極に印加される。１６はこれらの間に封入さ
れた液晶である０ さて、記憶回路からの信号１ｏ、ｉｉにより、クロック
ドインバータ１２がＯＦＦ状態であり、り四ノクドイン
バータ１３か○Ｎ状態のときには、画素電極１４には信
号１５と同じ信号が印加される為、液晶には実効的な電
圧は印加されない０逆に１クロツクドインバータ１２が
ＯＮ状態であり、クロックドインバータ１３が○ＦＦ状
態のときには、画素電極１４には信号９の反転された信
号が印゛加される為、液晶に実効的な電圧が印加される
。この２状態の実効電圧の差を利用して、液晶に表示を
行なわせることができる０ 第２図に、このような各画素に記憶回路を有する記憶型
アクティブマトリックスパネルを用いた表示システムの
１例を示す。１７が第１図に示したような画素を持つア
クティブパネルであり・１８がこれを制御する回路の構
成部分である。
表示制御システム１８は、本システムでの演算・転送の
処理を司る中央演算処理装置１９（ＯＰＵ）、実行され
るプログラム及び表示パターン等の書かれたＲＯＭ２０
．データの一時的な記憶を行なうＲＡＭ２１ 、外部Ｋ
ＥＹ等の命令とのやりとりを行なう１１０ Ｐ、０Ｒ
Ｔ２２、ＣＰＨの基準クロックを発生させる発振回路２
３（ｏｓａ、’）、及び記憶型アクティブパネル１７
（ＰＡＮＥＬ）に表示される画像データを記憶する記憶
回路２゛４（Ｖ−ＲＡＭ）から構成されている。また、
２５はデータバスラインであり、２６はアドレスバスラ
インである。
処理を司る中央演算処理装置１９（ＯＰＵ）、実行され
るプログラム及び表示パターン等の書かれたＲＯＭ２０
．データの一時的な記憶を行なうＲＡＭ２１ 、外部Ｋ
ＥＹ等の命令とのやりとりを行なう１１０ Ｐ、０Ｒ
Ｔ２２、ＣＰＨの基準クロックを発生させる発振回路２
３（ｏｓａ、’）、及び記憶型アクティブパネル１７
（ＰＡＮＥＬ）に表示される画像データを記憶する記憶
回路２゛４（Ｖ−ＲＡＭ）から構成されている。また、
２５はデータバスラインであり、２６はアドレスバスラ
インである。
ＣＰＵ１９は、ＲＯＭ２０に書かれたプログラムラ実行
１．．Ｒｏｘφ内の画像のパターンのデータ（キャラク
タ等のデータ）及び既に表示されている画像のデータ（
Ｖ−ＲＡＭ２４に記憶されているデータ）を用い、次に
表示すべき画像データを構成し、Ｖ −ＲＡ Ｍ’２４
にこれを書き込む。この一連の処理により■−ＲＡＭ内
に画像データのすべてが書き込まれた後、ａ ｐ、 ｕ
はＶ −ＲＡ Ｍ ２４のデータを記憶型アクティブパ
ネル１７へ転送し、画像を表示させる０ このように第２図に掲げた表示システムの例では、一旦
Ｖ−ＲＡＭに画像データを構成し・その後このデータを
パネルへ転送するという２段階を経て表示される。
１．．Ｒｏｘφ内の画像のパターンのデータ（キャラク
タ等のデータ）及び既に表示されている画像のデータ（
Ｖ−ＲＡＭ２４に記憶されているデータ）を用い、次に
表示すべき画像データを構成し、Ｖ −ＲＡ Ｍ’２４
にこれを書き込む。この一連の処理により■−ＲＡＭ内
に画像データのすべてが書き込まれた後、ａ ｐ、 ｕ
はＶ −ＲＡ Ｍ ２４のデータを記憶型アクティブパ
ネル１７へ転送し、画像を表示させる０ このように第２図に掲げた表示システムの例では、一旦
Ｖ−ＲＡＭに画像データを構成し・その後このデータを
パネルへ転送するという２段階を経て表示される。
一般にＣＰＵを介しての処理は、複雑であり多くの時間
を要す０第２図に掲げたような表示システムにおいては
、Ｖ −ＲＡ Ｍへの画像データの構成及びＶ−ＲＡＭ
からＰＡＮＥＬへの転送のすべてがＣＰＵを介して実行
される為、この実行時間はかなり長いものとなる。
を要す０第２図に掲げたような表示システムにおいては
、Ｖ −ＲＡ Ｍへの画像データの構成及びＶ−ＲＡＭ
からＰＡＮＥＬへの転送のすべてがＣＰＵを介して実行
される為、この実行時間はかなり長いものとなる。
演算・転送等の処理の必要な画像のデータ量は非常に多
く、これらの実行時間の短縮は切実な問題である。
く、これらの実行時間の短縮は切実な問題である。
Ｃ’ＰＵの演算・処理時間の増大は・Ｖ−ＲＡＭ内に画
像データを構成するに要する時間の増加を招き、複雑な
処理の必要とされるような画像の構成が不可能となる。
像データを構成するに要する時間の増加を招き、複雑な
処理の必要とされるような画像の構成が不可能となる。
またＶ−ＲＡＭからＰＡＮＥＬへの転送時間の増大は、
瞬時による画像の変化を不可能とし、だらだらと画面が
変化するというような不都合が生じる。またこれらのト
ータルな時間の増加により、ある時間間隔に変更し得る
画面数に限界が生じ、動きのある速い動画がむつかしく
なる。
瞬時による画像の変化を不可能とし、だらだらと画面が
変化するというような不都合が生じる。またこれらのト
ータルな時間の増加により、ある時間間隔に変更し得る
画面数に限界が生じ、動きのある速い動画がむつかしく
なる。
上述したような表示システムでは、すべての処理がｃｐ
ｔｒを介して行なわれる為、この実行時間の短縮の為に
はＣＰＵのマシンサイクルを短縮する必要が生じて来る
。しかしながら、このようなＣＰＵのマシンサイクルの
短縮には限界が存在し、特に携帯用機器等の低消費電流
、低電圧駆動の必要とされるシステムでは、なかなか困
難である。
ｔｒを介して行なわれる為、この実行時間の短縮の為に
はＣＰＵのマシンサイクルを短縮する必要が生じて来る
。しかしながら、このようなＣＰＵのマシンサイクルの
短縮には限界が存在し、特に携帯用機器等の低消費電流
、低電圧駆動の必要とされるシステムでは、なかなか困
難である。
本発明は、この処理時間の内Ｖ−ＲＡＭからＰＡＮＥＬ
への転送時間の短縮を可能とする記憶型アクティブマト
リックスパネルの表示システムを提供することを目的と
する。
への転送時間の短縮を可能とする記憶型アクティブマト
リックスパネルの表示システムを提供することを目的と
する。
第６図に本発明の構成を持つ記憶型アクティブマトリン
クスパネルの表示システムを示した。同図１７から２６
は、第２図で説明したものと同様であるが、本システム
ではＶ −ＲＡ’ＭからＰＡＮＥＬへの転送を実行する
「転送回路」２７を有しているのが特徴である。
クスパネルの表示システムを示した。同図１７から２６
は、第２図で説明したものと同様であるが、本システム
ではＶ −ＲＡ’ＭからＰＡＮＥＬへの転送を実行する
「転送回路」２７を有しているのが特徴である。
Ｖ−ＲＡＭへの画像データの構成は、第２図に述べた従
来の表示システムと同様に実行される０ＯＰＵ１９は、
ＲＯＭ２０に書かれたプログラムラ実行し、ＲＯＭ内の
画像のパターンのデータ（キャラクタ等のデータ）及び
既に表示されている画像のデータ（Ｖ−ＲＡＭに記憶さ
れているデータ）等を用い、次の画面を構成し、これを
Ｖ−ＲＡＭ２４に書き込み保持する。この画像データの
構成はＣＰＵ１’９によって実行され、この動作速度（
マシンサイクル）はＯＳ Ｊ２３からの基準クロックＣ
！Ｌ１ ２Ｂによって決まる。このＣＰＵのマシンサイ
クルを決定する基準クロックＣＬ１の周波数は、ＲＯＭ
回路、ＲＡＭ回路、演算回路等の限界動作速度及び転送
に要する時間等を勘案し、これらの動作の最悪の条件の
もとに決定される０したがって１このＣＬｌの周波数は
、かなりの余裕を持たせる必要から高くすることができ
ず、ＣＰＵのマシンサイクルも遅くなる。このようにＣ
ＰＵの動作速度は、その多くの動作モードの内股も遅い
動作速度によって限定されてしまう。
来の表示システムと同様に実行される０ＯＰＵ１９は、
ＲＯＭ２０に書かれたプログラムラ実行し、ＲＯＭ内の
画像のパターンのデータ（キャラクタ等のデータ）及び
既に表示されている画像のデータ（Ｖ−ＲＡＭに記憶さ
れているデータ）等を用い、次の画面を構成し、これを
Ｖ−ＲＡＭ２４に書き込み保持する。この画像データの
構成はＣＰＵ１’９によって実行され、この動作速度（
マシンサイクル）はＯＳ Ｊ２３からの基準クロックＣ
！Ｌ１ ２Ｂによって決まる。このＣＰＵのマシンサイ
クルを決定する基準クロックＣＬ１の周波数は、ＲＯＭ
回路、ＲＡＭ回路、演算回路等の限界動作速度及び転送
に要する時間等を勘案し、これらの動作の最悪の条件の
もとに決定される０したがって１このＣＬｌの周波数は
、かなりの余裕を持たせる必要から高くすることができ
ず、ＣＰＵのマシンサイクルも遅くなる。このようにＣ
ＰＵの動作速度は、その多くの動作モードの内股も遅い
動作速度によって限定されてしまう。
本発明は、このような動作速度の遅いＣＰＵの外、ＣＬ
ｌより周波数の高い０Ｌ２（２α）によって動作する転
送専用回路２７を構成し、この転送回路によりＶ−ＲＡ
Ｍ２４からＰＡＮＥＬｌ ７への転送をより速やかに実
行しようとするものである。
ｌより周波数の高い０Ｌ２（２α）によって動作する転
送専用回路２７を構成し、この転送回路によりＶ−ＲＡ
Ｍ２４からＰＡＮＥＬｌ ７への転送をより速やかに実
行しようとするものである。
上述のＣＰＵの一連の動作により、Ｖ−ＲＡＭ内に画像
データを構成した後、ｃｐｕは転送回路２７にＶ −Ｒ
Ａ ＭからＰＡＮＥＬへのデータの転送命令を送る。そ
の後、転送回路２７はこの命令を実行し、ＯＬ２の基準
クロックのもとにＶ−ＲＡＭ内のデータを直接ＰＡＮＥ
Ｌへ転送し、すべての転送の終了の後ＣＰＵに命令の終
了の信号を送る。
データを構成した後、ｃｐｕは転送回路２７にＶ −Ｒ
Ａ ＭからＰＡＮＥＬへのデータの転送命令を送る。そ
の後、転送回路２７はこの命令を実行し、ＯＬ２の基準
クロックのもとにＶ−ＲＡＭ内のデータを直接ＰＡＮＥ
Ｌへ転送し、すべての転送の終了の後ＣＰＵに命令の終
了の信号を送る。
このときこの転送回路は完全にランダムロジックによっ
て構成されており、ｃＰＵにおける命令のフェッチ、転
送、実行等動作が行なわれるのではなく・アドレスバス
ライン２６に一連の信号を乗せ、この信号の変化により
Ｖ−ＲＡＭからＰＡＮＥＬへ順次データの転送が実行さ
れるように構成されている。
て構成されており、ｃＰＵにおける命令のフェッチ、転
送、実行等動作が行なわれるのではなく・アドレスバス
ライン２６に一連の信号を乗せ、この信号の変化により
Ｖ−ＲＡＭからＰＡＮＥＬへ順次データの転送が実行さ
れるように構成されている。
このようにランダムロジックにより信号を発生させるこ
とにより、むだな時間を省くことができ、各信号間の余
裕を最小にすることが可能である。
とにより、むだな時間を省くことができ、各信号間の余
裕を最小にすることが可能である。
また、この転送回路は、’Ｖ−ＲＡＭからＦＡ′ＮＦＬ
への転送のみを実行する為、その動作の限界速度を把握
することが容易であり、構成された回路の動作限界に近
い速度で動作させることもできる。
への転送のみを実行する為、その動作の限界速度を把握
することが容易であり、構成された回路の動作限界に近
い速度で動作させることもできる。
以上述べて来たように、本発明のようにＶ−ＲＡＭから
記憶型アクティブパネルへのデータの転送を実行する専
用の回路を構成し、これを高速で動作させることにより
、この転送時間の大幅な短縮が実現できる。
記憶型アクティブパネルへのデータの転送を実行する専
用の回路を構成し、これを高速で動作させることにより
、この転送時間の大幅な短縮が実現できる。
第１図は、記憶型アクティブパネルの画素の回路の例を
示す図面である。 第２図は、記憶型アクティブパネルの表示システムのｔ
ｔ、例を示すブロックダイヤグラムである。 第６図は、本発明による記憶型アクティブパネルの表示
システムの構成例を示すブロックダイヤグラムである。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 物
示す図面である。 第２図は、記憶型アクティブパネルの表示システムのｔ
ｔ、例を示すブロックダイヤグラムである。 第６図は、本発明による記憶型アクティブパネルの表示
システムの構成例を示すブロックダイヤグラムである。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 物
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された半導体素子によって構成され
、各画素内に該画素での表示内容を保持する記憶回路と
該記憶情報により液晶駆動電極へ印加される信号を制御
する制御回路を有する記憶型アクティブパネルと、該ア
クティブパネルの画像データを構成し制御する中央演算
処理回路（ＣＰＵ）と該パネルの画像データを保持する
書き込み・読み出し可能なメモ＋） （ＲＡＭ ）等を
含む表示制御回路によって構成される記憶型アクティブ
パネル用表示システムにおいて、 データの転送・演算等の処理妊より上記ＲＡＭ内に画像
データを構成し得るａｐＵとは別に、該画像データを保
持するＲＡＭ内のデータを記憶型アクティブパネルへ転
送することの可能なランダムロジックによって構成され
る転送回路を有することを特徴とする記憶型アクティブ
パネル用表示シ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190083A JPS59166918A (ja) | 1983-03-14 | 1983-03-14 | 記憶型アクテイブパネル用表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190083A JPS59166918A (ja) | 1983-03-14 | 1983-03-14 | 記憶型アクテイブパネル用表示システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59166918A true JPS59166918A (ja) | 1984-09-20 |
Family
ID=12621157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190083A Pending JPS59166918A (ja) | 1983-03-14 | 1983-03-14 | 記憶型アクテイブパネル用表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59166918A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0466817U (ja) * | 1990-10-19 | 1992-06-12 | ||
| JP2005189274A (ja) * | 2003-12-24 | 2005-07-14 | Seiko Epson Corp | 画素回路、電気光学装置および電子機器 |
-
1983
- 1983-03-14 JP JP4190083A patent/JPS59166918A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0466817U (ja) * | 1990-10-19 | 1992-06-12 | ||
| JP2005189274A (ja) * | 2003-12-24 | 2005-07-14 | Seiko Epson Corp | 画素回路、電気光学装置および電子機器 |
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