WO2011074291A1

WO2011074291A1 - 画素回路、表示装置、および、表示装置の駆動方法

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Publication number: WO2011074291A1
Application number: PCT/JP2010/064820
Authority: WO
Inventors: 誠二大橋; 豪鎌田; 井出　哲也; 昇平勝田
Original assignee: シャープ株式会社
Priority date: 2009-12-14
Filing date: 2010-08-31
Publication date: 2011-06-23
Also published as: US8878832B2; US20120249512A1

Abstract

　複数の副画素回路を有する画素回路であって、副画素回路の電位のオーバーシュートを小さく抑制することのできる画素回路を実現する。第１の副画素回路（ＰＩＸＡ）と第２の副画素回路（ＰＩＸＢ）とを有する画素回路（ＰＩＸ１）であって、第１の副画素回路（ＰＩＸＡ）は、第１の表示素子（ＣｌｃＡ）と第１のノード（ｎＡ）と第１の外部接続端子（Ｐ１）と第１のスイッチ素子（Ｔ１）とを備えており、第２の副画素回路（ＰＩＸＢ）は、第２の表示素子（ＣｌｃＢ）と第２のノード（ｎＢ）と第２の外部接続端子（Ｐ２）と第３の外部接続端子（Ｐ３）と第２のスイッチ素子（Ｔ２）と第３のスイッチ素子（Ｔ３）とを備えており、第１のノード（ｎＡ）と第２のノード（ｎＢ）とは、第１の容量（Ｃ２）を介して互いに結合されている。

Description

画素回路、表示装置、および、表示装置の駆動方法

　本発明は、複数の副画素を有する画素を有する表示装置に関する。

　各画素を複数の副画素により構成し、表示の視野角特性を改善した表示装置が広く知られている。

　図１８に、このような表示装置としてのアクティブマトリクス型の液晶表示装置に備えられる画素ＰＩＸ１００の構成を示す（例えば特許文献１参照）。

　画素ＰＩＸ１００は、走査ラインＧｉ（ｉは各走査ラインの配列順を示す整数）とデータラインＳｊ（ｊは各データラインの配列順を示す整数）との各交差点に対応して設けられ、互いに閾値電圧の異なる２つの副画素ＰＩＸａ・ＰＩＸｂにより構成されている。１つの画素ＰＩＸ１００が副画素ＰＩＸａと副画素ＰＩＸｂとに２分割されていることにより、特許文献１に記載されているように、液晶層の透過率Ｔ－電圧Ｖ特性の歪みが副画素ＰＩＸａ、副画素ＰＩＸｂで分散されるため、斜め方向から見たときに画像が白っぽくなる現象を抑制でき、視野角特性を改善できる。

　副画素ＰＩＸａはトランジスタＴ１０１、液晶容量ＣｌｃＡ、および、保持容量ＣｓｔＡを備えている。副画素ＰＩＸｂは、トランジスタＴ１０２・Ｔ１０３、液晶容量ＣｌｃＢ、保持容量ＣｓｔＢ、および、バッファ容量Ｃｄｏｗｎを備えている。

　トランジスタＴ１０１・Ｔ１０２・Ｔ１０３は薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）からなり、画素ＰＩＸ１００における全ての薄膜トランジスタ（以下、ＴＦＴと称する）がｎ型ＴＦＴで構成されている。ここで、一般的に、ｎ型ＴＦＴの２つのソース／ドレイン端子のそれぞれがソース端子となるかドレイン端子となるかは、両端子への印加電圧の大小で決まる。つまり、両端子のうち印加電圧の小さい方がソース端子、大きい方がドレイン端子となる。しかしながら、電圧関係によって、ソース端子、ドレイン端子の呼び名が変わってしまうと、画素回路の動作説明が複雑となるため、もし電圧の大小関係が入れ替わって、ソース端子、ドレイン端子の関係が入れ替わる場合にも、特に明記しない限り、便宜上最初に定義した通りの端子名で説明することとする。このことについては、下記の実施例においても同様である。

　副画素ＰＩＸａにおいて、トランジスタＴ１０１のゲート端子は走査ラインＧｉに接続され、ソース端子はデータラインＳｊに接続され、ドレイン端子はノードｎａに接続されている。液晶容量ＣｌｃＡは、ノードｎａと共通電極ｃｏｍ１０１との間に形成されている。保持容量ＣｓｔＡはノードｎａと共通電極ｃｏｍ２との間に接続されている。共通電極ｃｏｍ１０１には電位Ｖｃｏｍ１０１が印加され、共通電極ｃｏｍ１０２には電位Ｖｃｏｍ１０２が印加される。電位Ｖｃｏｍ１０１はＤＣ電位（直流電位）である。

　副画素ＰＩＸｂにおいて、トランジスタＴ１０２のゲート端子は走査ラインＧｉに接続され、ソース端子はデータラインＳｊに接続され、ドレイン端子はノードｎｂに接続されている。液晶容量ＣｌｃＢは、ノードｎｂと共通電極ｃｏｍ１との間に形成される。保持容量ＣｓｔＢはノードｎｂと共通電極ｃｏｍ２との間に接続されている。また、トランジスタＴ１０３のゲート端子は走査ラインＧｉ＋１に接続され、ソース端子はノードｎｂに接続され、ドレイン端子はノードｎｃに接続されている。また、バッファ容量Ｃｄｏｗｎはノードｎｃと共通電極ｃｏｍ１０２との間に接続されている。

　次に、図１９に、画素ＰＩＸ１００の回路動作を説明するタイミングチャートを示す。なお、現在の液晶パネルは交流駆動されることが一般的であり、画素ＰＩＸ１００の駆動としてデータライン反転駆動を行うこととする。このことは、本明細書を通して同様である。以下に、図１９のタイミングチャートに沿って画素ＰＩＸ１００の回路動作を説明する。ここではノードｎａ・ｎｂ・ｎｃについては一例としてｉ＝２の場合の電位波形を示す。また、データ電位についてはｊ＝１（すなわち奇数）の場合の波形を示すが、ｊが偶数の場合には奇数の場合のデータ電位の極性を反転したものとする。また、同時に、図２０～図２３の画素ＰＩＸ１００の各状態を説明する回路図も参照する。

　第１フレームでは、液晶パネル発光時に、ノードｎａおよびノードｎｂに電位Ｖｃｏｍ１０１以上の電位が印加される、すなわち、ノードｎａ－共通電極ｃｏｍ１０１間およびノードｎｂ－共通電極ｃｏｍ１０１間に正極性の電圧（液晶印加電圧）が印加されることとする。電位Ｖｃｏｍ１０１はＤＣ電位であることから、第１フレームでは、データドライバからデータラインＳ１に出力される電位Ｖｄａｔａは正極性である、すなわちＶｄａｔa　≧　Ｖｃｏｍ１０１の関係にある。第２フレームでは、第１フレームとは逆に、液晶パネル発光時に、ノードｎａおよびノードｎｂに電位Ｖｃｏｍ１０１以下の電位が印加される、すなわち、ノードｎａ－共通電極ｃｏｍ１０１間およびノードｎｂ－共通電極ｃｏｍ１０１間に負極性の電圧（液晶印加電圧）が印加されることとする。第２フレームでは、データドライバからデータラインＳ１に出力される電位Ｖｄａｔａは負極性である、すなわちＶｄａｔa　≦　Ｖｃｏｍ１０１の関係にある。

　以後、同様にして、奇数番目のフレームでＶｄａｔa　≧　Ｖｃｏｍ１０１の電圧ＶｄａｔａをデータラインＳ１に出力して、ノードｎａ－共通電極ｃｏｍ１０１間およびノードｎｂ－共通電極ｃｏｍ１０１間の各液晶印加電圧を正極性とし、偶数番目のフレームでＶｄａｔa　≦　Ｖｃｏｍ１０１の電圧ＶｄａｔａをデータラインＳ１に出力して、ノードｎａ－共通電極ｃｏｍ１０１間およびノードｎｂ－共通電極ｃｏｍ１０１間の各液晶印加電圧を負極性とする。

　図１９において、時刻ｔ０ａで第１フレームが始まり、走査ラインＧ１の電位がＶＧＬからＶＧＨとなる。データラインＳ１には、上述のようにノードｎａ・ｎｂに電位Ｖｃｏｍ１０１に対して正極性となる電位が印加されるように、第１フレームの間は電位Ｖｃｏｍ１０１に対して正極性となる電位Ｖｄａｔａが出力される。図１９では、この正極性の電位ＶｄａｔａをＶｄａｔａ（＋）と表記してある。時刻ｔ０ａから１水平期間後の時刻ｔ１ａまでに走査ラインＧ１の電位はＶＧＬに戻る。なおノードｎｃの電位はβであるとする。

　次に時刻ｔ１ａでは、走査ラインＧ２の電位がＶＧＬからＶＧＨに変化するため、ｉ＝２に対応する画素ＰＩＸのトランジスタＴ１０１・Ｔ１０２が導通状態となる。従って、このときのデータラインＳ１の電位Ｖｄａｔａ（特にここではＶｄａｔａ（＋））が、ノードｎａ・ｎｂに印加される。このとき、走査ラインＧ３の電位はＶＧＬであるため、トランジスタＴ１０３は非導通状態を維持している。この状態は時刻ｔ２ａまで続く。この画素ＰＩＸ１００の状態を図２０に示す。

　時刻ｔ１ａから１水平期間後の時刻ｔ２ａまでに走査ラインＧ２の電位はＶＧＨからＶＧＬに戻り、トランジスタＴ１０１・Ｔ１０２が非導通状態になる。トランジスタＴ１０１が非導通状態であるので、副画素ＰＩＸａのノードｎａの電位はＶｄａｔａ（特にここではＶｄａｔａ（＋））に確定する。この画素ＰＩＸ１００の状態を図２１に示す。

　次に時刻ｔ２ａでは、走査ラインＧ３の電位がＶＧＬからＶＧＨに変化するため、トランジスタＴ１０３が導通状態となる。このとき、トランジスタＴ１０２が非導通状態、トランジスタＴ１０３が導通状態であるので、保持容量ＣｓｔＢからバッファ容量Ｃｄｏｗｎへ正電荷が放電される。なお、ここでは、奇数番目のフレームについての説明であるのでノードｎｂの電位Ｖｄａｔａよりノードｎｃの電位βの方が低いことを前提としているが、偶数番目のフレームにおいては、ノードｎｂの電位Ｖｄａｔａよりノードｎｃの電位βの方が高い。ここでは、ノードｎｂの電位が放電によってα（α＞０）だけ低下し、Ｖｄａｔａ－α（特にここではＶｄａｔａ（＋）－α）となる。この画素ＰＩＸ１００の状態を図２２に示す。

　なお、αは、保持容量ＣｓｔＢとバッファ容量Ｃｄｏｗｎとの容量比と、前フレームにおけるノードｎｃの電位とによって決定される。

　時刻ｔ２ａから１水平期間後の時刻ｔ３ａまでに、走査ラインＧ３の電位がＶＧＨからＶＧＬに戻るため、トランジスタＴ１０３は非導通状態となる。これにより、副画素ＰＩＸｂのノードｎｂには電位Ｖｄａｔａ－αが保持され、次のフレーム（時刻ｔ１ｂ）までその電位が保持される。この画素ＰＩＸ１００の状態を図２３に示す。

　第１フレームの残りの時間ｔ４ａが経過すると、第２フレームとなる。

　図１９において、時刻ｔ０ｂで第２フレームが始まり、走査ラインＧ１の電位がＶＧＬからＶＧＨとなる。データラインＳ１には、前述のようにノードｎａ・ｎｂに電位Ｖｃｏｍ１０１に対して負極性となる電位が印加されるように、第２フレームの間は電位Ｖｃｏｍ１０１に対して負極性となる電位Ｖｄａｔａが出力される。図１９では、この負極性の電位ＶｄａｔａをＶｄａｔａ（－）と表記してある。時刻ｔ０ｂから１水平期間後の時刻ｔ１ｂまでに走査ラインＧ１の電位はＶＧＬに戻る。

　次に時刻ｔ１ｂでは、走査ラインＧ２の電位がＶＧＬからＶＧＨに変化するため、ｉ＝２に対応する画素ＰＩＸ１００のトランジスタＴ１０１・Ｔ１０２が導通状態となる。従って、このときのデータラインＳ１の電位Ｖｄａｔａ（特にここではＶｄａｔａ（－））が、ノードｎａ・ｎｂに印加される。このとき、走査ラインＧ３の電位はＶＧＬであるため、トランジスタＴ１０３は非導通状態を維持している。この状態は時刻ｔ２ｂまで続く。この画素ＰＩＸ１００の状態は前記の図２０で表される。

　時刻ｔ１ｂから１水平期間後の時刻ｔ２ｂまでに走査ラインＧ２の電位はＶＧＨからＶＧＬに戻り、トランジスタＴ１０１・Ｔ１０２が非導通状態になる。トランジスタＴ１０１が非導通状態であるので、副画素ＰＩＸａのノードｎａの電位はＶｄａｔａ（特にここではＶｄａｔａ（－））に確定する。この画素ＰＩＸ１００の状態は前記の図２１で表される。

　次に時刻ｔ２ｂでは、走査ラインＧ３の電位がＶＧＬからＶＧＨに変化するため、トランジスタＴ１０３が導通状態となる。このとき、トランジスタＴ２が非導通状態、トランジスタＴ１０３が導通状態であるので、バッファ容量Ｃｄｏｗｎから保持容量ＣｓｔＢへ正電荷が放電される。なお、ここでは、偶数番目のフレームについての説明であるので、ノードｎｂの電位Ｖｄａｔａよりノードｎｃの電位βの方が高い。ここでは、ノードｎｂの電位が放電によってα（α＞０）だけ上昇し、Ｖｄａｔａ＋α（特にここではＶｄａｔａ（－）＋α）となる。この画素ＰＩＸ１００の状態は前記の図２２で表される。

　時刻ｔ２ｂから１水平期間後の時刻ｔ３ｂまでに、走査ラインＧ３の電位がＶＧＨからＶＧＬに戻るため、トランジスタＴ１０３は非導通状態となる。これにより、副画素ＰＩＸｂのノードｎｂには電位Ｖｄａｔａ＋αが保持され、次のフレームまでの残り時間ｔ４ｂはその電位が保持される。この画素ＰＩＸ１００の状態は前記の図２３で表される。

　以後、奇数番目のフレームは第１フレームと同様に、また、偶数番目のフレームは第２フレームと同様にして、画素ＰＩＸ１００の回路動作が繰り返される。

　上述の画素ＰＩＸ１００の構成によれば、奇数番目のフレーム、偶数番目のフレームともに、副画素ＰＩＸａに保持される液晶印加電圧と副画素ＰＩＸｂに保持される液晶印加電圧とに差を設けることができるため、液晶パネルの視野角特性を改善できる。同じ電位Ｖｄａｔａによって、副画素ＰＩＸａと副画素ＰＩＸｂとで液晶印加電圧を異ならせることができるので、副画素ＰＩＸａと副画素ＰＩＸｂとは互いに閾値電圧の異なる領域となる。

日本国公開特許公報「特開２００６－１３３５７７号公報（２００６年５月２５日公開、特に段落[００１１]、段落[００４４]」

　以上に説明したように、図１８に示される回路構成の画素ＰＩＸ１００を用いることで、液晶パネルを所望の輝度で発光させることができ、視野角特性を改善することができる。

　しかしながら、図１９のノードｎｃの波形に注目すると、立ち上がり終了時点のポイントＸと、立ち下がり終了時点のポイントＹとのそれぞれにおいて、電位がオーバーシュートしている。

　ここで、キャパシタＣに流れる電流ｉは、次のように表される。

　ｉ＝Ｃ×ｄＶ／ｄｔ（ｄＶ／ｄｔは単位時間当たりのキャパシタ電位差）・・・（Ａ）
　従って、例えば第１フレームと第２フレームとの間で副画素ＰＩＸｂに書き込まれるデータの電位Ｖｄａｔａの電位差が大きくなると、ｄＶ／ｄｔが大きくなり、瞬時電流が大きくなるため、電位のオーバーシュートが発生する。

　特に、液晶パネルは、交流駆動を行うため、例えば、最大輝度を得るためのデータ電位Ｖｄａｔａ＿ｍａｘを第１フレームと第２フレームとで画素ＰＩＸに書き込む場合に、第１フレームに正極性の電位Ｖｄａｔａ＿ｍａｘ（＋）が、第２フレームに負極性の電位Ｖｄａｔａ＿ｍａｘ（－）が書き込まれるため、上記ｄＶが非常に大きくなり、電位のオーバーシュートも大きくなるという問題がある。

　この電位のオーバーシュートは、特許文献１に記載されているように、動画像を表示した際にエッジが強調され過ぎてしまう現象を引き起こす。

　この問題を解決するために、特許文献１では、２フレーム分のデータを比較してデータ補正を行っている。しかしながら、上記データ補正のための回路を表示装置に組み込むことは、表示装置の高コスト化を招く。しかしながら、上記のようにキャパシタを用いて副画素ＰＩＸａと副画素ＰＩＸｂとに電位差をつける駆動法を用いる場合には、上記オーバーシュートを避けることは困難であるため、上記データ補正のための回路を簡単化するために、電位のオーバーシュートは、できるだけ小さく抑えることが望ましい。

　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、複数の副画素回路を有する画素回路であって、副画素回路の電位のオーバーシュートを小さく抑制することのできる画素回路、それを備えた表示装置、および、表示装置の駆動方法を実現することにある。

　本発明の画素回路は、上記課題を解決するために、
　第１の副画素回路と第２の副画素回路とを有する画素回路であって、
　上記第１の副画素回路は、第１の表示素子と、上記第１の表示素子の表示状態を決定する電位が印加される第１のノードと、第１の外部接続端子と、上記第１のノードと上記第１の外部接続端子との間に接続された第１のスイッチ素子とを備えており、
　上記第２の副画素回路は、第２の表示素子と、上記第２の表示素子の表示状態を決定する電位が印加される第２のノードと、第２の外部接続端子と、第３の外部接続端子と、上記第２のノードと上記第２の外部接続端子との間に接続された第２のスイッチ素子と、上記第２のノードと上記第３の外部接続端子との間に接続された第３のスイッチ素子とを備えており、
　上記第１のノードと上記第２のノードとは、第１の容量を介して互いに結合されていることを特徴としている。

　上記の発明によれば、まず、第１のスイッチ素子を導通させて第１の外部接続端子から第１のノードにある電位を印加するとともに、第２のスイッチ素子を導通させて第２の外部接続端子から第２のノードにある電位を印加しておくことができる。次いで、第１のスイッチ素子および第２のスイッチ素子を遮断し、第３のスイッチ素子を導通させて第３の外部接続端子から第２のノードに別の電位を印加することにより、第１のノードと第２のノードとに、第１の容量を介した結合の効果によって互いに違った電位を印加することができる。

　これにより、第１の表示素子と第２の表示素子とを互いに閾値電圧の異なる表示素子として動作させることが可能となる。

　ここで、第３のスイッチを導通させる前に、第１のノードには第１の外部接続端子からある電位を印加するとともに、第２のノードには第２の外部接続端子からある電位を印加する段階が設けられる。従って、第２のノードと、第２のノードに第１の容量を介して結合されている第１のノードとの各電位は、第３のスイッチ素子を導通させて第３の外部接続端子から第２のノードに別の電位が印加されたときに大きな電位変動を伴わずに済む。従って、副画素回路に発生する電位のオーバーシュートを小さく抑えることができる。

　以上により、複数の副画素回路を有する画素回路であって、副画素回路の電位のオーバーシュートを小さく抑制することのできる画素回路を実現することができるという効果を奏する。

　本発明の表示装置は、上記課題を解決するために、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されていることを特徴としている。

　上記の発明によれば、まず、第１のスイッチ素子を導通させて第１の電源から第１のノードに第１の基準電位を印加するとともに、第２のスイッチ素子を導通させて第２の電源から第２のノードに第２の基準電位を印加しておくことができる。次いで、第１のスイッチ素子および第２のスイッチ素子を遮断し、第３のスイッチ素子を導通させてデータラインから第２のノードにデータ電位を印加することにより、第１のノードと第２のノードとに、第１の容量を介した結合の効果によって互いに違った電位を印加することができる。

　ここで、１フレーム毎に、第３のスイッチを導通させる前に、第１のノードには第１の電源から第１の外部接続端子を介してある電位を印加するとともに、第２のノードには第２の電源から第２の外部接続端子を介してある電位を印加する段階が設けられる。従って、第２のノードと、第２のノードに第１の容量を介して結合されている第１のノードとの各電位は、第３のスイッチ素子を導通させてデータラインから第３の外部接続端子を介して第２のノードに別の電位が印加されたときに大きな電位変動を伴わずに済む。従って、副画素回路に発生する電位のオーバーシュートを小さく抑えることができる。

　以上により、複数の副画素回路を有する画素回路であって、副画素回路の電位のオーバーシュートを小さく抑制することのできる画素回路を備えた表示装置を実現することができるという効果を奏する。

　本発明の表示装置は、上記課題を解決するために、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されており、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、各フレームに共通の一定電位とすることを特徴としている。

　これにより、第１の表示素子と第２の表示素子とを互いに閾値電圧の異なる表示素子として動作させることが可能となる。第２の基準電位は各フレームに共通の一定電位であって、第１の基準電位は１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転するので、第１の表示素子と第２の表示素子とを交流駆動することも可能となる。

　また、第１の表示素子と第２の表示素子とを交流駆動するので、表示装置の寿命を延ばすことができるという効果を奏する。

　本発明の表示装置は、上記課題を解決するために、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されており、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、１フレーム毎に第３のレベルと第４のレベルとのうちの一方から他方へと交互に反転させた電位とすることを特徴としている。

　これにより、第１の表示素子と第２の表示素子とを互いに閾値電圧の異なる表示素子として動作させることが可能となる。第１の基準電位は１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位であって、第２の基準電位は１フレーム毎に第３のレベルと第４のレベルとのうちの一方から他方へと交互に反転するので、第１の表示素子と第２の表示素子とを交流駆動することも可能となる。

　本発明の表示装置の駆動方法は、上記課題を解決するために、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている表示装置を駆動する表示装置の駆動方法であって、
　上記画素回路に上記データ電位を書き込むのに、
　上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を導通させることにより、上記第１のノードを上記第１の電源に接続するとともに上記第２のノードを上記第２の電源に接続し、
　次いで、上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を遮断し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を導通させることにより、上記第２のノードを上記データ電位を供給した上記データラインに接続し、
　上記走査ラインによって上記第３のスイッチ素子を遮断することを特徴としている。

　上記の発明によれば、画素回路に上記データ電位を書き込むのに、まず、第１のスイッチ素子を導通させて第１の電源から第１のノードに第１の基準電位を印加するとともに、第２のスイッチ素子を導通させて第２の電源から第２のノードに第２の基準電位を印加しておく。次いで、第１のスイッチ素子および第２のスイッチ素子を遮断し、第３のスイッチ素子を導通させてデータラインから第２のノードにデータ電位を印加することにより、第１のノードと第２のノードとに、第１の容量を介した結合の効果によって互いに違った電位を印加することができる。

　以上により、複数の副画素回路を有する画素回路であって、副画素回路の電位のオーバーシュートを小さく抑制することのできる画素回路を備えた表示装置の駆動方法を実現することができるという効果を奏する。

　本発明の表示装置の駆動方法は、上記課題を解決するために、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている表示装置を駆動する表示装置の駆動方法であって、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、各フレームに共通の一定電位とし、
　上記画素回路に上記データ電位を書き込むのに、
　上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を導通させることにより、上記第１のノードを上記第１の電源に接続するとともに上記第２のノードを上記第２の電源に接続し、
　次いで、上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を遮断し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を導通させることにより、上記第２のノードを上記データ電位を供給した上記データラインに接続し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を遮断することを特徴としている。

　上記の発明によれば、画素回路にデータ電位を書き込むのに、まず、第１のスイッチ素子を導通させて第１の電源から第１のノードに第１の基準電位を印加するとともに、第２のスイッチ素子を導通させて第２の電源から第２のノードに第２の基準電位を印加しておく。次いで、第１のスイッチ素子および第２のスイッチ素子を遮断し、第３のスイッチ素子を導通させてデータラインから第２のノードにデータ電位を印加することにより、第１のノードと第２のノードとに、第１の容量を介した結合の効果によって互いに違った電位を印加することができる。

　本発明の表示装置の駆動方法は、上記課題を解決するために、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている表示装置を駆動する表示装置の駆動方法であって、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、１フレーム毎に第３のレベルと第４のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記画素回路に上記データ電位を書き込むのに、
　上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を導通させることにより、上記第１のノードを上記第１の電源に接続するとともに上記第２のノードを上記第２の電源に接続し、
　次いで、上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を遮断し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を導通させることにより、上記第２のノードを上記データ電位を供給した上記データラインに接続し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を遮断することを特徴としている。

　本発明の画素回路は、以上のように、
　第１の副画素回路と第２の副画素回路とを有する画素回路であって、
　上記第１の副画素回路は、第１の表示素子と、上記第１の表示素子の表示状態を決定する電位が印加される第１のノードと、第１の外部接続端子と、上記第１のノードと上記第１の外部接続端子との間に接続された第１のスイッチ素子とを備えており、
　上記第２の副画素回路は、第２の表示素子と、上記第２の表示素子の表示状態を決定する電位が印加される第２のノードと、第２の外部接続端子と、第３の外部接続端子と、上記第２のノードと上記第２の外部接続端子との間に接続された第２のスイッチ素子と、上記第２のノードと上記第３の外部接続端子との間に接続された第３のスイッチ素子とを備えており、
　上記第１のノードと上記第２のノードとは、第１の容量を介して互いに結合されている。

　また、本発明の表示装置は、以上のように、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている。

　また、本発明の表示装置の駆動方法は、以上のように、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている表示装置を駆動する表示装置の駆動方法であって、
　上記画素回路に上記データ電位を書き込むのに、
　上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を導通させることにより、上記第１のノードを上記第１の電源に接続するとともに上記第２のノードを上記第２の電源に接続し、
　次いで、上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を遮断し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を導通させることにより、上記第２のノードを上記データ電位を供給した上記データラインに接続し、
　上記走査ラインによって上記第３のスイッチ素子を遮断する。

本発明の実施形態を示すものであり、画素回路の第１の構成を示す回路図である。図１の画素回路の動作を説明するタイミングチャートである。図２のタイミングチャートに従って動作する画素回路の第１の状態を示す回路図である。図２のタイミングチャートに従って動作する画素回路の第２の状態を示す回路図である。図２のタイミングチャートに従って動作する画素回路の第３の状態を示す回路図である。図２のタイミングチャートに従って動作する画素回路の第４の状態を示す回路図である。本発明の実施形態を示すものであり、各電位の高低関係を示す図である。本発明の実施形態を示すものであり、画素回路の第２の構成を示す回路図である。図８の画素回路の動作を説明するタイミングチャートである。図９のタイミングチャートに従って動作する画素回路の第１の状態を示す回路図である。図９のタイミングチャートに従って動作する画素回路の第２の状態を示す回路図である。図９のタイミングチャートに従って動作する画素回路の第３の状態を示す回路図である。図９のタイミングチャートに従って動作する画素回路の第４の状態を示す回路図である。本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。本発明の実施形態を示すものであり、トランジスタの構成を示す断面図である。図１の画素回路の変形例の構成を示す回路図である。図８の画素回路の変形例の構成を示す回路図である。従来技術を示すものであり、画素の構成を示す回路図である。図１８の画素の動作を説明するタイミングチャートである。図１９のタイミングチャートに従って動作する画素の第１の状態を示す回路図である。図１９のタイミングチャートに従って動作する画素の第２の状態を示す回路図である。図１９のタイミングチャートに従って動作する画素の第３の状態を示す回路図である。図１９のタイミングチャートに従って動作する画素の第４の状態を示す回路図である。

　本発明の実施形態について図１～図１７に基づいて説明すれば、以下の通りである。

　本発明に用いられるトランジスタは低温ポリシリコンＴＦＴやＣＧ（ＣｏｎｔｉｎｕｏｕｓＧｒａｉｎ）シリコンＴＦＴやアモルファスシリコンＴＦＴで構成できる。これらＴＦＴの構成や作成プロセスは公知であるため、ここではその説明は省略する。

　まず表示装置の構成例について、図面を参照して簡単に説明する。

　図１４は表示装置の概略構成図である。なお、ここでは、表示装置として、アクティブマトリクス型の表示パネルを備えた構成について説明する。

　図１４に示すように、表示装置１は、大別して、表示パネル（画素アレイ）２と、ゲートドライバ（走査ドライバ）３と、データドライバ（ソースドライバ）４と、システムコントローラ５と、表示信号生成回路６とを備えている。

　ここで、表示パネル２は、例えば、周知の透過型や反射型の液晶表示パネルである。この場合には、画素はバックライトや外光などの他の光源を用いた発光表示を行う。表示データやデータ電位は発光の輝度を決定する。

　本実施形態では、画素ＰＩＸは２つ以上の副画素を備えている。ここでは、特に画素ＰＩＸが副画素を２つだけ備えた構成例について説明するが、それ以上の副画素の存在を否定するものではない。特に画素ＰＩＸの詳細な構成については、後述の実施例で説明する。

　また、図１４に示すように、表示パネル２は、行方向にｎ本配設された走査ラインＧｉ（ｉは１≦ｉ≦ｎの整数）と列方向にｍ本配設されたデータラインＳｊ（ｊは１≦ｊ≦ｍの整数）との各交点近傍に、上記表示パネル２の形態に応じたｎ×ｍ個の画素ＰＩＸがマトリクス状に２次元配列された構成を有している。

　また、ゲートドライバ３は、図１４に示すように、概略、表示パネル２の各行の走査ラインＧｉに対応して、上述した各実施形態と同等の回路構成を有する複数段の信号保持ブロックを備えたシフトレジスタ回路を有している。そして、シフトレジスタ回路の各段の信号保持ブロックにおいて、後述するシステムコントローラ（ＬＣＤコントローラ）５から供給される走査制御信号（走査スタート信号、走査エンド信号）や走査クロック信号などの走査用信号ｓｓｃに基づいて、表示パネル２の上方から下方に対応してシフト信号を順次出力（伝達）しつつ、該シフト信号を外部出力信号として取り出して各走査ラインＧｉに走査信号として印加し、各行の画素を順次選択状態に設定する制御を行う。

　データドライバ４は、システムコントローラ５から供給されるデータ制御信号ｓｄｃに基づいて、表示信号生成回路６から供給される、表示パネル２の１行分ごとの表示データＤａを取り込んで保持し、当該表示データに対応する階調信号（階調電圧、または階調電流）を生成する。該階調信号は表示データに応じた画素情報である。そして、該階調信号が各画素に書き込まれるように、生成した階調信号を、上記ゲートドライバ３により選択状態に設定された各画素に各データラインＳｊを介して並行して供給する制御を行う。

　表示信号生成回路６は、例えば、表示装置１の外部から供給される映像信号ＳＶから輝度階調信号成分およびタイミング信号成分を抽出し、表示パネル２の１行分ごとに、該輝度階調信号成分を表示データＤａとしてデータドライバ４に供給するとともに、タイミング信号成分ｓｔをシステムコントローラ５に供給する。

　システムコントローラ５は、表示信号生成回路６から供給されるタイミング信号ｓｔに基づいて、少なくとも、ゲートドライバ３およびデータドライバ４の各々に対して、上述したような走査制御信号およびデータ制御信号ｓｄｃを生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル２に走査信号および階調信号を出力させ、画素における発光駆動動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル２に表示させる制御を行う。

　この表示装置１のゲートドライバ３にシフトレジスタ回路を適用し、システムコントローラ５から、所定の周期を有し、相互に信号タイミングが重ならない駆動パルス、走査スタート信号、および、走査エンド信号を、走査制御信号として供給することにより、上述した信号保持ブロックから順次出力され信号レベルの変動が抑制された外部出力信号に基づいて、個別の走査信号を走査ラインＧｉに印加することができる。

　次に、前記画素ＰＩＸの実施例について説明する。

　本実施例の画素ＰＩＸについて図１～図７を用いて説明する。

　本実施例では、図１４における画素ＰＩＸに、図１の画素（画素回路）ＰＩＸ１を適用した構成について述べる。

　図１に示すように、画素ＰＩＸ１は、副画素（第１の副画素回路）ＰＩＸＡと副画素（第２の副画素回路）ＰＩＸＢとを備えている。

　画素ＰＩＸ１を画素回路、副画素ＰＩＸＡを第１の副画素回路、副画素ＰＩＸＢを第２の副画素回路と呼ぶのは、画素構成のうち等価回路で表記可能である範囲についてである。

　副画素ＰＩＸＡは、トランジスタ（第１のスイッチ素子）Ｔ１、液晶容量（第１の表示素子）ＣｌｃＡ、および、キャパシタ（第１の容量）Ｃ２を備えている。

　副画素ＰＩＸＢは、トランジスタ（第２のスイッチ素子）Ｔ２、トランジスタ（第３のスイッチ素子）Ｔ３、液晶容量（第２の表示素子）ＣｌｃＢ、および、キャパシタ（第２の容量）Ｃ１を備えている。

　トランジスタＴ１～Ｔ３には全てｎ型ＴＦＴが用いられている。

　副画素ＰＩＸＡにおいて、トランジスタＴ１のゲ－ト端子は走査ライン（第１のライン）Ｇｉ－１に、ソース端子は画素回路ＰＩＸ１の端子（第１の外部接続端子）Ｐ１に、ドレイン端子はノードｎＡに、それぞれ接続されている。また、端子Ｐ１は共通電極ｃｏｍ３に接続されている。なお、ｉ＝１の場合のように、画素回路ＰＩＸ１の１つ前の行に対応する走査ラインＧｉ－１が一般には存在しない場合には、走査ラインＧｉ－１に代わる第１のラインが別途設けられる。

　液晶容量ＣｌｃＡは、ノードｎＡと共通電極ｃｏｍ１との間に液晶層が配置されてなる容量である。ノードｎＡは液晶容量ＣｌｃＡの画素電極と電気的に同義である。

　キャパシタＣ２は、ノードｎＡと、後述する副画素ＰＩＸＢのノードｎＢとの間に絶縁層が配置されてなる容量である。

　副画素ＰＩＸＢにおいて、トランジスタＴ２のゲ－ト端子は走査ライン（第１のライン）Ｇｉ－１に、ソース端子は画素回路ＰＩＸ１の端子（第２の外部接続端子）Ｐ２に、ドレイン端子はノードｎＢに、それぞれ接続されている。また、端子Ｐ２は共通電極ｃｏｍ２に接続されている。トランジスタＴ３のゲ－ト端子は走査ラインＧｉに、ソース端子は画素回路ＰＩＸ１の端子（第３の外部接続端子）Ｐ３に、ドレイン端子はノードｎＢに、それぞれ接続されている。また、端子Ｐ３はデータラインＳｊに接続されている。

　液晶容量ＣｌｃＢは、ノードｎＢと共通電極ｃｏｍ１との間に液晶層が配置されてなる容量である。ノードｎＢは液晶容量ＣｌｃＢの画素電極と電気的に同義である。

　キャパシタＣ１は、ノードｎＢと端子Ｐ２との間にトランジスタＴ２と並列に接続されており、ノードｎＢと共通電極ｃｏｍ２との間に絶縁層が配置されてなる容量である。

　上述の説明から分かるように、ノードｎＡとノードｎＢとは、キャパシタＣ２を介して互いに結合されている。

　次に、図２に、画素ＰＩＸ１の動作を説明するタイミングチャートを示す。以下に、図２のタイミングチャートに従って、画素ＰＩＸ１の動作説明を行う。また、同時に、図３～図６の画素ＰＩＸ１の各状態を説明する回路図も参照する。

　画素ＰＩＸ１は、表示期間においては、図２に示す第１フレームと第２フレームとの和の期間における極性反転が繰り返される動作を行う。共通電極ｃｏｍ２は、各フレームに共通の一定電位である電位（第２の基準電位）Ｖｃｓを供給する第２の電源として機能する。共通電極ｃｏｍ３は、１フレーム毎に電位ＶＨ（第１のレベル）と電位ＶＬ（第２のレベル）とのうちの一方から他方へと反転させた電位となる第１の基準電位を供給する第１の電源として機能する。ＶＨ＞ＶＬとし、共通電極ｃｏｍ３は、ここでは奇数番目のフレームにおいて電位ＶＨとなり、偶数番目のフレームにおいて電位ＶＬとなる。

　データ電位Ｖｄａｔａは、共通電極ｃｏｍ１の電位Ｖｃｏｍ１（図示せず）よりも高い電位からなる正極性のデータ電位Ｖｄａｔａ（＋）と、電位Ｖｃｏｍ１よりも低い電位からなる負極性のデータ電位Ｖｄａｔａ（－）とからなる。電位Ｖｃｏｍ１はＤＣ電位（直流電位）である。図２ではデータ電位Ｖｄａｔａ（＋）とデータ電位Ｖｄａｔａ（－）とがそれぞれ一定値であるように示されているが、これに限らず、それぞれが複数階調レベルからなっていてもよい。

　ゲートラインＧｉに供給される走査信号はハイレベルのＶＧＨとローレベルのＶＧＬとからなる。

　図７に、上記の各電位の高低関係を示す。

　ＶＧＨ＞Ｖｃｏｍ１＞ＶＧＬの関係がある。また、データ電位Ｖｄａｔａ（＋）については、最低階調電位をＶｄａ（０＋）、最高階調電位をＶｄａ（＋）とすると、ＶＧＨ＞Ｖｄａ（＋）＞Ｖｄａ（０＋）＞Ｖｃｏｍ１である。同様に、データ電位Ｖｄａｔａ（－）については、最低階調電位をＶｄａ（０－）、最高階調電位をＶｄａ（－）とすると、Ｖｃｏｍ１＞Ｖｄａ（０－）＞Ｖｄａ（－）＞ＶＧＬの関係がある。

　まず第１フレームの動作について説明する。なお、ノードｎＡ・ｎＢの電位波形は、ｉ＝２に相当する画素ＰＩＸ１についてのものである。

　第１フレームが開始する時刻ｔ０ａにおいて、走査ラインＧ１の電位がＶＧＬからＶＧＨに変化すると、トランジスタＴ１・Ｔ２が導通状態となる。従って、ノードｎＡには共通電極ｃｏｍ３の電位ＶＨが印加され、ノードｎＢには共通電極ｃｏｍ２の電位Ｖｃｓが印加される。従って、キャパシタＣ１の両端の電位差はゼロになり、キャパシタＣ２の両端の電位差は、ＶＨ－Ｖｃｓとなる。ここで、走査ラインＧ１はｉ＝２に対応する行の画素ＰＩＸ１にとっては、走査ラインＧ２によって副画素ＰＩＸＢが選択される期間よりも前にトランジスタＴ１・Ｔ２を導通期間とする第１のラインとして機能している。第１のラインは別に設けられた配線でもよいが、走査ラインＧｉが第１のラインを兼ねることにより、配線数を削減することができる。

　このとき、ＶＨ－Ｖｃｏｍ１および、Ｖｃｓ－Ｖｃｏｍ１がそれぞれ液晶の閾値電圧以下に設定されている方が、表示装置のコントラストを高めることができるため、より高品位の表示装置を実現できる。従って、ここでは、ノードｎＡに電位ＶＨが印加された状態では液晶容量ＣｌｃＡは閾値状態を越えない表示状態となり、ノードｎＢに電位Ｖｃｓが印加された状態では液晶容量ＣｌｃＢは閾値状態を越えない表示状態となるものとする。時刻ｔ０ａから１水平期間後の時刻ｔ１ａまでに走査ラインＧ１の電位はＶＧＬに戻り、トランジスタＴ１・Ｔ２が非導通状態となる。時刻ｔ０ａから時刻ｔ１ａまでの画素ＰＩＸ１の状態を図３に示す。

　次に時刻ｔ１ａにおいて、走査ラインＧ２の電位がＶＧＬからＶＧＨに変化すると、トランジスタＴ３が導通状態となるため、このときのデータラインＳ１の電位Ｖｄａｔａ（ここでは特にＶｄａｔａ（＋）に含まれるＶｄａ（＋）であって、Ｖｄａ（＋）≧Ｖｃｓ）がノードｎＢに印加される。このとき、ノードｎＢの電位は、ＶｃｓからＶｄａに変化しているため、キャパシタＣ２のもう一方の端子であるノードｎＡの電位Ｖ（ｎＡ）も変化し、下記の式で表される。

　Ｖ（ｎＡ）＝ＶＨ＋（Ｖｄａ－Ｖｃｓ）×Ｃ２／（Ｃ２＋ＣｌｃＡ）
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１）
　図２の＜１＞の電位は上記の式（１）で表される。ここでは、液晶容量ＣｌｃＡ・ＣｌｃＢの双方を閾値状態か当該閾値状態を越える表示状態とするために、ノードｎＡ・ｎＢの電位を持続させるかまたは上昇させる構成となっており、Ｖｄａ（＋）≧Ｖｃｓという条件がある。

　時刻ｔ１ａから１水平期間後の時刻ｔ２ａまでに走査ラインＧ２の電位はＶＧＬに戻り、トランジスタＴ３が非導通状態となる。時刻ｔ１ａから時刻ｔ２ａまでの画素ＰＩＸ１の状態を図４に示す。

　次に時刻ｔ２ａ以降においては、トランジスタＴ１～Ｔ３が非導通状態であるので、キャパシタＣ２の両端の電位差として、時刻ｔ２ａにおける電位差が第１フレームの終了時まで（時刻ｔ３ａ、残り時間ｔ４ａを経て走査ラインＧｎの走査が終了するまで）そのまま保持される。このときのキャパシタＣ２の両端の電位差は、下記の式で表される。

　Ｖ（Ｃ２）＝ＶＨ＋（Ｖｄａ－Ｖｃｓ）×Ｃ２／（Ｃ２＋ＣｌｃＡ）－Ｖｄａ・・・（２）
　従って、副画素ＰＩＸＡと副画素ＰＩＸＢとの間には、上記式（２）の電位差が発生する。

　次に、第２フレームにおける画素ＰＩＸ１の動作を説明する。

　第２フレームが開始する時刻ｔ０ｂにおいては、走査ラインＧ１の電位がＶＧＬからＶＧＨに変化し、共通電極ｃｏｍ３の電位がＶＨからＶＬに変化する。このとき、トランジスタＴ１・Ｔ２が導通状態となり、ノードｎＡには、共通電極ｃｏｍ３の電位ＶＬが印加され、ノードｎＢには共通電極ｃｏｍ２の電位Ｖｃｓが印加される。従って、キャパシタＣ１の両端の電位差はゼロになり、キャパシタＣ２の両端の電位差は、ＶＬ－Ｖｃｓとなる。時刻ｔ０ｂから１水平期間後の時刻ｔ１ｂまでには走査ラインＧ１の電位はＶＧＬに戻る。時刻ｔ０ｂから時刻ｔ１ｂまでの画素ＰＩＸ１の状態を図５に示す。

　次に、時刻ｔ１ｂにおいては、走査ラインＧ２の電位がＶＧＬからＶＧＨに変化する。従って、トランジスタＴ３が導通状態となるため、このときのデータラインＳ１の電位Ｖｄａｔａ（ここでは特にＶｄａｔａ（－）に含まれるＶｄａ（－）であって、Ｖｄａ（－）≦Ｖｃｓ）がノードｎＢに印加される。このとき、ノードｎＢの電位は、ＶｃｓからＶｄａに変化しているため、キャパシタＣ２のもう一方の端子であるノードｎＡの電位Ｖ（ｎＡ）も変化し、下記の式で表される。

　Ｖ（ｎＡ）＝ＶＬ＋（Ｖｄａ－Ｖｃｓ）×Ｃ２／（Ｃ２＋ＣｌｃＡ）
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３）
　図２の＜２＞の電位は上記の式（３）で表される。ここでは、液晶容量ＣｌｃＡ・ＣｌｃＢの双方を液晶の閾値状態か当該閾値状態を越える表示状態とするために、ノードｎＡ・ｎＢの電位を持続させるかまたは低下させる構成となっており、Ｖｄａ（－）≦Ｖｃｓという条件がある。

　時刻ｔ１ｂから１水平期間後の時刻ｔ２ｂまでには走査ラインＧ２の電位はＶＧＬに戻る。時刻ｔ１ｂから時刻ｔ２ｂまでの画素ＰＩＸ１の状態を図６に示す。

　次に時刻ｔ２ｂ以降においては、トランジスタＴ１～Ｔ３が非導通状態であるので、キャパシタＣ２の両端の電位差として、時刻ｔ２ｂにおける電位差が第２フレームの終了時まで（時刻ｔ３ｂ、残り時間ｔ４ｂを経て走査ラインＧｎの走査が終了するまで）そのまま保持される。従って、キャパシタＣ２の両端の電位差として、時刻ｔ２ｂにおける電位差が次のフレームまでそのまま保持される。このときのキャパシタＣ２の電位差Ｖ（Ｃ２）は、下記の式で表される。

　Ｖ（Ｃ２）＝ＶＬ＋（Ｖｄａ－Ｖｃｓ）×Ｃ２／（Ｃ２＋ＣｌｃＡ）－Ｖｄａ・・・（４）
　従って、副画素ＰＩＸＡと副画素ＰＩＸＢとの間には、上記式（４）の電位差が発生する。

　なお、現在一般的な大型ＴＶに用いられている、データライン反転駆動を行う場合には、共通電極ｃｏｍ３は、電位ＶＨが印加された共通電極ｃｏｍ３ａ（図示せず）と、電位ＶＬが印加された共通電極ｃｏｍ３ｂ（図示せず）との２つの共通電極に分割される。そして、例えば第１フレームにおいては、データラインＳ１、Ｓ３、Ｓ５、…（奇数番目のデータラインＳｊ）に繋がっている画素ＰＩＸ１には電位ＶＨが印加された共通電極Ｖｃｏｍ３ａが繋がり、データラインＳ２、Ｓ４、Ｓ６、…（偶数番目のデータラインＳｊ）に繋がっている画素ＰＩＸ１には電位ＶＬが印加された共通電極Ｖｃｏｍ３ｂが繋がる。第２フレームにおいては、共通電極ｃｏｍ３ａの電位と共通電極ｃｏｍ３ｂの電位とが反転し、それぞれ電位ＶＬ、ＶＨが印加される。そして、奇数番目のデータラインＳｊに繋がっている画素ＰＩＸ１には電位ＶＬが印加された共通電極ｃｏｍ３ａが繋がり、偶数番目のデータラインＳｊに繋がっている画素ＰＩＸ１には電位ＶＬが印加された共通電極ｃｏｍ３ｂが繋がる。

　そして、データライン反転駆動を行う場合の第１フレームには、奇数番目のデータラインＳｊでは、式（１）の電位および式（２）の電位差が副画素ＰＩＸＡ・ＰＩＸＢに印加され、偶数番目のデータラインＳｊでは、式（３）の電位および式（４）の電位差が副画素ＰＩＸＡ・ＰＩＸＢに印加される。

　第２フレームには、第１フレームとは逆で、奇数番目のデータラインＳｊでは式（４）の電位差が、偶数番目のデータラインＳｊでは式（２）の電位差が、副画素ＰＩＸＡ・ＰＩＸＢに印加される。また、これについては、第１フレームに奇数番目のデータラインＳｊに繋がっている画素ＰＩＸ１には電位ＶＬが印加された共通電極ｃｏｍ３ａが繋がるとともに、偶数番目のデータラインＳｊに繋がっている画素ＰＩＸ１には電位ＶＨが印加された共通電極ｃｏｍ３ｂが繋がっていて、奇数番目のデータラインＳｊでは、式（４）の電位差が副画素ＰＩＸＡ・ＰＩＸＢに印加されるとともに、偶数番目のデータラインＳｊでは、式（２）の電位差が副画素ＰＩＸＡ・ＰＩＸＢに印加されるという、上記とは逆の動作をしていてもよい。

　また、走査ライン反転駆動を行う場合にも、共通電極ｃｏｍ３は、電位ＶＨが印加された共通電極ｃｏｍ３ａと、電位ＶＬが印加された共通電極ｃｏｍ３ｂとの２つの共通電極に分割される。このときには、例えば第１フレームにおいては、走査ラインＧ１、Ｇ３、Ｇ５、…（奇数番目の走査ラインＧｉ）に繋がっている画素ＰＩＸ１には電位ＶＨが印加された共通電極ｃｏｍ３ａが繋がり、走査ラインＧ２、Ｇ４、Ｇ６、…（偶数番目の走査ラインＧｉ）に繋がっている画素ＰＩＸ１には電位ＶＬが印加された共通電極ｃｏｍ３ｂが繋がる。第２フレームにおいては、共通電極ｃｏｍ３ａの電位と共通電極ｃｏｍ３ｂの電位とが反転し、それぞれ電位ＶＬ、ＶＨが印加される。そして、奇数番目の走査ラインＧｉに繋がっている画素ＰＩＸ１には電位ＶＬが印加された共通電極ｃｏｍ３ａが繋がり、偶数番目の走査ラインＧｉに繋がっている画素ＰＩＸ１には電位ＶＬが印加された共通電極ｃｏｍ３ｂが繋がる。

　そして、走査ライン反転駆動を行う場合の第１フレームには、奇数番目の走査ラインＧｉでは、式（１）の電位および式（２）の電位差が副画素ＰＩＸＡ・ＰＩＸＢに印加され、偶数番目の走査ラインＧｉでは、式（３）の電位および式（４）の電位差が副画素ＰＩＸＡ・ＰＩＸＢに印加される。

　第２フレームには、第１フレームとは逆で、奇数番目の走査ラインＧｉでは式（４）の電位差が、偶数番目の走査ラインＧｉでは式（２）の電位差が副画素ＰＩＸＡ・ＰＩＸＢに印加される。また、これについては、第１フレームに奇数番目の走査ラインＧｉに繋がっている画素ＰＩＸ１には電位ＶＬが印加された共通電極ｃｏｍ３ａが繋がるとともに、偶数番目の走査ラインＧｉに繋がっている画素ＰＩＸ１には電位ＶＨが印加された共通電極ｃｏｍ３ｂが繋がっていて、奇数番目の走査ラインＧｉでは、式（４）の電位差が副画素ＰＩＸＡ・ＰＩＸＢに印加されるとともに、偶数番目の走査ラインＧｉでは、式（２）の電位差が副画素ＰＩＸＡ・ＰＩＸＢに印加されるというように、上記と逆の動作をしていてもよい。

　以上のように、本実施例の画素ＰＩＸ１によれば、１フレーム毎にキャパシタＣ２の両端の電位差はＶＨ（またはＶＬ）－Ｖｃｓに設定され（時刻ｔ０ａまたは時刻ｔ０ｂ）、ノードｎＡの電位はＶＨまたはＶＬに、ノードｎＢの電位はＶｃｓにそれぞれ設定される（時刻ｔ１ａまたは時刻ｔ１ｂ）。その後、ノードｎＢの電位はＶｄａに設定されるため、従来例のように時刻ｔ０ａと時刻ｔ１ａ（または時刻ｔ０ｂと時刻ｔ１ｂ）とでノードｎＢの電位がＶｄａｔａ＿ｍａｘ（＋）からＶｄａｔａ＿ｍａｘ（－）まで変化することが無く、Ｖｄａ－Ｖｃｓだけしか変化しないため、電位のオーバーシュートを抑えることができる。従って、キャパシタＣ２を介してノードｎＢに結合しているノードｎＡについても電位のオーバーシュートを抑制することができる。

　従って、画素ＰＩＸ１を用いることで、副画素回路における電位のオーバーシュートを小さく抑えることができるため、当該オーバーシュートを補償するために付加するデータ電圧補正回路を簡略化することができ、従来より安価な表示装置を提供することができる。

　本実施例の画素ＰＩＸについて図８～図１３を用いて説明する。

　本実施例では、図１４における画素ＰＩＸに、図８の画素（画素回路）ＰＩＸ２を適用した構成について述べる。

　図８に示すように、画素ＰＩＸ２は、副画素（第２の副画素回路）ＰＩＸＣと副画素（第１の副画素回路）ＰＩＸＤとを備えている。

　画素ＰＩＸ２を画素回路、副画素ＰＩＸＣを第１の副画素回路、副画素ＰＩＸＤを第２の副画素回路と呼ぶのは、画素構成のうち等価回路で表記可能である範囲についてである。

　副画素ＰＩＸＣは、トランジスタ（第２のスイッチ素子）Ｔ２、トランジスタ（第３のスイッチ素子）Ｔ３、液晶容量（第２の表示素子）ＣｌｃＡ、および、キャパシタ（第２の容量）Ｃ２を備えている。

　副画素ＰＩＸＤは、トランジスタ（第１のスイッチ素子）Ｔ１、液晶容量（第１の表示素子）ＣｌｃＢ、および、キャパシタ（第１の容量）Ｃ１を備えている。

　トランジスタＴ１～Ｔ３には全てｎ型ＴＦＴを用いている。

　副画素ＰＩＸＣにおいて、トランジスタＴ２のゲ－ト端子は走査ライン（第１のライン）Ｇｉ－１に、ソース端子は画素ＰＩＸ２の端子（第２の外部接続端子）Ｐ２に、ドレイン端子はノードｎＣに、それぞれ接続されている。また、端子Ｐ２は共通電極ｃｏｍ３に接続されている。なお、ｉ＝１の場合のように、画素ＰＩＸ２の１つ前の行に対応する走査ラインＧｉ－１が一般には存在しない場合には、走査ラインＧｉ－１に代わる第１のラインが別途設けられる。トランジスタＴ３のゲ－ト端子は走査ラインＧｉに、ソース端子は画素ＰＩＸ２の端子（第３の外部接続端子）Ｐ３に、ドレイン端子はノードｎＣに、それぞれ接続されている。また、端子Ｐ３はデータラインＳｊに接続されている。

　液晶容量ＣｌｃＡは、ノードｎＣと共通電極ｃｏｍ１との間に液晶層が配置されてなる容量である。ノードｎＣは液晶容量ＣｌｃＡの画素電極と電気的に同義である。

　キャパシタＣ２は、ノードｎＣと、後述する副画素ＰＩＸＤのノードｎＤとの間に絶縁層が配置されてなる容量である。

　副画素ＰＩＸＤにおいて、トランジスタＴ１のゲ－ト端子は走査ライン（第１のライン）Ｇｉ－１に、ソース端子は画素ＰＩＸ２の端子（第１の外部接続端子）Ｐ１に、ドレイン端子はノードｎＤに、それぞれ接続されている。また、端子Ｐ１は共通電極ｃｏｍ２に接続されている。

　液晶容量ＣｌｃＢは、ノードｎＤと共通電極ｃｏｍ１との間に液晶層が配置されてなる容量である。ノードｎＤは液晶容量ＣｌｃＢの画素電極と電気的に同義である。

　キャパシタＣ１は、ノードｎＤと端子Ｐ１との間にトランジスタＴ１と並列に接続されており、ノードｎＤと共通電極ｃｏｍ２との間に絶縁層が配置されてなる容量である。

　上述の説明から分かるように、ノードｎＣとノードｎＤとは、キャパシタＣ２を介して互いに結合されている。

　次に、図９に、画素ＰＩＸ２の動作を説明するタイミングチャートを示す。以下に、図９のタイミングチャートに従って、画素ＰＩＸ２の動作説明を行う。また、同時に、図１０～図１３の画素ＰＩＸ２の各状態を説明する回路図も参照する。

　画素ＰＩＸ２は、表示期間においては、図９に示す第１フレームと第２フレームとの和の期間における極性反転が繰り返される動作を行う。共通電極ｃｏｍ２は、１フレーム毎に電位Ｖｃｓ１（第１のレベル）と電位Ｖｃｓ２（第２のレベル）とのうちの一方から他方へと反転させた電位となる第１の基準電位を供給する第１の電源として機能する。共通電極ｃｏｍ３は、１フレーム毎に電位ＶＨ（第３のレベル）と電位ＶＬ（第４のレベル）とのうちの一方から他方へと反転させた電位となる第２の基準電位を供給する第２の電源として機能する。ＶＨ＞ＶＬ、│ＶＨ│＞│Ｖｃｓ１│、│ＶＬ│＞│Ｖｃｓ２│とする。また、ここでは、共通電極ｃｏｍ２は、奇数番目フレームにおいて電位Ｖｃｓ１となるとともに偶数番目フレームにおいて電位Ｖｃｓ２となり、共通電極ｃｏｍ３は、奇数番目フレームにおいて電位ＶＨとなるとともに偶数番目フレームにおいて電位ＶＬとなる。

　データ電位Ｖｄａｔａは、共通電極ｃｏｍ１の電位Ｖｃｏｍ１（図示せず）よりも高い電位からなる正極性のデータ電位Ｖｄａｔａ（＋）と、電位Ｖｃｏｍ１よりも低い電位からなる負極性のデータ電位Ｖｄａｔａ（－）とからなる。電位Ｖｃｏｍ１は直流電位である。図９ではデータ電位Ｖｄａｔａ（＋）とデータ電位Ｖｄａｔａ（－）とがそれぞれ一定値であるように示されているが、これに限らず、それぞれが複数階調レベルからなっていてもよい。

　上記の各電位の高低関係は、前述した図７に示すとおりである。

　まず第１フレームの動作について説明する。

　第１フレームが開始される時刻ｔ０ａにおいて、走査ラインＧ１の電位がＶＧＬからＶＧＨに変化するとトランジスタＴ１・Ｔ２が導通状態となる。従って、ノードｎＣには共通電極ｃｏｍ３の電位ＶＨが印加され、ノードｎＤには共通電極ｃｏｍ２の電位Ｖｃｓ１が印加される。従って、キャパシタＣ１の両端の電位差はゼロになり、キャパシタＣ２の両端の電位差は、ＶＨ－Ｖｃｓ１となる。このとき、電位ＶＨと電位Ｖｃｓ１（│ＶＨ│＞│Ｖｃｓ１│）とは、画素ＰＩＸ２の最大階調を得るための電位に設定される。ここで、走査ラインＧ１はｉ＝２に対応する行の画素ＰＩＸ２にとっては、走査ラインＧ２によって副画素ＰＩＸＢが選択される期間よりも前にトランジスタＴ１・Ｔ２を導通期間とする第１のラインとして機能している。第１のラインは別に設けられた配線でもよいが、走査ラインＧｉが第１のラインを兼ねることにより、配線数を削減することができる。

　このとき、ＶＨ－Ｖｃｏｍ１および、Ｖｃｓ１－Ｖｃｏｍ１がそれぞれ液晶の閾値電圧以下に設定されている方が、表示装置のコントラストを高めることができるため、より高品位の表示装置を実現できる。従って、ここでは、ノードｎＣに電位ＶＨが印加された状態では液晶容量ＣｌｃＡは閾値状態を越えない表示状態となり、ノードｎＤに電位Ｖｃｓ１が印加された状態では液晶容量ＣｌｃＢは閾値状態を越えない表示状態となるものとする。時刻ｔ０ａから１水平期間後の時刻ｔ１ａまでに走査ラインＧ１の電位はＶＧＬに戻り、トランジスタＴ１・Ｔ２が非導通状態となる。時刻ｔ０ａから時刻ｔ１ａまでの画素ＰＩＸ２の状態を図１０に示す。

　次に時刻ｔ１ａにおいて、走査ラインＧ２の電位がＶＧＬからＶＧＨに変化すると、トランジスタＴ３が導通状態となるため、このときのデータラインＳ１の電位Ｖｄａｔａ（特にここではＶｄａｔａ（＋）に含まれるＶｄａ（＋）であってＶｄａ（＋）≦ＶＨ）がノードｎＣに印加される。このとき、ノードｎＣの電位は、ＶＨからＶｄａに変化しているため、キャパシタＣ２のもう一方の端子であるノードｎＤの電位も変化し、下記の式で表される。

　Ｖ（ｎＤ）＝Ｖｃｓ１－（ＶＨ－Ｖｄａ）×Ｃ２／（Ｃ１＋Ｃ２＋ＣｌｃＡ）・・・（５）
　図９の＜３＞の電位は上記の式（５）で表される。ここでは、液晶容量ＣｌｃＡ・ＣｌｃＢの双方を液晶の閾値状態か当該閾値状態を越える表示状態とするために、ノードｎＣ・ｎＤの電位を持続させるかまたは低下させる構成となっており、Ｖｄａ（＋）≦ＶＨという条件がある。

　時刻ｔ１ａから１水平期間後の時刻ｔ２ａまでに走査ラインＧ２の電位はＶＧＬに戻り、トランジスタＴ３が非導通状態となる。時刻ｔ１ａから時刻ｔ２ａまでの画素ＰＩＸ１の状態を図１１に示す。

　次に時刻ｔ２ａ以降においては、トランジスタＴ１～Ｔ３が非導通状態であるので、キャパシタＣ２の両端の電位差として、時刻ｔ２ａにおける電位差が第１フレームの終了時まで（時刻ｔ３ａ、残り時間ｔ４ａを経て走査ラインＧｎの走査が終了するまで）そのまま保持される。このときのキャパシタＣ２の両端の電位差Ｖ（Ｃ２）は、下記の式で表される。

　Ｖ（Ｃ２）＝Ｖｄａ－Ｖｃｓ１＋（ＶＨ－Ｖｄａ）×Ｃ２／（Ｃ１＋Ｃ２＋ＣｌｃＡ）・・・（６）
　従って、副画素ＰＩＸＣと副画素ＰＩＸＤとの間には、上記式（６）の電位差が発生する。

　次に、第２フレームの動作を説明する。

　第２フレームが開始される時刻ｔ０ｂにおいては、走査ラインＧ１の電位がＶＧＬからＶＧＨに変化し、共通電極ｃｏｍ３の電位がＶＬに変化する。このとき、トランジスタＴ１・Ｔ２が導通状態となり、ノードｎＣには共通電極ｃｏｍ３の電位ＶＬが印加され、ノードｎＤには共通電極ｃｏｍ２の電位Ｖｃｓ２が印加される。従って、キャパシタＣ１の両端の電位差はゼロになり、キャパシタＣ２の両端の電位差は、ＶＬ－Ｖｃｓ２となる。このとき、電位ＶＬと電位Ｖｃｓ２（│ＶＬ│＞│Ｖｃｓ２│）とは、画素ＰＩＸ２の最大階調を得るための電位に設定される。

　時刻ｔ０ｂから１水平期間後の時刻ｔ１ｂまでに走査ラインＧ１の電位はＶＧＬに戻り、トランジスタＴ１・Ｔ２が非導通状態となる。時刻ｔ０ｂから時刻ｔ１ｂまでの画素ＰＩＸ２の状態を図１２に示す。

　次に時刻ｔ１ｂにおいては、走査ラインＧ２の電位がＶＧＬからＶＧＨに変化する。従って、トランジスタＴ３が導通状態となるため、このときのデータラインＳ１の電位Ｖｄａｔａ（特にここではＶｄａｔａ（－）に含まれるＶｄａ（－）であって、Ｖｄａ（－）≧ＶＬ）がノードｎＣに印加される。このとき、ノードｎＣの電位は、ＶＬからＶｄａに変化しているため、キャパシタＣ２のもう一方の端子であるノードｎＤの電位Ｖ（ｎＤ）も変化し、下記の式で表される。

　Ｖ（ｎＤ）＝Ｖｃｓ２－（ＶＬ－Ｖｄａ）×Ｃ２／（Ｃ１＋Ｃ２＋ＣｌｃＡ）・・・（７）
　図９の＜４＞の電位は上記の式（５）で表される。ここでは、液晶容量ＣｌｃＡ・ＣｌｃＢの双方を液晶の閾値状態か当該閾値状態を越える表示状態とするために、ノードｎＣ・ｎＤの電位を持続させるかまたは上昇させる構成となっており、Ｖｄａ（－）≧ＶＬという条件がある。

　時刻ｔ１ｂから１水平期間後の時刻ｔ２ｂまでに走査ラインＧ２の電位はＶＧＬに戻り、トランジスタＴ３が非導通状態となる。時刻ｔ１ｂから時刻ｔ２ｂまでの画素ＰＩＸ１の状態を図１３に示す。

　次に時刻ｔ２ｂ以降においては、トランジスタＴ１～Ｔ３が非導通状態であるので、キャパシタＣ２の両端の電位差として、時刻ｔ２ｂにおける電位差が第２フレームの終了時まで（時刻ｔ３ｂ、残り時間ｔ４ｂを経て走査ラインＧｎの走査が終了するまで）そのまま保持される。このときのキャパシタＣ２の両端の電位差Ｖ（Ｃ２）は、下記の式で表される。

　Ｖ（Ｃ２）＝Ｖｄａ－Ｖｃｓ２＋（ＶＬ－Ｖｄａ）×Ｃ２／（Ｃ１＋Ｃ２＋ＣｌｃＡ）・・・（８）
　従って、副画素ＰＩＸＣと副画素ＰＩＸＤとの間には、上記式（８）の電位差が発生する。

　なお、データライン反転駆動と走査ライン反転駆動とについては、実施例１と動作原理が同様のため説明を省略する。

　以上のように、本実施例の画素ＰＩＸ２によれば、１フレーム毎にキャパシタＣ２の両端の電位差はＶＨ－Ｖｃｓ１またはＶｃｓ２－ＶＬに設定され（時刻ｔ０ａまたは時刻ｔ０ｂ）、ノードｎＣの電位はＶＨまたはＶＬに、ノードｎＤの電位はＶｃｓ１またはＶｃｓ２にそれぞれ設定される（時刻ｔ１ａまたは時刻ｔ１ｂ）。その後、ノードｎＣの電位はＶｄａに設定されるため、上記従来例のように時刻ｔ０ａと時刻ｔ１ａ（または時刻ｔ０ｂと時刻ｔ１ｂ）とでノードｎＣの電位がＶｄａｔａ＿ｍａｘ（＋）からＶｄａｔａ＿ｍａｘ（－）まで変化することが無く、ＶＨ－ＶｄａまたはＶＬ－Ｖｄａだけしか変化しないため、電位のオーバーシュートを抑えることができる。従って、キャパシタＣ２を介してノードｎＣに結合しているノードｎＤについても電位のオーバーシュートを抑制することができる。

　以上のように、図８に示す画素ＰＩＸ２を用いることで、副画素回路の電位のオーバーシュートを小さく抑えることができるため、当該オーバーシュートを補償するために付加するデータ電圧補正回路を簡単化でき、従来例より安価な表示装置を提供することができる。

　以上、各実施例について説明した。

　ここで、現在一般的な液晶テレビに用いられているアモルファスシリコンＴＦＴの断面図を図１５に示す。当該ＴＦＴは、基板１１、ゲート電極１２、ゲート絶縁膜１３、ｉ層アモルファスシリコン層１４、ｎ^＋アモルファスシリコン層１５、ソース電極１６／ドレイン電極１７、および、保護膜１８が順に積層された構成である。

　ゲート電極１２とソース電極１６とがオーバーラップしている部分には寄生容量Ｃｇｓが、ゲート電極１２とドレイン電極１７とがオーバーラップしている部分には寄生容量Ｃｇｄが、それぞれ発生する。従って、本来、走査ラインＧｉ－１・Ｇｉの電位が変動するタイミング(特にＶＨからＶＬへの変化)において、ノードｎＡ・ｎＢあるいはノードｎＣ・ｎＤの電位が変化し、所望の電位に設定することができない場合も起こり得るという問題が発生するが、図１の画素ＰＩＸ１および図８の画素ＰＩＸ２では、キャパシタＣ１を回路に入れることによって、上記電位変化を抑制している。

　しかしながら、ＴＦＴ特性（特に移動度）の向上により、ＴＦＴのサイズが年々小さくなっている。また、微結晶シリコンＴＦＴや酸化物ＴＦＴなど、アモルファスシリコンＴＦＴに代わる高移動度ＴＦＴの研究開発も盛んになっており、これらのＴＦＴを用いると、ＴＦＴのサイズはアモルファスシリコンＴＦＴより小さくできる。上記、寄生容量Ｃｇｓ・ＣｇｄはＴＦＴのサイズ（チャネル長、チャネル幅）に依存することから、サイズの小さいＴＦＴを用いると、寄生容量Ｃｇｓ・Ｃｇｄを小さくすることができる。寄生容量Ｃｇｓ・Ｃｇｄが小さくなると、液晶の容量成分ＣｌｃＡ・ＣｌｃＢのみで、上記電位変動を十分抑制することができる。寄生容量Ｃｇｓ・Ｃｇｄが小さい場合には、図１の画素ＰＩＸ１からキャパシタＣ１を取り除いた図１６の構成の画素ＰＩＸ１を用いても画素ＰＩＸ１と同様の動作をさせることができるし、図８の画素ＰＩＸ２からキャパシタＣ１を取り除いた図１７の構成の画素ＰＩＸ２を用いても画素ＰＩＸ２と同様の動作をさせることができる。なお、図１６および図１７の構成の動作は、図１および図８の画素ＰＩＸ１・ＰＩＸ２の動作とほぼ同様のため、詳細な説明を省略する。

　なお、本実施の形態では、第１のスイッチ素子、第２のスイッチ素子、および、第３のスイッチ素子として、ガラス基板などの絶縁基板上に形成されるＭＯＳトランジスタ（シリコンゲートＭＯＳ構造も含めてＭＯＳトランジスタと称する）であるＴＦＴを用いたが、これに限らず、電流制御端子に印加する制御電圧で出力電流を制御する電圧制御型の素子であって、制御電圧に出力電流の有無を決定する閾値電圧が存在する素子であればよい。

　以上に述べたように、
　本発明の画素回路は、
　第１の副画素回路と第２の副画素回路とを有する画素回路であって、
　上記第１の副画素回路は、第１の表示素子と、上記第１の表示素子の表示状態を決定する電位が印加される第１のノードと、第１の外部接続端子と、上記第１のノードと上記第１の外部接続端子との間に接続された第１のスイッチ素子とを備えており、
　上記第２の副画素回路は、第２の表示素子と、上記第２の表示素子の表示状態を決定する電位が印加される第２のノードと、第２の外部接続端子と、第３の外部接続端子と、上記第２のノードと上記第２の外部接続端子との間に接続された第２のスイッチ素子と、上記第２のノードと上記第３の外部接続端子との間に接続された第３のスイッチ素子とを備えており、
　上記第１のノードと上記第２のノードとは、第１の容量を介して互いに結合されていることを特徴としている。

　本発明の画素回路は、
　上記第１の表示素子および上記第２の表示素子は液晶表示素子であり、
　上記第１のノードは上記第１の表示素子の画素電極であり、
　上記第２のノードは上記第２の表示素子の画素電極であることを特徴としている。

　上記の発明によれば、液晶表示素子を用いた画素回路において、従来、顕著に現れていた副画素回路の電位のオーバーシュートを小さく抑制することができるという効果を奏する。

　本発明の画素回路は、
　上記第２のノードと上記第２の外部接続端子との間に、上記第２のスイッチ素子と並列に接続された第２の容量を備えていることを特徴としている。

　上記の発明によれば、第１～第３のスイッチ素子をトランジスタなどで構成するときに発生する寄生容量による第１のノードおよび第２のノードの変動を小さく抑制することができるという効果を奏する。

　本発明の画素回路は、
　上記第１のノードと上記第１の外部接続端子との間に、上記第１のスイッチ素子と並列に接続された第２の容量を備えていることを特徴としている。

　本発明の表示装置は、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されていることを特徴としている。

　本発明の表示装置は、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されており、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、各フレームに共通の一定電位とすることを特徴としている。

　本発明の表示装置は、
　上記第１のレベル＞上記第２の基準電位＞上記第２のレベルであり、
　上記データ電位は、上記第１の基準電位が上記第１のレベルとなるフレームでは上記第２の基準電位以上であり、上記第１の基準電位が上記第２のレベルとなるフレームでは上記第２の基準電位以下であることを特徴としている。

　上記の発明によれば、第１の表示素子と第２の表示素子とを交流駆動しながら電位のオーバーシュートを小さく抑制することのできる電位関係を提供することができるという効果を奏する。

　本発明の表示装置は、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されており、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、１フレーム毎に第３のレベルと第４のレベルとのうちの一方から他方へと交互に反転させた電位とすることを特徴としている。

　本発明の表示装置は、
　上記第１のレベルと上記第３のレベルとが互いに同じフレームで供給されるとともに、上記第２のレベルと上記第４のレベルとが互いに同じフレームで供給され、
　上記第３のレベルの絶対値は上記第１のレベルの絶対値よりも大きいとともに、上記第４のレベルの絶対値は上記第２のレベルの絶対値よりも大きく、
　上記データ電位は、上記第２の基準電位が上記第３のレベルとなるフレームでは上記第３のレベル以下であり、上記第２の基準電位が上記第４のレベルとなるフレームでは上記第４のレベル以上であることを特徴としている。

　本発明の表示装置は、
　１つ前の行に上記走査ラインが存在する行の上記画素回路については、上記１つ前の行の上記走査ラインが上記第１のラインであることを特徴としている。

　上記の発明によれば、走査ラインが第１のラインを兼ねることができるので、配線数を削減することができるという効果を奏する。

　本発明の表示装置は、
　上記第１の表示素子および上記第２の表示素子は液晶表示素子であり、
　上記データ電位は、上記第１の表示素子と上記第２の表示素子とのそれぞれの上記表示状態としての発光輝度を決定する電位であり、
　各フレームにおいて、
　上記第１の基準電位が上記第１のノードに印加された状態では、上記第１の表示素子は液晶の閾値状態を越えない表示状態となり、
　上記第２の基準電位が上記第２のノードに印加された状態では、上記第２の表示素子は液晶の閾値状態を越えない表示状態となることを特徴としている。

　上記の発明によれば、第１の表示素子および第２の表示素子が上記の状態で液晶の閾値状態を越えない表示状態となることにより、表示装置のコントラストを高めることができるため、より高品位の表示装置を実現できるという効果を奏する。

　本発明の表示装置の駆動方法は、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている表示装置を駆動する表示装置の駆動方法であって、
　上記画素回路に上記データ電位を書き込むのに、
　上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を導通させることにより、上記第１のノードを上記第１の電源に接続するとともに上記第２のノードを上記第２の電源に接続し、
　次いで、上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を遮断し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を導通させることにより、上記第２のノードを上記データ電位を供給した上記データラインに接続し、
　上記走査ラインによって上記第３のスイッチ素子を遮断することを特徴としている。

　本発明の表示装置の駆動方法は、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている表示装置を駆動する表示装置の駆動方法であって、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、各フレームに共通の一定電位とし、
　上記画素回路に上記データ電位を書き込むのに、
　上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を導通させることにより、上記第１のノードを上記第１の電源に接続するとともに上記第２のノードを上記第２の電源に接続し、
　次いで、上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を遮断し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を導通させることにより、上記第２のノードを上記データ電位を供給した上記データラインに接続し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を遮断することを特徴としている。

　本発明の表示装置の駆動方法は、
　上記第１のレベル＞上記第２の基準電位＞上記第２のレベルとし、
　上記データ電位を、上記第１の基準電位が上記第１のレベルとなるフレームでは上記第２の基準電位以上とし、上記第１の基準電位が上記第２のレベルとなるフレームでは上記第２の基準電位以下とすることを特徴としている。

　本発明の表示装置の駆動方法は、
　上記画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている表示装置を駆動する表示装置の駆動方法であって、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、１フレーム毎に第３のレベルと第４のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記画素回路に上記データ電位を書き込むのに、
　上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を導通させることにより、上記第１のノードを上記第１の電源に接続するとともに上記第２のノードを上記第２の電源に接続し、
　次いで、上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を遮断し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を導通させることにより、上記第２のノードを上記データ電位を供給した上記データラインに接続し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を遮断することを特徴としている。

　本発明の表示装置の駆動方法は、
　上記第１のレベルと上記第３のレベルとを互いに同じフレームで供給するとともに、上記第２のレベルと上記第４のレベルとを互いに同じフレームで供給し、
　上記第３のレベルの絶対値は上記第１のレベルの絶対値よりも大きいとともに、上記第４のレベルの絶対値は上記第２のレベルの絶対値よりも大きく、
　上記データ電位を、上記第２の基準電位が上記第３のレベルとなるフレームでは上記第３のレベル以下とし、上記第２の基準電位が上記第４のレベルとなるフレームでは上記第４のレベル以上とすることを特徴としている。

　本発明の表示装置の駆動方法は、
　上記第１の表示素子および上記第２の表示素子は液晶表示素子であり、
　上記データ電位は、上記第１の表示素子と上記第２の表示素子とのそれぞれの上記表示状態としての発光輝度を決定する電位であり、
　各フレームにおいて、
　上記第１の基準電位が上記第１のノードに印加された状態で、上記第１の表示素子を液晶の閾値状態を越えない表示状態とし、
　上記第２の基準電位が上記第２のノードに印加された状態で、上記第２の表示素子を液晶の閾値状態を越えない表示状態とすることを特徴としている。

　上記の発明によれば、第１の表示素子および第２の表示素子が上記の状態で液晶の閾値状態を越えない表示状態となることにより、表示装置のコントラストを高めることができるため、より高品位な表示装置の駆動を実現できるという効果を奏する。

　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

　本発明は、アクティブマトリクス型の表示装置、特に大型パネルの表示装置に好適に使用することができる。

１　　　　　　　　　　　　表示装置
ＰＩＸ１、ＰＩＸ２　　　　画素（画素回路）
ＰＩＸＡ、ＰＩＸＤ　　　　副画素（第１の副画素回路）
ＰＩＸＢ、ＰＩＸＣ　　　　副画素（第２の副画素回路）
ｎＡ、ｎＤ　　　　　　　　ノード（第１のノード）
ｎＢ、ｎＣ　　　　　　　　ノード（第２のノード）
ＣｌｃＡ　　　　　　　　　液晶容量（実施例１における第１の表示素子、実施例２における第２の表示素子）
ＣｌｃＢ　　　　　　　　　液晶容量（実施例１における第２の表示素子、実施例２における第１の表示素子）
Ｃ１　　　　　　　　　　　キャパシタ（実施例１における第２の容量、実施例２における第１の容量）
Ｃ２　　　　　　　　　　　キャパシタ（実施例１における第１の容量、実施例２における第２の容量）
Ｔ１　　　　　　　　　　　トランジスタ（第１のスイッチ素子）
Ｔ２　　　　　　　　　　　トランジスタ（第２のスイッチ素子）
Ｔ３　　　　　　　　　　　トランジスタ（第３のスイッチ素子）
ｃｏｍ２　　　　　　　　　共通電極（実施例１における第２の電源、実施例２における第１の電源）
ｃｏｍ３　　　　　　　　　共通電極（実施例１における第１の電源、実施例２における第２の電源）
Ｖｃｓ　　　　　　　　　　電位（実施例１における第２の基準電位、実施例２における第１の基準電位）
Ｖｃｓ１　　　　　　　　　電位（実施例２における第１の基準電位、第１のレベル）
Ｖｃｓ２　　　　　　　　　電位（実施例２における第１の基準電位、第２のレベル）
ＶＨ　　　　　　　　　　　電位（実施例１における第１の基準電位、実施例２における第２の基準電位、第３のレベル）
ＶＬ　　　　　　　　　　　電位（実施例１における第１の基準電位、実施例２における第２の基準電位、第４のレベル）
Ｐ１　　　　　　　　　　　端子（第１の外部接続端子）
Ｐ２　　　　　　　　　　　端子（第２の外部接続端子）
Ｐ３　　　　　　　　　　　端子（第３の外部接続端子）
Ｇｉ（１≦ｉ≦ｎ）　　　　走査ライン
Ｇｉ－１　　　　　　　　　走査ライン（第１のライン）
Ｓｊ（１≦ｊ≦ｍ）　　　　データライン
Ｖｄａｔａ　　　　　　　　電位（データ電位）

Claims

　第１の副画素回路と第２の副画素回路とを有する画素回路であって、
　上記第１の副画素回路は、第１の表示素子と、上記第１の表示素子の表示状態を決定する電位が印加される第１のノードと、第１の外部接続端子と、上記第１のノードと上記第１の外部接続端子との間に接続された第１のスイッチ素子とを備えており、
　上記第２の副画素回路は、第２の表示素子と、上記第２の表示素子の表示状態を決定する電位が印加される第２のノードと、第２の外部接続端子と、第３の外部接続端子と、上記第２のノードと上記第２の外部接続端子との間に接続された第２のスイッチ素子と、上記第２のノードと上記第３の外部接続端子との間に接続された第３のスイッチ素子とを備えており、
　上記第１のノードと上記第２のノードとは、第１の容量を介して互いに結合されていることを特徴とする画素回路。
　上記第１の表示素子および上記第２の表示素子は液晶表示素子であり、
　上記第１のノードは上記第１の表示素子の画素電極であり、
　上記第２のノードは上記第２の表示素子の画素電極であることを特徴とする請求項１に記載の画素回路。
　上記第２のノードと上記第２の外部接続端子との間に、上記第２のスイッチ素子と並列に接続された第２の容量を備えていることを特徴とする請求項１または２に記載の画素回路。
　上記第１のノードと上記第１の外部接続端子との間に、上記第１のスイッチ素子と並列に接続された第２の容量を備えていることを特徴とする請求項１または２に記載の画素回路。
　請求項１から４までのいずれか１項に記載の画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されていることを特徴とする表示装置。
　請求項３に記載の画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されており、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、各フレームに共通の一定電位とすることを特徴とする表示装置。
　上記第１のレベル＞上記第２の基準電位＞上記第２のレベルであり、
　上記データ電位は、上記第１の基準電位が上記第１のレベルとなるフレームでは上記第２の基準電位以上であり、上記第１の基準電位が上記第２のレベルとなるフレームでは上記第２の基準電位以下であることを特徴とする請求項６に記載の表示装置。
　請求項４に記載の画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されており、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、１フレーム毎に第３のレベルと第４のレベルとのうちの一方から他方へと交互に反転させた電位とすることを特徴とする表示装置。
　上記第１のレベルと上記第３のレベルとが互いに同じフレームで供給されるとともに、上記第２のレベルと上記第４のレベルとが互いに同じフレームで供給され、
　上記第３のレベルの絶対値は上記第１のレベルの絶対値よりも大きいとともに、上記第４のレベルの絶対値は上記第２のレベルの絶対値よりも大きく、
　上記データ電位は、上記第２の基準電位が上記第３のレベルとなるフレームでは上記第３のレベル以下であり、上記第２の基準電位が上記第４のレベルとなるフレームでは上記第４のレベル以上であることを特徴とする請求項８に記載の表示装置。
　１つ前の行に上記走査ラインが存在する行の上記画素回路については、上記１つ前の行の上記走査ラインが上記第１のラインであることを特徴とする請求項５から９までのいずれか１項に記載の表示装置。
　上記第１の表示素子および上記第２の表示素子は液晶表示素子であり、
　上記データ電位は、上記第１の表示素子と上記第２の表示素子とのそれぞれの上記表示状態としての発光輝度を決定する電位であり、
　各フレームにおいて、
　上記第１の基準電位が上記第１のノードに印加された状態では、上記第１の表示素子は液晶の閾値状態を越えない表示状態となり、
　上記第２の基準電位が上記第２のノードに印加された状態では、上記第２の表示素子は液晶の閾値状態を越えない表示状態となることを特徴とする請求項５から１０までのいずれか１項に記載の表示装置。
　請求項１から４までのいずれか１項に記載の画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている表示装置を駆動する表示装置の駆動方法であって、
　上記画素回路に上記データ電位を書き込むのに、
　上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を導通させることにより、上記第１のノードを上記第１の電源に接続するとともに上記第２のノードを上記第２の電源に接続し、
　次いで、上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を遮断し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を導通させることにより、上記第２のノードを上記データ電位を供給した上記データラインに接続し、
　上記走査ラインによって上記第３のスイッチ素子を遮断することを特徴とする表示装置の駆動方法。
　請求項３に記載の画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている表示装置を駆動する表示装置の駆動方法であって、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、各フレームに共通の一定電位とし、
　上記画素回路に上記データ電位を書き込むのに、
　上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を導通させることにより、上記第１のノードを上記第１の電源に接続するとともに上記第２のノードを上記第２の電源に接続し、
　次いで、上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を遮断し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を導通させることにより、上記第２のノードを上記データ電位を供給した上記データラインに接続し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を遮断することを特徴とする表示装置の駆動方法。
　上記第１のレベル＞上記第２の基準電位＞上記第２のレベルとし、
　上記データ電位を、上記第１の基準電位が上記第１のレベルとなるフレームでは上記第２の基準電位以上とし、上記第１の基準電位が上記第２のレベルとなるフレームでは上記第２の基準電位以下とすることを特徴とする請求項１３に記載の表示装置の駆動方法。
　請求項４に記載の画素回路がマトリクス状に配置された表示領域と、
　上記画素回路にデータ電位を供給するデータラインと、
　上記第３のスイッチ素子の導通遮断を行う走査ラインと、
　各フレームにおいて、上記第１のスイッチ素子および上記第２のスイッチ素子を、上記第３のスイッチ素子を上記走査ラインによって導通させる期間よりも前の期間に導通させる第１のラインと、
　各フレームにおいて第１の基準電位を供給する第１の電源と、
　各フレームにおいて上記第１の基準電位とは異なる第２の基準電位を供給する第２の電源とを備えており、
　上記第１の外部接続端子は上記第１の電源に接続されており、
　上記第２の外部接続端子は上記第２の電源に接続されており、
　上記第３の外部接続端子は上記データラインに接続されている表示装置を駆動する表示装置の駆動方法であって、
　上記第１の基準電位を、１フレーム毎に第１のレベルと第２のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記第２の基準電位を、１フレーム毎に第３のレベルと第４のレベルとのうちの一方から他方へと交互に反転させた電位とし、
　上記画素回路に上記データ電位を書き込むのに、
　上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を導通させることにより、上記第１のノードを上記第１の電源に接続するとともに上記第２のノードを上記第２の電源に接続し、
　次いで、上記第１のラインによって上記第１のスイッチ素子および上記第２のスイッチ素子を遮断し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を導通させることにより、上記第２のノードを上記データ電位を供給した上記データラインに接続し、
　次いで、上記走査ラインによって上記第３のスイッチ素子を遮断することを特徴とする表示装置の駆動方法。
　上記第１のレベルと上記第３のレベルとを互いに同じフレームで供給するとともに、上記第２のレベルと上記第４のレベルとを互いに同じフレームで供給し、
　上記第３のレベルの絶対値は上記第１のレベルの絶対値よりも大きいとともに、上記第４のレベルの絶対値は上記第２のレベルの絶対値よりも大きく、
　上記データ電位を、上記第２の基準電位が上記第３のレベルとなるフレームでは上記第３のレベル以下とし、上記第２の基準電位が上記第４のレベルとなるフレームでは上記第４のレベル以上とすることを特徴とする請求項１５に記載の表示装置の駆動方法。
　上記第１の表示素子および上記第２の表示素子は液晶表示素子であり、
　上記データ電位は、上記第１の表示素子と上記第２の表示素子とのそれぞれの上記表示状態としての発光輝度を決定する電位であり、
　各フレームにおいて、
　上記第１の基準電位が上記第１のノードに印加された状態で、上記第１の表示素子を液晶の閾値状態を越えない表示状態とし、
　上記第２の基準電位が上記第２のノードに印加された状態で、上記第２の表示素子を液晶の閾値状態を越えない表示状態とすることを特徴とする請求項１２から１６までのいずれか１項に記載の表示装置の駆動方法。