JP4884655B2

JP4884655B2 - 表示装置

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Publication number: JP4884655B2
Application number: JP2004145903A
Authority: JP
Inventors: 匡史尾崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-05-16
Filing date: 2004-05-17
Publication date: 2012-02-29
Anticipated expiration: 2024-05-17
Also published as: JP2005004189A

Description

本発明は、表示装置の駆動回路及び前記駆動回路の制御システムに関する。特に、絶縁体基板上に形成される薄膜トランジスタを有し、前記表示装置の各画素は、前記薄膜トランジスタで構成される複数の揮発性、もしくは不揮発性の記憶保持装置を有するアクティブマトリクス型発光装置に関する。表示装置の表示素子として、有機エレクトロルミネッセンス（EL）素子等の自発光素子を用いたアクティブマトリクス型表示装置に関する。

従来のデジタル方式表示装置の一例を、図12に示す。ソース信号線駆動回路１０１、ゲート信号線駆動回路１０２、シフトレジスタ回路１０３、第１のラッチ回路１０４、第２のラッチ回路１０５、電流供給線１０６、画素部１０７などが配置されている。ソース信号線駆動回路１０１に関しては、図13に示すような構成を有している。なお、図12においては、ゲート信号線駆動回路１０２は、画素部の左右両側に配置されている。

図12及び図13を用いて動作について簡単に説明する。まず、シフトレジスタ回路１０３（図13中、ＳＲ（２０１）と表記）にクロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路１０４（図13中、LAT1（２０２）と表記）に入力され、同じく第１のラッチ回路１０４に入力されたデジタル映像信号（ＤｉｇｉｔａｌＤａｔａ）をそれぞれ保持していく。第１のラッチ回路１０４において、１水平周期、それぞれ１ビット分のデジタル映像信号の保持が完了すると、帰線期間中に、第１のラッチ回路１０４で保持されているデジタル映像信号は、ラッチ信号（ＬａｔｃｈＰｕｌｓｅ）の入力に従い、一斉に第２のラッチ回路１０５（図１３中、ＬＡＴ２（２０３）と表記）へと転送される。

一方、ゲート信号線駆動回路１０２において、シフトレジスタ（図示せず）に、ゲート側クロック信号（Ｇ−ＣＬＫ）、ゲート側スタートパルス（Ｇ−ＳＰ）が入力される。シフトレジスタは、これら入力信号に基づいて、順次パルスを出力し、ゲート信号線選択パルスとして出力され、順次ゲート信号線を選択していく。

ソース信号線駆動回路１０１の第２のラッチ回路１０５に転送されたデータは、ゲート信号線選択パルスによって選択されている列の画素（図13ではPixel（２０４）に書き込まれる。

続いて、画素部１０７の駆動について説明する。図１４に、図１２の画素部１０７の一部を示す。図１４（Ａ）は、３×３画素のマトリクスを示している。点線枠３００にて囲まれた部分が１画素であり、図１４（Ｂ）にその拡大図を示す。
スイッチング用ＴＦＴ３０１のゲート電極に電圧が印加され、スイッチング用ＴＦＴ３０１が導通状態になる。すると、ソース信号線３０６の信号（電圧）が保持容量３０４に蓄積される。保持容量３０４の電圧は、ＥＬ駆動用ＴＦＴ３０２のゲート・ソース間電圧Ｖ_GSとなるため、保持容量３０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ３０２とＥＬ素子３０３に流れる。その結果、ＥＬ素子３０３が点灯する。

ゲート信号線３０５を非選択状態にすると、スイッチング用ＴＦＴ３０１のゲートが閉じ、スイッチング用ＴＦＴ３０１を非導通状態となる。そのとき保持容量３０４に蓄積された電荷は保持される。よってＥＬ駆動用ＴＦＴ３０２のＶ_GSは、そのまま保持され、Ｖ_GSに応じた電流が、ＥＬ駆動用ＴＦＴ３０２を経由してＥＬ素子３０３に流れつづける。なお、図１４（Ｂ）での保持容量３０４の一方の端子は電流供給線３０７に接続されているが、専用の配線を用いることもある。

ＥＬ素子の駆動等に関しては、これまでに報告がなされている（例えば、非特許文献１〜３参照。）。
SID99 Digest : P372 : "Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT" ASIA DISPLAY98 : P217 : "High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver" Euro Display99 Late News : P27 : "3.8 Green OLED with Low Temperature Poly-Si TFT"

次に、ＥＬ素子の階調表示の方式について述べる。
ＥＬ素子の階調表示方式の一つとして、時間階調方式がある。時間階調方式とは、ＥＬ素子が点灯している時間を制御して、その点灯時間の長短によって階調を出す方式である。つまり、１フレーム期間を、複数のサブフレーム期間に分割し、点灯しているサブフレーム期間の数や長さを制御して、階調を表現している。

図１５を参照する。図１５は、時間階調方式を用いた、回路の駆動タイミングについて簡単に示している。フレーム周波数を６０[ＭＨｚ]とし、時間階調方式によって、画素数ＶＧＡ（６４０×４８０画素）の発光装置において、３ビットの階調を得る例である。ソース信号線駆動回路に関しては、図１３に示した回路を用いるものとする。また、画面を一回描画する期間を、１フレーム期間という。

図１５（Ａ）に示すように、時間階調方式においては、１フレーム期間を、階調ビット数分のサブフレーム期間に分割する。ここでは３ビットであるので、３つのサブフレーム期間（SF1、SF2、SF3）に分割している（図１５（Ｂ））。１つのサブフレーム期間は、さらにアドレス期間（Ｔａ）とサステイン（点灯）期間（Ｔｓ）に分けられる（図１５（Ｂ））。ＳＦ₁でのサステイン期間をＴｓ₁と呼ぶことにする。ＳＦ₂、ＳＦ₃の場合においても同様にＴｓ₂、Ｔｓ₃と呼ぶことにする。アドレス期間は、１フレーム分の画像信号を画素に書き込む期間であるので、いずれのサブフレーム期間においても長さが等しい（図１５（Ｃ））。サステイン期間は、ここではＴｓ₁：Ｔｓ₂：Ｔｓ₃＝２²：２¹：２⁰＝４：２：１というように、２のべき乗の比を有する。

アドレス期間においては、１行目から順にゲート信号が選択され、順次各画素へのデジタル信号の書き込みが行われる。
Ｔｓ₁からＴｓ₂のサステイン（点灯）期間において、ＥＬ素子を点灯させるか点灯させないかのいずれかの状態に制御することにより、１フレーム期間内の総点灯時間の長短によって輝度を制御している。この例では、点灯するサステイン（点灯）期間の組み合わせにより、２³＝８通りの点灯時間の長さを決定することができるため、８階調を表示できる。このように点灯時間の長短を利用して階調表現を行う。さらに階調数を増やす場合は、１フレーム期間の分割数を増やしていけばよい。

上記の時間階調方式のように１フレーム分の画像データを複数個のサブフレームに分けて表示させるためには、表示装置の外部から受信されるデジタル映像信号を適切なタイミングで表示装置に転送させなければならない。そのため、デジタル映像信号の受信タイミングを表示装置への転送タイミングに変更する動作を行うための回路を表示装置の外部に設けている。

時間階調方式を用いた表示装置の制御方式の一例を、図１６、図１７を用いて説明する。図１６は、時間階調方式を用いた表示装置制御系のブロック図である。５０１は、外部から受信される受信画像データであり、受信画像データは、表示装置制御回路５００に入力される。表示装置制御回路５００には第１の記憶装置５０５及び第２の記憶装置５０６と、フォーマット変換部５０２と表示装置制御部５０３が設けられている。表示部５０９は、図１２に示される表示装置と同様の構成になっており、ソース信号線駆動回路５１０とゲート信号線駆動回路５１１と画素部５１２が設けられている。ソース信号線駆動回路５１０には、画像データバス５０８を介して画像データが送られる。

また、表示装置制御信号５０７は、ソース信号線駆動回路５１０やゲート信号線駆動回路５１１を制御する信号であり、具体的には図１２中のシフトレジスタ回路１０３を制御するＳ−ＣＬＫ（クロック信号）及びＳ−ＳＰ（スタートパルス）、第２のラッチ回路１０５を制御するＬａｔｃｈＰｕｌｓｅ（ラッチ信号）、ゲート信号線駆動回路１０２を制御するＧ−ＣＬＫ（クロック信号）及びＧ−ＳＰ（スタートパルス）である。

図１７（Ａ）及び図１７（Ｂ）は、画像データのフォーマットを図示したものである。図１６の画素部５１２において、各画素を識別するための番号をｎ（ｎは自然数）とし、１フレーム期間にｎ番目の画素に送られる画像データをＡｎとする。また、画像データの階調ビット幅をＭ（Ｍは自然数）する。さらに、画像データＡｎのうち、ｍ番目のビット（ｍは自然数かつ０＜ｍ＜Ｍ−１）の画像データをＤｎｍとする。

次に、表示装置制御系の動作の役割について説明する。図１６中の受信画像データ５０１は、通常図１７（Ａ）に示すフォーマットで表示装置制御回路５００に入力される。図１７（Ａ）で示す画像データの流れは、１番目の画像データＡ１からＡ２、Ａ３、Ａ４・・・・・Ａｎという順番にフォーマット変換部５０２に、画像データビットは並列に入力される。

一方、表示装置５０９のソース信号線駆動回路５１０へ入力される画像フォーマットについて説明する。１フレーム内にサブフレームがＫ回（Ｋは自然数）ある表示方式では、サブフレームＳＦｋ（ｋは自然数かつ０＜ｋ＜Ｋ−１）内のアドレス期間Ｔａｋに画素部５１２のｌ番目の画素に送られるべき画像データはＤｌｋ（ｌは自然数で、Ｎを全画素数とすると０＜ｌ＜Ｎ−１）である。画像データはソース信号線駆動回路５１０へ１サブフレームにつき画像データの１階調ビットごとに、すなわち階調ビットを直列に送信する必要がある。但し、ソース信号線駆動回路５１０は、複数の画素アドレスを並列に処理する方式でもよい。したがって、階調ビットをシリアルにソース信号線駆動回路５１０へ送信するとき、複数の画素についてパラレルに送信しても良い。Ｊ個（Ｊは自然数）の画素データを並列にソース信号線駆動回路５１０へ送信するときの画像データフォーマットを、図１７（Ｂ）に示す。

すなわち、表示装置制御回路５００の役割は、受信画像データ５０１のフォーマットを図１７（Ａ）で示されるフォーマットから図１７（Ｂ）で示されるフォーマットに変換し、表示装置５０９へ正確なタイミングで前記フォーマット変換された画像データおよび表示装置制御信号５０７を送信するというものである。

次に、表示装置制御回路５００の動作を説明する。あるフレーム期間中で、受信画像データ５０１は、フォーマット変換部５０２で図17（Ｂ）で示す画像データフォーマットに変換され、第１の記憶装置５０５へ格納されると同時に、表示装置制御部５０３は表示制御信号５０７を表示装置５０９へ送るとともに、第２の記憶装置５０６に格納された、図17（Ｂ）で示すフォーマットの画像データを適切なタイミングで画像データバス５０８を介してソース信号線駆動回路５１０へ送信する。次のフレーム期間では、第１の記憶装置５０５と、第２の記憶装置５０６の役割を入れ替えて上記と同様な動作を行う。ここで、第１の記憶装置５０５と第２の記憶装置５０６の役割の切り替えは、同期信号５０４を用いて行う。しかし、上記の表示装置制御回路は１フレーム分の画像データを格納する大容量の記憶回路を２個実装しており、製品の小型化、低消費電力化において支障となる。

一般的なアクティブマトリクス型表示装置では、画像の表示をスムーズに行うため、前述の図15（Ａ）に示したように、１秒間に６０回前後、画面表示の更新が行われる。すなわち、１フレームごとにデジタル映像信号を供給し、その都度画素への書き込みを行う必要がある。たとえ、画像が静止画であったとしても、１フレーム毎に同一の信号を供給しつづけなければならないため、駆動回路が連続して同じデジタル映像信号の繰り返し処理を行う必要がある。

また、画素内に複数の記憶保持装置を配置し、画素毎にデジタル映像信号を記憶させる方式を採用した場合では、次のようになる。従来の駆動方式では、全画面が静止画の場合は、１度書き込みを行えばそれ以降画素に書き込まれる情報は同様である。したがって、フレームごとに信号の入力を行わなくとも、記憶回路に記憶されている信号を読み出すことによって静止画を継続的に表示することができる。しかし、画素データの一部を変えず、一部変化させたい場合は、やはり全画像データを送信して画素内に配置した記憶保持装置を書き換えなければならない。

また、従来の表示装置駆動方式では、ソース信号線駆動回路及びゲート信号線駆動回路の制御信号に同期させたタイミングで表示装置に画像データを送信しなければならなかったため、表示装置制御回路は、受信した１フレーム分の画像データを、少なくとも画素数以上のアドレス数を有する大容量の記憶装置しなければならなかった。

低消費電力化、小型化は、特に携帯機器において重要視されている。しかし、従来のような表示方式では、全画面静止画もしくは全画面のうち、一部静止させて一部だけ動作するような動画を表示する場合でも、全画素の画像データを表示装置に送信しなければならない。このため、駆動回路の低消費電力化をする上で問題となっていた。また、画素に記憶保持装置を配置しない場合は、従来技術で述べたフォーマット変換回路や、受信データを一時保持しておくための大容量のメモリを２個実装しなければならず、画素に記憶保持装置を配置させた場合でも、受信される画像データと表示装置の表示タイミングとを同期させなければならないため、受信される画像データを１フレーム分保持させておくための大容量の記憶保持装置が１個以上は必要となる。このため、製品を小型化する上で問題となっていた。

本発明の表示装置は、以下の特徴を有する。
発光素子と複数の記憶回路とを有する画素と、
この画素を複数個配置した表示部と、
この表示部の周囲に配置され、表示部を制御する複数のデコーダと、
これらのデコーダを制御する表示制御回路と、
これらのデコーダが電気的な信号を用いて記憶回路の１つまたは複数を選択する手段と、
これらのデコーダによって選択された記憶回路にデジタル信号を書き込む手段とを有することを特徴としている。

また、本発明の表示装置の表示方法は、以下の特徴を有する。
表示制御回路は複数のデコーダを制御し、
これらのデコーダは、表示部に配置された複数の画素が各々有する記憶回路の１つまたは複数を電気的な信号によって選択し、
デコーダによって選択された記憶回路にデジタル信号を書き込むことによって、画素が有する発光素子を発光させることを特徴とする。

本発明の表示装置及び表示装置制御回路においては、記憶回路が配置された画素を、デコーダを用いて表示させることにより表示させることにより、受信された１フレームの画像データを記憶するための大容量の記憶装置を外部に実装する必要が無く、また、静止画を表示させる場合は、記憶回路に記憶された画像データを反復して読み出せば良く、さらには一部分の画素だけ選択して画像データを更新することが可能であるため、画像データの転送量を減らし、製品の小型化と低消費電力化に大きく貢献する。

本明細書では、本発明で用いるＮチャネルトランジスタの閾値よりも高い電位を“０”と表現し、Ｐチャネルトランジスタの閾値よりも低い電位を“１”と表現する。また、本明細書では、本発明の電子回路において、バッファやインバータなどは全て省いて説明するが、必要に応じて追加しても良い。

図1は、本発明で用いる表示装置の構成を示したものである。表示装置７０８は、列デコーダ７１０、行デコーダ７０９、画素部７１６が含まれており、画素部７１６には画素７１１がマトリクス状に配列されており、画素７１１には複数の記憶回路が配置されている。電流は電流供給線７１２により供給されている。列デコーダから出力された列選択信号線７１３は画素７１１の各列に入力されており、行デコーダから出力された行選択信号線７１４は画素７１１の各行に入力されている。表示装置制御回路７００には、アドレスコントローラ７０３、アドレスラッチ回路７０５、画像データラッチ回路７０６、表示制御回路７０７が配置されている。アドレスコントローラには、同期クロック７０４が入力され、アドレスバス７０２が出力されている。アドレスバスは、アドレスラッチ回路７０５に入力され、アドレスラッチ回路から出力された後、２組のビットに分けられ、それぞれ列デコーダと行デコーダに入力されている。ただし、アドレスバスの分割方法はどのような形態でも良い。画像データバス７０１は、画像データラッチ回路７０６を通って各画素７１１に入力されている。表示制御回路７０７からは、表示制御信号バス７１５が各画素へ入力されている。書き込み制御回路７１８からはアドレス書き込み制御信号７１７と、画像データ書き込み制御信号７２１が出力されており、アドレス書き込み制御信号７１７はアドレスラッチ回路７０５へ入力され、画像データ書き込み制御信号７２１は画像データラッチ回路７０６へ入力されている。表示制御回路７０７と書き込み制御回路７１８とは、同期信号７２３で結合されている。アドレス制御信号７２２は、書き込み制御回路７１８から出力され、アドレスコントローラ７０３に入力されている。

図7（Ａ）は、本発明の表示装置のタイミングチャートを示したものである。

図2では、図1の画素７１１への画像データの書き込みタイミングの一例を示す。

図3、図4及び図5は、本発明で用いる表示装置におけるフレーム期間と、受信されるフレームごとの画像データとのタイミングの関係を示したものである。

図1中の７１１に示す画素は、画像データと同じビット数の記憶回路を２組有し、この２組の記憶回路のうち、一方の組の記憶回路をＭＡ、もう片方の組の記憶回路をとＭＢとする。あるフレームでＭＡの画像データを表示させている間ＭＢに画像データ書き込み、別のフレームではＭＢの画像データを表示させている間ＭＡに画像データ書き込むという様に、ＭＡとＭＢの、画像データ表示用及び画像データ書き込み用としての役割をフレームごとに交互に切り替えて用いる表示方式であってもよい。また、画素は１組の記憶回路を有し、全画素を２つの画素群に分け、前記画素群のうち一方をＡ群、もう一方をＢ群とする。あるフレームで、Ａ群の画素に配置された記憶回路のデータを表示させ、その間Ｂ群の画素に配置された記憶回路のデータを更新させ、次のフレームでＢ群の画素に配置された記憶回路のデータを表示させ、その間Ａ群の画素に配置された記憶回路のデータを更新させるという方式で、フレームごとにＡ群とＢ群の画素のどちらか一方を表示させる表示形式であってもよい。Ａ群とＢ群の定義の例としては、Ａ群を奇数行の画素とし、Ｂ群を偶数行の画素とするなどである。

次に、図1で示される表示制御回路の動作について説明する。本発明の表示制御回路７００の動作は、画素７１１に配置された記憶回路へ画像データを書き込む動作と、画素７１１に配置された記憶回路に格納された画像データの表示を制御する動作に分けることができる。

まず、記憶回路へ画像データを書き込む動作から説明する。アドレスラッチ回路７０５は、アドレスバス７１９の電位を保持するか、またはアドレスバス７１９の電位をアドレスバス７０２の電位に更新する動作を行うものであるが、この動作はアドレス書き込み制御信号７１７によって制御される。また、画像データラッチ回路７０６は、画像データバス７０１の電位を保持するか、または画像データバス７２０の電位を画像データバス７０１の電位に更新する動作を行うものであるが、この動作は画像データ書き込み制御信号７１７によって制御される。

まず、外部から画像データが、同期クロック７０４に同期して、画像データバス７０１を通って表示装置制御回路７００へ入力される。アドレスコントローラ７０３は、画像データが入力するたびにアドレスをカウントして、アドレスバス７０２に出力する。画像データはアドレスバス７０２から、アドレスラッチ回路７０５に入力され、アドレス書き込み制御信号７１７の制御により、アドレスバス７１９のアドレス電位が更新される。さらに、アドレスは２組のビットに分けられ、行デコーダ７０９及び列デコーダ７１０に入力される。列デコーダ７１０に入力された一組のアドレスビットは、デコードされ、画素部７１６の各画素の列に配置された列選択信号線のうち、アドレス指定した画素が存在する列の列選択信号線が選択される。

一方、行デコーダ７０９に入力されたもう一組のアドレスビットは、デコードされ、画素部７１６の各画素の行に配置された列選択信号線のうち、アドレス指定した画素が存在する行の行選択信号線が選択される。結果、前記選択された画素の１列と、前記選択された画素の１行とが交差したところの１画素が選択され、ほぼ同時に画像データバス７２０の電位が、画像データ書き込み制御信号７２１の制御により、画像データバス７０１に入力された画像データの電位に更新され、前記画像データが画素部７１６に送られ、前記アドレスのデコードにより選択された画素に配置された記憶回路に画像データが書き込まれる。

図2は、記憶回路への画像データの書き込みタイミングの一例を示したものである。図2のａは同期クロック７０４を、bは画像データバス７０１を、ｃはアドレスバス７０２を、ｄはアドレス書き込み制御信号７１７を、ｅは画像データ書き込み制御信号７２１を、ｆは画素内記憶回路のデータのタイミングを示している。

アドレスラッチ回路制御信号の電位が“０”のとき、アドレスラッチ回路７０５はアドレスバス７０２のアドレスをアドレスバス７１９に出力し、画像データラッチ回路制御信号の電位が“０”のとき、画像データラッチ回路７０６は画像データバス７０１の画像データを画像データバス７２０に出力する。ここではアドレスラッチ回路制御信号の電位が“１”のとき、アドレスバス７１９に出力されているアドレスの値は保持され、画像データラッチ回路制御信号の電位が“１”のとき、画像データバス７２０に出力されている画像データの値は保持されるものとするが、アドレスラッチ回路制御信号の電位が“１”のときに、アドレスラッチ回路７０５の出力値を更新するようにしても良いし、画像データラッチ回路制御信号の電位が“１”のとき画像データラッチ回路７０６の出力値を更新するようにしても良いし、アドレスラッチ回路制御信号の電位が“１”から“０”へ、又は“０”から“１”への変化時にアドレスラッチ回路７０５の出力値を更新するようにしても良いし、画像データラッチ回路制御信号の電位が“１”から“０”へ、又は“０”から“１”への変化時に画像データラッチ回路７０６の出力値を更新するようにしても良い。

図2中のｔ_acountは、画像データの画像データバス７０１への入力から、アドレスコントローラ７０３がアドレスをカウントしてアドレスバス７０２に出力されるまでの遅延時間であり、ｔ_alatは、画像データの画像データバス７０１への入力から、アドレス書き込み制御信号７１７が“０”になるまでの遅延時間であり、ｔ_acはアドレスがアドレスバス７１９に出力されてから、デコードして画素を選択するまでの遅延時間である。また、ｔ_wcは、画像データ書き込み制御信号が“０”になってから、アドレスのデコードにより選択された画素の画像データが確定するための遅延時間であり、ｔ_wcは画像データ書き込み制御信号を“０”にしておく時間である。ｔ_waitは、ｔ_wcが“１”になってから次の画像データが受信されるまでの時間である。

次に、画素７１１に配置された記憶回路への画像データの書き込み動作を、図2を用いて詳細に説明する。画像データは画像データ受信期間６０３に画像データバス７０１から入力される。また、受信ブランキング期間６０１は１フレーム期間分の画像データが受信された後、画像データの受信を中断する期間であり、受信ブランキング期間では画像データバス７０１がどんな電位であっても表示装置の動作には影響しない。また、受信ブランキング期間は無くても良い。また、本明細書では、受信ブランキング期間と１フレーム分の画像データの受信との１組を合わせて受信周期と表記する。また、書き込みブランキング期間６０２とは、画像データが受信されているが、後述する表示期間との同期の関係で前記受信されたデータは画素内の記憶回路に書き込まれないような期間を指す。

まず、受信ブランキング期間では、画素７１１に配置した記憶装置のデータが書き換わらないようにアドレス書き込み制御信号と画像データ書き込み制御信号を“１”にしておく。画像データ受信期間になると、同期クロックに同期して画像データＡ６０４が画像データバス７０１に入力される。ほぼ同時にアドレスコントローラがアドレスＡをアドレスバス７０２に出力し、書き込み制御回路はアドレス書き込み制御信号を“０”にする。

次にアドレスがデコードされ、画像データＡ６０４を書き込む画素に配置された記憶回路が選択されると、書き込み制御回路は画像データ書き込み制御信号を“０”として、前記選択された、画素中の記憶回路に画像データＡ６０４が書き込まれる。このときｔ_weは、ｔ_wcよりも長いとする。画像データＡ６０４の書き込み後、図2ではアドレス書き込み制御信号は、画像データ受信期間中は“０”としたままであるが、画像データ書き込み後に“１”として、次の画像データが受信されたときに“０”としても良い。図2では、画像データＡ６０４の書き込み後は同期クロックに同期して画像データＢ６０５が送られてくるが、このときのｔ_alatは０である。以下、１フレーム期間分の画像データの受信が終わるまで、すなわち画像データ受信期間が終わるまで上記の書き込み動作が繰り返される。

次に、画素７１１に配置された記憶回路に格納された画像データの表示を制御する動作について説明する。表示制御回路７０７は、画素に書き込まれた記憶回路のデータの表示制御を行う回路である。表示制御は、表示制御信号バス７１５に表示制御信号を出力することにより、画素部７１６に配置された記憶回路のデータを、表示させる。表示は、時間分割方式で行われる。サブフレームのタイミングについては実施例に示す。

通常、表示装置における１フレーム期間と、１フレーム期間分の画像データが受信される周期とは異なっているが、本発明の表示装置制御回路は、画素７１１に配置された記憶回路への画像データの書き込みと、画素７１１に配置された記憶回路に格納された画像データの表示とを同期させて表示装置を制御している。前記同期は、同期信号７２３を用いて行われる。本発明の表示装置制御回路では、前記同期動作において、外付けの、大容量の記憶装置を用いないことを特徴としている。

フレーム期間（以後Ｔ_fと表記する）と、受信周期（以後Ｔ_rと表記する）との長さの違いによって、同期の方法は２種類考えられる。今、Ｔ_rのｎ倍（ｎは自然数）からＴ_fを差し引いた値をｔ（ｎ）と定義する。すなわち、次式でｔ（ｎ）を定義する。
ｔ（ｎ）＝ｎ×Ｔ_r − Ｔ_f

ここで、ｎはｔ（ｎ）が正で、ｔ（ｎ）が最小になるときの値とする。ｔ（ｎ）の大きさにより、２つの同期方法が考えられる。ｔ（ｎ）が、小さい場合は、フレーム期間が終わった後、受信周期が終わるまで画像の表示を休止するという方法である。前記画像の表示休止期間を表示ブランキング期間という。以下、この同期方法を、同期法Ａと表記する。

表示ブランキング期間が大きい場合（ｔ（ｎ）が大きい場合）は画面のちらつきが著しくなるため、次に示す同期の方法をとる。表示動作は休止させずに連続して行い、あるフレーム期間で画像データを表示させている間、前記フレームの始まりの時点で画素内の記憶回路への書き込みが行われていない場合には、前記フレームの始まりから数えて始めにくる受信周期の画像データを、画素内の記憶回路に書き込み、前記受信周期が２つのフレーム期間にまたがっている場合には、前記２つのフレーム期間は同じ画像データを表示させるという方法である。以下、この同期方法を、同期法Ｂと表記する。また、ｔ（ｎ）が同期法Ａを用いても画面のちらつきが認識されないほど十分小さい場合であっても、同期法Ｂを用いることができる。

ここで、ある定数Ｔ_hを次のように定義する。上記２種類の同期方法のうち、ｔ（ｎ）がＴ_h以下の場合、同期法Ａを用い、ｔ（ｎ）がＴ_h以上の時は同期法Ｂを用いるとする。Ｔ_hの情報を、本発明の表示装置制御回路に組み込み、ｔ（ｎ）の大きさを判別して自動的に同期法Ａまたは同期法Ｂを選ぶようにしても良いし、外部スイッチから同期法Ａと同期法Ｂとを切り替えるようにしても良い。また、同期法Ａまたは同期法Ｂの何れか一方を用いるようにしても良い。

この場合、後述のように、同期法Ａを用いるほうが同期法Ｂを用いるよりも動画の残像を少なくすることができることから、動画が多用される場合は表示ブランキング期間による画面のちらつきをなくすために、フレーム周期や階調ビット数などを調整してｔ（ｎ）をなるべく小さくして、同期法Ａを用いるようにすることが好ましいが、高速な動画を必要としない場合は、同期法Ｂを用いても良い。また、受信の周期によってｔ（ｎ）がＴ_h以下になるようにフレーム期間を自動で変化させて同期法Ａを用いるようにしても良いし、あるフレーム期間の範囲を決めておいて、受信の周期によってｔ（ｎ）がＴ_h以下になるように前記フレーム期間の範囲内でフレーム期間を変化させて同期法Ａを用いるようにして、前記フレーム期間の範囲外にしなければｔ（ｎ）がＴ_h以下にならないような場合は同期法Ｂを用いるという動作を自動で行うようにしても良い。

図3、図4、図5は、受信される画像データの周期と、画素７１１の記憶装置に書き込まれた画像データを表示する周期との同期の方法を示したものである。ここで図3、図4、図5中のａは表示のタイミングを表し、ｂは画素に配置された記憶回路への画像データの書き込みタイミングを表す。

まず、同期法Ａを、図3を用いて具体的に説明する。図3（Ａ）は、ｎ＝１の場合を示しており、まずこの場合から説明する。まずフレーム期間Ｆ１で画素に配置された表示用の記憶回路に格納された画像データを表示させている間、画素に配置された書き込み用の記憶回路に画像データＡを書き込む。画像データを表示させている間は、図1の表示制御回路７０７は、書き込み制御回路７１８に、まだ表示途中であることを知らせる信号を、同期信号７２３を介して出力する。また、受信周期T_rの途中では書き込み制御回路７１８は、表示制御回路７０７に、まだ受信周期の途中であることを知らせる信号を、同期信号７２３を介して出力する。次に、１フレーム分の画像データが表示され終わると、表示制御回路７１８は１フレーム分の画像データを表示し終わったことを同期信号７２３により書き込み制御回路７１８に知らせるが、この時点ではまだ受信周期T_rは終わっていないので、表示制御回路７０７は休止状態となる（表示ブランキング期間８０１）。

次に受信周期T_rが終わると、書き込み制御回路７１８は、同期信号７２３を介して受信周期T_rが終わったことを表示制御回路７０７に知らせ、アドレスコントローラから出力されるアドレスを、アドレス制御信号を介して次のフレームで始めに書き込む画素のアドレスに設定する。表示制御回路７０７は、受信周期T_rが終わったことを認識し、表示制御バス７１５を通して画素内に配置された記憶回路のうち書き込み用の記憶回路を読み出し用に切り替え、読み出し用の記憶回路を書き込み用に切り替え、画像データＡを表示すべくフレーム期間Ｆ２を開始する。同時に書き込み制御回路７１８及びアドレスコントローラ７０３の制御のもとで、受信されてくるフレーム期間Ｆ３で表示するための画像データＢを前記書き込み用に切り替えた記憶回路へ書き込んでゆく。上記動作の繰り返しにより表示装置から画像データを表示させる。

次に、ｎ＝２の場合を図3（Ｂ）を用いて説明する。まずフレーム期間Ｆ１で画素に配置された表示用の記憶回路に格納された画像データを表示させている間、画素に配置された書き込み用の記憶回路に画像データＡを書き込む。画像データを表示させている間は、図1の表示制御回路７０７は、書き込み制御回路７１８に、まだ表示途中であることを知らせる信号を、同期信号７２３を介して出力する。また、受信周期の途中では書き込み制御回路７１８は、表示制御回路７０７に、まだ受信周期の途中であることを知らせる信号を、同期信号７２３を介して出力する。

次に、受信周期が終わると、書き込み制御回路７１８は受信周期が終わったことを同期信号７２３により表示制御回路７０７に知らせるが、この時点ではまだフレーム期間は終わっていない。そこで、書き込み制御回路７１８はアドレスコントローラから出力されるアドレスを、アドレス制御信号を介して次のフレームで始めに書き込む画素のアドレスに設定する。その後、休止状態（書き込みブランキング期間８０２）となり、次に入ってくる画像データＢは画素内の記憶回路には書き込まれず、破棄される（図3（Ｂ）中における書き込みランキング期間の部分）。次にフレーム期間Ｆ１が終わると、表示制御回路７０７は、同期信号７２３を介してフレーム期間が終わったことを書き込み制御回路７１８に知らせる。

表示制御回路７０７は、表示制御バス７１５を通して画素内に配置された記憶回路のうち書き込み用の記憶回路を読み出し用に切り替え、読み出し用の記憶回路を書き込み用に切り替え、画像データＡを表示すべくフレーム期間Ｆ２を開始する。同時に書き込み制御回路及びアドレスコントローラの制御のもとで、受信されてくるフレーム期間Ｆ３で表示するための画像データＢを前記書き込み用に切り替えた記憶回路へ書き込んでゆく。上記動作の繰り返しにより表示装置から画像データを表示させる。

次に、同期法Ｂを、図4を用いて具体的に説明する。まず、受信周期T_rがフレーム期間T_fよりも短い場合を図4（Ａ）を用いて説明する。まずフレーム期間Ｆ１で画素に配置された表示用の記憶回路に格納された画像データを表示させている間、画素に配置された書き込み用の記憶回路に画像データＡを書き込む。画像データを表示させている間は、図1の表示制御回路７０７は、書き込み制御回路７１８に、まだフレーム期間Ｆ１の途中であることを知らせる信号を、同期信号７２３を介して出力する。また、受信周期の途中では書き込み制御回路７１８は、表示制御回路７０７に、まだ同時に、画像データ書き込み期間であることを知らせる信号を、同期信号７２３を介して出力する。

次に、受信周期が終わると、書き込み制御回路７１８は受信周期が終わったことを同期信号７２３により表示制御回路７０７に知らせるが、この時点ではまだフレーム期間は終わっていない。そこで、書き込み制御回路７１８はアドレスコントローラから出力されるアドレスを、アドレス制御信号を介して次の受信周期で始めに書き込む画素のアドレスに設定する。その後、休止状態（書き込みブランキング期間）となり、次に入ってくる画像データＢは画素内の記憶回路には書き込まれず、破棄される（図4（Ａ）中の画像データB受信期間、画像データD受信期間、画像データF受信期間、画像データH受信期間の部分）。

また、書き込み制御回路７１８は、書き込みブランキング期間であることを同期信号により表示制御回路へ知らせておく。但し、図4（Ａ）の場合に限らず、あるフレーム期間内において、画素内記憶回路への書き込みを終えた後、書き込みブランキング期間に入った後は、たとえ受信期間が複数回入っても、前記フレーム期間が終わるまでは書き込みブランキング期間は続けられる。次にフレーム期間Ｆ１が終わると、表示制御回路７０７は、同期信号７２３を介して受信周期が終わったことを書き込み制御回路７１８に知らせる。

また、表示制御回路７０７は、フレーム期間Ｆ１が終了した直後の書き込み制御回路７１８の状態が休止状態（書き込みブランキング期間）であることを認識すると、表示制御バス７１５を通して画素内に配置された記憶回路のうち書き込み用の記憶回路を読み出し用に切り替え、読み出し用の記憶回路を書き込み用に切り替え、画像データＡを表示するためにフレーム期間Ｆ２を開始する。次に書き込み制御回路７１８は、画像データＣが受信される受信周期に入ると、書き込みブランキング期間を解除し、画像データＣを前記書き込み用に切り替えた記憶回路へ書き込んでゆくと同時に、画像データ書き込み期間であることを表示制御回路７０７に知らせておく。

次にフレーム期間Ｆ２が終わると、表示制御回路７０７は、同期信号７２３を介して受信周期が終わったことを書き込み制御回路７１８に知らせる。また、表示制御回路７０７は、フレーム期間Ｆ２が終了した直後の書き込み制御回路７１８の状態が画像データ書き込み期間であることを認識すると、画素内記憶回路の読み出し用を書き込み用に、書き込み用を読み出し用に切り替えず、フレーム期間Ｆ２で表示していた画素内記憶回路の内容をフレーム期間Ｆ３で再び表示する。次に、書き込み制御回路７１８は、画像データＣの受信が終了すると、休止状態（書き込みブランキング期間９０１）となり、休止状態（書き込みブランキング期間）であることを、同期信号を介して表示制御回路７０７に知らせておく。上記動作の繰り返しにより表示装置から画像データを表示させる。

図４（Ｂ）は、受信周期T_rがフレーム期間T_fよりも長い場合の受信と表示の同期タイミングを示したものであるが、表示装置制御回路の動作としては図6（Ａ）で示したものと同様である。

次に、図5を用いて、ｔ（ｎ）が十分小さい場合に同期法Ａを用いることの利点について説明する。図5は、ｔ（ｎ）のｎが２の場合を示している。図5（Ａ）は、同期法Ａを用いたときの受信と表示のタイミングを示したものであり、図5（Ｂ）は、同期法Ｂを用いたときの受信と表示のタイミングを示したものである。ここで、図5（Ａ）の場合と図5（Ｂ）の場合とで、フレーム期間と受信周期及び受信ブランキング期間１１０１の長さは等しいとする。図5（Ａ）の同期法Ａを用いた場合は、画像データ書き込み期間と書き込みブランキング期間１１０２が受信周期ごとに交互に繰り返され、１フレームごとに新しい画像データが更新されている。

一方図5（Ｂ）の同期法Ｂを用いた場合では、画像データB受信期間、画像データＤ受信期間、画像データＦ受信期間、画像データH受信期間、画像データＩ受信期間、および画像データK受信期間で示した期間は書き込みブランキング期間１１０２であるが、フレーム期間Ｆ５からフレーム期間Ｆ６への変化時では書き込みブランキング期間ではなく、画像データＩが画素内の記憶回路へ書き込まれている期間なので、Ｆ６ではＦ５と同じ画像データＧが表示されている。このように、前のフレームと同じデータを表示することが頻繁に起きた場合、例えば高速な動画を表示する場合などで残像が顕著になる。

本実施例では、本発明の表示装置に用いる画素部の一例を、図6を用いて説明する。図6は、図1中の画素７１１の回路構成を詳細に示したものである。この画素は、３ビットデジタル階調に対応したものである。１２２９は保持容量（Ｃｓ）、１２３０はＥＬ駆動用ＴＦＴ、１２３１はＥＬ素子、１２２８は電流供給線、１２０１、１２０２、１２０３はソース信号線であり、１２０４は行選択信号線、１２３５は列選択信号線、１２０５〜１２０７は表示制御信号線、１２０８〜１２１０及び１２３２〜１２３４は書き込み用ＴＦＴ、１２１１〜１２１３は読み出し用ＴＦＴである。記憶回路選択部は、書き込み選択用ＴＦＴ１２１４、１２１６、１２１８、１２２０、１２２２、１２２４および読み出し選択用ＴＦＴ１２１５、１２１７、１２１９、１２２１、１２２３、１２２５等を用いて構成される。１２２６および１２２７は、記憶回路選択信号線である。
なお、ソース信号線１２０１〜１２０３は、図1中の画像データバス７０１と同じものであり、表示制御信号線１２０５〜１２０７及び記憶回路選択信号線１２２６、１２２７は、図1中の表示制御信号バス７１５と同じものである。また、行選択信号線１２０４は図1中の行選択信号線７１４と同じものであり、列選択信号線１２３５は図1中の列選択信号線７１３と同じものである。

図6中の記憶回路Ａ１〜Ａ３の動作は、図7（Ａ）中の記憶回路Ａの動作で示され、図6中の記憶回路Ｂ１〜Ｂ３の動作は、図7（Ａ）の記憶回路Ｂの動作で示される。図7のフレーム期間Ａでは、記憶回路選択信号線１２２６は“１”に、記憶回路選択信号線１２２７は“０”となり、書き込み選択用ＴＦＴ１２１４、１２１８、１２２２、のソースとドレインは導通の状態となり、書き込み選択用ＴＦＴ１２１６、１２２０、１２２４のソースとドレインは非導通の状態となり、読み出し選択用ＴＦＴ１２１７、１２２１、１２２５導通の状態となり、読み出し選択用ＴＦＴ１２１５、１２１９、１２２３は非導通の状態となる。これにより、行選択信号線１２０４及び列選択信号線１２３５が“１”になった場合、すなわち、アドレスのデコードにより画素が選択された時にだけ、書き込み用ＴＦＴ１２０８〜１２１０及び１２３２〜１２３４が導通状態となり、ソース信号線１２０１〜１２０３から伝播してきた画像データがＡ１〜Ａ３の記憶回路に書き込まれる。

同時に、図7（Ｂ）に示す、１フレーム期間を複数のサブフレームに分割して表示させる方式（時間階調方式）を用いることにより、Ｔｓ１では、表示制御信号線１２０５にパルスが入力されて読み出し用ＴＦＴ１２１１が導通し、記憶回路Ｂ１に書き込まれている画像データがＥＬ駆動用ＴＦＴ１２３０のゲートへ送られ、ＥＬ駆動用ＴＦＴ１２３０がＮチャネルなら前記画像データの電位が“１”のとき、電流供給線１２２８から電流がＥＬ素子１２３１に流れ、発光する。Ｔｓ２では、表示制御信号線１２０６にパルスが入力されて読み出し用ＴＦＴ１２１２が導通し、記憶回路Ｂ２に書き込まれている画像データを表示する。Ｔｓ３では、表示制御信号線１２０７にパルスが入力されて読み出し用ＴＦＴ１２１３が導通し、記憶回路Ｂ３に書き込まれている画像データを表示する。すなわち、フレーム期間Ａでは、Ａ１〜Ａ３の記憶回路が書き込み用、Ｂ１〜Ｂ３の記憶回路が表示用の記憶回路となっている。

次に、フレーム期間Ｂに移行すると、記憶回路選択信号線１２２６および１２２７の電位が反転され、今度はＡ１〜Ａ３が表示用記憶回路となり、Ｂ１〜Ｂ３が書き込み用記憶回路となる。また、以前のフレーム期間の画像データを次のフレーム期間で再び表示させたい場合は、図7中のフレーム期間Ｃからフレーム期間Ｄへ移行するときのように、記憶回路選択信号線１２２６および１２２７の電位を反転させなければよい。

本実施例で示した画素内に配置された記憶回路Ａ１〜Ａ３及びＢ１〜Ｂ２は、スタティック型メモリ（ＳＲＡＭ）であるが、強誘電体メモリ（ＦｅＲＡＭ）でも良いし、ダイナミック型メモリ（ＤＲＡＭ）を用いて画素部を構成することも可能である。また、本実施例で用いた画素内のＴＦＴは全てＮチャネルとなっているが、画素内のＴＦＴのうち一部または全部をＰチャネルにしても良い。また、本実施例では保持容量１２２９は無くても良い。

本実施例では、本発明で用いる表示装置において、アドレスのデコード時間を高速にする方法を示す。図8は、本発明の表示装置に配置した行デコーダもしくは列デコーダの構造である。１４０８は本実施例で示すデコーダである。デコーダにはＮ個のアドレスラッチ用フリップフロップ回路が設けられ、画像データが入力される順に数えてｋ番目（ｋは自然数かつ０＜ｋ＜Ｎ＋１）のアドレスラッチ用フリップフロップ回路を第ｋのアドレスラッチ用フリップフロップ回路と表記する。

図8では、第１のアドレスラッチ用フリップフロップ回路が１４０９、第２のアドレスラッチ用フリップフロップ回路が１４１０、第３のアドレスラッチ用フリップフロップ回路が１４１１、第Ｎのアドレスラッチ用フリップフロップ回路が１４１２に相当する。図８には４つのアドレスラッチ用フリップフロップ回路しか記載していないが、実際にはＮ個のアドレスラッチ用フリップフロップ回路が設けられている。Ｎ個の各アドレスラッチ用フリップフロップには、クロック１４０６が入力されている。アドレスバス１４０５は、Ｍビット（Ｍは自然数）のビット幅を持っており、第１のアドレスラッチ用フリップフロップ１４０９に入力され、第１のアドレスラッチ用フリップフロップ１４０９から第１の内部アドレスバス１４１４が出力されている。

第ｋのアドレスラッチ用フリップフロップの出力を第ｋの内部アドレスバスとし、第ｋの内部アドレスバスのうちｍ_kビットほど分け、前記第ｋの内部アドレスバスから分岐させたｍ_kビットのビット幅をもつ信号をｍ_kビット内部アドレスバスと表記する。また、ｋ＝Ｎの場合は、第Ｎの内部アドレスバス全ビットをｍ_Nビット内部アドレスバスとする。よって、ｍ_Nビット内部アドレスバスとは表記せず、第Ｎの内部アドレスバスと表記する。上記第ｋの内部アドレスバスのうちｍ_kビット内部アドレスバスに相当しないビットは、第ｋ＋１のアドレスラッチ用フリップフロップに入力されている。よって、第ｋの内部アドレスバスのビット幅は、ｋが２以上の場合はＭ−（ｍ₁＋ｍ₂＋ｍ₃＋・・・・＋ｍ_k-1）と表現される。

また、デコーダ１４０８の内部には、Ｎ個のデコーダが設けられており、前記デコーダのうちｋ番目のデコーダにｍ_kビット内部アドレスバスが入力されており、このデコーダをｍ_kビットデコーダと表記する。ｍｋビットデコーダからは、２^m1×２^m2×２^m3×・・・・×２^mk個の信号が出力されている。また、デコーダにはＮ個のデコード信号ラッチ用フリップフロップ回路が設けられており、ｍ_kビットデコーダから出力された信号は全て、前記デコード信号ラッチ用フリップフロップ回路に入力されている。ｍ_kビットデコーダから出力された各信号が入力されるデコード信号ラッチ用フリップフロップ回路を、第ｋのデコード信号ラッチ用フリップフロップ回路と表記する。第ｋのデコード信号ラッチ用フリップフロップ回路からは、ｍ_k+1ビットデコーダへ２^m1×２^m2×２^m3×・・・・×２^mk個の信号が出力されている。

また、各デコード信号ラッチ用フリップフロップ回路には、クロック１４０６が入力されている。図8では、１４０１はｍ₁ビットデコーダ、１４０２はｍ₂ビットデコーダ、１４０３はｍ₃ビットデコーダ、１４０４はｍ_Nビットデコーダであり、１４２０は第１のデコード信号ラッチ用フリップフロップ回路、１４２１は第２のデコード信号ラッチ用フリップフロップ回路、１４２２は第（Ｎ−１）のデコード信号ラッチ用フリップフロップ回路、１４１４は第１の内部アドレスバス、１４１６は第２の内部アドレスバス、１４１８は第３の内部アドレスバス、１４１９は第Ｎの内部アドレスバス、１４１３はｍ₁ビット内部アドレスバス、１４１５はｍ₂ビット内部アドレスバス、１４１７はｍ₃ビット内部アドレスバスである。また、１４０７は画素部である。ｍ_Nビットデコーダからは２^m1×２^m2×２^m3×・・・・×２^mN個すなわち２^M個の信号線が画素部１４０７に入力されている。この信号線は、実施例１および発明の実施の形態で説明した、列選択信号線または行選択信号線と同様のものである。

次に、図8で示されるデコーダの動作を、図9を用いて説明する。はじめにアドレスラッチ用フリップフロップ回路及びデコード信号ラッチ用フリップフロップ回路の動作について説明する。アドレスラッチ用フリップフロップ回路及びデコード信号ラッチ用フリップフロップ回路は、クロック１４０６により制御される。アドレスラッチ用フリップフロップ回路及びデコード信号ラッチ用フリップフロップ回路は、クロック１４０６の電位が変化しない時は、アドレスラッチ用フリップフロップ回路またはデコード信号ラッチ用フリップフロップ回路の出力電位は保持されているが、クロック１４０６の電位が“０”から“１”（立ち上がり）に変化する時、もしくはクロック１４０６の電位が“１”から“０”に変化する時（立ち下がり）、アドレスラッチ用フリップフロップ回路またはデコード信号ラッチ用フリップフロップ回路は出力電位を入力電位に更新される。本実施例ではクロック１４０６の電位が“１”から“０”に変化する時、アドレスラッチ用フリップフロップ回路またはデコード信号ラッチ用フリップフロップ回路は出力電位を入力電位に更新されるものとして説明するが、クロック１４０６の電位が“０”から“１”に変化する時、アドレスラッチ用フリップフロップ回路またはデコード信号ラッチ用フリップフロップ回路は出力電位を入力電位に更新されるようにしても良い。

まずクロックに同期してアドレスが入力されるとき、立下りから新しいアドレスが入力されるまでの遅延時間ｔ_ainは、発明の実施の形態で説明した図2のｔ_acountに、アドレスがアドレスカウンターから出力されてデコーダに到達するまでの遅延時間を加えたものである。Ｔ１の始めにアドレスバスからＡ１が第１のアドレスラッチ用フリップフロップ回路に入力されると、次のクロックの立下り時（Ｔ１からＴ２への移行時）に第１の内部アドレスバスの電位はＡ１に更新される。同時にアドレスバスにＡ２の電位が入力される。このとき、Ａ１のうちｍ₁ビット分はｍ₁ビットアドレスバスに分かれ、ｍ₁ビットデコーダにより前記ｍ₁ビットアドレスがデコードされ、ｍ₁ビットデコーダの出力電位がＡＤ１１となり、第１のデコード信号ラッチ用フリップフロップ回路に入力される。このとき第１のデコード信号ラッチ用フリップフロップ回路によるデコードに要する時間をｔ_D1とする。ｔ_D1は、クロック周期以内でなければならない。

次のクロックの立下り時（Ｔ２からＴ３への移行時）には、第１の内部アドレスバスの電位Ａ１のうち、分岐によりｍ₁ビット分省かれたデータＡ１２が第２のアドレスラッチ用フリップフロップ回路から第２の内部アドレスバスへ出力され、第２の内部アドレスバスのうちｍ₂ビットアドレスが分岐してｍ₂ビットデコーダに入力される。同時に第１のデコード信号ラッチ用フリップフロップ回路の出力電位はＡＤ１１に更新され、前記更新された第１のデコード信号ラッチ用フリップフロップ回路の出力はｍ₂ビットデコーダに入力され、前記ｍ₂ビットデコーダに入力されたｍ₂ビットアドレスと合わせてデコードされ、ｍ₂ビットデコーダはデコード結果得られた電位ＡＤ２２を第２のデコード信号ラッチ用フリップフロップ回路に入力する。このとき、ｍ₂ビットデコーダによるデコードに要する時間をｔ_D2とする。同時にアドレスＡ３がアドレスバスに入力される。以上の動作を繰り返していくと、Ｔ（Ｎ＋１）でアドレスＡ１の全ビットデコードした後の電位ＡＤＮ１が第Ｎのデコード信号ラッチ用フリップフロップ回路から画素部へ出力される。

一般に、ｍ_kビットデコーダが入力データをデコードする時間をｔ_Dkとすると、ｔ_Dkはクロック周期未満であればよい。本実施例を用いずにデコードを行うと、デコード時間は発明の実施の形態で説明した画素内記憶回路への書き込みタイミング図2によると、ｔ_acがｔ_Dkの全てのｋについての和すなわちｔ_D1＋ｔ_D2＋・・・・＋ｔ_DNとほぼ同等の大きさとなり、画素内記憶回路への書き込みの時間的制限が本実施例を用いた場合に比べてきつくなり、この問題は特に画素部が大型化した場合顕著になる。

本実施例において、アドレスラッチ用フリップフロップ回路及びデコード信号ラッチ用フリップフロップ回路は、クロック１４０６の電位が“１”の時は、アドレスラッチ用フリップフロップ回路またはデコード信号ラッチ用フリップフロップ回路の出力電位は保持されているが、クロック１４０６の電位が“０”の時、アドレスラッチ用フリップフロップ回路またはデコード信号ラッチ用フリップフロップ回路は出力電位を入力電位に更新されるようにしても良い。

また、アドレスラッチ用フリップフロップ回路及びデコード信号ラッチ用フリップフロップ回路は、クロック１４０６の電位が“０”の時は、アドレスラッチ用フリップフロップ回路またはデコード信号ラッチ用フリップフロップ回路の出力電位は保持されているが、クロック１４０６の電位が“１”の時、アドレスラッチ用フリップフロップ回路またはデコード信号ラッチ用フリップフロップ回路は出力電位を入力電位に更新されるようにしても良い。

また、偶数番目のアドレスラッチ用フリップフロップ回路及び奇数番目のデコード信号ラッチ用フリップフロップ回路はクロック１４０６の電位が“０”の出力電位が入力電位に更新されるようにして、奇数番目のアドレスラッチ用フリップフロップ回路及び偶数番目のデコード信号ラッチ用フリップフロップ回路はクロック１４０６の電位が“１”の出力電位が入力電位に更新されるように回路を構成しても良い。

また、偶数番目のアドレスラッチ用フリップフロップ回路及び奇数番目のデコード信号ラッチ用フリップフロップ回路はクロック１４０６の電位が“１”の出力電位が入力電位に更新されるようにして、奇数番目のアドレスラッチ用フリップフロップ回路及び偶数番目のデコード信号ラッチ用フリップフロップ回路はクロック１４０６の電位が“０”の出力電位が入力電位に更新されるように回路を構成しても良い。この場合、ｔＤｋの大きさはクロックの半分の周期以下である必要がある。

また、ｍ_Nビットデコーダの出力にデコード信号ラッチ用フリップフロップ回路を設けても良い。また、必要がなければ、上記に示す方法でアドレスを分割してデコードを行わなくても良い。本実施例は、実施例１と組み合わせて用いることができる。

本実施例では、表示装置の全画面をいくつかの区分に分け、必要な区分にだけ受信された画像データを更新するようにし、さらにアドレスコントローラによるアドレスのカウント方法を制御し、拡大、縮小、回転、反転などの画像処理をほどこすようにする方法を示す。

図10は、本実施例を示したものである。表示装置制御回路１６００には、画像データバス１６０１と、アドレスバス１６０２と、アドレスコントローラ１６０３と、同期クロック１６０４と、アドレスラッチ回路１６０５と、画像データラッチ回路１６０６と、表示制御回路１６０７と、表示制御バス１６１１と、アドレス書き込み制御信号１６１２と、書き込み制御回路１６１３と、アドレス制御信号１６１４と、画像データ書き込み制御信号１６１５と、同期信号１６２４と、画像処理制御レジスタ１６１６と、画像処理制御信号１６２５が設けられ、表示装置１６０８には、行デコーダ１６０９と列デコーダ１６１０と、画素部１６２３が設けられている。１６００〜１６１５及び同期信号１６２４と画素部１６２３は発明の実施の形態で示した図1のものと同様である。また、表示装置及び表示装置制御回路の外部には、表示装置インターフェース１６２２が設けられている。また、ホストバス１６２１によりＣＰＵ１６１７、メモリ１６１８、Ｉ/Ｏインターフェース１６１９、表示装置インターフェース１６２２とデータのやり取りが行われる。図10で示した電子回路は、Ｉ/Ｏインターフェースを介してＩ/Ｏバス１６２０より外部の周辺機器１６２６とデータのやり取りが行われる。

次に、図10に示した回路による表示装置の制御方法を説明する。まず、全画素をいくつかの区分に分割し、それぞれの画素区分にアドレスを割り当てる。画像処理制御レジスタ１６１６は、ＣＰＵ１６１７またはメモリ１６１８またはＩ/Ｏバス１６２０を介した外部装置から、更新したい画素区分のアドレスを指定する。ただし、前記画素区分のうち複数の画素区分を結合したり、離散した画素区分を指定することもできる。

画素区分の大きさに応じてアドレスコントローラ１６０３が、受信された画像データの書き込み時のアドレスのカウントの仕方は自動的に変えることができ、例えば画素区分の画素の数が全画素の半分のときは、２画素の画像データが受信されるごとに１つのアドレスが加算される。このとき、前記２画素のデータが受信されるとき、不要な１画素の画像データは画素内記憶回路へ書き込まないように表示制御回路１６０７が制御する。

また、１個または複数個の画素区分で表示される画像を静止させたい場合には、画像処理制御信号１６２５を介して、画像処理レジスタに画像を静止させる情報と、複数個または１個の画素区分のアドレス情報が保持され、複数個または１個の画素区分には画像データを書き込まないようにすることができる。

また、１個または複数個の画素区分で表示される画像の拡張、縮小、反転、回転などの画像処理をさせたい場合には、画像処理制御信号１６００を介して、画像処理レジスタに拡張、縮小、反転、回転などの画像処理をさせる情報と、複数個または１個の画素区分のアドレス情報が保持され、指定された複数個または１個の画素区分のアドレスのカウントの仕方を変えることにより、拡張、縮小、反転、回転などの画像処理を行うことができる。このように、必要な画素区分にしか画像データを表示装置に転送しなくても良く、低消費電力化が見込まれる。本実施例は、実施例１及び実施例２と組み合わせて用いることができる。

本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図11に示す。

図11（Ａ）は表示装置であり、筐体１７０１、支持台１７０２、表示部１７０３を含む。本発明は表示部１７０３を有する表示装置に適用が可能である。

図11（Ｂ）はビデオカメラであり、本体１７１１、表示部１７１２、音声入力１７１３、操作スイッチ１７１４、バッテリー１７１５、受像部１７１６などによって構成されている。本発明は表示部１７１２を有する表示装置に適用が可能である。

図11（Ｃ）はパーソナルコンピュータであり、本体１７２１、筐体１７２２、表示部１７２３、キーボード１７２４などによって構成されている。本発明は表示部１７２３を有する表示装置に適用が可能である。

図11（Ｄ）は携帯情報端末であり、本体１７３１、スタイラス１７３２、表示部１７３３、操作ボタン１７３４、外部インターフェイス１７３５などによって構成されている。本発明は表示部１７３３を有する表示装置に適用が可能である。

図11（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１７４１、表示部１７４２、操作スイッチ１７４３、１７４４などによって構成されている。本発明は表示部１７４２を有する表示装置に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。

図11（Ｆ）はデジタルカメラであり、本体１７５１、表示部（Ａ）１７５２、接眼部１７５３、操作スイッチ１７５４、表示部（Ｂ）１７５５、バッテリー１７５６などによって構成されている。本発明は表示部（Ａ）１７５２および表示部（Ｂ）１７５５を有する表示装置に適用が可能である。

図11（Ｇ）は携帯電話であり、本体１７６１、音声出力部１７６２、音声入力部１７６３、表示部１７６４、操作スイッチ１７６５、アンテナ１７６６などによって構成されている。本発明は表示部１７６４を有する表示装置に適用が可能である。

これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

本実施例は、実施の形態及び実施例１乃至実施例３と自由に組み合わせて実施することが可能である。

本発明の表示装置及び表示装置制御回路の回路構成を示した図。本発明を用いた表示装置制御回路の、画素に配置された記憶回路へ書き込みを行うためのタイミングチャート本発明に用いる画像データの受信と表示との同期方法を示した図。本発明に用いる画像データの受信と表示との同期方法を示した図。本発明に用いる画像データの受信と表示との同期方法を示した図。複数の記憶回路を内部に有する画素の詳細な図。画素内部に配置された複数の記憶回路の１フレームごとの動作を示したタイミングチャート。高速にアドレスをデコードできるデコーダの回路構成を示した図。高速にアドレスをデコードできるデコーダの動作のタイミングチャート。本発明を用いて画像処理を行う回路の回路構成を示した図。本発明の表示装置及び表示装置制御回路を適用した電子機器の例を示す図。従来の表示装置の全体の回路構成を簡略に示す図。従来の表示装置のソース信号線駆動回路の回路構成例を示す図。従来の表示装置の画素部の拡大図。表示装置における時間階調方式のタイミングを示す図。従来の時間階調方式を用いた表示装置の制御回路構成を示す図。受信された画像データと時間階調方式を用いた表示装置に入力する画像データフォーマットを示した図。

Claims

第１の記憶回路及び第２の記憶回路を含む複数の画素と、
前記複数の画素に電気的に接続され、前記第１の記憶回路又は前記第２の記憶回路のデータが更新される前記複数の画素の少なくとも一を選択するデコーダと、
アドレスバスを介して前記デコーダに電気的に接続され、アドレス書き込み制御信号に応じて前記アドレスバスの電位を保持又は更新することで前記デコーダにおける画素の選択を制御するアドレスラッチ回路と、
画像データバスを介して前記複数の画素に電気的に接続され、画像データ書き込み制御信号に応じて前記画像データバスの電位を保持又は更新することで前記デコーダによって選択された画素における前記第１の記憶回路又は前記第２の記憶回路のデータを更新する画像データラッチ回路と、
前記アドレスラッチ回路及び前記画像データラッチ回路に電気的に接続された書き込み制御回路と、
前記複数の画素のそれぞれに電気的に接続され、前記複数の画素のそれぞれにおいて前記第１の記憶回路又は前記第２の記憶回路のデータに基づいて行われる表示を制御し、且つ前記書き込み制御回路に電気的に接続された表示制御回路と、を有し、
外部から第１の画像データが入力されるタイミングで、前記書き込み制御回路が前記アドレス書き込み制御信号を出力することにより前記アドレスラッチ回路及び前記デコーダを介して対象画素を選択し、且つ、前記書き込み制御回路が前記画像データ書き込み制御信号を出力することにより前記画像データラッチ回路を介して前記対象画素の前記第１の記憶回路のデータを前記第１の画像データに更新し、
前記対象画素において前記第１の画像データを用いた表示が行われている間において、
外部から第２の画像データが入力されるタイミングで、前記書き込み制御回路が前記アドレス書き込み制御信号を出力することにより前記アドレスラッチ回路及び前記デコーダを介して前記対象画素を選択し、且つ、前記書き込み制御回路が前記画像データ書き込み制御信号を出力することにより前記画像データラッチ回路を介して前記対象画素の前記第２の記憶回路のデータを前記第２の画像データに更新し、
且つ、前記書き込み制御回路が受信周期の途中であることを知らせる信号を前記表示制御回路に出力し、且つ、前記表示制御回路が表示途中であることを知らせる信号を前記書き込み制御回路に出力し、
前記受信周期の途中に、前記表示制御回路が１フレーム分の表示が終わったことを知らせる信号を前記書き込み制御回路に出力した場合に、前記対象画素において、表示が休止され又は前記第１の画像データを用いた表示が連続して行われ、
前記表示制御回路が１フレーム分の表示が終わったことを知らせる信号を前記書き込み制御回路に出力し、且つ、前記書き込み制御回路が前記受信周期が終わったことを知らせる信号を前記表示制御回路に出力した後に、前記対象画素において前記第２の画像データを用いた表示が行われる表示装置。
請求項１において、
前記複数の画素のそれぞれが、発光素子を有し、
前記表示制御回路が、前記第１の記憶回路のデータを用いて前記発光素子を発光させる手段と、前記第２の記憶回路のデータを用いて前記発光素子を発光させる手段とを有する表示装置。
請求項１又は請求項２において、
前記第１の記憶回路のデータを用いて表示を行う期間の長さと、前記第２の記憶回路のデータを用いて表示を行う期間の長さとが異なる表示装置。