JP4364727B2 - 発光装置の駆動方法 - Google Patents

Description

本発明は、基板上に形成されたＥＬ素子を、該基板とカバー材の間に封入したＥＬパネルと、その駆動方法に関する。また、該ＥＬパネルにＩＣを実装したＥＬモジュールと、その駆動方法に関する。なお本明細書において、ＥＬパネル及びＥＬモジュールを発光装置と総称する。本発明はさらに、該駆動方法によって表示を行う発光装置を用いた電子機器に関する。

ＥＬ素子は、自ら発光するため視認性が高く、液晶ディスプレイ（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年、ＥＬ素子を用いた発光装置はＣＲＴやＬＣＤに代わる表示装置として注目されている。

ＥＬ素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置では、どちらの発光を用いていても良い。

なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。

また本明細書において、ＥＬ素子が発光することを、ＥＬ素子が駆動すると呼ぶ。また、本明細書中では、陽極、ＥＬ層及び陰極で形成される発光素子をＥＬ素子と呼ぶ。

ところで、ＥＬ素子を有する発光装置の駆動方法には、主にアナログ駆動とデジタル駆動とがある。特にデジタル駆動は、放送電波のデジタル化に対応して、画像情報を有するデジタルのビデオ信号（デジタルビデオ信号）を、アナログに変換せずにそのまま用いて画像を表示することが可能なため、有望視されている。

デジタルビデオ信号が有する２値の電圧により階調表示を行う方法として、面積分割駆動法と、時間分割駆動法とが挙げられる。

面積分割駆動法とは、１画素を複数の副画素に分割し、各副画素を独立にデジタルビデオ信号に基づいて駆動することによって、階調表示を行う駆動法である。この面積分割駆動法は、１画素が複数の副画素に分割されていなければならず、さらに各副画素を独立して駆動するために、各副画素にそれぞれ対応する画素電極を設ける必要がある。そのために画素の構造が複雑になるという不都合が生じる。

一方、時間分割駆動法とは、画素の点灯する長さを制御することで階調表示を行う駆動法である。具体的には、１フレーム期間を複数のサブフレーム期間に分割する。そして、各サブフレーム期間において、デジタルビデオ信号により各画素が点灯するかしないかが選択される。１フレーム期間中に出現する全てのサブフレーム期間の内、画素が点灯したサブフレーム期間の長さを積算することで、該画素の階調が求められる。

一般的に、有機ＥＬ材料は液晶などに比べて応答速度が速いため、ＥＬ素子は時間分割駆動に適している。

以下に、時間分割駆動で駆動する一般的な発光装置の画素の構成について、図２５を用いて説明する。

図２５に、一般的な発光装置の画素９００４の回路図を示す。画素９００４は、ソース信号線９００５の１つと、電源供給線９００６の１つと、ゲート信号線９００７の１つとを有している。また画素９００４はスイッチング用ＴＦＴ９００８とＥＬ駆動用ＴＦＴ９００９とを有している。スイッチング用ＴＦＴ９００８のゲート電極は、ゲート信号線９００７に接続されている。スイッチング用ＴＦＴ９００８のソース領域とドレイン領域は、一方がソース信号線９００５に、もう一方がＥＬ駆動用ＴＦＴ９００９のゲート電極及び各画素が有するコンデンサ９０１０にそれぞれ接続されている。

コンデンサ９０１０はスイッチング用ＴＦＴ９００８が非選択状態（オフ状態）にある時、ＥＬ駆動用ＴＦＴ９００９のゲート電圧（ゲート電極とソース領域間の電位差）を保持するために設けられている。

また、ＥＬ駆動用ＴＦＴ９００９のソース領域は電源供給線９００６に接続され、ドレイン領域はＥＬ素子９０１１に接続される。電源供給線９００６はコンデンサ９０１０に接続されている。

ＥＬ素子９０１１は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。陽極がＥＬ駆動用ＴＦＴ９００９のドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極がＥＬ駆動用ＴＦＴ９００９のドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。

ＥＬ素子９０１１の対向電極には対向電位が与えられている。また電源供給線９００６には電源電位が与えられている。電源電位と対向電位は、表示装置の外付けのＩＣに設けられた電源によって与えられる。

次に、図２５に示した画素の動作について説明する。

ゲート信号線９００７に入力された選択信号によって、スイッチング用ＴＦＴ９００８がオンの状態になり、ソース信号線９００５に入力された画像情報を有するデジタル信号（以下、デジタルビデオ信号と呼ぶ）が、スイッチング用ＴＦＴ９００８を介してＥＬ駆動用ＴＦＴ９００９のゲート電極に入力される。

ＥＬ駆動用ＴＦＴ９００９のゲート電極に入力されたデジタルビデオ信号が有する、１または０の情報によって、ＥＬ駆動用ＴＦＴ９００９のスイッチングが制御される。

ＥＬ駆動用ＴＦＴ９００９がオフになる場合、電源供給線９００６の電位がＥＬ素子９０１１の有する画素電極に与えられないので、ＥＬ素子９０１１は発光しない。またＥＬ駆動用ＴＦＴ９００９がオンになる場合、電源供給線９００６の電位がＥＬ素子９０１１の有する画素電極に与えられ、ＥＬ素子９０１１が発光する。

各画素において上記動作が行われることで画像が表示される。

しかし上記動作により表示を行う発光装置では、外気温やＥＬパネル自身が発する熱等によりＥＬ素子が有するＥＬ層の温度が変化すると、その温度変化に伴いＥＬ素子の輝度も変化する。図２６に、ＥＬ層の温度を変化させたときの、ＥＬ素子の電圧電流特性の変化を示す。ＥＬ層の温度が低くなるとＥＬ素子に流れる電流が小さくなる。逆に、ＥＬ層の温度が高くなるとＥＬ素子に流れる電流は大きくなる。

ＥＬ素子に流れる電流が小さければ小さいほど、ＥＬ素子の輝度は低くなる。またＥＬ素子に流れる電流が大きければ大きいほど、ＥＬ素子の輝度は高くなる。よって、ＥＬ素子に印加する電圧が一定でも、温度によってＥＬ層に流れる電流の大きさが変わるため、ＥＬ素子の輝度も変化してしまう。

また、ＥＬ材料によって、温度変化における輝度の変化の割合が異なる。よって、カラー表示において、各色毎に異なるＥＬ材料を有するＥＬ素子を設けた場合、温度によって各色のＥＬ素子の輝度がバラバラに変化することで、所望の色が得られないということが起こりうる。

上述した問題に鑑み、温度変化に左右されずに一定の輝度を得ることができる発光装置及びその駆動方法の考案が所望されていた。

本発明者は、ＥＬ素子の輝度を電圧によって制御するのではなく、電流によって制御することで、温度によるＥＬ素子の輝度の変化を防ぐことを考えた。

ＥＬ素子に一定の電流を流すために、ＥＬ素子に流れる電流の大きさを制御するＴＦＴを飽和領域で動作させ、かつ該ＴＦＴのドレイン電流を一定にした。なおＴＦＴを飽和領域で動作させるには、以下の式１を満たせば良い。ただしＶ_GSはゲート電極とソース領域間の電位差であり、Ｖ_THは閾値、Ｖ_DSはドレイン領域とソース領域の電位差である。

Ｉ_DSをＴＦＴのドレイン電流（チャネル形成領域に流れる電流値）、μをＴＦＴの移動度、Ｃ₀を単位面積あたりのゲート容量、Ｗ／Ｌをチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比、Ｖ_THを閾値、μを移動度とすると、飽和領域において以下の式２が成り立つ。

式２からわかるように、飽和領域においてドレイン電流Ｉ_DSはＶ_DSによってほとんど変化せず、Ｖ_GSのみによって定まる。よって、電流値Ｉ_DSが一定になるようにＶ_GSの値を定めておけば、ＥＬ素子に流れる電流の大きさは一定になる。ＥＬ素子の輝度はＥＬ素子に流れる電流にほぼ正比例するので、温度によるＥＬ素子の輝度の変化を防ぐことができる。

以下に、本発明の構成を示す。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、ＥＬ素子と、ソース信号線と、電源供給線とが設けられた画素を複数有する発光装置であって、
前記第３のＴＦＴと前記第４のＴＦＴは、ゲート電極が接続されており、
前記第３のＴＦＴのソース領域とドレイン領域は、一方は前記ソース信号線に、もう一方は前記第１のＴＦＴのドレイン領域に接続されており、
前記第４のＴＦＴのソース領域とドレイン領域は、一方は前記第１のＴＦＴのドレイン領域に、もう一方は前記第１のＴＦＴのゲート電極に接続されており、
前記第１のＴＦＴのソース領域は前記電源供給線に、ドレイン領域は前記第２のＴＦＴのソース領域に接続されており、
前記第２のＴＦＴのドレイン領域は、前記ＥＬ素子が有する２つの電極のうちのいずれか一方に接続されていることを特徴とする発光装置が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、ＥＬ素子と、ソース信号線と、第１のゲート信号線と、第２のゲート信号線と、電源供給線とが設けられた画素を複数有する発光装置であって、
前記第３のＴＦＴと前記第４のＴＦＴは、共にゲート電極が前記第１のゲート信号線に接続されており、
前記第３のＴＦＴのソース領域とドレイン領域は、一方は前記ソース信号線に、もう一方は前記第１のＴＦＴのドレイン領域に接続されており、
前記第４のＴＦＴのソース領域とドレイン領域は、一方は前記第１のＴＦＴのドレイン領域に、もう一方は前記第１のＴＦＴのゲート電極に接続されており、
前記第１のＴＦＴのソース領域は前記電源供給線に、ドレイン領域は前記第２のＴＦＴのソース領域に接続されており、
前記第２のＴＦＴのドレイン領域は、前記ＥＬ素子が有する２つの電極のうちのいずれか一方に接続されており、
前記第２のＴＦＴのゲート電極は前記第２のゲート信号線に接続されていることを特徴とする発光装置が提供される。

本発明によって、
ＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
前記ＴＦＴは飽和領域で動作しており、
第１の期間において、ビデオ信号によって前記ＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記ＴＦＴのＶ_GSが制御され、
第２の期間において、前記ＴＦＴのＶ_GSは保持されており、かつ前記ＴＦＴを介して前記ＥＬ素子に所定の電流が流れることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
ＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
前記ＴＦＴは飽和領域で動作しており、
第１の期間において、ビデオ信号によって前記ＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記ＴＦＴのＶ_GSが制御され、
第２の期間において、前記Ｖ_GSによって前記ＴＦＴのチャネル形成領域に流れる電流が、前記ＥＬ素子に流れることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
前記第１のＴＦＴは飽和領域で動作しており、
第１の期間において、ビデオ信号によって前記第１のＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記第１のＴＦＴのＶ_GSが制御され、
第２の期間において、前記第１のＴＦＴのＶ_GSは保持されており、かつ前記第１のＴＦＴ及び前記第２のＴＦＴを介して前記ＥＬ素子に所定の電流が流れることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
前記第１のＴＦＴは飽和領域で動作しており、
第１の期間において、ビデオ信号によって前記第１のＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記第１のＴＦＴのＶ_GSが制御され、
第２の期間において、前記Ｖ_GSによって前記第１のＴＦＴのチャネル形成領域に流れる電流が、前記第２のＴＦＴを介して前記ＥＬ素子に流れることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
ＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
前記ＴＦＴは飽和領域で動作しており、
第１の期間において、ビデオ信号によって前記ＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記ＴＦＴのＶ_GSが制御され、
第２の期間において、前記ＴＦＴのＶ_GSは保持されており、かつ前記ＴＦＴを介して前記ＥＬ素子に所定の電流が流れ、
第３の期間において、前記ＥＬ素子に電流が流れないことを特徴とする発光装置の駆動方法が提供される。

本発明によって、
ＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
前記ＴＦＴは飽和領域で動作しており、
第１の期間において、ビデオ信号によって前記ＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記ＴＦＴのＶ_GSが制御され、
第２の期間において、前記Ｖ_GSによって前記ＴＦＴのチャネル形成領域に流れる電流が、前記ＥＬ素子に流れ、
第３の期間において、前記ＥＬ素子に電流が流れないことを特徴とする発光装置の駆動方法が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
前記第１のＴＦＴは飽和領域で動作しており、
第１の期間において、ビデオ信号によって前記第１のＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記第１のＴＦＴのＶ_GSが制御され、
第２の期間において、前記第１のＴＦＴのＶ_GSは保持されており、かつ前記第１のＴＦＴ及び前記第２のＴＦＴを介して前記ＥＬ素子に所定の電流が流れ、
第３の期間において、前記第２のＴＦＴがオフになることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
前記第１のＴＦＴは飽和領域で動作しており、
第１の期間において、ビデオ信号によって前記第１のＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記第１のＴＦＴのＶ_GSが制御され、
第２の期間において、前記Ｖ_GSによって前記第１のＴＦＴのチャネル形成領域に流れる電流が、前記第２のＴＦＴを介して前記ＥＬ素子に流れ、
第３の期間において、前記第２のＴＦＴがオフになることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
第１の期間において、前記第３のＴＦＴと前記第４のＴＦＴとによって、前記第１のＴＦＴのゲート電極とドレイン領域とが接続され、かつ、ビデオ信号によって前記第１のＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記第１のＴＦＴのＶ_GSが制御され、
第２の期間において、前記第１のＴＦＴのＶ_GSは保持され、かつ前記第１のＴＦＴを介して前記ＥＬ素子に所定の電流が流れることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
第１の期間において、前記第３のＴＦＴと前記第４のＴＦＴとによって、前記第１のＴＦＴのゲート電極とドレイン領域とが接続され、かつ、ビデオ信号によって前記第１のＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記第１のＴＦＴのＶ_GSが制御され、
第２の期間において、前記Ｖ_GSによって前記第１のＴＦＴのチャネル形成領域に流れる電流が、前記第２のＴＦＴを介して前記ＥＬ素子に流れることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
前記第１のＴＦＴのソース領域には一定の電位が与えられており、
第１の期間において、前記第３のＴＦＴと前記第４のＴＦＴを介して、前記第１のＴＦＴのゲート電極とドレイン領域にビデオ信号が入力され、
第２の期間において、前記ビデオ信号の電位によって、前記第１のＴＦＴ及び前記第２のＴＦＴを介して前記ＥＬ素子に所定の電流が流れることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
第１の期間において、前記第３のＴＦＴと前記第４のＴＦＴとによって、前記第１のＴＦＴのゲート電極とドレイン領域とが接続され、かつ、ビデオ信号によって前記第１のＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記第１のＴＦＴのＶ_GSが制御され、
第２の期間において、前記第１のＴＦＴのＶ_GSは保持され、かつ前記第１のＴＦＴを介して前記ＥＬ素子に所定の電流が流れ、
第３の期間において、前記第２のＴＦＴがオフになることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
第１の期間において、前記第３のＴＦＴと前記第４のＴＦＴとによって、前記第１のＴＦＴのゲート電極とドレイン領域とが接続され、かつ、ビデオ信号によって前記第１のＴＦＴのチャネル形成領域に流れる電流の大きさが制御され、
前記電流によって前記第１のＴＦＴのＶ_GSが制御され、
第２の期間において、前記Ｖ_GSによって前記第１のＴＦＴのチャネル形成領域に流れる電流が、前記第２のＴＦＴを介して前記ＥＬ素子に流れ、
第３の期間において、前記第２のＴＦＴがオフになることを特徴とする発光装置の駆動方法が提供される。

本発明によって、
第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、ＥＬ素子とが設けられた画素を複数有する発光装置の駆動方法であって、
前記第１のＴＦＴのソース領域には一定の電位が与えられており、
第１の期間において、前記第３のＴＦＴと前記第４のＴＦＴを介して、前記第１のＴＦＴのゲート電極とドレイン領域にビデオ信号が入力され、
第２の期間において、前記ビデオ信号の電位によって、前記第１のＴＦＴ及び前記第２のＴＦＴを介して前記ＥＬ素子に所定の電流が流れ、
第３の期間において、前記第２のＴＦＴがオフになることを特徴とする発光装置の駆動方法が提供される。

本発明は、前記第３のＴＦＴと前記第４のＴＦＴの極性が同じであることを特徴としていても良い。

上述した構成によって、本発明の発光装置は温度変化に左右されずに一定の輝度を得ることができる。また、カラー表示において、各色毎に異なるＥＬ材料を有するＥＬ素子を設けた場合でも、温度によって各色のＥＬ素子の輝度がバラバラに変化して所望の色が得られないということを防ぐことができる。

（実施の形態１）
図１に本発明の画素の構成を示す。

図１に示す画素１０１は、ソース信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、書き込み用ゲート信号線Ｇａｊ（Ｇａ１〜Ｇａｙのうちの１つ）、表示用ゲート信号線Ｇｂｊ（Ｇｂ１〜Ｇｂｙのうちの１つ）及び電源供給線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。

なおソース信号線と電源供給線の数は必ずしも同じであるとは限らない。また、書き込み用ゲート信号線と、表示用ゲート信号線の数は必ずしも同じであるとは限らない。またこれらの配線を必ず全て有していなくとも良く、これらの配線の他に、別の異なる配線が設けられていても良い。

また画素１０１は、第１スイッチング用ＴＦＴ１０２、第２スイッチング用ＴＦＴ１０３、電流制御用ＴＦＴ１０４、ＥＬ駆動用ＴＦＴ１０５、ＥＬ素子１０６及びコンデンサ１０７を有している。

第１スイッチング用ＴＦＴ１０２と第２スイッチング用ＴＦＴ１０３のゲート電極は、共に書き込み用ゲート信号線Ｇａｊに接続されている。

なお、本明細書において接続とは、特に記載のない限り電気的な接続を意味する。

第１スイッチング用ＴＦＴ１０２のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方はＥＬ駆動用ＴＦＴ１０５のソース領域に接続されている。また第２スイッチング用ＴＦＴ１０３のソース領域とドレイン領域は、一方はＥＬ駆動用ＴＦＴ１０５のソース領域に、もう一方は電流制御用ＴＦＴ１０４のゲート電極に接続されている。

つまり、第１スイッチング用ＴＦＴ１０２のソース領域とドレイン領域のいずれか一方と、第２スイッチング用ＴＦＴ１０３のソース領域とドレイン領域のいずれか一方とは、接続されている。

電流制御用ＴＦＴ１０４のソース領域は電源供給線Ｖｉに、ドレイン領域はＥＬ駆動用ＴＦＴ１０５のソース領域に接続されている。

なお本明細書では、ｎチャネル型トランジスタのソース領域に与えられる電圧は、ドレイン領域に与えられる電圧よりも低いものとする。また、ｐチャネル型トランジスタのソース領域に与えられる電圧は、ドレイン領域に与えられる電圧よりも高いものとする。

ＥＬ駆動用ＴＦＴ１０５のゲート電極は表示用ゲート信号線Ｇｂｊに接続されている。そしてＥＬ駆動用ＴＦＴ１０５のドレイン領域はＥＬ素子１０６が有する画素電極に接続されている。ＥＬ素子１０６は、画素電極と、対向電極と、画素電極と対向電極の間に設けられたＥＬ層とを有している。ＥＬ素子１０６の対向電極はＥＬパネルの外部に設けられた電源（対向電極用電源）に接続されている。

電源供給線Ｖｉの電位（電源電位）は一定の高さに保たれている。また対向電極用電源の電位も、一定の高さに保たれている。

なお、第１スイッチング用ＴＦＴ１０２と第２スイッチング用ＴＦＴ１０３は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、第１スイッチング用ＴＦＴ１０２と第２スイッチング用ＴＦＴ１０３の極性は同じである。

また、電流制御用ＴＦＴ１０４はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。

ＥＬ駆動用ＴＦＴ１０５は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ＥＬ素子の画素電極と対向電極は、一方が陽極であり、他方が陰極である。陽極を画素電極として用い、陰極を対向電極として用いている場合、ＥＬ駆動用ＴＦＴ１０５はｐチャネル型ＴＦＴであることが好ましい。逆に、陰極を画素電極として用い、陽極を対向電極として用いる場合、ＥＬ駆動用ＴＦＴ１０５はｎチャネル型ＴＦＴであることが好ましい。

コンデンサ１０７は電流制御用ＴＦＴ１０４のゲート電極とソース領域との間に形成されている。コンデンサ１０７は、第１及び第２スイッチング用ＴＦＴ１０２、１０３がオフのとき、電流制御用ＴＦＴ１０４のゲート電極とソース領域の間の電圧（Ｖ_GS）をより確実に維持するために設けられているが、必ずしも設ける必要はない。

図２は本発明の駆動方法を用いる発光装置のブロック図であり、１００は画素部、１１０はソース信号線駆動回路、１１１は書き込み用ゲート信号線駆動回路、１１２は表示用ゲート信号線駆動回路である。

画素部１００はソース信号線Ｓ１〜Ｓｘと、書き込み用ゲート信号線Ｇａ１〜Ｇａｙと、表示用ゲート信号線Ｇｂ１〜Ｇｂｙと、電源供給線Ｖ１〜Ｖｘとを有している。

ソース信号線、書き込み用ゲート信号線、表示用ゲート信号線、電源供給線を、それぞれ１つづつ有する領域が画素１０１である。画素部１００には、マトリクス状に複数の画素１０１が設けられている。

（実施の形態２）
次に、図１及び図２に示した本発明の発光装置の駆動について、図３を用いて説明する。本発明の発光装置の駆動は、書き込み期間Ｔａと表示期間Ｔｄとに分けて説明することができる。

図３（Ａ）に、書き込み期間Ｔａにおいて、書き込み用ゲート信号線と表示用ゲート信号線に入力される信号のタイミングチャートを示す。書き込み用ゲート信号線と表示用ゲート信号線とが選択されている期間、言いかえると該信号線にゲート電極が接続されているＴＦＴが全てオンの状態にある期間は、ＯＮで示す。逆に、書き込み用ゲート信号線と表示用ゲート信号線とが選択されていない期間、言いかえると該信号線にゲート電極が接続されているＴＦＴが全てオフの状態にある期間は、ＯＦＦで示す。

書き込み期間Ｔａでは、書き込み用ゲート信号線Ｇａ１〜Ｇａｙが順に選択され、表示用ゲート信号線Ｇｂ１〜Ｇｂｙは選択されない。そして、ソース信号線駆動回路１１０に入力されるデジタルビデオ信号によって、ソース信号線Ｓ１〜Ｓｘのそれぞれに一定の電流Ｉｃが流れるか流れないかが選択される。

図４（Ａ）に、書き込み期間Ｔａにおける、ソース信号線Ｓｉに一定の電流Ｉｃが流れた場合の、画素の概略図を示す。第１スイッチング用ＴＦＴ１０２及び第２スイッチング用ＴＦＴ１０３はオンの状態にあるので、ソース信号線Ｓｉに一定の電流Ｉｃが流れると、一定の電流Ｉｃは電流制御用ＴＦＴ１０４のドレイン領域とソース領域の間に流れる。

電流制御用ＴＦＴ１０４のソース領域は電源供給線Ｖｉに接続されており、一定の電位（電源電位）に保たれている。

電流制御用ＴＦＴ１０４は飽和領域で動作しているので、式２のＩ_DSにＩｃを代入すれば、自ずとＶ_GSの値が定まる。

なお、ソース信号線Ｓｉに一定の電流Ｉｃが流れなかった場合、ソース信号線Ｓｉは電源供給線Ｖｉと同じ電位に保たれるようにする。よってこの場合Ｖ_GS≒０となる。

書き込み期間Ｔａが終了すると、表示期間Ｔｄが開始される。

図３（Ｂ）に、表示期間Ｔｄにおける、書き込み用ゲート信号線と表示用ゲート信号線に入力される信号のタイミングチャートを示す。

表示期間Ｔｄでは、書き込み用ゲート信号線Ｇａ１〜Ｇａｙが全て選択されず、表示用ゲート信号線Ｇｂ１〜Ｇｂｙが全て選択される。

図４（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。第１スイッチング用ＴＦＴ１０２及び第２スイッチング用ＴＦＴ１０３はオフの状態にある。また、電流制御用ＴＦＴ１０４のソース領域は電源供給線Ｖｉに接続されており、一定の電位（電源電位）に保たれている。

表示期間Ｔｄでは、書き込み期間Ｔａにおいて定められたＶ_GSが維持されている。そのため、式２にＶ_GSの値を代入すると、自ずとＩ_DSの値が定まる。

書き込み期間Ｔａにおいて電流Ｉｃが流れなかった場合はＶ_GS≒０であるので、閾値が０の場合電流は流れない。よってＥＬ素子１０６は発光しない。

書き込み期間Ｔａにおいて一定の電流Ｉｃが流れた場合は、式２にＶ_GSの値を代入すると、電流値Ｉ_DSとしてＩｃが得られる。表示期間ＴｄではＥＬ駆動用ＴＦＴ１０５がオンになるので、電流ＩｃはＥＬ素子１０６に流れ、ＥＬ素子１０６は発光する。

上述したように、１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄとを繰り返すことで、１つの画像を表示することが可能である。ｎビットのデジタルビデオ信号によって画像を表示する場合、少なくともｎ個の書き込み期間と、ｎ個の表示期間とが１フレーム期間内に設けられる。

ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）と、ｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）は、デジタルビデオ信号の各ビットに対応している。

図５に１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する書き込み用ゲート信号線及び表示用ゲート信号線の位置を示している。

書き込み期間Ｔａｍ（ｍは１〜ｎの任意の数）の次には、同じビット数に対応する表示期間、この場合Ｔｄｍが出現する。書き込み期間Ｔａと表示期間Ｔｄとを合わせてサブフレーム期間ＳＦと呼ぶ。ｍビット目に対応している書き込み期間Ｔａｍと表示期間Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。

表示期間Ｔｄ１〜Ｔｄｎの長さは、Ｔｄ１：Ｔｄ２：・・・：Ｔｄｎ＝２⁰：２¹：・・・：２^n-1を満たす。

本発明の駆動方法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。

上述した構成によって、本発明の発光装置は温度変化に左右されずに一定の輝度を得ることができる。また、カラー表示において、各色毎に異なるＥＬ材料を有するＥＬ素子を設けた場合でも、温度によって各色のＥＬ素子の輝度がバラバラに変化して所望の色が得られないということを防ぐことができる。

（実施の形態３）
次に、図１及び図２に示した本発明の発光装置の、実施の形態２とは異なる駆動方法について、図６〜９を用いて説明する。

はじめに１ライン目の画素において、書き込み期間Ｔａ１が開始される。

書き込み期間Ｔａ１において、書き込み用ゲート信号線駆動回路１１１から書き込み用ゲート信号線Ｇａ１に入力される第１の選択信号（書き込み用選択信号）によって、書き込み用ゲート信号線Ｇａ１が選択される。なお、本明細書において信号線が選択されるとは、該信号線にゲート電極が接続されているＴＦＴが全てオンの状態になることを意味する。そして書き込み用ゲート信号線Ｇａ１を有する全ての画素（１ライン目の画素）の第１スイッチング用ＴＦＴ１０２及び第２スイッチング用ＴＦＴ１０３がオンの状態になる。

また、書き込み期間Ｔａ１において、１ライン目の画素が有する表示用ゲート信号線Ｇｂ１は選択されていない。よって、１ライン目の画素が有するＥＬ駆動用ＴＦＴ１０５は全てオフの状態になっている。

そして、ソース信号線駆動回路１１０に入力される１ビット目のデジタルビデオ信号によって、ソース信号線Ｓ１〜Ｓｘに流れる電流の値が定められる。

デジタルビデオ信号は「０」または「１」の情報を有しいる。「０」の情報を有するデジタルビデオ信号と「１」の情報を有するデジタルビデオ信号は、一方がＨｉ（Ｈｉｇｈ）、一方がＬｏ（Ｌｏｗ）の電圧を有する信号である。デジタルビデオ信号が有する「０」または「１」の情報によって、電流制御用ＴＦＴ１０４に流れるドレイン電流の値が制御される。

具体的には、デジタルビデオ信号の「０」または「１」の情報によって、電流制御用ＴＦＴ１０４、第１スイッチング用ＴＦＴ１０２及び第２スイッチング用ＴＦＴ１０３を介して、電源供給線Ｖｉとソース信号線Ｓｉとの間に、一定の電流Ｉｃが流れるか、もしくは電流が流れないかが選択される。

なお、本明細書において画素にデジタルビデオ信号が入力されたというのは、該画素が、デジタルビデオ信号によって、電源供給線Ｖｉとソース信号線Ｓｉとの間に、一定の電流Ｉｃが流れるか、もしくは電流が流れないかが選択されていることを意味する。

図８（Ａ）に、書き込み期間Ｔａ１における画素の概略図を示す。

書き込み期間Ｔａ１においては、書き込み用ゲート信号線Ｇａ１が選択、表示用ゲート信号線Ｇｂ１が非選択の状態にある。よって、第１スイッチング用ＴＦＴ１０２及び第２スイッチング用ＴＦＴ１０３がオンになっているので、ソース信号線Ｓｉに一定の電流Ｉｃが流れると、一定の電流Ｉｃは電流制御用ＴＦＴのソース領域とドレイン領域の間に流れる。そしてこのとき、ＥＬ駆動用ＴＦＴ１０５はオフになっているので、ＥＬ素子１０６の画素電極に電源供給線Ｖｉの電位は与えられず、ＥＬ素子１０６は非発光の状態である。

電流制御用ＴＦＴ１０４のソース領域は電源供給線Ｖｉに接続されており、一定の電位（電源電位）に保たれている。また、電流制御用ＴＦＴ１０４は飽和領域で動作しているので、式２のＩ_DSにＩｃを代入すれば、自ずと電流制御用ＴＦＴ１０４のＶ_GSの値が定まる。

ソース信号線Ｓｉに一定の電流Ｉｃが流れなかい場合は、ソース信号線Ｓｉと電源供給線Ｖｉとは同じ電位に保たれている。この場合、電流制御用ＴＦＴ１０４は、Ｖ_GS≒０となる。

そして、書き込み用ゲート信号線Ｇａ１の選択が終了すると、１ライン目の画素において書き込み期間Ｔａ１が終了する。

１ライン目の画素において書き込み期間Ｔａ１が終了すると、２ライン目の画素において書き込み期間Ｔａ１が開始される。そして、書き込み用選択信号によって書き込み用ゲート信号線Ｇａ２が選択され、１ライン目の画素と同様の動作が行われる。そして書き込み用ゲート信号線Ｇａ３〜Ｇａｙも順に選択され、すべての画素において書き込み期間Ｔａ１が開始され、１ライン目の画素と同様の動作が行われる。

書き込み期間Ｔａ１は、各ラインの画素によって出現するタイミングが異なっており、各ラインの画素が有する書き込み用ゲート信号線が選択されている期間に相当する。書き込み期間Ｔａが開始されるタイミングは、各ラインの画素ごとに、それぞれ時間差を有している。

一方、１ライン目の画素において書き込み期間Ｔａ１が終了した後、２ライン目以降のラインの画素において書き込み期間Ｔａ１が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ１が開始される。

表示期間Ｔｒ１では、表示用ゲート信号線駆動回路１１２から表示用ゲート信号線Ｇｂ１に入力される第２の選択信号（表示用選択信号）によって、表示用ゲート信号線Ｇｂ１が選択される。表示用ゲート信号線Ｇｂ１は、書き込み用ゲート信号線Ｇａ２〜Ｇａｙの選択が終了する前に選択が開始される。より好ましくは、書き込み用ゲート信号線Ｇａ１の選択が終了し、書き込み用ゲート信号線Ｇａ２の選択が開始されると同時に、表示用ゲート信号線Ｇｂ１の選択が開始されるのが良い。

図８（Ｂ）に、表示期間Ｔｒ１における画素の概略図を示す。

表示期間Ｔｒ１では、書き込み用ゲート信号線Ｇａ１が非選択、表示用ゲート信号線Ｇｂ１が選択の状態にある。よって、１ライン目の画素において、第１スイッチング用ＴＦＴ１０２及び第２スイッチング用ＴＦＴ１０３はオフになっており、ＥＬ駆動用ＴＦＴ１０５はオンになっている。

電流制御用ＴＦＴ１０４のソース領域は電源供給線Ｖｉに接続されており、一定の電位（電源電位）に保たれている。そして、書き込み期間Ｔａ１において定められた、電流制御用ＴＦＴ１０４のＶ_GSは、書き込み用ゲート信号線Ｇａ１の選択が終了した後も、コンデンサ１０７などによって維持されている。このとき電流制御用ＴＦＴ１０４のソース領域とドレイン領域の間に流れる電流Ｉ_DSは、式２にＶ_GSの値を代入することで求められる。電流Ｉ_DSは、オンのＥＬ駆動用ＴＦＴ１０５を介してＥＬ素子１０６に流れ、その結果ＥＬ素子１０６が発光する。

書き込み用ゲート信号線Ｇａ１が選択されているときに、電流Ｉｃが流れなかった場合は、電流制御用ＴＦＴ１０４のＶ_GS≒０である。よって、電流制御用ＴＦＴ１０４のソース領域とドレイン領域の間に電流は流れない。よってＥＬ素子１０６は発光しない。

このように、画素にデジタルビデオ信号が入力された後、表示用ゲート信号線が選択されることで、ＥＬ素子１０６が発光、または非発光の状態になり、画素は表示を行う。

１ライン目の画素において表示期間Ｔｒ１が開始された後、２ライン目の画素においても表示期間Ｔｒ１が開始される。そして、表示用選択信号によって表示用ゲート信号線Ｇｂ２が選択され、１ライン目の画素と同様の動作が行われる。そして表示用ゲート信号線Ｇｂ３〜Ｇｂｙも順に選択され、すべての画素において表示期間Ｔｒ１が開始され、１ライン目の画素と同様の動作が行われる。

各ラインの画素の表示期間Ｔｒ１は、各ラインの画素が有する表示用ゲート信号線が選択されている期間に相当する。表示期間Ｔｒが開始されるタイミングは、各ラインの画素ごとに、それぞれ時間差を有している。

一方、２ライン目以降のラインの画素において表示期間Ｔｒ１が開始されるのと同時並行して、１ライン目の画素において表示用ゲート信号線Ｇｂ１の選択が終了し、表示期間Ｔｒ１が終了する。

１ライン目の画素において、表示期間Ｔｒ１が終了すると非表示期間Ｔｄ１が開始される。そして、表示用ゲート信号線Ｇｂ１が非選択状態になり、１ライン目の画素のＥＬ駆動用ＴＦＴ１０５がオフになる。このとき、書き込み用ゲート信号線Ｇａ１は非選択状態のままである。

１ライン目の画素においてＥＬ駆動用ＴＦＴ１０５はオフになるので、電源供給線Ｖｉの電源電位がＥＬ素子１０６の画素電極に与えられなくなる、よって、１ライン目の画素が有するＥＬ素子１０６は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。

図８（Ｃ）に、表示用ゲート信号線Ｇｂ１及び書き込み用ゲート信号線Ｇａ１が選択されていない時の、１ライン目の画素の概略図を示す。第１スイッチング用ＴＦＴ１０２及び第２スイッチング用ＴＦＴ１０３はオフになっており、またＥＬ駆動用ＴＦＴ１０５もオフになっている。よって、ＥＬ素子１０６は非発光の状態になっている。

１ライン目の画素において非表示期間Ｔｄ１が開始された後、２ライン目の画素においても表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１が開始される。そして、表示用選択信号によって表示用ゲート信号線Ｇｂ２が選択され、２ライン目の画素において１ライン目の画素と同様の動作が行われる。そして表示用ゲート信号線Ｇｂ３〜Ｇｂｙも順に選択され、すべての画素において表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１が開始され、１ライン目の画素と同様の動作が行われる。

非表示期間Ｔｄ１が開始されるタイミングは、各ラインの画素によって時間差を有しており、非表示期間Ｔｄ１は、各ラインの画素が有する書き込み用ゲート信号線が選択されておらず、なおかつ表示用ゲート信号線が選択されている期間に相当する。

一方、２ライン目以降のラインの画素において非表示期間Ｔｄ１が開始されるのと同時並行、もしくは全ての画素において非表示期間Ｔｄ１が開始された後に、１ライン目の画素において書き込み用ゲート信号線Ｇａ１の選択が開始され、書き込み期間Ｔａ２が開始される。

なお本発明において、各ラインの画素の書き込み期間は互いに重ならないので、ｙライン目の画素における書き込み期間が終了した後に、１ライン目の画素における書き込み期間が開始されるようにする。

画素の動作は、書き込み期間Ｔａ１の場合と同様である。ただし、書き込み期間Ｔａ２では、２ビット目のデジタルビデオ信号が画素に入力される。

そして１ライン目の画素において書き込み期間Ｔａ２が終了すると、次に２ライン目以降の画素において、順に書き込み期間Ｔａ２が開始される。

２ライン目以降の画素において書き込み期間Ｔａ２が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ２が開始される。表示期間Ｔｒ２においても、表示期間Ｔｒ１と同様に、２ビット目のデジタルビデオ信号によって画素が表示を行う。

そして、１ライン目の画素において表示期間Ｔｒ１が開始された後、２ライン目以降の画素においても、順に書き込み期間Ｔａ２が終了し、表示期間Ｔｒ２が開始される。よって、各ラインの画素が表示を行う。

一方、２ライン目以降のラインの画素において表示期間Ｔｒ２が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ２が終了し、非表示期間Ｔｄ２が開始される。非表示期間Ｔｄ２が開始されると、１ライン目の画素において画素が表示を行わなくなる。

１ライン目の画素において非表示期間Ｔｄ２が開始された後、２ライン目以降の画素においても順に表示期間Ｔｒ２が終了し、非表示期間Ｔｄ２が開始される。そして各ラインにおいて、画素が表示を行わなくなる。

上述した動作はｍビット目のデジタルビデオ信号が画素に入力される前まで繰り返し行われ、各ラインの画素ごとに、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが繰り返し出現する。

図６に、書き込み期間Ｔａ１、表示期間Ｔｒ１、非表示期間Ｔｄ１において、書き込み用ゲート信号線Ｇａ１〜Ｇａｙ及び表示用ゲート信号線Ｇｂ１〜Ｇｂｙが選択される様子を示す。

例えば、１ライン目（First Line）の画素に注目すると、書き込み期間Ｔａ１及び非表示期間Ｔｄ１において、画素は表示を行わない。そして表示期間Ｔｒ１においてのみ表示を行っている。なお図６では書き込み期間Ｔａ１〜Ｔａ（ｍ−１）、表示期間Ｔｒ１〜Ｔｒ（ｍ−１）、非表示期間Ｔｄ１〜Ｔｄ（ｍ−１）における画素の動作を説明するために、書き込み期間Ｔａ１、表示期間Ｔｒ１、非表示期間Ｔｄ１における画素の動作を例示している。よって、書き込み期間Ｔａ１〜Ｔａ（ｍ−１）及び非表示期間Ｔｄ１〜Ｔｄ（ｍ−１）において、全てのラインの画素は表示を行わない。また表示期間Ｔｒ１〜Ｔｒ（ｍ−１）において、全てのラインの画素は表示を行う。

次に、ｍビット目のデジタルビデオ信号が画素に入力される、書き込み期間Ｔａｍが開始された後の画素の動作について説明する。なお、本発明においてｍは、１からｎまでの値を任意に選択することが可能である。

１ライン目の画素において書き込み期間Ｔａｍが開始されると、ｍビット目のデジタルビデオ信号が１ライン目の画素に入力される。そして、１ライン目の画素において書き込み期間Ｔａｍが終了すると、２ライン目以降の画素においても、順に書き込み期間Ｔａｍが開始される。

一方、１ライン目の画素において書き込み期間Ｔａｍが終了した後、２ライン目以降のラインの画素において書き込み期間Ｔａｍが開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒｍが開始される。表示期間Ｔｒｍにおいても、表示期間Ｔｒｍと同様に、ｍビット目のデジタルビデオ信号によって画素が表示を行う。

そして、１ライン目の画素において表示期間Ｔｒｍが開始された後、２ライン目以降の画素においても、順に書き込み期間Ｔａｍが終了し、表示期間Ｔｒｍが開始される。

次に、全てのラインの画素において表示期間Ｔｒｍが開始された後、１ライン目の画素において表示期間Ｔｒｍが終了し、書き込み期間Ｔａ（ｍ＋１）が開始される。

１ライン目の画素において書き込み期間Ｔａ（ｍ＋１）が開始されると、１ライン目の画素にｍ＋１ビット目のデジタルビデオ信号が入力される。

そして１ライン目の画素において、書き込み期間Ｔａ（ｍ＋１）が終了する。１ライン目の画素において書き込み期間Ｔａ（ｍ＋１）が終了した後、２ライン目以降の画素においても順に表示期間Ｔｒｍが終了し、書き込み期間Ｔａ（ｍ＋１）が開始される。

上述した動作は、最後のｙライン目の画素において、ｎビット目のデジタルビデオ信号に対応する表示期間Ｔｒｎが終了するまで繰り返し行われ、各ラインの画素ごとに、書き込み期間Ｔａと、表示期間Ｔｒとが繰り返し出現する。

図７に、書き込み期間Ｔａｍ、表示期間Ｔｒｍにおいて、書き込み用ゲート信号線Ｇａ１〜Ｇａｙ及び表示用ゲート信号線Ｇｂ１〜Ｇｂｙが選択される様子を示す。

例えば、１ライン目（First Line）の画素に注目すると、書き込み期間Ｔａｍにおいて、画素は表示を行わない。そして表示期間Ｔｒｍにおいてのみ表示を行っている。なお図７では書き込み期間Ｔａｍ〜Ｔａｎ、表示期間Ｔｒｍ〜Ｔｒｎにおける画素の動作を説明するために、書き込み期間Ｔａｍ、表示期間Ｔｒｍにおける画素の動作を例示している。よって、書き込み期間Ｔａｍ〜Ｔａｎにおいて、全てのラインの画素は表示を行わない。また表示期間Ｔｒｍ〜Ｔｒｎにおいて、全てのラインの画素は表示を行う。

図９に、本発明の駆動方法において、ｍ＝ｎ−２の場合の、書き込み期間と、表示期間と、非表示期間とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する書き込み用ゲート信号線及び表示用ゲート信号線の位置を示している。ただし、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａｎの開始されるタイミングを矢印で示した。また、各ビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間（ΣＴａ１〜ΣＴａｎ）を矢印で示す。

１ライン目の画素においてＴｒｎが終了した後、１フレーム期間が終了し、再び１ライン目の画素において、次のフレーム期間の書き込み期間Ｔａ１が開始される。そして上述した動作が再び繰り返される。１フレーム期間が開始するタイミングと、終了するタイミングは、各ラインの画素毎に時間差を有している。

全てのラインの画素において１フレーム期間が終了すると１つの画像を表示することができる。

発光装置は１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。

また本発明では、各ラインの画素において、全ての書き込み期間の長さの和が１フレーム期間よりも短い。なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：・・・：Ｔｒ（ｎ−１）：Ｔｒｎ＝２⁰：２¹：２²：・・・：２^(n-2)：２^(n-1)とする。この表示期間の組み合わせで２ⁿ階調のうち所望の階調表示を行うことができる。

１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。

表示期間Ｔｒｍの長さは、１ライン目の画素の書き込み期間Ｔａｍが開始されてから、ｙライン目の画素の書き込み期間Ｔａｍが終了するまでの期間（ΣＴａｍ）より、長いことが肝要である。

また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、・・・いう順序で表示期間を出現させることも可能である。ただし、各ラインの画素における書き込み期間が、互いに重ならないようにすることが必要である。

なお本実施の形態では、ＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保持するためにコンデンサを設ける構造としているが、コンデンサを省略することも可能である。ＥＬ駆動用ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成される。このゲート容量をＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保持するためのコンデンサとして積極的に用いても良い。

このゲート容量の容量値は、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。

本実施の形態の駆動方法では、１ライン目の画素の書き込み期間Ｔａが開始されてから、ｙライン目の画素の書き込み期間Ｔａが終了するまでの期間、言い換えると全ての画素に１ビット分のデジタルビデオ信号を書き込む期間より、各ラインの画素の表示期間の長さを短くすることができる。よって、デジタルビデオ信号のビット数が増加しても、下位ビットに対応する表示期間の長さを短くすることができるので、画面をちらつかせることなく高精細な画像を表示することが可能である。

また、本発明の発光装置は温度変化に左右されずに一定の輝度を得ることができる。また、カラー表示において、各色毎に異なるＥＬ材料を有するＥＬ素子を設けた場合でも、温度によって各色のＥＬ素子の輝度がバラバラに変化して所望の色が得られないということを防ぐことができる。

なお、実施の形態１及び２では、デジタルのビデオ信号を用いて表示を行う駆動方法について説明したが、アナログのビデオ信号を用いて表示を行っても良い。アナログのビデオ信号を用いて表示を行う場合、ソース信号線に流れる電流の値をアナログビデオ信号によって制御し、該電流の大きさによって階調を表示することができる。

以下に、本発明の実施例について説明する。

（実施例１）
本実施例では、ｎビットのデジタルビデオ信号に対応した実施の形態１に示した駆動方法において、サブフレーム期間ＳＦ１〜ＳＦｎの出現する順序について説明する。

図１０に１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する書き込み用ゲート信号線及び表示用ゲート信号線の位置を示している。各画素の詳しい駆動の仕方については実施の形態１を参照すれば良いので、ここでは省略する。

本実施例の駆動方法では、１フレーム期間中で１番長い表示期間を有するサブフレーム期間（本実施例ではＳＦｎ）を、１フレーム期間の最初及び最後に設けない。言い換えると、１フレーム期間中で１番長い表示期間を有するサブフレーム期間の前後に、同じフレーム期間に含まれる他のサブフレーム期間が出現するような構成にしている。

上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。

なお本実施例の構成はｎ≧３の場合において有効である。

（実施例２）
本実施例では、６ビットのデジタルビデオ信号を用いた、実施の形態１に示した駆動方法について説明する。

図１１に、１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する書き込み用ゲート信号線及び表示用ゲート信号線の位置を示している。各画素の詳しい駆動の仕方については実施の形態１を参照すれば良いので、ここでは省略する。

６ビットのデジタルビデオ信号を用いた駆動する場合、１フレーム期間内に少なくとも６つのサブフレーム期間ＳＦ１〜ＳＦ６が設けられる。

サブフレーム期間ＳＦ１〜ＳＦ６は、６ビットのデジタルビデオ信号の各ビットに対応している。そしてサブフレーム期間ＳＦ１〜ＳＦ６は、６個の書き込み期間（Ｔａ１〜Ｔａ６）と、ｎ個の表示期間（Ｔｄ１〜Ｔｄ６）とを有している。

ｍ（ｍは１〜６の任意の数）ビット目に対応している書き込み期間Ｔａｍと表示期間Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。書き込み期間Ｔａｍの次には、同じビット数に対応する表示期間、この場合Ｔｄｍが出現する。

１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄとが繰り返し出現することで、１つの画像を表示することが可能である。

表示期間Ｔｄ１〜Ｔｄ６の長さは、Ｔｄ１：Ｔｄ２：・・・：Ｔｄ６＝２⁰：２¹：・・・：２⁵を満たす。

本実施例の駆動方法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。

なお本実施例の構成は、実施例１と自由に組み合わせて実施することが可能である。

（実施例３）
本実施例では、ｎビットのデジタルビデオ信号を用いた、実施の形態１とは異なる駆動方法の一例について説明する。

図１２に、１フレーム期間において、ｎ＋１個の書き込み期間（Ｔａ１〜Ｔａ（ｎ＋１））とｎ個の表示期間（Ｔｄ１〜Ｔｄ（ｎ＋１））とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する書き込み用ゲート信号線及び表示用ゲート信号線の位置を示している。各画素の詳しい駆動の仕方については実施の形態を参照すれば良いので、ここでは省略する。

本実施例ではｎビットのデジタルビデオ信号に対応して、１フレーム期間内にｎ＋１のサブフレーム期間ＳＦ１〜ＳＦｎ＋１が設けられる。そしてサブフレーム期間ＳＦ１〜ＳＦｎ＋１は、ｎ＋１個の書き込み期間（Ｔａ１〜Ｔａ（ｎ＋１））と、ｎ個の表示期間（Ｔｄ１〜Ｔｄ（ｎ＋１））とを有している。

書き込み期間Ｔａｍ（ｍは１〜ｎ＋１の任意の数）と表示期間Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。書き込み期間Ｔａｍの次には、同じビット数に対応する表示期間、この場合Ｔｄｍが出現する。

サブフレーム期間ＳＦ１〜ＳＦｎ−１は、１〜（ｎ−１）ビットのデジタルビデオ信号の各ビットに対応している。サブフレーム期間ＳＦｎ及びＳＦ（ｎ＋１）はｎビット目のデジタルビデオ信号に対応している。

また本実施例では、同じビットのデジタルビデオ信号に対応するサブフレーム期間ＳＦｎとＳＦ（ｎ＋１）は連続して出現しない。言い換えると、同じビットのデジタルビデオ信号に対応するサブフレーム期間ＳＦｎとＳＦ（ｎ＋１）の間に、他のサブフレーム期間が設けられている。

１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄとが繰り返し出現することで、１つの画像を表示することが可能である。

表示期間Ｔｄ１〜Ｔｄｎ＋１の長さは、Ｔｄ１：Ｔｄ２：・・・：（Ｔｄｎ＋Ｔｄ（ｎ＋１））＝２⁰：２¹：・・・：２^n-1を満たす。

本発明の駆動方法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。

本実施例は上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、実施例１、２の場合に比べて人間の目に認識されずらくすることができる。

なお本実施例では、同じビットに対応するサブフレーム期間が２つある場合について説明したが、本発明はこれに限定されない。１フレーム期間内に同じビットに対応するサブフレーム期間が３つ以上設けられていても良い。

また、本実施例では最上位ビットのデジタルビデオ信号に対応するサブフレーム期間を複数設けたが、本発明はこれに限定されない。最上位ビット以外のビットのデジタルビデオ信号に対応するサブフレーム期間を複数設けても良い。また、対応するサブフレーム期間が複数設けられたビットは１つだけに限られず、いくつかのビットのそれぞれに複数のサブフレーム期間が対応するような構成にしても良い。

なお本実施例の構成はｎ≧２の場合において有効である。また、本実施例は実施例１、２と自由に組み合わせて実施することが可能である。

（実施例４）
本実施例では、実施の形態２の駆動方法において、６ビットのデジタルビデオ信号を用いて２⁶階調の表示を行う場合について説明する。ただし本実施例ではｍ＝５の場合について説明する。なお、本実施例では本発明の駆動方法の一例について説明しており、対応するデジタルビデオ信号のビット数やｍの値については、本発明は本実施例の構成に限定されない。

図１３に、本実施例の駆動方法において、書き込み期間と、表示期間と、非表示期間とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する書き込み用ゲート信号線及び表示用ゲート信号線の位置を示している。ただし、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａ６の開始されるタイミングを矢印で示した。また、対応するビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間（ΣＴａ１〜ΣＴａ６）を矢印で示す。

また、画素の詳しい動作については、実施の形態１の場合と同じであるので、ここでは説明を省略する。

はじめに１ライン目の画素において、書き込み期間Ｔａ１が開始される。書き込み期間Ｔａ１が開始されると、実施の形態で示したように、１ビット目のデジタルビデオ信号が１ライン目の画素に入力される。

そして、１ライン目の画素において書き込み期間Ｔａ１が終了すると、次に２ライン目以降の画素においても、順に書き込み期間Ｔａ１が開始される。そして１ライン目の画素の場合と同様に、各ラインの画素に１ビット目のデジタルビデオ信号が入力される。

一方、２ライン目以降の画素において書き込み期間Ｔａ１が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ１が開始される。表示期間Ｔｒ１が開始されると、１ビット目のデジタルビデオ信号によって１ライン目の画素が表示を行う。

そして、１ライン目の画素において表示期間Ｔｒ１が開始された後、２ライン目以降の画素においても順に書き込み期間Ｔａ１が終了し、表示期間Ｔｒ１が開始される。そして、１ビット目のデジタルビデオ信号によって各ラインの画素が表示を行う。

一方、２ライン目以降のラインの画素において表示期間Ｔｒ１が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１が開始される。

非表示期間Ｔｄ１が開始されると、１ライン目の画素が表示を行わなくなる。

次に、１ライン目の画素において非表示期間Ｔｄ１が開始された後、２ライン目以降の画素においても順に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１が開始される。よって、各ラインの画素が表示を行わなくなる。

一方、２ライン目以降のラインの画素において非表示期間Ｔｄ１が開始されるのと同時並行、もしくは全ての画素において非表示期間Ｔｄ１が開始された後に、１ライン目の画素において書き込み期間Ｔａ２が開始される。

書き込み期間Ｔａ２が開始されると、２ビット目のデジタルビデオ信号が１ライン目の画素に入力される。

上述した動作は５ビット目のデジタルビデオ信号が画素に入力される前まで繰り返し行われ、各ラインの画素ごとに、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが繰り返し出現する。

次に、５ビット目のデジタルビデオ信号が画素に入力される、書き込み期間Ｔａ５が開始された後の画素の動作について説明する。

１ライン目の画素において書き込み期間Ｔａ５が開始されると、５ビット目のデジタルビデオ信号が１ライン目の画素に入力される。そして、１ライン目の画素において書き込み期間Ｔａ５が終了すると、２ライン目以降の画素においても、順に書き込み期間Ｔａ５が開始される。

一方、１ライン目の画素において書き込み期間Ｔａ５が終了した後、２ライン目以降のラインの画素において書き込み期間Ｔａ５が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ５が開始される。表示期間Ｔｒ５においても、表示期間Ｔｒ５と同様に、５ビット目のデジタルビデオ信号によって画素が表示を行う。

そして、１ライン目の画素において表示期間Ｔｒ５が開始された後、２ライン目以降の画素においても、順に書き込み期間Ｔａ５が終了し、表示期間Ｔｒ５が開始される。

次に、全てのラインの画素において表示期間Ｔｒ５が開始された後、１ライン目の画素において表示期間Ｔｒ５が終了し、書き込み期間Ｔａ６が開始される。

１ライン目の画素において書き込み期間Ｔａ６が開始されると、１ライン目の画素に６ビット目のデジタルビデオ信号が入力される。

そして１ライン目の画素において、書き込み期間Ｔａ６が終了する。１ライン目の画素において書き込み期間Ｔａ６が終了した後、２ライン目以降の画素においても順に表示期間Ｔｒ５が終了し、書き込み期間Ｔａ６が開始される。

一方、２ライン目以降の画素において書き込み期間Ｔａ６が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ６が開始される。表示期間Ｔｒ６が開始されると、６ビット目のデジタルビデオ信号によって１ライン目の画素が表示を行う。

そして、１ライン目の画素において表示期間Ｔｒ６が開始された後、２ライン目以降の画素においても順に書き込み期間Ｔａ６が終了し、表示期間Ｔｒ６が開始される。そして、６ビット目のデジタルビデオ信号によって各ラインの画素が表示を行う。

１ライン目の画素においてＴｒ６が終了した後、１ライン目の画素において１フレーム期間が終了し、再び次のフレーム期間の書き込み期間Ｔａ１が開始される。また１ライン目の画素においてＴｒ６が終了した後、２ライン目以降の画素においてもＴｒ６が終了した後、各ライン目の画素において１フレーム期間が終了し、再び次のフレーム期間の書き込み期間Ｔａ１が開始される。

そして上述した動作が再び繰り返される。１フレーム期間が開始するタイミングと、終了するタイミングは、各ラインの画素毎に時間差を有している。

全てのラインの画素において１フレーム期間が終了すると１つの画像を表示することができる。

本実施例では、表示期間の長さをＴｒ１：Ｔｒ２：・・・：Ｔｒ５：Ｔｒ６＝２⁰：２¹：・・・：２⁴：２⁵とする。この表示期間の組み合わせで２⁶階調のうち所望の階調表示を行うことができる。

１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、本実施例の場合は、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には５％の輝度が表現でき、Ｔｒ３とＴｒ５を選択した場合には３２％の輝度が表現できる。

なお本発明において、各ラインの画素の書き込み期間は互いに重ならないので、ｙライン目の画素における書き込み期間が終了した後に、１ライン目の画素における書き込み期間が開始されるようにする。

また本実施例では、各ラインの画素の表示期間Ｔｒ５の長さは、１ライン目の画素の書き込み期間Ｔａ５が開始されてから、ｙライン目の画素の書き込み期間Ｔａ５が終了するまでの期間（ΣＴａ５）より、長いことが肝要である。

また表示期間Ｔｒ１〜Ｔｒ６は、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、・・・いう順序で表示期間を出現させることも可能である。ただし、各ラインの画素における書き込み期間が、互いに重ならないようにすることが必要である。

本発明の駆動方法では、１ライン目の画素の書き込み期間Ｔａが開始されてから、ｙライン目の画素の書き込み期間Ｔａが終了するまでの期間、言い換えると全ての画素に１ビット分のデジタルビデオ信号を書き込む期間より、各ラインの画素の表示期間の長さを短くすることができる。よって、デジタルビデオ信号のビット数が増加しても、下位ビットに対応する表示期間の長さを短くすることができるので、画面をちらつかせることなく高精細な画像を表示することが可能である。

また、本発明の発光装置は温度変化に左右されずに一定の輝度を得ることができる。また、カラー表示において、各色毎に異なるＥＬ材料を有するＥＬ素子を設けた場合でも、温度によって各色のＥＬ素子の輝度がバラバラに変化して所望の色が得られないということを防ぐことができる。
（実施例５）
本実施例では、６ビットのデジタルビデオ信号に対応した実施の形態２の駆動方法において、表示期間Ｔｒ１〜Ｔｒ６の出現する順序について説明する。ただし本実施例ではｍ＝５の場合について説明する。なお、本実施例では本発明の実施の形態２の駆動方法の一例について説明しており、対応するデジタルビデオ信号のビット数やｍの値については、本発明は本実施例の構成に限定されない。なお本実施例の構成はデジタルビデオ信号のビット数が３以上の場合において有効である。

図１４に、本実施例の駆動方法において、書き込み期間と、表示期間と、非表示期間とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する書き込み用ゲート信号線及び表示用ゲート信号線の位置を示している。ただし、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａ６の開始されるタイミングを矢印で示した。また、対応するビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間（ΣＴａ１〜ΣＴａ６）を矢印で示す。

また、画素の詳しい動作については、実施の形態２の場合と同じであるので、ここでは説明を省略する。

はじめに１ライン目の画素において、書き込み期間Ｔａ４が開始される。書き込み期間Ｔａ４が開始されると、４ビット目のデジタルビデオ信号が１ライン目の画素に入力される。

そして、１ライン目の画素において書き込み期間Ｔａ４が終了すると、次に２ライン目以降の画素においても、順に書き込み期間Ｔａ４が開始される。そして１ライン目の画素の場合と同様に、各ラインの画素に４ビット目のデジタルビデオ信号が入力される。

一方、２ライン目以降の画素において書き込み期間Ｔａ４が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ４が開始される。表示期間Ｔｒ４が開始されると、４ビット目のデジタルビデオ信号によって１ライン目の画素が表示を行う。

そして、１ライン目の画素において表示期間Ｔｒ４が開始された後、２ライン目以降の画素においても順に書き込み期間Ｔａ４が終了し、表示期間Ｔｒ４が開始される。そして、４ビット目のデジタルビデオ信号によって各ラインの画素が表示を行う。

一方、２ライン目以降のラインの画素において表示期間Ｔｒ４が開始した後、１ライン目の画素において表示期間Ｔｒ４が終了し、非表示期間Ｔｄ４が開始される。なお、２ライン目以降のラインの画素において表示期間Ｔｒ４が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ４が終了し、非表示期間Ｔｄ４が開始されても良い。

非表示期間Ｔｄ４が開始されると、１ライン目の画素が表示を行わなくなる。

次に、１ライン目の画素において非表示期間Ｔｄ４が開始された後、２ライン目以降の画素においても順に表示期間Ｔｒ４が終了し、非表示期間Ｔｄ４が開始される。よって、各ラインの画素が表示を行わなくなる。

一方、２ライン目以降のラインの画素において非表示期間Ｔｄ４が開始されるのと同時並行、もしくは全ての画素において非表示期間Ｔｄ４が開始された後に、１ライン目の画素において書き込み期間Ｔａ５が開始される。

１ライン目の画素において書き込み期間Ｔａ５が開始されると、５ビット目のデジタルビデオ信号が１ライン目の画素に入力される。そして、１ライン目の画素において書き込み期間Ｔａ５が終了すると、２ライン目以降の画素においても、順に書き込み期間Ｔａ５が開始される。

一方、１ライン目の画素において書き込み期間Ｔａ５が終了した後、２ライン目以降のラインの画素において書き込み期間Ｔａ５が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ５が開始される。表示期間Ｔｒ５においても、表示期間Ｔｒ５と同様に、５ビット目のデジタルビデオ信号によって画素が表示を行う。

そして、１ライン目の画素において表示期間Ｔｒ５が開始された後、２ライン目以降の画素においても、順に書き込み期間Ｔａ５が終了し、表示期間Ｔｒ５が開始される。

次に、全てのラインの画素において表示期間Ｔｒ５が開始された後、１ライン目の画素において表示期間Ｔｒ５が終了し、書き込み期間Ｔａ２が開始される。

１ライン目の画素において書き込み期間Ｔａ２が開始されると、２ビット目のデジタルビデオ信号が１ライン目の画素に入力される。

そして、１ライン目の画素において書き込み期間Ｔａ２が終了すると、次に２ライン目以降の画素においても、順に書き込み期間Ｔａ２が開始される。そして１ライン目の画素の場合と同様に、各ラインの画素に２ビット目のデジタルビデオ信号が入力される。

一方、２ライン目以降の画素において書き込み期間Ｔａ２が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ２が開始される。表示期間Ｔｒ２が開始されると、２ビット目のデジタルビデオ信号によって１ライン目の画素が表示を行う。

そして、１ライン目の画素において表示期間Ｔｒ２が開始された後、２ライン目以降の画素においても順に書き込み期間Ｔａ２が終了し、表示期間Ｔｒ２が開始される。そして、２ビット目のデジタルビデオ信号によって各ラインの画素が表示を行う。

一方、２ライン目以降のラインの画素において表示期間Ｔｒ２が開始されるのと同時並行して、１ライン目の画素において表示期間Ｔｒ２が終了し、非表示期間Ｔｄ２が開始される。

非表示期間Ｔｄ２が開始されると、１ライン目の画素が表示を行わなくなる。

次に、１ライン目の画素において非表示期間Ｔｄ２が開始された後、２ライン目以降の画素においても順に表示期間Ｔｒ２が終了し、非表示期間Ｔｄ２が開始される。よって、各ラインの画素が表示を行わなくなる。

一方、２ライン目以降のラインの画素において非表示期間Ｔｄ２が開始されるのと同時並行、もしくは全ての画素において非表示期間Ｔｄ２が開始された後に、１ライン目の画素において書き込み期間Ｔａ３が開始される。

上述した動作は１〜６の全てのビットのデジタルビデオ信号が画素に入力される前まで繰り返し行われ、各ラインの画素ごとに、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが繰り返し出現する。

１ライン目の画素において全ての表示期間Ｔｒ１〜Ｔｒ６が終了した後、１ライン目の画素において１フレーム期間が終了し、再び次のフレーム期間の最初の書き込み期間（本実施例ではＴａ４）が開始される。また１ライン目の画素において１フレーム期間が終了した後、２ライン目以降の画素においても１フレーム期間が終了し、再び次のフレーム期間の書き込み期間Ｔａ４が開始される。

そして上述した動作が再び繰り返される。１フレーム期間が開始するタイミングと、終了するタイミングは、各ラインの画素毎に時間差を有している。

全てのラインの画素において１フレーム期間が終了すると１つの画像を表示することができる。

本実施例では、表示期間の長さをＴｒ１：Ｔｒ２：・・・：Ｔｒ５：Ｔｒ６＝２⁰：２¹：・・・：２⁴：２⁵とする。この表示期間の組み合わせで２⁶階調のうち所望の階調表示を行うことができる。

１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、本実施例の場合は、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には５％の輝度が表現でき、Ｔｒ３とＴｒ５を選択した場合には３２％の輝度が表現できる。

なお本発明において、各ラインの画素の書き込み期間は互いに重ならないので、ｙライン目の画素における書き込み期間が終了した後に、１ライン目の画素における書き込み期間が開始されるようにする。

また本実施例では、各ラインの画素の表示期間Ｔｒ５の長さは、１ライン目の画素の書き込み期間Ｔａ５が開始されてから、ｙライン目の画素の書き込み期間Ｔａ５が終了するまでの期間（ΣＴａ５）より、長いことが肝要である。

また表示期間Ｔｒ１〜Ｔｒ６は、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、・・・いう順序で表示期間を出現させることも可能である。ただし、各ラインの画素における書き込み期間が、互いに重ならないようにすることが必要である。

本実施例の駆動方法では、１ライン目の画素の書き込み期間Ｔａが開始されてから、ｙライン目の画素の書き込み期間Ｔａが終了するまでの期間、言い換えると全ての画素に１ビット分のデジタルビデオ信号を書き込む期間より、各ラインの画素の表示期間の長さを短くすることができる。よって、デジタルビデオ信号のビット数が増加しても、下位ビットに対応する表示期間の長さを短くすることができるので、画面をちらつかせることなく高精細な画像を表示することが可能である。

また、本発明の発光装置は温度変化に左右されずに一定の輝度を得ることができる。また、カラー表示において、各色毎に異なるＥＬ材料を有するＥＬ素子を設けた場合でも、温度によって各色のＥＬ素子の輝度がバラバラに変化して所望の色が得られないということを防ぐことができる。

なお本実施例の駆動方法では、１フレーム期間中で１番長い表示期間（本実施例ではＴｒ６）を、１フレーム期間の最初及び最後に設けない。言い換えると、１フレーム期間中で１番長い表示期間の前後に、同じフレーム期間に含まれる他の表示期間が出現するような構成にしている。

上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。

本実施例は実施例４と自由に組み合わせて実施することが可能である。

（実施例６）
本実施例では、ｎビットのデジタルビデオ信号を用いた、実施の形態２とは異なる駆動方法の一例について説明する。ただし本実施例ではｍ＝ｎ−２の場合について説明する。

本実施例の駆動方法では、最上位ビットのデジタルビデオ信号に対応する表示期間Ｔｒｎを第１表示期間Ｔｒｎ＿１と第２表示期間Ｔｒｎ＿２とに分割している。そして、第１表示期間Ｔｒｎ＿１と第２表示期間Ｔｒｎ＿２のそれぞれに対応して、第１書き込み期間Ｔａｎ＿１と第２書き込み期間Ｔａｎ＿２とが設けられている。

図１５に、本実施例の駆動方法において、書き込み期間と、表示期間と、非表示期間とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する書き込み用ゲート信号線及び表示用ゲート信号線の位置を示している。ただし、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａ（ｎ−１）、Ｔａｎ＿１、Ｔａｎ＿２の開始されるタイミングを矢印で示した。また、対応するビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間（ΣＴａ１〜ΣＴａ（ｎ−１）、ΣＴａｎ＿１、ΣＴａｎ＿２）を矢印で示す。

また、画素の詳しい動作については、実施の形態２の場合と同じであるので、ここでは説明を省略する。

また本実施例では、同じビットのデジタルビデオ信号に対応する第１表示期間Ｔｒｎ＿１と第２表示期間Ｔｒｎ＿２の間に、他のビットに対応する表示期間が設けられている。

表示期間Ｔｒ１〜Ｔｒｎ、Ｔｒｎ＿１、Ｔｒｎ＿２の長さは、Ｔｒ１：Ｔｒ２：・・・：Ｔｒ（ｎ−１）：（Ｔｒｎ＿１＋Ｔｒｎ＿２）＝２⁰：２¹：・・・：２^n-1を満たす。

本発明の駆動方法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。

本実施例は上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、実施例４、５の場合に比べて人間の目に認識されずらくすることができる。

なお本実施例では、同じビットに対応する表示期間が２つある場合について説明したが、本発明はこれに限定されない。１フレーム期間内に同じビットに対応する表示期間が３つ以上設けられていても良い。

また、本実施例では最上位ビットのデジタルビデオ信号に対応する表示期間を複数設けたが、本発明はこれに限定されない。最上位ビット以外のビットのデジタルビデオ信号に対応する表示期間を複数設けても良い。また、対応する表示期間が複数設けられたビットは１つだけに限られず、いくつかのビットのそれぞれに複数の表示期間が対応するような構成にしても良い。

なお本実施例の構成はｎ≧２の場合において有効である。また、本実施例は実施例４または５と自由に組み合わせて実施することが可能である。

（実施例７）
本実施例では、本発明の発光装置が有する駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）の構成について説明する。

図１６にソース信号線駆動回路６０１の構成をブロック図で示す。６０２はシフトレジスタ、６０３は記憶回路Ａ、６０４は記憶回路Ｂ、６０５は定電流回路である。

シフトレジスタ６０２にはクロック信号ＣＬＫと、スタートパルス信号ＳＰが入力されている。また記憶回路Ａ６０２にはデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｓｉｇｎａｌｓ）が入力されており、記憶回路Ｂ６０３にはラッチ信号（Ｌａｔｃｈ Ｓｉｇｎａｌｓ）が入力されている。定電流回路６０４から出力される一定の電流Ｉｃはソース信号線へ入力される。

図１７にソース信号線駆動回路６０１のより詳しい構成を示す。

シフトレジスタ６０２に所定の配線からクロック信号ＣＬＫとスタートパルス信号ＳＰとが入力されることによって、タイミング信号が生成される。タイミング信号は記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力される。なおこのときシフトレジスタ６０２において生成されたタイミング信号を、バッファ等で緩衝増幅してから、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するような構成にしても良い。

記憶回路Ａ６０３にタイミング信号が入力されると、該タイミング信号に同期して、ビデオ信号線６１０に入力される１ビット分のデジタルビデオ信号が、順に複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）のそれぞれに書き込まれ、保持される。

なお、本実施例では記憶回路Ａ６０３にデジタルビデオ信号を取り込む際に、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に、順にデジタルビデオ信号を入力しているが、本発明はこの構成に限定されない。記憶回路Ａ６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。

記憶回路Ａ６０３の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。

１ライン期間が終了すると、記憶回路Ｂ６０４が有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に、ラッチ信号線６０９を介してラッチシグナル（Latch Signal）が供給される。この瞬間、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に保持されているデジタルビデオ信号は、記憶回路Ｂ６０４が有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に一斉に書き込まれ、保持される。

デジタルビデオ信号を記憶回路Ｂ６０４に送出し終えた記憶回路Ａ６０３には、シフトレジスタ６０２からのタイミング信号に基づき、次の１ビット分のデジタルビデオ信号の書き込みが順次行われる。

この２順目の１ライン期間中には、記憶回路Ｂ６０４に書き込まれ、保持されているデジタルビデオ信号が定電流回路６０５に入力される。

定電流回路６０５は複数の電流設定回路（Ｃ１〜Ｃｘ）を有している。電流設定回路（Ｃ１〜Ｃｘ）のそれぞれにデジタルビデオ信号が入力されると、該デジタルビデオ信号が有する１または０の情報によって、ソース信号線に一定の電流Ｉｃが流れるか、またはソース信号線に電源供給線Ｖ１〜Ｖｘの電位が与えられるか、いずれか一方が選択される。

図１８に電流設定回路Ｃ１の具体的な構成の一例を示す。なお電流設定回路Ｃ２〜Ｃｘも同じ構成を有する。

電流設定回路Ｃ１は定電流源６３１と、４つのトランスミッションゲートＳＷ１〜ＳＷ４と、２つのインバーターＩｎｂ１、Ｉｎｂ２とを有している。

記憶回路Ｂ６０４が有するＬＡＴＢ＿１から出力されたデジタルビデオ信号によって、ＳＷ１〜ＳＷ４のスイッチングが制御される。なおＳＷ１及びＳＷ３に入力されるデジタルビデオ信号と、ＳＷ２及びＳＷ４に入力されるデジタルビデオ信号は、Ｉｎｂ１、Ｉｎｂ２によって反転している。そのためＳＷ１及びＳＷ３がオンのときはＳＷ２及びＳＷ４はオフ、ＳＷ１及びＳＷ３がオフのときはＳＷ２及びＳＷ４はオンとなっている。

ＳＷ１及びＳＷ３がオンのとき、定電流源６３１から電流ＩｃがＳＷ１及びＳＷ３を介してソース信号線Ｓ１に入力される。

逆にＳＷ２及びＳＷ４がオンのときは、定電流源６３１からの電流ＩｃはＳＷ２を介してグラウンドに落とされる。またＳＷ４を介して電源供給線Ｖ１〜Ｖｘの電源電位がソース信号線Ｓ１に与えられる。

再び図１７を参照して、前記の動作が、１ライン期間内に、定電流回路６０５が有する全ての電流設定回路（Ｃ１〜Ｃｘ）において同時に行われる。よって、デジタルビデオ信号により、全てのソース信号線において、一定の電流Ｉｃが流されるか、または電源電位が与えられるかが選択される。

なお、シフトレジスタの代わりにデコーダ回路等の別の回路を用いて、ラッチ回路に順にデジタルビデオ信号を書きこむようにしても良い。

次に、書き込み用ゲート信号線駆動回路と表示用ゲート信号線駆動回路の構成について説明する。ただし、書き込み用ゲート信号線駆動回路と表示用ゲート信号線駆動回路の構成はほぼ同じであるので、ここでは代表して書き込み用ゲート信号線駆動回路についてのみ説明する。

図１９は書き込み用ゲート信号線駆動回路６４１の構成を示すブロック図である。

書き込み用ゲート信号線駆動回路６４１は、それぞれシフトレジスタ６４２、バッファ６４３を有している。また場合によってはレベルシフタを有していても良い。

書き込み用ゲート信号線駆動回路６４１において、シフトレジスタ６４２にクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタイミング信号はバッファ６４３において緩衝増幅され、選択された書き込み用ゲート信号線に供給される。

書き込み用ゲート信号線には、１ライン分の画素の第１スイッチング用ＴＦＴ及び第２スイッチング用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素の第１スイッチング用ＴＦＴ及び第２スイッチング用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファ６４３は大きな電流を流すことが可能なものが用いられる。

なお、表示用ゲート信号線駆動回路の場合、全ての表示用ゲート信号線に接続されているＥＬ駆動用ＴＦＴを、各表示期間において一斉にオンにする。そのため、書き込み用ゲート信号線駆動回路のシフトレジスタに入力されるクロック信号ＣＬＫ及びスタートパルス信号ＳＰとは波形が異なっている。

なお、シフトレジスタの代わりにデコーダ回路等の別の回路を用いて、ゲート信号を選択し、タイミング信号を供給するようにしても良い。

本発明において用いられる駆動回路は、本実施例で示した構成に限定されない。

本実施例は、実施例１〜実施例６と自由に組み合わせて実施することが可能である。

（実施例８）
本実施例では、図１に示した構成を有する画素の上面図の一例について示す。

図２０に本実施例の画素の上面図を示す。画素は、ソース信号線Ｓｉと、電源供給線Ｖｉと、書き込み用ゲート信号線Ｇａｊと、表示用ゲート信号線Ｇｂｊとを有している。ソース信号線Ｓｉは書き込み用ゲート信号線Ｇａｊ及び表示用ゲート信号線Ｇｂｊと重なる部分においてゲート信号線Ｇｊと接触しないように、一部、接続配線１８２によって引き回されている。

１０２と１０３は、それぞれ第１スイッチング用ＴＦＴと第２スイッチング用ＴＦＴである。また１０４と１０５は、それぞれ電流制御用ＴＦＴとＥＬ駆動用ＴＦＴである。

第１スイッチング用ＴＦＴ１０２のソース領域とドレイン領域は、一方は接続配線１９０を介してソース信号線Ｓｉに接続されており、もう一方は接続配線１８３を介して電流制御用ＴＦＴ１０４のドレイン領域に接続されている。また第２スイッチング用ＴＦＴ１０３のソース領域とドレイン領域は、一方は接続配線１８３を介して電流制御用ＴＦＴ１０４のドレイン領域に接続されており、もう一方は接続配線１８４及びゲート配線１８５に接続されている。なおゲート配線１８５の一部は電流制御用ＴＦＴのゲート電極として機能している。

書き込み用ゲート信号線Ｇａｊの一部は、第１スイッチング用ＴＦＴ１０２及び第２スイッチング用ＴＦＴ１０３のゲート電極として機能している。

また電源供給線Ｖｉとゲート配線１８５の一部は層間絶縁膜を間にはさんで重なっており、重なっている部分がコンデンサ１０７になる。

電流制御用ＴＦＴ１０４のソース領域は電源供給線Ｖｉに接続されており、ドレイン領域は接続配線１８６を介してＥＬ駆動用ＴＦＴ１０５のソース領域に接続されている。ＥＬ駆動用ＴＦＴ１０５のドレイン領域は、画素電極１８１に接続されている。また表示用ゲート信号線Ｇｂｊの一部は、ＥＬ駆動用ＴＦＴ１０５のゲート電極として機能している。

なお本発明の発光装置が有する画素は、図２０に示した構成に限定されない。また本実施例の構成は、実施例１〜７と自由に組み合わせて実施することが可能である。

（実施例９）
本実施例では、本発明の発光装置の画素部のＴＦＴを作製する方法について説明する。なお、画素部の周辺に設けられる駆動回路（ソース信号線側駆動回路、書き込み用ゲート信号線側駆動回路、表示用ゲート信号線側駆動回路）が有するＴＦＴを、画素部のＴＦＴと同一基板上に同時に形成しても良い。

まず、図２１（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[ｎｍ]（好ましくは５０〜１００[ｎｍ]）形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[ｎｍ]（好ましくは１００〜１５０[ｎｍ]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。

島状半導体層５００４〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００４〜５００６の厚さは２５〜８０[ｎｍ]（好ましくは３０〜６０[ｎｍ]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００[Ｈｚ]とし、レーザーエネルギー密度を１００〜４００[ｍＪ／ｃｍ²](代表的には２００〜３００[ｍＪ／ｃｍ²])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００[ｋＨｚ]とし、レーザーエネルギー密度を３００〜６００[ｍＪ／ｃｍ²](代表的には３５０〜５００[ｍＪ／ｃｍ²])とすると良い。そして幅１００〜１０００[μｍ］、例えば４００[μｍ］で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。

次いで、島状半導体層５００４〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[ｎｍ]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[ｎｍ]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０[Ｐａ]、基板温度３００〜４００[℃]とし、高周波（１３．５６[ＭＨｚ]）、電力密度０．５〜０．８[Ｗ／ｃｍ²]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。

そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[ｎｍ]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[ｎｍ]の厚さに形成する。

Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩｃｍ]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩｃｍ]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相の近い結晶構造をもつ窒化タンタルを１０〜５０[ｎｍ]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。

Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩｃｍ]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩｃｍ]を実現することが出来る。

なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。（図２１（Ａ））

次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Ｐａ]の圧力でコイル型の電極に５００[Ｗ]のＲＦ（１３．５６[ＭＨｚ]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[Ｗ]のＲＦ（１３．５６[ＭＨｚ]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[ｎｍ]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１５（第１の導電層５０１１ａ〜５０１５ａと第２の導電層５０１１ｂ〜５０１５ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１５で覆われない領域は２０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形成される。

そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴[ａｔｏｍｓ／ｃｍ²]とし、加速電圧を６０〜１００[ｋｅＶ]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１２〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２３が形成される。第１の不純物領域５０１７〜５０２３には１×１０²⁰〜１×１０²¹[ａｔｏｍｓ／ｃｍ³]の濃度範囲でＮ型を付与する不純物元素を添加する。（図２１（Ｂ））

次に、図２１（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２５〜５０２９（第１の導電層５０２５ａ〜５０２９ａと第２の導電層５０２５ｂ〜５０２９ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２５〜５０２９で覆われない領域はさらに２０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形成される。

Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。

そして、図２２（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[ｋｅＶ]とし、１×１０¹³[ａｔｏｍｓ／ｃｍ²]のドーズ量で行い、図２１（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０２９を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０２９ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３５が形成される。この第３の不純物領域５０３２〜５０３５に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０２９ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０２９ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０２９ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。

図２２（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ₆を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２５ａ〜５０２９ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３６〜５０４０（第１の導電層５０３６ａ〜５０４０ａと第２の導電層５０３６ｂ〜５０４０ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３６〜５０４０で覆われない領域はさらに２０〜５０[ｎｍ]程度エッチングされ薄くなった領域が形成される。

第３のエッチング処理によって、第３の不純物領域５０３２〜５０３５においては、第１の導電層５０３７ａ〜５０４０ａと重なる第３の不純物領域５０３２ａ〜５０３５ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３５ｂとが形成される。

そして、図２２（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００５、５００６に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０５４を形成する。第３の形状の導電層５０３９ｂ、５０４０ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００５、５００５および配線部５０３６はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０５４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０²⁰〜２×１０²¹[ａｔｏｍｓ／ｃｍ³]となるようにする。

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４０がゲート電極として機能する。また、５０３６は島状のソース信号線として機能する。

レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３６〜５０４０に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。

さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

次いで、図２３（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[ｎｍ]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、接続配線５０５７〜５０６２をパターニング形成した後、接続配線（ドレイン配線）５０６２に接する画素電極５０６４をパターニング形成する。なお、接続配線にはソース配線とドレイン配線とが含まれる。ソース配線とは、活性層のソース領域に接続された配線であり、ドレイン配線とはドレイン領域に接続された配線を意味する。

第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μｍ］（さらに好ましくは２〜４[μｍ］）とすれば良い。

コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７〜５０１９またはＰ型の不純物領域５０４３、５０４８、５０４９、５０５４に達するコンタクトホール、配線５０３６に達するコンタクトホール、電源供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。

また、接続配線５０５７〜５０６２として、Ｔｉ膜を１００[ｎｍ]、Ｔｉを含むアルミニウム膜を３００[ｎｍ]、Ｔｉ膜１５０[ｎｍ]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。

また、本実施例では、画素電極５０６４としてＩＴＯ膜を１１０[ｎｍ]の厚さに形成し、パターニングを行った。画素電極５０６４を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０６４がＥＬ素子の陽極となる。（図２３（Ａ））

次に、図２３（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[ｎｍ]の厚さに形成し、画素電極５０６４に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。

次に、ＥＬ層５０６６および陰極（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０６６の膜厚は８０〜２００[ｎｍ]（典型的には１００〜１２０[ｎｍ]）、陰極５０６７の厚さは１８０〜３００[ｎｍ]（典型的には２００〜２５０[ｎｍ]）とすれば良い。

この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。

即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。

ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。

なお、ＥＬ層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。

次に陰極５０６７を形成する。なお本実施例では陰極５０６７としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０６７として他の公知の材料を用いても良い。

最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[ｎｍ]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、ＥＬ層５０６６を水分等から保護することができ、ＥＬ素子の信頼性をさらに高めることが出来る。なおパッシベーション膜５０６８は必ずしも設ける必要はない。

こうして図２３（Ｂ）に示すような構造の発光装置が完成する。なお、本実施例における発光装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。

ところで、本実施例の発光装置は、画素部だけでなく駆動回路にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[ＭＨｚ]以上にすることが可能である。

なお、実際には図２３（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。

また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付ける。

また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。

本実施例は、実施例１〜８と自由に組み合わせて実施することが可能である。

（実施例１０）
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。

ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)

上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。

(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)

上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。

(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)

上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。

以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。

なお、本実施例の構成は、実施例１〜実施例９のいずれの構成とも自由に組み合わせて実施することが可能である。

（実施例１１）
本実施例では、本発明の発光装置に用いられるＴＦＴとして、活性層に有機半導体を用いた場合について説明する。なお、以下、活性層に有機半導体を用いたＴＦＴを、有機ＴＦＴと呼ぶ。

図２７（Ａ）に、プレーナー型の有機ＴＦＴの断面図を示す。基板８００１上にゲート電極８００２が形成されている。そしてゲート電極８００２を覆って、基板８００１上にゲート絶縁膜８００３が形成されている。また、ゲート絶縁膜８００３上にソース電極８００５及びドレイン電極８００６が形成されている。さらに、ソース電極８００５及びドレイン電極８００６を覆って、ゲート絶縁膜８００３上に有機半導体からなる膜（有機半導体膜）８００４が形成されている。

図２７（Ｂ）に、逆スタガー型の有機ＴＦＴの断面図を示す。基板８１０１上にゲート電極８１０２が形成されている。そしてゲート電極８１０２を覆って、基板８１０１上にゲート絶縁膜８１０３が形成されている。また、ゲート絶縁膜８１０３上に有機半導体膜８１０４が形成されている。さらに、有機半導体膜８１０４上にソース電極８１０５及びドレイン電極８１０６が形成されている。

図２７（Ｃ）に、スタガー型の有機ＴＦＴの断面図を示す。基板８２０１上にソース電極８２０５及びドレイン電極８１０６が形成されている。そしてソース電極８２０５及びドレイン電極８１０６を覆って、基板８２０１上に有機半導体膜８２０４が形成されている。また、有機半導体膜８２０４上にゲート絶縁膜８２０３が形成されている。さらに、ゲート絶縁膜８２０３上にゲート電極８２０２が形成されている。

有機半導体は高分子系と低分子系に分類される。高分子系の代表的な材料は、ポリチオフェン、ポリアセチレン、ポリ（Ｎ−メチルピロール）、ポリ（３−アルキルチオフェン）、ポリアリレンビニレン等が挙げられる。

ポリチオフェンを有する有機半導体膜は、電界重合法または真空蒸着法で形成することができる。ポリアセチレンを有する有機半導体膜は、化学重合法または塗布法で形成することができる。ポリ（Ｎ−メチルピロール）を有する有機半導体膜は、化学重合法で形成することができる。ポリ（３−アルキルチオフェン）を有する有機半導体膜は、塗布法またはＬＢ法で形成することができる。ポリアリレンビニレンを有する有機半導体膜は、塗布法で形成することができる。

また、低分子系の代表的な材料は、クォータチオフェン、ジメチルクォータチオフェン、ジフタロシアニン、アントラセン、テトラセン等が挙げられる。これら低分子系の材料を用いた有機半導体膜は、主に、蒸着法や、溶剤を用いたキャストによって形成することができる。

本実施例の構成は、実施例１〜１０の構成と自由に組み合わせて実施することができる。

（実施例１２）
ＥＬ素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。

本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図２４に示す。

図２４（Ａ）はＥＬ表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、ＥＬ表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図２４（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。

図２４（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。

図２４（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。

図２４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図２４（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置は表示部２５０２に用いることができる。

図２４（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置は表示部２６０２に用いることができる。

ここで図２４（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。

なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。

また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。

また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１１に示したいずれの構成の発光装置を用いても良い。

本発明の発光装置の画素の回路図。 本発明の発光装置の上面ブロック図。 書き込み用ゲート信号線と表示用ゲート信号線とに入力される信号のタイミングチャート。 駆動における画素の概略図。 書き込み期間と表示期間の出現するタイミングを示す図。 書き込み用ゲート信号線と表示用ゲート信号線とに入力される信号のタイミングチャート。 書き込み用ゲート信号線と表示用ゲート信号線とに入力される信号のタイミングチャート。 駆動における画素の概略図。 書き込み期間と表示期間と非表示期間の出現するタイミングを示す図。 書き込み用ゲート信号線と表示用ゲート信号線とに入力される信号のタイミングチャート。 書き込み用ゲート信号線と表示用ゲート信号線とに入力される信号のタイミングチャート。 書き込み用ゲート信号線と表示用ゲート信号線とに入力される信号のタイミングチャート。 書き込み期間と表示期間と非表示期間の出現するタイミングを示す図。 書き込み期間と表示期間と非表示期間の出現するタイミングを示す図。 書き込み期間と表示期間と非表示期間の出現するタイミングを示す図。 ソース信号線駆動回路のブロック図。 ソース信号線駆動回路の詳細図。 電流設定回路Ｃ１の回路図。 ゲート信号線駆動回路のブロック図 本発明の発光装置の画素の上面図。 本発明の発光装置の作製方法を示す図。 本発明の発光装置の作製方法を示す図。 本発明の発光装置の作製方法を示す図。 本発明の発光装置を用いた電子機器の図。 一般的な発光装置の画素の回路図。 ＥＬ素子の電圧電流特性を示す図。 有機半導体を用いたＴＦＴの断面図。

Claims (5)

1. 複数のラインに配置された複数の画素を有し、
   前記複数の画素はそれぞれ、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、第４のＴＦＴと、ＥＬ素子とを有し、
   前記第１のＴＦＴのソース又はドレインの一方は、電源供給線に接続され、
   前記第１のＴＦＴのソース又はドレインの他方は、前記第２のＴＦＴのソース又はドレインの一方に接続され、
   前記第２のＴＦＴのゲートは、第１のゲート信号線に接続され、
   前記第２のＴＦＴのソース又はドレインの他方は、前記ＥＬ素子に接続され、
   前記第３のＴＦＴのゲートと前記第４のＴＦＴのゲートは、第２のゲート信号線に接続され、
   前記第３のＴＦＴのソース又はドレインの一方は、ソース信号線に接続され、
   前記第３のＴＦＴのソース又はドレインの他方は、前記第４のＴＦＴのソース又はドレインの一方に接続され、
   前記第４のＴＦＴのソース又はドレインの他方は、前記第１のＴＦＴのゲートに接続された発光装置の駆動方法であって、
   １フレーム期間は複数のサブフレーム期間を有し、前記複数のサブフレーム期間のうち１つ以上のサブフレーム期間は、第１の期間、第２の期間及び第３の期間を有し、
   前記第１の期間において、前記第３のＴＦＴと前記第４のＴＦＴがオンになり、前記第４のＴＦＴによって、前記第１のＴＦＴのゲートとソース又はドレインの他方とが接続され、かつ、デジタルビデオ信号の電圧がＨｉｇｈ又はＬｏｗの一方である場合は前記第１のＴＦＴに一定の電流が流れるように制御され、前記デジタルビデオ信号の電圧がＨｉｇｈ又はＬｏｗの他方である場合は前記第１のＴＦＴに電流が流れないように制御され、なおかつ、前記第１のＴＦＴの電流値に応じて前記第１のＴＦＴのＶ_ＧＳが制御され、
   前記第２の期間において、前記Ｖ_ＧＳが保持され、前記Ｖ_ＧＳによって、前記デジタルビデオ信号の電圧がＨｉｇｈ又はＬｏｗの一方である場合は前記第１のＴＦＴに流れる電流が前記第２のＴＦＴを介して前記ＥＬ素子に流れ、前記デジタルビデオ信号の電圧がＨｉｇｈ又はＬｏｗの他方である場合は前記第１のＴＦＴ、前記第２のＴＦＴ及び前記ＥＬ素子に電流が流れず、
   前記第３の期間において、前記第２のＴＦＴがオフになり、
   前記複数のラインから選択された１つのライン目の前記画素の前記第１の期間と、前記複数のラインから選択され、前記１つのライン目とは異なるライン目の前記画素の前記第３の期間が重なることを特徴とする発光装置の駆動方法。
2. 請求項１において、前記第３のＴＦＴと前記第４のＴＦＴの極性が同じであることを特徴とする発光装置の駆動方法。
3. 請求項１または請求項２において、
   前記複数の画素はそれぞれコンデンサを有し、
   前記コンデンサの第１の電極は、前記第１のＴＦＴのソース又はドレインの一方と前記電源供給線に接続され、
   前記コンデンサの第２の電極は、前記第１のＴＦＴのゲートに接続されていることを特徴とする発光装置の駆動方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１のゲート信号線に接続された第１のゲート信号線駆動回路と、前記第２のゲート信号線に接続された第２のゲート信号線駆動回路とを有することを特徴とする発光装置の駆動方法。
5. 請求項１乃至請求項４のいずれか一項において、
   前記ソース信号線に接続されたソース信号線駆動回路を有することを特徴とする発光装置の駆動方法。

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