JP5012729B2 - 表示パネルモジュール、半導体集積回路、画素アレイ部の駆動方法及び電子機器 - Google Patents

Description

この明細書で説明する発明は、電流駆動型の自発光素子を駆動する画素回路の駆動技術に関する。なお、この明細書で提案する発明は、表示パネルモジュール、半導体集積回路、画素アレイ部の駆動方法及び表示パネルモジュールを搭載する電子機器としての側面を有する。

今日に至るまで、表示パネルモジュールは、単一の視点で撮影された画像（以下では、「２次元画像」という。）の表示デバイスとして普及してきた。しかし、昨今では、両眼視差を利用して撮影された画像（以下では、「３次元画像」という。）を表示し、ユーザーに立体的な画像として知覚させることができる表示デバイスの開発が進められている。もっとも、現存するコンテンツ量は、２次元画像が圧倒的に多い。

このため、これからの表示パネルモジュールには、２次元画像と３次元画像の両方を表示できる仕組みが必要になると考えられる。
図１に、２次元画像と３次元画像の両方を表示できる画像システムの構築例を示す。この画像システム１は、２次元画像と３次元画像を同じ画面サイズで表示させたい場合に用いて好適な構成である。

この画像システム１は、画像再生機３と、表示装置５と、赤外線発光部７と、液晶シャッター付き眼鏡９とで構成される。このうち、画像再生機３は、２次元画像と３次元画像の両方の再生機能を搭載した映像機器であり、いわゆる画像再生装置の他、セットトップボックスやコンピュータも含まれる。表示装置５は、入力画像データの出力装置であり、いわゆるテレビジョン受像機の他、モニターも含まれる。

赤外線発光部７は、３次元画像の表示時に、左眼用画像と右眼用画像の表示タイミング又は表示の切り替えタイミングを、液晶シャッター付き眼鏡９通知するデバイスである。図１は、表示装置５の上辺額部の中央付近に配置した例を表している。液晶シャッター付き眼鏡９は、３次元画像の表示時に、ユーザーへの装着が求められるアクセサリーの一つである。勿論、２次元画像の表示時には、液晶シャッター付き眼鏡９のユーザーへの装着は不要である。

図２に、液晶シャッター付き眼鏡９の動作イメージを示す。図中、枠内が白抜きで表示されている絵は、液晶シャッターが開状態であること、すなわち外光が透過できる状態を表している。また、枠内が網掛けで表示されている絵は、液晶シャッターが閉状態であること、すなわち外光が透過しない状態を表している。

図２に示すように、３次元画像の表示中は、２つの液晶シャッターが同時に開状態になることはなく、いずれか一方だけが表示画像の切り替えに連動して開状態に制御される。具体的には、左眼用画像の表示中は左眼用の液晶シャッターのみが開状態に制御され、右眼用画像の表示中は右眼側の液晶シャッターのみが開状態に制御される。画像システム１では、この液晶シャッターの相補的な開閉動作により、立体画像の視認を可能にしている。

図３に、液晶シャッター付き眼鏡９の電子回路部分の等価回路を示す。液晶シャッター付き眼鏡９は、バッテリー１１、赤外線受光部１３、シャッター駆動部１５、液晶シャッター１７、１９で構成される。
バッテリー１１は、例えばボタン電池のような軽量かつ小型の電池である。赤外線受光部１３は、例えば眼鏡の前面部分に取り付けられ、表示画像の切り替え情報を重畳した赤外線光を受信する電子部品である。

シャッター駆動部１５は、受信した切り替え情報に基づいて、表示画像と同期するように右眼用の液晶シャッター１７と左眼用の液晶シャッター１９の開閉を切り替え制御する電子部品である。
特開２００７−２８６６２３号公報

特許文献１には、２次元画像の表示用駆動回路と３次元画像の表示用駆動回路を搭載し、表示画像の切り替えに応じて表示パネルの駆動に使用する駆動回路を切り替える画像システムが開示されている。
図４に、特許文献１に開示されている駆動方式を示す。なお、図４は、ある水平ラインに着目した駆動期間の関係を表している。

ただし、図４は、６０フレーム／秒で撮影された２次元画像と３次元画像を表示パネルに表示する場合の動作関係を表している。因みに、表示パネルは、アクティブマトリクス駆動方式で駆動制御されるものとする。
図４（Ａ）は、ある水平ラインに着目した２次元画像データの処理タイミングを表している。図４（Ａ）に示すように、２次元画像の入力時には、１／６０[秒]の間にフレーム画像Ｆの書き込みから点灯までの処理動作が実行される。

図４（Ｂ）は、ある水平ラインに着目した３次元画像データの処理タイミングを表している。白抜きで示す期間が左眼用画像Ｌ又は右眼用画像Ｒの処理期間であり、黒塗りで示す期間が黒画面の処理期間である。図４（Ｂ）に示すように、３次元画像の入力時には、１／２４０[秒]単位で、左眼用画像Ｌの書き込みから点灯までの処理動作、黒画面の書き込みから点灯までの処理動作、右眼用画像Ｒの書き込みから点灯までの処理動作、黒画面の書き込みから点灯までの処理動作が実行される。

ここで、左眼用画像Ｌと右眼用画像Ｒの処理期間の中間に、黒画面の処理期間を挿入するのは、画面上での左右の画像が同時に表示されて混在するのを防ぐためである。図５に、その動作原理を示す。図５は、各水平ラインの処理タイミングと、ユーザーから視認される表示状態との関係を表している。図５の場合も、白抜き部分が左眼用画像Ｌ又は右眼用画像Ｒの処理期間（主に点灯期間と考える。）を表しており、黒塗り期間が黒画面の処理期間（主に点灯期間と考える。）を表している。

図５に示すように、黒画面の挿入期間が存在することにより、先頭行の水平ラインにおける右眼用画像Ｒの表示（点灯）開始タイミングを、最終行の水平ラインにおける左眼用画像Ｌの表示（点灯）終了以降にまで遅延させることができる。そして、最終行の水平ラインにおける左眼用画像Ｌの表示（点灯）終了から先頭行の水平ラインにおける右眼用画像Ｒの表示（点灯）開始までの間が、液晶シャッターの開閉状態の切り替え期間に充てられる。

このように、特許文献１には、３次元画像を表示するための駆動技術が開示されている。しかしながら、この駆動方式の場合、視認されるフレームレート（６０Ｈｚ）の実に４倍もの速度（２４０Ｈｚ）で表示パネルを駆動する必要がある。このことは、画素アレイ部やその駆動回路について非常に性能の高い部品を採用する必要があることを意味し、製造コストが高くなる原因になる。

また、図５に示すように黒画面の表示期間は、３次元画像の表示期間と同じだけ必要になる。このため、黒画面を挿入する従来技術の場合には、必然的に画面輝度が低下するのを避け得ない問題がある。

また、特許文献１に示す駆動方式のように、２次元画像の表示時と３次元画像の表示と時で駆動方式を切り替える方法では、画像形式の違いを検出して駆動方法を切り替える機能構成が必要になる。更に、引用文献１に示す駆動方式では、２次元画像用の駆動回路と、３次元画像用の駆動回路の両方が必要である。従って、部品点数の増加に加え、回路レイアウトが複雑になる問題がある。

そこで、発明者らは、以下に示すような表示パネルモジュール、半導体集積回路、画素アレイ部の駆動方法及び電子機器を提案する。

本発明の第１の側面の表示パネルモジュールは、電源駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素をマトリクス状に配置した画素アレイ部と、信号線を駆動する信号線駆動部と、信号線に出現する電位の前記サブ画素への書き込みを制御する書込制御線駆動部と、前記サブ画素に対する駆動電源の供給と停止を制御する電源供給制御部とを有し、前記信号線駆動部、前記書込制御線駆動部及び前記電源供給制御部は、２次元画像と３次元画像のいずれを表示する場合にも、隣接するフレームの表示期間が重複させないように定めた共通の駆動タイミングで動作し、各水平ラインにおける信号電位の書き込み完了から点灯開始までの待ち時間が、信号電位の書き込みが最初に完了する第１の水平ラインが最長になるように設定され、信号電位の書き込みが最後に完了する第２の水平ラインが最短になるように設定され、信号電位の書き込みのタイミングが異なる水平ラインにおいて、先に書き込みを完了する水平ラインの前記待ち時間が、後に書き込みを完了する水平ラインの前記待ち時間よりも長くなるようにされ、各水平ラインのうち、前記第１の水平ラインの点灯開始が最初に行われ、前記第２の水平ラインの点灯開始が最後に行われる表示パネルモジュールである。
本発明の第１の側面によれば、各水平ラインにおける点灯期間は、いずれの水平ラインにおいても同じ長さであるようにすることができる。
本発明の第１の側面によれば、前記信号線駆動部、前記書込制御線駆動部及び前記電源供給制御部は、２次元画像と３次元画像のいずれを表示する場合にも、前記第１の水平ラインの点灯開始から前記第２の水平ラインの点灯終了までの期間で与えられる各フレームの表示期間が、隣接するフレームの間で重複させないように定めた共通の駆動タイミングで動作するようにすることができる。
本発明の第２の側面の半導体集積回路は、電源駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素をマトリクス状に配置した画素アレイ部を駆動制御する駆動回路として、信号線に出現する電位の前記サブ画素への書き込みを制御する書込制御線駆動部と、前記サブ画素に対する駆動電源の供給と停止を制御する電源供給制御部とを有し、前記書込制御線駆動部及び前記電源供給制御部は、２次元画像と３次元画像のいずれを表示する場合にも、隣接するフレームの表示期間が重複させないように定めた共通の駆動タイミングで動作し、各水平ラインにおける信号電位の書き込み完了から点灯開始までの待ち時間が、信号電位の書き込みが最初に完了する第１の水平ラインが最長になるように設定され、信号電位の書き込みが最後に完了する第２の水平ラインが最短になるように設定され、信号電位の書き込みのタイミングが異なる水平ラインにおいて、先に書き込みを完了する水平ラインの前記待ち時間が、後に書き込みを完了する水平ラインの前記待ち時間よりも長くなるようにされ、各水平ラインのうち、前記第１の水平ラインの点灯開始が最初に行われ、前記第２の水平ラインの点灯開始が最後に行われる半導体集積回路である。
本発明の第３の側面の駆動方法は、電源駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素をマトリクス状に配置した画素アレイ部の駆動方法であって、信号線を駆動する第１の処理と、信号線に出現する電位の前記サブ画素への書き込みを制御する第２の処理と、前記サブ画素に対する駆動電源の供給と停止を制御する第３の処理とを有し、前記第１、第２及び第３の処理は、２次元画像と３次元画像のいずれを表示する場合にも、隣接するフレームの表示期間が重複させないように定めた共通の駆動タイミングで動作し、各水平ラインにおける信号電位の書き込み完了から点灯開始までの待ち時間が、信号電位の書き込みが最初に完了する第１の水平ラインが最長になるように設定され、信号電位の書き込みが最後に完了する第２の水平ラインが最短になるように設定され、信号電位の書き込みのタイミングが異なる水平ラインにおいて、先に書き込みを完了する水平ラインの前記待ち時間が、後に書き込みを完了する水平ラインの前記待ち時間よりも長くなるようにされ、各水平ラインのうち、前記第１の水平ラインの点灯開始が最初に行われ、前記第２の水平ラインの点灯開始が最後に行われる画素アレイ部の駆動方法である。
本発明の第４の側面の電子機器は、電源駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素をマトリクス状に配置した画素アレイ部と、信号線を駆動する信号線駆動部と、信号線に出現する電位の前記サブ画素への書き込みを制御する書込制御線駆動部と、前記サブ画素に対する駆動電源の供給と停止を制御する電源供給制御部とを有し、前記信号線駆動部、前記書込制御線駆動部及び前記電源供給制御部は、２次元画像と３次元画像のいずれを表示する場合にも、隣接するフレームの表示期間が重複させないように定めた共通の駆動タイミングで動作する表示パネルモジュールと、システム全体の動作を制御するシステム制御部と、前記システム制御部に対する操作入力部とを有し、各水平ラインにおける信号電位の書き込み完了から点灯開始までの待ち時間が、信号電位の書き込みが最初に完了する第１の水平ラインが最長になるように設定され、信号電位の書き込みが最後に完了する第２の水平ラインが最短になるように設定され、信号電位の書き込みのタイミングが異なる水平ラインにおいて、先に書き込みを完了する水平ラインの前記待ち時間が、後に書き込みを完了する水平ラインの前記待ち時間よりも長くなるようにされ、各水平ラインのうち、前記第１の水平ラインの点灯開始が最初に行われ、前記第２の水平ラインの点灯開始が最後に行われる電子機器である。
本発明の第１乃至第４の側面によれば、各水平ラインにおける信号電位の書き込み完了から点灯開始までの待ち時間が、信号電位の書き込みが最初に完了する第１の水平ラインが最長になるように設定され、信号電位の書き込みが最後に完了する第２の水平ラインが最短になるように設定されて、信号電位の書き込みのタイミングが異なる水平ラインにおいて、先に書き込みを完了する水平ラインの前記待ち時間が、後に書き込みを完了する水平ラインの前記待ち時間よりも長くなるようにされ、各水平ラインのうち、前記第１の水平ラインの点灯開始が最初に行われ、前記第２の水平ラインの点灯開始が最後に行われる。

発明者らの提案する発明の場合、２次元画像と３次元画像のいずれを表示する場合にも、各駆動回路を共通の駆動タイミングで動作させることができる。このため、従来技術のように、２次元画像用の駆動回路と３次元画像用の駆動回路を別々に用意する必要がない。また、発明者らの提案する発明の場合、２次元画像か３次元画像かの判定動作も不要である。従って、従来技術を採用する表示パネルモジュールに比して製造コストの低減を図ることができる。

以下、発明を、アクティブマトリクス駆動型の有機ＥＬパネルモジュールに適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。

（Ａ）外観構成
この明細書では、表示パネルモジュールを２種類の意味で使用する。一つは、画素アレイ部と駆動回路（例えば信号線駆動部、書込制御線駆動部、電源制御線駆動部等）とを、半導体プロセスを用いて基板上に形成する表示パネルモジュールである。もう一つは、特定用途向けＩＣとして製造された駆動回路を画素アレイ部が形成された基板上に実装する表示パネルモジュールである。

図６に、有機ＥＬパネルモジュールの外観構成例を示す。有機ＥＬパネルモジュール２１は、支持基板２３のうち画素アレイ部の形成領域に対向基板２５を貼り合わせた構造を有している。
支持基板２３は、ガラス、プラスチックその他の基材で構成される。対向基板２５も、ガラス、プラスチックその他の透明部材を基材とする。

対向基板２５は、封止材料を挟んで支持基板２３の表面を封止する部材である。
なお、基板の透明性は光の射出側だけ確保されていれば良く、他方の基板側は不透性の基板でも良い。この他、有機ＥＬパネルモジュール２１には、外部信号や駆動電源を入力するためのＦＰＣ（フレキシブルプリントサーキット）２７が配置される。

（Ｂ）形態例１
（Ｂ−１）システム構成
図７に、この形態例に係る有機ＥＬパネルモジュール３１のシステム構成例を示す。
図７に示す有機ＥＬパネルモジュール３１は、画素アレイ部３３と、その駆動回路である信号線駆動部３５、書込制御線駆動部３７、電源制御線駆動部３９及びタイミングジェネレータ４１で構成される。このうち、電源制御線駆動部３９は、特許請求の範囲における「電源供給制御部」に対応する。

（ａ）画素アレイ部
この形態例の場合、画素アレイ部３３には、ホワイトユニットを構成する１画素が、画面内の垂直方向と水平方向についてそれぞれ規定の解像度で配置される。図８に、ホワイトユニットを構成するサブ画素５１の配列構造を示す。図８に示すように、ホワイトユニットは、Ｒ（赤）画素５１、Ｇ（緑）画素５１、Ｂ（青）画素５１の集合体として構成される。

画素アレイ部３３の垂直解像度をＭ、水平解像度をＮとすると、画素アレイ部３３の総サブ画素数は、Ｍ×Ｎ×３で与えられる。
図９では、画素アレイ部３３を構成する画素構造の最小単位であるサブ画素５１とその駆動回路部との接続関係を表している。

この形態例の場合、サブ画素５１は、図９に示すように、Ｎチャネル型の薄膜トランジスタＮ１、Ｎ２、Ｎ３と、階調情報を保持する保持容量Ｃｓと、有機ＥＬ素子ＯＬＥＤとで構成される。因みに、薄膜トランジスタＮ１は、信号線ＤＴＬに出現する電位（以下、「信号線電位」という。）の書き込みを制御するスイッチ素子である。以下、薄膜トランジスタＮ１をサンプリングトランジスタＮ１という。

また、薄膜トランジスタＮ２は、保持容量Ｃｓに保持される電位に応じた大きさの駆動電流を有機ＥＬ素子ＯＬＥＤに供給するスイッチ素子である。以下、薄膜トランジスタＮ２を駆動トランジスタＮ２という。
また、薄膜トランジスタＮ３は、駆動トランジスタＮ２の一方の主電極に対する駆動電圧ＶＤＤの供給と供給停止を制御するスイッチ素子である。以下、薄膜トランジスタＮ３を電源供給制御トランジスタＮ３という。

（ｂ）信号線駆動部の構成
信号線駆動部３５は、信号線ＤＴＬを駆動する回路デバイスである。個々の信号線ＤＴＬは、画面の垂直方向（Ｙ方向）に延びるように配線され、画面の水平方向（Ｘ方向）に３×Ｎ本配置される。この形態例の場合、信号線駆動部３５は、信号線ＤＴＬを特性補正電位Ｖofs_L 、初期化電位Ｖofs_H 、信号電位Ｖsig の３値で駆動する。

なお、特性補正電位Ｖofs_L は、例えば画素階調の黒レベルに対応する電位である。特性補正電位Ｖofs_L は、駆動トランジスタＮ２が有する閾値電圧Ｖthのバラツキを補正する動作（以下、「閾値補正動作」という。）に用いられる。
また、初期化電位Ｖofs_H は、保持容量Ｃｓの保持電圧をキャンセルするための電位である。このように、保持容量Ｃｓの保持電圧をキャンセルする動作を、以下では、初期化動作という。

因みに、初期化電位Ｖofs_H は、画素階調に対応する信号電位Ｖsig が採り得る最大値よりも高電位に設定されている。これにより、前フレーム期間の信号電位Ｖsig がどのような電位で与えら得たとしても、保持電圧をキャンセルすることが可能になる。
また、この形態例における制御線駆動部３５は、２次元画像の表示時にも３次元画像の表示時にも、同じ駆動タイミングで動作する。

図１０に、信号線駆動部３５の内部構成例を示す。信号線駆動部３５は、シフトレジスタ６１、ラッチ部６３、ディジタル／アナログ変換部６５、バッファ回路６７、セレクタ６９で構成される。
シフトレジスタ６１は、クロック信号ＣＫに基づいて、画素データＤinの取り込みタイミングを与える回路デバイスである。この形態例の場合、シフトレジスタ６１は、少なくとも信号線ＤＴＬの本数に対応する３×Ｎ個の遅延段で構成される。従って、クロック信号ＣＫは、１水平走査期間内に３×Ｎ発のパルスを有するものを使用する。

ラッチ部６３は、シフトレジスタ６１から出力されるタイミング信号に基づいて、画素データＤinを対応する記憶領域に取り込む記憶回路である。
ディジタル／アナログ変換回路６５は、ラッチ部６３に取り込まれた画素データＤinを、アナログの信号電圧Ｖsig に変換する回路デバイスである。なお、ディジタル／アナログ変換回路６５の変換特性は、Ｈレベル基準電位Ｖref_H とＬレベル基準電位Ｖref_L によって規定される。

バッファ回路６７は、信号振幅をパネル駆動に適した信号レベルに変換する回路デバイスである。
セレクタ６９は、画素階調に対応する信号電位Ｖsig と、閾値補正電位Ｖofs_L と、初期化電位Ｖofs_H とのいずれか一つを、１水平走査期間内に選択的に出力する回路デバイスである。図１１に、セレクタ６９による信号線電位の出力例を示す。この形態例の場合、セレクタ６９は、初期化電位Ｖofs_H →閾値補正電位Ｖofs_L →信号電位Ｖsig の順番に出力する。

（ｃ）書込制御線駆動部の構成
書込制御線駆動部３７は、書込制御線ＷＳＬを通じて、信号線電位のサブ画素５１への書き込みを線順次に制御する駆動デバイスである。なお、書込制御線ＷＳＬは、画面の水平方向（Ｘ方向）に延びるように配線され、画面の垂直方向（Ｙ方向）にＭ本配置される。

書込制御線駆動部３７は、水平ライン単位で、初期化動作と、閾値補正動作と、信号電位書込み動作と、移動度補正動作の実行タイミングを指定する回路デバイスである。この形態例における書込制御線駆動部３７の場合も、２次元画像の表示時にも３次元画像の表示時にも、同じ駆動タイミングで動作する。

図１２に、書込制御線駆動部３７の回路構成例を示す。書込制御線駆動部３７は、セット用シフトレジスタ７１と、リセット用シフトレジスタ７３と、論理ゲート７５、バッファ回路７７とで形成される。

セット用シフトレジスタ７１は、垂直解像度に対応するＭ個の遅延段で構成される。セット用シフトレジスタ７１は、水平走査クロックに同期した第１のシフトクロックＣＫ１に基づいて動作し、第１のシフトクロックＣＫ１が入力される度、次段の遅延段にセットパルスを転送する。ここでの第１のシフトクロックＣＫ１は、特許請求の範囲における「第１のスキャンクロック」に対応する。なお、転送開始タイミングは、スタートパルスｓｔ１により与えられる。

リセット用シフトレジスタ７３も、垂直解像度に対応するＭ個の遅延段で構成される。同じく、リセット用シフトレジスタ７３は、水平走査クロックに同期した第１のシフトクロックＣＫ１に基づいて動作し、第１のシフトクロックＣＫ１が入力される度、次段の遅延段にリセットパルスを転送する。また、転送開始タイミングは、スタートパルスｓｔ２によって与えられる。

論理ゲート７５は、セットパルスの入力からリセットパルスの入力までをパルス幅とするパルス信号を発生する回路デバイスである。論理ゲート７５は、書込制御線ＷＳＬの本数だけ配置される。なお、１水平走査期間内に複数回の書込タイミングを与える必要がある場合には、複数回の書込タイミングを与えるパルス波形と、セットパルスとリセットパルスで規定されるパルス信号との論理積波形を求めれば良い。この場合、セットパルスとリセットパルスは、複数回の書込タイミングを出力する水平ラインを特定する役割を果たす。

バッファ回路７７は、ロジックレベルの制御パルスを駆動レベルの制御パルスにレベル変換する回路デバイスである。このバッファ回路７７には、書込制御線ＷＳＬに接続されるＮ個のサブ画素を同時に駆動できる能力が要求される。

（ｄ）電源制御線駆動部の構成
電源制御線駆動部３９は、電源制御線ＤＳＬを通じて、サブ画素５１に対する駆動電源ＶＤＤの供給と供給停止を制御する駆動デバイスである。なお、電源制御線ＤＳＬは画面の水平方向（Ｘ方向）に延びるように配線され、画面の垂直方向（Ｙ方向）にＭ本配置される。

電源制御線駆動部３９は、非発光期間のうち閾値補正動作や移動度補正動作の実行期間について駆動電源ＶＤＤを供給するように動作する。なお、この制御動作は、書込制御線駆動部３７の書込制御動作と同期して実行される。従って、非発光期間における電源制御線駆動部３９の動作は、水平走査クロックに同期した第１のシフトクロックＣＫ１に基づいて実行される。

また、電源制御線駆動部３９は、発光期間のうち有機ＥＬ素子ＯＬＥＤを点灯制御する期間についてのみ駆動電源ＶＤＤを供給するように動作する。この形態例の場合、電源制御線駆動部３９による発光期間中の制御動作は、非発光期間時のスキャン速度よりも高速のスキャン速度で実行される。すなわち、第１のシフトクロックＣＫよりも高速の第２のシフトクロックＣＫ２を用いて実行される。ここでの第２のシフトクロックＣＫ２は、特許請求の範囲における「第２のスキャンクロック」に対応する。

このように、発光期間における制御パルスのスキャン速度を上げるのは、画面上端部の点灯開始（表示開始）から画面下端部の点灯終了（表示終了）までの期間長を従来手法に比して圧縮するためである。なお、第１のシフトクロックＣＫ１に対する第２のシフトクロックＣＫ２の比率を高めるほど、画面内の上下間での発光期間の広がりを圧縮することができる。

この形態例の場合、第２のシフトクロックＣＫ２は、第１のシフトクロックＣＫ１（１水平走査クロック）の2.77倍に設定する。
この形態例における電源制御線駆動部３９の場合も、２次元画像の表示時にも３次元画像の表示時にも、同じ駆動タイミングで動作する。

図１３に、電源制御線駆動部３９の回路構成例を示す。電源制御線駆動部３９は、非発光期間用の回路段と、発光期間用の回路段と、これら期間別の制御パルスを選択的に出力する回路段と、ロジックレベルの制御パルスを駆動レベルの制御パルスに変換する回路段とで構成される。

このうち、非発光期間用の回路部分は、セット用シフトレジスタ８１と、リセット用シフトレジスタ８３と、論理ゲート８５で形成される。
セット用シフトレジスタ８１は、垂直解像度に対応するＭ個の遅延段で構成される。セット用シフトレジスタ８１は、水平走査クロックに同期した第１のシフトクロックＣＫ１に基づいて動作し、第１のシフトクロックＣＫ１が入力される度、次段の遅延段にセットパルスを転送する。なお、転送開始タイミングは、スタートパルスｓｔ１１により与えられる。

リセット用シフトレジスタ８３も、垂直解像度に対応するＭ個の遅延段で構成される。同じく、リセット用シフトレジスタ８３は、水平走査クロックに同期した第１のシフトクロックＣＫ１に基づいて動作し、第１のシフトクロックＣＫ１が入力される度、次段の遅延段にリセットパルスを転送する。また、転送開始タイミングは、スタートパルスｓｔ１２によって与えられる。

論理ゲート８５は、セットパルスの入力からリセットパルスの入力までをパルス幅とするパルス信号を発生する回路デバイスである。論理ゲート８５は、電源制御線ＤＳＬの本数だけ配置される。
なお、１水平走査期間の途中にパルス信号のエッジを設定したい場合には、当該エッジのタイミングを与えるパルス波形と、セットパルスとリセットパルスとで生成されるパルス信号との論理積波形を求めれば良い。

同様に、発光期間用の回路部分は、セット用シフトレジスタ９１と、リセット用シフトレジスタ９３と、論理ゲート９５で形成される。
セット用シフトレジスタ９１は、垂直解像度に対応するＭ個の遅延段で構成される。セット用シフトレジスタ９１は、水平走査クロックよりも高速の第２のシフトクロックＣＫ２に基づいて動作し、第２のシフトクロックＣＫ２が入力される度、次段の遅延段にセットパルスを転送する。なお、転送開始タイミングは、スタートパルスｓｔ１３により与えられる。

リセット用シフトレジスタ９３も、垂直解像度に対応するＭ個の遅延段で構成される。同じく、リセット用シフトレジスタ９３は、水平走査クロックよりも高速の第２のシフトクロックＣＫ２に基づいて動作し、第２のシフトクロックＣＫ２が入力される度、次段の遅延段にリセットパルスを転送する。また、転送開始タイミングは、スタートパルスｓｔ１４によって与えられる。

論理ゲート９５は、セットパルスの入力からリセットパルスの入力までをパルス幅とするパルス信号を発生する回路デバイスである。論理ゲート９５は、電源制御線ＤＳＬの本数だけ配置される。
なお、１水平走査期間の途中にパルス信号のエッジを設定したい場合には、当該エッジのタイミングを与えるパルス波形と、セットパルスとリセットパルスとで生成されるパルス信号との論理積波形を求めれば良い。

これら２つの処理期間用に設けられた回路部からのパルス信号を切り替えは、スイッチ回路１０１が実行する。スイッチ回路１０１は、非発光期間の間、論理ゲート８５から入力されるパルス信号を選択し、発光期間の間、論理ゲート９５から入力されるパルス信号を選択する。なお、パルス信号の選択の切り替えは、不図示の切り替え信号により実現する。もっとも、論理ゲート９５のパルス信号を切り替え信号に用いることもできる。

すなわち、論理ゲート９５の論理レベルの切り替わりに連動させる手法を採用する。勿論、論理ゲート９５から入力されるパルス信号がＨレベルに切り替わると、当該パルス信号が選択され、Ｌレベルに切り替わると、論理ゲート８５から入力されるパルス信号を選択するようにする。

このスイッチ回路１０１の後段には、バッファ回路１０３が配置される。バッファ回路１０３は、ロジックレベルの電源制御信号を駆動レベルの電源制御信号にレベル変換する回路デバイスである。このバッファ回路１０３には、電源制御線ＤＳＬに接続されるＮ個のサブ画素を同時に駆動できる能力が要求される。

（ｅ）タイミングジェネレータ４１の構成
タイミングジェネレータ４１は、有機ＥＬパネルモジュール３１の駆動に必要なタイミング制御信号やクロックを発生する回路デバイスである。例えばクロック信号ＣＫ、第１のシフトクロックＣＫ１、第２のシフトクロックＣＫ２、スタートパルスｓｔ１、ｓｔ２、ｓｔ１１、ｓｔ１２、ｓｔ１３、ｓｔ１４等を発生する。

（Ｂ−２）駆動動作
（ａ）表示スケジュールの概要
以下では、この形態例に係る有機ＥＬパネルモジュール３１の表示スケジュールについて説明する。この形態例の場合、有機ＥＬパネルモジュール３１には、６０フレーム／秒の画像ストリームが与えられる場合を想定する。すなわち、２次元画像用の画像ストリームも３次元画像用の画像ストリームも、６０フレーム／秒で撮影又は生成される場合を想定する。

図１４に、この形態例で想定する画像ストリームの表示スケジュールを示す。図１４に示すように、この形態例の場合、入力される画像ストリームの種類の違いによらず、１２０フレーム／秒で表示する駆動方式を採用する。すなわち、１／６０[秒]間に２フレームを表示する駆動方式を採用する。

図１４（Ａ）は、２次元画像の表示スケジュールである。２次元画像の場合、１／６０[秒]単位で与えられる表示期間の前半期間と後半期間に、同じ画像内容のフレーム画像を表示する。すなわち、Ｆ１→Ｆ１→Ｆ２→Ｆ２→Ｆ３→Ｆ３→Ｆ４→Ｆ４…というように、フレーム画像を２回ずつ表示する。もっとも、表示期間のうち後半期間には、入力画像を動き補償した画像を挿入しても良い。動き補償された画像を挿入することで、動画像の表示品質を高めることができる。この表示は、いわゆる倍速表示技術に対応する。

図１４（Ｂ）は、３次元画像の表示スケジュールである。３次元画像の場合、１／６０[秒]単位で与えられる表示期間の前半期間に左眼用画像Ｌを表示し、後半期間に右眼用画像Ｒを表示する。すなわち、Ｌ１→Ｒ１→Ｌ２→Ｒ２→Ｌ３→Ｒ３→Ｌ４→Ｒ４…というように、左眼用と右眼用の画像を交互に表示する。

（ｂ）駆動タイミングの概要
図１５と図１６に、画素アレイ部３３を構成するある水平ライン上のサブ画素５１に着目した駆動信号波形と駆動トランジスタＮ２の電位変化との関係を示す。なお、図１５は先頭行に位置する水平ラインの動作に対応し、図１６は最終行に位置する水平ラインの動作に対応する。２つの動作の違いは、後述するように、非発光期間の終了後に出現する点灯期間までの待ち時間Ｔ１とＴＭの長さの違いである。

ここで、図１５（Ａ）及び図１６（Ａ）は、着目するサブ画素５１に対応する書込制御線ＷＳＬの駆動波形である。
図１５（Ｂ）及び図１６（Ｂ）は、信号線ＤＴＬの駆動波形である。図１５（Ｃ）及び図１６（Ｃ）は、対応する電源制御線ＤＳＬの駆動波形である。図１５（Ｄ）及び図１６（Ｄ）は、駆動トランジスタＮ２のゲート電位Ｖｇの波形である。図１５（Ｅ）及び図１６（Ｅ）は、駆動トランジスタＮ２のソース電位Ｖｓの波形である。

図１５及び図１６に示すように、有機ＥＬパネルモジュール３１の駆動動作は、非発光期間中の駆動動作と発光期間中の駆動動作とに分けることができる。
非発光期間では、初期化動作と、サブ画素５１に対する信号電位Ｖsig の書込動作と、駆動トランジスタＮ２の特性バラツキを補正する動作（閾値補正動作と移動度補正動作）とが実行される。

発光期間では、非発光期間に書き込まれた信号電位Ｖsig に基づいて、有機ＥＬ素子ＯＬＥＤを点灯させる動作と、当該点灯を一時的に停止させる動作（すなわち、消灯動作）とが実行される。この形態例の場合、消灯動作が実行されるタイミングと期間長は、水平ライン毎に異なるように設定される。その理由は、点灯期間を与えるパルス信号のスキャン速度と、非発光期間の制御タイミングを与える制御パルスのスキャン速度との違いを吸収する必要があるためである。

図１７に、この速度調整のために設けられる待ち時間と水平ラインとの関係を示す。なお、図１７では、対応関係が明確になるように水平ライン数が“５”の場合について示している。因みに、図１７（Ａ）は、左眼用画像Ｌと右眼用画像Ｒの入力タイミングを示している。図１７（Ｂ）は、入力画像データと水平ラインとの対応関係を表している。破線の位置が水平ライン１〜５に対応する。

図１７（Ｃ）は、各水平ラインに対応する非発光期間の終了時から点灯開始までの待ち時間Ｔ１〜Ｔ５の関係を示している。図より分かるように、非発光期間の関係から最初に点灯期間が開始する水平ライン１の待ち時間Ｔ１が最長となり、最後に点灯期間が開始する水平ライン５の待ち時間Ｔ５が最小（ゼロを含む）となる。なお、水平ライン２、３、４に対しては、Ｔ１とＴ５の差分を均等に分割した待ち時間Ｔ２、Ｔ３、Ｔ４を割り当てる。

このような待ち時間Ｔを自由に定めることができるのは、有機ＥＬパネルモジュールにおける点灯開始タイミングと点灯期間長を、電源制御線ＤＳＬの制御によって自由に設定できるためである。

図１７（Ｄ）は、左眼用画像Ｌと右眼用画像Ｒの表示タイミングを示している。図に示すように、左眼用画像Ｌと右眼用画像Ｒの表示期間は重複していない。また、各表示期間の間には、空き時間も存在する。従って、この空き時間の間に、液晶シャッターの開閉が切りかえられれば、左右の眼に必要な画像のみを入力させることができる。

図１８に、前述した駆動タイミングの関係を具体的な数値例で示す。図１８（Ａ）は、１フレーム期間を与える垂直同期パルスの波形図である。この形態例の場合、垂直同期パルスは、１秒間に１２０フレームを表示させるように与えられる。従って、この形態例に場合、垂直同期パルスから垂直同期パルスまでの期間長（１フレーム長）は、８．３３ｍｓで与えられる。

図１８（Ｂ）は、画像ストリームを表す図である。図では、第１フレームを構成する左眼用画像Ｌ１と右眼用画像Ｒ１と、第２フレームを構成する左眼用画像Ｌ２の一部が表されている。図に示すように、各フレーム画像は、垂直同期パルスと垂直同期パルスの間に入力される。

図１８（Ｃ）は、書込制御線ＷＳＬを駆動する制御パルスのスキャン動作を示す図である。図に示すように、制御パルスは、第１のシフトクロックＣＫ１に基づいて線順次にシフト駆動される。この形態例に場合、第１のシフトクロックＣＫ１は、水平走査クロックが用いられる。

図１８（Ｄ）は、各水平ラインの非発光期間と、発光期間中の点灯期間と消灯期間の配置関係を説明する図である。図中、白抜きで示す区間が非発光期間である。また、図中、塗り潰し区間が消灯期間である。一方、斜線網掛け期間が点灯期間である。図に示すように消灯期間は、点灯期間の前後に配置される。このうち、点灯期間の前方に設けられる消灯期間の長さが前述した待ち時間Ｔである。

図１８に示すように、各水平ラインの待ち時間Ｔは、先頭行である水平ライン１の待ち時間Ｔ１が最長になり、最終行である水平ラインＭの待ち時間ＴＭが最短になる。なお、点灯期間の後方に設けられる消灯期間は、この反対に、先頭行である水平ライン１の消灯期間が最短になり、最終行である水平ラインＭの消灯期間が最長になる。このように、点灯期間の前後に消灯期間を配置するのは、各水平ラインの点灯期間長を同じ長さにするためである。すなわち、水平ライン間で輝度差が生じないようにするためである。

図１８（Ｄ）の場合、点灯期間のスキャン速度（すなわち、第２のシフトクロックＣＫ２）は、第１のシフトクロックＣＫ１の2.77倍である。この関係は、点灯期間の傾きを示す太い破線の矢印の傾きが、白抜きで示す非発光期間の境界線の傾きよりも急峻であることからも分かる。この関係が、フレーム画像の表示期間（先頭行の点灯開始から最終行の点灯終了までの期間）を圧縮させる効果を発揮する。この形態例の場合、各水平ラインの点灯期間長は、１フレーム期間の４６％であり、3.832 ｍｓである。

また、左眼用画像Ｌ１の表示期間と右眼用画像Ｒ１の表示期間の間には、 1.5ｍｓの空き時間が確保される。なお、この空き時間は、液晶シャッターの開閉制御に必要な時間分だけ確保されれば良い。従って、必要最小限の空き時間さえ確保されれば、点灯期間の長さやスキャン速度（第２のシフトクロックＣＫ２）を自由に調整することができる。

（ｃ）駆動動作の詳細
以下では、サブ画素内の駆動状態を詳細に説明する。なお、その駆動タイミングと駆動トランジスタＮ２の電位状態の変化は、前述した図１５及び図１６を参考に説明する。

（ｃ−１）発光期間内の点灯動作
図１９に、発光期間におけるサブ画素内の動作状態を示す。このとき、書込制御線ＷＳＬはＬレベルであり、サンプリングトランジスタＮ１はオフ状態に制御されている。このため、駆動トランジスタＮ２のゲート電極は、フローティング状態に制御されている。

一方、電源制御線ＤＳＬはＨレベルであり、電源供給制御トランジスタＮ３はオン状態に制御されている。これにより、駆動トランジスタＮ２は、飽和領域で動作する状態に制御される。すなわち、駆動トランジスタＮ２は、保持容量Ｃｓに保持される電圧に応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給する定電流源として動作する。かくして、有機ＥＬ素子ＯＬＥＤは、画素階調に応じた輝度で発光する。この動作が、発光期間中の全てのサブ画素５１について実行される。

（ｃ−２）非発光期間内の消灯動作
発光期間が終了すると、非発光期間が開始する。非発光期間では、まず、有機ＥＬ素子ＯＬＥＤを消灯する動作が実行される。
図２０に、消灯動作時におけるサブ画素内の動作状態を示す。消灯動作では、電源制御線ＤＳＬがＬレベルに切り替わり、電源制御トランジスタＮ３がオフ制御される。なお、サンプリングトランジスタＮ１のオフ状態は維持されたままである。

この動作により、有機ＥＬ素子ＯＬＥＤに対する駆動電流の供給は停止される。これに伴い、電流駆動素子である有機ＥＬ素子ＯＬＥＤは消灯する。同時に、有機ＥＬ素子ＯＬＥＤの両電極間の電圧も、閾値電圧Ｖth(oled)まで低下する。これにより、駆動トランジスタＮ２のソース電位Ｖｓは、カソード電位Ｖcat に閾値電圧Ｖth(oled)を加算した電位まで低下する。また、ソース電位の低下に伴い、駆動トランジスタＮ２のゲート電位Ｖｇも低下する。なお、この時点の保持容量Ｃｓには、前フレームの階調情報が未だ保持されている。

（ｃ−３）非発光期間内の初期化動作
次に、前フレームの階調情報を初期化する初期化動作が実行される。
図２１に、初期化動作時におけるサブ画素内の動作状態を示す。初期化タイミングが到来すると、書込制御線ＷＳＬはＨレベルに制御され、サンプリングトランジスタＮ１はオン状態に切り替わる。また、このサンプリングトランジスタＮ１のオン動作に同期して、信号線ＤＴＬには初期化電位Ｖofs_H が印加される。これにより、駆動トランジスタＮ２のゲート電位Ｖｇには、初期化電位Ｖofs_H が書き込まれる（図１５（Ｄ）、図１６（Ｄ））。

このゲート電位Ｖｇの上昇に伴い、駆動トランジスタＮ２のソース電位Ｖｓも上昇する（図１５（Ｅ）、図１６（Ｅ））。すなわち、ソース電位Ｖｓは、カソード電位Ｖcat に閾値電圧Ｖth(oled)を加算した電位よりも高くなる。これにより、有機ＥＬ素子ＯＬＥＤはオン状態になる。ただし、電源制御トランジスタＮ３はオフ状態のままであるので、有機ＥＬ素子ＯＬＥＤは、駆動トランジスタＮ２のソース電極から電荷を引き抜くように動作する。やがて、駆動トランジスタＮ２のソース電位Ｖｓは、再び、Ｖcat ＋Ｖth(oled)に遷移する。

この結果、保持容量Ｃｓには、“Ｖofs_H ”と“Ｖcat ＋Ｖth(oled)”との差分で与えられる電圧（すなわち、初期化電圧）が書き込まれる。この動作が初期化動作である。
なお、この初期化動作の過程では、前述したように、有機ＥＬ素子ＯＬＥＤが一瞬発光可能な状態になるが、発光しても低輝度な上に発光期間もごく短時間であるので、画像品質への影響はない。

また、保持容量Ｃｓに初期化電圧が書き込まれると、信号線ＤＴＬの電位は、初期化電位Ｖofs_H
から閾値補正電位Ｖofs_L に切り替わる。図２２に、この時点におけるサブ画素内の動作状態を示す。このとき、サンプリングトランジスタＮ１はオン制御されたままである。これにより、駆動トランジスタＮ２のゲート電位Ｖｇは、初期化電位Ｖofs_H から閾値補正電位Ｖofs_L に押し下げられる（図１５（Ｄ）、図１６（Ｄ））。

また、このゲート電位Ｖｇの電位変化に連動して、駆動トランジスタＮ２のソース電位Ｖｓも押し下げられる（図１５（Ｅ）、図１６（Ｅ））。保持容量Ｃｓに初期化電圧が保持されているためである。もっとも、この押し下げ時に、保持容量Ｃｓの保持電圧は、初期化電圧からわずかに圧縮される。なお、初期化終了時点における保持容量Ｃｓの保持電圧は、駆動トランジスタＮ２の閾値電圧Ｖthよりも十分大きい電圧に保持されている。以上の動作により、駆動トランジスタＮ２の閾値電圧Ｖthのバラツキを補正するための準備が完了する。

（ｃ−４）非発光期間内の閾値補正動作
次に、閾値補正動作が開始される。図２３に、閾値補正動作時におけるサブ画素内の動作状態を示す。閾値補正動作は、電源制御線ＤＳＬがＨレベルに制御され、電源制御トランジスタＮ３がオン制御されることにより開始される。
この開始時点において、駆動トランジスタＮ２のゲート・ソース間電圧Ｖｇｓは、バラツキを考慮しても閾値電圧Ｖthより広くなっている。従って、電源制御トランジスタＮ３のオン制御に伴い、駆動トランジスタＮ２もオン状態に切り換わる。

これに伴い、駆動トランジスタＮ２を通じて保持容量Ｃｓと有機ＥＬ素子ＯＬＥＤに寄生する容量成分を充電するように電流が流れ始める。
この充電動作に伴い、駆動トランジスタＮ２のソース電位Ｖｓは徐々に上昇する。なお、駆動トランジスタＮ２のゲート電位Ｖｇは閾値補正電位Ｖofs_L に固定されている。従って、電源制御トランジスタＮ３がオン制御されている間、駆動トランジスタＮ２のゲート・ソース間電圧Ｖｇｓは初期化電圧から徐々に縮まっていく（図１５（Ｄ），（Ｅ）、図１６（Ｄ），（Ｅ））。

やがて、駆動トランジスタＮ２のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖthに達すると、駆動トランジスタＮ２は自動的にカットオフ動作する。図２４に、駆動トランジスタＮ２が自動的にカットオフした時点におけるサブ画素内の動作状態を示す。このとき、駆動トランジスタＮ２のゲート電極に対する閾値補正電位Ｖofs_L の書き込みは継続している。また、駆動トランジスタＮ２のソース電位Ｖｓは、Ｖofs_L
−Ｖthで与えられる。これにより、閾値補正動作が完了する。

なお、“Ｖofs_L −Ｖth”は、“Ｖcat ＋Ｖth(oled)”よりも低い電位になるように定められている。従って、この時点でも、有機ＥＬ素子ＯＬＥＤは消灯状態を維持する。
さて、閾値補正動作が完了すると、図２５に示すように、サンプリングトランジスタＮ１と電源制御トランジスタＮ３が同時にオフ制御される。このとき、駆動トランジスタＮ２及び有機ＥＬ素子ＯＬＥＤは共にオフ状態である。
ここで、オフ電流の影響を無視すると、駆動トランジスタＮ２のゲート電位Ｖｇ及びソースＶｓは、閾値補正動作が完了した時点における電位状態の保持状態を継続する。

（ｃ−５）非発光期間内の信号電位書込み動作
次に、信号電位Ｖsig の書込み動作が開始される。図２６に、信号電位Ｖsig の書込み動作が実行された際のサブ画素内の動作状態を示す。この形態例の場合、この動作は、電源制御トランジスタＮ３がオフ制御された状態で、サンプリングトランジスタＮ１をオン制御することにより開始される。

なお、サンプリングトランジスタＮ１がオン状態に切り替わる前には、信号線ＤＴＬの電位が信号電位Ｖsig に切り替わっている（図１５（Ａ）〜（Ｃ），図１６（Ａ）〜（Ｃ））。
この動作の開始に伴い、駆動トランジスタＮ２のゲート電位Ｖｇは、信号電位Ｖsig に上昇する（図１５（Ｄ）、図１６（Ｄ））。すなわち、保持容量Ｃｓには、信号電位Ｖsigが書き込まれる。ただし、ゲート電位Ｖｇの上昇に伴い、駆動トランジスタＮ２のソース電位Ｖｓもわずかながら上昇する（図１５（Ｅ）、図１６（Ｅ））。

このように信号電位Ｖsig が書き込まれると、駆動トランジスタＮ２のゲート・ソース間電圧Ｖｇｓは、閾値電圧Ｖthよりも拡大してオン状態に切り替わる。ただし、電源制御トランジスタＮ３がオフ状態であるので、駆動トランジスタＮ２が駆動電流を流すことはない。従って、有機ＥＬ素子ＯＬＥＤの消灯状態は継続される。

（ｃ−６）非発光期間内の移動度動作
信号電位Ｖsig の書き込みが完了すると、駆動トランジスタＮ２の移動度μのバラツキを補正する動作が開始される。図２７に、この動作時におけるサブ画素内の動作状態を示す。この動作は、電源制御トランジスタＮ３がオン制御されることにより開始される。

電源制御トランジスタＮ３のオン制御に伴い、駆動トランジスタＮ２にゲート・ソース間電圧Ｖｇｓに応じた大きさの駆動電流が流れ始める。この駆動電流は、保持容量Ｃｓと有機ＥＬ素子ＯＬＥＤの寄生容量を充電するように流れる。すなわち、駆動トランジスタＮ２のソース電位Ｖｓが上昇する。なお、ソース電位Ｖｓが、有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖth(oled)を越えるまでは、有機ＥＬ素子ＯＬＥＤの消灯状態が維持される。

ところで、この移動度補正期間に流れる駆動電流は、ゲート・ソース間電圧Ｖｇｓが同じでも、移動度μの大きい駆動トランジスタＮ２ほど大きく、移動度μが小さい駆動トランジスタＮ２ほど小さくなる特性がある。結果的に、移動度μが大きい駆動トランジスタＮ２ほどゲート・ソース間電圧Ｖｇｓが小さくなる。

この補正動作の結果、画素階調が同じ駆動トランジスタＮ２であれば、移動度μの違いによらず、同じ大きさの駆動電流が有機ＥＬ素子ＯＬＥＤに供給される状態になる。すなわち、画素階調が同じであれば、移動度μの違いによらず、サブ画素５１の発光輝度が同じになるように補正される。

ところで、図１５（Ａ）及び図１６（Ａ）では、移動度μの補正時に使用する書込制御線ＷＳＬの制御パルスの波形を非線形に変化させている。これは、画素階調の大きさの違いによって、補正量に過不足が生じないようにするためである。

さて、この移動度補正動作の完了後も電源制御トランジスタＮ３のオン状態が継続すると、駆動トランジスタＮ２のソース電位Ｖｓが有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖth(oled)を越えるまで上昇し、有機ＥＬ素子ＯＬＥＤの点灯が開始される。

しかし、この形態例の場合、点灯期間を与える制御パルスのスキャン速度が、非発光期間の駆動タイミングを与える制御パルスのスキャン速度より高速に設定されている。従って、水平ライン毎に定められた待ち時間Ｔだけ、点灯開始時点を遅らせる必要がある。

そこで、この形態例の場合には、対応する水平ラインについての待ち時間Ｔが経過するまで、電源制御トランジスタＮ３をオフ制御する（図１５（Ｃ）及び図１６（Ｃ））。
なお、図１６は、最終行（Ｍ番目）に対応する水平ラインの駆動波形であり、待ち時間ＴＭがゼロに設定されているので、移動度補正状態から即座に点灯期間が開始されている。

（ｃ−７）発光期間内の待ち時間動作
前述したように、非発光期間における全ての動作が完了すると、発光期間の動作に入る。前述したように、非発光期間が終了した時点で、有機ＥＬ素子ＯＬＥＤの点灯に必要な処理は全て終了している。しかし、前述の通り、非発光期間で使用する第１のシフトクロックＣＫ１よりも、発光期間で使用する第２のシフトクロックＣＫ２のクロック速度の方が速い。

従って、図１８に示したように先頭行に近い水平ラインほど、有機ＥＬ素子ＯＬＥＤを点灯させるまでの待ち時間Ｔを長くする必要がある。
図２８に、この待ち時間Ｔにおけるサブ画素内の動作状態を示す。図２８に示すように、電源制御トランジスタＮ３は、水平ライン毎に定められたこの待ち時間Ｔだけオフ状態に制御される。当然ながら、待ち時間の間は、水平ラインの表示が黒表示になる。

（ｃ−８）発光期間内の点灯動作
それぞれ水平ラインについて設定された待ち時間Ｔが経過すると、図２９に示すように、電源制御トランジスタＮ３がオン状態に切り替わり、有機ＥＬ素子ＯＬＤＥの点灯動作が開始される。

（Ｂ−３）まとめ
以上説明したように、形態例に係る駆動方式を採用すれば、３次元画像の表示に必要な駆動周波数を、従来技術の半分にまで低下させることができる。具体的には、６０フレーム／秒で撮影又は生成された３次元画像を、１２０フレーム／秒で画面上に表示することができる。

このように、駆動周波数が低下することで、画素アレイ部３３の動作マージンも大きくすることができる。このため、画素アレイ部３３の製造コストを低下させることができる。また、駆動周波数が低下することで、タイミングジェネレータや駆動回路（例えばシフトレジスタ）の動作速度も低下させることができる。これらの観点から、有機ＥＬパネルモジュールの製造コストを低下させることができる。

また、この形態例の場合、２次元画像用の駆動回路と３次元画像の駆動回路をそれぞれ別に用意する必要がない。すなわち、形態例に係る駆動方法の場合、２次元画像と３次元画像とを区別する必要がなく、単一の駆動タイミングでこれらの画像を表示することができる。このため、駆動回路のレイアウト面積を、従来例よりも小さくすることができる。また、この形態例の場合、画像の種類を判定する回路が不要である。これらの観点からも、有機ＥＬパネルモジュールの低コスト化に寄与することができる。

また、この形態例の場合、１フレーム毎に全面黒の画面を書き込む必要がない。従って、形態例における点灯期間長は、その分だけ従来例よりも長く設定することができる。すなわち、形態例に係る駆動技術の採用により、３次元画像の表示時にも画面の明るさを犠牲にせずに済む。

（Ｃ）他の形態例
（Ｃ−１）シフトクロックの他の設定例
前述した形態例の場合には、第２のシフトクロックＣＫ２におけるクロック速度を、第１のシフトクロックＣＫ１におけるクロック速度の2.77倍に設定する場合について説明した。
しかし、第１のシフトクロックＣＫ１と第２のシフトクロックＣＫ２のクロック速度比は勿論これに限らない。

（Ｃ−２）１フレームに占める点灯期間の割合
前述した形態例の場合には、点灯期間の割合が１フレームの４６％の場合について説明した。
しかし、点灯期間は、その他の比率でも良い。勿論、点灯期間の比率を高めるほど、駆動電圧ＶＤＤが同じでも画面輝度を高めることができる。

（Ｃ−３）待ち時間
前述した形態例の場合には、信号電位Ｖsig の書き込み動作が最後に終了する水平ラインの待ち時間ＴＭをゼロに設定する場合について説明した。
しかし、この待ち時間ＴＭは、必ずしもゼロに設定しなくても良い。

（Ｃ−４）サブ画素の他の構造
前述した形態例の場合には、サブ画素５１が３個のＮチャネル薄膜トランジスタで構成される場合について説明した。
しかし、サブ画素５１を構成する薄膜トランジスタはＰチャネル薄膜トランジスタでも良い。

図３０及び図３１に、この種の回路例を示す。なお、図３０は、形態例に係るサブ画素５１の接続関係をそのままに、薄膜トランジスタのみを全てＰチャネル薄膜トランジスタに置き換えた例である。一方、図３１は、保持容量Ｃｓの接続を変更した回路例である。図３１の場合、保持容量Ｃｓの一方の電極は、固定電源線（ＶＤＤ０）に接続される。
また、サブ画素５１を構成する薄膜トランジスタの数は４個以上でも良いし、２個でも良い。サブ画素５１がどのような回路構成であっても、水平ライン単位で駆動電源の供給と停止を制御できるのであれば、発明に係る駆動技術を応用することができる。

（Ｃ−５）切替タイミングの通知デバイス
前述の形態例の場合には、液晶シャッターの切替タイミングを赤外線通信により、液晶シャッター付き眼鏡９に通知する場合について説明した。
しかし、切替タイミングの通知には、現在又は将来利用可能な無線通信技術を応用できる。

（Ｃ−６）製品例
（ａ）システム構成
前述の説明では、有機ＥＬパネルモジュール単独のパネル構造と駆動方法について説明した。しかし、前述した有機ＥＬパネルモジュールは、各種の電子機器に実装した商品形態でも流通される。以下、他の電子機器への実装例を示す。

図３２に、電子機器１１１の概念構成例を示す。電子機器１１１は、前述した駆動回路を搭載する表示パネルモジュール１１３、システム制御部１１５、操作入力部１１７及び切替タイミング通知デバイス１１９とで構成される。

ここで、システム制御部１１５で実行される処理内容は、電子機器１１１の商品形態により異なる。また、操作入力部１１７は、システム制御部１１５に対する操作入力を受け付けるデバイスである。操作入力部１１７には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。

また、切替タイミング通知デバイス１１９は、図３２に示すように、電子機器１１１の筺体に一体的に取り付けられる場合だけでなく、独立した装置として電子機器１１１の筺体に外付けされていても良い。

（ｂ）具体例
図３３に、電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機１２１は、筐体１２３の正面に表示画面１２５と切替タイミング通知デバイス１２７とを配置した構造を有している。ここでの表示画面１２５の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。

また、この種の電子機器には、例えばコンピュータが想定される。図３４に、ノート型コンピュータ１３１の外観例を示す。
ノート型コンピュータ１３１は、下側筐体１３３、上側筐体１３５、キーボード１３７、表示画面１３９及び切替タイミング通知デバイス１４１で構成される。このうち、表示画面１３９の部分が、形態例で説明した有機ＥＬパネルモジュールに対応する。
これらの他、電子機器には、ゲーム機、電子ブック、電子辞書等が想定される。

（Ｃ−７）他の表示デバイス例
前述の形態例においては、発明を有機ＥＬパネルモジュールに適用する場合について説明した。
しかし、前述した電源系回路の構成は、その他の自発光型の表示パネルモジュールにも適用することができる。
例えばＬＥＤをマトリクス状に配列する表示装置やダイオード構造を有する発光素子を画面上に配列した表示パネルモジュールに対しても適用することができる。例えば無機ＥＬパネルにも適用できる。

（Ｃ−８）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。

２次元画像と３次元画像の両方を表示できる画像システムの概念図を示す図である。 ３次元画像の視認に使用する液晶シャッター付き眼鏡の動作態様を説明する図である。 液晶シャッター付き眼鏡の電子機能部分の等価回路を示す図である。 ２次元画像と３次元画像の駆動技術を説明する図である（従来例）。 ３次元画像の表示時における水平ライン別の処理タイミングと表示期間との関係を説明する図である（従来例）。 有機ＥＬパネルモジュールの外観構成例を示す図である。 有機ＥＬパネルモジュールのシステム構造を説明する図である。 画素配列を説明する図である。 サブ画素の画素構造例を説明する図である。 信号線駆動部の回路構成例を示す図である。 信号線の駆動波形例を示す図である。 書込制御線駆動部の回路構成例を示す図である。 電源線駆動部の回路構成例を示す図である。 ２次元画像と３次元画像の駆動技術を説明する図である。 サブ画素の駆動波形例と内部電位の関係を示す図である。 サブ画素の駆動波形例と内部電位の関係を示す図である。 点灯開始までの待ち時間と水平ラインとの関係を説明する図である。 ３次元画像の表示時における水平ライン別の処理タイミングと表示期間との関係を説明する図である（形態例）。 点灯動作時に対応するサブ画素の等価回路を示す図である。 非発光期間中の消灯動作時に対応するサブ画素の等価回路を示す図である。 非発光期間中の初期化動作時に対応するサブ画素の等価回路を示す図である。 非発光期間中の初期化動作時に対応するサブ画素の等価回路を示す図である。 非発光期間中の閾値補正動作時に対応するサブ画素の等価回路を示す図である。 閾値補正動作の完了時点に対応するサブ画素の等価回路を示す図である。 閾値補正動作の完了から信号電位の書込開始までの動作に対応するサブ画素の等価回路を示す図である。 信号電位の書き込み動作時に対応するサブ画素の等価回路を示す図である。 移動度補正動作時に対応するサブ画素の等価回路を示す図である。 点灯開始までの待ち時間に対応するサブ画素の等価回路を示す図である。 点灯開始後に対応するサブ画素の等価回路を示す図である。 サブ画素の他の回路構成例を説明する図である。 サブ画素の他の回路構成例を説明する図である。 電子機器の概念構成例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。

符号の説明

３１ 有機ＥＬパネルモジュール
３３ 画素アレイ部
３５ 信号線駆動部
３７ 書込制御線駆動部
３９ 電源制御線駆動部
４１ タイミングジェネレータ
１１９ 切替タイミング通知デバイス

Claims (6)

1. 電源駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素をマトリクス状に配置した画素アレイ部と、
   信号線を駆動する信号線駆動部と、
   信号線に出現する電位の前記サブ画素への書き込みを制御する書込制御線駆動部と、
   前記サブ画素に対する駆動電源の供給と停止を制御する電源供給制御部と
   を有し、
   前記信号線駆動部、前記書込制御線駆動部及び前記電源供給制御部は、２次元画像と３次元画像のいずれを表示する場合にも、隣接するフレームの表示期間が重複させないように定めた共通の駆動タイミングで動作し、
   各水平ラインにおける信号電位の書き込み完了から点灯開始までの待ち時間が、
   信号電位の書き込みが最初に完了する第１の水平ラインが最長になるように設定され、
   信号電位の書き込みが最後に完了する第２の水平ラインが最短になるように設定され、
   信号電位の書き込みのタイミングが異なる水平ラインにおいて、先に書き込みを完了する水平ラインの前記待ち時間が、後に書き込みを完了する水平ラインの前記待ち時間よりも長くなるようにされ、
   各水平ラインのうち、前記第１の水平ラインの点灯開始が最初に行われ、前記第２の水平ラインの点灯開始が最後に行われる
   表示パネルモジュール。
2. 各水平ラインにおける点灯期間は、いずれの水平ラインにおいても同じ長さである
   請求項１に記載の表示パネルモジュール。
3. 前記信号線駆動部、前記書込制御線駆動部及び前記電源供給制御部は、２次元画像と３次元画像のいずれを表示する場合にも、前記第１の水平ラインの点灯開始から前記第２の水平ラインの点灯終了までの期間で与えられる各フレームの表示期間が、隣接するフレームの間で重複させないように定めた共通の駆動タイミングで動作する
   請求項１又は２のいずれに記載の表示パネルモジュール。
4. 電源駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素をマトリクス状に配置した画素アレイ部を駆動制御する駆動回路として、
   信号線に出現する電位の前記サブ画素への書き込みを制御する書込制御線駆動部と、
   前記サブ画素に対する駆動電源の供給と停止を制御する電源供給制御部と
   を有し、
   前記書込制御線駆動部及び前記電源供給制御部は、２次元画像と３次元画像のいずれを表示する場合にも、隣接するフレームの表示期間が重複させないように定めた共通の駆動タイミングで動作し、
   各水平ラインにおける信号電位の書き込み完了から点灯開始までの待ち時間が、
   信号電位の書き込みが最初に完了する第１の水平ラインが最長になるように設定され、
   信号電位の書き込みが最後に完了する第２の水平ラインが最短になるように設定され、
   信号電位の書き込みのタイミングが異なる水平ラインにおいて、先に書き込みを完了する水平ラインの前記待ち時間が、後に書き込みを完了する水平ラインの前記待ち時間よりも長くなるようにされ、
   各水平ラインのうち、前記第１の水平ラインの点灯開始が最初に行われ、前記第２の水平ラインの点灯開始が最後に行われる
   半導体集積回路。
5. 電源駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素をマトリクス状に配置した画素アレイ部の駆動方法であって、
   信号線を駆動する第１の処理と、
   信号線に出現する電位の前記サブ画素への書き込みを制御する第２の処理と、
   前記サブ画素に対する駆動電源の供給と停止を制御する第３の処理と
   を有し、
   前記第１、第２及び第３の処理は、２次元画像と３次元画像のいずれを表示する場合にも、隣接するフレームの表示期間が重複させないように定めた共通の駆動タイミングで動作し、
   各水平ラインにおける信号電位の書き込み完了から点灯開始までの待ち時間が、
   信号電位の書き込みが最初に完了する第１の水平ラインが最長になるように設定され、
   信号電位の書き込みが最後に完了する第２の水平ラインが最短になるように設定され、
   信号電位の書き込みのタイミングが異なる水平ラインにおいて、先に書き込みを完了する水平ラインの前記待ち時間が、後に書き込みを完了する水平ラインの前記待ち時間よりも長くなるようにされ、
   各水平ラインのうち、前記第１の水平ラインの点灯開始が最初に行われ、前記第２の水平ラインの点灯開始が最後に行われる
   画素アレイ部の駆動方法。
6. 電源駆動型の自発光素子と、当該自発光素子を駆動制御する画素回路とで構成されるサブ画素をマトリクス状に配置した画素アレイ部と、信号線を駆動する信号線駆動部と、信号線に出現する電位の前記サブ画素への書き込みを制御する書込制御線駆動部と、前記サブ画素に対する駆動電源の供給と停止を制御する電源供給制御部とを有し、前記信号線駆動部、前記書込制御線駆動部及び前記電源供給制御部は、２次元画像と３次元画像のいずれを表示する場合にも、隣接するフレームの表示期間が重複させないように定めた共通の駆動タイミングで動作する表示パネルモジュールと、
   システム全体の動作を制御するシステム制御部と、
   前記システム制御部に対する操作入力部と
   を有し、
   各水平ラインにおける信号電位の書き込み完了から点灯開始までの待ち時間が、
   信号電位の書き込みが最初に完了する第１の水平ラインが最長になるように設定され、
   信号電位の書き込みが最後に完了する第２の水平ラインが最短になるように設定され、
   信号電位の書き込みのタイミングが異なる水平ラインにおいて、先に書き込みを完了する水平ラインの前記待ち時間が、後に書き込みを完了する水平ラインの前記待ち時間よりも長くなるようにされ、
   各水平ラインのうち、前記第１の水平ラインの点灯開始が最初に行われ、前記第２の水平ラインの点灯開始が最後に行われる
   電子機器。