KR100879109B1 - 발광장치 - Google Patents

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KR100879109B1
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타나다요시푸미
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 저전압 구동이 가능한 구성의 화소를 간단한 공정으로 제공한다. 소스 신호선으로부터 입력된 디지털 영상신호는, 스위칭용 TFT를 통해 화소에 입력된다. 이때, 전압보상회로는 디지털 영상신호의 전압진폭을 증폭 또는 진폭 변환하여, 구동용 TFT의 게이트전극에 인가한다. 이에 따라서, 게이트 신호선을 구동하는 전원전압을 낮게 하여도 정상으로 화소내의 TFT의 온­오프를 제어할 수 있다.
발광장치, 전압보상회로, 소스 신호선, 게이트 신호선, 게이트 전극

Description

발광장치{LIGHT EMITTING DEVICE}
도 1은 본 발명의 실시예를 도시한 도면,
도 2는 본 발명의 일 실시예를 도시한 도면,
도 3은 종래의 발광장치의 구성도,
도 4는 종래의 발광장치의 구성도,
도 5는 화소부 TFT 및 발광소자의 동작을 설명하는 도면,
도 6은 본 발명의 발광장치의 제작 방법을 도시한 도면
도 7은 본 발명의 발광장치의 제작 방법을 도시한 도면
도 8은 상면출사 및 하면출사의 경우의 발광장치의 화소부 단면도,
도 9는 발광장치의 구동에 관한 타이밍도,
도 10은 발광장치 구동에 관한 타이밍도,
도 11은 본 발명의 발광장치의 화소 구동시의 각 노드의 전위를 나타낸 도면,
도 12는 본 발명의 발광장치의 화소 구동시의 각 노드의 전위를 나타낸 도면,
도 13은 본 발명의 발광장치를 구성하는 소스 신호선 구동회로의 구성도,
도 14는 시프트 레지스터의 회로도,
도 15는 시프트 레지스터 구동에 관한 타이밍도,
도 16은 버퍼의 회로도,
도 17은 레벨 시프터의 회로도,
도 18은 래치회로의 회로도,
도 19는 본 발명의 발광장치를 구성하는 게이트 신호선 구동회로의 구성도,
도 20은 본 발명의 전체 발광장치의 개략도,
도 21은 일반적인 래치회로 구성의 예시도,
도 22는 본 발명의 발광장치의 제작방법의 예시도,
도 23은 본 발명을 전자제품에 적용한 예들을 나타낸 도면,
도 24는 이중 게이트 TFT의 단면도와 그 제작방법을 나타낸 도면,
도 25는 본 발명의 실시예 모드를 나타낸 도면,
도 26은 본 발명의 실시예 모드를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
101 : 스위칭용 TFT 102 : 구동용 TFT
104 : EL소자 110 : 전압보상회로
S : 소스 신호선 G : 게이트 신호선
본 발명은, 발광장치에 관한 것이다. 본 발명은 특히, 유리 또는 플라스틱 등의 절연체 상에 제작된 박막 트랜지스터(이후, TFT라 칭함)를 갖는 액티브 매트릭스형 발광장치의 구성에 관한 것이다. 또한, 본 발명은 발광장치를 표시부에 사용한 전자기기에 관한 것이다.
최근, 전자 발광(EL: Electro luminescence)소자 등의 자기 발광소자를 사용한 표시장치의 개발이 활발화되고 있다. 여기서, EL소자란, 단일항 여기자로부터의 발광(형광)을 이용하는 소자와, 3중항 여기자로부터의 발광(인광)을 이용하는 소자의 양쪽을 포함한다. 본 발광장치의 일례로서, EL 표시장치를 예로 들었지만, 다른 자기 발광소자를 사용한 표시장치도 발광장치의 범주에 포함된다.
EL소자는, 한 쌍의 전극(양극과 음극)사이에 발광층이 삽입되는 형태로 구성되는 통상, 적층구조로 구성된다. 대표적으로는, 이스트만 코닥 컴퍼니(Eastman Kodak Co.)의 Tang 등이 제안한 정공 수송층, 발광층 및 전자 수송층이라고 하는 적층구조를 예를 들 수 있다. 이 구조는, 대단히 발광효율이 높고, 현재 연구가 진행되고 있는 EL소자는 거의 이 구조가 채용되고 있다.
또한, 이외에도, 양극 상에 정공 주입층, 정공 수송층, 발광층 및 전자 수송층 순서로 적층하는 구조, 또는 양극 상에 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층의 순서로 적층하는 구조가 있다. 본 발명에서의 EL소자의 구조로서는, 상기 구조 중 어느 하나를 채용하여도 된다. 또한, 발광층에 대하여 형광성 색소 등을 도핑하여도 된다.
여기서는, 양극과 음극의 사이에 설치되는 모든 층을 총칭하여 EL 층이라고 부른다. 따라서, 전술한 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층은, 모두 EL 층에 포함된다. 그 양극, EL층 및 음극으로 구성되는 발광소자를 EL소자라고 부른다.
도 3a는 발광장치의 개략도를 나타낸다. 기판(300)의 중앙부에 화소부(301)가 배치되어 있다. 화소부(301)의 주변에는, 소스 신호선을 제어하기 위한 소스 신호선 구동회로(302) 및 게이트 신호선을 구동하기 위한 게이트 신호선 구동회로(303)가 배치되어 있다. 도 3a에서는, 게이트 신호선 구동회로(303)는 화소부(301)의 양측에 대칭적으로 배치되어 있지만, 그들 중 어느 하나가 일측에만 배치되어도 된다. 그러나, 회로동작의 신뢰성이나 효율 등을 생각하면, 양측에 상기 게이트 신호선 구동회로(303)를 배치하는 것이 바람직하다.
클록신호, 시작 펄스, 영상신호 등의 신호는, 플렉시블 프린트기판(Flexible Print Circuit: FPC)등을 통해 소스 신호선 구동회로(302) 및 게이트 신호선 구동회로(303)로 입력된다.
구동회로의 동작에 관해서 설명한다. 게이트 신호선 구동회로에서는, 클록신호와 시작펄스에 따라서, 시프트 레지스터(321)에 의해서 순차로 게이트 신호선을 선택하는 펄스가 출력된다. 그 후, 레벨 시프터(322)에 의해서 신호의 전압진폭을 변환하여, 버퍼(323)를 경유하여 게이트 신호선으로 출력되고, 특정한 1행의 게이트 신호선을 선택상태로 한다.
소스 신호선 구동회로에서는, 클록신호와 시작펄스에 따라서 시프트 레지스 터(311)에 의해서 순차로 샘플링 펄스가 출력된다. 제 1 래치회로(312)에서는, 샘플링펄스의 타이밍에 따라서 디지털 영상신호를 유지한다. 하나의 수평기간분의 동작이 완료하면, 그 후의 귀선 기간 동안 래치펄스가 입력되고, 제 1 래치회로(312)에 저장된 1행분의 디지털 영상신호는, 일제히 제 2 래치회로(313)로 전송된다. 게이트 신호선을 선택하는 펄스가 출력되어 있는 행의 화소에, 1행분의 디지털 영상신호가 동시에 기록된다.
계속해서, 화소부(301)에 관해서 설명한다. 화소부(301)에서, 도면부호 310으로 표시되는 부분이 1화소이고, 그 화소의 회로구성을 도 3b에 나타낸다. 도3b에서, 도면부호 351은, 화소에 영상신호를 기록할 때 스위칭소자로서 기능하는 TFT(이하, 스위칭용 TFT로 칭함)이다. 이 스위칭용 TFT(351)에는, n 채널형 또는 p 채널형 중 어느 한쪽의 극성을 사용하여도 된다. 도면부호 352는, EL소자(354)에 공급하는 전류를 제어하기 위한 소자로서 기능하는 TFT(이하, 구동용 TFT라 칭함)이다. 구동용 TFT(352)의 극성으로서는, n 채널형 TFT를 사용하는 경우는, EL소자(354)의 한쪽의 전극(355)은 음극으로 하고, 구동용 TFT(352)의 출력전극과 접속한다. 따라서, EL소자(354)의 다른쪽의 전극(356)은 양극으로 된다. 한편, p 채널형TFT를 구동용 TFT(352)로서 사용하는 경우에는, EL소자(354)의 한쪽의 전극(355)은 양극으로 하여, 구동용 TFT(352)의 출력전극과 접속한다. 따라서, EL소자(354)의 다른쪽의 전극(356)은 음극으로 된다. 도면부호 353은, 구동용 TFT(352)의 게이트전극에 인가하는 전위를 저장하기 위해서 설치된 저장 커패시터(Cs)이다. 여기서는, 저장 커패시터(Cs)로서는, 독립적인 용량수단으로서 나타내었지만, 구동용 TFT(352)의 게이트전극과 소스영역, 또는 구동용 TFT(352)의 게이트전극과 드레인영역의 사이에서 일어나는 용량(capacitance)을 이용하여도 된다.
구동용 TFT(352)의 극성과 EL소자(354)의 구조의 관계에 관해서 도 5a 및 5b를 참조하여 간단하게 설명한다. 도 5a는 EL소자의 화소부의 구성을 나타내고 있고, 스위칭용 TFT(501), 구동용 TFT(502), EL소자(504)의 접속을 모식적으로 나타낸 것을 도 5b에 나타내고 있다.
또한, 본 명세서에 있어서, 회로동작의 설명을 할 때에, TFT의 동작에 관해서 서술한다. "TFT가 0N 한다"는 의미는, TFT의 게이트와 소스간 전압의 절대치가, TFT의 임계전압의 절대치를 넘어, TFT의 소스영역과 드레인영역이, 채널형성영역을 통하여 도통상태가 되는 것을 의미한다. "TFT가 OFF 한다"는 의미는, TFT의 게이트와 소스간 전압의 절대치가, TFT의 임계전압의 절대치를 하회하여, TFT의 소스영역과 드레인영역이 비도통상태가 되는 것을 의미한다.
또한, 본 명세서에서는, TFT의 접속을 설명하는 경우, "게이트전극, 입력전극, 출력전극"과, "게이트전극, 소스영역, 드레인영역"이라고 구별지어 사용한다. 이것은, TFT의 동작을 설명할 때에, 게이트와 소스간 전압을 생각하는 경우가 많지만, TFT의 소스영역과 드레인영역을 TFT의 구조상 명확히 구별하는 것이 어렵기 때문이다. 신호의 입출력을 설명하는 때는, 상기 두 영역을 입력전극 및 출력전극으로 칭하고, TFT의 전극의 전위의 관계에 관해서 설명할 때는, 입력전극과 출력전극중 어느 하나 한쪽을 소스영역, 다른쪽을 드레인영역이라고 칭한다.
우선, EL소자(504)에 있어서, 도면부호 505가 양극이고, 506이 음극인 경우를 생각한다. 전극 505의 전위를 V505, 전극 506의 전위를 V506로 하면, EL소자504가 발광하기 위해서는, 양극과 음극 사이에 순방향 바이어스를 가해야 할 필요가 있다. 따라서, V505>V506이 만족된다. 구동용 TFT(502)가 n 채널형 TFT인 경우에 확실히 0N하여, EL소자(504)의 전극사이에 정상으로 전압을 인가하기 위해서는, 구동용 TFT(502)의 게이트전극에 인가하는 전위는, V505보다도, 적어도 TFT(502)의 임계치분만큼 높게 해야 한다. 요컨대, 소스 신호선으로부터 기록되는 신호의 진폭을 확대할 필요가 있다. 한편, 구동용 TFT(502)이 p 채널형 TFT인 경우에 확실히 0N하여, EL소자(504)의 전극간에 정상으로 전압을 인가하기 위해서는, 구동용 TFT(502)의 게이트전극에 인가하는 전위는, V505보다도, 적어도 TFT(502)의 임계치분만큼 낮게 해야 한다. 따라서, 소스 신호선으로부터 기록되는 신호진폭을 그 정도 넓힐 필요가 없다. 따라서, EL소자(504)의 전극 505가 양극, 전극 506이 음극인 경우에는, 구동용 TFT(502)는 p 채널형 TFT를 사용하는 것이 바람직하다.
또한, 구동용 TFT(502)가 n 채널형일 경우, 구동용 TFT(502)의 게이트와 소스간의 전압 VGS2는, 도 5b에 도시되지 않은, 구동용 TFT(502)의 게이트전극과 EL소자(504)의 양극(505)간의 전압이다. 이때, 저항이 EL 소자(502)의 특성 결함으로 인해 또는 장기간 열화로 인해 VEL이 증가하면, 구동용 TFT(502)의 소스전극의 전위는 증가한다. 구동용 TFT(502)의 게이트와 소스간 전압은, EL소자(504)의 분산으로 인한 화소간에 분산이 일어날 것이다. 따라서, 여기서는, 구동용 TFT(502)로서 p 채널형 TFT를 사용하는 것이 바람직하다.
EL소자(504)에 있어서, 도면부호 505가 음극, 506이 양극인 경우, EL소자(504)가 발광하기 위해서는, 양 전극사이에 전위차를 줄 필요가 있다. 따라서, 이 경우는 V505< V506이 만족된다. 구동용 TFT(502)가 n 채널형 TFT인 경우에 확실히 0N하여, EL소자(504)의 전극 사이에 정상으로 전압을 인가하기 위해서는, 구동용 TFT(502)의 게이트전극에 인가하는 전위는, V505보다도, 적어도 TFT(502)의 임계치분만큼 충분히 크면 좋다. 따라서, 소스 신호선으로부터 기록되는 신호의 진폭은 그 정도 넓힐 필요가 없다. 한편, 구동용 TFT(502)이 p 채널형 TFT인 경우에 확실히 0N하여, EL소자(504)의 전극사이에 정상으로 전압을 인가하기 위해서는, 구동용 TFT(502)의 게이트전극에 인가하는 전위는, V505보다도, 적어도 TFT(502)의 임계치분만큼은 낮게 할 필요가 있다. 즉, 소스 신호선으로부터 기록되는 신호의 진폭을 확대할 필요가 있다. 따라서, EL소자(504)의 전극 505가 음극, 506이 양극인 경우에는, 구동용 TFT(502)에는 n 채널형 TFT을 사용하는 것이 바람직하다.
또한, 구동용 TFT(502)의 게이트와 소스간의 전압과, EL소자의 음극의 전위를 고려하면, 이 경우에는 구동용 TFT(502)는 p채널형 TFT를 사용하는 것이 바람직하다.
다음에, 구동용 TFT(502)의 극성 및 EL소자(504)의 구성과, 출사방향과의 관계에 관해서 서술한다. 도 8a는 구동용 TFT(502)이 n 채널형 TFT인 경우의 EL소자(504)의 구성을, 도 8b는 구동용 TFT(502)이 p 채널형 TFT인 경우의 EL소자(504)의 구성을 단면도로 모식적으로 나타낸 것이다.
EL소자(504)의 음극에 있어서는, 발광층에 전자를 주입하는 능력이 요구되기 때문에, 금속재료를 사용하는 것이 바람직하다. 통상, 투명전극을 사용하는 전극은 양극이다. 따라서, 도 8a에서 구동용 TFT은 n 채널형 TFT이고, 구동용 TFT(502)의 소스영역에는 전류 공급선이 접속되고, 드레인영역에는 EL소자(504)의 음극이 접속되어 있다. 따라서, 발광층에 의해 발생한 빛은, 투명전극인 양극측으로 출사되므로, 출사방향은 도면과 같이, TFT가 형성되어 있는 기판(이후, TFT 기판이라 칭함)과는 반대측이 된다.
한편, 도 8b에 있어서, 구동용 TFT(502)은 p 채널형 TFT이다. 구동용 TFT(502)의 소스영역에는 전류 공급선이 접속되고, 드레인영역에는 EL소자(504)의 양극이 접속되어 있다. 따라서, 발광층에 의해 발생한 빛은, 투명전극인 양극측으로 출사되기 때문에, 출사방향은 도면과 같이, TFT 기판측이 된다.
여기서는, 도 8a에 나타낸 출사방향을 상면출사, 도 8b에 나타낸 출사방향을 하면출사라 칭한다. 하면출사의 경우, 화소부를 구성하는 소자가 차지하는 영역이 발광면적에 영향을 준다. 한편, 상면출사의 경우는, 화소부를 구성하는 소자가 차지하는 영역에 관계없이 빛을 추출할 수 있어, 고개구율화에 유리하다. 그러나, 도 8a에 나타낸 것처럼, 상면출사의 구성으로 발광장치를 제작하는 경우, 공정상, EL 층의 형성 후, 투명전극을 사용하여 양극을 형성해야 한다. 이 공정에서 EL 층에 손상을 주기 쉽고, 이러한 공정이 현재로서는 곤란하다. 일반적으로는, 도 8b에 나 타낸 것처럼 하면출사의 구성이 사용된다.
다음에, 발광장치의 구동방법에 관해서 설명한다.
발광장치를 사용하여 다계조를 표현하는 경우, 아날로그 계조(gradation)방식과 디지털 계조방식을 들 수 있다. 전자의 아날로그 계조의 경우는, EL소자를 흐르는 전류를 아날로그적으로 제어하여 휘도를 제어하여, 계조를 얻는 방식이다. 그러나, 화소부를 구성하는 TFT의 특성의 미소한 격차가, EL의 휘도의 격차에 크게 영향을 준다. 즉, 구동용 TFT(102)의 특성이 변동하면, 다른 구동용 TFT의 게이트전극에, 같은 전위를 준 경우에도, 양자에 있어서의 소스와 드레인간에 흐르는 전류값이 다르다. 즉, EL소자를 흐르는 전류값이 다르기 때문에, 휘도에 격차가 생긴다.
이러한 화소를 구성하는 소자의 특성 격차가 화질에 영향을 주기 어려운 방식으로서, 디지털 계조방식이 있다. 그 EL소자는 0N 상태(그 휘도가 거의 100% 인 상태)와, OFF 상태(그 휘도가 거의 0%인 상태)의 2개의 상태에 따라서만 구동된다. 요컨대, 구동용 TFT의 소스와 드레인간 전류량의 격차가 있더라도, EL소자의 휘도의 격차를 판별하기 어려운 구동방식이라고 할 수 있다.
그렇지만, 디지털 계조방식의 경우, 이 상태에서는 2계조 밖에 표시할 수 없고, 별도의 방식과 조합하여 다계조화를 실현하는 기술이 복수로 제안되어 왔다.
다계조화를 실현하는 방식의 하나로서, 디지털 계조방식과 시간 계조방식을 조합하는 방식을 들 수 있다. 시간 계조방식이란, EL소자가 발광하고 있는 시간량을 제어함으로써, 계조표현을 수행하는 방식이다. 구체적으로는, 1프레임 기간을 길이가 다른 복수의 서브프레임(subframe)기간으로 분할하고, 각 기간에서의 EL소자의 발광 및 비발광을 선택함으로써, 1 프레임 기간 내에서 발광한 시간의 길이의 차를 사용하여 계조를 표현한다.
디지털 계조방식과 시간 계조방식을 조합하는 방식으로서, 일본 특허공개 2001-5426호에서 공개되어 있는 방식에 관해서 서술한다. 여기서는, 예로서, 3비트 계조표현의 경우를 들어 설명한다.
도 9a∼도 9c를 참조한다. 통상, 액정디스플레이나 EL 디스플레이 등의 표시장치에서는, 프레임 주파수는 보통 약 60Hz이다. 요컨대, 도 9a에 나타낸 것처럼, 초 당 60회 정도, 화면의 묘화가 행해진다. 이에 따라, 인간 눈이 스크린 깜박임(flicker)을 느끼지 않도록 표시를 행할 수 있다. 이때, 화면의 묘화를 1회 행하는 기간을 1 프레임 기간이라고 부른다.
일본 특허공개 2001-5426호에서 공개되어 있는 시간 계조방식에서는, 1 프레임 기간을 복수의 서브프레임 기간으로 분할한다. 이때의 분할 수는, 계조 비트수와 같다. 요컨대, 여기서는 3비트 계조이니까, 3개의 서브프레임 기간 SF1∼SF3으로 분할하고 있다.
또한, 각 서브프레임 기간은, 어드레스(기록)기간 Ta와, 지속(sustain)(발광)기간 Ts를 갖는다. 어드레스(기록)기간은, 화소에 디지털 영상신호를 기록하는 기간으로, 각 서브프레임 기간에서의 길이는 같다. 지속(발광)기간은, 어드레스(기록)기간에서 화소에 기록된 디지털 영상신호에 따라서, EL소자가 발광하는 기간이다. 이때, 지속(발광)기간 Ts1∼Ts3은, 그 길이의 비가 Ts1:Ts2:Ts3=4:2:1을 만족 한다. 즉, n 비트 계조를 표현할 때는, n개의 지속(발광)기간의 길이의 비는, 2n-1 :2n-2:...:21:20로 하고 있다. 그리고, 특정 지속(발광)기간에 의해 EL소자가 발광하는 동안, 1 프레임 기간 당 각 화소가 발광하는 기간의 길이가 결정된다. 이에 따라서, 계조 표현을 한다. 요컨대, 도 9b에서는, 지속(발광)기간 Ts1∼Ts3의 각각 있어서, 발광 상태 또는 비발광 상태를 취함에 따라 그 총 발광시간의 길이를 이용하여, 휘도 0%, 14%, 28%, 43%, 57%, 71%, 86%, 100%의 8계조를 표현할 수 있다. Ts1 동안 발광하고 Ts2 및 Ts3 동안 발광하지 않은 경우, 그 휘도는 57%이고, Ts1과 Ts3 동안 발광하고 Ts2 동안 발광하지 않은 경우, 그 휘도는 71%가 된다. 요컨대, 아날로그 계조방식에서는, 71%의 휘도를 얻기 위해서는, 71%의 휘도에 대응한 전압을 사용하여 제어하고, 1 프레임 기간 전체에 걸쳐 71%의 휘도를 유지하는 데 대하여, 시간계조방식의 경우는, 100%의 휘도로, 전체의 발광기간 중 71%에 대해서만 발광함으로써 같은 계조를 표현한다.
구체적으로 동작에 관해서 설명한다. 계속해서 도 9a∼9c와, 도 3b를 참조한다. 우선, 게이트 신호선에 선택펄스가 입력되면 스위칭용 TFT(351)이 0N 한다. 다음에, 소스 신호선으로부터 디지털 영상신호가 입력되고, 그 디지털 영상신호의 전위에 의해서 구동용 TFT(352)의 0n 또는 OFF가 제어된다. 또한, 저장 커패시터(353)에는, 그 디지털 영상신호에 대응한 전하가 저장된다. 이때, 구동용 TFT(352)가 온 하더라도 EL소자(354)의 양극(음극)(355)과 음극(양극)(356)의 사이에는 전압이 가해지지 않도록 하여, 발광하지 않도록 하고 있다. 이러한 일 방법으 로서는, 음극(양극)(356)의 전위를 양극(음극)(355)의 전위와 같게, 즉 전류 공급선(전류)의 전위와 같게 설정해두는 것이 있다. 음극(양극)(356)은, 통상은 모든 화소에 걸쳐 단락되어 있기 때문에, 이 동작은 모든 화소에 대해 동시에 행해진다.
1행째∼최종행까지, 기록 동작이 완료한 시점에서 어드레스(기록)기간이 종료하여, 모든 화소가 동시에 지속(발광)기간으로 이동한다. EL소자(354)의 양극(음극)(355)과 음극(양극)(356)의 사이에 전압이 가해져, 전류가 흐름에 따라 발광한다.
이상의 동작을 모든 서브프레임 기간에 걸쳐 함으로써, 1 프레임 기간을 구성한다. 이 방법에 의하면, 표시 계조 수를 늘리려면, 서브프레임 기간의 분할 수를 늘리면 된다. 또한, 서브프레임 기간의 순서는, 도 9b 및 9c에 나타낸 것처럼, 반드시 상위비트에서 하위비트로의 순서일 필요는 없고, 그 프레임 기간 내에, 랜덤하게 배치되어도 된다. 또한, 그 순서는, 각 프레임 기간 내에서 변화되어도 된다. 이러한 구동방법을, 표시 기간 분리구동(Display Period Separated Driving: DPS 구동)이라고 부른다.
그런데, 상기 DPS 구동에 의한 일 문제점으로서, 듀티비(화소가 발광하여 계조표시를 하는 기간/프레임 기간)의 저하를 들 수 있다. 어드레스(기록)기간과 지속(발광)기간이 분할되어 있기 때문에, 1 프레임 기간 내에 무조건 발광하지 않은 기간이 존재한다. 그 결과, 휘도가 전체적으로 낮게 느껴지게 된다.
m 행째의 게이트 신호선에 접속되어 있는 화소에서는, 도 9d에 나타낸 것처럼, 어떤 하나의 서브프레임 기간에서, 게이트 신호선이 선택되어 있는 기간(902) 에 디지털 영상신호를 화소에 기록하여, 지속(발광)기간(904)에 발광한다. 여기서, 어드레스(기록)기간은, 도면부호 901, 902 및 903으로 나타낸 기간의 합계이다. 여기서, 도면부호 901은, 첫째행∼(m-1)행째에 있어서 디지털 영상신호의 기록이 행해지고 기간이고, 903은 (m+1)째행∼최종행에 있어서 디지털 영상신호의 기록이 행해지고 있는 기간이다. 요컨대, m행째의 게이트 신호선에 접속되어 있는 화소에 있어서는, 어드레스(기록)기간에서 도면부호 901 및 903으로 나타내는 기간은 기록도 발광도 하지 않는, 소위 "대기(waiting)" 기간으로 되어 있다.
어드레스(기록)기간은, 각 서브프레임 기간에 형성되기 때문에, 다계조화를 실현하고자 하면, 그 어드레스(기록)기간도 증가한다. 따라서, 전술한 "대기"의 기간도 증가하여, 더욱 듀티비의 저하를 초래하게 된다.
여기서, 이러한 문제점을 해결하기 위한 방법을 제공한다. 도 9e에 나타낸 것처럼, 어드레스(기록)기간과 지속(발광)기간을 분리하지 않고, 특정 행의 게이트 신호선에 접속된 화소에서, 디지털 영상신호의 기록이 완료한 후, 즉시 발광을 시작하는 방법을 들 수 있다. 이 방법에 의하면, 도 9f에 나타낸 것처럼, m행째의 게이트 신호선에 접속된 화소는, m행째 이외의 게이트 신호선에 접속된 화소에서 디지털 영상신호의 기록을 하는 기간도 발광시킬 수 있으므로, 전술한 듀티비 저하의 문제를 해결할 수 있다.
그러나, 이 방법은 다계조화를 생각하면 다른 문제가 생긴다.
도 10a 및 도 10b는, 상술한 DPS 구동에 의해 5비트 계조를 표현하는 경우의 1 프레임 기간의 분할예이다. 3비트 계조의 경우보다도, 서브프레임 기간의 분할수 가 증가와 함께 어드레스(기록)기간이 증가하고, 지속기간이 짧다. 따라서 3비트 계조의 경우와 비교하여, 듀티비가 내려가는 것을 알 수 있다. 한편, 도 10c에 나타낸 것처럼, 어드레스(기록)기간과 지속(발광)기간을 분리하지 않은 방법에 의해서 구동하여, 듀티비의 저하를 막는 경우를 생각한다. 여기서, 각 서브프레임 기간의 지속기간 Ts1∼Ts5는, 그 길이의 비가 Ts1:Ts2:Ts3:Ts4:Ts5=24:23:22:2 1:20= 16:8:4:2:1로 하고 있다.
여기서, 도 10b로 되돌아가, 도면부호 SF5에 착안한다. SF5에서는, 지속(발광)기간이 어드레스(기록)기간보다도 길은 것을 알 수 있다. 따라서, 어드레스(기록)기간과 지속(발광)기간을 분리하지 않는 구동방법으로 구동하는 경우, 서로 다른 서브프레임 기간의 어드레스(기록)기간이 중복하는 기간이 생긴다. 도 10c의 SF5에서는, 최종 행의 기록이 완료하기 전에, 첫째행에서는 이미 지속(발광)기간이 종료하여, 다음 기록이 시작되고 있다. 즉, 다른 2행의 게이트 신호선이 동시에 선택되게 되어, 정상적인 신호를 기록할 수 없어진다.
이러한 문제를 해결하기 위해서, 도 4a 및 도 4b에 나타낸 표시장치가, 일본특원 2000-86968호에 제안되어 있다. 도 4a에 나타낸 표시장치는, 이전에 도 3a에서 나타낸 표시장치와 거의 마찬가지이다. 화소부(401)의 좌우에, 기록용 게이트 신호선 구동회로(403)와, 소거용 게이트 신호선 구동회로(404)를 갖는 점이 다르다.
도 4a에 나타낸 표시장치에 있어서, 도면부호 410으로 나타낸 1화소의 회로구성을 도 4b에 나타낸다. 도 3b에 나타낸 화소와의 구조 차이는, 소거용 게이트 신호선과 소거용 TFT(457)을 갖는 점이다.
이러한 표시장치를 사용하여, 상술한 다른 어드레스(기록)기간이 중복하는 문제를 해결한다.
동작에 관해서 설명한다. 설명을 위해, 도 4b 및 도 10a∼10d을 참조한다. 우선, 기록용 게이트 신호선이 선택되어, 스위칭용 TFT(451)가 ON한다. 다음에, 소스 신호선으로부터 디지털 영상신호가 입력되고, 그 입력신호의 전위에 의해서 구동용 TFT(452)의 ON 또는 OFF가 제어되어, 저장 커패시터(453)에 그 입력신호에 대응한 전하가 저장된다. 디지털 영상신호의 기록이 완료한 행에 있어서는, 즉시 지속(발광)기간으로 옮긴다.
여기서, 도 10c 및 도 10d에 나타낸 것처럼, 어드레스(기록)기간보다도 짧은 지속(발광)기간을 갖는 서브프레임 기간에서는, 지속(발광)기간의 종료 후, 소거기간(Tr5)이 있다. 이것은, 그 지속(발광)기간 후 즉시 다음 어드레스 기간이 개시하지 않도록 한다. 소거기간에, EL소자(454)는 발광하지 않는다. 이 소거기간(Tr5)에는, 소거용 게이트 신호선이 선택됨에 따라 소거용 TFT(457)가 ON하여, 저장 커패시터(453)에 저장되어 있던 전하를 방전한다. 따라서, 구동용 TFT(452)에 흐르는 전류가 정지하여, EL소자(454)가 발광을 정지한다.
이때의 소거기간의 길이는, 첫째행의 어드레스(기록)기간이 종료한 후, 맨 마지막 행의 어드레스(기록)기간이 종료하기까지의 길이가 된다.
이와 같이, 소거기간을 설치함으로써 듀티비를 증가시키고, 또한 어드레스(기록)기간이 부정확한 중복을 막음에 따라 다계조화를 실현한다. 이러한 구동방법 을, DPS 구동과 대조하면, 병행 소거 주사 구동법(Simultaneous Erasing Scan Driving: SES 구동)이라고 칭한다.
여기서, SES 구동은, 엄밀하게 말하면, 기록과 소거가 병행되어 행해진다고 하는 의미를 포함하고 있다. 어드레스(기록)기간과 지속(발광)기간을 분리한 DPS 구동에 대하여, 그것들을 분리하지 않고 있는 구동방법이라는 의미를 포함하여 SES 구동이라고 부르고 있다. 따라서, 도 9e 및 9f에 도시한 것처럼, 특정한 소거기간을 갖지 않은 경우에 관해서도, SES 구동방법에 포함된다.
그런데, 절연체 상에 TFT를 형성하여 제작된 표시장치에 있어서는, 그 제작공정이 복잡한 점이, 수율 저하와 비용상승을 초래하고 있다. 따라서, 가능한 한 공정을 간략화하는 것이, 비용감소에의 주된 과제이다. 그래서, 화소부 및 주변 구동회로(소스 신호선 구동회로 및 게이트 신호선 구동회로 등)를 동일 도전형의 TFT들에 따라서만 구성하는 것을 생각한다.
여기서, 화소 및 구동회로의 동작전압에 관해서 다시 생각한다. 여기서, 다시 도 5a 및 도 5b를 참조한다. 도 5a는 EL소자의 화소부의 구성을 나타내고, 도 5b는 스위칭용 TFT(501), 구동용 TFT(502) 및 EL소자(504)의 접속을 모식적으로 나타낸다.
구동용 TFT(502)이 p 채널형 TFT인 경우, EL소자의 전극(505)이 양극, 506이 음극인 것이 바람직한 것은 상술한 대로이다. 여기서, 구동용 TFT(502)의 극성에 대한 스위칭용 TFT(501)의 극성에 관해서 생각한다. 우선, 구동용 TFT(502)가 p 채널형 TFT인 경우, 구동용 TFT(502)가 온 하는 조건은, 구동용 TFT(502)의 게이트-소스 전압 VGS2의 절대치가, 구동용 TFT(502)의 임계전압의 절대치를 상회하는 것이다. 즉, 소스 신호선으로부터 입력되는 디지털 영상신호의 L 레벨(여기서는, 디지털 영상신호의 전위가 L 레벨일 때, EL소자가 발광한다고 가정함)이 구동용 TFT(502)의 소스영역의 전위에 대하여, 임계치 이상만큼 낮은 것이다.
이때, 스위칭용 TFT(501)가 구동용 TFT(502)와 동극성, 즉 p 채널형 TFT인 경우, 스위칭용 TFT(501)가 ON하는 조건은, 스위칭용 TFT(501)의 게이트와 소스간 전압 VGS1의 절대치가, 스위칭용 TFT(501)의 임계전압의 절대치를 상회하는 것이다. 즉, 게이트 신호선을 선택상태로 하는 펄스의 L 레벨(여기서는, 스위칭용 TFT(501)가 p 채널형 TFT이기 때문에, 게이트 신호선에 L레벨이 입력될 때, 게이트 신호선이 선택상태가 되는 것으로 한다)이, 스위칭용 TFT(501)의 소스영역의 전위에 대하여, 임계치 이상만큼 낮은 것이다. 따라서, 소스 신호선의 전압진폭에 대하여, 게이트 신호선측의 전압진폭을 보다 넓게 해야 한다. 이것은, 게이트 신호선 구동회로의 동작전압을 높이는 것을 의미한다.
이것은 스위칭용 TFT(501)와 구동용 TFT(502)가 n 채널형 TFT인 경우에도 같다고 말할 수 있다. 따라서, 소비전력을 생각한 경우, 화소부의 TFT는 n 채널형 TFT과 p 채널형 TFT의 양쪽을 사용하여 구성하는 것이 바람직하게 된다.
상술한 내용으로부터 종래 방법으로, 동일 도전형의 TFT들에 의해서 화소부와 구동회로를 구성하고자 하면, 공정수의 감소가 실현되는 반면, 소비전력의 증가를 초래한다.
본 발명은 상술한 과제를 감안하여 이루어진 것으로, 동일 도전형의 TFT들에 의해서 화소부와 구동회로를 구성함으로써 공정 수를 감소시키고, 또한 소비전력을 낮게 억제하는 것을 실현한 발광장치를 제공하는 것을 목적으로 한다.
종래 구성의 화소에 있어서는, 스위칭용 TFT의 소스영역에 입력되는 신호, 즉 소스 신호선에 출력되는 신호의 전압진폭보다도, 스위칭용 TFT의 게이트전극에 입력되는 신호, 즉 게이트 신호선을 선택하는 신호의 전압진폭을 크게 취할 필요가 있었다.
여기서, 소스 신호선에 출력되는 신호의 전압진폭과, 게이트 신호선을 선택하는 신호의 전압진폭이 같은 경우에 관해서 생각한다. 다시 도 5a 및 도 5b를 참조한다.
소스 신호선에 출력되는 신호의 전압진폭이 게이트 신호선을 선택하는 신호의 전압진폭과 같을 경우에는, 소스 신호선으로부터 입력된 특정한 전위를 갖는 신호가 입력되면, 구동용 TFT(502)의 게이트전극의 전위는, 소스 신호선으로부터 입력된 신호의 전위로부터, 스위칭용 TFT(501)의 임계치를 뺀 전위까지 상승한다. 따라서, 구동용 TFT(502)의 게이트전극의 전위는, 입력된 신호의 전압진폭에 대하여, 스위칭용 TFT의 임계치분만큼 낮은 전위가 될 것이다.
본 발명에서는, 스위칭용 TFT의 출력전극과 구동용 TFT의 게이트전극 사이에, 전압보상회로를 설치한다. 전압보상회로는, 부트스트랩회로에 대응하는 것으로, 스위칭용 TFT를 통과함으로써 감쇠된 신호의 전압진폭을 정상적인 진폭으로 되돌리는 기능을 갖는다. 이에 따라, 소스 신호선으로부터 출력되는 신호의 전압진폭과 게이트 신호선을 선택하는 신호의 전압진폭을 같게 한 경우에도, 화소는 정상적인 동작이 가능해진다. 따라서, 게이트 신호선 구동회로의 구동전압을 하강시키는 것이 가능해져, 표시장치의 저소비 전력화에 공헌한다.
본 발명의 전압보상회로를 갖는 화소를 사용하여, 발광장치의 화소부를 구성하고, 또한 주변의 구동회로를 화소부를 구성하는 TFT와 동일극성의 TFT를 사용하여 구성함으로써, 전술한 과제를 해결한다.
[발명의 실시예]
(실시예 모드 1)
도 1a 및 도 1b에 본 발명의 전압보상회로를 갖는 화소의 구성에 관해서 나타낸다. 도 1a에 나타낸 것처럼, 스위칭용 TFT(101), 구동용 TFT(102), EL소자(104), 소스 신호선(S), 게이트 신호선(G), 전류 공급선(Current)에 관해서는 종래의 소자와 같은 소자를 갖고 있다. 본 발명의 화소는, 스위칭용 TFT(101)의 출력전극과 구동용 TFT(102)의 게이트전극 사이에, 전압보상회로(110)를 갖는 점을 특징으로 한다.
도 1b는 전압보상회로(110)의 구성을 포함하는 회로도이다. 전압보상회로(110)는, 제 1 TFT(151), 제 2 TFT(152), 제 3 TFT(153), 제 1 커패시터(154) 및 제 2 커패시터(155)를 갖는다. 또한, 도면부호 G(m)은 m행째에 주사되는 게이트 신호선, G(m-1)은 (m-1)행째에 주사되는 게이트 신호선이다.
제 1 커패시터(154)와 제 2 커패시터(155)는 직렬로 배치된다. 제 1 커패시터(154)의 제 1 전극은 스위칭용 TFT(101)의 출력전극과 접속되고, 제 1 커패시터(154)의 제 2 전극은 제 2 커패시터(155)의 제 1 전극과 접속된다. 제 2 커패시터 (155)의 제 2 전극은, 전류 공급선과 접속되어 있다.
제 1 TFT(151)의 게이트전극은, 게이트 신호선 G(m-1)과 접속되고, 입력전극은 게이트 신호선 G(m)와 접속되고, 출력전극은 스위칭용 TFT(101)의 출력전극과 접속되어 있다.
제 2 TFT(152)의 게이트전극은 게이트 신호선 G(m-1)와 접속되고, 입력전극은 게이트 신호선 G(m)와 접속되고, 출력전극은 제 1 커패시터(154)의 제 2 전극 및 제 2 커패시터(155)의 제 1 전극과 접속되어 있다.
제 3 TFT(153)의 게이트전극은 스위칭용 TFT(151)의 출력전극과 접속되고, 입력전극은 전류 공급선과 접속되고, 출력전극은 제 1 커패시터(154)의 제 2 전극 및, 제 2 커패시터(155)의 제 1 전극과 접속되어 있다.
이때, 화소를 구성하는 TFT(101, 102, 151∼153)는, 모두 동일극성의 TFT를 사용한다. 그 극성은, n 채널형 TFT 또는 p 채널형 TFT이어도 된다.
다음으로, 회로의 동작에 관해서 설명한다. 여기서는, 화소를 구성하는 TFT는 모두 n 채널형 TFT인 경우를 예로 한다. 입력되는 신호의 진폭은, 소스 신호선 으로부터 입력되는 신호와 게이트 신호선을 선택하는 신호에 VDD(H레벨)-VSS(L레벨)로 한다. 또한, 초기 상태로서, 소스 신호선(S)과 게이트 신호선(G)의 전위는 모두 VSS이고, 전류 공급선(Current)의 전위는 VDD로 한다.
또한, TFT의 임계치는, 일률 VthN으로 한다. 또한, 도 11a∼도 11d는, 도 1a 및 도 1b에 나타낸 본 발명의 회로의 동작을 설명하기 위한 타이밍도이다. 도 11a는 (m-1)행째의 게이트 신호선(G(m-1))의 전위, 도 11b는 m행째의 게이트 신호선(G(m))의 전위, 도 11c는 소스 신호선(S(n))의 전위, 도 11d는 구동용 TFT(102)의 게이트전극의 전위를 나타낸다. 또한, m행째의 게이트 신호선(G(m))이 선택된 후, 다시 m행째의 게이트 신호선(G(m))이 선택되기까지의 기간(1101)이, 도 9f에 나타낸 서브프레임 기간에 다시 대응한다. 도면부호 1102로 도시되는 기간이 1 수평기간이다. 동작 설명은 도 1a 및 1b와 도 11a-11d를 사용한다.
(m-1)행째의 게이트 신호선(G(m-1))이 선택되어 H 레벨이 되고, (m-1)행째의 화소에 디지털 영상신호의 기록이 행해질 때, m행째의 화소에서는, 제 1 TFT(151)및 제 2 TFT(152)의 게이트전극에 H 레벨이 입력되어 ON한다. 제 1 커패시터(154)의 양전극은 m행째의 게이트 신호선의 전위, 즉 VSS와 같게 된다. 그와 동시에, 구동용 TFT(102)의 게이트전극의 전위도 VSS가 된다.
그래서, (m-1)행째의 게이트 신호선(G(m-1))이 선택되지 않고, 그 전위가 L 레벨이 되어 제 1 TFT(151) 및 제 2 TFT(152)가 OFF 한다. m행째의 게이트 신호선(G(m))이 선택되고, H 레벨이 되어 스위칭용 TFT(101)가 ON하고, 이때의 소스 신호선(S(n))의 전위, 즉 디지털 영상신호가 구동용 TFT(102)의 게이트전극에 입력되어 ON 한다. 이와 동시에, 제 3 TFT(153)의 게이트전극에도 디지털 영상신호가 입력되어 ON 한다.
여기서, 구동용 TFT(102) 및 제 3 TFT(153)의 게이트전극의 전위가 (VDD-VthN)이 되는 점에서, 스위칭용 TFT(101)의 게이트와 소스간 전압은, 임계치 VthN과 같게 되고, 그 결과, 스위칭용 TFT(101)은 OFF 상태에 있는다. 따라서, 구동용 TFT(102)의 게이트전극 및 제 3 TFT(153)의 게이트전극은, 일단 부유 상태가 된다.
한편, 제 3 TFT(153)가 ON할 때, 제 3 TFT(153)의 출력전극측의 전위가 상승한다. 이때, 제 3 TFT(153)의 출력전극과, 구동용 TFT(102)의 게이트전극 사이에는, 제 1 커패시터(154)에 의한 용량결합이 존재한다. 구동용 TFT(102)의 게이트 전극은 부유 상태로 되어 있기 때문에, 제 3 TFT(153)의 출력전극의 전위상승에 따라, 구동용 TFT(102)의 게이트전극의 전위도, (VDD-VthN)부터 다시 상승하여, VDD보다도 높은 전위가 된다.
이 결과, 스위칭용 TFT(101)를 통과하여, 한번 VthN만큼 감쇠한 디지털 영상신호는, 전압보상회로에 의해서 그 진폭보상을 받아, 구동용 TFT(102)의 게이트전극에 인가된다. 따라서, 구동용 TFT(102)는 정상으로 ON하여, 원하는 드레인전류를 얻을 수 있다.
이후, 커패시터(154, 155)에 의해서, 구동용 TFT(102)의 게이트전극에 인가하는 전위가 유지되어 전류가 흐르고, EL소자(104)가 발광한다. 다음 서브프레임 기간에서, (m-1)행째의 게이트 신호선(G(m-1))이 선택되면, 제 1 TFT(151) 및 제 2 TFT(152)가 ON한다. 구동용 TFT(102)의 게이트전극의 전위는, m행째의 게이트 신호 선(G(m))의 전위와 같아진다.
여기서, 제 1 커패시터(154)와 제 2 커패시터(155)에 관해서 부기한다.
제 1 커패시터(154)는, 제 3 TFT(153)의 출력전극과 게이트전극 사이에 배치되고, 그 용량결합을 이용하여 구동용 TFT(102)의 게이트전극 전위를 상승시키기 위해서 사용되는 커패시터이다. 제 2 커패시터(155)는, 제 1 커패시터(154)와 직렬로 배치되고, 전위가 안정한 전류 공급선과 구동용 TFT(102)의 사이를 용량 결합한다. 제 2 커패시터(155)는, 구동용 TFT(102)의 게이트전극의 전위를 저장하기 위해서 사용되는 커패시터이다.
여기서, 제 2 커패시터(155)의 또 하나의 기능으로서, 전압보상회로의 부트스트랩을 정상으로 기능시키기 위한 부하로서 사용하고 있는 점을 부기해 둔다. 이 부하가 없는 경우, 제 3 TFT(153)의 게이트전극의 전위가, 소스 신호선으로부터의 디지털 영상신호의 입력에 의해서 상승을 시작하면, 용량결합에 의해서 즉시 제 3 TFT(153)의 출력전극의 전위가 상승한다. 이 동작이 발생한 경우, 먼저 상술한 부트스트랩이 적절히 동작하지 않을 수도 있다. 제 2 커패시터(155)를 배치함으로써, 제 3 TFT(153)의 게이트전극의 전위의 상승에 대하여, 제 3 TFT(153)의 출력전극의, 용량결합에 의한 전위상승을 지연시킨다. 이와 같이 하면, 제 3 TFT의 출력전극의 전위상승은, 제 3 TFT(153) 자신이 ON 하여 흐르는 드레인 전류에 의해 지배되어, 부트스트랩을 정상으로 동작시킬 수 있다.
통상, 게이트 신호선 선택펄스는, 소스 신호선에 입력되는 디지털 영상신호의 전압진폭보다도 큰 전압진폭을 필요로 한다. 이상의 방법에 따라, 게이트 신호 선 선택펄스의 전압진폭이 디지털 영상신호와 같거나 미만인 전압진폭으로 하는 것이 가능해진다. 따라서, 게이트 신호선 구동회로측의 소비전력을 감소하는 것이 가능해진다.
또한, 본 발명에 의하면, 용량결합에 의해서 상승하는 구동용 TFT(102)의 게이트전극 전위는 VDD보다도 높아진다. 이 전위는, 적어도 VDD까지 상승하므로, 상기 커패시터(154, 155)의 값을 최적화함으로써, 게이트 신호선 선택펄스의 전압진폭을 작게 하는 것도 가능하다.
이때, 여기서 나타낸 동작의 경우, 전류 공급선의 전위는 높게 해 두는 것이 동작상 바람직하기 때문에, EL소자(104)의 전극은, 도면부호 105를 양극, 106을 음극으로 하는 것이 바람직하다. 이 경우, 종래 예로써 서술한 것과는 반대이다. n 채널형 TFT에 의해서 구성한 경우에는 하면출사, p 채널형 TFT에 의해서 구성한 경우에는 상면출사가 된다.
[실시예 모드 2]
도 25a 및 25b는, 상기 실시예 모드 1의 구성과 다른 부분을 갖는 구성을 나타낸다. 도 25a에 나타낸 것처럼, 스위칭용 TFT(2501), 구동용 TFT(2502), EL소자(2504), 전압보상회로(2510), 소스 신호선(S(n)), 게이트 신호선(G(m)) 및 전류 공급선(Current)에 관해서는 종래와 같은 구성요소를 사용한다.
도 25b는 전압보상회로(2510)의 구성을 포함한 회로도이다. 이 전압보상회로(2510)는, 제 1 TFT(2551), 제 2 TFT(2552), 제 1 용량수단(2553) 및 제 2 용량수단(2554)을 갖는다. 전압보상회로는, 실시예 모드 1에서의 3개의 TFT와 2개의 커패시터로 구성하지만, 본 실시예 모드 2에서의 전압보상회로(2510)는 2개의 TFT와 2개의 커패시터로 구성한다. 또한, 도 25b에서, 도면부호 G(m)는, m행째에 주사되는 게이트 신호선이고, G(m-1)는, (m-1)행째에 주사되는 게이트 신호선이다.
제 1 용량수단(2553)과 제 2 용량수단(2554)은, 직렬로 배치되어 있다. 제 1 용량수단(2553)의 제 1 전극은, 스위칭용 TFT(2501)의 출력전극과 접속되고, 제 1 용량수단(2553)의 제 2 전극은, 제 2 용량수단(2554)의 제 1 전극과 접속된다. 제 2 용량수단(2554)의 제 2 전극은, 전류 공급선과 접속된다.
제 1 TFT(2551)의 게이트전극은, 게이트 신호선 G(m-1)와 접속되고, 입력전극은, 제 1 전원전위(V1)를 공급하는 신호선 또는 전원선과 접속된다. 제 1 TFT(2551)의 출력전극은, 스위칭용 TFT(2501)의 출력전극과 접속된다.
제 2 TFT(2552)의 게이트전극은, 스위칭용 TFT(2501)의 출력전극 및 제 1 용량수단의 제 1 전극과 접속된다. 제 2 TFT(2552)의 입력전극은, 제 2 전원전위(V2)를 공급하는 신호선 또는 전원선과 접속되고, 제 2 TFT(2552)의 출력전극은, 제 1 용량수단의 제 2 전극 및 제 2 용량수단의 제 1 전극과 접속된다.
이후, 전압보상회로가 갖는 2개의 TFT에 관해서, 제 1 TFT(2551)를 리프레쉬(refresh)용 TFT로, 제 2 TFT(2552)를 보상용 TFT로서 표기한다.
이때, 화소를 구성하는 TFT(2501, 2502, 2551, 2552)는 모두 동일극성의 TFT를 사용한다. 그 극성은 n 채널형 또는 p 채널형이어도 된다.
그러나, 제 1 전원전위(V1) 및 제 2 전원전위(V2)는 각각, 화소를 구성하는 TFT의 극성에 따라서 다르다. 화소를 구성하는 TFT가 n 채널형 TFT인 경우, V1<V2로 하고, 화소를 구성하는 TFT가 p 채널형 TFT인 경우, V1>V2로 한다.
V1<V2일 때, V1의 전위는 n 채널형 TFT의 임계전압보다 충분히 낮은 전위로 설정하고, V2의 전위는 n 채널형 TFT의 임계전압보다 충분히 높은 전위로 설정한다. 예를 들면, V1의 전위는, 신호선의 L 레벨정도, V2의 전위는 신호선의 H 레벨정도의 전위로 한다. V1>V2의 경우는, 그 전위를 역전해 주면 좋다.
회로의 동작에 관해서 설명한다. 여기서는, 화소를 구성하는 TFT는, 모두 n 채널형 TFT인 경우를 예로 한다. 입력신호, 소스 신호선에 출력된 디지털 영상신호 또는 게이트 신호선을 선택하는 신호 중의 하나를, H 레벨일 때 VDD로 설정하고, L 레벨일 때 VSS로 설정한다. 또한 여기서는, V1=VSS 및 V2=VDD로 한다. 또한, 전류공급선(Current)의 전위는 Vc로 한다.
구동 타이밍은 실시예 모드 1에서 사용된 것과 거의 유사하므로, 도 11a-11d를 사용한다. 도 11a는 (m-1)행째의 게이트 신호선(G(m-1))의 전위, 도 11b는 m행째의 게이트 신호선(G(m))의 전위, 도 11c는 소스 신호선(S(n))의 전위, 도 11d는 구동용 TFT(2502)의 게이트전극의 전위를 보이고 있다. 또한, m행째의 게이트 신호선이 선택되고 나서, 다시 m행째의 게이트 신호선이 선택되기까지의 기간(1101)이, 도 9b에 나타낸 서브프레임 기간(SF#)에 대응한다. 도면부호 1102로 도시된 기간이 1 수평기간이다. 동작의 설명에는 도 1a 및 도 1b와, 도 11a-11d를 사용하여, m행째에 선택되는 게이트 신호선에 의해서 스위칭용 TFT(2501)이 제어되는 화소에 관해서 설명한다.
우선, (m-1)행째의 게이트 신호선이 선택된 기간, 요컨대 (m-1)행째에 있어서 영상신호의 기록이 행해지는 기간에, (m-1)행째의 게이트 신호선은 H레벨, m행째의 게이트 신호선은 L 레벨로 되어 있다. 따라서, 스위칭용 TFT(2501)는 오프하고, 리프레쉬용 TFT(2551)는 온 한다. 이때, 구동용 TFT(2502)의 게이트전극에는 V1=VSS가 입력되어, 오프 한다.
계속해서, (m-1)행째의 수평기간이 종료하고, 게이트 신호선(G(m-1))이 L 레벨이 된다. 이에 따라, 리프레쉬용 TFT(2551)가 오프 한다. m행째의 수평기간이 시작하고, 게이트 신호선(G(m))이 H 레벨이 된다. 이에 따라, 스위칭용 TFT(2501)가 온 한다. 이때, 소스 신호선으로 출력된 디지털 영상신호가 화소에 기록된다. 디지털 영상신호가 H 레벨일 때, 스위칭용 TFT이 온 하므로, 구동용 TFT(2502)의 게이트전극의 전위가 상승한다.
그러나, 게이트 신호선(G(m))은 H 레벨이고, 그 전위는 VDD이고, 디지털 영상신호는 H 레벨이고, 그 전위는 마찬가지로 VDD이다. 스위칭용 TFT의 출력전극에 나타나는 전위는, 그 임계치의 영향을 받는다. 그러므로, (VDD-VthN)가 될 때 스위칭용 TFT가 오프하고, 스위칭용 TFT의 출력전극, 즉 구동용 TFT(2502)의 게이트전극은 부유 상태가 된다.
한편, 스위칭용 TFT(2501)의 출력전극의 전위가 (VDD-VthN)까지 상승한다. 따라서, 보상용 TFT(2552)가 온하고, 출력전극의 전위가 상승하여 VDD에 근접한다. 이때, 보상용 TFT(2552)의 출력전극과 게이트전극의 사이에는, 제 1 용량수단(2553)에 의한 용량결합이 존재한다. 보상용 TFT(2552)의 게이트전극은, (VDD-VthN)의 전위대로 부유상태로 되어 있기 때문에, 보상용 TFT(2552)의 출력전극의 전위상승에 따라 더욱 상승한다. 그에 따라서, 보상용 TFT(2552)의 게이트 전극의 전위는, VDD보다도 높아진다.
이 결과, 스위칭용 TFT(2501)를 통하여, 일단 VthN만큼 감쇠한 디지털 영상신호는, 전압보상회로(110)에 의해서 그 진폭보상을 받아, 구동용 TFT(2502)의 게이트전극으로 입력된다. 따라서, 정상적인 게이트-소스 전압은, 구동용 TFT(2502)로 부여되어, 원하는 드레인 전류가 흐를 수 있다.
이후, 제 1 및 제 2 용량수단(2553, 2554)에 의해서, 게이트 신호선의 선택이 종료한 후, 또한 어드레스(기록)기간이 종료한 후도, 구동용 TFT(2502)의 게이트전극에 인가되는 전위가 유지된다. 이에 따라서, 드레인 전류가 흐르고, EL 소자(2504)가 발광한다. 다음 서브프레임 기간에, (m-1)행째의 게이트 신호선(G(m-1))이 선택되어 H 레벨이 되면, 리프레쉬용 TFT(2551)가 온하고, 구동용 TFT(2502)의 게이트전극의 전위는 L 레벨이 된다. 그 구동용 TFT(2502)는 오프 한다. 이후, 상기한 동작을 반복하여, 화면의 묘화를 행한다.
여기서, 제 1 및 제 2 용량수단(2553, 2554)에 관해서 부기한다.
제 1 용량수단(2553)은, 보상용 TFT(2552)의 게이트전극과 출력전극의 사이에 배치된다. 제 1 용량수단(2553)은, 출력전극의 전위상승을 이용하여, 용량결합 에 의해 게이트전극의 전위에 관한 동작을 수행하기 위한 용량수단이다. 제 2 용량수단(2554)은, 제 1 용량수단(2553)과 직렬 배치되어, 일정 전위인 전류 공급선과 구동용 TFT(2502)의 게이트전극 사이를 용량 결합한다. 제 2 용량수단(2554)은, 구동용 TFT(2502)의 게이트전극의 전위를 저장하는데 사용된다.
여기서, 제 2 용량수단(2554)의 또 하나의 역할로서, 전압보상회로(2510)의 부트스트랩 동작을 확실히 수행하기 위한 부하로서 사용하고 있는 점을 부기해둔다. 이 부하가 없는 경우, 보상용 TFT(2552)의 게이트전극의 전위가, 소스 신호선으로부터의 디지털 영상신호의 입력에 의해서 상승하기 시작한다. 그 전위가 그 임계치보다 크면, 즉시 보상용 TFT(2552)의 출력전극의 전위가 상승한다. 출력전극의 전위상승이 너무 빠른 경우, 부트스트랩이 정상으로 동작하지 않을 수도 있다. 따라서, 제 2 용량수단(2554)을 부하로서 사용함으로써, 보상용 TFT(2552)의 출력전극의 전위상승을 지연시켜, 출력전극의 전위의 상승이 정지하기 전에, 게이트전극을 부유상태로 한다. 이에 따라, 부트스트랩 동작을 보다 확실히 수행할 수 있다.
게이트 신호선 선택펄스는, 통상 소스 신호선에 입력되는 디지털 영상신호의 전압진폭보다도 큰 전압진폭을 필요로 한다. 상술한 방법에 따라서, 게이트 신호선 선택펄스를 디지털 영상신호의 전압진폭과 같거나 미만인 것으로 하는 것이 가능해진다. 따라서, 게이트 신호선 구동회로의 소비전력을 감소하는 것이 가능해진다.
또한, 도 25a 및 도 25b에 도시된 구성을 실제 회로에서 사용하는 경우, 도 26a-26c는 각 노드에 원하는 전위를 나누어주는 구성을 나타낸다. 리프레쉬용 TFT(2552)와 보상용 TFT(2552)의 입력전극의 접속위치는, 그 구성은 다르고, 기타 는 같다.
[실시예]
이하에, 본 발명의 실시예에 관해서 기재한다.
(실시예 1)
실시예 1에서는, 소거용 기구를 부가한 구성의 화소를 사용하여, 소거기간을 포함하는 SES 구동을 수행하는 예에 관해서 설명한다.
도 2a 및 도 2b는 실시예 1의 소거용 기구를 갖는 화소의 구성에 관해서 나타낸 것이다. 도 2a에 나타낸 것처럼, 스위칭용 TFT(201), 구동용 TFT(202), EL소자(204), 소스 신호선(S), 게이트 신호선(G) 및 전류 공급선(Current)에 관해서는 종래의 구성요소와 마찬가지이고, 전압보상회로(210)도, 상기 실시예 모드 1의 전압보상회로와 같다. 본 실시예 1에서는, 게이트 신호선(G) 외에, 소거용 게이트 신호선(Ge)을 갖는다. 이때, 본 실시예 1에서는, 소거용 게이트 신호선에 대하여 통상의 게이트 신호선을 기록용 게이트 신호선으로서 나타낸다.
도 2b는 전압보상회로(210)의 구성을 포함하는 회로도이다. 전압보상회로(210)는, 제 1 TFT(251), 제 2 TFT(252), 제 3 TFT(253), 제 1 커패시터(254) 및 제 2 커패시터(255)를 갖는다. 또한, G(m)는 m행째에 주사되는 기록용 게이트 신호선, G(m-1)는 (m-1)행째에 주사되는 기록용 게이트 신호선이다. Ge(m)는 m행째에 주사되는 소거용 게이트 신호선이다.
제 1 커패시터(254)와 제 2 커패시터(255)는, 직렬로 배치된다. 제 1 커패시터(254)의 제 1 전극은 스위칭용 TFT(201)의 출력전극과 접속되고, 제 1 커패시터(254)의 제 2 전극은 제 2 커패시터(255)의 제 1 전극과 접속된다. 제 2 커패시터(255)의 제 2 전극은, 전류 공급선과 접속되어 있다.
제 1 TFT(251)의 게이트전극은 기록용 게이트 신호선 G(m-1)와 접속되고, 제 1 TFT(251)의 입력전극은 기록용 게이트 신호선 G(m)와 접속되고, 제 1 TFT(251)의 출력전극은 스위칭용 TFT(201)의 출력전극과 접속되어 있다.
제 2 TFT(252)의 게이트전극은 기록용 게이트 신호선 G(m-1)와 접속되고, 제 2 TFT(252)의 입력전극은 기록용 게이트 신호선 G(m)와 접속된다. 제 2 TFT(252)의 출력전극은 제 1 커패시터(254)의 제 2 전극 및 제 2 커패시터(255)의 제 1 전극과 접속되어 있다.
제 3 TFT(253)의 게이트전극은 스위칭용 TFT(201)의 출력전극과 접속되고, 제 3 TFT(253)의 입력전극은 소거용 게이트 신호선 Ge(m)와 접속된다. 제 3 TFT(253)의 출력전극은 제 1 커패시터(254)의 제 2 전극 및 제 2 커패시터(255)의 제 1 전극과 접속되어 있다.
이때, 화소를 구성하는 TFT(201, 202, 251∼253)는 모두 동일극성의 TFT를 사용한다. 그 극성은 n 채널형 또는 p 채널형이어도 된다.
회로의 동작에 관해서 설명한다. 여기서는, 화소를 구성하는 TFT는 모두 n 채널형 TFT인 경우를 예로 한다. 입력신호의 진폭은, 소스 신호선으로부터 입력되는 신호, 기록용 게이트 신호선을 선택하는 신호 및 소거용 게이트 신호선을 선택하는 신호에 대해 VDD(H 레벨)-VSS(L 레벨)로 한다. 또한, 초기 상태로서, 소스 신호선(S)과 게이트 신호선(G)의 전위는, 모두 VSS이고, 전류 공급선(Current) 및 소 거용 게이트 신호선의 전위는 모두 VDD로 한다.
또한, TFT의 임계전압은, 모두 VthN으로 한다. 또한, 도 12a∼12e는, 도 2a 및 도 2b에 나타낸 본 발명의 회로의 동작을 설명하기 위한 타이밍도이다. 도 12a는 (m-1)행째의 게이트 신호선(G(m-1))의 전위, 도 12b는 m행째의 기록용 게이트 신호선(G(m))의 전위, 도 12c는 소스 신호선(S(n))의 전위, 도 12d는 구동용 TFT(202)의 게이트전극의 전위, 도 12e는 소거용 게이트 신호선의 전위를 나타낸다. 또한, m행째의 기록용 게이트 신호선(G(m))이 선택되고 나서, 다시 m행째의 기록용 게이트 신호선(G(m))이 선택되기까지의 기간(1201)이, 도 9f에 나타낸 서브프레임 기간에 대응한다. 도면부호 1202로 나타낸 기간이 1 수평기간이다. 동작의 설명에는 도 2a-2b 및 도 12a-12e를 사용한다.
(m-1)행째의 게이트 신호선(G(m-1))이 선택되어 H 레벨 전위가 되고, (m-1)행째의 화소에 디지털 영상신호의 기록이 행하여지고 있을 때, m행째의 화소에서는, 제 1 TFT(251) 및 제 2 TFT(252)의 게이트전극에 H 레벨 전위가 입력되어 ON 한다. 제 1 커패시터(254)의 두 전극은, m행째의 게이트 신호선의 전위, 즉 VSS와 같게 된다. 동시에, 구동용 TFT(202)의 게이트전극의 전위도 VSS가 된다.
계속해서 (m-1)행째의 게이트 신호선(G(m-1))의 선택기간이 종료하여 그 전위가 L 레벨 전위가 되어, 제 1 TFT(251) 및 제 2 TFT(252)가 OFF 한다. m행째의 게이트 신호선이 선택되어 H 레벨 전위로 되어 스위칭용 TFT(201)가 ON한다. 이때의 소스 신호선(S(n))의 전위, 즉 디지털 영상신호가 구동용 TFT(202)의 게이트전극에 입력되어 ON 한다. 이와 동시에, 제 3 TFT(253)의 게이트전극에도 디지털 영 상신호가 입력되어 ON 한다.
여기서, 구동용 TFT(202) 및 제 3 TFT(253)의 게이트전극의 전위는, (VDD-VthN)이 되고, 스위칭용 TFT(201)의 게이트와 소스간 전압은, 임계전압 VthN과 같게 되어, 그 결과, 스위칭용 TFT(201)은 OFF 한다. 따라서, 구동용 TFT(202)의 게이트전극 및 제 3 TFT(253)의 게이트전극은, 일단 부유상태가 된다.
한편, 제 3 TFT(253)가 ON 할 때, 제 3 TFT(253)의 출력전극측의 전위가 상승한다. 이때, 제 3 TFT(253)의 출력전극과 구동용 TFT(202)의 게이트전극 사이에는, 제 1 커패시터(254)에 의한 용량결합이 존재한다. 구동용 TFT(202)의 게이트전극은 부유상태로 되어 있으므로, 제 3 TFT(253)의 출력전극의 전위상승에 따라 구동용 TFT(202)의 게이트전극의 전위도, (VDD-VthN)부터 다시 상승하여, VDD보다도 높은 전위가 된다. 정확하게는, (VDD+ VthN)보다도 높은 전위가 된다.
이 결과, 스위칭용 TFT(201)을 통과하여, 한번 VthN만큼 감쇠한 디지털 영상신호는, 전압보상회로에 의해서 그 진폭보상을 받아, 구동용 TFT(202)의 게이트전극에 인가된다. 따라서, 구동용 TFT(202)는, 정상으로 ON하여, 원하는 드레인전류를 얻을 수 있다.
이후, 커패시터(254, 255)에 의해서, 구동용 TFT(202)의 게이트전극에 인가되는 전위가 유지되어 전류가 흐르고, EL소자(204)가 발광한다.
계속해서, 소거기간을 갖는 서브프레임 기간에서는, m행째의 소거용 게이트 신호선(Ge(m))의 전위가 L 레벨 전위가 되어, 제 3 TFT(253)의 입력전극측의 전위가 강하한다. 이와 동시에, 제 1 커패시터(254)에 의한 용량결합에 의해서 구동용 TFT(202)의 게이트전극의 전위도 강하한다. 그 결과, 구동용 TFT(202)의 게이트전극의 전위가, 그 임계 전압을 하회하면, 구동용 TFT(202)가 OFF하여, EL소자(204)에의 전류가 차단된다. 따라서, 이후는 EL소자는 발광하지 않는다.
다음 서브프레임 기간에 있어서, (m-1)행째의 게이트 신호선(G(m-1))이 선택되면, 제 1 TFT(251) 및 제 2 TFT(252)가 ON하여, 구동용 TFT(202)의 게이트전극의 전위는, m행째의 게이트 신호선(G(m))의 전위와 같게, 즉 L 레벨 전위로 된다. m행째의 소거용 게이트 신호선(Ge(m))의 전위가 다시 H 레벨 전위가 되고, m행째의 게이트 신호선이 선택되어, 디지털 영상신호의 기록을 행한다. 이후, 이 순서를 반복하여, 영상표시를 한다.
[실시예 2]
본 실시예 2에서는, 실시예 모드 1 및 2에 나타낸 화소를 갖는 발광장치를 제작한 예에 관해서 서술한다.
도 20a에 발광장치의 개략도를 나타낸다. 기판(2000)의 중앙부에, 화소부(2001)가 배치되어 있다. 도 20a에는 특별히 도시하지 않았지만, 1 화소의 구성은 도 1a 및 1b에 나타낸 것과 같다. 화소부(2001)의 주변에는, 소스 신호선을 제어하기 위한, 소스 신호선 구동회로(2002) 및 게이트 신호선을 제어하기 위한 게이트 신호선 구동회로(2007)가 배치되어 있다. 상술한 것처럼, 게이트 신호선 구동회로(2007)중의 하나는, 화소부(2001)의 일측에만 배치하여도 된다.
소스 신호선 구동회로(2002) 및 게이트 신호선 구동회로(2007)를 구동하기 위해서 외부로부터 입력되는 신호는, FPC(2010)을 통해 입력된다. 본 실시예 2에서 는, FPC(2010)로부터 입력되는 신호는, 그 전압진폭이 작기 때문에, 레벨 시프터(2006)에 의해서 전압진폭이 변환한 뒤에, 소스 신호선 구동회로(2002) 및 게이트 신호선 구동회로(2007)에 입력된다.
도 13은 소스 신호선 구동회로의 구성을 나타낸 것이다. 이 소스 신호선 구동회로는, 시프트 레지스터(1303), 버퍼(1304), 제 1 래치회로(1305) 및 제 2 래치회로(1306)를 갖는다. 도 20a 및 20b에서는, 버퍼는 도시하지 않았지만, 시프트 레지스터 이하의 부하가 큰 경우 등에는, 도 13에 나타낸 것처럼 버퍼를 설치하여도 된다.
소스 신호선 구동회로에는, 소스측 클록신호(SCLK), 소스측 클록반전신호(SCLKb), 소스측 시작펄스(SSP), 주사방향 전환신호(LR), 주사방향 전환반전신호(LRb) 및 디지털 영상신호(Data1∼3)가 입력된다. 이 중, 클록신호 및 시작펄스는, 레벨 시프터(1301, 1302)에 의해서 진폭변환을 한 후에 입력된다.
도 14a 및 14b에 시프트 레지스터의 구성을 나타낸다. 도 14a에 나타낸 블록도에서, 도면부호 1400으로 나타낸 블록은 1단분의 샘플링펄스를 출력하는 펄스 출력회로이다. 도 14a의 시프트 레지스터는, n 단(n은 자연수, 1<n)의 펄스출력회로로 구성된다.
도 14b는 펄스출력회로의 구성을 상세히 나타낸 것이다. 여기서, TFT(1407, 1408, 1409, 1410)은, 주사방향 전환을 위해 설치된 스위치용 TFT이다. 주사방향 전환신호(LR), 주사방향 전환 반전신호(LRb)에 의해서, 좌우 주사방향을 전환한다. 순방향주사의 경우, 샘플링 펄스의 출력은, 1단째, 2단째, …, n-1 단째 및 n 단째 의 순이며, 역방향주사의 경우, 샘플링펄스의 출력은, n 단째, n-1 단째, …, 2단째 및 1 단째의 순이다.
펄스출력회로 본체는, TFT(1401∼1406) 및 커패시터(1411)로 이루어진다. 특정 k 단째(k는 자연수, 1<k<n)의 펄스출력회로에서, TFT(1401, 1404)의 게이트전극과, TFT(1402, 1403)의 게이트전극에는 각각, k-1단째의 펄스출력회로로부터의 출력펄스 또는, k+1단째의 펄스출력회로로부터의 출력펄스 중 어느 하나가 입력된다. 이때, k=1, 즉 초단의 펄스출력회로에서의 TFT(1401, 1404)의 게이트전극 및, k=n, 즉 최종단의 펄스출력회로에서의 TFT(1402, 1403)의 게이트전극에는, 시작펄스(SP)가 입력된다.
순주사방향일 때는, 주사방향 전환신호(LR)는 H 레벨전위, 주사방향 전환 반전신호(LRb)는 L 레벨 전위가 입력된다. 따라서, TFT(1407, 1410)이 ON하고, FT(1401, 1404)의 게이트전극에는, k-1단째의 펄스출력회로로부터의 출력펄스가 입력된다. 한편, TFT(1402, 1403)의 게이트전극에는, k+1단째의 펄스출력회로로부터의 출력펄스가 입력된다.
여기서, 순방향주사의 경우를 예로서 사용하여 상세한 회로동작에 관해서 설명한다. 도 15에 나타낸 타이밍도를 참조한다.
특정한 k 단째의 펄스출력회로에서, TFT(1401, 1404)의 게이트전극에 k-1단째의 펄스출력회로로부터의 출력펄스가 입력되어(k=1, 즉 초단의 경우는 시작펄스가 입력된다) H 레벨 전위가 된다. TFT(1401, 1404)가 ON 한다(도 15에서 도면부호 1501 참조). 이에 따라, TFT(1405)의 게이트전극의 전위는 VDD측으로 풀업(pull up)하고(도 15에서, 도면부호 1502 참조), 그 전위가 VDD-VthN이 되는 시점에서 TFT(1401)가 OFF하여 부유상태가 된다. 이 시점에서, TFT(1405)의 게이트와 소스간 전압은, 임계치를 상회하여, TFT(1405)가 ON 한다. 한편, TFT(1402, 1403)의 게이트전극에는, 아직 펄스입력은 없어, L 레벨이고 OFF 상태에 있다. 따라서 TFT(1406)의 게이트전극의 전위는 L 레벨이고, OFF 되어 있다. 펄스 출력회로의 출력단자(SR out)는, TFT(1405)의 입력전극에 입력되는 클록신호(SCLK 또는 SCLKb)가 H 레벨 전위가 되는 데 따른, 상기 출력단자(SR out)의 전위가 VDD측으로 풀업된다(도 15에서, 도면부호 1503 참조). 그러나, 이 상태에서는, 펄스출력회로의 출력단자(SR out)의 전위는, TFT(1405)의 게이트전극의 전위 VDD-VthN에 대하여, 임계치만큼 강하하여, VDD-2(VthN)까지 밖에 상승할 수 없다.
여기서, TFT(1405)의 게이트전극과 출력전극의 사이에는, 커패시터(1411)가 설치되고, 또한, TFT(1405)의 게이트전극은 부유 상태에 있다. 그러므로, 펄스출력회로의 출력단자(SR out)의 전위가 상승, 즉 TFT(1405)의 출력전극의 전위가 상승하는 데 따른, TFT(1405)의 게이트전극의 전위는, 커패시터(1411)에 의해서, VDD-VthN로부터 더욱 풀업된다. 이 동작에 따라서, TFT(1405)의 게이트전극의 전위는, 최종적으로는 VDD+VthN보다도 높은 전위가 된다(도 15에서 도면부호 1502 참조). 펄스출력회로의 출력단자(SR out)의 전위는, TFT(1405)의 임계치에 영향받지 않고, VDD까지 정상으로 증가한다(도 15에서, 도면부호 1503 참조).
이와 같이 하여, k+1단째의 펄스출력회로로부터 펄스가 출력된다(도 15에서, 도면부호 1504 참조). k+1단째의 출력펄스는, k단째로 귀환하여 TFT(1402, 1403)의 게이트전극에 입력된다. TFT(1402, 1403)의 게이트전극의 전위가 H 레벨이 되어 ON 한다. TFT(1405)의 게이트전극의 전위는, VSS측으로 풀다운(pull down)되어, TFT(1405)가 OFF한다. 이와 동시에, TFT(1406)의 게이트전극의 전위가 H 레벨 전위가 되어 ON한다. k단째의 펄스출력회로의 출력단자(SR out)의 전위는 L 레벨 전위가 된다.
이후, 최종단까지 같은 동작에 의해, 순차로 VDD-VSS 사이의 진폭을 갖는 펄스가 출력된다. 역방향주사에 있어서도, 회로의 동작은 마찬가지이다.
최종단에서는, 다음단으로부터 귀환 입력되는 펄스가 없기 때문에, 클록신호가 그대로 TFT(1405)를 통과하여 계속 출력된다(도 15에서, 도면부호 1507 참조). 따라서, 최종단의 펄스출력회로의 출력펄스는, 샘플링펄스로서 사용할 수 없다. 마찬가지로, 역방향주사의 경우, 초단의 출력펄스가 즉 최종출력이 되기 때문에, 마찬가지로 샘플링펄스로서 사용할 수 없다. 따라서, 본 실시예 2에서 나타낸 회로에서는, 필요한 단수+2단의 펄스출력회로를 사용하여 시프트 레지스터를 구성한다. 양단의 펄스출력회로는, 더미(dummy)단으로서 취급한다(도 13에서, 버퍼(1304)가 접속되어 있지 않은 펄스출력회로가 더미단에 대응한다). 그래도, 최종출력은, 다음 수평기간이 시작되기 전에 어떠한 방법으로 정지시킬 필요가 있기 때문에, 시작 펄스를 초단의 입력 및 최종단의 기간 입력으로서 사용하여, 다음 수평기간에서 시작펄스가 입력된 시점에서 최종단의 출력이 정지하도록 한다.
도 16a 및 16b는, 본 실시예 2의 발광장치에 사용된 버퍼(1304)의 구성을 나타낸다. 도 16a에 나타낸 것처럼, 1601∼1604의 4단 구성으로 되어 있다. 초단만 1 입력 1출력형이다. 2단째 이후의 단은 2입력 2출력형이다.
초단의 유니트(1601)의 회로구성을 도 16b에 나타낸다. 신호는, TFT(1652, 1654)의 게이트전극에 입력된다. TFT(1651)의 게이트전극은, 입력전극과 접속된다. TFT(1652, 1654)의 게이트전극에 H 레벨 전위가 입력되어 ON 하면, TFT(1653)의 게이트전극의 전위는 L 레벨이 되고, 그 결과, 출력단자(out)는 L 레벨전위가 된다. TFT(1652, 1654)의 게이트전극에 L레벨이 입력될 경우, 이 TFT들이 OFF 한다. TFT 1651의 게이트전극과 입력전극이 접속되어 이 TFT 1651이 보통 ON 하고 있으므로, TFT 1653의 게이트전극의 전위가 상승한다. 전술한 시프트 레지스터의 경우와 마찬가지로, 커패시터(1655)에 의한 용량결합에 의해서 출력은 H 레벨 전위가 된다.
이때, TFT 1651 및 TFT 1652의 관계는 다음과 같다: TFT 1651은, 게이트전극과 입력전극이 접속되어 있기 때문에, TFT 1652가 ON 하였을 때, TFT 1651과 TFT 1652가 모두 ON 상태로 된다. 이 상태에서, TFT 1653의 게이트전극의 전위가 L레벨이 될 필요가 있기 때문에, TFT 1651의 채널폭을, TFT 1652에 대하여 작게 설계해야 한다. TFT 1653의 게이트전극 중 하나를 충전할 수 있는 만큼의 능력이 있으면 충분하므로, TFT 1651의 채널폭은 최소값으로 설정하여도 된다. 또한, TFT 1651을 작게 함으로써, TFT 1652가 ON 하고 있는 기간의 VDD, TFT 1651, TFT 1652 및 VSS 사이의 관통 경로에 의한 소비전류의 증가를 최소한으로 감소시킬 수 있다.
도 16c는, 2단째 이후에 사용하고 있는 유니트의 회로구성을 보이고 있다. TFT 1652의 게이트전극에의 입력은 초단의 것과 마찬가지고, 아울러, TFT 1651의 게이트전극에, 이전 단의 입력을 반전입력으로서 사용하고 있다. 이와 같이 함으로 써, TFT(1651, 1652)는 배타적으로 각각 ON 및 OFF하여, 도 16b의 구성에서의 VDD, TFT 1651, TFT 1652 및 VSS 사이의 관통 경로가 제거될 수 있다.
도 17a-17d는, 본 실시예 2의 발광장치에 사용된 클록신호용 레벨 시프터(A) 및 시작펄스용 레벨 시프터(B)의 구성을 보이고 있다. 기본구성은, 초단을 레벨 시프터, 2단째 이후를 버퍼로 한 4단 구성으로서 되고, 전술한 버퍼회로와 마찬가지다. VDDLO-VSS 사이의 진폭을 갖는 신호를 입력하여, VDD-VSS 사이의 진폭을 갖는 출력신호를 얻는다(여기서, ｜VDDLO｜<｜VDD｜).
클록신호용 레벨 시프터의 경우, 초단은 1입력 1출력형이고, 2단째 이후는 2입력 1출력형으로 한다. 클록신호용 레벨 시프터는, 각각의 입력을 반전입력으로 하여 사용하고 있다.
시작 펄스용 레벨 시프터의 경우는, 전술한 버퍼와 같은 구성이다.
레벨 시프터의 초단에 사용하고 있는 유니트의 회로구성을 도 17c에, 2단째 이후에 사용하고 있는 유니트의 회로구성을 도 17d에 나타낸다. 이 회로구성 및 동작은, 도 16b 및 16c에 나타낸 것과 각각 마찬가지이다. 초단에 입력되는 신호의 진폭이 VDDLO-VSS 사이인 점만이 다르다.
TFT(1752)의 게이트전극에 입력된 신호가 H 레벨 전위일 때, TFT(1752)가 ON 한다(단, 입력신호의 진폭의 절대치 ｜VDDLO-VSS｜가, TFT(1752)의 임계치의 절대치 ｜VthN｜보다도 확실히 큰 경우). TFT(1753)의 게이트전극의 전위는 VSS측으로 풀다운되므로, 출력단자(out)에는 L레벨이 나타난다. 한편, TFT 1752의 게이트전극에 입력되는 신호가 L 레벨일 때, TFT 1752가 OFF하고, TFT 1751을 통하여, TFT 1753의 게이트전극의 전위는 VDD측으로 풀업된다. 이후의 동작은 전술한 버퍼와 마찬가지다.
이 구성의 레벨 시프터의 특징으로서, 고전위측(VDD측)에 접속된 TFT(1751)를 제어시에, 입력신호를 직접 게이트전극에 입력하지 않은 점이 있다. 그래서, 입력신호의 진폭이 작은 경우이더라도 TFT 1751의 임계치에 관계없이 TFT 1753의 게이트전극의 전위를 풀업할 수 있다. 따라서, 높은 진폭 변환이득이 얻어진다.
도 18은 본 실시예 2의 발광장치에 사용하고 있는 제 1 및 제 2 래치회로의 구성을 보이고 있다. 종래 CM0S 구성의 래치회로의 구성예로서는, 도 21a에 나타낸 것처럼, 2개의 인버터를 루프형으로 접속한 저장부와, 저장 타이밍을 제어하는 스위치로 구성되는 것이 일반적이다. 게다가, 일 예로서 D-FF(플립플롭)회로를 사용한 도 21b의 구성도 예를 들 수 있다. 도 21c는 가장 간단한 DRAM 구성이고, 저장부는 인버터와 커패시터로 구성된다. 제 1 래치회로(LAT1) 및 제 2 래치회로(LAT2)의 인버터에 입력된 신호의 전위를 커패시터가 저장하는 구성이다. 본 실시예 2에서는, 가장 간단한 구성인 도 21c의 구성을 사용하였다.
도 18에 나타낸 래치회로는, 도 21c의 아날로그 스위치를 1개의 n 채널형 TFT로 대체하고, CMOS 인버터를 4개의 n 채널형 TFT와 커패시터로 이루어진 NMOS 인버터로 대체한 구성으로 되어 있다.
TFT 1850의 입력전극으로부터 디지털 영상신호가 입력되고(Data in) 게이트전극에 샘플링펄스가 입력되어(Pulse in), TFT 1850이 ON하면, 디지털 영상신호가 TFT 1851∼1854 및 커패시터 1855로 구성된 인버터에 입력되어, 그 극성이 반전하여 그 신호가 출력된다. 또한, 디지털 영상신호는, 커패시터 1856을 사용하여 저장된다.
제 2 래치회로에서도 같은 동작에 의해서, 래치펄스(LAT)의 입력타이밍에 따라서 디지털 영상신호가 기록 및 저장이 된다.
도 19는 게이트 신호선 구동회로의 회로구성을 나타낸 것이다. 시프트 레지스터(1903) 및 버퍼(1904)를 갖는다.
게이트 신호선 구동회로에는, 게이트측 클록신호(GCLK), 게이트측 클록 반전신호(GLKb), 게이트측 시작 펄스(GSP)가 입력된다. 이들의 입력신호는, 레벨 시프터(1901, 1902)에 의해서 진폭변환을 한 후에 입력된다.
이때, 시프트 레지스터(1903), 버퍼(1904), 시작 펄스용 레벨 시프터(1901) 및 클록신호용 레벨 시프터(1902)의 구성 및 동작에 관해서는, 소스 신호선 구동회로에 사용한 것과 마찬가지이므로, 여기서는 설명을 생략한다.
도 19에서, 참조기호 α로 나타낸 행의 게이트 신호선은, 첫째행의 화소에서는, 이전 행의 게이트 신호선 선택 펄스입력을 얻을 수 없기 때문에, 더미단으로서 설치한 것이다.
여기서 소개한 구동회로와 실시예 모드 1 및 2에 나타낸 화소를 사용하여 제작된 표시장치는, 동일 도전형의 TFT들만을 사용하여 구성함으로써 공정시에 도핑공정의 일부를 삭감할 수 있다. 또한, 포토마스크의 매수를 감소시키는 것이 가능해진다. 또한, 상술한 것처럼, 확대된 신호진폭으로 인한 소비전류의 증가의 문제점을 부트 스트랩법을 응용한 회로를 사용하여서 해결하는 것이 가능해진다.
[실시예 3]
실시예 1에서, 소거용 게이트 신호선을 갖는 화소에 관해서 설명하였지만, 이 형태의 화소의 경우, 기록용 게이트 신호선의 선택 타이밍이 소거용 게이트 신호선의 선택 타이밍과 다르다. 또한, 펄스 형태도 다르다. 따라서, 도 20b에 도시한 것처럼, 화소부의 양측에 배치된 게이트 신호선 구동회로 중 한쪽을 기록용 게이트 신호선 구동회로, 다른쪽을 소거용 게이트 신호선 구동회로로서 구성한다. 회로 구성은, 실시예 2에서 설명한 것과 같은 구성으로 되어 있기 때문에, 여기서는 상세한 설명은 생략한다.
[실시예 4]
본 실시예에서는, 동일 기판 상에 화소부 및 화소부 주변에 설치하는 구동회로의 TFT를 제작하는 방법에 관해서 설명한다.
먼저, 도 6a에 나타낸 것처럼, 하지막(5002)은, 유리 기판(5001) 상에 산화실리콘막, 질화실리콘막 및 산화질화실리콘막 등의 절연막으로 형성된다. 상기 기판(5001)은, #7059 유리나 #1737 유리(코닝사의 제품) 등으로 대표되는 바륨 보로실리케이트산 유리 또는 알루미노보로실리케이트산 유리 등으로 이루어진다. 하지막(5002)은, 예를 들면, 플라즈마 CVD법으로 SiH4, NH3, N2O로부터 형성되는 산화질화실리콘막을 10∼200nm(바람직하게는 50∼100nm)의 두께로 형성하여, 마찬가지로 SiH4 및 N2O로부터 형성되는 산화질화 수소화 실리콘막을 50∼200nm(바람직하게는, 100∼150nm)의 두께로 형성한 적층이다(미도시됨).
비정질구조를 갖는 반도체막은, 레이저 결정화법이나 공지의 열결정화법에 의해 결정화하여 결정질 반도체막을 형성한다. 이 결정질 반도체막은, 섬 형상의 반도체층(5003∼5005)으로 제작한다. 이 섬 형상의 반도체층(5003∼5005)은, 각각 25∼80nm(바람직하게는 30∼60nm)의 두께를 갖는다. 결정질 반도체막의 재료에는 특별히 한정은 없지만, 바람직하게는 실리콘 또는 실리콘게르마늄(SiGe)합금 등을 사용하는 것이 바람직하다.
레이저 결정화법으로 결정질 반도체막을 형성할 때, 펄스발진형 또는 연속 발광형의 엑시머 레이저, YAG 레이저 또는 YVO4레이저를 사용한다. 이들의 레이저를 사용하는 경우에는, 레이저로부터 방사된 레이저광을 광학계에 의해 선형으로 집광하여 반도체막에 조사하는 방법을 사용하는 것이 바람직하다. 결정화의 조건은 실시자가 적절히 선택한다. 그러나, 엑시머 레이저를 사용하는 경우에는, 펄스 발진 주파수를 30Hz로 하고, 레이저 에너지 밀도를 100∼400mJ/cm2(대표적으로는 200∼300mJ/cm2)로 한다. 또한, YAG 레이저를 사용하는 경우에는, 그 제 2 고조파를 사용하여, 펄스 발진 주파수 1∼10kHz로 하여, 레이저 에너지 밀도를 300∼600mJ/cm2(대표적으로는 350∼500mJ/cm2)로 하여도 된다. 그리고 폭 100∼1000㎛, 예를 들면 400㎛으로 선형으로 집광한 레이저광을 기판 전체면에 걸쳐 조사한다. 상기 기판은, 오버랩율 80∼98%에서 서로 중첩하는 빔을 갖는 선형 레이저광에 의해 조사된다.
다음으로, 섬 형상의 반도체층(5003∼5005)을 덮어 게이트 절연막(5006)을 형성한다. 게이트 절연막(5006)은, 플라즈마 CVD 법 또는 스퍼터링법을 사용하여, 두께를 40∼150nm로서 실리콘을 포함하는 절연막으로 형성한다. 본 실시예에서는, 120nm의 두께로 산화질화실리콘막을 형성한다. 물론, 게이트 절연막은, 산화질화실리콘막으로 한정되는 것이 아니라, 다른 실리콘을 포함하는 절연막을 단층 또는 적층구조이어도 된다. 예를 들면, 산화실리콘막을 사용하는 경우에는, 이 막은, 플라즈마 CVD 법으로 TEOS(Tetraethyl Orthosilicate)과 O2를 혼합하여, 반응압력 40Pa, 기판온도300∼400℃로 하고, 주파수 13.56MHz, 전력밀도 0.5∼0.8W/cm2로 방전시켜 형성할 수 있다. 이와 같이 형성된 산화실리콘막은, 그 후 400∼500℃의 열 어닐링에 의해, 게이트 절연막으로서 양호한 특성을 얻을 수 있다.
그리고, 게이트 절연막(5006) 상에 게이트전극을 형성하기 위한 제 1 도전막(5007)과 제 2 도전막(5008)을 형성한다. 본 실시예에서는, 제 1 도전막(5007)을 탄탈(Ta)로 50∼100nm의 두께로 형성하고, 제 2 도전막(5009)을 텅스텐(W)으로 100∼300nm의 두께로 형성한다(도 6a).
Ta막은 스퍼터링법으로, Ta의 타깃을 Ar으로 스퍼터링함으로써 형성한다. 이 경우, Ar에 적량의 Xe나 Kr를 가하면, Ta 막의 내부 응력을 완화하여 막의 박리를 방지할 수 있다. 또한, α상의 Ta막의 저항률은 약 20μΩcm 정도이고, 게이트전극으로서 사용할 수 있다. 한편, β상의 Ta막의 저항률은 약 180μΩcm정도이고, 게 이트전극에는 적합하지 않다. α 상의 Ta막은, Ta막의 α 상에 가까운 결정구조를 갖는 질화탄탈(TaN)을 10∼50nm 정도의 두께로 Ta의 하지에 형성해 두면 용이하게 얻을 수 있다.
W막을 형성하는 경우에는, W를 타깃으로 한 스퍼터링법으로 형성한다. 그 외에도, 6플루오르화텅스텐(WF6)을 사용하는 열 CVD 법으로 형성할 수도 있다. 어쨌든, 상기 W막은, 상기 W막을 게이트전극으로서 사용하기 위해서는 저저항률을 가져야 한다. W막의 저항률은 20μΩcm 이하로 하는 것이 바람직하다. W막은 결정립을 크게 함으로써, 저저항률화를 꾀할 수 있지만, W막 내에 산소 등의 불순물원소가 많은 경우에는 결정화가 저해되어 고저항화 한다. 따라서, 스퍼터링에 의해 W막을 형성하는 경우, 순도 99.9999%의 W 타깃을 사용하여, 그 W막 제조시에 공기중의 불순물의 혼입이 없도록 충분히 배려하여 W 막을 형성한다. 그 결과, W막은, 저항률 9∼20μΩcm를 가질 수 있다.
본 실시예에서는, 제 1 도전막(5007)을 Ta, 제 2 도전막(5008)을 W로 하였지만, 특별히 한정되지 않는다. 상기 도전막들은, 어느 것이나 Ta, W, Mo, Al 및 Cu에서 선택된 원소 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 형성하여도 된다. 또한, 인 등의 불순물원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막을 대신에 사용하여도 된다. 본 실시예 이외의 다른 조합의 일례로 하는 재료는, 제 1 도전막(5007)의 TaN과 제 2 도전막(5008)의 W로 하는 조합, 제 1 도전막(5007)의 TaN과 제 2 도전막의 Al로 하는 조합, 제 1 도전막(5007)의 TaN과 제 2 도전막(5008)의 Cu로 하는 조합 등이 바람직하다.
다음에, 레지스트 마스크(5009)를 형성하여, 전극 및 배선을 형성하기 위한 제 1 식각처리를 한다. 본 실시예에서는 ICP(inductively coupled plasma: 유도 결합형 플라즈마)식각법을 사용하여, 식각용 가스에 CF4와 Cl2를 혼합하고, 1Pa의 압력으로 코일형 전극에 500W의 RF(13.56MHz)전력을 투입하여 플라즈마를 생성한다. 기판측(시료 스테이지)에도 100W의 RF(13.56MHz)전력을 투입하여, 실질적으로 네가티브 자기 바이어스 전압을 인가한다. CF4와 Cl2의 혼합물을 사용하는 경우에는 W막 및 Ta막도 같은 정도로 식각된다.
상기 식각조건하에서, 레지스트 마스크가 적절한 형상을 가질 경우, 기판측에 인가된 바이어스 전압의 효과에 의해 제 1 도전막 및 제 2 도전막의 단부 주위에 테이퍼 형상이 된다. 테이퍼부의 각도는 15∼45°로 된다. 게이트 절연막 상에 잔여물을 남기지 않고 식각을 하기 위해서는, 10∼20%의 비율로 식각 시간을 증가시킨다. W막에 대한 산화질화실리콘막의 선택비는 2∼4(대표적으로는 3)이기 때문에, 과식각 처리에 의해 산화질화실리콘막이 노출한 영역은 20∼50nm정도로 식각된다. 이렇게 해서, 제 1 식각처리를 통해 제 1 도전막과 제 2 도전막으로부터 제 1 도전층(5010a∼5013b)과 제 2 도전층(5010b∼5013b)으로 이루어진 제 1 형상의 도전층(5010∼5013)을 형성하다. 이때, 게이트 절연막(5006)에서는, 제 1 형상의 도전층(5010∼5013)으로 덮어지지 않은 영역은 20∼50nm정도 식각되어 얇게 된 영역이 형성된다(도 6b).
그리고, 제 1 도핑처리를 하여, N 형 도전성을 부여하는 불순물원소를 도핑 한다(도 6b). 이온 도핑법 또는 이온 주입법이 사용된다. 이온 도핑법에서, 도우즈량을 1×1013∼5×1014atoms/cm2로 하고, 가속전압을 60∼100keV로 한다. N 형 도전성을 부여하는 불순물원소로서는, 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용한다. 여기서는 인(P)을 사용한다. 이 경우, 도전층(5010∼5013)이 N 형 도전성을 부여하는 불순물원소에 대하여 마스크가 되어, 자기 정합적으로 제 1 불순물영역(5014∼5016)이 형성된다. 이 제 1 불순물영역(5014∼5016) 각각은, 1×1020∼1×1021atoms/cm3의 농도로 N 형 도전성을 부여하는 불순물원소를 포함한다.
다음에, 도 6c에 도시된 것처럼, 제 2 식각처리를 한다. 마찬가지로, ICP 식각법을 사용하여, 식각용 가스에 CF4와 Cl2와 O2를 혼합하여, 1Pa의 압력으로 코일형 전극에 500W의 RF 전력을 공급하여, 플라즈마를 생성한다. 기판측(시료 스테이지)에도 50W의 RF 전력을 투입하여, 제 1 식각처리와 비교하여 낮은 자기 바이어스 전압을 인가한다. 이러한 조건에 따라, 제 2 도전층인 W막을 이방성 식각하고, 또한, 그 W막보다 느린 식각 속도로 제 1 도전층인 Ta를 이방성 식각하여 제 2 형상의 도전층(5017∼5020)(제 1 도전층(5017a∼5020a) 및 제 2 도전층(5017b∼5020b)을 형성한다. 도면부호 5006은 게이트 절연막을 나타내고, 제 2 형상의 도전층(5017∼5020)으로 덮인 영역은 20∼50nm 정도 식각되어 얇게 된 영역이 형성된다.
W막과 Ta막의 CF4와 Cl2의 혼합가스에 의한 식각반응은, 생성된 래디컬 또는 이온종과 반응 생성물의 증기압으로부터 추측할 수 있다. W와 Ta의 플루오르화물과 염화물의 증기압을 비교하면, W의 플루오르화물인 WF6의 증기압이 매우 높고, 그 밖의 WCl5, TaF5 및 TaCl5에 관해서는 같은 정도의 증기압을 갖는다. 따라서, CF4와 Cl2의 혼합가스로 W막 및 Ta막이 모두 식각된다. 그러나, 이 혼합가스에 적량의 O2를 첨가하면, CF4과 O2가 반응하여 CO와 F로 변화되어, F 래디컬 또는 F 이온이 다량으로 발생한다. 그 결과, 플루오르화물의 증기압이 높은 W 막의 식각속도가 증대한다. 한편, Ta막은 F 이온이 증대하더라도, 상대적으로 식각속도의 증가는 적다. 또한, Ta는 W와 비교하여 산화되기 쉽기 때문에, O2를 첨가함으로써 Ta의 표면이 산화된다. Ta의 산화물은 불소나 염소와 반응하지 않기 때문에, Ta막의 식각속도는 더욱 저하하게 된다. 따라서, W막과 Ta막 사이의 식각속도의 차가 생겨, W막의 식각속도는 Ta막의 식각속도보다 빠르게 된다.
그리고, 제 2 도핑처리를 한다(도 6d). 이 경우, 제 1 도핑처리보다도 도우즈량을 작게 하여 높은 가속전압의 조건으로서 N 형 도전성을 부여하는 불순물원소로 상기 막을 도핑한다. 예를 들면, 가속전압을 70∼120keV로 하고, 1×1013atoms/cm2의 도우즈량으로 하고, 도 6b에서 섬 형상의 반도체층에 형성된 제 1 불순물영역의 내측에 새로운 불순물영역을 형성한다. 도핑은, 제 2 도전층(5017b∼5020b)을 불순물원소에 대하여 마스크로서 사용하고, 제 1 도전층(5017a∼5020a)의 하측의 영역에도 불순물원소가 첨가되도록 하여 도핑한다. 이렇게 해서, 제 1 도전층과 겹치는 제 2 불순물영역(5021∼5023)이 형성된다.
계속해서, 도 7a에 도시된 것처럼, 제 3 식각처리를 한다. 이 실시예에서, 식각용 가스에 Cl2를 이용하고, ICP 식각장치를 사용한다. Cl2의 유량비를 60sccm로 하고, 1Pa의 압력으로 코일형 전극에 350W의 RF 전력을 투입하여 플라즈마를 생성하여 식각을 70초 동안 하였다. 기판측(시료 스테이지)에도 RF 전력을 투입하여, 실질적으로 네가티브 자기 바이어스 전압을 인가한다. 제 3 식각에 의해, 제 1 도전층이 식각되고 그 영역이 감소되어서, 제 3 형상의 도전층(5024∼5027)(제 1 도전층(5024a∼5027a 및 제 2 도전층(5024b∼5027b)이 형성된다. 제 2 불순물영역(5021∼5023)은, 제 1 도전층과 겹치는 제 2 불순물영역(5028a∼5030a)과, 제 1 도전층과 겹치지 않은 제 3 불순물영역(5028b∼5030b)이 된다.
이상까지의 공정을 통해 각각의 섬 형상의 반도체층에 불순물영역이 형성된다. 섬 형상의 반도체층과 겹치는 제 3 형상의 도전층(5024∼5026)이 TFT의 게이트전극으로서 기능한다. 또한, 제 3 형상의 도전층(5027)은, 섬 형상의 소스 신호선으로서 기능한다.
도전형 제어를 위해서 섬 형상의 반도체층에 도핑하는데 사용된 불순물원소를 활성화하는 공정을 한다. 이 공정은 어닐링 퍼니스를 사용하는 열 어닐링법으로 한다. 그 외에, 레이저 어닐링법 및 급속 열 어닐링법(RTA법)을 적용할 수 있다. 열 어닐링법으로서는 산소농도가 1ppm 이하, 바람직하게는 0.1ppm 이하의 질소 분위기 속에서 400∼700℃, 대표적으로는 500∼600℃으로 한다. 본 실시예에서는 500℃로 4시간의 열처리를 한다. 그러나, 제 3 형상의 도전층(5024∼5027)에 사용한 배선재료가 열에 약한 경우는, 배선 등을 보호하기 위해서 층간절연막(실리콘을 주 성분으로 함)을 형성한 후에 열활성화를 하는 것이 바람직하다.
또한, 3∼100%의 수소를 포함하는 분위기 속에서, 300∼450℃로 1∼12시간의 열처리를 하여서, 섬 형상의 반도체층을 수소화하는 공정을 한다. 이 수소화 공정은, 열적으로 여기된 수소를 사용하여 반도체층의 댕글링 접합을 종단하는 공정이다. 다른 방법으로서, 플라즈마수소화(플라즈마에 의해 여기된 수소를 사용함)를 이용하여도 된다.
이어서, 도 7b에 나타낸 것처럼, 제 1 층간절연막(5031)을, 산화질화실리콘막으로 100∼200nm의 두께로 형성한다. 그 위에 유기절연물재료로 이루어지는 제 2 층간절연막(5032)을 형성한다, 그 후, 제 1 층간절연막(5031), 제 2 층간절연막(5032) 및 게이트 절연막(5006)에 대응하는 콘택홀을 형성한다. 배선재료에 의한 막을 형성하여 접속 배선(5033∼5038)과 접속전극(5038)을 패터닝하여 형성한다. 그 후, 접속 전극(5038)에 접하도록 화소전극(5039)을 패터닝하여 형성한다.
본 실시예에서, 상기 배선(5033∼5038)을 구비한 기판과 접속전극(5038)은 액티브 매트릭스 기판을 나타낸다.
제 2 층간절연막(5032)은, 유기수지로 이루어진 막이다. 사용 가능한 유기수지의 예로는, 폴리이미드, 폴리아미드, 아크릴 수지 및 BCB(벤조시클로부텐)을 포함한다. 특히, 제 2 층간절연막(5032)은 평탄화의 의미가 강하기 때문에, 평탄성이 뛰어난 아크릴이 바람직하다. 본 실시예에서, 아크릴막은, TFT에 의해서 생긴 단차를 제거할 만큼 충분히 두껍게 한다. 이 막은 바람직하게는 1∼5㎛(더욱 바람직하 게는 2∼4㎛)이다.
콘택홀의 형성은, 건식식각 또는 습식식각법을 사용하여, N 형 도전성의 불순물영역(5014∼5016) 및 소스 신호선(5027), 게이트 신호선(도시하지 않음), 전류 공급선(도시하지 않음) 및 게이트전극(5024∼5026)에 달하는 (도시하지 않음)콘택홀을 각각 형성한다.
또한, 배선(5033∼5038)으로서, Ti막을 100nm, Ti를 포함하는 Al막을 300nm 및 Ti막을 150nm 두께로 스퍼터링법으로 연속 형성한 3층 구조의 적층막을 형성한다. 물론, 다른 도전성막을 사용하여도 된다.
이때, 본 실시예에서는, 화소전극(반사전극)(5039)으로서, MgAg 등을 사용하여 200nm의 두께로 형성하여 패터닝을 한다. 화소전극(5039)은, 접속 전극(5038)과 접하도록 형성된다.
다음에, 도 7c에 나타낸 것처럼, 아크릴 수지 등의 유기재료를 함유하는 절연막을 1∼3㎛의 두께로 형성하고, 화소전극(5039)의 위치에 대응하는 위치에 있는 막에 개구를 형성한다. 이렇게 개구를 형성하여 제 3 층간절연막(5040)을 형성한다. 개구를 형성할 경우, 테이퍼 형상이 되도록 측벽을 식각하는 것이 바람직하다. 개구의 측벽이 충분히 완만한 모양이 아니면, 단차에 의해 EL 층의 열화가 심각한 문제가 될 수 있다.
계속해서, EL 층(5041)과 화소전극(투명전극)(5042)을 진공 증착법을 사용하여 연속적으로 형성한다. EL 층의 두께는 80∼200nm(전형적으로는 100∼120nm)로 설정된다. 화소전극(투명전극)(5042)의 두께는 110nm로 설정된다.
이 공정에서는, 적색광에 대한 화소, 녹색광에 대한 화소 및 청색광에 대한 화소에 대하여, EL층 및 화소전극(투명전극)을 형성한다. EL층은 용액에 대해 내성이 부족하기 때문에, 포토리소그래피기술을 사용하지 않는다. 그러므로, 하나의 색의 EL층 및 화소전극(투명전극)은, 다른 색의 EL층 및 화소전극(투명전극)과 함께 형성해서는 안된다. 그래서, 금속 마스크에 의해 다른 2색의 화소를 덮으면서, 한 색의 화소에 선택적으로 EL층 및 화소전극(투명전극)을 형성한다.
여기서는, R, G 및 B에 따른 3종류의 EL소자를 형성하는 방식을 사용하고 있다. 이 대신에, 백색발광의 EL소자와 칼라필터를 조합한 방식, 청색 또는 푸른빛을 띤 초록 발광소자와 형광체(형광성의 색 변환층: CCM)를 조합한 방식 등을 사용하여도 된다.
이때, EL층(5041)으로서는 공지의 재료를 사용할 수 있다. 공지의 재료로서는, 구동전압을 고려하면 유기재료를 사용하는 것이 바람직하다.
상술한 공정을 통하여, MgAg로 제조된 음극, EL층 및 투명 도전막으로 제조된 양극이 형성된다. 이어서, 질화실리콘막으로 되는 패시베이션막을 보호막(5043)으로서 50∼300nm의 두께로 형성한다. 이 보호막(5043)은, EL층을 수분 등으로부터 보호한다.
또한, 실제로는 도 7c의 상태까지 완성하면, 외기에 노출되지 않도록, 기밀성이 높고, 탈가스가 적은 보호막(적층막 및 자외선 경화수지막 등)이나 투광성 밀봉재를 사용하여 패키징(봉입)하는 것이 바람직하다. 그 때, 밀봉재의 내측 공간을 불활성분위기로 하거나, 내부에 흡습성재료(예를 들면, 산화바륨)를 배치하거나 하 면, EL소자의 신뢰성이 향상한다.
또한, 패키징 또는 기타 처리에 의해 기밀성을 높이면, 기판 상에 형성된 소자 또는 회로로부터 뽑아낸 단자와 외부신호단자를 접속하기 위해 커넥터(플렉시블프린트 회로: FPC)를 부착한다. 이러한 출하할 수 있는 장치를, 본 명세서에서는 발광장치라고 한다.
또한, 본 실시예에서 나타낸 공정에 따르면, 액티브 매트릭스 기판의 제작에 필요한 포토마스크의 매수를 4장(섬 형상의 반도체층 패턴과, 게이트배선, 섬 형상의 소스배선 및 커패시터 배선을 포함한 제 1 배선패턴과, 콘택홀 패턴과, 접속전극을 포함한 제 2 배선패턴)으로 할 수 있다. 그 결과, 공정을 단축하여, 제조비용의 감소 및 수율의 향상에 기여할 수 있다.
[실시예 5]
상기 실시예 4에 나타낸 공정은, 화소 및 주변의 구동회로를 n 채널형 TFT를 사용하여 구성하는 경우의 예로서 설명하였지만, 본 발명은 p 채널형 TFT를 사용하여 실시하는 것도 가능하다.
n 채널형 TFT의 경우, 핫 캐리어 열화 등을 제어하기 위해서, 게이트전극과 겹치는 영역에, 오버랩 영역이라고 불리는 불순물 영역을 형성한다. 이에 대하여 p 채널형 TFT의 경우는, 핫 캐리어 열화로 인한 영향이 작기 때문에, 특별히 오버랩 영역을 형성할 필요는 없다. 따라서, 보다 간단한 공정으로 제작하는 것이 가능하다.
도 22a에 나타낸 것처럼, 실시예 4에 따라서, 유리 등의 절연기판(6001) 상 에 하지막(6002)을 형성하고, 이어서 섬 형상의 반도체층(6003∼6005), 게이트 절연막(6006) 및 도전층(6007, 6008)을 형성한다. 여기서, 도전층(6007, 6008)은, 여기서는 적층 구조라고 하고 있지만, 단층구조를 사용하여도 상관없다.
이어서, 도 22b에 나타낸 것처럼, 마스크(6009)를 레지스터로 형성하고, 제 1 식각처리를 한다. 실시예 4에서는, 적층 구조로 한 도전층의 재질 특성으로 인한 선택비를 이용하여, 이방성 식각을 수행한다. 하지만, 여기서는 특별히 오버랩 영역이 되는 영역을 설치할 필요는 없으므로, 통상의 식각으로 하여도 된다. 이때, 게이트 절연막(6006)에서는, 식각으로 인하여 20nm∼50nm 정도로 얇게 된 영역이 형성된다.
계속해서, 섬 형상의 반도체층에 p 형 도전성을 부여하는 불순물원소를 첨가하기 위한 제 1 도핑처리를 한다. 도전층(6010∼6012)을 불순물원소에 대하여 마스크로서 사용하여, 자기 정합적으로 불순물영역을 형성한다. p 형 도전성을 부여하는 불순물원소로서는, 붕소(B) 등이 대표적으로 사용된다. 여기서, 불순물영역은 디보란(B2H6)을 사용하는 이온 도핑법으로 형성되고, 반도체층 내의 불순물 농도가 2×1020∼2×1021atoms/cm3가 되도록 한다.
레지스트 마스크를 제거하여 도 22c의 상태를 얻는다. 이후, 실시예 4에서의 도 7b 이후의 공정에 따라서 제작한다.
이때, 본 실시예 5에서는, 화소 및 주변의 구동회로를 형성하는 TFT는 p 채널형 TFT이기 때문에, 실시예 4에 나타낸 EL소자의 구성과는 반대의 구성으로서 형 성하는 것이 바람직하다. 즉, 실시예 4에서 사용한 도 7b에 있어서, 화소전극(5032)을 투명전극에 의해 형성하여, EL소자의 양극으로서 사용한다. 또한, EL층의 형성 후, MgAg 등의 재료로 반사전극을 형성하여, EL소자의 음극으로서 사용한다. 이 구성에 의해, EL소자에서 발생된 광은, TFT가 형성되어 있는 기판측으로 출사된다.
[실시예 6]
상기 실시예 4에 나타낸 공정에서, 구동회로 및 화소를 구성하는 TFT는, 통상의 단일 게이트 구조를 갖는 TFT이지만, 본 발명은 도 24c에 나타낸 것처럼, 활성층을 삽입한 복수의 게이트전극을 갖는 구조의 TFT를 사용하여 실시하여도 된다. 이하, 제작공정에 관해서 설명한다.
코닝사의 #7059 유리나 #1737유리 등으로 대표되는 바륨 보로실리케이트산 유리, 또한 알루미노 보로실리케이트산 유리 등으로 이루어진 기반(7001)상에, 도전성 재료로 이루어진 도전막을 형성하고, 패터닝에 의해서, 도 24a에 나타낸 것처럼 하부 게이트전극(7002)을 형성한다. 하부 게이트전극을 구성하는 재질로서, 도전성재료이면 특별히 한정하지 않는다. 대표적으로는 Ta와 W 등의 재료를 사용한다.
이어서, 제 1 절연막(7003)을 형성한다. 제 1 절연막(7003)은, 산화질화실리콘을 사용하여 10∼50nm의 두께로 형성한다.
제 1 절연막(7003)을 형성한 시점에서의 표면은, 도 24a에 나타낸 것처럼, 하부 게이트전극(7002)에 의해 생긴 요철을 갖는다. 이후의 제작공정을 생각하면, 이 요철을 평탄화하는 것이 바람직하다. 여기서, 평탄화의 수법으로서는, CMP(Chemical Mechanical Polish)를 사용한다. CMP란, 연마 대상물의 표면에 화학적인 처리를 시행함으로써 연마하기 쉬운 상태가 되어, 그 후 기계적인 연마를 시행함으로써 정밀한 평활면을 얻기 위한 연마방법의 하나이다.
제 1 절연막(7003) 상에, 평탄화막(7004)으로서 산화실리콘막 또는 산화질화실리콘막을 0.5∼1㎛의 두께로 형성한다. 평탄화막(7004)에 대한 CMP 연마제(슬러리(slurry))에는, 예를 들면 염화실리콘 가스를 열분해하여 얻어진 암모니아로 훈증한(fumed) 실리카 입자를 K0H 첨가 수용액으로 분산된 것을 사용하여도 된다. CMP에 의해, 평탄화막(7004)을 0.5∼1㎛정도 연마 제거하여, 표면을 평탄화한다.
이렇게 해서, 도 24b에 나타낸 것처럼, 표면이 평탄화된 상태가 얻어진다. 이후, 실시예 4에 따라서 TFT를 형성하여, 주변회로 및 화소를 형성하여도 된다.
여기서 제작된 TFT는, 활성층을 삽입하도록 하여 중첩되는 게이트전극과 하부 게이트전극을 갖는다. 여기서, 스위칭회로 등과 같이, 응답의 신속성이 요구되는 경우에는, 하부 게이트전극(7002)과 게이트전극(7006)의 양쪽에 신호를 입력하여도 된다. 양쪽 게이트전극에 동일한 신호가 입력됨으로써, 활성층에서의 채널영역의 공핍화가 신속하게 진행하여, 전계 효과 이동도가 증가하고, 전류능력을 높일 수 있다. 그래서, 신속한 응답성을 기대할 수 있다.
한편, 화소부 구동용 TFT와 마찬가지로, 특성의 균일화 또는 오프 누설전류의 감소가 요구되는 경우에는, 게이트전극에는 신호를 입력하고, 하부 게이트전극은, 특정한 고정 전위로 유지된다. 이때, 특정한 고정 전위란, 그 전위를 TFT의 게 이트전극에 인가하였을 때, 확실히 OFF 상태로 하는 전위를 의미한다. 대표적으로, 하부 게이트전극은, TFT가 n 채널형 TFT인 경우는 VSS 등의 저전위측 전원에 접속되고, TFT가 p 채널형 TFT인 경우는 VDD 등의 고전위 전원에 접속된다. 이러한 경우, 하부 게이트전극을 갖는 않은 구조의 TFT와 비교하여, 임계 전압값의 격차를 감소할 수 있다. 또한, 이것은, 오프 누설전류의 감소도 기대할 수 있기 때문에 유효하다.
[실시예 7]
본 발명은, 여러 가지 전자기기에 사용된 표시장치의 제작에 적용이 가능하다. 이러한 전자기기는, 휴대정보단말(전자수첩, 모바일 컴퓨터, 휴대전화 등), 비디오카메라, 디지털 카메라, 퍼스널 컴퓨터, 텔레비젼, 휴대전화 등이 있다. 그것들의 일례를 도 23a-23g에 나타낸다.
도 23a는 OLED 디스플레이로, 이는 하우징(3001), 지지대(3002), 표시부(3003) 등으로 구성되어 있다. 본 발명의 반도체장치는 표시부(3003)의 제작에 적용할 수 있다.
도 23b는 비디오카메라로, 이는 본체(3011), 표시부(3012), 음성 입력부(3013), 조작 스위치(3014), 배터리(3015), 화상 수신부(3016) 등으로 구성된다. 본 발명의 반도체장치는, 표시부(3012)의 제작에 적용할 수 있다.
도 23c는 노트북형 퍼스널 컴퓨터로, 이는 본체(3021), 하우징(3022), 표시부(3023), 키보드(3024)등으로 구성된다. 본 발명의 반도체장치는, 표시부(3023)의 제작에 적용할 수 있다.
도 23d는 휴대정보단말로, 이는 본체(3031), 스타일러스(3032), 표시부(3033), 조작버튼(3034), 외부 인터페이스(3035) 등으로 구성된다. 본 발명의 반도체장치는, 표시부(3033)의 제작에 적용할 수 있다.
도 23e는 음향재생장치, 구체적으로는 차량 탑재용 오디오장치로, 이는 본체(3041), 표시부(3042), 조작 스위치(3043, 3044) 등으로 구성된다. 본 발명의 반도체장치는, 표시부(3042)의 제작에 적용할 수 있다. 또한, 본 실시예에서는 차량 탑재용 오디오장치를 예로 들었지만, 휴대형 또는 가정용 오디오장치에 사용할 수도 있다.
도 23f는 디지털 카메라로, 이는 본체(3051), 표시부(A)(3052), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등으로 구성된다. 본 발명의 반도체장치는, 표시부(A)(3052) 및 표시부(B)(3055)의 제작에 적용할 수 있다.
도 23g는 휴대전화로, 이는 본체(3061), 음성출력부(3062), 음성입력부(3063), 표시부(3064), 조작 스위치(3065), 안테나(3066) 등으로 구성된다. 본 발명의 반도체장치는, 표시부(3064)의 제작에 적용할 수 있다.
이때, 본 실시예에 나타낸 예는 극히 일례이고, 본 발명은 이들 적용에 한정을 두지 않는다.
본 발명의 발광장치는, 동일 도전형의 TFT들을 사용하여 화소부 및 주변 구동회로를 일체로 형성한다. 도핑공정의 일부를 감소시키고, 아울러 마스크 매수도 감소시킴으로써, 수율 향상이나 비용감소에 공헌한다.
또한, 본 발명의 발광장치는, 부트스트랩법을 응용한 신규한 구조를 갖고, 화소를 구동하기 위한 신호의 전압진폭을 작게 할 수 있다. 이에 따라서, 발광장치의 저소비 전력화에 공헌한다.

Claims (42)

  1. 복수의 화소를 갖는 발광장치에 있어서,
    상기 복수의 화소 각각은 소스 신호선, 게이트 신호선, 전류 공급선, 스위칭용 트랜지스터, 구동용 트랜지스터, 발광소자, 및 부트스트랩회로를 포함한 전압보상회로를 갖고,
    상기 스위칭용 트랜지스터, 구동용 트랜지스터 및 전압보상회로는 동일 도전형의 복수의 트랜지스터를 사용하여 구성되며,
    상기 스위칭용 트랜지스터의 게이트 전극은 상기 게이트 신호선과 전기적으로 접속되고,
    상기 스위칭용 트랜지스터의 입력 전극은 상기 소스 신호선과 전기적으로 접속되며,
    상기 스위칭용 트랜지스터의 출력 전극은 상기 구동용 트랜지스터의 게이트 전극과 전기적으로 접속되고,
    상기 구동용 트랜지스터의 입력 전극은 상기 전류 공급선과 전기적으로 접속되며,
    상기 구동용 트랜지스터의 출력 전극은 상기 발광소자의 한쪽의 전극과 전기적으로 접속되고,
    상기 전압보상회로는 상기 스위칭용 트랜지스터의 출력전극과 상기 구동용 트랜지스터의 게이트전극에 전기적으로 접속된 것을 특징으로 하는 발광장치.
  2. 복수의 화소를 갖는 발광장치에 있어서,
    상기 복수의 화소 각각은 소스 신호선, 게이트 신호선, 전류 공급선, 스위칭용 트랜지스터, 구동용 트랜지스터, 발광소자, 및 부트스트랩회로를 포함한 전압보상회로를 갖고,
    상기 스위칭용 트랜지스터, 구동용 트랜지스터 및 전압보상회로는 동일 도전형의 복수의 트랜지스터를 사용하여 구성되며,
    상기 스위칭용 트랜지스터의 게이트 전극은 상기 게이트 신호선과 전기적으로 접속되고,
    상기 스위칭용 트랜지스터의 입력 전극은 상기 소스 신호선과 전기적으로 접속되며,
    상기 스위칭용 트랜지스터의 출력 전극은 상기 구동용 트랜지스터의 게이트 전극과 전기적으로 접속되고,
    상기 구동용 트랜지스터의 입력 전극은 상기 전류 공급선과 전기적으로 접속되며,
    상기 구동용 트랜지스터의 출력 전극은 상기 발광소자의 한쪽의 전극과 전기적으로 접속되고,
    상기 전압보상회로는 상기 스위칭용 트랜지스터의 출력 전극 및 상기 구동용 트랜지스터의 게이트 전극과 전기적으로 접속되며,
    상기 전압보상회로는 상기 스위칭용 트랜지스터의 입력 전극으로부터 입력된 신호의 진폭을 증폭 또는 변환시키고, 증폭 또는 변환된 신호를 상기 구동용 트랜지스터의 게이트 전극에 제공하는 것을 특징으로 하는 발광장치.
  3. 복수의 화소를 갖는 발광장치에 있어서,
    m행째(m은 자연수, 1≤m)에 주사되는 복수의 화소 각각은, 소스 신호선, m행째에 주사되는 게이트 신호선, 전류 공급선, 스위칭용 트랜지스터, 구동용 트랜지스터, 발광소자 및 전압보상회로를 갖고,
    상기 스위칭용 트랜지스터, 구동용 트랜지스터 및 전압보상회로는 동일 도전형의 복수의 트랜지스터를 사용하여 구성되며,
    상기 전압보상회로는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 1 커패시터 및 제 2 커패시터를 갖고,
    상기 스위칭용 트랜지스터의 게이트 전극은 상기 m행째에 주사되는 게이트 신호선과 전기적으로 접속되며,
    상기 스위칭용 트랜지스터의 입력 전극은 상기 소스 신호선과 전기적으로 접속되고,
    상기 스위칭용 트랜지스터의 출력 전극은 상기 제 1 커패시터의 제 1 전극과 전기적으로 접속되며,
    상기 제 1 커패시터의 제 2 전극은 상기 제 2 커패시터의 제 1 전극과 전기적으로 접속되고,
    상기 제 2 커패시터의 제 2 전극은 상기 전류 공급선과 전기적으로 접속되며,
    상기 제 1 트랜지스터의 게이트 전극은 (m-1)행째에 주사되는 게이트 신호선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 입력 전극은 상기 m행째에 주사되는 게이트 신호선과 전기적으로 접속되며,
    상기 제 1 트랜지스터의 출력 전극은 상기 제 1 커패시터의 제 1 전극과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트 전극은 (m-1)행째에 주사되는 게이트 신호선과 전기적으로 접속되며,
    상기 제 2 트랜지스터의 입력 전극은 상기 m행째에 주사되는 게이트 신호선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 출력 전극은 상기 제 1 커패시터의 제 2 전극과 전기적으로 접속되며,
    상기 제 3 트랜지스터의 게이트 전극은 상기 스위칭용 트랜지스터의 출력 전극과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 입력 전극은 상기 전류 공급선과 전기적으로 접속되며,
    상기 제 3 트랜지스터의 출력 전극은 상기 제 1 커패시터의 제 2 전극과 전기적으로 접속되고,
    상기 구동용 트랜지스터의 게이트 전극은 상기 제 1 트랜지스터의 출력 전극 및 상기 제 3 트랜지스터의 게이트 전극과 전기적으로 접속되며,
    상기 구동용 트랜지스터의 입력 전극은 상기 전류 공급선과 전기적으로 접속되고,
    상기 구동용 트랜지스터의 출력 전극은 상기 발광소자의 한쪽의 전극과 전기적으로 접속되며,
    상기 전압보상회로는 상기 스위칭용 트랜지스터의 입력 전극으로부터 입력된 신호의 진폭을 증폭 또는 변환시키고, 증폭 또는 변환된 신호를 상기 구동용 트랜지스터의 게이트 전극에 제공하는 것을 특징으로 하는 발광장치.
  4. 복수의 화소를 갖는 발광장치에 있어서,
    m행째(m은 자연수, 1≤m)에 주사되는 복수의 화소 각각은, 소스 신호선, m행째에 주사되는 게이트 신호선, 전류 공급선, 스위칭용 트랜지스터, 구동용 트랜지스터, 발광소자 및 전압보상회로를 갖고,
    상기 스위칭용 트랜지스터, 구동용 트랜지스터 및 전압보상회로는 동일 도전형의 복수의 트랜지스터를 사용하여 구성되며,
    상기 전압보상회로는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 1 커패시터 및 제 2 커패시터를 갖고,
    상기 스위칭용 트랜지스터의 게이트 전극은 상기 m행째에 주사되는 기록용 게이트 신호선과 전기적으로 접속되며,
    상기 스위칭용 트랜지스터의 입력 전극은 상기 소스 신호선과 전기적으로 접속되고,
    상기 스위칭용 트랜지스터의 출력 전극은 상기 제 1 커패시터의 제 1 전극과 전기적으로 접속되며,
    상기 제 1 트랜지스터의 게이트 전극은 (m-1)행째에 주사되는 기록용 게이트 신호선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 입력 전극은 상기 m행째에 주사되는 게이트 신호선과 전기적으로 접속되며,
    상기 제 1 트랜지스터의 출력 전극은 상기 제 1 커패시터의 제 1 전극과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트 전극은 (m-1)행째에 주사되는 기록용 게이트 신호선과 전기적으로 접속되며,
    상기 제 2 트랜지스터의 입력 전극은 상기 m행째에 주사되는 게이트 신호선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 출력 전극은 상기 제 1 커패시터의 제 2 전극과 전기적으로 접속되며,
    상기 제 3 트랜지스터의 게이트 전극은 상기 스위칭용 트랜지스터의 출력 전극과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 입력 전극은 상기 m행째에 주사되는 소거용 게이트 신호선과 전기적으로 접속되며,
    상기 제 3 트랜지스터의 출력 전극은 상기 제 1 커패시터의 제 2 전극과 전기적으로 접속되고,
    상기 구동용 트랜지스터의 게이트 전극은 상기 제 1 트랜지스터의 출력 전극 및 상기 제 3 트랜지스터의 게이트 전극과 전기적으로 접속되며,
    상기 구동용 트랜지스터의 입력 전극은 상기 전류 공급선과 전기적으로 접속되고,
    상기 구동용 트랜지스터의 출력 전극은 상기 발광소자의 한쪽의 전극과 전기적으로 접속되며,
    상기 전압보상회로는 상기 스위칭용 트랜지스터의 입력 전극으로부터 입력된 신호의 진폭을 증폭 또는 변환시키고, 증폭 또는 변환된 신호를 상기 구동용 트랜지스터의 게이트 전극에 제공하는 것을 특징으로 하는 발광장치.
  5. 제 3항 또는 제 4항에 있어서,
    상기 제 1 커패시터는, 상기 제 3 트랜지스터의 게이트 전극과, 상기 제 3 트랜지스터의 입력 전극 또는 출력 전극 사이의 커패시터인 것을 특징으로 하는 발광장치.
  6. 삭제
  7. 제 3항 또는 제 4항에 있어서,
    상기 제 1 커패시터는, 활성층 재료, 게이트 전극 재료 및 배선재료로 구성된 그룹으로부터 선택된 2가지 재료와, 상기 2가지 재료 사이의 절연막으로 구성된 커패시터인 것을 특징으로 하는 발광장치.
  8. 삭제
  9. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 소스 신호선으로부터 상기 스위칭용 트랜지스터의 입력 전극에 입력되는 신호의 전압 진폭은, 상기 구동용 트랜지스터의 게이트 전극에 입력되는 신호의 전압 진폭과 같거나 작은 것을 특징으로 하는 발광장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    소스 신호선 구동회로, 게이트 신호선 구동회로 및 복수의 화소를 구성하는 상기 동일 도전형의 복수의 트랜지스터 각각은,
    하부 게이트 전극과,
    상기 하부 게이트 전극에 접하여 형성된 제 1 절연막과,
    상기 제 1 절연막에 접하여 형성된 활성층과,
    상기 활성층에 접하여 형성된 제 2 절연막과,
    상기 제 2 절연막에 접하여 형성된 게이트 전극을 갖고,
    상기 활성층은 채널 형성영역을 가지며,
    상기 게이트 전극과 상기 하부 게이트 전극은, 상기 채널 형성영역을 통하여 중첩되는 위치에 배치되어 있는 것을 특징으로 하는 발광장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 13항에 있어서,
    상기 게이트 전극과 상기 하부 게이트 전극은 전기적으로 접속되어 있는 것을 특징으로 하는 발광장치.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 13항에 있어서,
    상기 하부 게이트 전극에는 일정한 전위 V0가 입력되는 것을 특징으로 하는 발광장치.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제 21항에 있어서,
    상기 동일 도전형의 복수의 트랜지스터 각각이 n-채널형 도전성을 갖고, 상기 트랜지스터의 최소 임계 전압이 VthN일 때, 상기 일정 전위 V0는 부등식 V0<VthN을 만족하고,
    상기 동일 도전형의 복수의 트랜지스터 각각이 p-채널형 도전성을 갖고, 상기 트랜지스터의 최대 임계 전압이 VthP일 때, 상기 일정 전위 V0는 부등식 VthP<V0를 만족하는 것을 특징으로 하는 발광장치.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 발광장치는, 전자수첩, 모바일 컴퓨터, 휴대전화, 비디오 카메라, 디지털 카메라, 퍼스널 컴퓨터 및 텔레비젼으로 구성된 그룹으로부터 선택된 전자기기에 사용되는 것을 특징으로 하는 발광장치.
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 게이트 신호선에 전기적으로 접속된 게이트 전극을 갖는 제1 트랜지스터와,
    상기 게이트 신호선에 전기적으로 접속된 입력 전극을 갖는 제2 트랜지스터와,
    상기 제1 및 제2 트랜지스터의 출력 전극에 전기적으로 접속된 게이트 전극을 갖는 제3 트랜지스터를 포함하는 화소를 구비하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터가 오프 상태에 있을 때 상기 제3 트랜지스터의 게이트 전극의 전위는 부유 상태가 되며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 동일 도전형을 갖는 것을 특징으로 하는 표시장치.
  36. 게이트 신호선에 전기적으로 접속된 게이트 전극을 갖는 제1 트랜지스터와,
    상기 게이트 신호선에 전기적으로 접속된 입력 전극을 갖는 제2 트랜지스터와,
    상기 제1 및 제2 트랜지스터의 출력 전극에 전기적으로 접속된 게이트 전극을 갖는 제3 트랜지스터를 포함하는 화소를 구비하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터가 오프 상태에 있을 때 상기 제3 트랜지스터의 게이트 전극의 전위가 상승하며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 동일 도전형을 갖는 것을 특징으로 하는 표시장치.
  37. 제1 게이트 신호선에 전기적으로 접속된 게이트 전극을 갖는 제1 트랜지스터와,
    제2 게이트 신호선에 전기적으로 접속된 게이트 전극과, 상기 제1 게이트 신호선에 전기적으로 접속된 입력 전극을 갖는 제2 트랜지스터와,
    상기 제1 및 제2 트랜지스터의 출력 전극에 전기적으로 접속된 게이트 전극을 갖는 제3 트랜지스터를 포함하는 화소를 구비하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터가 오프 상태에 있을 때 상기 제3 트랜지스터의 게이트 전극의 전위는 부유 상태가 되며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 동일 도전형을 갖는 것을 특징으로 하는 표시장치.
  38. 제1 게이트 신호선에 전기적으로 접속된 게이트 전극을 갖는 제1 트랜지스터와,
    제2 게이트 신호선에 전기적으로 접속된 게이트 전극과, 상기 제1 게이트 신호선에 전기적으로 접속된 입력 전극을 갖는 제2 트랜지스터와,
    상기 제1 및 제2 트랜지스터의 출력 전극에 전기적으로 접속된 게이트 전극을 갖는 제3 트랜지스터를 포함하는 화소를 구비하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터가 오프 상태에 있을 때 상기 제3 트랜지스터의 게이트 전극의 전위가 상승하며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터는 동일 도전형을 갖는 것을 특징으로 하는 표시장치.
  39. 제 35항 내지 제 38항 중 어느 한 항에 있어서,
    상기 제 3 트랜지스터의 게이트 전극과 출력 전극 사이에 커패시터를 더 구비한 것을 특징으로 하는 표시장치.
  40. 제 35항 내지 제 38항 중 어느 한 항에 있어서,
    상기 제1, 제2, 및 제3 트랜지스터로서 동일 도전형의 복수의 트랜지스터를 포함하는 구동회로를 더 구비한 것을 특징으로 하는 표시장치.
  41. 제 35항 내지 제 38항 중 어느 한 항에 있어서,
    상기 화소에는 디지털 영상신호가 입력되는 것을 특징으로 하는 표시장치.
  42. 제 35항 내지 제 38항 중 어느 한 항에 있어서,
    상기 표시장치는, OLED 디스플레이, 비디오 카메라, 노트북 퍼스널 컴퓨터, 휴대정보단말, 음성재생 시스템, 디지털 카메라 및 휴대전화로 구성된 그룹으로부터 선택된 전자기기에 사용되는 것을 특징으로 하는 표시장치.
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