JP2023054085A - 液晶表示装置及び電子機器 - Google Patents

Abstract

【課題】ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる液晶表示装置を提供すること。【解決手段】第１のメモリ回路と、第２のメモリ回路と、液晶素子と、を有する画素を有する液晶表示装置とする。第１のメモリ回路は第１の容量素子を有する。第１の容量素子の一方の電極は、液晶素子の一方の電極と電気的に接続される。第２のメモリ回路は、第２の容量素子を有する。第２の容量素子の一方の電極は、液晶素子の一方の電極と電気的に接続される。第１のメモリ回路は、第１の信号に応じた電荷を保持する機能を有する。第２のメモリ回路は、第２の信号に応じた電荷を保持する機能を有する。第１の容量素子の他方の電極に第３の信号を与えること、および第２の容量素子の他方の電極に第４の信号を与えることで、液晶素子に電圧を印加して画像を表示する。【選択図】図１

Description

本発明の一態様は、液晶表示装置、液晶表示装置の駆動方法、および電子機器に関する。

液晶表示装置は、表示画像の高精細化が進んでいる。この高精細化によって液晶表示装置の画素数が増加している。画素数の増加に伴い、ドライバＩＣなどによって駆動する出力ライン数が増大するため、ドライバＩＣでの消費電力の増大が問題となる。

例えば特許文献１では、ドライバＩＣでの消費電力を低減するため、画素内にブースト制御回路を備え、ドライバＩＣの低電圧振幅による駆動が可能な構成について開示している。

米国特許出願公開第２０１７／００２５０８０号明細書

液晶表示装置は、ドライバＩＣでの消費電力の低減に加えて、高い画質であることが重要となる。高い画質を得るためには、表示する画像の階調数を増加させることが有効である。しかしながら、低電圧振幅のドライバＩＣを用いて、ソースドライバが出力可能なビット数以上の階調数での表示を行うことが難しかった。

本発明の一態様では、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる液晶表示装置を提供することを課題の一つとする。または本発明の一態様は、画素に入力可能な信号の電圧振幅を超える、階調数での表示を行うことができる液晶表示装置を提供することを課題の一つとする。

また液晶表示装置は、画素にデータを保持させることで駆動回路等の動作を停止させ、消費電力の低減を行うことができる。しかしながら、液晶表示装置では液晶素子の劣化の低減を図るために反転駆動を行う必要があり、画素にデータを保持させた状態で反転駆動を行うことが難しかった。

本発明の一態様は、画素にデータを保持させた状態であっても反転駆動を行うことができる液晶表示装置を提供することが課題の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、第１のメモリ回路と、第２のメモリ回路と、液晶素子と、を有する画素を有し、第１のメモリ回路は、第１の容量素子を有し、第１の容量素子の一方の電極は、液晶素子の一方の電極と電気的に接続され、第２のメモリ回路は、第２の容量素子を有し、第２の容量素子の一方の電極は、液晶素子の一方の電極と電気的に接続され、第１のメモリ回路は、第１の信号に応じた電荷を保持する機能を有し、第２のメモリ回路は、第２の信号に応じた電荷を保持する機能を有し、第１の容量素子の他方の電極に第３の信号を与えること、および第２の容量素子の他方の電極に第４の信号を与えることで、液晶素子に電圧を印加する液晶表示装置である。

本発明の一態様において、第１のメモリ回路は、第１のトランジスタ、第２のトランジスタ、および第１の容量素子を有し、第２のメモリ回路は、第２のトランジスタ、第３のトランジスタ、および第２の容量素子を有し、第１のトランジスタ乃至第３のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する液晶表示装置が好ましい。

本発明の一態様において、画素は、第１の信号または第２の信号を与える第１の配線と電気的に接続され、画素は、参照電圧または第３の信号を与える第２の配線と電気的に接続され、画素は、参照電圧または第４の信号を与える第３の配線と電気的に接続され、第１のトランジスタは、第２の配線と第１の容量素子の他方の電極との導通状態を制御する機能を有し、第２のトランジスタは、第１の配線と、第１の容量素子の一方の電極および第２の容量素子の一方の電極と、の導通状態を制御する機能を有し、第３のトランジスタは、第３の配線と第２の容量素子の他方の電極との導通状態を制御する機能を有する液晶表示装置が好ましい。

本発明の一態様において、画素は、第３の容量素子を有し、第３の容量素子の一方の電極は、液晶素子の一方の電極と電気的に接続され、第３の容量素子の他方の電極は、共通電位を与える機能を有する第４の配線と電気的に接続される液晶表示装置が好ましい。

本発明の一態様において、第１のトランジスタのゲートは、第１のトランジスタの導通状態を制御する信号が与えられる第５の配線に電気的に接続され、第２のトランジスタのゲートは、第２のトランジスタの導通状態を制御する信号が与えられる第６の配線に電気的に接続され、第３のトランジスタのゲートは、第３のトランジスタの導通状態を制御する信号が与えられる第７の配線に電気的に接続される液晶表示装置が好ましい。

本発明の一態様は、上記記載の液晶表示装置と、カメラと、を有する電子機器である。

本発明の一態様は、第１のメモリ回路と、第２のメモリ回路と、液晶素子と、を有する画素を有し、第１のメモリ回路は、第１の容量素子を有し、第２のメモリ回路は、第２の容量素子を有し、第１の容量素子の一方の電極に参照電圧を与え、他方の電極に第１の信号を与えることで、第１のメモリ回路に第１の信号に応じた電荷を保持させ、第２の容量素子の一方の電極に参照電圧を与え、他方の電極に第２の信号を与えることで、第２のメモリ回路に第２の信号に応じた電荷を保持させ、第１の容量素子の一方の電極に第３の信号を与えること、および第２の容量素子の一方の電極に第４の信号を与えることで液晶素子の一方の電極に電圧を印加する液晶表示装置の駆動方法である。

本発明の一態様において、第１の信号と第２の信号とは、反転駆動を行うための信号である液晶表示装置の駆動方法が好ましい。

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。

本発明の一態様では、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる液晶表示装置を提供することができる。または本発明の一態様は、画素に入力可能な信号の電圧振幅を超える、階調数での表示を行うことができる液晶表示装置を提供することができる。

本発明の一態様では、画素にデータを保持させた状態であっても反転駆動を行うことができる液晶表示装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

液晶表示装置の構成例を説明するブロック図、回路図。 液晶表示装置の動作例を説明するタイミングチャート。 液晶表示装置の構成例を説明する回路図。 液晶表示装置の動作例を説明する図。 液晶表示装置の動作例を説明する図。 液晶表示装置の構成例を説明する回路図。 液晶表示装置の構成例を説明する回路図。 液晶表示装置の構成例を説明するブロック図。 液晶表示装置の動作例を説明するタイミングチャート。 液晶表示装置の構成例を説明する回路図。 液晶表示装置の動作例を説明する模式図。 液晶表示装置の構成例を説明する図。 タッチパネルの構成例を説明する図。 液晶表示装置の構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 ＤＯＳＲＡＭの構成例を示す断面図。 電子機器の一例を説明する図。 液晶表示装置の動作例を説明する図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

（実施の形態１）
本実施の形態では、本発明の一態様である液晶表示装置について、図面を参照して説明する。

図１（Ａ）には、液晶表示装置１００のブロック図を示す。液晶表示装置１００は、複数の画素ＰＩＸを有する表示部１１０、ゲートドライバ１３０、およびソースドライバ１４０を有する。

画素ＰＩＸは、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２を有する。図１（Ａ）では図示を省略しているが、画素ＰＩＸは、液晶素子および液晶素子を駆動するためのトランジスタ等を有する。また画素ＰＩＸは、ゲートドライバ１３０から複数の配線ＧＬを介して信号が与えられ、駆動が制御される。また、画素ＰＩＸは、ソースドライバ１４０から複数の配線ＤＬを介して信号が与えられ、駆動が制御される。

複数の配線ＧＬは、走査線としての機能を有する。配線ＧＬが伝える信号は、走査信号としての機能を有する。走査信号は、制御信号ともいう。走査信号は、画素ＰＩＸ内のスイッチとして機能するトランジスタの導通状態または非導通状態（オンまたはオフ）を制御するための信号である。配線ＧＬが伝える信号は、ゲートドライバ１３０から出力される。

複数の配線ＤＬは、データ線としての機能を有する。配線ＤＬが伝える信号は、データ信号としての機能を有する。データ信号は、画像データあるいは画像信号ともいう。データ信号は、画像の表示を行うための信号である。データ信号には、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２で保持される信号の他、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に信号が保持された状態で、後から与える信号がある。また配線ＤＬは、画素ＰＩＸの駆動に必要な電圧、例えば参照電圧を与えるための配線としての機能を有する。参照電圧は、液晶素子の駆動電圧に応じて変動させることができる。配線ＤＬが伝える信号は、ソースドライバ１４０から出力される。

メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２は、容量素子およびトランジスタを有する。メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２は、配線ＤＬを介して与えられる信号を電荷（電位）として容量素子に保持する機能を有する。またメモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２は、配線ＤＬを介して別の信号を与えることで、保持している電位に対して後から書き込んだ信号による電位を足し合わせた電圧を保持する機能を有する。具体的には、容量素子の一方の電極を電気的に浮遊状態として容量素子の他方の電極に信号を与えることで生じる容量結合を利用して、信号の足し合わせを行うことができる。なおメモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２が配線ＤＬを介して与えられる信号を電荷として容量素子に保持することを、信号を保持するともいう。

なお本明細書において画素とは、例えば、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー液晶表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。この場合、ＲＧＢのそれぞれの画素は副画素（サブ画素）と呼び、ＲＧＢの画素を併せて画素と呼ぶ。

次いで図１（Ｂ）には、画素ＰＩＸの構成例について図示する。画素ＰＩＸは、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３、容量素子Ｃ１、容量素子Ｃ２、容量素子Ｃ３、および液晶素子ＬＣを有する。また図１（Ｂ）では、液晶素子ＬＣの一方の電極、容量素子Ｃ１の一方の電極、容量素子Ｃ２の一方の電極、および容量素子Ｃ３の一方の電極が接続されるノードを、ノードＮＭとして図示している。なお図１（Ｂ）に図示するトランジスタは、いずれもｎチャネル型のトランジスタを図示しているが、ｐチャネル型を用いることもできる。

トランジスタＭ１乃至Ｍ３は、スイッチとしての機能を有する。メモリ回路ＭＥＭ１は容量素子Ｃ１、トランジスタＭ１、およびトランジスタＭ２を有する。メモリ回路ＭＥＭ２は容量素子Ｃ２、トランジスタＭ２、およびトランジスタＭ３を有する。

また図１（Ｂ）では、図１（Ａ）で図示した配線ＧＬとして、配線ＧＬ＿１、配線ＧＬ＿２、および配線ＧＬ＿３を図示している。配線ＧＬ＿１、配線ＧＬ＿２、および配線ＧＬ＿３は、スイッチとして機能するトランジスタのオンまたはオフを制御するための信号を画素ＰＩＸに伝える機能を有する。

また図１（Ｂ）では、図１（Ａ）で図示した配線ＤＬとして、配線ＤＬ＿１、配線ＤＬ＿２、および配線ＤＬ＿Ｗを図示している。配線ＤＬ＿１、配線ＤＬ＿２は、画像の表示を行うための信号、および参照電圧を画素ＰＩＸに伝える機能を有する。配線ＤＬ＿Ｗは、画像の表示を行うための信号を画素ＰＩＸに伝える機能を有する。

容量素子Ｃ１または容量素子Ｃ２は、メモリ回路ＭＥＭ１またはメモリ回路ＭＥＭ２に書き込まれる信号を電荷として保持する機能を有する。メモリ回路ＭＥＭ１またはメモリ回路ＭＥＭ２は、容量素子Ｃ１または容量素子Ｃ２の一方の電極または他方の電極に電気的に接続されるトランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３をオンとすることで、容量素子Ｃ１または容量素子Ｃ２の電極に信号を書き込む機能を有する。またメモリ回路ＭＥＭ１またはメモリ回路ＭＥＭ２は、トランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３をオフとすることで、容量素子Ｃ１または容量素子Ｃ２の電極に電荷を保持する機能を有する。またメモリ回路ＭＥＭ１またはメモリ回路ＭＥＭ２は、トランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３をオフとすることで、容量素子Ｃ１または容量素子Ｃ２の一方の電極のノードを電気的に浮遊状態（フローティング）にする機能を有する。

図１（Ｂ）に図示するように、容量素子Ｃ１の他方の電極は、トランジスタＭ１を介して配線ＤＬ＿１と接続される。容量素子Ｃ１の他方の電極は、ノードＮＭ、すなわち液晶素子ＬＣの一方の電極と接続される。また、容量素子Ｃ１の他方の電極は、トランジスタＭ２を介して配線ＤＬ＿Ｗと接続される。容量素子Ｃ２の一方の電極は、トランジスタＭ３を介して配線ＤＬ＿２と接続される。容量素子Ｃ２の他方の電極は、ノードＮＭ、すなわち液晶素子ＬＣの一方の電極と接続される。また容量素子Ｃ２の他方の電極は、トランジスタＭ２を介して配線ＤＬ＿Ｗと接続される。

トランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３は、オフ時に流れる電流（オフ電流）が低いことが好適である。極めてオフ電流の低いトランジスタを用いることで、ノードＮＭの電位を長時間保持することができる。当該トランジスタには、例えば、金属酸化物をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を用いることができる。金属酸化物としては、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する構成とする。ＯＳトランジスタについては、後の実施の形態で詳述する。なおトランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３は、シリコンをチャネル形成領域に用いたトランジスタ（Ｓｉトランジスタ）を用いることもできる。Ｓｉトランジスタとしては、アモルファスシリコンを半導体層に有するトランジスタの他、低温ポリシリコンなどの結晶性シリコンを半導体層に有するトランジスタ、あるいは単結晶シリコンを半導体層に有するトランジスタなどを挙げることができる。

容量素子Ｃ３は、ノードＮＭ、すなわち液晶素子ＬＣの一方の電極の電位を保持する機能を有する。容量素子Ｃ３の一方の電極は、ノードＮＭ、すなわち液晶素子ＬＣの一方の電極と接続される。容量素子Ｃ３の他方の電極は、共通電位Ｖｃｏｍを与える配線ＣＯＭと接続される。当該構成とすることで、信号の書き込み期間において、ノードＮＭ、すなわち液晶素子ＬＣにおける電位の変動を抑制することができる。また、液晶素子ＬＣの他方の電極は、液晶素子ＬＣを駆動するための電位が与えられる配線ＴＣＯＭと接続される。

本発明の一態様は、ソースドライバ１４０から出力される階調表示を行うための信号を画素に供給して複数のメモリ回路にそれぞれ保持しておき、複数のメモリ回路に保持した信号とは別の階調表示を行うための信号をソースドライバ１４０から画素に供給する。図１（Ｂ）では、２つのメモリ回路（メモリ回路ＭＥＭ１、ＭＥＭ２）が有する容量素子Ｃ１、Ｃ２にソースドライバ１４０から出力される階調表示を行うための信号に応じた電荷をそれぞれ保持しておく。容量素子Ｃ１、Ｃ２の一方の電極側は電気的に浮遊状態として、ソースドライバ１４０から配線ＤＬ＿１および配線ＤＬ＿２を介して階調表示を行うための信号を同時に容量素子Ｃ１、Ｃ２の他方の電極側に与える。容量素子Ｃ１、Ｃ２の一方の電極側では、容量結合により４つの信号を足し合わせた電圧となるため、液晶素子に当該足し合わされた電圧を印加する構成とする。

当該構成とすることで、予め２つの信号が保持されたメモリ回路に、別の２つの信号が付加された４つの信号に基づいて、液晶素子に印加するための電圧を制御する構成とすることができる。したがって、当該画素を備えた表示部では、４つの信号に基づく表示を行うことができる。これにより画素内の２つのメモリ回路にそれぞれ、ソースドライバが出力可能なビット数（例えば８ｂｉｔ：２５６階調）の信号を保持させた状態で、後からソースドライバが出力可能なビット数（例えば８ｂｉｔ：２５６階調）の２つの信号を画素に書き込む構成を実現することができる。そのため、４つの信号の階調数の合計である２５６＋２５６＋２５６＋２５６＝１０２４相当の階調数（１０ｂｉｔ）の信号、つまりソースドライバが出力可能なビット数に相当する階調数以上の階調数の書き込みによる表示を行う構成とすることができる。当該構成では、ソースドライバ等が生成可能な電位より高い電位の画像信号に対応する画像を液晶表示装置で表示することができる。そのため、画素に入力可能な信号の電圧振幅を超えた高い電圧を印加することができ、高電圧の印加で制御可能な液晶素子を用いた液晶表示装置とすることができる。

図２に示すタイミングチャートおよび図３（Ａ）乃至（Ｄ）に示す回路図を用いて、図１（Ｂ）の画素ＰＩＸの駆動方法の一例を説明する。図２では、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に保持させる信号の書き込み動作と、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に保持された信号に別の信号を付加して表示を行う際の動作と、について図示している。なお図２に示すタイミングチャートでは、配線ＧＬ＿１乃至ＧＬ＿３、ＤＬ＿１、ＤＬ＿２およびＤＬ＿Ｗに与える信号波形を図示している。

なお、配線ＤＬ＿Ｗに供給される信号をＷ_１、Ｗ_２とし、信号Ｗ_１によってメモリ回路ＭＥＭ１に保持される電圧をＶｗ１、信号Ｗ_２によってメモリ回路ＭＥＭ２に保持される電圧をＶｗ２とする。また、メモリ回路ＭＥＭ１に電圧Ｖｗ１を保持した状態で配線ＤＬ＿１を介して画素ＰＩＸに書き込まれる信号をｄａｔａ＿１とし、信号ｄａｔａ＿１によってメモリ回路ＭＥＭ１に付加される電圧をＶｄａｔａ１とする。また、メモリ回路ＭＥＭ２に電圧Ｖｗ２を保持した状態で配線ＤＬ＿２を介して画素ＰＩＸに書き込まれる信号をｄａｔａ＿２とし、信号ｄａｔａ＿２によってメモリ回路ＭＥＭ２に付加される電圧をＶｄａｔａ２とする。なお配線ＤＬ＿１、ＤＬ＿２に与える参照電圧（Ｖｒ）は、Ｌレベル（０Ｖ）として説明するが、他の電圧に設定することも可能である。

まず、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に保持させる信号Ｗ_１、Ｗ_２の書き込み動作を説明する。また図２の動作の説明については、説明を簡略化するため、図３（Ａ）乃至（Ｄ）の回路図を参照して説明する。

図３（Ａ）乃至（Ｄ）は、図１（Ｂ）の回路図の主要部について抜き出して示したものである。図３（Ａ）では、図１（Ｂ）に対応する構成としてスイッチとして機能するトランジスタをスイッチＳＷ１乃至ＳＷ３、容量素子Ｃ１乃至Ｃ３を図示している。なお容量素子Ｃ１、Ｃ２、Ｃ３の容量（キャパシタンス）はＣ_１，Ｃ_２，Ｃ_３として図示する。スイッチＳＷ１乃至ＳＷ３は、図１（Ｂ）におけるトランジスタＭ１、トランジスタＭ２、トランジスタＭ３に相当する。

メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に信号Ｗ_１、Ｗ_２に基づく電圧Ｖｗ１、Ｖｗ２を書き込む場合、まずは配線ＤＬ＿Ｗを電圧Ｖｗ１とし、配線ＤＬ＿１をＶｒ（Ｌレベル）とした状態とする。配線ＤＬ＿２の電位は特に設定されない。各配線の電位を所定の電圧に設定した状態で、図２の時刻Ｔ１のように、配線ＧＬ＿１、配線ＧＬ＿３に与える信号をＨレベルとする。つまり図３（Ｂ）に図示するようにスイッチＳＷ１、ＳＷ２をオンにする。すると、容量素子Ｃ１の両端の電極には電圧Ｖｒ、Ｖｗ１が印加される。このとき容量素子Ｃ１のノードＮＭ側の電極に蓄積される電荷量をＱ１とすると式（１）のようになる。

Ｑ１＝Ｃ_１（Ｖｗ１－Ｖｒ）（１）

次いで配線ＤＬ＿Ｗを電圧Ｖｗ２とし、配線ＤＬ＿２をＶｒとした状態とする。配線ＤＬ＿１の電位は特に設定されない。なお配線ＤＬ＿２に与えるＶｒは、Ｖｗ２－Ｖｒが正の値となるように値を決めておくことが好ましい。各配線の電位を所定の電圧に設定した状態で、図２の時刻Ｔ２のように、配線ＧＬ＿２、配線ＧＬ＿３に与える信号をＨレベルとする。つまり図３（Ｃ）に図示するようにスイッチＳＷ２、ＳＷ３をオンにする。すると、容量素子Ｃ２の両端の電極には電圧Ｖｒ、Ｖｗ２が印加される。このとき容量素子Ｃ２のノードＮＭ側の電極に蓄積される電荷量をＱ２とすると式（２）のようになる。

Ｑ２＝Ｃ_２（Ｖｗ２－Ｖｒ）（２）

時刻Ｔ２、つまり図３（Ｃ）の状態では、スイッチＳＷ１はオフである。そのため、容量素子Ｃ１の一方の電極のノード（図３（Ｃ）のノードＮ_ｒ１）は、電気的に浮遊状態であり、電荷保存則が成り立つ。そのため、時刻Ｔ２、つまり図３（Ｃ）の状態では、容量素子Ｃ２の両端の電極に保持される電荷量Ｑ２は、式（１）と同様に保持され続ける。

次いでメモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に信号Ｗ_１、Ｗ_２に基づく電圧Ｖｗ１、電圧Ｖｗ２を保持した状態で配線ＤＬ＿１、ＤＬ＿２を介して画素ＰＩＸに信号ｄａｔａ＿１、ｄａｔａ＿２を同時に付加する動作を説明する。

メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に信号ｄａｔａ＿１、ｄａｔａ＿２を書き込む場合、図２の時刻Ｔ３のように、配線ＤＬ＿１をＶｄａｔａ１とし、配線ＤＬ＿２をＶｄａｔａ２とし、配線ＤＬ＿ＷをＬレベルとした状態で、配線ＧＬ＿１、ＧＬ＿２に与える信号をＨレベル、配線ＧＬ＿３に与える信号をＬレベルとする。つまり図３（Ｄ）に図示するようにスイッチＳＷ１、ＳＷ３をオンにし、スイッチＳＷ２をオフにする。すると、容量素子Ｃ１，Ｃ２，Ｃ３の一方の電極（つまりノードＮＭ）が電気的に浮遊状態となり、容量素子Ｃ１，Ｃ２の他方の電極の電圧がＶｄａｔａ１、Ｖｄａｔａ２にそれぞれ変化する。ノードＮＭの電圧をＶｇとし、容量素子Ｃ１でのノードＮＭ側の電極に蓄積される電荷量をＱ１’とすると、式（３）のようになる。Ｖｇは容量結合によって変化する電圧である。

Ｑ１’＝Ｃ_１（Ｖｄａｔａ１－Ｖｇ）（３）

同様にしてこのとき容量素子Ｃ２、容量素子Ｃ３のノードＮＭ側の電極に蓄積される電荷量をＱ２’、Ｑ３’とすると式（４）、（５）のようになる。

Ｑ２’＝Ｃ_２（Ｖｄａｔａ２－Ｖｇ）（４）

Ｑ３’＝Ｃ_３（Ｖｇ－Ｖｃｏｍ）（５）

図２に図示する時刻Ｔ１、Ｔ２、Ｔ３における信号Ｗ_１、Ｗ_２の書き込みおよび信号ｄａｔａ＿１、ｄａｔａ＿２の書き込みは、１水平走査期間内に行われる動作となる。そのため図２の時刻Ｔ１、Ｔ２、Ｔ３の間でノードＮＭでは、スイッチＳＷ１乃至ＳＷ３を介してリークする電流が極めて低いため、電荷保存則が成り立つ。つまり式（６）が成り立つ。

Ｑ１＋Ｑ２＋Ｑ３＝Ｑ１’＋Ｑ２’＋Ｑ３’（６）

式（６）をＶｇについて解くと、式（７）が成り立つ。なお式（７）では簡略化のため、電圧Ｖｗ１、Ｖｗ２、Ｖｄａｔａ１、Ｖｄａｔａ２に対し、参照電圧ＶｒおよびＶｃｏｍを０Ｖとし、容量Ｃ_１とＣ_２とが等しいとし、容量Ｃ_３が容量Ｃ_１およびＣ_２に対して十分小さいものとしている。

式（７）から電圧Ｖｇは、電圧Ｖｗ１、電圧Ｖｗ２、電圧Ｖｄａｔａ１、電圧Ｖｄａｔａ２を合算した値で得られるため、メモリ回路に保持した信号と、後から書き込む信号と、の足しあわせ（足し算）を行うことができる。なお電圧Ｖｗ１、電圧Ｖｗ２、電圧Ｖｄａｔａ１、電圧Ｖｄａｔａ２は、負の値となるよう信号を書き込むことで、信号の足しあわせに加えて、信号の引き算を行うことも可能である。

本発明の一態様の液晶表示装置は、予め２つの信号が保持されたメモリ回路ＭＥＭ１、ＭＥＭ２に、別の２つの信号が付加された４つの信号Ｗ_１、Ｗ_２、ｄａｔａ＿１、ｄａｔａ＿２に基づいて、液晶素子に印加するための電圧を制御する構成とすることができる。したがって、当該画素を備えた表示部では、４つの信号に基づく表示を行うことができる。これにより画素内の２つのメモリ回路にそれぞれ、ソースドライバが出力可能なビット数（例えば８ｂｉｔ：２５６階調）の信号を保持させた状態で、後からソースドライバが出力可能なビット数（例えば８ｂｉｔ：２５６階調）の２つの信号を画素に書き込む構成を実現することができる。そのため、４つの信号の階調数の合計である２５６＋２５６＋２５６＋２５６＝１０２４相当の階調数（１０ｂｉｔ）の信号、つまりソースドライバが出力可能なビット数以上に相当する階調数の書き込みによる表示を行う構成とすることができる。当該構成では、ソースドライバ等が生成可能な電位より高い電位の画像信号に対応する画像を液晶表示装置で表示することができる。そのため、画素に入力可能な信号の電圧振幅を超えた高い電圧を印加することができ、高電圧の印加で制御可能な液晶素子を用いた液晶表示装置とすることができる。

上記説明した本発明の一態様の液晶表示装置による効果について、図４に図示するグラフを用いて説明する。図４では、横軸が階調数、縦軸が信号（Ｗ_１、Ｗ_２、ｄａｔａ＿１、ｄａｔａ＿２）の電圧を表している４つのグラフと、各信号（Ｗ_１、Ｗ_２、ｄａｔａ＿１、ｄａｔａ＿２）を足し合わせた際のグラフを図示している。

横軸が階調数、縦軸が信号（Ｗ_１、Ｗ_２、ｄａｔａ＿１、ｄａｔａ＿２）の電圧を表す４つのグラフ（図４上側）では、８ビットの階調数で出力可能なソースドライバで出力電圧を調整して出力される複数の信号を表している。各信号（Ｗ_１、Ｗ_２、ｄａｔａ＿１、ｄａｔａ＿２）は、図４に図示するように、出力電圧に対する階調数の関係を表す曲線がそれぞれ異なるように調整して出力される。

そして、各信号（Ｗ_１、Ｗ_２、ｄａｔａ＿１、ｄａｔａ＿２）を足し合わせた際のグラフ（図４下側）では、階調数０から２５６、２５６から５１２までは信号Ｗ_１、Ｗ_２の曲線、階調数５１２から７６８、７６８から１０２４までは信号ｄａｔａ＿１、ｄａｔａ＿２の曲線で出力電圧に対する階調数の関係を表すことができる。このようにすることで階調数に対応する電圧の曲線を、液晶素子の電圧に対する特性に合わせたものとすることができる。

また上述した式（７）は、参照電圧Ｖｒを信号（Ｗ_１、Ｗ_２、ｄａｔａ＿１、ｄａｔａ＿２）と同等に大きくとることで、式（８）のようになる。

式（８）に示す参照電圧Ｖｒを調整することで、液晶素子に印加される電圧を高電圧側（反転駆動を考慮すると低電圧側も含む）にシフトすることが可能である。図５は、横軸で電圧、縦軸に液晶素子の透過率を表したグラフである。式（８）に示す参照電圧Ｖｒを大きくすることで、電圧に対する透過率の対応関係を高電圧側にシフトさせることができる。そのため、光学的な変化が小さい低電圧側での階調値に対応する電圧の刻みを高電圧側にシフトさせることができ、低電圧を出力する駆動ＩＣを用いて、高電圧が必要な液晶素子の駆動を行うことが可能となる。

上述したように本発明の一態様の構成では、最大４つの信号に基づいて、液晶素子に印加する電圧を制御する構成とすることができる。例えば信号Ｗ_１がソースドライバの出力可能なビット数である８ビットで書き込まれた場合、当該信号Ｗ_１だけでは２５６値の階調数しか表現できないが、信号Ｗ_２、ｄａｔａ＿１、ｄａｔａ＿２といったソースドライバの出力可能なビット数である８ビットの信号と組み合わせて表現可能な階調数を増やすことにより、最大１０２４階調、つまり１０ｂｉｔ相当のビット数で表示することが可能となる。

次に、画素ＰＩＸの変形例について説明する。画素ＰＩＸは、図６（Ａ）に示す画素ＰＩＸ＿Ａの構成とすることもできる。画素ＰＩＸ＿Ａは、画素ＰＩＸにおける配線ＣＯＭと配線ＴＣＯＭとを共通の配線として図示する構成である。

また画素ＰＩＸは、図６（Ｂ）に示す画素ＰＩＸ＿Ｂの構成とすることもできる。画素ＰＩＸ＿Ｂは、画素ＰＩＸにおけるｎチャネル型のトランジスタとして図示した各トランジスタをｐチャネル型のトランジスタとした構成である。なお図６（Ｂ）の構成を採用する場合、下記配線に与える信号の論理を反転させることで図２と同等の動作をさせることができる。

また、画素ＰＩＸは、図７（Ａ）に示す画素ＰＩＸ＿Ｃの構成とすることもできる。画素ＰＩＸ＿Ｃは、それぞれのトランジスタにバックゲートを設けた構成を有する。当該バックゲートはフロントゲートと電気的に接続されており、オン電流を高める効果を有する。また、バックゲートにフロントゲートと異なる定電位を供給できる構成としてもよい。当該構成とすることで、トランジスタのしきい値電圧を制御することができる。なお、図７（Ａ）においては、全てのトランジスタにバックゲートを設けた構成を図示しているが、バックゲートが設けられないトランジスタを有していてもよい。また、トランジスタがバックゲートを有する構成は、本実施の形態における他の画素回路にも有効である。

また、画素ＰＩＸは、図７（Ｂ）に示す画素ＰＩＸ＿Ｄの構成とすることもできる。画素ＰＩＸ＿Ｄで示す回路は、メモリ回路ＭＥＭ３として機能するトランジスタＭ４および容量素子Ｃ４を追加した構成である。追加した当該メモリ回路ＭＥＭ３では、配線ＧＬ＿４に与える信号でスイッチとして機能するトランジスタＭ４のオンまたはオフが制御される。また追加した当該メモリ回路ＭＥＭ３では、配線ＤＬ＿３を介して画素ＰＩＸ＿Ｄに信号が与えられる。図７（Ｂ）のようにメモリ回路を追加することで、３つ以上のメモリ回路を備えた画素を有する液晶表示装置とすることができる。

図８には、図１（Ａ）で図示したブロック図の構成に加えて、信号変換回路１５０およびメモリ回路１５１を図示している。

液晶表示装置１００で複数の信号を足しあわせて表示する場合、画素ＰＩＸ内のメモリ回路ＭＥＭ１、ＭＥＭ２に保持するための信号Ｗ_１、Ｗ_２は、信号変換回路１５０でメモリ回路１５１を参照して元の信号ｄａｔａ（例えば１０ｂｉｔの信号）を複数の信号Ｗ_１、Ｗ_２、ｄａｔａ＿１、ｄａｔａ＿２（例えばそれぞれ８ｂｉｔの信号）に変換し、液晶表示装置１００に出力する構成が好ましい。

本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、本発明の一態様である液晶表示装置について、実施の形態１で説明した構成とは動作の異なる構成について図面を参照して説明する。

本実施の形態で説明する液晶表示装置の構成は、上記実施の形態１で説明した図１（Ａ）と同様である。同様に図１（Ｂ）で図示した画素ＰＩＸの構成例についても同様である。

本実施の形態で説明する本発明の一態様は、画素ＰＩＸが有する２つのメモリ回路（メモリ回路ＭＥＭ１、ＭＥＭ２）が有する容量素子Ｃ１、Ｃ２に、ソースドライバ１４０から出力される反転駆動を行うための正と負のデータ信号に応じた電荷をそれぞれ保持させる構成とする。そして第１の期間において、容量素子Ｃ２の他方の電極側、容量素子Ｃ１の一方の電極側、および容量素子Ｃ２の一方の電極側とを電気的に浮遊状態、として、ソースドライバ１４０から配線ＤＬ＿１を介して正のデータ信号または負のデータ信号のいずれか一方による階調表示を行うための信号を容量素子Ｃ１の他方の電極側に与える。さらに第２の期間において、容量素子Ｃ１の他方の電極側、容量素子Ｃ１の一方の電極側、および容量素子Ｃ２の一方の電極側とを電気的に浮遊状態、として、ソースドライバ１４０から配線ＤＬ＿２を介して正のデータ信号または負のデータ信号のいずれか他方による階調表示を行うための信号を容量素子Ｃ２の他方の電極側に与える。第１の期間および第２の期間の動作を交互に行うことで、容量素子Ｃ１の一方の電極側および容量素子Ｃ２の一方の電極側では、容量結合により正のデータ信号または負のデータ信号に基づく電圧が交互に与えられる構成となる。

当該構成とすることで、予め２つの正と負のデータ信号が保持されたメモリ回路に別の２つの信号を交互に与えることで、正と負の電圧を液晶素子に与える構成とすることができる。これにより画素にデータを保持させた状態であっても反転駆動を行うことができる。その結果、静止画のデータ信号を２つの正と負のデータ信号としてメモリ回路に保持しておき、別の２つの信号を交互に与えることで画素に書き込んだデータ信号を更新することなく、液晶素子の反転駆動を実現することができる。または、当該構成とすることで、予め２つの正と負のデータ信号が保持されたメモリ回路に別の２つのデータ信号を交互に与えることで、正と負の電圧を液晶素子に与える構成とするとともに、保持したデータ信号と後から与えるデータ信号とを重ねあわせた表示を行うことができる。なお後から与えるデータ信号は、静止画を表示するためのデータ信号でもよいし、動画を表示するためのデータ信号でもよい。

図９に示すタイミングチャートおよび図１０（Ａ）乃至（Ｃ）に示す回路図を用いて、図１（Ｂ）の画素ＰＩＸの駆動方法の一例を説明する。図９では、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に保持させる信号の書き込み動作と、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に保持された信号に別の信号を付加して表示を行う際の動作と、について図示している。なお図９に示すタイミングチャートでは、配線ＧＬ＿１乃至ＧＬ＿３、ＤＬ＿１、ＤＬ＿２およびＤＬ＿Ｗに与える信号波形を図示している。

なお、配線ＤＬ＿Ｗに供給される信号をＷ_１、Ｗ_２とし、信号Ｗ_１によってメモリ回路ＭＥＭ１に保持される電圧をＶｗＰ、信号Ｗ_２によってメモリ回路ＭＥＭ２に保持される電圧をＶｗＮとする。また、メモリ回路ＭＥＭ１に電圧ＶｗＰを保持した状態で配線ＤＬ＿１を介して画素ＰＩＸに書き込まれる信号をｄａｔａ＿１とし、信号ｄａｔａ＿１によってメモリ回路ＭＥＭ１に付加される電圧をＶｄａｔａＰとする。また、メモリ回路ＭＥＭ２に電圧ＶｗＮを保持した状態で配線ＤＬ＿２を介して画素ＰＩＸに書き込まれる信号をｄａｔａ＿２とし、信号ｄａｔａ＿２によってメモリ回路ＭＥＭ２に付加される電圧をＶｄａｔａＮとする。なお配線ＤＬ＿１、ＤＬ＿２に与える参照電圧（Ｖｒ）は、Ｌレベル（０Ｖ）として説明するが、他の電圧に設定することも可能である。

なお本実施形態における信号Ｗ_１、Ｗ_２は、同じ画像を表示するための正と負のデータ信号に相当する。従って、電圧ＶｗＰ、ＶｗＮは、共通電位Ｖｃｏｍに対して極性の異なる電圧である。また本実施形態における信号ｄａｔａ＿１、ｄａｔａ＿２は、定電位を与える信号、あるいは同じ画像を表示するための正と負のデータ信号に相当する。従って、電圧ＶｄａｔａＰ、ＶｄａｔａＮは、共通電位Ｖｃｏｍに対して極性の異なる電圧である。

まず、メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に保持させる信号Ｗ_１、Ｗ_２の書き込み動作を説明する。また図９の動作の説明については、説明を簡略化するため、図１０（Ａ）乃至（Ｃ）の回路図を参照して説明する。図１０（Ａ）乃至（Ｃ）の回路図は、図３（Ａ）と同様に図１（Ｂ）の回路図の主要部について抜き出して示したものである。

メモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に信号Ｗ_１、Ｗ_２に基づく電圧ＶｗＰ、ＶｗＮを書き込む場合、まずは配線ＤＬ＿Ｗを電圧ＶｗＰとし、配線ＤＬ＿１をＶｒ（Ｌレベル）とした状態とする。この状態で、図９の時刻Ｔ１１のように、配線ＧＬ＿１、配線ＧＬ＿３に与える信号をＨレベルとする。次いで図９の時刻Ｔ１２のように、配線ＤＬ＿Ｗを電圧ＶｗＮとし、配線ＤＬ＿２をＶｒとした状態とする。この状態で、図９の時刻Ｔ１２のように、配線ＧＬ＿２、配線ＧＬ＿３に与える信号をＨレベルとする。

上記動作の後、容量素子Ｃ１の両端の電極には電圧Ｖｒ、ＶｗＰが保持され、容量素子Ｃ２の両端の電極には電圧Ｖｒ、ＶｗＮが保持される。このとき容量素子Ｃ１のノードＮＭ側の電極に蓄積される電荷量をＱ１とすると式（９）のようになる。同様に容量素子Ｃ２のノードＮＭ側の電極に蓄積される電荷量をＱ２とすると式（１０）のようになる。

Ｑ１＝Ｃ_１（ＶｗＰ－Ｖｒ）（９）

Ｑ２＝Ｃ_２（ＶｗＮ－Ｖｒ）（１０）

式（９）、式（１０）で示す電荷Ｑ１、Ｑ２は、図１０（Ａ）に図示するように、容量素子Ｃ１、Ｃ２の一方の電極のノード（図１０（Ａ）のノードＮ_ｒ１、ノードＮ_ｒ２）は、電気的に浮遊状態であり、電荷保存則が成り立つ。そのため、時刻Ｔ１２以降において、容量素子Ｃ１、Ｃ２の両端の電極に保持される電荷Ｑ１、Ｑ２は、保持され続ける。

次いでメモリ回路ＭＥＭ１およびメモリ回路ＭＥＭ２に信号Ｗ_１、Ｗ_２に基づく電圧ＶｗＰ、電圧ＶｗＮを保持した状態で配線ＤＬ＿１を介して画素ＰＩＸに信号ｄａｔａ＿１を付加する動作を説明する。

メモリ回路ＭＥＭ１に信号ｄａｔａ＿１を書き込む場合、図９の時刻Ｔ１３のように、配線ＤＬ＿１を電圧ＶｄａｔａＰとした状態で、配線ＧＬ＿１に与える信号をＨレベル、配線ＧＬ＿２、ＧＬ＿３に与える信号をＬレベルとする。図１０（Ｂ）に図示するようにスイッチＳＷ１をオンにし、スイッチＳＷ２、ＳＷ３をオフにする。すると、容量素子Ｃ１，Ｃ２，Ｃ３の一方の電極（つまりノードＮＭ）が電気的に浮遊状態となり、容量素子Ｃ１の他方の電極の電圧がＶｄａｔａＰにそれぞれ変化する。ノードＮＭの電圧をＶｇとし、容量素子Ｃ１でのノードＮＭ側の電極に蓄積される電荷量をＱ１’とすると、式（１１）のようになる。Ｖｇは容量結合によって変化する電圧である。

Ｑ１’＝Ｃ_１（ＶｄａｔａＰ－Ｖｇ）（１１）

同様にしてこのとき容量素子Ｃ２、容量素子Ｃ３のノードＮＭ側の電極に蓄積される電荷量をＱ２’、Ｑ３’とすると式（１２）、（１３）のようになる。

Ｑ２’＝Ｃ_２（ＶｗＮ－Ｖｒ）（１２）

Ｑ３’＝Ｃ_３（Ｖｇ－Ｖｃｏｍ）（１３）

図９に図示する時刻Ｔ１１、Ｔ１２、Ｔ１３の間でノードＮＭでは、スイッチＳＷ１乃至ＳＷ３を介してリークする電流が極めて低いため、電荷保存則が成り立つ。つまり式（１４）が成り立つ。

Ｑ１＋Ｑ２＋Ｑ３＝Ｑ１’＋Ｑ２’＋Ｑ３’（１４）

式（１４）をＶｇについて解くと、式（１５）が成り立つ。なお式（１５）では簡略化のため、電圧ＶｄａｔａＰ、ＶｗＰ、ＶｗＮ、に対し、参照電圧Ｖｒ、およびＶｃｏｍを０Ｖとし、容量Ｃ_１とＣ_２とが等しいとし、容量Ｃ_３が容量Ｃ_１およびＣ_２に対して十分小さいものとしている。

Ｖｇ＝ＶｗＰ＋ＶｄａｔａＰ（１５）

式（１５）から電圧Ｖｇは、電圧ＶｗＰおよび電圧ＶｄａｔａＰに応じた値で得られる。なお容量Ｃ_１を容量Ｃ_３に比べて大きくすることで、スイッチＳＷ１乃至ＳＷ３の切り替えによって電荷分配が生じた後であっても、容量素子Ｃ１で電圧ＶｗＰ（＝ＶｗＰ－Ｖｒ）を保持し続けることができる。

同様にメモリ回路ＭＥＭ１に信号ｄａｔａ＿２を書き込む場合、図９の時刻Ｔ１４のように、配線ＤＬ＿２を電圧ＶｄａｔａＮとした状態で、配線ＧＬ＿２に与える信号をＨレベル、配線ＧＬ＿１、ＧＬ＿３に与える信号をＬレベルとする。つまり図１０（Ｃ）に図示するようにスイッチＳＷ３をオンにし、スイッチＳＷ１、ＳＷ２をオフにする。すると、容量素子Ｃ１，Ｃ２，Ｃ３の一方の電極（つまりノードＮＭ）が電気的に浮遊状態となり、容量素子Ｃ２の他方の電極の電圧がＶｄａｔａＮにそれぞれ変化する。ノードＮＭの電圧をＶｇとし、容量素子Ｃ２でのノードＮＭ側の電極に蓄積される電荷量をＱ２’とすると、式（１６）のようになる。Ｖｇは容量結合によって変化する電圧である。

Ｑ２’＝Ｃ_２（ＶｄａｔａＮ－Ｖｇ）（１６）

同様にしてこのとき容量素子Ｃ１、容量素子Ｃ３のノードＮＭ側の電極に蓄積される電荷量をＱ１’、Ｑ３’とすると式（１７）、（１８）のようになる。なお電圧ＶｄａｔａＮを与える動作の間、容量素子Ｃ１では両端の電極が電気的に浮遊状態となるため、電圧ＶｗＰ（＝ＶｗＮ－Ｖｒ）を保持し続けることとなる。

Ｑ１’＝Ｃ_１（ＶｗＰ－Ｖｒ）（１７）

Ｑ３’＝Ｃ_３（Ｖｇ－Ｖｃｏｍ）（１８）

図９に図示する時刻Ｔ１１、Ｔ１２、Ｔ１３の間でノードＮＭでは、スイッチＳＷ１乃至ＳＷ３を介してリークする電流が極めて低いため、電荷保存則が成り立つ。つまり式（１９）が成り立つ。

Ｑ１＋Ｑ２＋Ｑ３＝Ｑ１’＋Ｑ２’＋Ｑ３’（１９）

式（１９）をＶｇについて解くと、式（２０）が成り立つ。なお式（２０）では簡略化のため、電圧ＶｄａｔａＮ、ＶｗＰ、ＶｗＮに対し、参照電圧Ｖｒ、およびＶｃｏｍを０Ｖとし、容量Ｃ_１とＣ_２とが等しいとし、容量Ｃ_３が容量Ｃ_１およびＣ_２に対して十分小さいものとしている。

Ｖｇ＝ＶｗＮ＋ＶｄａｔａＮ（２０）

式（２０）から電圧Ｖｇは、電圧ＶｗＮおよびＶｄａｔａＮに応じた値で得られる。なお容量Ｃ_２を容量Ｃ_３に比べて大きくすることで、スイッチＳＷ１乃至ＳＷ３の切り替えによって電荷分配が生じた後であっても、容量素子Ｃ２で電圧ＶｗＮ（＝ＶｗＮ－Ｖｒ）を保持し続けることができる。このようにすることで、信号Ｗ_１、Ｗ_２を更新することなく反転駆動を行うことができる。

式（１５）、（２０）から、信号ｄａｔａ＿１と信号ｄａｔａ＿２とを交互に与えることで、同じ階調表示を行う画像を表示しながら、反転駆動を行う構成とすることができる。この反転駆動を行う期間においては、同じ画像を表示し続ける間、メモリ回路に再度データ信号を書き込む必要がないため、周辺回路の消費電力を低減させることができる。なお信号ｄａｔａ＿１、ｄａｔａ＿２を書き込む場合、動画あるいは静止画を表示するための画像データを与える構成としてもよい。この場合保持した画像と後から書き込んだ画像とを重ねあわせた画像を表示させることができる。後から書き込んだ画像は、静止画の他、動画を表示するためのデータ信号でもよい。重ねあわせるデータ信号を動画にすることで、静止画と動画の重ねあわせを実現することができる。

図１０（Ａ）乃至（Ｃ）で説明するような保持した画像による表示と、後から書き込む画像とを重ねあわせた表示を行うことで、図１１に図示するような各表示を行うことができる。

図１１（Ａ）では、信号Ｗ１（Ｐｏｓｉｔｉｖｅ ｄａｔａ）と信号Ｗ２（Ｎｅｇａｔｉｖｅ ｄａｔａ）をそれぞれメモリ回路に保持させ、上記駆動方法によって交互に切り替える画像９６Ｐ、９６Ｎの例を示している。当該構成とすることで一旦メモリ回路に保持したデータ信号を用いて反転駆動を行いながら静止画の表示を行う構成とすることができる。

図１１（Ｂ）では、信号Ｗ１（Ｐｏｓｉｔｉｖｅ ｄａｔａ）と信号Ｗ２（Ｎｅｇａｔｉｖｅ ｄａｔａ）をそれぞれメモリ回路に保持させ、上記駆動方法によって別のデータ信号（ｄａｔａ＿１、ｄａｔａ＿２）による画像（破線で囲う人物９７Ｐ、９７Ｎ）を足し合わせた表示を行いながら反転駆動を行う画像の例を示している。当該構成とすることで一旦メモリ回路に保持したデータ信号を用いて反転駆動を行いながら静止画と動画を足し合わせた画像の表示を行う構成とすることができる。

また図１１（Ｃ）では、静止画と動画を足し合わせて表示することが有効な画像の一例として、速度計の模式図を図示している。図１１（Ｃ）に図示するように、速度計の目盛部９８を静止画として表示させ、速度計の針部９９を動画として表示させることで、データ信号の更新頻度を低減することができる。

本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、実施の形態１で説明したＯＳトランジスタの詳細について説明する。

ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体等であり、例えば、後述するＣＡＡＣ－ＯＳ又はＣＡＣ－ＯＳ等を用いることができる。ＣＡＡＣ－ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタ等に適する。また、ＣＡＣ－ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタ等に適する。

ＯＳトランジスタはエネルギーギャップが大きいため、極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、及び短チャネル効果等が生じない等Ｓｉトランジスタとは異なる特徴を有し、信頼性の高い回路を形成することができる。

ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム又はハフニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記される膜とすることができる。

半導体層を構成する酸化物半導体がＩｎ－Ｍ－Ｚｎ系酸化物の場合、Ｉｎ－Ｍ－Ｚｎ系酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

半導体層としては、キャリア濃度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア濃度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属又はアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、又は非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。

非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。又は、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、又は積層構造を有する場合がある。

以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。

ＣＡＣ－ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。

なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種が含まれていてもよい。

例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、又はインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、又はガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）等と、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、又はＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、又はＩｎ_{（１＋ｘ０）}Ｇａ_{（１－ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、又はＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ－ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ－ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折による解析結果から、測定領域のａ－ｂ面方向、及びｃ軸方向の配向は見られないことが分かる。

また、ＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。

また、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３等が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３等が主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３等が主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３等が主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

したがって、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３等に起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、及び高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ－ＯＳは、様々な半導体装置の構成材料として適している。

本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、液晶表示装置の構成例について説明する。

図１２（Ａ）において、第１の基板４００１上に設けられた表示部２１５を囲むようにして、シール材４００５が設けられ、表示部２１５がシール材４００５及び第２の基板４００６によって封止されている。

表示部２１５には、実施の形態１に示した画素を有する画素アレイが設けられる。

なお画素アレイに設けられる画素数は、３８４０×２１６０、７６８０×４３２０といったウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」）、スーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」）の画像を表示可能な画素数とすることが好適である。当該構成とすることで、大型の液晶表示装置において、高解像度の画像を視聴可能な構成とすることができる。

８Ｋ４Ｋあるいは４Ｋ２Ｋといった画像を表示する構成とする場合は、駆動回路を画素アレイの両辺に配置し、走査線や信号線等の配線の数を増やす構成が好適である。当該構成とすることで画素数の増加に伴う配線抵抗の増加に伴う信号遅延や、電圧降下といった不具合を低減することが可能である。

図１２（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２３２ａ、及び共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体又は多結晶半導体で形成されている。信号線駆動回路２３１ａ及び信号線駆動回路２３２ａは、ソースドライバの機能を有する。走査線駆動回路２２１ａは、上記実施の形態に示したゲートドライバの機能を有する。共通線駆動回路２４１ａは、共通配線に規定の電位を供給する機能を有する。

走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、及び信号線駆動回路２３２ａに与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８を介して供給される。

走査線駆動回路２２１ａ及び共通線駆動回路２４１ａが有する集積回路４０４２は、表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａ及び信号線駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像信号を供給する機能を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。

なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法等を用いることができる。

図１２（Ｂ）は、信号線駆動回路２３１ａ及び信号線駆動回路２３２ａに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部又は全体を表示部２１５と同じ基板上に一体形成して、システムオンパネルを形成することができる。

図１２（Ｂ）では、走査線駆動回路２２１ａ及び共通線駆動回路２４１ａを、表示部２１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。

また、図１２（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆動回路２２１ａ及び共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、及び共通線駆動回路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動回路２２１ａ、及び共通線駆動回路２４１ａは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。

また、図１２（Ｂ）では、信号線駆動回路２３１ａ及び信号線駆動回路２３２ａを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部又は走査線駆動回路の一部を別途形成して実装しても良い。

また、液晶表示装置は、液晶素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。

また第１の基板上に設けられた表示部及び走査線駆動回路は、トランジスタを複数有している。当該トランジスタとして、上記実施の形態で示したトランジスタを適用することができる。

周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。

また、図１３に示すように、第２の基板４００６上には入力装置４２００を設けることができる。図１２に示す液晶表示装置に入力装置４２００を設けた構成はタッチパネルとして機能させることができる。

本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。指やスタイラス等の被検知体の近接又は接触を検知することのできる様々なセンサを、検知素子として適用することができる。

センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式等様々な方式を用いることができる。

本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する。

静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検知が可能となるため好ましい。

本発明の一態様のタッチパネルは、別々に作製された液晶表示装置と検知素子とを貼り合わせる構成、表示素子を支持する基板及び対向基板の一方又は双方に検知素子を構成する電極等を設ける構成等、様々な構成を適用することができる。

図１３（Ａ）、（Ｂ）に、タッチパネルの一例を示す。図１３（Ａ）は、タッチパネル４２１０の斜視図である。図１３（Ｂ）は、入力装置４２００の斜視概略図である。なお、明瞭化のため、代表的な構成要素のみを示している。

タッチパネル４２１０は、別々に作製された液晶表示装置と検知素子とを貼り合わせた構成である。

タッチパネル４２１０は、入力装置４２００と、液晶表示装置とを有し、これらが重ねて設けられている。

入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７、複数の配線４２３８及び複数の配線４２３９を有する。例えば、電極４２２７は配線４２３７又は配線４２３９と電気的に接続することができる。また、電極４２２８は配線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７及び複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７３ｂを設けることができる。

又は、液晶表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。

図１４は、図１２（Ｂ）中でＮ１－Ｎ２の鎖線で示した部位の断面図である。図１４に示す液晶表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図１４では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。

電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。

また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、トランジスタを複数有しており、図１４では、表示部２１５に含まれるトランジスタ４０１０、および走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。なお、図１４では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。

図１４では、トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が設けられている。

また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。

また、図１４に示す液晶表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。容量素子４０２０のそれぞれの電極は、絶縁層４１０３を介して重なっている。

一般に、液晶表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間、電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。

図１４は、表示素子として透過型液晶素子を用いた液晶表示装置の一例である。図１４において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。表示部２１５に設けられたトランジスタ４０１０は、液晶素子４０１３と電気的に接続されている。

第１の電極層４０３０、及び第２の電極層４０３１としては、可視光を透過する導電性材料を用いるのが好適である。当該導電性材料としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）から選ばれた一種以上を含む材料を用いることができる。具体的には、酸化インジウム、酸化錫インジウム（ＩＴＯ）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、ガリウムを含む酸化亜鉛等が挙げられる。なお、グラフェンを含む膜を用いることができる。グラフェンを含む膜は、例えば膜上に形成された酸化グラフェンを含む膜を還元して形成することができる。

液晶素子４０１３としては、例えば、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードが適用された液晶素子とすることができる。また、一般的に、液晶材料には、誘電率の異方性（Δε）が正であるポジ型の液晶材料と、負であるネガ型の液晶材料がある。本実施の形態に示す、液晶素子４０１３には、両者の材料を適用することができ、適用するモード及び設計に応じて最適な液晶材料を用いることができる。

本実施の形態に示す液晶表示装置では、ネガ型の液晶材料を用いることが好ましい。ネガ型液晶では、液晶分子の分極に由来するフレクソエレクトリック効果の影響を抑制でき、極性による透過率の差がほとんどない。したがって、液晶表示装置の使用者からフリッカーが視認されることを抑制できる。フレクソエレクトリック効果とは、主に分子形状に起因し、配向歪みにより分極が発生する現象である。ネガ型の液晶材料は、広がり変形や曲げ変形の配向歪みが生じにくい。

なお、ここでは液晶素子４０１３としてＦＦＳモードが適用された素子を用いたが、これに限られず様々なモードが適用された液晶素子を用いることができる。例えば、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＶＡ－ＩＰＳモード、ゲストホストモード等が適用された液晶素子を用いることができる。

また、本実施の形態に示す液晶表示装置にノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置を適用してもよい。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。

なお、液晶素子は、液晶の光学変調作用によって光の透過または非透過を制御する素子である。液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜め方向の電界を含む）によって制御される。液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

図１４では、縦電界方式の液晶素子を有する液晶表示装置の例を示したが、本発明の一態様には、横電界方式の液晶素子を有する液晶表示装置を適用することができる。横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性を示す。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良または破損を軽減することができる。

スペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。

また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライトユニット、サイドライトユニットなどを用いてもよい。また、上記バックライトユニット、およびサイドライトユニットとして、マイクロＬＥＤなどを用いても良い。図１４に図示された液晶表示装置の場合、例えば、第２の基板４００６の表面（着色層４１３１及び遮光層４１３２が設けられた面の反対側）と、第１の基板４００１の裏面（絶縁層４１０２が設けられた面の反対側）と、にそれぞれ偏光基板を設け、第１の基板４００１の裏面側に、偏光基板を介して、バックライトユニットを設けた構成とすればよい（図示しない。）。

図１４に示す液晶表示装置では、第２の基板４００６と第２の電極層４０３１の間に、遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。

遮光層４１３２として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層４１３２に、着色層４１３１の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層４１３１に用いる材料を含む膜と、他の色の光を透過する着色層４１３１に用いる材料を含む膜との積層構造を用いることができる。着色層４１３１と遮光層４１３２の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。

着色層４１３１に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。遮光層および着色層の形成方法は、前述した各層の形成方法と同様に行なえばよい。例えば、インクジェット法などで行なってもよい。

絶縁層４１３３としては、平坦化機能を有するオーバーコートであることが好ましい。絶縁層４１３３が平坦化機能を有することによって、それぞれの厚さが異なる着色層４１３１及び遮光層４１３２の形成面上に、平坦な絶縁膜を形成することができる。絶縁層４１３３が平坦化することによって、第２の電極層４０３１を平坦に形成することができるため、液晶層４００８の厚さのばらつきを低減することができる。このような絶縁層４１３３としては、アクリル樹脂などが挙げられる。

また、図１４に示す液晶表示装置は、絶縁層４１１１と絶縁層４１０２を有する。絶縁層４１１１と絶縁層４１０２として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０２でトランジスタを挟むことで、外部から半導体層への不純物の浸入を防ぐことができる。

また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることのできるトランジスタの一例について、図面を用いて説明する。

本発明の一態様の液晶表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタ等の様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。

〔ボトムゲート型トランジスタ〕
図１５（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ８１０の断面図である。図１５（Ａ１）において、トランジスタ８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層として機能できる。

また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７４２の一部と接して、絶縁層７２６上に電極７４４ａ及び電極７４４ｂを有する。電極７４４ａは、ソース電極又はドレイン電極の一方として機能できる。電極７４４ｂは、ソース電極又はドレイン電極の他方として機能できる。電極７４４ａの一部、及び電極７４４ｂの一部は、絶縁層７４１上に形成される。

絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１を設けることで、電極７４４ａ及び電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａ及び電極７４４ｂの形成時に、半導体層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。

また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂ及び絶縁層７４１上に絶縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。

半導体層７４２に酸化物半導体を用いる場合、電極７４４ａ及び電極７４４ｂの、少なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ^＋層）となる。したがって、当該領域はソース領域又はドレイン領域として機能することができる。半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。

半導体層７４２にソース領域及びドレイン領域が形成されることにより、電極７４４ａ及び電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧等の、トランジスタの電気特性を良好なものとすることができる。

半導体層７４２にシリコン等の半導体を用いる場合は、半導体層７４２と電極７４４ａの間、及び半導体層７４２と電極７４４ｂの間に、ｎ型半導体又はｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体又はｐ型半導体として機能する層は、トランジスタのソース領域又はドレイン領域として機能することができる。

絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、又は低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略することもできる。

図１５（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極７４６と同様の材料及び方法で形成することができる。

一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

電極７４６及び電極７２３は、どちらもゲート電極として機能することができる。よって、絶縁層７２６、絶縁層７４１、絶縁層７２８、及び絶縁層７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設けてもよい。

なお、電極７４６又は電極７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極７４６及び電極７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。

半導体層７４２を挟んで電極７４６及び電極７２３を設けることで、更には、電極７４６及び電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。

したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積が小さい液晶表示装置とすることができる。

また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気等に対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。

また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトする等の電気特性の劣化を防ぐことができる。

本発明の一態様によれば、信頼性の良好なトランジスタを備えた液晶表示装置が実現できる。

図１５（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタ８２０の断面図を示す。トランジスタ８２０は、トランジスタ８１０とほぼ同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異なる。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。

図１５（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２０と異なる。

絶縁層７４１を設けることで、電極７４４ａ及び電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａ及び電極７４４ｂの形成時に半導体層７４２の薄膜化を防ぐことができる。

また、トランジスタ８２０及びトランジスタ８２１は、トランジスタ８１０及びトランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。

図１５（Ｃ１）に示すトランジスタ８２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタである。トランジスタ８２５は、絶縁層７４１を用いずに電極７４４ａ及び電極７４４ｂを形成する。このため、電極７４４ａ及び電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。

図１５（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２５と異なる。

〔トップゲート型トランジスタ〕
図１６（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つである。電極７４４ａ及び電極７４４ｂは、絶縁層７２８及び絶縁層７２９に形成した開口部において半導体層７４２と電気的に接続する。

また図１６（Ａ３）に図示するように、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、絶縁層７２６を介さずに不純物７５５が導入された領域の不純物濃度よりも小さくなる。半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。

図１６（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３は、バックゲート電極として機能することができる。

また、図１６（Ｂ１）に示すトランジスタ８４４及び図１６（Ｂ２）に示すトランジスタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。また、図１６（Ｃ１）に示すトランジスタ８４６及び図１６（Ｃ２）に示すトランジスタ８４７のように、絶縁層７２６を残してもよい。

トランジスタ８４３乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、集積度の高く、かつ電気特性の良好なトランジスタを備えた液晶表示装置が実現できる。

〔トランジスタの積層〕
上記説明したボトムゲート型トランジスタおよびトップゲート型トランジスタは、積層して設けることができる。当該構成について、図１７（Ａ）、（Ｂ）を用いて説明する。

図１７（Ａ）に例示するトランジスタ８４４とトランジスタ８２５との積層構造では、トランジスタ８４４の上層にトランジスタ８２５を有する層を図示している。トランジスタ８４４が有する電極７４４ｂは、トランジスタ８２５のゲート電極として機能する電極を兼ねることができる。当該構成とすることで、小さいレイアウト面積で複数のトランジスタを効率よく配置することができるため、液晶表示装置の画素における開口率の向上を図ることができる。

また図１７（Ｂ）には、図１７（Ａ）とは異なる構成について図示する。図１７（Ｂ）に例示するトランジスタ８４４とトランジスタ８４５との積層構造では、トランジスタ８４４の上層にトランジスタ８４５を有する層を図示している。トランジスタ８４４が有する電極７４４ｂは、トランジスタ８４５のバックゲート電極として機能する電極を兼ねることができる。当該構成とすることで、小さいレイアウト面積で複数のトランジスタを効率よく配置することができるため、液晶表示装置の画素における開口率の向上を図ることができる。

本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態６）
本実施の形態では、上記実施の形態で例示した液晶表示装置に適用可能な半導体装置について説明する。以下で例示する半導体装置は、記憶装置として機能することができる。

本実施の形態では、酸化物半導体を用いた記憶装置の一例として、ＤＯＳＲＡＭ（登録商標）について説明する。なお、「ＤＯＳＲＡＭ」の名称は、Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙに由来する。ＤＯＳＲＡＭとは、メモリセルが、１Ｔ１Ｃ（１トランジスタ１容量）型セルであり、かつ書込みトランジスタが、酸化物半導体が適用されたトランジスタである記憶装置のことである。

図１８を用いて、ＤＯＳＲＡＭ１０００の積層構造例について説明する。ＤＯＳＲＡＭ１０００は、データの読み出しを行うセンスアンプ部１００２と、データを格納するセルアレイ部１００３とが積層されている。

図１８に示すように、センスアンプ部１００２には、ビット線ＢＬ、ＳｉトランジスタＴａ１０、Ｔａ１１が設けられている。ＳｉトランジスタＴａ１０、Ｔａ１１は、単結晶シリコンウエハに半導体層をもつ。ＳｉトランジスタＴａ１０、Ｔａ１１は、センスアンプを構成し、ビット線ＢＬに電気的に接続されている。

セルアレイ部１００３は複数のメモリセル１００１を有する。メモリセル１００１は、トランジスタＴｗ１及び容量素子Ｃ１を有する。セルアレイ部１００３において、２個のトランジスタＴｗ１は半導体層を共有する。半導体層とビット線ＢＬとは図示しない導電体により電気的に接続されている。

図１８に示すような積層構造は、トランジスタ群を有する回路を複数積層して構成される様々な半導体装置に適用できる。

図１８中の金属酸化物、絶縁体、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。

ここでは、トランジスタＴｗ１の半導体層は、金属酸化物（酸化物半導体）で構成されている。ここでは、半導体層が３層の金属酸化物層で構成されている例を示している。半導体層は、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物で構成されることが好ましい。

ここで、金属酸化物は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア濃度が増大し、低抵抗化する場合がある。例えば、金属酸化物を用いた半導体層を選択的に低抵抗化することで、半導体層にソース領域またはドレイン領域を設けることができる。

なお、金属酸化物を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定することができる。

特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。

選択的に低抵抗化した半導体層を有するトランジスタは、例えば、ダミーゲートを用いることで形成することができる。具体的には、半導体層上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記半導体層を低抵抗化する元素を添加するとよい。つまり、半導体層が、ダミーゲートと重畳していない領域に、当該元素が添加され、低抵抗化した領域が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。

導電体に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

絶縁体に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。

（実施の形態７）
本発明の一態様に係る液晶表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置又は画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機等が挙げられる。これら電子機器の具体例を図１９に示す。

図１９（Ａ）はテレビを示し、筐体９７１、表示部９７３、操作キー９７４、スピーカ９７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセンサが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の液晶表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。

図１９（Ｂ）は情報処理端末を示し、筐体９０１、表示部９０２、表示部９０３、センサ９０４等を有する。表示部９０２及び表示部９０３は一つの表示パネルから成り、可撓性を有する。また、筐体９０１も可撓性を有し、図示するように折り曲げて使用することができるほか、タブレット端末のように平板状にして使用することもできる。センサ９０４は筐体９０１の形状を感知することができ、例えば、筐体９０１が曲げられたときに表示部９０２及び表示部９０３の表示を切り替えることができる。表示部９０２及び表示部９０３に本発明の一態様の液晶表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。

図１９（Ｃ）はデジタルカメラを示し、筐体９６１、シャッターボタン９６２、マイク９６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９６９等を有する。表示部９６５に本発明の一態様の液晶表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。

図１９（Ｄ）はデジタルサイネージを示し、柱９２１の側面に大型の表示部９２２が取り付けられた構成を有する。表示部９２２に本発明の一態様の液晶表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。

図１９（Ｅ）は携帯電話機の一例を示し、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力する等のあらゆる操作は、指やスタイラス等で表示部９５２に触れることで行うことができる。また、筐体９５１及び表示部９５２は可撓性を有し、図示するように折り曲げて使用することができる。表示部９５２に本発明の一態様の液晶表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。

図１９（Ｆ）は携帯データ端末を示し、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。表示部９１２に本発明の一態様の液晶表示装置を用いることで、ソースドライバが出力可能なビット数以上の階調数での表示を行うことができる。

本実施の形態は、他の実施の形態等に記載した構成と適宜組み合わせて実施することが可能である。

本実施例では、回路シミュレーションを用いて、図１（Ｂ）に示す画素回路の構成での、信号Ｗ_１、Ｗ_２、信号ｄａｔａ＿１、およびｄａｔａ＿２の足し合わせによって得られる出力が所望の階調となるかについて確認した。

回路シミュレーションに用いたパラメータは以下の通りであり、トランジスタサイズはいずれのトランジスタもＬ（チャネル長）／Ｗ（チャネル幅）＝４μｍ／４μｍとした。また容量素子Ｃ１、Ｃ２の容量を５００ｆＦとし、容量素子Ｃ３の容量を１００ｆＦとした。液晶素子ＬＣは平行平板の容量素子に近似して容量を５０ｆＦとした。配線ＣＯＭ、ＴＣＯＭは０Ｖとした。信号Ｗ_１、信号Ｗ_２、信号ｄａｔａ＿１、および信号ｄａｔａ＿２の最小値は－５Ｖ、最大値は＋５Ｖとした。なお、回路シミュレーション用のソフトウェアにはＳＰＩＣＥを用いた。

図２０では、信号Ｗ_１、信号Ｗ_２、信号ｄａｔａ＿１、および信号ｄａｔａ＿２をそれぞれ変化させて複数の信号の足し合わせによって表現可能な階調（１０ｂｉｔ相当。０から１０２４まで。）に対して、液晶素子ＬＣに印加される電圧（Ｖｇ）がどのように変化するかを見積もったグラフである。また図２０では、オフセット電圧Ｖｒを－６Ｖ乃至６Ｖで２Ｖずつ変化させて、信号Ｗ_１、信号Ｗ_２、信号ｄａｔａ＿１、および信号ｄａｔａ＿２を変化させて、液晶素子ＬＣに印加される電圧（Ｖｌｃ）がどのように変化するかを見積もった。

以上の図２０に示すグラフから、図１（Ｂ）に図示する画素が図２および図３で説明した駆動方法で動作させることで、良好に階調表示ができることが確認できた。

Ｃ１：容量素子、Ｃ２：容量素子、Ｃ３：容量素子、ＤＬ＿１：配線、ＤＬ＿２：配線、ＤＬ＿３：配線、ＧＬ＿１：配線、ＧＬ＿２：配線、ＧＬ＿３：配線、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、ＭＥＭ１：メモリ回路、ＭＥＭ２：メモリ回路、１００：液晶表示装置、１１０：表示部、１３０：ゲートドライバ、１４０：ソースドライバ

Claims (4)

1. 第１のメモリ回路と、第２のメモリ回路と、液晶素子と、を有する画素を有し、
   前記第１のメモリ回路は、第１の容量素子を有し、
   前記第１の容量素子の一方の電極は、前記液晶素子の一方の電極と電気的に接続され、
   前記第２のメモリ回路は、第２の容量素子を有し、
   前記第２の容量素子の一方の電極は、前記液晶素子の一方の電極と電気的に接続され、
   前記第１のメモリ回路は、第１の信号に応じた電荷を保持する機能を有し、
   前記第２のメモリ回路は、第２の信号に応じた電荷を保持する機能を有し、
   前記第１の容量素子の他方の電極に第１の諧調数を有する第３の信号を与えること、および前記第２の容量素子の他方の電極に第２の諧調数を有する第４の信号を与えることで、前記液晶素子に前記第１の諧調数及び前記第２の諧調数以上の諧調数を有する画像信号に対応する画像を表示することができる、液晶表示装置。
2. 請求項１において、
   前記画素は、前記第１の信号または前記第２の信号を与える第１の配線と電気的に接続され、
   前記画素は、参照電圧または前記第３の信号を与える第２の配線と電気的に接続され、
   前記画素は、前記参照電圧または前記第４の信号を与える第３の配線と電気的に接続され、
   前記第１のトランジスタは、前記第２の配線と前記第１の容量素子の他方の電極との導通状態を制御する機能を有し、
   前記第２のトランジスタは、前記第１の配線と、前記第１の容量素子の一方の電極および前記第２の容量素子の一方の電極と、の導通状態を制御する機能を有し、
   前記第３のトランジスタは、前記第３の配線と前記第２の容量素子の他方の電極との導通状態を制御する機能を有する、液晶表示装置。
3. 請求項１または請求項２において、
   前記画素は、第３の容量素子を有し、
   前記第３の容量素子の一方の電極は、前記液晶素子の一方の電極と電気的に接続され、
   前記第３の容量素子の他方の電極は、共通電位を与える機能を有する第４の配線と電気的に接続される、液晶表示装置。
4. 請求項１乃至３のいずれか一項に記載の液晶表示装置と、カメラと、を有する電子機器。

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