JP7430980B2 - 表示装置および電子機器 - Google Patents

Description

本発明の一態様は、表示装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

基板上に形成された金属酸化物を用いてトランジスタを構成する技術が注目されている。例えば、酸化亜鉛またはＩｎ－Ｇａ－Ｚｎ系酸化物を用いたトランジスタを表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２に開示されている。

また、オフ電流が極めて低いトランジスタをメモリセルに用いる構成の記憶装置が特許文献３に開示されている。

特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１１９６７４号公報

表示装置では高解像度化が進み、８Ｋ４Ｋ（画素数：７６８０×４３２０）解像度またはそれ以上の解像度で表示を行うことができるハードウェアが開発されている。一方で、高解像度の画像データは膨大となるため、高解像度の表示装置を一般に普及させるためには、撮像装置、記憶装置、通信装置などの周辺技術を整える必要もある。

高解像度の画像データを生成する技術の一つとして、アップコンバート等の画像補正がある。画像補正を行うことで、低解像度の画像を疑似的に高解像度の画像に変換することができる。画像補正のためのデータ生成は表示装置の周辺機器で行われるが、元の画像データを取り扱う機器には、従来の技術を利用することができる。

ただし、画像補正を行う機器では、膨大な画像データを解析して新たな画像データを生成するため、回路規模や消費電力が大きくなる問題がある。また、リアルタイムでの処理が追いつかず、表示の遅延が生じることもある。

画像補正は、このような問題を有するが、例えば、画像補正に関わる機能を複数の機器に分散させることで、消費電力や遅延などの問題を緩和できる可能性がある。

また、表示装置では、画素が有するトランジスタの特性のばらつきが表示品位低下の一要因となる場合がある。トランジスタの特性ばらつきを補正する手段としては、画像データを画素に内蔵した回路で補正する内部補正と、画素ごとの補正値を取得し、補正済みの画像データを画素に供給する外部補正がある。

内部補正は、補正をフレームごとに行うことができるが、高解像度の表示装置では水平選択期間が短くなるため、補正期間を確保することが困難となる。また、外部補正は高解像度の表示装置に有効であるが、全ての画像データを対象として補正する必要があるため、外部機器への負担が大きくなる。理想的には補正なしで高解像度の表示装置を動作させることが好ましいが、トランジスタの特性ばらつきの抑制は極めて難度が高いため、新たな補正手段が望まれる。

したがって、本発明の一態様では、画像処理を行うことができる表示装置を提供することを目的の一つとする。または、アップコンバート動作が行える表示装置を提供することを目的の一つとする。または、画像データを補正することができる表示装置を提供することを目的の一つとする。

または、低消費電力の表示装置を提供することを目的の一つとする。または、信頼性の高い表示装置を提供することを目的の一つとする。または、新規な表示装置などを提供することを目的の一つとする。または、上記表示装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、画像処理を行うことができる表示装置に関する。または、画像データを補正することのできる表示装置に関する。

本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、表示素子と、を有し、第１のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１の容量素子の他方の電極は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、表示素子の一方の電極と電気的に接続されている表示装置である。

さらに第２の容量素子を有し、第２の容量素子の一方の電極は、表示素子の一方の電極と電気的に接続されていてもよい。

さらに第３のトランジスタを有し、第３のトランジスタのソースまたはドレインの一方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、表示素子の一方の電極と電気的に接続されていてもよい。

さらに第４のトランジスタを有し、第４のトランジスタのソースまたはドレインの一方は、表示素子の一方の電極と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、定電位を供給する配線と電気的に接続されていてもよい。

少なくとも第２のトランジスタおよび第３のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。

表示素子には液晶素子を用いることができる。

本発明の一態様を用いることで、画像処理を行うことができる表示装置を提供することができる。または、アップコンバート動作が行える表示装置を提供することができる。または、画像データを補正することができる表示装置を提供することができる。

または、低消費電力の表示装置を提供することができる。または、信頼性の高い表示装置を提供することができる。または、新規な表示装置などを提供することができる。または、上記表示装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。

画素回路を説明する図。 画素回路の動作を説明するタイミングチャート。 アップコンバートを説明する図。 画素回路を説明する図およびタイミングチャート。 画素回路を説明する図。 表示装置を説明するブロック図。 画素アレイを説明する図。 画素のシミュレーション結果を説明する図。 画素のシミュレーション結果を説明する図。 画素のシミュレーション結果を説明する図。 画素のシミュレーション結果を説明する図。 画素回路を説明する図および画素回路の動作を説明するタイミングチャート。 表示装置を説明する図。 タッチパネルを説明する図。 表示装置を説明する図。 トランジスタを説明する図。 トランジスタを説明する図。 ＤＯＳＲＡＭの構成例を示す断面図。 ニューラルネットワークの構成例を説明する図。 半導体装置の構成例を説明する図。 メモリセルの構成例を説明する図。 オフセット回路の構成例を説明する図。 半導体装置の動作を説明するタイミングチャート。 電子機器を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。

（実施の形態１）
本実施の形態では、本発明の一態様である表示装置について、図面を参照して説明する。

本発明の一態様は、画像データに補正データを付加するための機能を有する表示装置である。各画素には記憶ノードが設けられ、当該記憶ノードに所望の補正データが保持される。当該補正データは外部機器にて生成され、各画素に書き込まれる。

当該補正データは容量結合によって画像データに付加され、表示素子に供給される。したがって、表示素子では補正された画像を表示することができる。当該補正によって、画像のアップコンバートなどを行うことができる。または、画素が有するトランジスタの特性ばらつきに起因して低下する画像品位の補正を行うことができる。

図１は、本発明の一態様の表示装置に用いることができる画素１１ａを説明する図である。画素１１ａは、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、容量素子１０４と、容量素子１０５と、液晶素子１０６を有する。

トランジスタ１０１のソースまたはドレインの一方は、容量素子１０４の一方の電極と電気的に接続される。容量素子１０４の他方の電極は、トランジスタ１０２のソースまたはドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの一方は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１０３のソースまたはドレインの他方は、容量素子１０５の一方の電極と電気的に接続される。容量素子１０５の一方の電極は、液晶素子１０６の一方の電極と電気的に接続される。

ここで、容量素子１０４の他方の電極、トランジスタ１０２のソースまたはドレインの一方、およびトランジスタ１０３のソースまたはドレインの一方が接続された配線をノードＮＭとする。また、トランジスタ１０３のソースまたはドレインの他方、容量素子１０５の一方の電極、および液晶素子１０６の一方の電極が接続された配線をノードＮＡとする。

トランジスタ１０１のゲートは、配線１２２と電気的に接続される。トランジスタ１０２のゲートは、配線１２１と電気的に接続される。トランジスタ１０３のゲートは、配線１２６に電気的に接続される。トランジスタ１０１のソースまたはドレインの他方は、配線１２５と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、配線１２４と電気的に接続される。

容量素子１０５の他方の電極は、共通配線１３２と電気的に接続される。液晶素子１０６の他方の電極は、共通配線１３３と電気的に接続される。なお、共通配線１３２、１３３には任意の電位を供給することができ、それらは電気的に接続されていてもよい。

配線１２１、１２２、１２６は、トランジスタの動作を制御するための信号線としての機能を有することができる。配線１２５は、画像データを供給する信号線としての機能を有することができる。配線１２４は、ノードＮＭにデータを書き込むための信号線としての機能を有することができる。

ノードＮＭは記憶ノードであり、トランジスタ１０２を導通とし、トランジスタ１０３を非導通とすることで、配線１２４に供給された信号をノードＮＭに書き込むことができる。トランジスタ１０２およびトランジスタ１０３に極めてオフ電流の低いトランジスタを用いることで、ノードＮＭの電位を長時間保持することができる。当該トランジスタには、例えば、金属酸化物をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を用いることができる。

なお、画素が有するその他のトランジスタにＯＳトランジスタを適用してもよい。また、画素が有するトランジスタにＳｉをチャネル形成領域に有するトランジスタ（以下、Ｓｉトランジスタ）を適用してもよい。または、ＯＳトランジスタと、Ｓｉトランジスタの両方を用いてもよい。なお、上記Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（代表的には、低温ポリシリコンや単結晶シリコン）を有するトランジスタなどが挙げられる。

表示素子に反射型の液晶素子を用いる場合はシリコン基板を用いることができ、ＳｉトランジスタとＯＳトランジスタとが重なる領域を有するように形成することができる。したがって、トランジスタ数が比較的多くても画素密度を向上させることができる。

ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ－ＯＳまたはＣＡＣ－ＯＳなどを用いることができる。ＣＡＡＣ－ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ－ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。

ＯＳトランジスタはエネルギーギャップが大きいため、極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、信頼性の高い回路を形成することができる。また、Ｓｉトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもＯＳトランジスタでは生じにくい。

ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記される膜とすることができる。

半導体層を構成する酸化物半導体がＩｎ－Ｍ－Ｚｎ系酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層に含まれる金属元素の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。

非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。

以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。

ＣＡＣ－ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１－ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ－ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

また、ＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。

また、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

したがって、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ－ＯＳは、様々な半導体装置の構成材料として適している。

画素１１ａにおいて、ノードＮＭに書き込まれた補正データは、配線１２５から供給される画像データと容量結合され、ノードＮＡに出力することができる。なお、トランジスタ１０１は、画素を選択し、画像データを供給する機能を有することができる。トランジスタ１０３は、液晶素子１０６の動作を制御するスイッチとしての機能を有することができる。

例えば、配線１２４からノードＮＭに書き込まれた信号がトランジスタ１０２のしきい値電圧より大きい場合、画像データが書き込まれる前にトランジスタ１０２が導通し、液晶素子１０６が動作してしまうことがある。したがって、トランジスタ１０３を設け、ノードＮＭの電位が確定したのちにトランジスタ１０３を導通させ、液晶素子１０６を動作させることが好ましい。

すなわち、ノードＮＭに所望の補正データを格納しておけば、供給した画像データに当該補正データを付加することができる。なお、補正データは伝送経路上の要素によって減衰することがあるため、当該減衰を考慮して生成することが好ましい。

図２（Ａ）、（Ｂ）に示すタイミングチャートを用いて、画素１１ａの動作の詳細を説明する。なお、配線１２４に供給される補正データ（Ｖｐ）には正負の任意の信号を用いることができるが、ここでは正の信号が供給される場合を説明する。また、以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表す。

まず、図２（Ａ）を用いて補正データ（Ｖｐ）をノードＮＭに書き込む動作を説明する。なお、アップコンバートなどの画像データの補正を目的とする場合は、当該動作をフレーム毎に行うことが好ましい。

なお、ここでは電位の分配、結合または損失において、回路の構成や動作タイミングなどに起因する詳細な変化は勘案しない。また、容量結合による電位の変化は供給側と被供給側の容量比に依存するが、説明を明瞭にするため、ノードＮＭおよびノードＮＡの容量値は十分に小さい値に仮定する。

時刻Ｔ１に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｌ”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｈ”とすると、トランジスタ１０２およびトランジスタ１０３が導通し、ノードＮＡの電位は配線１２４の電位となる。このとき、配線１２４の電位をリセット電位（例えば０Ｖなどの基準電位）とすることで、液晶素子１０６の動作をリセットすることができる。

なお、時刻Ｔ１より前は、前フレームにおける液晶素子１０６の表示動作が行われている状態である。

時刻Ｔ２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０１が導通し、容量素子１０４の他方の電極の電位は“Ｌ”となる。当該動作は、後の容量結合動作を行うためのリセット動作である。

時刻Ｔ３に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｈ”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０２が導通し、配線１２４の電位（補正データ（Ｖｐ））がノードＮＭに書き込まれる。なお、配線１２４の電位は、時刻Ｔ２以降時刻Ｔ３以前に所望の値（補正データ（Ｖｐ））に定まっていることが好ましい。

時刻Ｔ４に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０２が非導通となり、ノードＮＭに補正データ（Ｖｐ）が保持される。

時刻Ｔ５に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０１が非導通となり、補正データ（Ｖｐ）の書き込み動作が終了する。

次に、図２（Ｂ）を用いて画像データ（Ｖｓ）の補正動作と、液晶素子１０６の表示動作を説明する。

時刻Ｔ１１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｌ”、配線１２６の電位を“Ｈ”とすると、トランジスタ１０３が導通し、ノードＮＡにノードＮＭの電位が分配される。なお、ノードＮＭに保持する補正データ（Ｖｐ）は、ノードＮＡへの分配を考慮して設定することが好ましい。

時刻Ｔ１２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“Ｌ”、配線１２６の電位を“Ｈ”とすると、トランジスタ１０１が導通し、容量素子１０４の容量結合によりノードＮＡの電位に配線１２５の電位が付加される。すなわち、ノードＮＡは、画像データ（Ｖｓ）に補正データ（Ｖｐ）が分配された電位が付加された電位（Ｖｓ＋Ｖｐ）’となる。なお、電位（Ｖｓ＋Ｖｐ）’には、配線間容量の容量結合による電位の変動なども含まれる。

時刻Ｔ１３に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｌ”、配線１２６の電位を“Ｈ”とすると、トランジスタ１０１が非導通となり、ノードＮＡに電位（Ｖｓ＋Ｖｐ）’が保持される。そして、当該電位に応じて液晶素子１０６で表示動作が行われる。

以上が画像データ（Ｖｓ）の補正動作と、液晶素子１０６の表示動作の説明である。なお、先に説明した補正データ（Ｖｐ）の書き込み動作と、画像データ（Ｖｓ）の入力動作は連続して行ってもよいが、全ての画素に補正データ（Ｖｐ）を書き込んだのちに画像データ（Ｖｓ）の入力動作を行うことが好ましい。詳細は後述するが、本発明の一態様では複数の画素に同じ画像データを同時に供給することができるため、先に全ての画素に補正データ（Ｖｐ）を書き込むことで動作速度を向上させることができる。

なお、アップコンバート等の動作を行わない場合は、画像データを配線１２４に供給し、トランジスタ１０２、１０３の導通、非導通を制御することで液晶素子１０６による表示動作を行ってもよい。このとき、トランジスタ１０１は常時非導通とすればよい。

上記画素１１ａの構成および動作は、画像のアップコンバートに有用である。画素１１ａを用いたアップコンバートについて、図３（Ａ）、（Ｂ）を用いて説明する。

例えば、８Ｋ４Ｋの表示装置の画素数は、４Ｋ２Ｋの表示装置の画素数（３８４０×２１６０）の４倍である。つまり、４Ｋ２Ｋの表示装置の１画素で表示する画像データを単純に８Ｋ４Ｋの表示装置で表示しようとすると、水平垂直方向の４画素で同じ画像データを表示することになる。

図３（Ａ）は、アップコンバート有無の画像を説明する図である。左から、元画像（画像データＳ１）が４Ｋ２Ｋ表示装置用の１画素に表示されている図、アップコンバート無しで画像データＳ１が８Ｋ４Ｋ表示装置用の４画素に表示されている図、アップコンバート有りで画像データＳ０乃至Ｓ２が８Ｋ４Ｋ表示装置用の４画素に表示されている図である。

図３（Ａ）に示すように、アップコンバート前では４画素全てにおいて、画像データＳ１が表示されることになるが、アップコンバート後ではそれぞれの画素に画像データＳ０乃至Ｓ２が適用され、解像度を向上することができる。

図３（Ｂ）は、画素１１ａにおけるアップコンバート動作を説明する図である。画素１１ａでは、前述したように画像データに任意の補正データを付加することができる。したがって、元画像である画像データＳ１は、そのまま各画素に供給する。

また、各画素には、補正データとしてＷ１乃至Ｗ３を供給する。ここで、Ｗ１乃至Ｗ３を生成する方法は限定されない。補正データの生成は、外部機器を用いてリアルタイムで行ってもよいし、記録媒体に保存されている補正データを読み出して画像データＳ１と同期させてもよい。

そして、前述した画素１１ａの動作を行うことにより各画像データに各補正データが付加され、新しい画像データＳ０乃至Ｓ２が生成される。したがって、元の画像データをアップコンバートした表示を行うことができる。

従来の外部補正によるアップコンバートでは、新しい画像データそのものを生成するため、外部機器の負荷が大きかった。一方で、上述した本発明の一態様では、供給する画像データは変化させず、補正データを供給した画素で新たな画像データを生成するため、外部機器の負担を小さくすることができる。また、新たな画像データを画素で生成するための動作は少ないステップで行うことができ、画素数が多く水平期間の短い表示装置でも対応することができる。

また、本発明の一態様の画素は、図４（Ａ）に示す画素１１ｂの構成とすることもできる。画素１１ｂは、画素１１ａからトランジスタ１０３および配線１２６を省いた構成である。

画素１１ａにおけるトランジスタ１０３は、補正データ（Ｖｐ）の供給によって液晶素子１０６を不用意に動作させないためのスイッチであるが、液晶素子１０６が動作しても視認を防止することができれば、トランジスタ１０３を省くことができる。例えば、補正データ（Ｖｐ）の供給時にバックライトを消灯するなどの動作を併用すればよい。

また、図４（Ｂ）に示す画素１１ｂ’のように、容量素子１０５を省いた構成としてもよい。前述したように、ノードＮＭと接続するトランジスタにＯＳトランジスタを用いることができる。ＯＳトランジスタはリーク電流が極めて小さいため、保持容量として機能する容量素子１０５を省いても画像データを比較的長時間保持することができる。

また、当該構成は、フィールドシーケンシャル駆動など、フレーム周波数が高く、画像データの保持期間が比較的短い場合にも有効である。容量素子１０５を省くことで開口率を向上させることができる。または、画素の透過率を向上させることができる。なお、容量素子１０５を省いた構成は、本明細書に示すその他の画素回路の構成に適用してもよい。

図４（Ｃ）、（Ｄ）を用いて画像データ（Ｖｓ）の補正動作と、液晶素子１０６の表示動作を説明する。

時刻Ｔ１に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｌ”、配線１２５の電位を“Ｌ”とすると、トランジスタ１０２が導通し、ノードＮＡの電位は配線１２４の電位となる。このとき、配線１２４の電位をリセット電位（例えば“Ｌ”）とすることで、液晶素子１０６の動作をリセットすることができる。

なお、時刻Ｔ１より前は、前フレームにおける液晶素子１０６の表示動作が行われている状態である。

時刻Ｔ２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“Ｖｐ”、配線１２５の電位を“Ｌ”とすると、トランジスタ１０１が導通し、容量素子１０４の他方の電極の電位は“Ｌ”となる。当該動作は、後の容量結合動作を行うためのリセット動作である。

時刻Ｔ３に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“Ｖｐ”、配線１２５の電位を“Ｌ”とすると、ノードＮＡに配線１２４の電位（補正データ（Ｖｐ））が書き込まれる。

時刻Ｔ４に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“Ｖｐ”、配線１２５の電位を“Ｌ”とすると、トランジスタ１０２が非導通となり、ノードＮＡに補正データ（Ｖｐ）が保持される。

時刻Ｔ５に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２５の電位を“Ｌ”とすると、トランジスタ１０１が非導通となり、補正データ（Ｖｐ）の書き込み動作が終了する。

次に、画像データ（Ｖｓ）の補正動作と、液晶素子１０６の表示動作を説明する。なお、配線１２５には、適切なタイミングで所望の電位が供給されていることとする。

時刻Ｔ１１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“Ｌ”とすると、トランジスタ１０１が導通し、容量素子１０４の容量結合によりノードＮＡの電位に配線１２５の電位が付加される。すなわち、ノードＮＡは、画像データ（Ｖｓ）に補正データ（Ｖｐ）が付加された電位（Ｖｓ＋Ｖｐ）’となる。なお、電位（Ｖｓ＋Ｖｐ）’には、配線間容量の容量結合による電位の変動なども含まれる。

時刻Ｔ１２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｌ”とすると、トランジスタ１０１が非導通となり、ノードＮＡに電位（Ｖｓ＋Ｖｐ）’が保持される。そして、当該電位に応じて液晶素子１０６で表示動作が行われる。

また、本発明の一態様の画素は、図５（Ａ）に示す画素１１ｃの構成とすることもできる。画素１１ｃは、画素１１ａにトランジスタ１０７および配線１３０を付加した構成である。

画素１１ｃでは配線１３０にリセット電位を供給し、トランジスタ１０７を導通させることにより液晶素子１０６のリセット動作を行うことができる。当該構成とすることで、ノードＮＭとノードＮＡの電位の書き換え動作を独立に制御することができ、液晶素子１０６による表示動作期間を長くすることができる。

また、画像補正の動作を行わない場合は、配線１３０から画像データを供給し、トランジスタ１０７の導通、非導通を制御することで液晶素子１０６による表示動作を行ってもよい。このとき、トランジスタ１０３を常時非導通としておけばよい。

また、本発明の一態様の画素は、図５（Ｂ）に示す画素１１ｄの構成とすることもできる。画素１１ｄは、それぞれのトランジスタにバックゲートを設けた構成を有する。当該バックゲートはフロントゲートと電気的に接続されており、オン電流を高める効果を有する。また、バックゲートにフロントゲートと異なる定電位を供給できる構成としてもよい。当該構成とすることで、トランジスタのしきい値電圧を制御することができる。なお、図５（Ｂ）においては、全てのトランジスタにバックゲートを設けた構成を図示しているが、バックゲートが設けられないトランジスタを有していてもよい。また、トランジスタがバックゲートを有する構成は、本実施の形態における他の画素回路にも有効である。

また、本発明の一態様の表示装置に用いられる液晶素子１０６は、焼き付き防止のためにフレーム毎に極性を反転する交流駆動を行うことが好ましい。例えば、連続するフレームで同一の画像を表示する場合、表１または表２に示すような動作を行えばよい。なお、表中に示すａ、ｂは特定の電位を表している。

表１は、第Ｎフレーム（Ｎは１以上の整数）で正極性の信号を用いた動作を行う場合の例である。第Ｎ＋１フレームでは、モードＡ、ＢまたはＣで示す負極性の信号を用いた動作を行い、第ＮフレームとノードＮＡの電位の絶対値が同等になるように補正データ（Ｖｐ）および／または画像データ（Ｖｓ）を調整して供給すればよい。表２は、第Ｎフレームで負極性の信号を用いた動作を行う場合の例であり、第Ｎ＋１フレームでは、第ＮフレームとノードＮＡの電位の絶対値が同等になるように動作させればよい。なお、当該動作において、コモン電位は変化させず一定とする。

なお、モードＢで動作させる場合は、画像データ（Ｖｓ）を調整するため、静止画などではフレーム間で補正データ（Ｖｐ）の書き換えを行わずに表示させることができる。

図６（Ａ）乃至（Ｃ）は、画素１１ａ、画素１１ｂまたは画素１１ｃを適用することができる表示装置のブロック図である。以下に各表示装置について説明する。なお、図面間で重複する要素の説明は省略する。

図６（Ａ）は、画素１１がマトリクス状に設けられた画素アレイと、ロードライバ１２と、カラムドライバ１３と、回路１４と、回路１５を有する表示装置の例である。ロードライバ１２には、配線１２１、１２２、１２６などが電気的に接続される。カラムドライバ１３には、配線１２４、１２５などが電気的に接続される。画素１１としては、画素１１ａまたは画素１１ｂを適用することができる。

ロードライバ１２およびカラムドライバ１３には、例えばシフトレジスタ回路を用いることができる。回路１４は、補正データを生成する機能を有する。なお、回路１４は、補正データを生成するための外部機器ということもできる。また、回路１５は、液晶素子１０６の動作をリセットするためのリセット電位Ｓｒをカラムドライバ１３に供給することができる。

回路１４には、図３（Ａ）、（Ｂ）の説明における画像データＳ１が入力され、画像データＳ１および生成された補正データＷがカラムドライバ１３に出力される。なお、画像データＳ１は、回路１４を介さずにカラムドライバ１３に入力されてもよい。

また、回路１４は、ニューラルネットワークを有していてもよい。例えば、膨大な画像を教師データとして学習したディープニューラルネットワークを用いることで、精度の高い補正データＷを生成することができる。

また、図６（Ｂ）は、画素１１ｃがマトリクス状に設けられた画素アレイと、ロードライバ１２と、カラムドライバ１３と、回路１４と、回路１５を有する表示装置の例である。回路１５は、リセット電位Ｓｒを配線１３０に供給することができる。

また、図６（Ｃ）は、画素１１ｃがマトリクス状に設けられた画素アレイと、ロードライバ１２と、カラムドライバ１３と、カラムドライバ１７と、回路１４と、回路１５を有する表示装置の例である。カラムドライバ１７には、配線１３０が電気的に接続される。

カラムドライバ１７には、例えばシフトレジスタ回路を用いることができる。回路１５は、リセット電位Ｓｒをカラムドライバ１７に供給することができる。また、画像補正の動作を行わない場合は、画像データＳｘをカラムドライバ１７に供給して、液晶素子１０６の表示動作を行うことができる。

なお、図６（Ａ）乃至（Ｃ）では、回路１４および回路１５を有する構成を例示したが、一つの回路で両者の機能を有する構成であってもよい。

本発明の一態様の表示装置は、図３（Ａ）、（Ｂ）で説明したように画素においてアップコンバートした画像を生成することができる構成である。したがって、画素に供給する画像データは解像度の低い画像データであり、複数の画素に同じ画像データを供給することになる。図３（Ａ）、（Ｂ）に示す例では、水平垂直方向の４画素に同じ画像データを供給する。この場合、各画素に接続される信号線のそれぞれに同じ画像データを供給してもよいが、同じ画像データを供給する信号線同士を電気的に接続することで、画像データの書き込み動作を高速化することができる。

図７は、カラー表示が行える表示装置の画素アレイの一部を示す図であり、同じ画像データを供給する信号線同士がスイッチを介して電気的に接続することができる構成を表している。一般的にカラー表示が行える表示装置の画素は、Ｒ（赤）、Ｇ（緑）Ｂ（青）のそれぞれの色を発する副画素の組み合わせを有する。図７では、水平方向に並ぶＲ、Ｇ、Ｂの３つの副画素が一つの画素を構成することになり、水平垂直方向の４画素を表している。

ここで、図３（Ａ）、（Ｂ）で説明したように、水平垂直方向の４画素には同じ画像データが入力される。図７においては、副画素Ｒ１乃至Ｒ４に同じ画像データが入力されることになる。例えば、副画素Ｒ１乃至Ｒ４のそれぞれに接続され、信号線として機能する配線１２５［１］、１２５［４］に同じ画像データを供給し、走査線として機能する配線１２２［１］、１２２［２］に順次信号を入力することで４つの副画素に同じ画像データを入力することができる。ただし、当該方法は、効率的とはいえない。

本発明の一態様では、信号線間に設けられたスイッチによって二つの信号線を導通させること、および走査線間に設けられたスイッチによって二つの走査線を導通させることにより４副画素の同時書き込みを可能にする。

図７に示すように、配線１２５［１］と１２５［４］との間に設けられたスイッチ１４１を導通させることで、配線１２５［１］または１２５［４］の一方に供給された画像データを副画素Ｒ１および副画素Ｒ２に同時に書き込むことができる。このとき、配線１２２［１］と配線１２２［２］との間に設けられたスイッチ１４４を導通させておくことで、副画素Ｒ３および副画素Ｒ４も同時に書き込むことができる。すなわち、４副画素の同時書き込みが可能となる。

同様に配線１２５［２］と１２５［５］との間に設けられたスイッチ１４２、および配線１２５［３］と１２５［６］との間に設けられたスイッチ１４３を必要に応じて導通させることで、他の色の４つの副画素においても４副画素の同時書き込みが可能となる。スイッチ１４１乃至１４４としては、例えば、トランジスタを用いることができる。

４副画素の同時書き込みが行えることで、書き込み時間を短縮することができ、フレーム周波数を高めることもできる。

次に、図１に示す画素１１ａおよび図４（Ａ）に示す画素１１ｂのシミュレーション結果を説明する。共通のパラメータは以下の通りであり、トランジスタサイズは全てＬ／Ｗ＝４μｍ／４μｍ、容量素子１０４の容量値１００ｆＦ、容量素子１０５の容量値５０ｆＦ、液晶素子１０６の容量値２０ｆＦ、共通配線１３２、１３３の電位はともに０Ｖとした。なお、回路シミュレーションソフトウェアにはＳＰＩＣＥを用いた。

図８（Ａ）乃至（Ｃ）は、画素１１ａのシミュレーションの動作パラメータを説明する図である。縦軸は各配線の電位、横軸は図２のタイミングチャートに準じた時刻を表している。

図８（Ａ）は、トランジスタのゲートに接続された配線の電位を示す図であり、時刻Ｔ２乃至Ｔ５は、補正データ（Ｖｐ）の書き込み動作に相当する。時刻Ｔ１１乃至Ｔ１３は、補正データ（Ｖｐ）に画像データ（Ｖｓ）を付加する動作に相当する。

図８（Ｂ）は、補正データ（Ｖｐ）を供給する配線１２４の電位を示す図であり、ここでは、Ｖｐ＝８Ｖとする。なお、補正データ（Ｖｐ）は、時刻Ｔ２乃至Ｔ５の間に配線１２４に供給されればよい。

図８（Ｃ）は、画像データ（Ｖｓ）を供給する配線１２５の電位を示す図であり、ここでは、１Ｖ乃至８Ｖまで１Ｖ毎に変化させた条件を用いる。なお、補正データ（Ｖｐ）の書き込み時に配線１２５には電位“Ｌ”として１Ｖが供給される。

図８（Ｄ）は、上記動作パラメータを適用したときのノードＮＡの電位の変化を示すシミュレーション結果である。時刻Ｔ１３以降に示される電位がノードＮＡに印加される電位であり、画像データ（Ｖｓ）よりも高い電位となっていることがわかる。ただし、前述したように補正データ（Ｖｐ）がノードＮＭからノードＮＡに分配されるときの電位低下や、容量結合時の容量比の影響、配線間容量の影響などを受けるため、ノードＮＡの電位が所望の電位とならない場合がある。

図９（Ａ）は、上述したパラメータにおける画像データ（Ｖｓ）とノードＮＡの電位との関係を示す図である。丸印（○）は、補正データ（Ｖｐ）として８Ｖを入力したときのシミュレーション結果である。なお、Ｖｒｅｆ（書き込み時の配線１２５の電位）は１Ｖであり、Ｖｐ－Ｖｒｅｆ＝７Ｖである。三角印（△）は、ノードＮＡに直接補正データ（Ｖｐ）が書き込まれた場合のシミュレーション結果である。このように、両者にはやや大きい乖離があり、設計や動作条件に制限がある場合は補正が十分にできない場合がある。

図９（Ｂ）は、図９（Ａ）の結果を顧み、予め補正データ（Ｖｐ）に損失分の電位を上乗せすることで上記乖離を抑えることができるか否かを検証したシミュレーション結果である。上述したパラメータにおいては、＋５．６Ｖ分の電位を補正データ（Ｖｐ）に上乗せすることで、ノードＮＡの電位を所望の値とすることができる。

図９（Ｃ）は、同様の目的で、容量素子１０４の容量値を１００ｆＦから３００ｆＦに変更した場合のシミュレーション結果である。画像データ（Ｖｓ）の電位が低いときにやや乖離があるが、ノードＮＡの電位をほぼ所望の値とすることができる。

すなわち、補正データ（Ｖｐ）または容量素子１０４の容量値を適切な値とすることで、ノードＮＡの電位を所望の値とすることができることがわかる。

図１０（Ａ）乃至（Ｃ）は、画素１１ｂのシミュレーションの動作パラメータを説明する図である。縦軸は各配線の電位、横軸は図４（Ｃ）、（Ｄ）のタイミングチャートに準じた時刻を表している。画素１１ｂではトランジスタ１０３が省かれているため、図１０（Ａ）に配線１２６の信号が示されていない。図１０（Ｂ）、（Ｃ）は、図８（Ｂ）、（Ｃ）と同一である。

図１０（Ｄ）は、上記動作パラメータを適用したときのノードＮＡの電位の変化を示すシミュレーション結果である。また、図１１は、上述したパラメータにおける画像データ（Ｖｓ）とノードＮＡの電位との関係を示す図である。画素１１ｂでは、補正データ（Ｖｐ）の分配による電位低下の影響を受けないため、前述した補正データ（Ｖｐ）の上乗せは不要である。また、容量素子１０４の容量値を小さくすることができるため、設計の自由度を向上させることができる。

また、本発明の一態様の表示装置には、図１２（Ａ）に示す画素１１ｅの構成を用いてもよい。画素１１ｅは、図５（Ａ）に示す画素１１ｃにトランジスタ１１２を付加した構成である。トランジスタ１１２には、他のトランジスタと同様に、例えば、ＯＳトランジスタを用いることができる。

トランジスタ１１２のゲートは、トランジスタ１０２のソースまたはドレインの一方および容量素子１０４の他方の電極と電気的に接続される。トランジスタ１１２のソースまたはドレインの一方は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トランジスタ１１２のソースまたはドレインの他方は、電源線１３１（高電位）と電気的に接続される。

画素１１ｅでは、容量素子１０４の他方の電極、トランジスタ１０２のソースまたはドレインの一方、およびトランジスタ１１２のゲートが接続された配線をノードＮＭとする。

画素１１ｅに電気的に接続された配線１３０は、画像データをリセットするための定電位（低電位）を供給する信号線としての機能を有することができる。また、配線１２４は、ノードＮＭにデータを書き込むための信号線としての機能を有することができる。

画素１１ｅにおいて、ノードＮＭに書き込まれたデータは、配線１２５から供給される画像データと容量結合され、ノードＮＡに出力することができる。

すなわち、ノードＮＭに所望の補正データを格納しておけば、供給した画像データに当該補正データを付加することができる。なお、補正データは伝送経路上の要素によって減衰することがあるため、当該減衰を考慮して生成することが好ましい。

図１２（Ｂ）、（Ｃ）に示すタイミングチャートを用いて、画素１１ｅの動作の詳細を説明する。なお、配線１２４に供給される補正データ（Ｖｐ）は正負の任意の信号を用いることができるが、ここでは正の信号が供給される場合を説明する。また、配線１３０にはリセット電位（低電位）が供給される。また、以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表す。

まず、図１２（Ｂ）を用いて補正データ（Ｖｐ）をノードＮＭに書き込む動作を説明する。なお、画像補正を目的とする場合は、通常は当該動作をフレーム毎に行うことが好ましい。

時刻Ｔ１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０１が導通し、容量素子１０４の一方の電極の電位は“Ｌ”となる。当該動作は、後の容量結合動作を行うためのリセット動作である。

時刻Ｔ２に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｈ”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０２が導通し、配線１２４の電位（補正データ（Ｖｐ））がノードＮＭに書き込まれる。

また、時刻Ｔ２より前は、前フレームにおける液晶素子１０６の表示動作が行われているが、トランジスタ１０７を導通させることによってノードＮＡの電位をリセット電位とし、液晶素子１０６の表示動作をリセットする。

時刻Ｔ３に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０２が非導通となり、ノードＮＭに補正データ（Ｖｐ）が保持される。

時刻Ｔ４に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２５の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０１が非導通となり、補正データ（Ｖｐ）の書き込み動作が終了する。

次に、図１２（Ｃ）を用いて画像データ（Ｖｓ）の補正動作と、液晶素子１０６の表示動作を説明する。

時刻Ｔ１１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２４の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０１が導通し、容量素子１０４の容量結合によりノードＮＭの電位に配線１２５の電位が付加される。すなわち、ノードＮＭは、画像データ（Ｖｓ）に補正データ（Ｖｐ）が付加された電位（Ｖｓ＋Ｖｐ）となる。

時刻Ｔ１２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０１が非導通となり、ノードＮＭの電位がＶｓ＋Ｖｐに確定される。

時刻Ｔ１３に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２４の電位を“Ｌ”、配線１２６の電位を“Ｈ”とすると、トランジスタ１０３が導通し、ノードＮＡの電位はＶｓ＋Ｖｐとなり、液晶素子１０６で表示動作が行われる。なお、厳密にはノードＮＡの電位は、Ｖｓ＋Ｖｐからトランジスタ１１２のしきい値電圧（Ｖ_ｔｈ）分だけ低い値となるが、ここではＶ_ｔｈは十分に小さく無視できる値とする。

以上が画像データ（Ｖｓ）の補正動作と、液晶素子１０６の表示動作の説明である。なお、先に説明した補正データ（Ｖｐ）の書き込み動作と、画像データ（Ｖｓ）の入力動作は連続して行ってもよいが、全ての画素に補正データ（Ｖｐ）を書き込んだのちに画像データ（Ｖｓ）の入力動作を行うことが好ましい。前述の通り、本発明の一態様では複数の画素に同じ画像データを同時に供給することができるため、先に全ての画素に補正データ（Ｖｐ）を書き込むことで動作速度を向上させることができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、液晶素子を用いた表示装置の構成例について説明する。なお、本実施の形態においては、実施の形態１で説明した補正に関する動作および機能の説明は省略する。

図１３（Ａ）乃至（Ｃ）は、本発明の一態様を用いることのできる表示装置の構成を示す図である。

図１３（Ａ）において、第１の基板４００１上に設けられた表示部２１５を囲むようにして、シール材４００５が設けられ、表示部２１５がシール材４００５および第２の基板４００６によって封止されている。

表示部２１５には、実施の形態１に示した画素を有する画素アレイが設けられる。

図１３（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２３２ａ、および共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶半導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、実施の形態１に示したカラムドライバの機能を有する。走査線駆動回路２２１ａは、実施の形態１に示したロードライバの機能を有する。共通線駆動回路２４１ａは、実施の形態１に示した共通配線に規定の電位を供給する機能を有する。

走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、および信号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８を介して供給される。

走査線駆動回路２２１ａおよび共通線駆動回路２４１ａが有する集積回路４０４２は、表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像データを供給する機能を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。

なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法などを用いることができる。

図１３（Ｂ）は、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部または全体を表示部２１５と同じ基板上に一体形成して、システムオンパネルを形成することができる。

図１３（Ｂ）では、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａを、表示部２１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。

また、図１３（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。

また、図１３（Ｂ）では、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部を別途形成して実装しても良い。また、図１３（Ｃ）に示すように、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを表示部２１５と同じ基板上に形成してもよい。

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。

また第１の基板上に設けられた表示部および走査線駆動回路は、トランジスタを複数有している。

周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。

また、第２の基板４００６上には入力装置４２００を設けることができる。図１３（Ａ）、（Ｂ）に示す表示装置に入力装置４２００を設けた構成はタッチパネルとして機能させることができる。

本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。指やスタイラスなどの被検知体の近接または接触を検知することのできる様々なセンサを、検知素子として適用することができる。

センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。

本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する。

静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検知が可能となるため好ましい。

本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせる構成、表示素子を支持する基板および対向基板の一方または双方に検知素子を構成する電極等を設ける構成等、様々な構成を適用することができる。

図１４（Ａ）、（Ｂ）に、タッチパネルの一例を示す。図１４（Ａ）は、タッチパネル４２１０の斜視図である。図１４（Ｂ）は、入力装置４２００の斜視概略図である。なお、明瞭化のため、代表的な構成要素のみを示している。

タッチパネル４２１０は、別々に作製された表示装置と検知素子とを貼り合わせた構成である。

タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設けられている。

入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７、複数の配線４２３８および複数の配線４２３９を有する。例えば、電極４２２７は配線４２３７または配線４２３９と電気的に接続することができる。また、電極４２２８は配線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７および複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７３ｂを設けることができる。

または、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。

図１５は、図１３（Ｂ）中でＮ１－Ｎ２の鎖線で示した部位の断面図である。図１５に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図１５では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。

電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。

また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、トランジスタを複数有しており、図１５では、表示部２１５に含まれるトランジスタ４０１０、および走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。なお、図１５では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。

図１５では、トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が設けられている。

また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。

また、図１５に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。これらの電極は、絶縁層４１０３を介して重なっている。

一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。

表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図１５は、表示素子として液晶素子を用いた液晶表示装置の一例である。図１５において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。

液晶素子４０１３として、様々なモードが適用された液晶素子を用いることができる。例えば、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＶＡ－ＩＰＳモード、ゲストホストモード等が適用された液晶素子を用いることができる。

また、本実施の形態に示す液晶表示装置にノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置を適用してもよい。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。

なお、液晶素子は、液晶の光学変調作用によって光の透過または非透過を制御する素子である。液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜め方向の電界を含む）によって制御される。液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

図１５では、縦電界方式の液晶素子を有する液晶表示装置の例を示したが、横電界方式の液晶素子を有する液晶表示装置に、本発明の一態様を適用することができる。横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性を示す。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良または破損を軽減することができる。

またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いても良い。

また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。また、上記バックライト、およびサイドライトとして、マイクロＬＥＤなどを用いても良い。

図１５に示す表示装置では、第２の基板４００６と第２の電極層４０３１の間に、遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。

遮光層４１３２として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層４１３２は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層４１３２に、着色層４１３１の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層４１３１に用いる材料を含む膜と、他の色の光を透過する着色層４１３１に用いる材料を含む膜との積層構造を用いることができる。着色層４１３１と遮光層４１３２の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。

着色層４１３１に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。遮光層４１３２および着色層４１３１の形成方法は、前述した各層の形成方法と同様に行なえばよい。例えば、インクジェット法などで行なってもよい。

また、図１５に示す表示装置は、絶縁層４１１１と絶縁層４１０４を有する。絶縁層４１１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０４でトランジスタの半導体層を挟むことで、外部からの不純物の浸入を防ぐことができる。

また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることのできるトランジスタの一例について、図面を用いて説明する。

本発明の一態様の表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。

〔ボトムゲート型トランジスタ〕
図１６（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ８１０の断面図である。図１６（Ａ１）において、トランジスタ８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層として機能できる。

また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７４２の一部と接して、絶縁層７２６上に電極７４４ａおよび電極７４４ｂを有する。電極７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極７４４ｂは、ソース電極またはドレイン電極の他方として機能できる。電極７４４ａの一部、および電極７４４ｂの一部は、絶縁層７４１上に形成される。

絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に、半導体層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。

また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂおよび絶縁層７４１上に絶縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。

半導体層７４２に酸化物半導体を用いる場合、電極７４４ａおよび電極７４４ｂの、少なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ^＋層）となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。

半導体層７４２にソース領域およびドレイン領域が形成されることにより、電極７４４ａおよび電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。

半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４ａの間、および半導体層７４２と電極７４４ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。

絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略することもできる。

図１６（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極７４６と同様の材料および方法で形成することができる。

一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

電極７４６および電極７２３は、どちらもゲート電極として機能することができる。よって、絶縁層７２６、絶縁層７２８、および絶縁層７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設けてもよい。

なお、電極７４６または電極７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極７４６および電極７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。

半導体層７４２を挟んで電極７４６および電極７２３を設けることで、更には、電極７４６および電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ８１１のオン電流が大きくなる共に、電界効果移動度が高くなる。

したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。

また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。

また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。

本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。

図１６（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタ８２０の断面図を示す。トランジスタ８２０は、トランジスタ８１０とほぼ同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異なる。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。

図１６（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２０と異なる。

絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に半導体層７４２の薄膜化を防ぐことができる。

また、トランジスタ８２０およびトランジスタ８２１は、トランジスタ８１０およびトランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。

図１６（Ｃ１）に示すトランジスタ８２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタである。トランジスタ８２５は、絶縁層７４１を用いずに電極７４４ａおよび電極７４４ｂを形成する。このため、電極７４４ａおよび電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。

図１６（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２５と異なる。

〔トップゲート型トランジスタ〕
図１７（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つである。電極７４４ａおよび電極７４４ｂは、絶縁層７２８および絶縁層７２９に形成した開口部において半導体層７４２と電気的に接続する。

また、図１７（Ａ３）に示すように、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。不純物７５５を半導体層７４２に導入する際に、半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、絶縁層７２６を介さずに不純物７５５が導入された領域よりも小さくなる。よって、半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。

図１７（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３は、バックゲート電極として機能することができる。

また、図１７（Ｂ１）に示すトランジスタ８４４および図１７（Ｂ２）に示すトランジスタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。また、図１７（Ｃ１）に示すトランジスタ８４６および図１７（Ｃ２）に示すトランジスタ８４７のように、絶縁層７２６を残してもよい。

トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、上記実施の形態で例示したロードライバ１２、カラムドライバ１３、１７、回路１４、１５などに適用可能な半導体装置について説明する。以下で例示する半導体装置は、記憶装置として機能することができる。

本実施の形態では、酸化物半導体を用いた記憶装置の一例として、ＤＯＳＲＡＭ（登録商標）について説明する。なお、「ＤＯＳＲＡＭ」の名称は、Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙに由来する。ＤＯＳＲＡＭとは、メモリセルが、１Ｔ１Ｃ（１トランジスタ１容量）型セルであり、かつ書込みトランジスタが、酸化物半導体が適用されたトランジスタである記憶装置のことである。

図１８を用いて、ＤＯＳＲＡＭ１０００の積層構造例について説明する。ＤＯＳＲＡＭ１０００は、データの読み出しを行うセンスアンプ部１００２と、データを格納するセルアレイ部１００３とが積層されている。

図１８に示すように、センスアンプ部１００２には、ビット線ＢＬ、ＳｉトランジスタＴａ１０、Ｔａ１１が設けられている。ＳｉトランジスタＴａ１０、Ｔａ１１は、単結晶シリコンウエハに半導体層をもつ。ＳｉトランジスタＴａ１０、Ｔａ１１は、センスアンプを構成し、ビット線ＢＬに電気的に接続されている。

セルアレイ部１００３は複数のメモリセル１００１を有する。メモリセル１００１は、トランジスタＴｗ１及び容量素子Ｃ１を有する。セルアレイ部１００３において、２個のトランジスタＴｗ１は半導体層を共有する。半導体層とビット線ＢＬとは図示しない導電体により電気的に接続されている。

図１８に示すような積層構造は、トランジスタ群を有する回路を複数積層して構成される様々な半導体装置に適用できる。

図１８中の金属酸化物、絶縁体、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。

ここでは、トランジスタＴｗ１の半導体層は、金属酸化物（酸化物半導体）で構成されている。ここでは、半導体層が３層の金属酸化物層で構成されている例を示している。半導体層は、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物で構成されることが好ましい。

ここで、金属酸化物は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア密度が増大し、低抵抗化する場合がある。例えば、金属酸化物を用いた半導体層を選択的に低抵抗化することで、半導体層にソース領域またはドレイン領域を設けることができる。

なお、金属酸化物を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定することができる。

特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。

選択的に低抵抗化した半導体層を有するトランジスタは、例えば、ダミーゲートを用いることで形成することができる。具体的には、半導体層上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記半導体層を低抵抗化する元素を添加するとよい。つまり、半導体層が、ダミーゲートと重畳していない領域に、当該元素が添加され、低抵抗化した領域が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。

導電体に用いられる導電性材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

絶縁体に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、実施の形態１で説明した回路１４などに用いることのできるニューラルネットワークとして機能する半導体装置の構成例について説明する。

図１９（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。

入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。

図１９（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ_１と、前層のニューロンの出力ｘ_２が入力される。そして、ニューロンＮにおいて、出力ｘ_１と重みｗ_１の乗算結果（ｘ_１ｗ_１）と出力ｘ_２と重みｗ_２の乗算結果（ｘ_２ｗ_２）の総和ｘ_１ｗ_１＋ｘ_２ｗ_２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ_１ｗ_１＋ｘ_２ｗ_２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。

このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ_１ｗ_１＋ｘ_２ｗ_２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。

積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。

積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。

＜半導体装置の構成例＞
図２０に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータおよび第２のデータはそれぞれ、アナログデータまたは多値のデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。

半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、および活性化関数回路ＡＣＴＶを有する。

セルアレイＣＡは、複数のメモリセルＭＣおよび複数のメモリセルＭＣｒｅｆを有する。図２０には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータまたは多値のデジタルデータとすることができる。

メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、および配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩ_{ＭＣ［ｉ，ｊ］}と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩ_{ＭＣｒｅｆ［ｉ］}と表記する。

メモリセルＭＣおよびメモリセルＭＣｒｅｆの具体的な構成例を、図２１に示す。図２１には代表例としてメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１およびトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。

メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続され、ソースまたはドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソースまたはドレインの一方は配線ＢＬと接続され、ソースまたはドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。

トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。

メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。

ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流Ｉ_{ＭＣ［１，１］}、Ｉ_{ＭＣ［２，１］}が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流Ｉ_{ＭＣｒｅｆ［１］}、Ｉ_{ＭＣｒｅｆ［２］}が流れる。

トランジスタＴｒ１１は、ノードＮＭまたはノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭまたはノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭまたはノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。

トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタまたはＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。

電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩ_Ｃ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩ_Ｃｒｅｆと表記する。

カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］および配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。

カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流Ｉ_ＣＭを配線ＩＬｒｅｆに流す機能と、この電流Ｉ_ＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図２０には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流Ｉ_ＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流Ｉ_ＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、Ｉ_Ｂ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、Ｉ_Ｂｒｅｆと表記する。

回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］および配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣまたはメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］に供給する機能を有する。

オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］および配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、および／または、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉ_α［１］乃至［ｎ］と表記する。

オフセット回路ＯＦＳＴの構成例を図２２に示す。図２２に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、および抵抗素子Ｒ１を有する。各素子の接続関係は図２２に示す通りである。なお、容量素子Ｃ２１の第１の電極および抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソースまたはドレインの一方、およびトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。

配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、および配線ＶｂＬによって、ソースフォロワ回路が構成される。

次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。

次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶ_Ｎａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶ_Ｎａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶ_ｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶ_Ｎａ－Ｖ_ｔｈが出力される。ここで、Ｖａ＝Ｖ_ｔｈとすることにより、配線ＯＬ［１］から電位ΔＶ_Ｎａを出力することができる。

電位ΔＶ_Ｎａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１の抵抗値、および電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１の抵抗値と電位Ｖｒｅｆは既知であるため、電位ΔＶ_Ｎａから配線ＢＬに流れる電流の変化量を求めることができる。

上記のようにオフセット回路ＯＦＳＴによって検出された電流量、および／または電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。

活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、および、配線ＮＩＬ［１］乃至［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力される。

＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。

図２３に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図２３には、図２１における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、および配線ＲＷ［２］の電位の推移と、電流Ｉ_Ｂ［１］－Ｉ_α［１］、および電流Ｉ_Ｂｒｅｆの値の推移を示している。電流Ｉ_Ｂ［１］－Ｉ_α［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。

なお、ここでは代表例として図２１に示すメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆも同様に動作させることができる。

［第１のデータの格納］
まず、時刻Ｔ０１－Ｔ０２において、配線ＷＬ［１］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶ_ＰＲ－Ｖ_{Ｗ［１，１］}大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶ_ＰＲ大きい電位となる。また、配線ＲＷ［１］、および配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位Ｖ_{Ｗ［１，１］}はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位Ｖ_ＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶ_ＰＲ－Ｖ_{Ｗ［１，１］}、ノードＮＭｒｅｆ［１］の電位がＶ_ＰＲとなる。

このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［１，１］，０}は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量などで決まる定数である。また、Ｖ_ｔｈはトランジスタＴｒ１２のしきい値電圧である。

Ｉ_{ＭＣ［１，１］，０}＝ｋ（Ｖ_ＰＲ－Ｖ_{Ｗ［１，１］}－Ｖ_ｔｈ）^２ （Ｅ１）

また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［１］，０}は、次の式で表すことができる。

Ｉ_{ＭＣｒｅｆ［１］，０}＝ｋ（Ｖ_ＰＲ－Ｖ_ｔｈ）^２ （Ｅ２）

次に、時刻Ｔ０２－Ｔ０３において、配線ＷＬ［１］の電位がローレベルとなる。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位が保持される。

なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位を正確に保持することができる。

次に、時刻Ｔ０３－Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶ_ＰＲ－Ｖ_{Ｗ［２，１］}大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶ_ＰＲ大きい電位となる。なお、電位Ｖ_{Ｗ［２，１］}はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［２，１］の電位がＶ_ＰＲ－Ｖ_{Ｗ［２，１］}、ノードＮＭｒｅｆ［２］の電位がＶ_ＰＲとなる。

このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［２，１］，０}は、次の式で表すことができる。

Ｉ_{ＭＣ［２，１］，０}＝ｋ（Ｖ_ＰＲ－Ｖ_{Ｗ［２，１］}－Ｖ_ｔｈ）^２ （Ｅ３）

また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［２］，０}は、次の式で表すことができる。

Ｉ_{ＭＣｒｅｆ［２］，０}＝ｋ（Ｖ_ＰＲ－Ｖ_ｔｈ）^２ （Ｅ４）

次に、時刻Ｔ０４－Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位が保持される。

以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。

ここで、時刻Ｔ０４－Ｔ０５において、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩ_Ｃｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩ_ＣＭ，０とすると、次の式が成り立つ。

Ｉ_Ｃｒｅｆ－Ｉ_ＣＭ，０＝Ｉ_{ＭＣｒｅｆ［１］，０}＋Ｉ_{ＭＣｒｅｆ［２］，０} （Ｅ５）

配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩ_Ｃ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩ_α，０とすると、次の式が成り立つ。

Ｉ_Ｃ－Ｉ_ＣＭ，０＝Ｉ_{ＭＣ［１，１］，０}＋Ｉ_{ＭＣ［２，１］，０}＋Ｉ_α，０ （Ｅ６）

［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５－Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶ_Ｘ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位Ｖ_Ｘ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位Ｖ_Ｘ［１］はメモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。

トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、および寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位Ｖ_Ｘを決定すればよい。

メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位Ｖ_Ｘ［１］が供給されると、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶ_Ｘ［１］上昇する。

ここで、時刻Ｔ０５－Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［１，１］，１}は、次の式で表すことができる。

Ｉ_{ＭＣ［１，１］，１}＝ｋ（Ｖ_ＰＲ－Ｖ_{Ｗ［１，１］}＋Ｖ_Ｘ［１］－Ｖ_ｔｈ）^２ （Ｅ７）

すなわち、配線ＲＷ［１］に電位Ｖ_Ｘ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣ［１，１］}＝Ｉ_{ＭＣ［１，１］，１}－Ｉ_{ＭＣ［１，１］，０}増加する。

また、時刻Ｔ０５－Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［１］，１}は、次の式で表すことができる。

Ｉ_{ＭＣｒｅｆ［１］，１}＝ｋ（Ｖ_ＰＲ＋Ｖ_Ｘ［１］－Ｖ_ｔｈ）^２ （Ｅ８）

すなわち、配線ＲＷ［１］に電位Ｖ_Ｘ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣｒｅｆ［１］}＝Ｉ_{ＭＣｒｅｆ［１］，１}－Ｉ_{ＭＣｒｅｆ［１］，０}増加する。

また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流Ｉ_Ｃｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩ_ＣＭ，１とすると、次の式が成り立つ。

Ｉ_Ｃｒｅｆ－Ｉ_ＣＭ，１＝Ｉ_{ＭＣｒｅｆ［１］，１}＋Ｉ_{ＭＣｒｅｆ［２］，１} （Ｅ９）

配線ＢＬ［１］には、電流源回路ＣＳから電流Ｉ_Ｃが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩ_α，１とすると、次の式が成り立つ。

Ｉ_Ｃ－Ｉ_ＣＭ，１＝Ｉ_{ＭＣ［１，１］，１}＋Ｉ_{ＭＣ［２，１］，１}＋Ｉ_α，１ （Ｅ１０）

そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉ_α，０と電流Ｉ_α，１の差（差分電流ΔＩ_α）は次の式で表すことができる。

ΔＩ_α＝Ｉ_α，１－Ｉ_α，０＝２ｋＶ_{Ｗ［１，１］}Ｖ_Ｘ［１］ （Ｅ１１）

このように、差分電流ΔＩ_αは、電位Ｖ_{Ｗ［１，１］}とＶ_Ｘ［１］の積に応じた値となる。

その後、時刻Ｔ０６－Ｔ０７において、配線ＲＷ［１］の電位は基準電位となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４－Ｔ０５と同様になる。

次に、時刻Ｔ０７－Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶ_Ｘ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶ_Ｘ［２］大きい電位となる。これにより、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位Ｖ_Ｘ［１］が供給され、容量結合によりノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶ_Ｘ［１］上昇する。また、メモリセルＭＣ［２，１］、およびメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位Ｖ_Ｘ［２］が供給され、容量結合によりノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位がそれぞれＶ_Ｘ［２］上昇する。

ここで、時刻Ｔ０７－Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［２，１］，１}は、次の式で表すことができる。

Ｉ_{ＭＣ［２，１］，１}＝ｋ（Ｖ_ＰＲ－Ｖ_{Ｗ［２，１］}＋Ｖ_Ｘ［２］－Ｖ_ｔｈ）^２ （Ｅ１２）

すなわち、配線ＲＷ［２］に電位Ｖ_Ｘ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣ［２，１］}＝Ｉ_{ＭＣ［２，１］，１}－Ｉ_{ＭＣ［２，１］，０}増加する。

また、時刻Ｔ０７－Ｔ０８において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［２］，１}は、次の式で表すことができる。

Ｉ_{ＭＣｒｅｆ［２］，１}＝ｋ（Ｖ_ＰＲ＋Ｖ_Ｘ［２］－Ｖ_ｔｈ）^２ （Ｅ１３）

すなわち、配線ＲＷ［２］に電位Ｖ_Ｘ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣｒｅｆ［２］}＝Ｉ_{ＭＣｒｅｆ［２］，１}－Ｉ_{ＭＣｒｅｆ［２］，０}増加する。

また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流Ｉ_Ｃｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩ_ＣＭ，２とすると、次の式が成り立つ。

Ｉ_Ｃｒｅｆ－Ｉ_ＣＭ，２＝Ｉ_{ＭＣｒｅｆ［１］，１}＋Ｉ_{ＭＣｒｅｆ［２］，１} （Ｅ１４）

配線ＢＬ［１］には、電流源回路ＣＳから電流Ｉ_Ｃが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩ_α，２とすると、次の式が成り立つ。

Ｉ_Ｃ－Ｉ_ＣＭ，２＝Ｉ_{ＭＣ［１，１］，１}＋Ｉ_{ＭＣ［２，１］，１}＋Ｉ_α，２ （Ｅ１５）

そして、式（Ｅ１）乃至式（Ｅ８）、および、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉ_α，０と電流Ｉ_α，２の差（差分電流ΔＩ_α）は次の式で表すことができる。

ΔＩ_α＝Ｉ_α，２－Ｉ_α，０＝２ｋ（Ｖ_{Ｗ［１，１］}Ｖ_Ｘ［１］＋Ｖ_{Ｗ［２，１］}Ｖ_Ｘ［２］） （Ｅ１６）

このように、差分電流ΔＩ_αは、電位Ｖ_{Ｗ［１，１］}と電位Ｖ_Ｘ［１］の積と、電位Ｖ_{Ｗ［２，１］}と電位Ｖ_Ｘ［２］の積と、を足し合わせた結果に応じた値となる。

その後、時刻Ｔ０８－Ｔ０９において、配線ＲＷ［１］、［２］の電位は基準電位となり、ノードＮＭ［１，１］、［２，１］およびノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４－Ｔ０５と同様になる。

式（Ｅ１１）および式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩ_αは、第１のデータ（重み）に対応する電位Ｖ_Ｗと、第２のデータ（入力データ）に対応する電位Ｖ_Ｘの積の項を有する式から算出することができる。すなわち、差分電流ΔＩ_αをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。

なお、上記では特にメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣおよびメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆの行数ｍを任意の数ｉとした場合の差分電流ΔＩαは、次の式で表すことができる。

ΔＩ_α＝２ｋΣ_ｉＶ_{Ｗ［ｉ，１］}Ｖ_Ｘ［ｉ］ （Ｅ１７）

また、メモリセルＭＣおよびメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。

以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣおよびメモリセルＭＣｒｅｆとして図２１に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。

半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一つのニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図１９（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。

なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。

以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図２１に示すメモリセルＭＣおよびメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、または回路規模の縮小を図ることが可能な集積回路を提供することができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態６）
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２４に示す。

図２４（Ａ）は携帯電話機であり、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことができる。また、筐体９５１および表示部９５２は可撓性を有し、図示するように折り曲げて使用することができる。表示部９５２に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図２４（Ｂ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。表示部９１２に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図２４（Ｃ）はテレビであり、筐体９７１、表示部９７３、操作キー９７４、スピーカ９７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセンサが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図２４（Ｄ）は情報処理端末であり、筐体９０１、表示部９０２、表示部９０３、センサ９０４等を有する。表示部９０２および表示部９０３は一つの表示パネルから成り、可撓性を有する。また、筐体９０１も可撓性を有し、図示するように折り曲げて使用することができるほか、タブレット端末のように平板状にして使用することもできる。センサ９０４は筐体９０１の形状を感知することができ、例えば、筐体が曲げられたときに表示部９０２および表示部９０３の表示を切り替えることができる。表示部９０２および表示部９０３に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図２４（Ｅ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、表示部９６５、操作キー９６６、スピーカ９６７、ズームレバー９６８、レンズ９６９等を有する。表示部９６５に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図２４（Ｆ）はデジタルサイネージであり、大型の表示部９２２を有する。デジタルサイネージは、例えば柱９２１の側面に取り付けられる。表示部９２２に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

１１ 画素
１１ａ 画素
１１ｂ 画素
１１ｃ 画素
１１ｄ 画素
１１ｅ 画素
１２ ロードライバ
１３ カラムドライバ
１４ 回路
１５ 回路
１７ カラムドライバ
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１０５ 容量素子
１０６ 液晶素子
１０７ トランジスタ
１１２ トランジスタ
１２１ 配線
１２２ 配線
１２４ 配線
１２５ 配線
１２６ 配線
１３０ 配線
１３１ 電源線
１３２ 共通配線
１３３ 共通配線
１４１ スイッチ
１４２ スイッチ
１４３ スイッチ
１４４ スイッチ
２１５ 表示部
２２１ａ 走査線駆動回路
２３１ａ 信号線駆動回路
２３２ａ 信号線駆動回路
２４１ａ 共通線駆動回路
７２３ 電極
７２６ 絶縁層
７２８ 絶縁層
７２９ 絶縁層
７４１ 絶縁層
７４２ 半導体層
７４４ａ 電極
７４４ｂ 電極
７４６ 電極
７５５ 不純物
７７１ 基板
７７２ 絶縁層
８１０ トランジスタ
８１１ トランジスタ
８２０ トランジスタ
８２１ トランジスタ
８２５ トランジスタ
８２６ トランジスタ
８４２ トランジスタ
８４３ トランジスタ
８４４ トランジスタ
８４５ トランジスタ
８４６ トランジスタ
８４７ トランジスタ
９０１ 筐体
９０２ 表示部
９０３ 表示部
９０４ センサ
９１１ 筐体
９１２ 表示部
９１３ スピーカ
９１９ カメラ
９２１ 柱
９２２ 表示部
９５１ 筐体
９５２ 表示部
９５３ 操作ボタン
９５４ 外部接続ポート
９５５ スピーカ
９５６ マイク
９５７ カメラ
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ 表示部
９６６ 操作キー
９６７ スピーカ
９６８ ズームレバー
９６９ レンズ
９７１ 筐体
９７３ 表示部
９７４ 操作キー
９７５ スピーカ
９７６ 通信用接続端子
９７７ 光センサ
１０００ ＤＯＳＲＡＭ
１００１ メモリセル
１００２ センスアンプ部
１００３ セルアレイ部
４００１ 基板
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１４ 配線
４０１５ 電極
４０１７ 電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４０４１ プリント基板
４０４２ 集積回路
４１０２ 絶縁層
４１０３ 絶縁層
４１０４ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４１３１ 着色層
４１３２ 遮光層
４１３３ 絶縁層
４２００ 入力装置
４２１０ タッチパネル
４２２７ 電極
４２２８ 電極
４２３７ 配線
４２３８ 配線
４２３９ 配線
４２６３ 基板
４２７２ｂ ＦＰＣ
４２７３ｂ ＩＣ

Claims (6)

1. 第１乃至第３のトランジスタ、第１の容量素子、第２の容量素子、及び表示素子を有する画素を備え、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
   前記第１の容量素子の他方の電極は、前記第２のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方とに電気的に接続され、
   前記第３のトランジスタのソース及びドレインの他方は、前記第２の容量素子の一方の電極と、前記表示素子とに電気的に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、画像データを供給する機能を有する第１の配線と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの他方は、前記画像データに付加される補正データを供給する機能を有する第２の配線と電気的に接続されている、表示装置。
2. 第１乃至第３のトランジスタ、第１の容量素子、第２の容量素子、及び表示素子を有する画素を備え、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
   前記第１の容量素子の他方の電極は、前記第２のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方とに電気的に接続され、
   前記第３のトランジスタのソース及びドレインの他方は、前記第２の容量素子の一方の電極と、前記表示素子とに電気的に接続され、
   前記第３のトランジスタは、前記第１の容量素子の他方の電極と前記第２の容量素子の一方の電極との間に位置し、
   前記第１のトランジスタのソース及びドレインの他方は、画像データを供給する機能を有する第１の配線と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの他方は、前記画像データに付加される補正データを供給する機能を有する第２の配線と電気的に接続されている、表示装置。
3. 請求項１又は２において、
   前記第２のトランジスタは、チャネル形成領域に金属酸化物を有し、
   前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する、表示装置。
4. 請求項１乃至３のいずれか一項において、
   第４のトランジスタを有し、
   前記第４のトランジスタのソース及びドレインの一方は、前記表示素子と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの他方は、定電位を供給する第３の配線と電気的に接続されている、表示装置。
5. 請求項１乃至４のいずれか一項において、
   前記表示素子は、液晶素子である、表示装置。
6. 請求項１乃至５のいずれか一項に記載の表示装置と、カメラと、を有する、電子機器。
   

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