KR20100100671A - 반도체 장치 및 그 제작 방법 - Google Patents

반도체 장치 및 그 제작 방법 Download PDF

Info

Publication number
KR20100100671A
KR20100100671A KR1020100019427A KR20100019427A KR20100100671A KR 20100100671 A KR20100100671 A KR 20100100671A KR 1020100019427 A KR1020100019427 A KR 1020100019427A KR 20100019427 A KR20100019427 A KR 20100019427A KR 20100100671 A KR20100100671 A KR 20100100671A
Authority
KR
South Korea
Prior art keywords
conductive layer
electrode
layer
wiring
addition
Prior art date
Application number
KR1020100019427A
Other languages
English (en)
Other versions
KR101689629B1 (ko
Inventor
하지메 기무라
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20100100671A publication Critical patent/KR20100100671A/ko
Application granted granted Critical
Publication of KR101689629B1 publication Critical patent/KR101689629B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electroluminescent Light Sources (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

절연면을 가지는 기판과, 기판 위에 형성된 투광성을 가지는 제 1 전극과, 기판 위에 형성된 투광성을 가지는 제 2 전극과, 제 1 전극 및 제 2 전극과 전기적으로 접속하도록 형성된 투광성을 가지는 반도체층과, 제 1 전극과 전기적으로 접속된 제 1 배선과, 적어도 반도체층을 덮도록 형성된 절연층과, 반도체층과 겹치는 영역의 절연층 위에 형성된 투광성을 가지는 제 3 전극과, 제 3 전극과 전기적으로 접속된 제 2 배선을 가진다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
기술분야는 반도체 장치, 표시 장치, 발광 장치, 또는 이들의 제조 방법에 관한 것이다. 특히, 산화물 반도체를 사용한 박막 트랜지스터(이하, TFT라고 함)를 가지는 반도체 장치에 관한 것이다.
현재, 액정 표시 장치로 대표되는 표시 장치의 스위칭 소자로서, 아모퍼스 실리콘 등의 실리콘층을 채널층으로서 사용한 박막 트랜지스터(TFT)가 널리 사용되고 있다. 아모퍼스 실리콘을 사용한 박막 트랜지스터는, 전계 효과 이동도가 낮은 유리 기판의 대면적화에 대응할 수 있다는 이점을 가지고 있다.
또한, 최근, 반도체 특성을 나타내는 금속 산화물을 사용하여 박막 트랜지스터를 제작하여, 전자 디바이스나 광디바이스에 응용하는 기술이 주목받고 있다. 예를 들어, 금속 산화물 중에서, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등은 반도체 특성을 나타내는 것이 알려져 있다. 이러한 금속 산화물로 구성되는 투명 반도체층을 채널 형성 영역으로 하는 박막 트랜지스터가 개시되어 있다(예를 들어, 특허문헌 1 참조).
또한, 트랜지스터의 채널층을, 투광성을 가지는 산화물 반도체층으로 형성하는 동시에, 게이트 전극, 소스 전극, 드레인 전극도 투광성을 가지는 투명 도전막으로 형성함으로써, 개구율을 향상시키는 기술이 검토되어 있다(예를 들어, 특허문헌 2 참조).
개구율을 향상시킴으로써, 이용 효율이 향상하고, 표시 장치의 성전력화(省電力化) 및 소형화를 달성할 수 있다. 그 한편으로, 표시 장치의 대형화나, 휴대 기기로의 응용화의 관점에서는, 개구율의 향상과 함께 더욱 소비 전력의 저감이 요구되고 있다.
또한, 전기 광학 소자의 투명 전극에 대한 금속 보조 배선의 배선 방법으로서, 투명 전극의 상하 어느 한쪽에서, 투명 전극과 도통이 취해지도록 금속 보조 배선과 투명 전극이 중첩하도록 배선되는 것이 알려져 있다(예를 들어, 특허문헌 3 참조).
또한, 액티브 매트릭스 기판에 형성되는 부가 용량 전극을 ITO, SnO2 등의 투명 도전막으로 이루어지는 것으로 하고, 부가 용량용 전극의 전기 저항을 작게 하기 위해서, 금속막으로 이루어지는 보조 배선을 부가 용량용 전극에 접하여 설치하는 구성이 알려져 있다(예를 들어, 특허문헌 4 참조).
또한, 비정질 산화물 반도체막을 사용한 전계 효과형 트랜지스터에 있어서, 게이트 전극, 소스 전극 및 드레인 전극의 각 전극을 형성하는 재료는, 인듐주석 산화물(ITO), 인듐아연 산화물, ZnO, SnO2 등의 투명 전극이나, Al, Ag, Cr, Ni, Mo, Au, Ti, Ta 등의 금속 전극, 또는, 이들을 포함하는 합금의 금속 전극 등을 사용할 수 있고, 이들을 2층 이상 적층하여 접촉 저항을 저감하거나, 또는, 계면 강도를 향상시켜도 좋은 것은 알려져 있다(예를 들어, 특허문헌 5 참조).
또한, 아모퍼스 산화물 반도체를 사용하는 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극, 보조 용량 전극의 재료로서, 인듐(In), 알루미늄(Al), 금(Au), 은(Ag) 등의 금속이나, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화카드뮴(CdO), 산화인듐카드뮴(CdIn2O4), 산화카드뮴주석(Cd2SnO4), 산화아연주석(Zn2SnO4) 등의 산화물 재료를 사용할 수 있고, 게이트 전극, 소스 전극 및 드레인 전극의 재료는, 모두 같거나, 달라도 좋은 것이 알려져 있다(예를 들어, 특허문헌 6, 7 참조).
[특허문헌1]일본공개특허공보2004-103957호 [특허문헌2]일본공개특허공보2007-81362호 [특허문헌3]일본공개특허공보제(평)2-82221호 [특허문헌4]일본공개특허공보제(평)2-310536호 [특허문헌5]일본공개특허공보2008-243928호 [특허문헌6]일본공개특허공보2007-109918호 [특허문헌7]일본공개특허공보2007-115807호
그래서, 본 명세서 등(적어도, 명세서, 특허청구 범위, 및 도면을 포함함)에 있어서 개시하는 발명의 일 형태는, 개구율이 높은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 형태는, 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 형태는, 배선 저항이 낮은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 형태는, 신호 파형의 무뎌짐을 저감하는 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 형태는, 도전율이 높은 배선을 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 형태는, 투과율이 높은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 형태는, 대화면화된 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 형태는, 프로세스 공정 수의 증가를 억제한 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 형태는, 콘트라스트가 향상된 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 형태는, 레이아웃의 자유도가 높은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 개시하는 발명의 일 형태는, S값(subthreshold swing value)이 작은 반도체 장치를 제공하는 것을 과제로 한다. 또한, 이러한 과제는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 개시하는 발명의 일 형태가, 상기 과제의 모두를 해결할 필요는 없는 것으로 한다.
본 명세서 등에 있어서 개시하는 발명의 일 형태에서는, 트랜지스터를, 투광성을 가지는 재료를 사용하여 형성한다. 더욱 상세한 것은 다음과 같다.
본 명세서 등에 있어서 개시하는 발명의 일 형태는, 절연면을 가지는 기판과, 기판 위에 형성된 투광성을 가지는 제 1 전극(소스 전극)과, 기판 위에 형성된 투광성을 가지는 제 2 전극(드레인 전극)과, 제 1 전극 및 제 2 전극과 전기적으로 접속하도록 형성된 투광성을 가지는 반도체층(반도체층)과, 제 1 전극과 전기적으로 접속된 제 1 배선(소스 배선)과, 적어도 반도체층을 덮도록 형성된 절연층(게이트 절연층)과, 반도체층과 겹치는 영역의 절연층 위에 형성된 투광성을 가지는 제 3 전극(게이트 전극)과, 제 3 전극과 전기적으로 접속된 제 2 배선(게이트 배선)을 가지는 것을 특징으로 하는 반도체 장치이다.
또한, 본 명세서 등에 있어서 개시하는 발명의 다른 일 형태는, 절연면을 가지는 기판 위에, 투광성을 가지는 제 1 도전층과, 제 2 도전층을 적층하여 형성하고, 제 2 도전층 위에 제 1 마스크를 형성하고, 제 1 마스크를 사용하여 제 1 도전층을 에칭하여 제 1 전극 및 제 2 전극을 형성하는 동시에, 제 2 도전층을 에칭하여 제 3 도전층을 형성하고, 제 1 마스크를 후퇴시켜서, 제 2 마스크를 형성하고, 제 2 마스크를 사용하여 제 3 도전층을 에칭하여 제 1 배선을 형성하고, 제 1 전극 및 제 2 전극과 전기적으로 접속하는 투광성을 가지는 반도체층을 형성하고, 반도체층을 덮도록 절연층을 형성하고, 절연층 위에, 투광성을 가지는 제 4 도전층과, 제 5 도전층을 적층하여 형성하고, 제 5 도전층 위에 제 3 마스크를 형성하고, 제 3 마스크를 사용하여 제 4 도전층을 에칭하여 제 3 전극을 형성하는 동시에, 제 5 도전층을 에칭하여 제 6 도전층을 형성하고, 제 3 마스크를 후퇴시켜서, 제 4 마스크를 형성하고, 제 4 마스크를 사용하여 제 6 도전층을 에칭하여 제 2 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 상기에 있어서, 제 2 전극과 전기적으로 접속된 투광성을 가지는 제 4 전극(화소 전극)을 형성하여도 좋다. 또한, 절연층을 개재하여 제 2 전극의 일부와 겹치는 영역에 형성되고, 또한 제 3 전극과 동일층으로 형성된 제 5 전극(용량 전극)과, 제 5 전극과 전기적으로 접속되고, 또한 제 2 배선과 동일층에서 형성되는 제 3 배선(용량 배선)을 형성하여도 좋다.
또한, 상기에 있어서, 반도체층은, 인듐, 갈륨 및 아연을 포함하는 산화물 반도체로 이루어지는 것이 바람직하다. 또한, 제 1 전극, 제 2 전극, 및 제 3 전극은, 인듐주석 산화물, 산화실리콘을 포함하는 인듐주석 산화물, 유기인듐, 유기주석, 산화아연, 질화티타늄, 산화아연을 포함하는 인듐아연 산화물, 산화아연에 갈륨을 첨가한 재료, 산화주석, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물의 어느 하나로 이루어지는 것이 바람직하다.
또한, 상기에 있어서, 제 1 배선 및 제 2 배선은, 차광성을 가지는 것이 바람직하다. 또한, 제 1 배선과 제 2 배선의 교차 부분에, 반도체층과 동일층으로 형성된 층을 형성하는 것이 바람직하다. 이로써, 배선이 교차하는 것에 기인하여 생기는 용량을 저감할 수 있기 때문에, 신호 파형의 무뎌짐을 억제할 수 있다. 특히, 대형의 반도체 장치에서는 그 효과가 현저하다.
본 명세서 등에 있어서 개시하는 발명에 사용되는 산화물 반도체의 일 예로서는, InMO3(ZnO)m(m>O)으로 표기되는 것이 있다. 여기에서, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga가 선택되는 경우에는, Ga만의 경우 외에, Ga와 Ni나, Ga와 Fe 등, Ga 이외의 상기 금속 원소가 선택되는 경우를 포함한다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni 그 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서 등에 있어서는, 상기 산화물 반도체 중, M으로서 적어도 갈륨을 포함하는 것을 In-Ga-Zn-O계 산화물 반도체라고 부르고, 상기 재료를 사용한 박막을 In-Ga-Zn-O계 비단결정막으로 부르는 경우가 있다.
또한, 상기에 있어서, 다계조 마스크를 사용함으로써, 1장의 마스크(레티클)로, 투광성을 가지는 영역(투과율이 높은 영역)과, 투광성을 가지지 않는 영역(투과율이 낮은 영역)을 형성할 수 있다. 이로써, 마스크 수의 증가를 억제할 수 있다.
또한, 본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 반도체 회로, 표시 장치, 전기광학장치, 발광 표시 장치, 전자기기 등은 모두 반도체 장치에 포함된다.
또한, 본 명세서 등에 있어서 표시 장치란, 화상 표시 디바이스, 발광 디바이스, 또는 광원(조명 장치 포함함)을 가리킨다. 여기에서, 커넥터, 예를 들어, FPC(Flexible printed circuit)이나 TAB(Tape Automated Bonding) 테이프, TCP(Tape Carrier Package) 등이 설치된 모듈, TAB 테이프나 TCP의 선단에 프린트 배선 기판이 형성된 모듈, 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적 회로)가 직접 실장된 모듈 등은 모두 표시 장치에 포함된다.
또한, 스위치는, 다양한 형태인 것을 사용할 수 있다. 예로서는, 전기적 스위치나 기계적인 스위치 등이 있다. 즉, 전류의 흐름을 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다. 예를 들어, 스위치로서, 트랜지스터(예를 들어, 바이폴라 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등) 등을 사용할 수 있다. 또는, 이들을 조합한 논리회로를 스위치로서 사용할 수 있다.
기계적인 스위치의 예로서는, 디지털 마이크로 미러 디바이스(DMD)와 같이, MEMS(마이크로·일렉트로·메카니컬·시스템) 기술을 사용한 스위치가 있다. 그 스위치는, 기계적으로 움직일 수 있는 전극을 가지고, 그 전극이 움직임으로써, 도통과 비도통을 제어하여 동작한다.
스위치로서 트랜지스터를 사용하는 경우, 그 트랜지스터는, 단순한 스위치로서 동작하기 때문에, 트랜지스터의 극성(도전형)은 특히 한정되지 않는다. 단, 오프 전류를 억제하고자 하는 경우, 오프 전류가 적은 쪽의 극성의 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 적은 트랜지스터로서는, LDD 영역을 가지는 트랜지스터나 멀티 게이트 구조를 가지는 트랜지스터 등이 있다. 또는, 스위치로서 동작시키는 트랜지스터의 소스 단자의 전위가, 저전위측 전원(Vss, GND, 0V 등)의 전위에 가까운 값에서 동작하는 경우는 N채널형 트랜지스터를 사용하는 것이 바람직하다. 반대로, 소스 단자의 전위가, 고전위측 전원(Vdd 등)의 전위에 가까운 값에서 동작하는 경우는 P채널형 트랜지스터를 사용하는 것이 바람직하다. 왜냐하면, N채널형 트랜지스터에서는 소스 단자가 저전위측 전원의 전위에 가까운 값에서 동작할 때, P채널형 트랜지스터에서는 소스 단자가 고전위측 전원의 전위에 가까운 값에서 동작할 때, 게이트와 소스 사이의 전압의 절대치를 크게 할 수 있기 때문에, 스위치로서, 보다 정확한 동작을 행할 수 있기 때문이다. 또한, 트랜지스터가 소스 팔로워 동작을 해 버리는 것이 적기 때문에, 출력 전압의 크기가 작아져 버리는 것이 적기 때문이다.
또한, N채널형 트랜지스터와 P채널형 트랜지스터의 양쪽을 사용하여, CMOS형의 스위치를 스위치로서 사용하여도 좋다. CMOS형의 스위치로 하면, P채널형 트랜지스터 또는 N채널형 트랜지스터의 어느 한쪽의 트랜지스터가 도통하면 전류가 흐르기 때문에, 스위치로서 기능하기 쉬워진다. 예를 들어, 스위치로의 입력 신호의 전압이 높은 경우나, 낮은 경우라도, 적절하게 전압을 출력시킬 수 있다. 또한, 스위치를 온 또는 오프시키기 위한 신호의 전압 진폭값을 작게 할 수 있으므로, 소비 전력을 작게 할 수도 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 스위치는, 입력 단자(소스 단자 또는 드레인 단자의 한쪽)와, 출력 단자(소스 단자 또는 드레인 단자의 다른쪽)와, 도통을 제어하는 단자(게이트 단자)를 가지고 있다. 한편, 스위치로서 다이오드를 사용하는 경우, 스위치는, 도통을 제어하는 단자를 가지고 있지 않는 경우가 있다. 따라서, 트랜지스터보다도 다이오드를 스위치로서 사용한 쪽이, 단자를 제어하기 위한 배선을 적게 할 수 있다.
또한, A와 B가 접속되어 있다고 명시적으로 기재하는 경우는, A와 B가 전기적으로 접속되어 있는 경우와, A와 B가 기능적으로 접속되어 있는 경우와, A와 B가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 여기에서, A, B는, 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이라고 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장으로 나타내어진 접속 관계에 한정되지 않고, 도면 또는 문장에 나타내어진 접속 관계 이외의 것도 포함하는 것으로 한다.
예를 들어, A와 B가 전기적으로 접속되어 있는 경우로서, A와 B의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드 등)가, A와 B의 사이에 1개 이상 접속되어 있어도 좋다. 또는, A와 B가 기능적으로 접속되어 있는 경우로서, A와 B의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리회로(인버터, NAND 회로, NOR 회로 등, 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 오퍼레이션 앰프, 차동 증폭 회로, 소스 팔로워 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)이, A와 B의 사이에 1개 이상 접속되어 있어도 좋다. 예를 들어, A와 B의 사이에 다른 회로를 끼우고 있어도, A로부터 출력된 신호가 B로 전달되는 경우는, A와 B는 기능적으로 접속되어 있는 것으로 한다.
또한, A와 B가 전기적으로 접속되어 있다고 명시적으로 기재하는 경우는, A와 B가 전기적으로 접속되어 있는 경우(즉, A와 B의 사이에 다른 소자나 다른 회로를 끼워서 접속되어 있는 경우)와, A와 B가 기능적으로 접속되어 있는 경우 (즉, A와 B의 사이에 다른 회로를 끼워서 기능적으로 접속되어 있는 경우)와, A와 B가 직접 접속되어 있는 경우(즉, A와 B의 사이에 다른 소자나 다른 회로를 끼우지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, 전기적으로 접속되어 있다고 명시적으로 기재하는 경우는, 단, 접속되어 있다고만 명시적으로 기재되어 있는 경우와 같은 것으로 한다.
또한, 표시 소자, 표시 소자를 가지는 장치인 표시 장치, 발광 소자, 발광 소자를 가지는 장치인 발광 장치는, 여러 가지 형태를 사용하고, 또한, 여러 가지 소자를 가질 수 있다. 예를 들어, 표시 소자, 표시 장치, 발광 소자 또는 발광 장치로서는, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라서 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이 패널(PDP), 디지털 마이크로 미러 디바이스(DMD), 압전 세라믹 디스플레이, 카본 나노 튜브 등, 전기자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 가질 수 있다. 또한, EL 소자를 사용한 표시 장치로서는 EL 디스플레이 등, 전자 방출 소자를 사용한 표시 장치로서는 필드 이미션 디스플레이(FED)나 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Disply) 등, 액정 소자를 사용한 표시 장치로서는 액정 모니터(투과형 액정 모니터, 반투과형 액정 모니터, 반사형 액정 디스플레이, 직시형 액정 모니터, 투사형 액정 모니터) 등, 전자 잉크나 전기 영동 소자를 사용한 표시 장치로서는 전자 페이퍼 등이 있다.
또한, EL 소자란, 양극과, 음극과, 양극과 음극 사이에 끼워진 EL층을 가지는 소자이다. 또한, EL층으로서는, 1중항 여기자로부터의 발광(형광)을 이용하는 것, 3중항 여기자로부터의 발광(인광)을 이용하는 것, 1중항 여기자로부터의 발광(형광)을 이용하는 것과 3중항 여기자로부터의 발광(인광)을 이용하는 것을 포함하는 것, 유기물에 의해 형성된 것, 무기물에 의해 형성된 것, 유기물에 의해 형성된 것과 무기물에 의해 형성된 것을 포함하는 것, 고분자 재료, 저분자 재료, 고분자 재료와 저분자 재료를 포함하는 것 등을 가질 수 있다. 단, 이것에 한정되지 않고, EL 소자로서 여러 가지를 가질 수 있다.
또한, 전자 방출 소자란, 음극에 고전계를 집중하여 전자를 끌어내는 소자이다. 예를 들어, 전자 방출 소자로서, 스핀트형, 카본 나노 튜브(CNT)형, 금속-절연체-금속을 적층한 MIM(Metal-Insulator-Metal)형, 금속-절연체-반도체를 적층한 MIS(Metal-Insulator-Semiconductor)형, MOS형, 실리콘형, 박막 다이오드형, 다이아몬드형, 표면 전도 이미터 SCD형, 금속-절연체-반도체-금속형 등의 박막형, HEED형, EL형, 포러스 실리콘형, 표면 전도(SCE)형 등을 가질 수 있다. 단, 이것에 한정되지 않고, 전자 방출 소자로서 여러 가지를 가질 수 있다.
또한, 액정 소자란, 액정의 광학적 변조 작용에 의해 광의 투과 또는 비투과를 제어하는 소자이며, 한 쌍의 전극, 및 액정에 의해 구성된다. 또한, 액정의 광학적 변조 작용은, 액정에 걸리는 전계(가로 방향의 전계, 세로 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 또한, 액정 소자로서는, 네마틱 액정, 콜레스테릭 액정, 스메틱 액정, 디스코틱 액정, 서모트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 플라즈마 어드레스 액정(PALC), 바나나형 액정 등을 들 수 있다. 또한, 액정의 구동 방식으로서는, TN(Twisted Nematic) 모드, STN(Super Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, 게스트 호스트 모드, 블루상(Blue Phase) 모드 등을 사용할 수 있다. 단, 이것에 한정되지 않고, 액정 소자 및 그 구동 방법으로서 다양한 것을 사용할 수 있다.
또한, 전자 페이퍼의 표시 방법으로서는, 분자에 의해 표시되는 것(광학 이방성, 염료 분자 배향 등), 입자에 의해 표시되는 것(전기 영동, 입자 이동, 입자 회전, 상 변화 등), 필름의 일단이 이동함으로써 표시되는 것, 분자의 발색/상변화에 의해 표시되는 것, 분자의 광흡수에 의해 표시되는 것, 전자와 홀이 결합하여 자발광에 의해 표시되는 것 등을 말한다. 예를 들어, 전자 페이퍼로서, 마이크로캡슐형 전기 영동, 수평 이동형 전기 영동, 수직 이동형 전기 영동, 원형 트위스트볼, 자기 트위스트 볼, 원주 트위스트 볼 방식, 대전 토너, 전자분 유체, 자기 영동형, 자기감열식, 일렉트로 웨이팅, 광산란(투명/백탁 변화), 콜레스테릭 액정/광도전층, 콜레스테릭 액정, 쌍안정성 네마틱 액정, 강유전성 액정, 2색성 색소·액정 분산형, 가동 필름, 로이코 염료에 의한 발소색, 포토크로믹, 일렉트로크로믹, 일렉트로 디포지션, 플렉시블 유기 EL 등을 사용할 수 있다. 단, 이것에 한정되지 않고, 전자 페이퍼 및 그 표시 방법으로서 다양한 것을 사용할 수 있다. 여기에서, 마이크로 캡슐형 전기 영동을 사용함으로써, 전기 영동 방식의 결점인 영동 입자의 응집, 침전을 해결할 수 있다. 전자분 유체는, 고속 응답성, 고반사율, 광시야각, 저소비 전력, 메모리성 등의 메리트를 가진다.
또한, 플라즈마 디스플레이 패널은, 전극을 표면에 형성한 기판과, 전극 및 미소한 홈을 표면에 형성하고 또한 홈 내에 형광체층을 형성한 기판을 좁은 간격으로 대향시켜서, 희가스를 봉입한 구조를 가진다. 또는, 플라즈마 디스플레이 패널은, 플라즈마 튜브를 상하로부터 필름 형상의 전극으로 끼운 구조로 하는 것도 가능하다. 플라즈마 튜브란, 유리 튜브 내에, 방전 가스, RGB 각각의 형광체 등을 밀봉한 것이다. 또한, 전극간에 전압을 가함으로써 자외선을 발생시키고, 형광체를 빛나게 함으로써, 표시를 행할 수 있다. 또한, 플라즈마 디스플레이 패널로서는, DC형 PDP, AC형 PDP라도 좋다. 여기에서, 플라즈마 디스플레이 패널의 구동 방법으로서는, AWS(Address While Sustain) 구동, 서브 프레임을 리셋 기간, 어드레스 기간, 유지 기간으로 분할하는 ADS(Address Display Separated) 구동, CLEAR(HI-CONTRAST&LOW ENERGY ADDRESS & REDUCTION OF FALSE CONTOUR SEQUENCE) 구동, ALIS(Alternate Lighting of Surfaccs) 방식, TERES(Technology of Reciprocal Sustainer) 구동 등을 사용할 수 있다. 단, 이것에 한정되지 않고, 플라즈마 디스플레이 패널의 구동 방법으로서 다양한 것을 사용할 수 있다.
또한, 광원을 필요로 하는 표시 장치, 예를 들어, 액정 모니터(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이), 그레이팅 라이트 밸브(GLV)를 사용한 표시 장치, 디지털 마이크로 미러 디바이스(DMD)를 사용한 표시 장치 등의 광원으로서는, 일렉트로루미네선스, 냉음극관, 열음극관, LED, 레이저 광원, 수은 램프 등을 사용할 수 있다. 단, 이것에 한정되지 않고, 광원으로서 다양한 것을 사용할 수 있다.
또한, 트랜지스터로서, 여러 가지 형태의 트랜지스터를 사용할 수 있다. 따라서, 사용하는 트랜지스터의 종류에 한정은 없다. 예를 들어, 비정질 실리콘, 다결정 실리콘, 미결정(마이크로 크리스탈, 나노 크리스탈, 세미아모퍼스라고도 함) 실리콘 등으로 대표되는 비단결정 반도체막을 가지는 박막 트랜지스터(TFT) 등을 사용할 수 있다. TFT를 사용하는 경우, 여러 가지 메리트가 있다. 예를 들어, 단결정 실리콘의 경우보다도 낮은 온도에서 제조할 수 있기 때문에, 제조 비용의 삭감, 또는 제조 장치의 대형화를 도모할 수 있다. 제조 장치를 크게 할 수 있기 때문에, 대형기판 위에 제조할 수 있다. 이로써, 동시에 복수의 표시 장치를 제조할 수 있기 때문에, 제조 비용을 억제할 수 있다. 또한, 제조 온도가 낮기 때문에, 내열성이 낮은 기판을 사용할 수 있다. 이로써, 유리 기판 등의 투광성을 가지는 기판 위에 트랜지스터를 제조할 수 있다. 그리고, 투광성을 가지는 기판 위의 트랜지스터를 사용하여 표시 소자로의 광의 투과를 제어할 수 있다. 또는, 트랜지스터의 막 두께가 작기 때문에, 트랜지스터를 구성하는 막의 일부는, 광을 투과시킬 수 있다. 따라서, 개구율을 향상시킬 수 있다.
또한, 다결정 실리콘을 제조할 때, 촉매(니켈 등을 사용함으로써, 결정성을 더욱 향상시켜, 전기 특성이 좋은 트랜지스터를 제조할 수 있게 된다. 그 결과, 게이트 드라이버 회로(주사선 구동 회로)나 소스 드라이버 회로(신호선 구동 회로), 신호 처리 회로(신호 생성 회로, 감마 보정 회로, DA 변환 회로 등)를 기판 위에 일체로 형성할 수 있다.
또한, 미결정 실리콘을 제조할 때에, 촉매(니켈 등)를 사용함으로써, 결정성을 더욱 향상시켜, 전기 특성이 양호한 트랜지스터를 제조할 수 있게 된다. 이 때, 레이저 조사를 행하지 않고, 열을 가하는 것만으로, 결정성을 향상시킬 수도 있다. 그 결과, 소스 드라이버 회로의 일부(아날로그 스위치 등) 및 게이트 드라이버 회로(주사선 구동 회로)를 기판 위에 일체로 형성할 수 있다. 또한, 결정화를 위해서 레이저 조사를 행하지 않는 경우는, 실리콘의 결정성의 불균일함을 억제할 수 있다. 따라서, 질 높은 표시가 가능하다.
단, 촉매(니켈 등)를 사용하지 않고, 다결정 실리콘이나 미결정 실리콘을 제조할 수 있다.
또한, 실리콘의 결정성을, 다결정 또는 미결정 등으로 향상시키는 것은, 패널 전체에서 행하는 것이 바람직하지만, 그것에 한정되지 않는다. 패널의 일부의 영역만에 있어서, 실리콘의 결정성을 향상시켜도 좋다. 선택적으로 결정성을 향상시키는 것은, 레이저광을 선택적으로 조사하는 것 등에 의해 가능하다. 예를 들어, 화소 이외의 영역인 주변 회로 영역에만, 레이저광을 조사하여도 좋다. 또는, 게이트 드라이버 회로, 소스 드라이버 회로 등의 영역에만, 레이저광을 조사하여도 좋다. 또는, 소스 드라이버 회로의 일부(예를 들어, 아날로그 스위치)의 영역에만, 레이저광을 조사하여도 좋다. 그 결과, 회로를 고속으로 동작시킬 필요가 있는 영역에만, 실리콘의 결정성을 향상시킬 수 있다. 화소 영역은, 고속으로 동작시킬 필요성이 낮기 때문에, 결정성이 향상되지 않아도, 문제없이 화소 회로를 동작시킬 수 있다. 결정성을 향상시키는 영역이 적어도 되기 때문에, 제조 공정도 짧게 할 수 있고, 스루풋이 향상하고, 제조 비용을 저감시킬 수 있다. 필요하게 되는 제조 장치의 수도 적어도 되기 때문에, 제조 비용을 저감시킬(증대시키지 않을) 수 있다.
또는, 반도체 기판이나 SOI 기판 등을 사용하여 트랜지스터를 형성할 수 있다. 이들에 의해, 특성이나 사이즈나 형상 등의 편차가 적고, 전류 공급 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이들의 트랜지스터를 사용하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또는, ZnO, a-InGaZnO, IZO, ITO, SnO, TiO, AlZnSnO(AZTO) 등의 화합물 반도체 또는 산화물 반도체를 가지는 트랜지스터나, 또한, 이들의 화합물 반도체 또는 산화물 반도체를 박막화한 박막 트랜지스터 등을 사용할 수 있다. 이들에 의해, 제조 온도를 낮게 할 수 있고, 예를 들어, 실온에서 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 내열성이 낮은 기판, 예를 들어 플라스틱 기판이나 필름 기판에 직접 트랜지스터를 형성할 수 있다. 또한, 이들의 화합물 반도체 또는 산화물 반도체를, 트랜지스터의 채널 부분에 사용할 뿐만 아니라, 그 이외의 용도로 사용할 수도 있다. 예를 들어, 이들의 화합물 반도체 또는 산화물 반도체를 저항 소자, 화소 전극, 투광성을 가지는 전극으로서 사용할 수 있다. 또한, 이들을 트랜지스터와 동시에 성막 또는 형성할 수 있기 때문에, 비용을 저감할 수 있다. 또한, SiGe, GaAs 등의 반도체를 사용하여도 좋다.
또는, 잉크젯이나 인쇄법을 사용하여 형성한 트랜지스터 등을 사용할 수 있다. 이들에 의해, 실온에서 제조, 저진공도로 제조, 또는 대형기판 위에 제조할 수 있다. 마스크(레티클)를 사용하지 않아도 제조하는 것이 가능해지기 때문에, 트랜지스터의 레이아웃을 용이하게 변경할 수 있다. 또한, 레지스트를 사용할 필요가 없으므로, 재료비가 저렴하게 되고, 공정 수를 삭감할 수 있다. 또한, 필요한 부분에만 막을 붙이기 때문에, 전체면에 성막한 후에 에칭하는 제법보다도, 재료가 낭비되지 않고, 저비용으로 할 수 있다.
또는, 유기 반도체나 카본 나노 튜브를 가지는 트랜지스터 등을 사용할 수 있다. 이들에 의해, 구부릴 수 있는 기판 위에 트랜지스터를 형성할 수 있다. 이러한 기판을 사용한 반도체 장치는, 충격에 강하게 할 수 있다.
또한, 다양한 구조의 트랜지스터를 사용할 수 있다. 예를 들어, MOS형 트랜지스터, 접합형 트랜지스터, 바이폴라 트랜지스터 등을 트랜지스터로서 사용할 수 있다. MOS형 트랜지스터를 사용함으로써, 트랜지스터의 사이즈를 작게 할 수 있다. 따라서, 다수의 트랜지스터를 탑재할 수 있다. 바이폴라 트랜지스터를 사용함으로써, 큰 전류를 흘릴 수 있다. 따라서, 고속으로 회로를 동작시킬 수 있다.
또한, MOS형 트랜지스터, 바이폴라 트랜지스터 등을 1개의 기판에 혼재시켜서 형성하여도 좋다. 이로써, 저소비 전력, 소형화, 고속 동작 등을 실현할 수 있다.
그 외, 다양한 트랜지스터를 사용할 수 있다.
또한, 트랜지스터는, 여러 가지 기판을 사용하여 형성할 수 있다. 기판의 종류는, 특정한 것에 한정되는 일은 없다. 그 기판으로서는, 예를 들어, 단결정 기판(예를 들어 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·호일을 가지는 기판, 텅스텐 기판, 텅스텐·호일을 가지는 기판, 가요성 기판 등을 사용할 수 있다. 유리 기판의 일 예로서는, 바륨 보로 실리케이트 유리, 알루미노 보로 실리케이트 유리 등이 있다. 가요성 기판의 일 예로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 가지는 합성 수지 등이 있다. 그 외에도, 접합 필름(폴리프로필렌, 폴리에스테르, 비닐, 폴리플루오르화비닐, 염화비닐 등), 섬유상의 재료를 포함하는 종이, 기재 필름(폴리에스테르, 폴리아미드, 폴리이미드, 무기 증착 필름, 종이류 등) 등이 있다. 또는, 어떤 기판을 사용하여 트랜지스터를 형성하고, 그 후, 다른 기판에 트랜지스터를 전치하고, 다른 기판 위에 트랜지스터를 배치하여도 좋다. 트랜지스터가 전치되는 기판으로서는, 단결정 기판, SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 천 기판(천연섬유(비단, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 고무 기판, 스테인리스·스틸 기판, 스테인리스·스틸·호일을 가지는 기판 등을 사용할 수 있다. 또는, 사람 등의 동물의 피부(표피, 진피) 또는 피하조직을 기판으로서 사용하여도 좋다. 또는, 어떤 기판을 사용하여 트랜지스터를 형성하고, 그 기판을 연마하여 얇게 하여도 좋다. 연마되는 기판으로서는, 단결정 기판, SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 스테인리스·스틸 기판, 스테인리스·스틸·호일을 가지는 기판 등을 사용할 수 있다. 이들의 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 파괴되기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
또한, 트랜지스터의 구성은, 여러 가지 형태를 취할 수 있고, 특정한 구성에 한정되지 않는다. 예를 들어, 게이트 전극이 2개 이상의 멀티 게이트 구조를 적용할 수 있다. 멀티 게이트 구조로 하면, 채널 영역이 직렬로 접속되기 때문에, 복수의 트랜지스터가 직렬로 접속된 구성으로 된다. 멀티 게이트 구조에 의해, 오프 전류의 저감, 트랜지스터의 내압 향상(신뢰성의 향상)을 도모할 수 있다. 또는, 멀티 게이트 구조에 의해, 포화 영역에서 동작할 때에, 드레인·소스 간 전압이 변화하여도, 드레인·소스 간 전류가 그다지 변화되지 않고, 전압·전류 특성의 기울기를 플랫하게 할 수 있다. 전압·전류 특성의 기울기가 플랫한 특성을 이용하면, 이상적인 전류원 회로나, 매우 높은 저항치를 갖는 능동 부하를 실현할 수 있다. 그 결과, 특성이 좋은 차동 회로나 커런트 미러 회로를 실현할 수 있다.
다른 예로서, 채널의 상하에 게이트 전극이 배치되어 있는 구조를 적용할 수 있다. 채널의 상하에 게이트 전극이 배치되어 있는 구조로 함으로써, 채널 영역이 늘어나기 때문에, 전류값의 증가를 도모할 수 있다. 또는, 채널의 상하에 게이트 전극이 배치되어 있는 구조로 함으로써, 공핍층이 생기기 쉬워지기 때문에, S값의 개선을 도모할 수 있다. 또한, 채널의 상하에 게이트 전극이 배치되는 구성으로 함으로써, 복수의 트랜지스터가 병렬로 접속된 것과 같은 구성으로 된다.
채널 영역 위에 게이트 전극이 배치되어 있는 구조, 채널 영역 아래에 게이트 전극이 배치되어 있는 구조, 정스태거 구조, 역스태거 구조, 채널 영역을 복수의 영역으로 나눈 구조, 채널 영역을 병렬로 접속한 구조, 또는 채널 영역이 직렬로 접속하는 구성도 적용할 수 있다. 또한, 채널 영역(또는 그 일부)에 소스 전극이나 드레인 전극이 겹치고 있는 구조도 적용할 수 있다. 채널 영역(또는 그 일부)에 소스 전극이나 드레인 전극이 겹치는 구조로 함으로써, 채널 영역의 일부에 전하가 쌓임으로써 동작이 불안정해지는 것을 막을 수 있다. 또는, LDD 영역을 형성한 구조를 적용할 수 있다. LDD 영역을 형성함으로써, 오프 전류의 저감, 또는 트랜지스터의 내압 향상(신뢰성 향상)을 도모할 수 있다. 또는, LDD 영역을 형성함으로써, 포화 영역에서 동작할 때, 드레인·소스 간 전압이 변화하여도, 드레인·소스 간 전류가 그다지 변화되지 않고, 전압·전류 특성의 기울기가 플랫한 특성으로 할 수 있다.
또한, 트랜지스터는, 여러 가지 타입을 사용할 수 있고, 여러 가지 기판을 사용하여 형성시킬 수 있다. 따라서, 소정의 기능을 실현시키기 위하여 필요한 회로의 모두를, 동일한 기판에 형성하는 것도 가능하다. 예를 들어, 소정의 기능을 실현시키기 위하여 필요한 회로의 모두를, 유리 기판, 플라스틱 기판, 단결정 기판, 또는 SOI 기판 등의 여러 가지 기판을 사용하여 형성하는 것도 가능하다. 소정의 기능을 실현시키기 위해서 필요한 회로의 모두가 동일한 기판을 사용하여 형성되어 있는 것에 의해, 부품 점수의 삭감에 의한 가격의 저감, 또는 회로 부품과의 접속 점수의 저감에 의한 신뢰성의 향상을 도모할 수 있다. 또는, 소정의 기능을 실현시키기 위해서 필요한 회로의 일부가, 어떤 기판에 형성되고, 소정의 기능을 실현시키는 위해서 필요한 회로의 다른 일부가, 다른 기판에 형성되어 있는 것도 가능하다. 즉, 소정의 기능을 실현시키기 위하여 필요한 회로의 모두가 동일한 기판을 사용하여 형성되지 않아도 좋다. 예를 들어, 소정의 기능을 실현시키기 위하여 필요한 회로의 일부는, 유리 기판 위에 트랜지스터에 의해 형성되고, 소정의 기능을 실현시키기 위하여 필요한 회로의 다른 일부는, 단결정 기판에 형성되고, 단결정 기판을 사용하여 형성된 트랜지스터로 구성된 IC칩을 COG(Chip On Class)로 유리 기판에 접속하고, 유리 기판 위에 그 IC칩을 배치하는 것도 가능하다. 또는, 그 IC칩을 TAB(Tape Automated Bonding)이나 프린트 기판을 사용하여 유리 기판과 접속하는 것도 가능하다. 이렇게, 회로의 일부가 동일한 기판에 형성되어 있는 것에 의해, 부품 점수의 삭감에 의한 가격의 저감, 또는 회로 부품과의 접속 점수의 저감에 의한 신뢰성의 향상을 도모할 수 있다. 또는, 구동 전압이 높은 부분 및 구동 주파수가 높은 부분의 회로는, 소비 전력이 커져버리므로, 이러한 부분의 회로는 동일한 기판에 형성하지 않고, 그 대신에, 예를 들어, 단결정 기판에 그 부분의 회로를 형성하고, 그 회로로 구성된 IC칩을 사용하도록 하면, 소비 전력의 증가를 막을 수 있다.
또한, 1화소란, 밝기를 제어할 수 있는 요소 1개분을 나타내는 것으로 한다. 따라서, 일 예로서는, 1화소란, 1개의 색 요소를 나타내는 것으로 하고, 그 색 요소 하나로 밝기를 표현한다. 따라서, 그 때는, R(적색)G(녹색)B(청색)의 색 요소로 이루어지는 컬러 표시 장치의 경우에는, 화상의 최소 단위는, R의 화소와 G의 화소와 B의 화소의 3화소로 구성되는 것으로 한다. 또한, 색 요소는, 3색에 한정되지 않고, 3색 이상을 사용하여도 좋고, RGB 이외의 색을 사용하여도 좋다. 예를 들어, 백색을 더하고, RGBW(W는 흰색)로서도 가능하다. 또는, RGB에, 예를 들어, 옐로, 시안, 마젠타, 에메랄드그린, 주색(朱色) 등을 1색 이상 추가하는 것도 가능하다. 또는, 예를 들어, RGB 중의 적어도 1색과 유사한 색을, RGB에 추가하는 것도 가능하다. 예를 들어, R, G, B1, B2로 하여도 좋다. B1과 B2는, 모두 청색이지만, 파장이 약간 다르다. 마찬가지로, R1, R2, G, B로 하는 것도 가능하다. 이러한 색 요소를 사용함으로써, 보다 실물에 가까운 표시를 할 수 있다. 이러한 색 요소를 사용함으로써, 소비 전력을 저감할 수 있다. 다른 예로서는, 1개의 색 요소에 대하여, 복수의 영역을 사용하여 밝기를 제어하는 경우는, 그 영역 1개분을 1화소로 하는 것도 가능하다. 따라서, 일 예로서, 면적 계조를 행하는 경우 또는 부화소(서브 화소)를 가지고 있는 경우, 1개의 색 요소에 대해, 밝기를 제어하는 영역이 복수 있고, 그 전체에서 계조를 표현하지만, 밝기를 제어하는 영역의 1개분을 1화소로 하는 것도 가능하다. 따라서, 그 경우는, 1개의 색 요소는, 복수의 화소로 구성되게 된다. 또는, 밝기를 제어하는 영역이 하나의 색 요소 중에 복수 있어도, 이들을 통합하여, 1개의 색 요소를 1화소로 하여도 좋다. 따라서, 그 경우는, 1개의 색 요소는, 1개의 화소로 구성되게 된다. 또는, 1개의 색 요소에 대하여, 복수의 영역을 사용하여 밝기를 제어하는 경우, 화소에 의해, 표시에 기여하는 영역의 크기가 다른 경우가 있다. 또는, 1개의 색 요소에 대하여 복수 있는, 밝기를 제어하는 영역에 있어서, 각각에 공급하는 신호를 약간 다르게 하도록 하여, 시야각을 넓히도록 하여도 좋다. 즉, 1개의 색 요소에 대하여, 복수개 있는 영역이 각각 가지는 화소 전극의 전위가, 각각 다른 것도 가능하다. 그 결과, 액정 분자에 가해지는 전압이 각 화소 전극에 의해서 각각 다르다. 따라서, 시야각을 넓게 할 수 있다.
또한, 1화소(3색분)라고 명시적으로 기재하는 경우는, R와 G과 B의 3화소분을 1화소라고 생각하는 경우로 한다. 1화소(1색분)라고 명시적으로 기재하는 경우는, 1개의 색 요소에 대해, 복수의 영역이 있는 경우, 이들을 통합하여 1화소라고 생각하는 경우로 한다.
또한, 화소는, 매트릭스 형상으로 배치(배열)되어 있는 경우가 있다. 여기에서, 화소가 매트릭스로 배치(배열)되어 있다는 것은, 세로방향 또는 가로방향에 있어서, 화소가 직선 위에 나란히 배치되어 있는 경우, 또는 들쭉날쭉한 선 위에 배치되어 있는 경우를 포함한다. 따라서, 예를 들어 3색의 색 요소(예를 들어 RGB)로 풀 컬러 표시를 하는 경우에, 스트라이프 배치되어 있는 경우, 또는 3개의 색 요소의 도트가 델타 배치되어 있는 경우도 포함한다. 또한, 베이어 배치되어 있는 경우도 포함한다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 이로써, 저소비 전력화, 또는 표시 소자의 장수명화를 도모할 수 있다.
또한, 화소에 능동 소자를 가지는 액티브 매트릭스 방식, 또는, 화소에 능동 소자를 가지지 않는 패시브 매트릭스 방식을 사용할 수 있다.
액티브 매트릭스 방식에서는, 능동 소자(액티브 소자, 비선형 소자)로서, 트랜지스터뿐만 아니라, 다양한 능동 소자(액티브 소자, 비선형 소자)를 사용할 수 있다. 예를 들어, MIM(Metal Insulator Metal)이나 TFD(Thin Film Diode) 등을 사용하는 것도 가능하다. 이들의 소자는, 제조 공정이 적기 때문에, 제조 비용의 저감, 또는 제조 수율의 향상을 도모할 수 있다. 또한, 소자의 사이즈가 작기 때문에, 개구율을 향상시킬 수 있고, 저소비 전력화나 고휘도화를 도모할 수 있다.
또한, 액티브 매트릭스 방식 이외의 것으로서, 능동 소자(액티브 소자, 비선형 소자)를 사용하지 않는 패시브 매트릭스형을 사용하는 것도 가능하다. 능동 소자(액티브 소자, 비선형 소자)를 사용하지 않기 때문에, 제조 공정이 적고, 제조 비용의 저감, 또는 제조 수율의 향상을 도모할 수 있다. 능동 소자(액티브 소자, 비선형 소자)를 사용하지 않기 때문에, 개구율을 향상시킬 수 있고, 저소비 전력화나 고휘도화를 도모할 수 있다.
또한, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이며, 드레인 영역과 소스 영역의 사이에 채널 영역을 가지고 있고, 드레인 영역과 채널 영역과 소스 영역을 통하여 전류를 흘려보낼 수 있다. 여기에서, 소스와 드레인은, 트랜지스터의 구조나 동작 조건 등에 따라 변하기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 그래서, 소스 및 드레인으로서 기능하는 영역을, 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일 예로서는, 각각을 제 1 단자, 제 2 단자라고 표기하는 경우가 있다. 또는, 각각을 제 1 전극, 제 2 전극이라고 표기하는 경우가 있다. 또는, 제 1 영역, 제 2 영역이라고 표기하는 경우가 있다.
또한, 트랜지스터는, 베이스와 이미터와 콜렉터를 포함하는 적어도 3개의 단자를 가지는 소자라도 좋다. 이 경우도 마찬가지로, 이미터와 콜렉터를, 제 1 단자, 제 2 단자 등으로 표기하는 경우가 있다.
또한, 게이트란, 게이트 전극과 게이트 배선(게이트선, 게이트 신호선, 주사선, 주사 신호선 등이라고도 함)을 포함한 전체, 또는, 이들의 일부를 말한다. 게이트 전극이란, 채널 영역을 형성하는 반도체와, 게이트 절연막을 개재하여 오버랩하고 있는 부분의 도전막을 말한다. 또한, 게이트 전극의 일부는, LDD(Lightly Doped Drain) 영역 또는 소스 영역(또는 드레인 영역)과, 게이트 절연막을 통하여 오버랩하고 있는 경우도 있다. 게이트 배선이란, 각 트랜지스터, 게이트 전극의 사이를 접속하기 위한 배선, 각 화소가 가지는 게이트 전극의 사이를 접속하기 위한 배선, 또는 게이트 전극으로 다른 배선을 접속하기 위한 배선을 말한다.
단, 게이트 전극으로서도 기능하고, 게이트 배선으로서도 기능하는 부분(영역, 도전막, 배선 등)도 존재한다. 이러한 부분(영역, 도전막, 배선 등)은, 게이트 전극이라고 불러도 좋고, 게이트 배선이라고 불러도 좋다. 즉, 게이트 전극과 게이트 배선을, 명확하게 구별할 수 없는 영역도 존재한다. 예를 들어, 연신하여 배치되어 있는 게이트 배선의 일부와 채널 영역이 오버랩하고 있는 경우, 그 부분(영역, 도전막, 배선 등)은 게이트 배선으로서 기능하고 있지만, 게이트 전극으로서도 기능하고 있게 된다. 따라서, 이러한 부분(영역, 도전막, 배선 등)은, 게이트 전극이라고 불러도 좋고, 게이트 배선이라고 불러도 좋다.
또한, 게이트 전극과 같은 재료로 형성되고, 게이트 전극과 같은 섬(아일랜드)을 형성하여 연결되는 부분(영역, 도전막, 배선 등)도, 게이트 전극이라고 불러도 좋다. 마찬가지로, 게이트 배선과 같은 재료로 형성되고, 게이트 배선과 같은 섬(아일랜드)을 형성하여 연결되는 부분(영역, 도전막, 배선 등)도, 게이트 배선이라고 불러도 좋다. 이러한 부분(영역, 도전막, 배선 등)은, 엄밀한 의미에서는, 채널 영역과 오버랩하고 있지 않는 경우, 또는 다른 게이트 전극과 접속시키는 기능을 갖지 않는 경우가 있다. 그러나, 제조시의 사양 등의 관계로, 게이트 전극 또는 게이트 배선과 같은 재료로 형성되고, 게이트 전극 또는 게이트 배선과 같은 섬(아일랜드)을 형성하여 연결되는 부분(영역, 도전막, 배선 등)이 있다. 따라서, 이러한 부분(영역, 도전막, 배선 등)도 게이트 전극 또는 게이트 배선이라고 불러도 좋다.
또한, 예를 들어, 멀티 게이트의 트랜지스터에 있어서, 1개의 게이트 전극과, 다른 게이트 전극은, 게이트 전극과 같은 재료로 형성된 도전막으로 접속되는 경우가 많다. 이러한 부분(영역, 도전막, 배선 등)은, 게이트 전극과 게이트 전극을 접속시키기 위한 부분(영역, 도전막, 배선 등)이기 때문에, 게이트 배선이라고 불러도 좋지만, 멀티 게이트의 트랜지스터를 1개의 트랜지스터라고 간주할 수도 있기 때문에, 게이트 전극이라고 불러도 좋다. 즉, 게이트 전극 또는 게이트 배선과 같은 재료로 형성되고, 게이트 전극 또는 게이트 배선과 같은 섬(아일랜드)을 형성하여 연결되는 부분(영역, 도전막, 배선 등)은, 게이트 전극이나 게이트 배선이라고 불러도 좋다. 또한, 예를 들어, 게이트 전극과 게이트 배선을 접속시키고 있는 부분의 도전막이며, 게이트 전극 또는 게이트 배선과는 다른 재료로 형성된 도전막도, 게이트 전극이라고 불러도 좋고, 게이트 배선이라고 불러도 좋다.
또한, 게이트 단자란, 게이트 전극의 부분(영역, 도전막, 배선 등) 또는, 게이트 전극과 전기적으로 접속되어 있는 부분(영역, 도전막, 배선 등)에 대하여, 그 일부분을 말한다.
또한, 어떤 배선을, 게이트 배선, 게이트선, 게이트 신호선, 주사선, 주사 신호선 등이라고 부르는 경우, 그 배선에 트랜지스터의 게이트가 접속되지 않는 경우도 있다. 이 경우, 게이트 배선, 게이트선, 게이트 신호선, 주사선, 주사 신호선은, 트랜지스터의 게이트와 같은 층으로 형성된 배선, 트랜지스터의 게이트와 같은 재료로 형성된 배선 또는 트랜지스터의 게이트와 동시에 성막된 배선을 의미하고 있는 경우가 있다. 예로서는, 유지 용량용 배선, 전원선, 기준 전위 공급 배선 등이 있다.
또한, 소스란 소스 영역과 소스 전극과 소스 배선(소스선, 소스 신호선, 데이터선, 데이터 신호선 등이라고도 함)을 포함한 전체, 또는, 이들의 일부를 말한다. 소스 영역이란, P형 불순물(붕소이나 갈륨 등)이나 N형 불순물(인이나 비소 등)이 많이 포함되는 반도체 영역을 말한다. 따라서, 조금만 P형 불순물이나 N형 불순물이 포함되는 영역, 소위, LDD(Lightly Doped Drain) 영역은, 소스 영역에는 포함되지 않는다. 소스 전극이란, 소스 영역과는 다른 재료로 형성되고, 소스 영역과 전기적으로 접속되어 배치되어 있는 부분의 도전층을 말한다. 단, 소스 전극은, 소스 영역도 포함하여 소스 전극이라고 부르는 경우도 있다. 소스 배선이란, 각 트랜지스터의 소스 전극의 사이를 접속하기 위한 배선, 각 화소가 가지는 소스 전극의 사이를 접속하기 위한 배선, 또는 소스 전극과 다른 배선을 접속하기 위한 배선을 말한다.
그러나, 소스 전극으로서도 기능하고, 소스 배선으로서도 기능하는 부분(영역, 도전막, 배선 등)도 존재한다. 이러한 부분(영역, 도전막, 배선 등)은, 소스 전극이라고 불러도 좋고, 소스 배선이라고 불러도 좋다. 즉, 소스 전극과 소스 배선이, 명확하게 구별할 수 없는 영역도 존재한다. 예를 들어, 연신하여 배치되어 있는 소스 배선의 일부와 소스 영역이 오버랩하고 있는 경우, 그 부분(영역, 도전막, 배선 등)은 소스 배선으로서 기능하고 있지만, 소스 전극으로서도 기능하고 있게 된다. 따라서, 이러한 부분(영역, 도전막, 배선 등)은, 소스 전극이라고 불러도 좋고, 소스 배선이라고 불러도 좋다.
또한, 소스 전극과 같은 재료로 형성되고, 소스 전극과 같은 섬(아일랜드)을 형성하여 연결되는 부분(영역, 도전막, 배선 등)이나, 소스 전극과 소스 전극을 접속하는 부분(영역, 도전막, 배선 등)도, 소스 전극이라고 불러도 좋다. 또한, 소스 영역과 오버랩하고 있는 부분도, 소스 전극이라고 불러도 좋다. 마찬가지로, 소스 배선과 같은 재료로 형성되고, 소스 배선과 같은 섬(아일랜드)을 형성하여 연결되는 영역도, 소스 배선이라고 불러도 좋다. 이러한 부분(영역, 도전막, 배선 등)은, 엄밀한 의미에서는, 다른 소스 전극과 접속시키는 기능을 가지고 있지 않는 경우가 있다. 그러나, 제조시의 사양 등의 관계로, 소스 전극 또는 소스 배선과 같은 재료로 형성되고, 소스 전극 또는 소스 배선과 연결되는 부분(영역, 도전막, 배선 등)이 있다. 따라서, 이러한 부분(영역, 도전막, 배선 등)도 소스 전극 또는 소스 배선이라고 불러도 좋다.
또한, 예를 들어, 소스 전극과 소스 배선을 접속시키고 있는 부분의 도전막으로서, 소스 전극 또는 소스 배선과는 다른 재료로 형성된 도전막도, 소스 전극이라고 불러도 좋고, 소스 배선이라고 불러도 좋다.
또한, 소스 단자란, 소스 영역이나, 소스 전극이나, 소스 전극과 전기적으로 접속되어 있는 부분(영역, 도전막, 배선 등)에 대하여, 그 일부분을 말한다.
또한, 어떤 배선을, 소스 배선, 소스선, 소스 신호선, 데이터선, 데이터 신호선 등이라고 부르는 경우, 그 배선에 트랜지스터의 소스(드레인)가 접속되어 있지 않는 경우도 있다. 이 경우, 소스 배선, 소스선, 소스 신호선, 데이터선, 데이터 신호선은, 트랜지스터의 소스(드레인)와 같은 층으로 형성된 배선, 트랜지스터의 소스(드레인)와 같은 재료로 형성된 배선 또는 트랜지스터의 소스(드레인)와 동시에 성막된 배선을 의미하고 있는 경우가 있다. 예로서는, 유지 용량용 배선, 전원선, 기준 전위 공급 배선 등이 있다.
또한, 드레인에 대해서는, 소스와 같다.
또한, 반도체 장치란 반도체 소자(트랜지스터, 다이오드, 사이리스터 등)을 포함하는 회로를 가지는 장치를 말한다. 또한, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 반도체 장치라고 불러도 좋다. 또는, 반도체 재료를 가지는 장치를 반도체 장치라고 한다.
또한, 표시 장치란, 표시 소자를 가지는 장치를 말한다. 또한, 표시 장치는, 표시 소자를 포함하는 복수의 화소를 포함하고 있어도 좋다. 또한, 표시 장치는, 복수의 화소를 구동시키는 주변 구동 회로를 포함하고 있어도 좋다. 또한, 복수의 화소를 구동시키는 주변 구동 회로는, 복수의 화소와 동일 기판 위에 형성되어도 좋다. 또한, 표시 장치는, 와이어 본딩이나 범프 등에 의해 기판 위에 배치된 주변 구동 회로, 소위, 칩 온 글래스(COG)로 접속된 IC칩, 또는, TAB 등으로 접속된 IC칩을 포함하고 있어도 좋다. 또한, 표시 장치는, IC칩, 저항 소자, 용량 소자, 인덕터, 트랜지스터 등이 설치된 플렉시블 프린트 서킷(FPC)을 포함하여도 좋다. 또한, 표시 장치는, 플렉시블 프린트 서킷(FPC) 등을 통하여 접속되고, IC 칩, 저항 소자, 용량 소자, 인덕터, 트랜지스터 등이 설치된 프린트 배선 기판(PWB)을 포함하고 있어도 좋다. 또한, 표시 장치는, 편광판 또는 위상차판 등의 광학 시트를 포함하고 있어도 좋다. 또한, 표시 장치는, 조명 장치, 케이스, 음성 입출력 장치, 광 센서 등을 포함하고 있어도 좋다.
또한, 조명 장치는, 백라이트 유닛, 도광판, 프리즘 시트, 확산 시트, 반사 시트, 광원(LED, 냉음극관 등), 냉각 장치(수냉식, 공냉식) 등을 가지고 있어도 좋다.
또한, 발광 장치란, 발광 소자 등을 가지고 있는 장치를 말한다. 표시 소자로서 발광 소자를 가지고 있는 경우는, 발광 장치는, 표시 장치의 구체예의 하나이다.
또한, 반사 장치란, 광반사 소자, 광회절 소자, 광반사 전극 등을 가지고 있는 장치를 말한다.
또한, 액정 표시 장치란, 액정 소자를 가지고 있는 표시 장치를 말한다. 액정 표시 장치에는, 직시형, 투사 형태, 투과형, 반사형, 반투과형 등이 있다.
또한, 구동 장치란, 반도체 소자, 전기 회로, 전자 회로를 가지는 장치를 말한다. 예를 들어, 소스 신호선으로부터 화소 내로의 신호의 입력을 제어하는 트랜지스터(선택용 트랜지스터, 스위칭용 트랜지스터 등이라고 부르는 것이 있음), 화소 전극에 전압 또는 전류를 공급하는 트랜지스터, 발광 소자에 전압 또는 전류를 공급하는 트랜지스터 등은, 구동 장치의 일 예이다. 또한, 게이트 신호선에 신호를 공급하는 회로(게이트 드라이버, 게이트선 구동 회로 등이라고 부르는 것이 있음), 소스 신호선에 신호를 공급하는 회로(소스 드라이버, 소스선 구동 회로 등이라고 부르는 것이 있음) 등은, 구동 장치의 일 예이다.
또한, 표시 장치, 반도체 장치, 조명 장치, 냉각 장치, 발광 장치, 반사 장치, 구동 장치 등은, 서로 중복하여 가지는 경우가 있다. 예를 들어, 표시 장치가, 반도체 장치 및 발광 장치를 가지는 경우가 있다. 또는, 반도체 장치가, 표시 장치 및 구동 장치를 가지는 경우가 있다.
또한, A 위에 B가 형성되어 있거나, 또는, A 위에 B가 형성되어 있다고 명시적으로 기재하는 경우는, A 위에 B가 직접 접촉하여 형성되어 있는 것에 한정되지 않는다. 직접 접촉하지 않는 경우, 즉, A와 B 사이에 다른 대상물이 개재하는 경우도 포함하는 것으로 한다. 여기에서, A, B는, 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)로 한다.
따라서 예를 들어, 층(A) 위에 (또는 층(A) 위에), 층(B)이 형성되어 있다고 명시적으로 기재되어 있는 경우는, 층(A) 위에 직접 접촉하여 층(B)이 형성되어 있는 경우와, 층(A) 위에 직접 접촉하여 다른 층(예를 들어 층(C)이나 층(D) 등)이 형성되어 있고, 그 위에 직접 접촉하여 층(B)이 형성되어 있는 경우를 포함하는 것으로 한다. 또한, 다른 층(예를 들어 층(C)이나 층(D)) 등은, 단층이거나, 복층이라도 좋다.
또한, A의 상방에 B가 형성되어 있다고 명시적으로 기재되어 있는 경우에 대해서도 마찬가지이고, A 위에 B가 직접 접촉하고 있는 것에 한정되지 않고, A와 B의 사이에 다른 대상물이 개재하는 경우도 포함하는 것으로 한다. 따라서 예를 들어, 층(A)의 상방에, 층(B)이 형성되어 있다는 경우는, 층(A) 위에 직접 접촉하여 층(B)이 형성되어 있는 경우와, 층(A) 위에 직접 접촉하여 다른 층(예를 들어 층(C)이나 층(D) 등)이 형성되어 있고, 그 위에 직접 접촉하여 층(B)이 형성되어 있는 경우를 포함하는 것으로 한다. 또한, 다른 층(예를 들어 층(C)이나 층(D) 등)은, 단층이거나, 복층이라도 좋다.
또한, A 위에 B가 형성되어 있거나, A 위에 B가 형성되어 있거나, 또는 A의 상방에 B가 형성되어 있다고 명시적으로 기재하는 경우, 경사 상에 B가 형성되는 경우도 포함하는 것으로 한다.
또한, A 아래에 B가, 또는, A의 하방에 B가,의 경우에 대해서도, 마찬가지이다.
또한, 명시적으로 단수로서 기재되어 있는 것에 대해서는, 단수인 것이 바람직하다. 단, 이것에 한정되지 않고, 복수인 것도 가능하다. 마찬가지로, 명시적으로 복수로서 기재되어 있는 것에 대해서는, 복수인 것이 바람직하다. 단, 이것에 한정되지 않고, 단수인 것도 가능하다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 도면은, 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시하는 형상 또는 값 등에 한정되지 않는다. 예를 들어, 제조 기술에 의한 형상의 편차, 오차에 의한 형상의 편차, 노이즈에 의한 신호, 전압, 또는 전류의 편차, 또는, 타이밍의 어긋남에 의한 신호, 전압, 또는 전류의 편차 등을 포함하는 것이 가능하다.
또한, 전문 용어는, 특정한 실시형태, 또는 실시예 등을 기술하는 목적으로 사용할 수 있는 경우가 많고, 이것에 한정되지 않는다.
또한, 정의되어 있지 않는 문언(전문 용어 또는 학술 용어 등의 과학기술 문언을 포함함)은, 통상의 당업자가 이해하는 일반적인 의미와 동등한 의미로서 사용하는 것이 가능하다. 사전 등에 의해 정의되어 있는 문언은, 관련 기술의 배경과 모순이 없는 의미로 해석되는 것이 바람직하다.
또한, 제 1, 제 2, 제 3 등의 어구는, 여러 가지 요소, 부재, 영역, 층, 구역을 다른 것과 구별하여 기술하기 위해 사용된다. 따라서, 제 1, 제 2, 제 3 등의 어구는, 요소, 부재, 영역, 층, 구역 등의 수를 한정하는 것이 아니다. 또한, 예를 들어, “제 1”을 “제 2” 또는 “제 3”등으로 바꿀 수 있다.
또한, “위에”, “상방에”, “아래에”, “하방에”, “가로로”, “오른쪽으로”, “왼쪽으로”, “비스듬하게”, “안쪽에”, 또는, “바로 앞에”, 등의 공간적 배치를 나타내는 어구는, 어떤 요소 또는 특징과, 다른 요소 또는 특징과의 관련을, 도면에 의해 간단히 나타내기 위해서 사용되는 경우가 많다. 단, 이것에 한정되지 않고, 이들의 공간적 배치를 나타내는 어구는, 도면에 도시하는 방향에 더하여, 다른 방향을 포함하는 것이 가능하다. 예를 들어, A 위에 B라고 명시적으로 나타내어지는 경우는, B가 A 위에 있는 것에 한정되지 않는다. 도면 중의 디바이스는 반전, 또는 180°회전하는 것이 가능하므로, B가 A 아래에 있는 것을 포함하는 것이 가능하다. 이렇게, “위에”라는 어구는, “위에”의 방향에 더하여, “아래에”의 방향을 포함하는 것이 가능하다. 단, 이것에 한정되지 않고, 도면 중의 디바이스는 여러 방향으로 회전하는 것이 가능하므로, “위에”라는 어구는, “위에”, 및 “아래에”의 방향에 더하여, “가로로”, “오른쪽으로”, “왼쪽으로”, “비스듬하게”, “안쪽에”, 또는, “바로 앞에” 등의 다른 방향을 포함하는 것이 가능하다.
본 명세서 등에 의해 개시되는 발명의 일 형태에서는, 트랜지스터 및 유지 용량의 적어도 일부에, 투광성을 가지는 재료를 사용한다. 이로써, 트랜지스터나 유지 용량이 존재하는 영역에 있어서도 광을 투과시키는 것이 가능해지기 때문에, 개구율을 향상시킬 수 있다. 또한, 트랜지스터와 다른 소자(예를 들어, 다른 트랜지스터)를 접속하는 배선, 또는 용량 소자와 다른 소자(예를 들어, 다른 용량 소자)를 접속하는 배선을, 저항율이 낮은(도전율이 높은) 재료를 사용하여 형성하는 경우에는, 신호 파형의 무뎌짐을 저감하고, 배선 저항에 의한 전압 강하를 억제할 수 있다. 이로써, 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 반도체 장치 대형화(대화면화)가 용이해진다.
도 1은 반도체 장치의 평면도 및 단면도.
도 2는 반도체 장치의 제작 방법을 설명하는 단면도.
도 3은 반도체 장치의 제작 방법을 설명하는 단면도.
도 4는 반도체 장치의 제작 방법을 설명하는 단면도.
도 5는 반도체 장치의 제작 방법을 설명하는 단면도.
도 6은 반도체 장치의 평면도 및 단면도.
도 7은 반도체 장치의 평면도 및 단면도.
도 8은 반도체 장치의 평면도 및 단면도.
도 9는 반도체 장치의 평면도 및 단면도.
도 10은 반도체 장치의 평면도 및 단면도.
도 11은 반도체 장치의 평면도 및 단면도.
도 12는 반도체 장치의 평면도 및 단면도.
도 13은 반도체 장치의 제작 방법을 설명하는 단면도.
도 14는 반도체 장치의 제작 방법을 설명하는 단면도.
도 15는 반도체 장치의 제작 방법을 설명하는 단면도.
도 16은 반도체 장치의 제작 방법을 설명하는 단면도.
도 17은 다계조 마스크의 구성을 설명하는 단면도.
도 18은 반도체 장치의 평면도 및 단면도.
도 19는 반도체 장치의 평면도 및 단면도.
도 20은 반도체 장치의 평면도 및 단면도.
도 21은 반도체 장치의 평면도 및 단면도.
도 22는 반도체 장치를 설명하는 평면도 및 단면도.
도 23은 반도체 장치를 설명하는 도면.
도 24는 반도체 장치를 설명하는 단면도.
도 25는 반도체 장치를 설명하는 단면도.
도 26은 반도체 장치를 설명하는 평면도 및 단면도.
도 27은 반도체 장치를 설명하는 도면.
도 28은 반도체 장치를 설명하는 단면도.
도 29는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 30은 전자서적의 예를 도시하는 외관도.
도 31은 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 32는 유기기의 예를 도시하는 외관도.
도 33은 휴대전화기의 예를 도시하는 외관도.
도 34는 반도체 장치의 제작 방법을 설명하는 단면도.
도 35는 반도체 장치를 설명하는 단면도.
도 36은 반도체 장치의 제작 방법을 설명하는 단면도.
도 37은 반도체 장치를 설명하는 평면도 및 단면도.
도 38은 반도체 장치를 설명하는 평면도 및 단면도.
도 39는 반도체 장치를 설명하는 도면.
도 40은 반도체 장치를 설명하는 도면.
도 41은 반도체 장치를 설명하는 도면.
도 42는 반도체 장치를 설명하는 도면.
도 43은 반도체 장치를 설명하는 도면.
이하, 실시형태에 대하여, 도면을 사용하여 상세하게 설명한다. 단, 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되지 않고, 본 명세서 등에 있어서 개시하는 발명의 취지로부터 벗어남이 없이 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자에게 있어서 자명하다. 또한, 다른 실시형태에 따른 구성은, 적절하게 조합하여 실시할 수 있다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 사용하고, 그 반복 설명은 생략한다.
또한, 어떤 하나의 실시형태 중에서 말하는 내용(일부의 내용이라도 좋다)은, 그 실시형태에서 기술하는 다른 내용(일부의 내용이라도 좋다), 및 /또는, 1개 또는 복수의 다른 실시형태에서 기술하는 내용(일부의 내용이라도 좋다)에 대하여, 적용, 조합, 또는 치환 등을 할 수 있다.
또한, 실시형태 중에서 말하는 내용이란, 각각의 실시형태에 있어서, 여러 도면을 사용하여 기술하는 내용, 또는 명세서에 기재되는 문장을 사용하여 기술하는 내용이다.
또한, 어떤 하나의 실시형태에 있어서 기술하는 도면(일부라도 좋다)은, 그 도면의 다른 부분, 그 실시형태에 있어서 기술하는 다른 도면(일부라도 좋다), 및/또는, 1개 또는 복수의 다른 실시형태에 있어서 기술하는 도면(일부라도 좋다)에 대하여, 조합시킴으로써, 더 많은 도면을 구성시킬 수 있다.
또한, 어떤 하나의 실시형태에 있어서 기술하는 도면 또는 문장에 있어서, 그 일부분을 발췌하여, 발명의 일 형태를 구성하는 것은 가능하다. 따라서, 어떤 부분을 기술하는 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 발췌한 내용도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 따라서, 예를 들어, 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전층, 절연층, 반도체층, 유기재료, 무기재료, 부품, 기판, 모듈, 장치, 고체, 액체, 기체, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면(단면도, 평면도, 회로도, 블록도, 플로차트, 공정도, 사시도, 입면도, 배치도, 타이밍 차트, 구조도, 모식도, 그래프, 표, 광로도, 벡터도, 상태도, 파형도, 사진, 화학식 등) 또는 문장에 있어서, 그 일부분을 발췌하여, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 그 제작 방법에 대하여, 도 1 내지 도 11을 사용하여 설명한다.
도 1에는, 본 실시형태에 따른 반도체 장치의 구성의 일 예를 도시한다. 본 실시형태에서는, 반도체 장치로서, 특히 액정 표시 장치에 대하여 설명하고 있지만, 개시되는 발명은 이것에 한정되지 않는다. 일렉트로루미네선스 표시 장치(EL 표시 장치)나, 전기 영동 소자를 사용한 표시 장치(소위 전자 패이퍼) 등으로의 적용은, 처음부터 가능하다. 또한, 표시 장치 이외의 다른 반도체 장치로의 적용도 가능하다. 또한, 도 1a는 평면도이며, 도 1b는 도 1a의 A-B에 있어서의 단면도이다.
도 1a에 도시하는 반도체 장치는, 소스 배선으로서 기능하는 도전층(112)과, 도전층(112)과 교차하고, 게이트 배선으로서 기능하는 도전층(132a) 및 용량 배선으로서 기능하는 도전층(132b)과, 도전층(132a)과 도전층(112)의 교차부 부근의 트랜지스터(150)와, 도전층(132b)과 전기적으로 접속된 유지 용량(152)을 가지는 화소부를 구비하고 있다(도 1a, 도 1b 참조). 또한, 본 명세서 등에 있어서, 화소부란, 게이트 배선으로서 기능하는 도전층 및 소스 배선으로서 기능하는 도전층에 둘러싸인 영역을 가리킨다. 또한, 도 1a에 있어서, 도전층(112)과, 도전층(132a) 및 도전층(132b)은 90°의 각도로 교차하고 있지만, 개시하는 발명은 상기 구성에 한정되지 않는다. 즉, 도전층(112)과, 도전층(132a) 및 도전층(132b)이 90° 이외의 각도로 교차하고 있어도 좋다.
트랜지스터(150)는, 소스 전극으로서 기능하는 도전층(106a)과, 드레인 전극으로서 기능하는 도전층(106b)과, 반도체층(118a)과, 게이트 절연층(120)과, 게이트 전극으로서 기능하는 도전층(126a)으로 구성되는 소위 탑 게이트형의 트랜지스터이다(도 1a, 도 1b 참조). 또한, 유지 용량(152)은, 도전층(106b)과, 게이트 절연층(120)과, 도전층(126b)과, 도전층(140)으로 구성되어 있다. 더욱 상세하게는, 도전층(106b)과 도전층(126b)의 사이, 및 도전층(126b)과 도전층(140)의 사이에 용량이 형성된다. 또한, 트랜지스터에 있어서의 소스 전극 및 드레인 전극은, 캐리어가 흐르는 방향에 의해 그 기능이 교체되는 일이 있기 때문에, 소스 전극 및 드레인 전극의 호칭은 편의적인 것에 불과하다. 즉, 각종 도전층의 기능이, 상기 호칭에 한정하여 해석되는 것이 아니다.
여기서, 트랜지스터(150)를 구성하는 도전층(106a), 도전층(106b), 반도체층(118a), 도전층(126a), 및 유지 용량(152)을 구성하는 도전층(126b)은, 투광성을 가지는 재료로 형성되어 있다. 이로써, 화소의 개구율 향상이 실현되어 있다.
또한, 도전층(106a)과 전기적으로 접속되는 도전층(112), 및 도전층(126a)과 전기적으로 접속되는 도전층(132a)은, 저저항 재료로 형성되어 있다. 따라서, 배선 저항을 저감하고, 소비 전력을 저감할 수 있다. 또한, 도전층(112) 및 도전층(132a)은 차광성을 가지는 재료로 형성되어 있다. 따라서, 화소간을 차광할 수 있다.
또한, 상기에 있어서 투광성을 가진다는 것은, 적어도, 도전층(112)이나 도전층(132a)과 비교하여, 가시영역(400nm 내지 800nm 정도)에 있어서의 광의 투과율이 높은 것을 의미한다.
다음에, 반도체 장치의 제작 방법의 일 예에 대하여 설명한다.
처음에, 절연면을 가지는 기판(100) 위에 도전층(102)을 형성한다(도 2a1, 도 2a2 참조).
절연면을 가지는 기판(100)으로서는, 예를 들어, 액정 표시 장치 등에 사용되는 가시광 투과성을 가지는 유리 기판을 사용할 수 있다. 상기의 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판에는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로 실리케이트 유리, 바륨 보로 실리케이트 유리 등의 유리 재료가 사용되고 있다. 그 외에도, 절연면을 가지는 기판(100)으로서, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 절연성 기판, 실리콘 등의 반도체 재료로 이루어지는 반도체 기판의 표면을 절연 재료로 피복한 기판, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판의 표면을 절연재료로 피복한 기판 등을 사용할 수 있다. 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES)으로 대표되는 가요성 을 가지는 합성 수지를 사용하여도 좋다.
도시하지 않지만, 절연면을 가지는 기판(100) 위에는 하지막을 형성하여도 좋다. 하지막은, 기판(100)으로부터의 알칼리 금속(Li, Cs, Na 등)이나 알칼리토류 금속(Ca, Mg 등), 그 밖의 불순물의 확산을 방지하는 기능을 가진다. 즉, 하지막을 형성함으로써, 반도체 장치의 신뢰성 향상이라는 과제를 해결할 수 있다. 하지막은, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막 등으로부터 선택된 1 또는 복수의 절연층에 의해 형성할 수 있다. 예를 들어, 기판측으로부터 질화실리콘막과 산화실리콘막을 차례대로 적층한 구성으로 하면 바람직하다. 질화실리콘막의 불순물에 대한 블로킹 효과가 높기 때문이다. 한편, 질화실리콘막이 반도체와 접촉하는 경우에는 불량이 발생할 가능성도 있기 때문에, 반도체와 접촉하는 막으로서, 산화실리콘막을 형성하는 것이 좋다.
또한, 본 명세서 등에 있어서, 산화질화물이란, 그 조성에 있어서, 질소보다도 산소의 함유량(원자수)이 많은 것을 나타내고, 예를 들어, 산화질화실리콘이란, 산소가 50원자% 이상 70원자% 이하, 질소가 0.5원자% 이상 15원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 0.1원자% 이상 10원자% 이하의 범위에서 포함되는 것을 말한다. 또한, 질화산화물이란, 그 조성에 있어서, 산소보다도 질소의 함유량(원자수)이 많은 것을 나타내고, 예를 들어, 질화산화실리콘이란, 산소가 5원자% 이상 30원자% 이하, 질소가 20원자% 이상 55원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 10원자% 이상 25원자% 이하의 범위에서 포함되는 것을 말한다. 단, 상기 범위는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우이다. 또한, 구성 원소의 함유 비율의 합계는 100원자%를 초과하지 않는다.
도전층(102)은, 인듐주석 산화물(Indium Tin Oxide: ITO), 산화실리콘을 포함하는 인듐주석 산화물(ITSO), 유기 인듐, 유기 주석, 산화아연(ZnO), 질화티타늄 등의 투광성(가시광 투과성)을 가지는 재료를 사용하여 형성하면 좋다. 또한, 산화아연을 포함하는 인듐아연 산화물(Indium Zinc Oxide:IZO), 산화아연에 갈륨(Ga)을 첨가한 재료, 산화주석(SnO2), 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물 등을 사용하여도 좋다. 도전층(102)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋지만, 적층 구조로 하는 경우에는, 광투과율이 충분히 높아지도록 도전층(102)을 형성하는 것이 바람직하다. 또한, 도전층(102)의 제작 방법으로서는 스퍼터링법을 사용하는 것이 바람직하지만, 이것으로 제한할 필요는 없다.
다음에, 도전층(102) 위에 레지스트 마스크(104a) 및 레지스트 마스크(104b)를 형성하고, 상기 레지스트 마스크(104a) 및 레지스트 마스크(104b)를 사용하여 도전층(102)을 선택적으로 에칭하여, 도전층(106a) 및 도전층(106b)을 형성한다(도 2b1, 도 2b2 참조). 상기 에칭으로서는, 웨트 에칭, 드라이 에칭의 어느 하나를 사용하여도 좋다. 또한, 상기 에칭 후에는 레지스트 마스크(104a), 레지스트 마스크(104b)는 제거한다. 도전층(106a) 및 도전층(106b)은, 후에 형성되는 절연층 등의 피복성을 향상하고, 단절(段切)을 방지하기 위하여, 그 단부가 테이퍼 형상이 되도록 형성하는 것이 바람직하다. 이렇게, 도전층을 테이퍼 형상이 되도록 형성함으로써, 반도체 장치의 제조 수율 향상이라는 과제를 해결할 수 있다.
도전층(106a)은 트랜지스터의 소스 전극으로서, 도전층(106b)은 트랜지스터의 드레인 전극 및 유지 용량의 전극(용량 전극)으로서 기능한다. 또한, 각종 도전층의 기능은, 소스 전극 또는 드레인 전극의 호칭에 한정하여 해석되는 것이 아니다.
다음에, 도전층(106a) 및 도전층(106b)을 덮도록 도전층(108)을 형성한다(도 2c1, 도 2c2 참조). 또한, 여기에서는, 도전층(106a) 및 도전층(106b)을 덮도록 도전층(108)을 형성하지만, 개시되는 발명은 이것에 한정되지 않는다.
도전층(108)은, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 니오브(Nb), 크롬(Cr), 세슘(Ce) 등의 금속재료, 또는 이들의 금속재료를 주성분으로 하는 합금재료, 또는 이들의 금속재료를 성분으로 하는 질화물을 사용하여, 단층 구조 또는 적층 구조로 형성할 수 있다. 예를 들어, 도전층(108)은, 알루미늄 등의 저항이 낮은 재료로 형성하는 것이 바람직하다.
도전층(106a) 위에 도전층(108)을 형성한 경우, 이들의 도전층이 반응하여 버리는 경우가 있다. 예를 들어, 도전층(106a)에 ITO를 사용하여, 도전층(108)에 알루미늄을 사용한 경우, 화학 반응이 생길 수 있다. 이러한 반응을 피하기 위하여, 도전층(108)을, 고융점 재료와 저저항 재료의 적층 구조로 하여도 좋다. 보다 구체적으로는, 예를 들어, 도전층(108)의 도전층(106a)과 접촉하는 영역을 고융점 재료로 형성하고, 도전층(108)의 도전층(106a)과 접촉하지 않는 영역을 저저항 재료로 형성하면 적합하다.
상기 고융점 재료로서는, 몰리브덴, 티타늄, 텅스텐, 탄탈, 크롬 등을 들 수 있다. 저저항 재료로서는, 알루미늄, 구리, 은 등을 들 수 있다.
물론, 도전층(108)을 3층 이상의 적층 구조로 하여도 좋다. 이 경우, 예를 들어, 1층째가 몰리브덴, 2층째가 알루미늄, 3층째가 몰리브덴의 적층 구조, 또는, 1층째가 몰리브덴, 2층째가 네오디뮴을 미량으로 포함하는 알루미늄, 3층째가 몰리브덴의 적층 구조로 할 수 있다. 도전층(108)을 이러한 적층 구조로 함으로써, 힐록의 발생을 방지할 수 있다. 이로써, 반도체 장치의 신뢰성 향상이라는 과제를 해결할 수 있다.
다음에, 도전층(108) 위에 레지스트 마스크(110)를 형성하고, 상기 레지스트 마스크(110)를 사용하여 도전층(108)을 선택적으로 에칭하여, 도전층(112)을 형성한다(도 2d1, 도 2d2 참조). 또한, 도전층(112)은 소스 배선으로서의 기능을 가진다. 또한, 도전층(112)은 차광성을 가지는 재료를 사용하여 형성되어 있기 때문에, 차광 기능을 가진다. 레지스트 마스크(110)는, 도전층(112)의 형성 후에 제거된다.
또한, 본 실시형태에 있어서는, 도전층(106a) 및 도전층(106b)을 형성한 후, 도전층(112)을 형성하는 공정에 대하여 설명하였지만, 개시되는 발명은 이것에 한정하여 해석되지 않는다. 예를 들어, 도전층(106a) 및 도전층(106b)과, 도전층(112)의 형성 순서를 교체하여도 좋다. 즉, 소스 배선으로서 기능하는 도전층(112)을 형성한 후에, 소스 전극으로서 기능하는 도전층(106a) 및 도전층(106b)을 형성할 수도 있다(도 6a, 도 6b 참조). 또 도 6에 있어서는, 도전층(126a) 및 도전층(126b)과, 도전층(132a) 및 도전층(132b)의 형성 순서는 교체되지 않지만, 도전층(126a) 및 도전층(126b)과, 도전층(132a) 및 도전층(132b)의 형성 순서를 교체하여도 좋다.
또한, 도전층(108)을 에칭하여 도전층(112)을 형성할 때에, 후에 콘택트 홀이 형성되는 영역에 도전층(113)을 형성하여도 좋다(도 7a, 도 7b 참조). 이러한 구성을 채용함으로써, 콘택트 홀이 형성되는 영역을 차광할 수 있다. 이로써, 콘택트 영역에 있어서의 전극(화소 전극)의 표면 요철에 의한 표시 불량을 저감할 수 있기 때문에, 콘트라스트 향상이나, 광누설 저감과 같은 효과가 얻어진다. 즉, 표시 특성의 향상이라는 과제를 해결할 수 있다. 또한, 상기 구성은 액정 표시 장치에 있어서 특히 효과적이지만, 다른 반도체 장치에 적용하여도 좋은 것은 물론이다. 이 경우, 차광이 필요한 영역에 도전층(113)을 적절하게 형성하면 좋다.
다음에, 적어도 도전층(106a) 및 도전층(106b)을 덮도록 반도체층(114)을 형성한다(도 3a1, 도 3a2 참조). 본 실시형태에서는, 도전층(106a), 도전층(106b), 도전층(112)을 덮도록, 기판(100) 위에 반도체층(114)을 형성한다.
반도체층(114)은, In-Ga-Zn-O계의 산화물 반도체 재료를 비롯하여, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, Zn-O계 등, 각종 산화물 반도체 재료를 사용하여 형성할 수 있다. 또한, 그 밖의 재료를 사용할 수도 있다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료에 의한 반도체층(114)은, In, Ga, Zn을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용한 스퍼터링법으로 형성할 수 있다. 스퍼터의 조건은, 예를 들어, 기판(100)과 타겟의 거리를 30mm 내지 500mm, 압력을 0.1Pa 내지 2.0Pa, 직류(DC) 전원을 0.25kW 내지 5.0kW(직경 8인치의 타겟 사용 시), 분위기를 아르곤 분위기, 산소 분위기, 또는 아르곤과 산소의 혼합 분위기로 할 수 있다. 또한, 반도체층(114)으로서, ZnO계 비단결정막을 사용하여도 좋다. 또한, 반도체층(114)의 막 두께는, 5nm 내지 200nm정도로 하면 좋다.
상기의 스퍼터링법으로서는, 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법이나, DC 스퍼터링법, 펄스적으로 직류 바이어스를 가하는 펄스 DC 스퍼터링법 등을 사용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감시킬 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 이 경우, 반도체 장치의 제조 수율 향상, 신뢰성 향상과 같은 과제를 해결할 수 있다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터 장치를 사용하여도 좋다. 다원 스퍼터 장치에서는, 동일 쳄버에서 다른 복수의 막을 형성할 수도 있고, 동일 쳄버에서 복수 종류의 재료를 동시에 스퍼터하여 하나의 막을 형성할 수도 있다. 또한, 쳄버 내부에 자계 발생 기구를 구비한 마그네트론 스퍼터 장치를 사용하는 방법(마그네트론 스퍼터링법)이나, 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법 등을 사용하여도 좋다. 또한, 성막 중에 타겟 물질과 스퍼터 가스 성분을 화학 반응시켜서 이들의 화합물을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법 등을 사용하여도 좋다.
또한, 반도체층(114)을 형성하기 전에, 반도체층(114)의 피형성면(예를 들어, 도전층(106a) 및 도전층(106b)의 표면, 하지막을 형성한 경우에는 하지막의 표면을 포함함)에 플라즈마 처리를 행하여도 좋다. 플라즈마 처리를 행함으로써, 피형성면에 부착되어 있는 먼지 등을 제거할 수 있다. 또한, 상술한 플라즈마 처리를 행한 후, 대기에 노출시키지 않고 반도체층(114)을 형성함으로써, 도전층(106a) 및 도전층(106b)과, 반도체층(114)의 전기적 접속을 양호하게 할 수 있다. 즉, 반도체 장치의 제조 수율 향상, 신뢰성 향상과 같은 과제를 해결하는 것이 가능하다.
또한, 본 실시형태에 있어서는, 반도체층(114)으로서 산화물 반도체 재료를 사용하는 경우에 대하여 설명하고 있지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 산화물 반도체 재료 이외의 반도체 재료, 화합물 반도체 재료 등이라도, 두께를 작게 함으로써, 투광성을 확보할 수 있는 경우가 있다. 따라서, 산화물 반도체 재료를 대신하여, 다른 반도체 재료를 사용하여도 좋다. 상기 외의 반도체 재료의 일 예로서는, 실리콘이나 갈륨, 갈륨 비소 등의 각종 무기 반도체 재료, 카본 나노 튜브 등의 유기 반도체 재료, 이들의 혼합 재료, 등을 들 수 있다. 이들의 재료를, 단결정, 다결정, 미결정(마이크로 크리스탈, 나노 크리스탈을 포함함), 비정질과 같은 각종 형태로 사용하여 반도체층(114)으로 하면 좋다.
다음에, 반도체층(114) 위에 레지스트 마스크(116a) 및 레지스트 마스크(116b)를 형성하고, 상기 레지스트 마스크(116a) 및 레지스트 마스크(116b)를 사용하여 반도체층(114)을 선택적으로 에칭하여, 반도체층(118a) 및 반도체층(118b)을 형성한다(도 3b1, 도 3b2 참조). 반도체층(118a) 및 반도체층(118b)은 섬 형상으로 형성된다. 여기에서, 반도체층(118a)은 트랜지스터의 활성층이 된다. 또한, 반도체층(118b)은, 배선 간에 생기는 기생 용량을 완화시키는 역할을 한다. 또한, 본 실시형태에 있어서는, 반도체층(118b)을 형성하는 경우에 대하여 설명하고 있지만, 반도체층(118b)은 필수적인 구성 요소가 아니다.
또한, 상기의 레지스트 마스크는 스핀 코트법 등의 방법을 사용하여 형성하여도 좋지만, 액적 토출법이나 스크린 인쇄법 등을 사용하는 경우에는, 레지스트 마스크를 선택적으로 형성할 수 있다. 이 경우, 생산성 향상이라는 과제를 해결할 수 있다.
반도체층(114)의 에칭의 방법으로서는, 웨트 에칭 또는 드라이 에칭을 사용할 수 있다. 여기에서는, 아세트산과 질산과 인산의 혼합액을 사용한 웨트 에칭에 의해, 반도체층(114)의 불필요한 부분을 제거하고, 반도체층(118a) 및 반도체층(118b)을 형성한다. 또한, 상기 에칭 후에는 레지스트 마스크(116a) 및 레지스트 마스크(116b)는 제거한다. 상기 웨트 에칭에 사용할 수 있는 에천트(에칭 액)는 반도체층(114)을 에칭할 수 있는 것이면 좋고, 상술한 것에 한정되지 않는다.
드라이 에칭을 행하는 경우는, 예를 들어, 염소를 함유하는 가스, 또는 염소를 함유하는 가스에 산소가 첨가된 가스를 사용하면 좋다. 염소와 산소를 함유하는 가스를 사용함으로써, 도전층이나 하지막과, 반도체층(114)의 에칭 선택비가 취해지기 쉽기 때문이다.
드라이 에칭에 사용하는 에칭 장치로서는, 반응성 이온 에칭법(RIE법)을 사용한 에칭 장치나, ECR(Electron Cyclotron Resonance)이나 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마원을 사용한 드라이 에칭 장치를 사용할 수 있다. 또한, ICP 에칭 장치와 비교하여 넓은 면적에 걸쳐서 똑같은 방전이 얻어지는 ECCP(Enhanced Capacitively Coupled Plasma) 모드의 에칭 장치를 사용하여도 좋다. ECCP 모드의 에칭 장치이면, 기판으로서 제 10 세대 이후의 기판을 사용하는 경우에 있어서도 대응이 용이하다.
또한, 본 실시형태에 나타내는 바와 같이, 트랜지스터의 소스 전극 으로서 기능하는 도전층(106a), 및, 트랜지스터의 드레인 전극으로서 기능하는 도전층(106b) 위에 반도체층(118a)을 형성하는 경우에는, 반도체층(118a)의 박막화가 용이하다. 반도체층(118a)이 도전층(106a) 및 도전층(106b) 위에 존재하는 경우에는, 반대의 경우와는 달리, 도전층을 에칭할 때의 오버코트 에칭에 의한 반도체층(118a)의 소실의 문제가 생기지 않기 때문이다. 이렇게, 반도체층(118a)의 박막화가 실현됨으로써, 전압 인가 시의 공핍화가 용이해져, S 값을 작게 할 수 있다. 또한, 오프 전류를 작게 하는 것도 가능하다. 즉, 반도체 장치의 고성능화라는 과제를 해결할 수 있다. 또한, 반도체층(118a)은, 소스 배선으로서 기능하는 도전층(112)이나, 소스 전극으로서 기능하는 도전층(106a), 게이트 배선으로서 기능하는 도전층(132a), 게이트 전극으로서 기능하는 도전층(126a) 등과 비교하여 얇게 형성되는 것이 적합하다.
그 후, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열처리를 행하면 좋다. 여기에서는, 질소 분위기하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 반도체층(118a) 및 반도체층(118b)의 반도체 특성을 향상시킬 수 있다. 또한, 상기 열처리의 타이밍은, 반도체층(118a) 및 반도체층(118b)의 형성 후이면 특히 한정되지 않는다.
또한, 본 실시형태에 있어서는, 도전층(106a) 및 도전층(106b)을 형성한 후, 도전층(112)을 형성하고, 그 후, 반도체층(118a)을 형성하는 공정에 대하여 설명하였지만, 개시되는 발명은 이것에 한정하여 해석되지 않는다. 예를 들어, 도전층(106a) 및 도전층(106b)을 형성한 후, 반도체층(118a)을 형성하고, 그 후, 도전층(112)을 형성하는 공정을 채용하여도 좋다(도 8a, 도 8b 참조). 이 경우, 반도체층(118a)과의 콘택트 저항을 저감할 수 있는 효과가 있다.
또한, 도전층(106a) 및 도전층(106b)은, 도전층(112)과 비교하여 얇게 형성하면 좋다. 도전층(106a) 및 도전층(106b)을 얇게 형성함으로써, 저항은 높아지지만, 투과율을 한층 향상시킬 수 있기 때문에 유리하다. 물론, 개시하는 발명의 일 형태를 이것에 한정하여 해석할 필요는 없다.
다음에, 반도체층(118a) 및 반도체층(118b)을 덮도록, 게이트 절연층(120)을 형성한다(도 3c1, 도 3c2 참조).
게이트 절연층(120)은, 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 또는 산화탄탈 막의 단층 구조 또는 적층 구조로 할 수 있다. 예를 들어, 스퍼터링법이나 CVD법 등을 사용하여, 50nm 이상 250nm 이하의 두께로 형성하면 좋다. 여기에서는, 게이트 절연층(120)으로서, 스퍼터링법을 사용하여, 산화실리콘막을 100nm의 두께로 형성한다. 또한, 게이트 절연층(120)은, 투광성을 가지고 있는 것이 바람직하다.
다음에, 게이트 절연층(120) 위에, 도전층(122)을 형성한다(도 3d1, 도 3d2 참조). 도전층(122)은, 도전층(102)과 같은 재료, 제작 방법에 의해 형성할 수 있다. 도전층(122)의 상세한 것에 대해서는, 도전층(102)에 관련되는 설명을 참조할 수 있으므로, 여기에서는 생략한다. 또한, 도전층(122)은 투광성을 가지는 것이 바람직하다.
또한, 도전층(102)과 도전층(122)을 같은 재료를 사용하여 형성하는 경우에는, 재료 및 제조 장치를 공유하는 것이 용이해지기 때문에, 저비용화, 스루풋의 향상 등에 기여한다. 물론, 같은 재료를 사용하여 도전층(102) 및 도전층(122)을 형성하는 것은, 필수적인 요건이 아니다.
다음에, 도전층(122) 위에 레지스트 마스크(124a) 및 레지스트 마스크(124b)를 형성하고, 상기 레지스트 마스크(124a) 및 레지스트 마스크(124b)를 사용하여 도전층(122)을 선택적으로 에칭하여, 도전층(126a) 및 도전층(126b)을 형성한다(도 4a1, 도 4a2 참조). 상기 에칭으로서는, 웨트 에칭, 드라이 에칭의 어느 것을 사용하여도 좋다. 또한, 상기 에칭 후에는 레지스트 마스크(124a), 레지스트 마스크(124b)는 제거한다. 도전층(126a)은 트랜지스터의 게이트 전극으로서, 도전층(126b)은 유지 용량의 전극(용량 전극)으로서 기능한다.
또한, 도전층(106b)과 도전층(126b)이 중첩하는 영역의 면적은 적절하게 변경할 수 있다. 본 실시형태에 있어서 나타내는 바와 같이, 도전층(106b)과 도전층(126b)은 투광성을 가지는 재료를 사용하여 형성되어 있기 때문에, 중첩하는 영역의 면적을 증대시켜서 용량치를 증가시키는 경우라도, 개구율을 저하시키지 않아도 된다는 이점이 있다. 즉, 용량치의 증가와 같은 과제를, 개구율의 저하를 동반하지 않고 해결할 수 있다.
또한, 본 실시형태에 있어서는, 소스 전극으로서 기능하는 도전층(106a) 및 드레인 전극으로서 기능하는 도전층(106b)과, 게이트 전극으로서 기능하는 도전층(126a)의 일부가 중첩하도록 도전층(106a), 도전층(106b), 도전층(126a)을 형성하고 있지만, 반도체층(118a)의 일부의 도전성을 높일 수 있는 경우에는, 도전층(106a) 또는 도전층(106b)과, 도전층(126a)을 중첩시키지 않는 구성으로 하여도 좋다(도 9a, 도 9b 참조). 이 경우, 적어도 도전층(106a) 또는 도전층(106b)과, 도전층(126a)이 중첩하지 않는 영역(160)의 도전성을 높이게 된다. 도 9 중에 있어서, 영역(160)은, 반도체층(118a)의 도전층(106a)과 인접하는 영역 또는 도전층(106b)과 인접하는 영역에 해당한다. 또한, 영역(160)은, 도전층(126a)과 중첩하여도 좋고, 중첩하지 않아도 좋다. 또한, 영역(160)은, 도전층(106a) 또는 도전층(106b)과 중첩하는 영역인 것이 바람직하지만, 이것에 한정되지 않는다.
반도체층(118a)에 산화물 반도체 재료를 사용하는 경우에 있어서, 영역(160)의 도전성을 향상시키는 방법으로서는, 예를 들어, 수소를 선택적으로 첨가하는 방법이 있다. 반도체층으로서 산화물 반도체 재료를 사용하지 않는 경우에는, 그 재료에 맞추어 도전성을 높이는 방법을 선택하면 좋다. 예를 들어, 실리콘계 재료를 사용하여 반도체층(118a)을 형성하는 경우에는, 인이나 붕소 등, 소정의 도전성을 부여하는 불순물 원소를 첨가하면 좋다.
이와 같이, 도전층(106a) 또는 도전층(106b)과, 도전층(126a)을 중첩시키지 않는 구성으로 함으로써, 도전층(106a)(또는 도전층(106b))과 도전층(126a)의 중첩에 기인하는 기생 용량을 저감할 수 있다. 즉, 반도체 장치의 특성 향상이라는 과제를 해결할 수 있다.
또한, 상기 수소의 첨가는, 반도체층(114)의 형성 후, 반도체층(118a)의 형성 후, 절연층(120)의 형성 후, 도전층(126a)의 형성 후 등, 각종 공정 후의 어느 하나에 행할 수 있다. 예를 들어, 반도체층(118)의 형성 후에 수소를 첨가하는 경우에는, 반도체층(118a) 위에 선택적으로 레지스트 마스크(170)를 형성하고(도 34a 참조), 수소(190)를 첨가함으로써(도 34b 참조), 영역(160)을 형성할 수 있다(도 34c 참조). 이 경우, 반도체 장치의 구성을 도 35a나 도 35b와 같이 할 수도 있다. 영역(160)에서는 도전성을 높일 수 있고, 별도 도전층(106b) 등을 형성할 필요성이 저하하기 때문이다. 여기에서 도 35a는 도전층(106b)을 형성하지 않는 구성을, 도 35b는 도전층(106a) 및 도전층(106b)을 형성하지 않는 구성을 도시한다. 또한, 도전층(126a)을 형성한 후에 수소를 첨가하는 경우에는, 도전층(126a)을 마스크로 하여, 자기 조정적으로 수소를 첨가할 수 있다.
다음에, 도전층(126a) 및 도전층(126b)을 덮도록, 도전층(128)을 형성한다(도 4b1, 도 4b2 참조). 도전층(128)은, 도전층(108)과 같은 재료, 제작 방법에 의해 형성할 수 있다. 도전층(128)의 상세한 것에 대해서는, 도전층(108)에 관계되는 설명을 참조할 수 있으므로, 여기에서는 생략한다. 이 경우에도, 도전층(108)과 도전층(128)을 같은 재료를 사용하여 형성함으로써, 저비용화, 스루풋의 향상 등이 실현되기 때문에 바람직하다.
다음에, 도전층(128) 위에 레지스트 마스크(130)를 형성하고, 상기 레지스트 마스크(130)를 사용하여 도전층(128)을 선택적으로 에칭하여, 도전층(132a) 및 도전층(132b)을 형성한다(도 4c1, 도 4c2 참조, 도전층(132b)에 대해서는 도 1a 참조). 또한, 도전층(132a)은 게이트 배선으로서, 도전층(132b)은 용량 배선으로서 기능한다. 또한, 도전층(132a)은 차광성을 가지는 재료를 사용하여 형성되어 있기 때문에, 차광 기능을 가진다. 레지스트 마스크(130)는, 도전층(132a) 및 도전층(132b)의 형성 후에 제거된다.
또한, 본 실시형태에 있어서는, 도전층(126a) 및 도전층(126b)을 형성한 후, 도전층(132a) 및 도전층(132b)을 형성하는 공정에 대하여 설명하였지만, 개시되는 발명은 이것에 한정하여 해석되지 않는다. 예를 들어, 도전층(126a) 및 도전층(126b)과, 도전층(132a) 및 도전층(132b)의 형성 순서를 교체하여도 좋다. 즉, 게이트 배선으로서 기능하는 도전층(132a) 및 용량 배선으로서 기능하는 도전층(132b)을 형성한 후에, 게이트 전극으로서 기능하는 도전층(126a) 및 유지 용량의 전극으로서 기능하는 도전층(126b)을 형성할 수도 있다(도 10a, 도 10b 참조). 또한, 도 10에 있어서는, 도전층(106a) 및 도전층(106b)과, 도전층(112)의 형성 순서는 교체하지 않지만, 도전층(106a) 및 도전층(106b)과, 도전층(112)의 형성 순서를 교체하여도 좋다.
또한, 도전층(126a) 및 도전층(126b)은, 도전층(132a) 등과 비교하여 얇게 형성하면 좋다. 도전층(126a) 및 도전층(126b)을 얇게 형성함으로써, 저항은 높아지지만, 투과율을 한층 향상시킬 수 있기 때문에 유리하다. 물론, 개시하는 발명의 일 형태를 이것에 한정하여 해석할 필요는 없다.
또한, 도전층(126b) 위에 잔존하도록 도전층(132b)을 형성하여도 좋다(도 11a, 도 11b 참조). 이렇게, 도전층(132b)을 형성함으로써, 용량 배선의 배선 저항을 저감할 수 있다. 또한, 도전층(126b) 위에 있어서의 도전층(132b)의 폭은, 도전층(126b)과 비교하여 충분히 작게 하는 것이 바람직하다. 이렇게 도전층(132b)을 형성함으로써, 용량 배선의 배선 저항을 저감한다는 과제를, 실질적인 개구율의 저하 없이 해결할 수 있다.
다음에, 게이트 절연층(120), 도전층(126a), 도전층(126b), 도전층(l32a), 도전층(132b)을 덮도록 절연층(134)을 형성한다(도 4d1, 도 4d2 참조). 절연층(134)의 표면은, 후의 전극(화소 전극)의 피형성면으로 되기 때문에, 평탄하게 형성하는 것이 바람직하다. 특히, 개시하는 발명의 일 형태에 있어서는, 투광성을 가지는 재료를 사용하여 각종 소자를 형성하는 것이 가능하기 때문에, 이들의 소자가 형성되어 있는 영역도 표시 영역(개구 영역)으로서 이용할 수 있다. 따라서, 소자나 배선에 기인하는 요철을 완화시키도록 절연층(134)을 형성하는 것은 극히 유익하다.
절연층(134)은, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등의 산소 또는 질소를 함유하는 재료로 이루어지는 절연막, DLC(다이아몬드라이크카본) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 막, 등의 단층 구조 또는 적층 구조로 할 수 있다. 예를 들어, 질화실리콘을 가지는 막은, 불순물을 블로킹하는 효과가 높기 때문에, 소자의 신뢰성 향상에 적합하다. 또한, 유기재료를 가지는 막은, 요철을 완화시키는 기능이 높기 때문에, 소자의 특성 향상에 적합하다. 또한, 절연층(134)을, 질화실리콘을 가지는 막과, 유기재료를 가지는 막의 적층 구조로 하는 경우에는, 도면중 하측(소자에 가까운 측)에 질화실리콘을 가지는 막을 배치하고, 상측(화소 전극의 피형성면측)에 유기재료를 가지는 막을 배치하는 것이 적합하다. 절연층(134)은, 충분한 투광성을 가지는 것이 바람직하다.
또한, 절연층(134)을 절연층(134a)과 절연층(134b)의 2층 구조로 하는 경우에는(도 36a 참조), 절연층(134b)의 도전층(126b)과 중첩하는 영역을 에칭에 의해 제거함으로써(도 36b 참조), 도전층(126b)과 후에 형성되는 도전층(140)과의 사이에 형성되는 용량의 용량치를 증가시킬 수 있다(도 36c 참조). 또한, 개시하는 발명의 일 형태는 상기에 한정되지 않고, 절연층(134)을 3층 이상의 다층 구조로 하여도 좋다.
컬러 필터로서의 기능을 가지도록 절연층(134)을 형성하여도 좋다. 이렇게, 소자를 형성하는 기판에 컬러 필터를 형성함으로써, 대향기판 등을 접합할 때의 위치 맞춤이 용이하게 된다. 물론, 절연층(134)에 컬러 필터로서의 기능을 가지게 하는 것에 한정되지 않고, 별도 컬러 필터로서 기능하는 층을 기판(100) 위에 형성하여도 좋다. 또한, 개시하는 발명의 일 형태에서는, 차광성을 가지는 재료를 사용하여 소스 배선이나 게이트 배선 등을 형성하고 있다. 이로써, 블랙 마스크(블랙 매트릭스)를 별도 형성하지 않고, 화소간을 차광할 수 있다. 즉, 블랙 마스크를 별도 형성하는 경우와 비교하여, 공정을 간략화하면서, 고성능의 반도체 장치를 제공할 수 있다. 물론, 개시하는 발명의 일 형태를 이것에 한정하여 해석할 필요는 없고, 별도로 블랙 마스크를 형성하여도 좋다.
또한, 절연층(134)이 없어도 큰 부적합이 생기지 않는 경우에는, 절연층(134)을 형성하지 않는 구성으로 할 수 있다. 이 경우, 공정을 간략화할 수 있다는 메리트가 있다.
그 후, 절연층(134)에 도전층(106b)에 도달하는 콘택트 홀(136)을 형성하고, 도전층(106b)의 표면의 일부를 노출시킨다(도 5a1, 도 5a2 참조).
그리고, 절연층(134)을 덮도록, 도전층(138)을 형성한다(도 5b1, 도 5b2 참조). 절연층(134)에는 콘택트 홀이 형성되어 있기 때문에, 도전층(106b)과 도전층(138)은 전기적으로 접속되게 된다.
도전층(138)은, 도전층(102)이나 도전층(122)과 같은 재료, 제작 방법에 의해 형성할 수 있다. 도전층(138)의 상세한 것에 대해서는, 도전층(102)이나 도전층(122)에 관련되는 설명을 참조할 수 있기 때문에, 여기에서는 생략한다. 또한, 도전층(138)은 투광성을 가지는 것이 바람직하다. 이 경우에도, 도전층(102)이나 도전층(122)과 도전층(138)을 같은 재료를 사용하여 형성함으로써, 저비용화, 스루풋의 향상 등이 실현되기 때문에 바람직하다.
다음에, 도전층(138) 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 도전층(138)을 선택적으로 에칭하여, 도전층(140)을 형성한다(도 5c1, 도 5c2 참조). 여기에서, 도전층(140)은, 화소 전극으로서의 기능을 가진다.
또한, 도전층(140)은, 그 단부가, 도전층(112) 또는 도전층(132a)과 겹치도록 형성하는 것이 바람직하다. 이렇게 도전층(140)을 형성함으로써, 화소의 개구율을 최대화하는 동시에 불필요한 광누설 등을 억제하는 것이 가능해진다. 이로써, 콘트라스트가 향상된다는 효과가 얻어진다. 즉, 표시 장치의 특성 향상이라는 과제를 해결할 수 있다.
도면 중에는 나타내지 않지만, 도전층으로 형성되는 도전층을 사용하여, 소스 배선, 소스 전극, 게이트 배선, 게이트 전극, 용량 배선, 용량 전극, 등을 서로 접속시킬 수 있다. 즉, 도전층(138)으로 형성되는 도전층을 각종 배선으로서 기능시킬 수 있다.
이상에 의해, 투광성을 가지는 트랜지스터(150) 및 투광성을 가지는 유지 용량(152)를 구비한 반도체 장치를 제작할 수 있다(도 5c1, 도 5c2 참조).
이와 같이, 투광성을 가지는 재료를 사용하여 트랜지스터(150) 및 유지 용량(152)을 형성함으로써, 소스 전극이나 드레인 전극, 게이트 전극 등이 형성된 영역에 있어서도 광을 투과시킬 수 있기 때문에, 화소의 개구율을 향상시킬 수 있다. 또한, 소스 배선이나 게이트 배선, 용량 배선으로서 기능하는 도전층을, 저저항 재료를 사용하여 형성함으로써, 배선 저항을 저감하고, 소비 전력을 저감할 수 있다. 또한, 신호의 파형의 무뎌짐을 저감하고, 배선 저항에 기인하는 전압 강하를 억제할 수 있다. 또한, 차광성을 가지는 재료를 사용하여 소스 배선이나 게이트 배선 등을 형성함으로써, 블랙 마스크(블랙 매트릭스)를 별도로 형성하지 않고서, 화소간을 차광할 수 있다. 즉, 블랙 마스크를 별도 형성하는 경우와 비교하여, 공정을 간략화하면서, 고성능의 반도체 장치를 제공할 수 있다.
또한, 투광성을 가지는 재료를 사용하여 용량 전극을 형성함으로써, 용량 전극의 면적을 충분히 크게 할 수 있다. 즉, 유지 용량의 용량치를 충분히 크게 하는 것이 가능하다. 이로써, 화소 전극의 전위 유지 특성이 향상되고, 표시 품질이 향상된다. 또한, 피드 스루(feed through) 전위를 작게 할 수 있다. 또한, 크로스 토크를 저감할 수 있다. 또한, 어른거림을 저감할 수 있다.
또한, 투광성을 가지는 재료를 사용하여 트랜지스터(150)를 형성하기 때문에, 트랜지스터(150)에 있어서의 채널 길이(L)이나 채널 폭(W)의 설계의 자유도가 극히 높다(레이아웃의 자유도가 높다). 이것은, 개구율이 채널 길이이나 채널 폭의 영향을 받지 않기 때문이다. 또한, 구동 회로 등의 투광성이 불필요한 대상에 대하여 상기 소자를 사용하는 경우에는, 투광성을 가지지 않는 재료를 사용하여 형성하여도 좋다. 이 경우, 화소부에 사용하는 소자와, 그 이외의 영역(예를 들어 구동 회로)에 사용하는 소자를 나누어 만들 수 있다.
도 37 및 도 38에, 반도체 장치의 다른 구성예를 도시한다. 도 37은, 소스 배선으로서 기능하는 도전층(112)이, 소스 전극으로서의 기능을 구비하고, 게이트 배선으로서 기능하는 도전층(132a)이, 게이트 전극으로서의 기능을 구비한 일 예이다. 여기에서, 도전층(112) 및 도전층(132a)은 도전성이 높은 재료를 사용하여 형성할 수 있다. 한편으로, 드레인 전극으로서 기능하는 도전층(106b)은, 투광성을 가지는 재료를 사용하여 형성되는 것이 바람직하다. 또한, 용량 배선으로서 기능하는 도전층(180)은, 도전성이 높은 재료를 사용하여 형성하여도 좋고, 투광성을 가지는 재료를 사용하여 형성하여도 좋다. 도 38은 게이트 전극으로서 기능하는 도전층(126a)이, 유지 용량의 한쪽의 전극으로서의 기능을 구비한 일 예이다. 즉, 전단 또는 후단의 게이트 배선으로서 기능하는 도전층(도전층(132a)에 대응)이 용량 배선으로서의 기능을 구비하고 있게 된다. 여기에서, 도전층(106a) 또는 도전층(106b)과 같은 공정에서 형성되는 도전층(182)은, 유지 용량의 다른쪽의 전극으로서의 기능을 구비하고 있다. 도전층(182)은 화소부와 중첩하는 영역에 형성되기 때문에, 투광성을 가지는 것이 바람직하다.
또한, 트랜지스터에 있어서의 채널 길이(L)나 채널 폭(W)은, 도전층(132a) 등의 폭보다 큰 것으로 하는 것이 가능하다. 이것은, 반도체층(118a)이 광투과성을 가지는 재료로 형성되어 있기 때문에, 개구율이 반도체층(118a)의 크기에 의존하지 않는 것에 따른다. 단, 개시하는 발명의 일 형태가 이것에 한정하여 해석되지 않는다. 트랜지스터는 병렬 또는 직렬로 복수 배치하여도 좋다. 이로써, 트랜지스터수를 증가시킬 수 있다.
본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 제작 방법의 다른 일 예에 대하여, 도 12 내지 도 16을 사용하여 설명한다. 또한, 본 실시형태에 따른 반도체 장치의 제작 방법은, 많은 부분에서 실시형태 1에 따른 제작 방법과 공통이다. 따라서, 이하에 있어서는, 중복하는 구성, 중복하는 부호 등의 설명은 생략한다.
도 12에, 본 실시형태에 따른 반도체 장치의 구성의 일 예를 도시한다. 도 12에 따른 구성에서는, 차광성을 가지는 도전층(예를 들어, 도전층(112), 도전층(132a), 도전층(132b) 등)의 하층에는, 투광성을 가지는 도전층(예를 들어, 도전층(106a), 도전층(126a), 도전층(126b) 등)이 존재하고 있다(도 12a, 도 12b 참조). 또한, 도 12a는 평면도이며, 도 12b는 도 12a의 A-B에 있어서의 단면도이다.
다음에, 반도체 장치의 제작 방법의 일 예에 대하여 설명한다.
처음에, 절연면을 가지는 기판(100) 위에 도전층(102) 및 도전층(108)을 순서대로 적층하여 형성한다(도 13a1, 도 13a2 참조). 절연면을 가지는 기판(100), 도전층(102), 도전층(108)의 상세한 것에 대해서는 실시형태 1을 참조할 수 있다.
도시하지 않지만, 절연면을 가지는 기판(100) 위에는 하지막을 형성하면 좋다. 하지막의 상세한 것에 대해서도 실시형태 1을 참조할 수 있다. 또한, 개시하는 발명의 일 형태는 하지막을 형성하는 것에 한정되지 않는다.
다음에, 도전층(108) 위에 레지스트 마스크(105a) 및 레지스트 마스크(105b)를 형성하고, 상기 레지스트 마스크(105a) 및 레지스트 마스크(105b)를 사용하여 도전층(102) 및 도전층(108)을 선택적으로 에칭하여, 도전층(106a), 도전층(106b), 도전층(109a), 도전층(109b)을 형성한다(도 13b1, 도 13b2 참조).
본 실시형태에 따른 반도체 장치의 제작 방법과, 실시형태 1에 따른 반도체 장치의 제작 방법과의 상이점의 하나는, 도전층(102) 및 도전층(108)의 에칭 공정에 있다. 본 실시형태에 있어서는, 에칭 공정에 있어서 사용하는 레지스트 마스크(105a) 및 레지스트 마스크(105b)를, 다계조 마스크를 사용하여 형성하고 있다.
다계조 마스크란, 다단계의 광량으로 노광을 행할 수 있는 마스크이다. 다계조 마스크를 사용함으로써, 예를 들어, 노광, 반노광, 미노광과 같은 3단계의 광량으로 노광을 행할 수 있다. 즉, 다계조 마스크를 사용함으로써, 일단의 노광 및 현상으로, 복수(대표적으로는 2종류)의 두께를 가지는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 포토마스크의 사용수를 삭감할 수 있다.
대표적인 다계조 마스크로서는, 그레이톤 마스크나 하프톤 마스크가 있다. 그레이톤 마스크는, 투광성을 가지는 기판 위에 차광성을 가지는 재료층에 의해 형성된 차광부와, 상기 차광성을 가지는 재료층에 형성된 슬릿부로 구성된다. 슬릿부는 노광에 사용하는 광의 해상도 한계 이하의 간격으로 형성된 슬릿(도트나 메쉬 등을 포함함)을 가짐으로써, 광의 투과율을 제어하는 기능을 가진다. 또한, 슬릿부에 형성되는 슬릿은 주기적인 것이라도 좋고, 비주기적인 것이라도 좋다. 하프톤 마스크는, 투광성을 가지는 기판 위에 차광성을 가지는 재료층에 의해 형성된 차광부와, 소정의 투광성을 가지는 재료층에 의해 형성된 반투과부로 구성된다. 반투과부는, 그 재료층의 재질이나 두께에 따른 광의 투과율을 가진다. 반투과부에 있어서의 투과율은 대략 10% 내지 70%의 범위로 되어 있다.
도 17에, 대표적인 다계조 마스크의 단면을 도시한다. 도 17a1은 그레이톤 마스크(400)를 도시하고, 도 17b1은 하프톤 마스크(410)를 도시한다.
도 17a1에 도시하는 그레이톤 마스크(400)는, 투광성을 가지는 기판(401)에 차광성을 가지는 재료층에 의해 형성된 차광부(402), 및 차광성을 가지는 재료층의 패턴에 의해 형성된 슬릿부(403)로 구성되어 있다.
슬릿부(403)는, 노광에 사용하는 광의 해상도 한계 이하의 간격으로 형성된 슬릿을 가진다. 투광성을 가지는 기판(401)으로서는, 석영 등을 사용할 수 있다. 차광부(402) 및 슬릿부(403)를 구성하는 차광층은, 금속막을 사용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다. 도 17a1에 도시하는 그레이톤 마스크(400)에 광을 조사하는 경우에는, 도 17a2에 도시하는 투과율이 얻어진다.
도 17b1에 도시하는 하프톤 마스크(410)는, 투광성을 가지는 기판(411) 위에 차광성을 가지는 재료층에 의해 형성된 차광부(412) 및 소정의 투광성을 가지는 재료 등에 의해 형성된 반투과부(413)로 구성되어 있다.
반투과부(413)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 재료층을 사용하여 형성할 수 있다. 차광부(412)는 그레이톤 마스크의 차광부와 동일한 재료를 사용하여 형성하면 좋다. 또한, 도 17b1에 있어서, 차광부(412)는, 소정의 투광성을 가지는 재료층과, 차광성을 가지는 재료층의 적층 구조로 형성되어 있다. 도 17b1에 도시하는 하프톤 마스크(410)에 광을 조사하는 경우에는, 도 17b2에 도시하는 투과율이 얻어진다.
상기와 같은 다계조 마스크를 사용하여, 노광 및 현상을 행함으로써, 막 두께가 다른 영역을 가지는 레지스트 마스크(105a)를 형성할 수 있다.
도전층(102) 및 도전층(108)의 에칭에는, 웨트 에칭, 드라이 에칭의 어느 것을 사용하여도 좋다. 단, 이 단계에 있어서는, 도전층(102) 및 도전층(108)이 함께 에칭되는 것이 필요하다. 상기 에칭에 의해, 트랜지스터의 소스 전극으로서 기능하는 도전층(106a)과, 트랜지스터의 드레인 전극 및 유지 용량의 전극으로서 기능하는 도전층(106b)의 형상이 확정된다.
다음에, 레지스트 마스크(105a)를 후퇴시켜서 레지스트 마스크(111)를 형성하는 동시에, 레지스트 마스크(105b)를 제거하고, 레지스트 마스크(111)를 사용하여 도전층(109a)을 선택적으로 에칭하여 도전층(112)을 형성하고, 아울러 도전층(109b)을 제거한다(도 13c1, 도 13c2 참조). 레지스트 마스크(105a)를 후퇴시키는 수단(및 레지스트 마스크(105b)를 제거하는 수단)으로서는, 예를 들어, 산소 플라즈마를 사용한 애싱 처리 등이 있지만, 상기 수단은 이것에 한정할 필요는 없다.
도전층(109a)의 에칭 및 도전층(109b)의 제거에는, 웨트 에칭, 드라이 에칭의 어느 것을 사용하여도 좋다. 단, 이 단계에 있어서는, 도전층(106a)(도전층(106b))과, 도전층(109a)(도전층(109b))의 선택비가 취해지는 조건에서 에칭을 행한다. 즉, 상기 에칭에 의해 도전층(106a) 및 도전층(106b)의 형상이 크게 변화되지 않는 것이 중요해진다. 상기 에칭에 의해, 트랜지스터의 소스 배선으로서 기능하는 도전층(112)의 형상이 확정된다. 여기에서, 도전층(112)은 차광성을 가지는 재료를 사용하여 형성되어 있기 때문에, 차광 기능을 가진다.
또한, 상기 에칭 후에는 레지스트 마스크(111)은 제거한다. 상기의 각종 도전층은, 후에 형성되는 절연층 등의 피복성을 향상시키고, 단절을 방지하기 위해서, 그 단부가 테이퍼 형상이 되도록 형성하는 것이 바람직하다. 이렇게, 도전층을 테이퍼 형상이 되도록 형성함으로써, 반도체 장치의 제조 수율 향상이라는 과제를 해결할 수 있다. 나아가서는, 반도체 장치의 제조 비용 억제로 연결된다.
또한, 도전층(109a)을 에칭하여 도전층(112)을 형성할 때에, 후에 콘택트 홀이 형성되는 영역에 도전층을 형성하여도 좋다(실시형태 1에 있어서의 도 7a, 도 7b에 대응). 이러한 구성을 채용함으로써, 콘택트 홀이 형성되는 영역을 차광할 수 있다. 이로써, 콘택트 영역에 있어서의 전극(화소 전극)의 표면 요철에 의한 표시 불량을 저감할 수 있기 때문에, 콘트라스트가 향상된다. 즉, 표시 특성의 향상이라는 과제를 해결할 수 있다. 또한, 상기 구성은 액정 표시 장치에 있어서 특히 효과적이지만, 다른 반도체 장치에 적용하여도 좋은 것은 말할 필요도 없다. 이 경우, 차광이 필요한 영역에 도전층을 적절하게 형성하면 좋다.
다음에, 적어도 도전층(106a) 및 도전층(106b)을 덮도록 반도체층(114)을 형성한다(도 13d1, 도 13d2 참조). 본 실시형태에서는, 도전층(106a), 도전층(106b), 도전층(112)을 덮도록, 기판(100) 위에 반도체층(114)을 형성한다. 반도체층(114)의 상세한 것에 대해서는 실시형태 1을 참조할 수 있다.
또한, 반도체층(114)을 형성하기 전에, 반도체층(114)의 피형성면(예를 들어, 도전층(106a) 및 도전층(106b)의 표면, 하지막을 형성한 경우에는 하지막의 표면을 포함함)에 플라즈마 처리를 행하여도 좋다. 플라즈마 처리를 행함으로써, 피형성면에 부착되어 있는 먼지 등을 제거할 수 있다. 또한, 상기의 플라즈마 처리를 행한 후, 대기에 노출시키지 않고 반도체층(114)을 형성함으로써, 도전층(106a) 및 도전층(106b)과, 반도체층(114)의 전기적 접속을 양호하게 행할 수 있다. 즉, 반도체 장치의 제조 수율 향상, 신뢰성 향상이라는 과제를 해결할 수 있다.
다음에, 반도체층(114) 위에 레지스트 마스크(116a) 및 레지스트 마스크(116b)를 형성하고, 상기 레지스트 마스크(116a) 및 레지스트 마스크(116b)를 사용하여 반도체층(114)을 선택적으로 에칭하여, 반도체층(118a) 및 반도체층(118b)을 형성한다(도 14a1, 도 14a2 참조). 상기 공정의 상세한 것에 대해서도 실시형태 1을 참조할 수 있다.
그 후, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열처리를 행하면 좋다. 여기에서는, 질소 분위기하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 반도체층(118a) 및 반도체층(118b)의 반도체 특성을 향상시킬 수 있다. 또한, 상기 열처리의 타이밍은, 반도체층(118a) 및 반도체층(118b)의 형성 후이면 특히 한정되지 않는다.
다음에, 반도체층(118a) 및 반도체층(118b)을 덮도록, 게이트 절연층(120)을 형성한다(도 14b1, 도 14b2 참조). 게이트 절연층(120)의 상세한 것에 대해서는, 실시형태 1을 참조할 수 있다.
다음에, 게이트 절연층(120) 위에, 도전층(122) 및 도전층(128)을 순서대로 적층하여 형성한다(도 14c1, 도 14c2 참조). 도전층(122), 도전층(128)의 상세한 것에 대해서는 실시형태 1을 참조할 수 있다.
도시하지 않지만, 절연면을 가지는 기판(100) 위에는 하지막을 형성하면 좋다. 하지막의 상세한 것에 대해서도 실시형태 1을 참조할 수 있다.
다음에, 도전층(128) 위에 레지스트 마스크(117a) 및 레지스트 마스크(117b)를 형성하고, 상기 레지스트 마스크(117a) 및 레지스트 마스크(117b)를 사용하여 도전층(122) 및 도전층(128)을 선택적으로 에칭하여, 도전층(126a), 도전층(126b), 도전층(129a), 도전층(129b)을 형성한다(도 15a1, 도 15a2 참조).
본 실시형태에 따른 반도체 장치의 제작 방법과, 실시형태 1에 따른 반도체 장치의 제작 방법의 상이점의 하나는, 도전층(122) 및 도전층(128)의 에칭 공정에 있다. 본 실시형태에 있어서는, 에칭 공정에 있어서 사용하는 레지스트 마스크(117a) 및 레지스트 마스크(117b)를, 다계조 마스크를 사용하여 형성하고 있다. 다계조 마스크 외의 상세한 것에 대해서는, 레지스트 마스크(105a) 및 레지스트 마스크(105b)에 관련되는 기재를 참조하면 좋다.
다계조 마스크를 사용하여 노광 및 현상을 행함으로써, 막 두께의 다른 영역을 가지는 레지스트 마스크(117a)를 형성할 수 있다.
도전층(122) 및 도전층(128)의 에칭에는, 웨트 에칭, 드라이 에칭의 어느 것을 사용하여도 좋다. 단, 이 단계에 있어서는, 도전층(122) 및 도전층(128)이 함께 에칭되는 것이 필요하다. 상기 에칭에 의해, 트랜지스터의 게이트 전극으로서 기능하는 도전층(126a), 및 유지 용량의 전극으로서 기능하는 도전층(126b)의 형상이 확정된다.
다음에, 레지스트 마스크(117a)를 후퇴시켜서 레지스트 마스크(131)를 형성하는 동시에, 레지스트 마스크(117b)를 제거하고, 레지스트 마스크(131)를 사용하여 도전층(129a)을 선택적으로 에칭하여 도전층(132a) 및 도전층(132b)을 형성하고, 아울러 도전층(129b)을 제거한다(도 15b1, 도 15b2 참조, 도전층(132b)에 대해서는 도 12a 참조). 레지스트 마스크(117a)를 후퇴시키는 수단(및 레지스트 마스크(117b)를 제거하는 수단)이나, 도전층(129a)의 에칭(도전층(129b)의 제거)의 상세한 것에 대해서는, 레지스트 마스크(105a)를 후퇴시키는 수단(및 레지스트 마스크(105b)를 제거하는 수단)이나, 도전층(109a)의 에칭(도전층(109b)의 제거)의 기재를 참조할 수 있다. 또한, 이 단계에 있어서는, 도전층(126a)(도전층(126b))과, 도전층(129a)(도전층(129b))의 선택비가 취해지는 조건으로 에칭을 행한다. 즉, 상기 에칭에 의해 도전층(126a) 및 도전층(126b)의 형상이 크게 변화되지 않는 것이 중요해진다. 상기 에칭에 의해, 트랜지스터의 게이트 배선으로서 기능하는 도전층(132a) 및 유지 용량의 배선으로서 기능하는 도전층(132b)의 형상이 확정된다. 여기에서, 도전층(132a)은 차광성을 가지는 재료를 사용하여 형성되어 있기 때문에, 차광 기능을 가진다.
또한, 상기 에칭 후에는 레지스트 마스크(131)는 제거한다. 상기의 각종 도전층은, 후에 형성되는 절연층 등의 피복성을 향상하고, 단절을 방지하기 위하여, 그 단부가 테이퍼 형상이 되도록 형성하는 것이 바람직하다. 이렇게, 도전층을 테이퍼 형상이 되도록 형성함으로써, 반도체 장치의 제조 수율 향상이라는 과제를 해결할 수 있다.
또한, 도전층(106b)과 도전층(126b)이 중첩하는 영역의 면적은 적절하게 변경할 수 있다. 본 실시형태에 있어서 나타내는 바와 같이, 도전층(106b)과 도전층(126b)은 투광성을 가지는 재료를 사용하여 형성되어 있기 때문에, 중첩하는 영역의 면적을 증대시켜서 용량치를 증가시키는 경우라도, 개구율을 저하시키지 않아도 된다는 이점이 있다. 즉, 용량치의 증가와 같은 과제를, 개구율의 저하를 동반하지 않고 해결할 수 있다.
또한, 본 실시형태에 있어서는, 소스 전극으로서 기능하는 도전층(106a) 및 드레인 전극으로서 기능하는 도전층(106b)과, 게이트 전극으로서 기능하는 도전층(126a)의 일부가 중첩하도록 도전층(106a), 도전층(106b), 도전층(126a)을 형성하고 있지만, 반도체층(118a)의 일부의 도전성을 높일 수 있는 경우에는, 도전층(106a) 또는 도전층(106b)과, 도전층(126a)을 중첩시키지 않는 구성으로 하여도 좋다(실시형태 1에 있어서의 도 9a, 도 9b에 대응). 상세한 것에 관해서는 실시형태 1을 참조할 수 있다. 이렇게, 도전층(106a) 또는 도전층(106b)과, 도전층(126a)을 중첩시키지 않는 구성으로 함으로써, 도전층(106a)(또는 도전층(106b))과 도전층(126a)의 중첩에 기인하는 기생 용량을 저감할 수 있다. 즉, 반도체 장치의 특성 향상이라는 과제를 해결할 수 있다.
또한, 도전층(126b) 위에 잔존하도록 도전층(132b)을 형성하여도 좋다(실시형태 1에 있어서의 도 11a, 도 11b에 대응). 이렇게, 도전층(132b)을 형성함으로써, 용량 배선의 배선 저항을 저감할 수 있다. 또한, 도전층(126b) 위에 있어서의 도전층(132b)의 폭은, 도전층(126b)과 비교하여 충분히 작게 하는 것이 바람직하다. 이렇게 도전층(132b)을 형성함으로써, 용량 배선의 배선 저항을 저감하는 과제를, 실질적인 개구율의 저하 없이 해결할 수 있다.
다음에, 게이트 절연층(120), 도전층(126a), 도전층(126b), 도전층(132a), 도전층(132b)을 덮도록 절연층(134)을 형성한다(도 15c1, 도 15c2 참조). 절연층(134)의 상세한 것에 대해서는 실시형태 1을 참조할 수 있다.
또한, 절연층(134)이 없어도 큰 불량이 생기지 않는 경우에는, 절연층(134)을 형성하지 않는 구성으로 할 수 있다. 이 경우, 공정을 간략화할 수 있다는 메리트가 있다.
그 후, 절연층(134)에 도전층(106b)에 도달하는 콘택트 홀(136)을 형성하고, 도전층(106b)의 표면의 일부를 노출시킨다(도 16a1, 도 16a2 참조).
그리고, 절연층(134)을 덮도록, 도전층(138)을 형성한다(도 16b1, 도 16b2 참조). 절연층(134)에는 콘택트 홀이 형성되어 있기 때문에, 도전층(106b)과 도전층(138)은 전기적으로 접속되게 된다. 도전층(138)의 상세한 것에 대해서는 실시형태 1을 참조할 수 있다.
다음에, 도전층(138) 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 도전층(138)을 선택적으로 에칭하여, 도전층(140)을 형성한다(도 16c1, 도 16c2 참조). 여기에서, 도전층(140)은, 화소 전극으로서의 기능을 가진다. 도전층(140) 그 외의 상세한 것에 대해서도 실시형태 1을 참조할 수 있다.
이상에 의해, 투광성을 가지는 트랜지스터(150) 및 투광성을 가지는 유지 용량(152)을 구비한 반도체 장치를 제작할 수 있다(도 16c1, 도 16c2 참조).
또한, 본 실시형태에 있어서는, 다계조 마스크를 사용하여 각종 배선이나 전극을 형성하고 있지만, 개시하는 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 도전층(106a)이나 도전층(112)의 형성 공정, 또는 도전층(126a)이나 도전층(132a)의 형성 공정의 어느 한쪽만을, 다계조 마스크를 사용하는 방법으로 행하여도 좋다.
본 실시형태에서는, 다계조 마스크를 사용하여 레지스트 마스크를 형성하고, 에칭을 행하고 있다. 따라서, 포토마스크의 사용수를 억제하고, 공정 수를 감소시킬 수 있다. 즉, 반도체 장치의 제조 비용을 억제한다는 과제를 해결할 수 있다.
본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 다른 예에 대하여, 도 18 내지 도 21을 사용하여 설명한다. 또한, 본 실시형태에 따른 반도체 장치는, 많은 부분에서 실시형태 1에 따른 반도체 장치와 공통이다. 따라서, 이하에 있어서는, 중복하는 구성, 중복하는 부호 등의 설명은 생략한다.
도 18은 본 실시형태에 따른 반도체 장치의 구성의 일 예이다. 상기 구성은, 특히, 일렉트로루미네선스 표시 장치(EL 표시 장치)에 사용하기에 적합하지만, 개시되는 발명은 이것에 한정되지 않는다. 또한, 도 18a는 평면도이며, 도 18b는 도 18a의 E-F에 있어서의 단면도이다.
도 18a에 도시하는 반도체 장치는, 소스 배선으로서 기능하는 도전층(112)과, 도전층(112)과 동일하게 하여 형성된 전원 배선으로서 기능하는 도전층(162)과, 도전층(112) 및 도전층(162)과 교차하고, 게이트 배선으로서 기능하는 도전층(132a)과, 도전층(132a)과 도전층(112)의 교차부 부근의 트랜지스터(150)와, 도전층(162)과 전기적으로 접속된 트랜지스터(154)와, 도전층(162)과 전기적으로 접속된 유지 용량(156)을 가지는 화소부를 구비하고 있다(도 18a, 도 18b 참조). 도 18a에 있어서, 도전층(112) 및 도전층(162)과, 도전층(132a)은 90°의 각도로 교차하고 있지만, 개시하는 발명은 상기 구성에 한정되지 않는다.
트랜지스터(150)는, 소스 전극으로서 기능하는 도전층(106a)과, 드레인 전극으로서 기능하는 도전층(106b)과, 반도체층(118a)과, 게이트 절연층(120)과, 게이트 전극으로서 기능하는 도전층(126a)으로 구성되는 소위 탑 게이트형의 트랜지스터이다(도 18a, 도 18b 참조). 마찬가지로, 트랜지스터(154)는, 소스 전극으로서 기능하는 도전층(106c)과, 드레인 전극으로서 기능하는 도전층(106d)과, 반도체층(118c)과, 게이트 절연층(120)과, 게이트 전극으로서 기능하는 도전층(126c)으로 구성된다. 또한, 유지 용량(156)은, 도전층(106e)과, 게이트 절연층(120)과, 도전층(126c)으로 구성되어 있다. 또한, 상기에 있어서도, 소스 전극 및 드레인 전극의 호칭은 편의적인 것에 불과하다.
여기서, 도전층(112)과 도전층(106a)은 전기적으로 접속되어 있고, 도전층(106b)과 도전층(126c)은, 접속부(158)에 있어서, 도전층(142)을 통하여 전기적으로 접속되어 있다(도 18a, 도 18b 참조). 또한, 도전층(162)과 도전층(106c)은 전기적으로 접속되어 있고, 도전층(106d)과 도전층(140)은 전기적으로 접속되어 있고, 도전층(162)과 도전층(106e)은 전기적으로 접속되어 있다. 또한, 화소 전극으로서 기능하는 도전층(140)과 도전층(142)은 동일한 공정에서 제작할 수 있다. 또한, 도전층(106d)과 도전층(140)을 접속하기 위한 콘택트 홀, 도전층(106b)과 도전층(142)을 접속하기 위한 콘택트 홀, 도전층(126c)과 도전층(142)을 접속하기 위한 콘택트 홀은, 동일한 공정에서 제작할 수 있다.
트랜지스터(150)를 구성하는 도전층(106a), 도전층(106b), 반도체층(118a), 도전층(126a), 트랜지스터(154)를 구성하는 도전층(106c), 도전층(106d), 반도체층(118c), 도전층(126c), 및 유지 용량(156)을 구성하는 도전층(106e)은, 투광성을 가지는 재료로 형성되어 있다. 이로써, 화소의 개구율 향상이 실현되어 있다.
또한, 도전층(112), 도전층(132a), 및 도전층(162)은, 저저항 재료로 형성되어 있다. 따라서, 배선 저항을 저감하고, 소비 전력을 저감할 수 있다. 또한, 도전층(112), 도전층(132a), 및 도전층(162)은, 차광성을 가지는 재료로 형성되어 있다. 따라서, 화소간을 차광할 수 있다.
또한, 상기에 있어서는, 1개의 화소에 2개의 트랜지스터를 가지는 경우에 대하여 설명하고 있지만, 개시되는 발명은 이것에 한정되지 않는다. 1개의 화소에 3개 이상의 트랜지스터를 설치할 수도 있다.
도 19는 본 실시 형태에 따른 반도체 장치의 구성의 다른 일 예이다. 상기 구성은 특히, 일렉트로루미네선스 표시 장치(EL 표시 장치)에 사용하는데도 적합하지만, 개시되는 발명은 이것에 한정되지 않는다. 또한, 도 19a는 평면도이며, 도 19b는 도 19a의 E-F에 있어서의 단면도이다.
도 19에 도시되는 구성은, 기본적으로 도 18에 도시되는 구성과 같다. 도 18에 도시되는 구성과의 상이점은 접속부(158)에 있고, 도 18에서는, 도전층(106b)과 도전층(126c)이 도전층(142)을 통하여 접속되어 있는 것에 대하여, 도 19에서는, 도전층(106b)과 도전층(126c)이 직접 접속되어 있다(도 19a, 도 19b 참조). 이 경우, 도전층(142)이 불필요하게 되기 때문에, 화소 전극으로서 기능하는 도전층(140)을 보다 크게 하는 것이 가능하며, 도 18에 도시되는 구성과 비교하여 개구율을 향상시킬 수 있다. 또한, 도전층(106b)과 도전층(126c)의 전기적 접속을 실현하기 위해서는, 도전층(126c)의 형성 전에, 게이트 절연층(120)에 대하여 콘택트 홀을 형성해 둘 필요가 있다.
도 20은 본 실시형태에 따른 반도체 장치의 구성의 다른 일 예이다. 표시 장치에 사용하기에도 적합하지만, 개시되는 발명은 이것에 한정되지 않는다. 또한, 도 20a는 평면도이며, 도 20b는 도 20a의 A-B에 있어서의 단면도이다.
도 20에 도시되는 구성은, 기본적으로는 도 1에 도시되는 구성과 같다. 도 1에 도시되는 구성과의 상이점은, 소스 전극으로서 기능하는 도전층(106a)과 드레인 전극으로서 기능하는 도전층(106b)의 형상에 있다. 보다 구체적으로는 도 20에 도시되는 구성에 있어서, 채널 형성 영역의 형상이 U글자형이 되도록 도전층(106a)과 도전층(106b)이 형성되어 있다(도 20a, 도 20b 참조). 이로써, 같은 면적의 트랜지스터를 형성하는 경우라도, 채널 폭(W)을 크게 하는 것이 가능하다. 또한, 채널 형성 영역의 형상은 U글자형에 한정되지 않고, 요구되는 채널 폭에 따라서 적절하게 그 형상을 변경할 수 있다.
도 21은 본 실시형태에 따른 반도체 장치의 구성의 다른 일 예이다. 상기 구성은, 표시 장치에 사용하는 것이 적합하지만, 개시되는 발명은 이것에 한정되지 않는다. 또한, 도 21a는 평면도이며, 도 21b는 도 21a의 A-B에 있어서의 단면도이다.
도 21에 도시되는 구성은, 도 1에 도시되는 구성과 유사하다. 도 1에 도시되는 구성과의 상이점은, 게이트 배선으로서 기능하는 도전층(132a)이 게이트 전극으로서도 기능하는 점에 있다(도 21a, 도 21b 참조). 즉, 도 21에 있어서는, 도전층(126a)에 대응하는 도전층이 존재하지 않는다. 도전층(132a)은 저저항 재료를 사용하여 형성할 수 있기 때문에, 게이트 전극으로서 도전층(126a)(투광성 재료를 사용한 도전층)을 사용하는 경우와 비교하여, 반도체층(118a)에 대한 전계를 똑같은 것으로 할 수 있다. 따라서, 트랜지스터(150)의 소자 특성을 향상시킬 수 있다.
또한, 도 21에 있어서는, 도전층(126a)을 형성하지 않는 구성을 채용하고 있지만, 개시되는 발명은 이것에 한정되지 않는다. 도전층(132a)과 전기적으로 접속된 도전층(126a)을 형성하여도 좋다. 또한, 도 21에 있어서는 도전층(106a)을 형성하고 있지만, 도전층(106a)을 형성하지 않고, 도전층(106a)의 기능을 도전층(112)에 겸하게 하여도 좋다. 이것은, 소스 전극의 기능을 가지는 도전층이, 게이트 배선으로서 기능하는 도전층의 하부에 형성되는 것이기 때문에, 투광성을 가지는 재료를 사용하여 소스 전극으로서 기능하는 도전층을 형성할 필요성이 저하하는 것에 따른다. 이 경우, 적어도 도전층(106b)과, 도전층(126b)을, 투광성을 가지는 재료에 의해 형성하면 좋다.
또한, 본 실시형태에 따른 구성을, 다계조 마스크를 사용하는 경우에 채용할 수 있는 것은 말할 필요도 없다. 다계조 마스크를 사용하는 경우에는, 도전층(126a)이 도전층(132a)의 하부에 형성된다.
본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를, 화소부나 주변 회로부(구동 회로 등)에 사용하여 표시 기능을 가지는 반도체 장치(표시 장치)를 제작하는 경우에 대하여 설명한다. 주변 회로부의 일부 또는 전부를, 화소부와 동일한 기판 위에 일체로 형성함으로써, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함)나, 발광 소자(발광 표시 소자라고도 함) 등을 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체를 적용하여도 좋다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 표시 장치를 구성하는 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극이 형성된 상태라도 좋고, 화소 전극이 되는 도전층의 성막 후, 에칭 전의 상태라도 좋다.
이하, 본 실시 형태에서는, 액정 표시 장치의 일 예에 대하여 나타낸다. 도 22는, 제 1 기판(4001) 위에 형성된 박막 트랜지스터(4010), 박막 트랜지스터(4011) 및 액정 소자(4013)를, 제 2 기판(4006)과 씰재(4005)에 의해 밀봉한, 패널의 평면도 및 단면도이다. 여기에서, 도 22a1 및 도 22a2는 평면도를 도시하고, 도 22b는, 도 22a1 및 도 22a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 하여, 씰재(4005)가 형성되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에, 제 2 기판(4006)이 형성되어 있다. 즉, 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 또한, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸이는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(4003)가 형성되어 있다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특히 한정되는 것이 아니고, COG 법, 와이어 본딩법, TAB법 등을 적절하게 사용할 수 있다. 도 22a1은, COG법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 22a2는, TAB법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 가지고 있고, 도 22b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010), 박막 트랜지스터(4011) 위에는 절연층(4020)이 형성되어 있다.
박막 트랜지스터(4010), 박막 트랜지스터(4011)에는, 앞서의 실시형태 등에 나타내는 트랜지스터를 적용할 수 있다. 또한, 본 실시형태에 있어서, 박막 트랜지스터(4010), 박막 트랜지스터(4011)는 n채널형 트랜지스터로 하였다.
또한, 액정 소자(4013)가 가지는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고, 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성되어 있다. 상기의 화소 전극층(4030)과 대향 전극층(4031), 액정층(4008)에 의해, 액정 소자(4013)가 형성된다. 또한, 화소 전극층(4030), 대향 전극층(4031)에는, 각각 배향막으로서 기능하는 절연층(4032), 절연층(4033)이 형성되고, 화소 전극층(4030) 및 대향 전극층(4031)은, 이들을 개재하여 액정층(4008)을 협지하고 있다.
또한, 제 1 기판(4001), 제 2 기판(4006)로서는, 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics) 기판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르필름, 아크릴수지 필름 등을 사용할 수 있다. 또한, 알루미늄박을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해서, 주상(柱狀)의 스페이서(4035)가 형성되어 있다. 주상의 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어진다. 또한, 주상의 스페이서를 대신하여 구상(球狀)의 스페이서를 사용하고 있어도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 예를 들어, 한 쌍의 기판 간에 배치되는 도전성 입자를 통하여, 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4005)에 함유시키면 좋다.
또한, 배향막이 불필요한 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 승온에 의해 콜레스테릭상으로부터 등방상으로전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서 밖에 발현되지 않기 때문에, 5중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하면 좋다. 이로써, 온도 범위를 개선할 수 있다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 시간이 10μs 내지 100μs로 짧고, 광학적 등방성을 가지기 때문에 배향 처리가 불필요하며, 시야각 의존성이 작다는 특징을 가진다.
또한, 본 실시형태에서는 투과형 액정 표시 장치의 일 예를 나타내고 있지만, 이것에 한정되지 않고, 반사형 액정 표시 장치로 하여도 좋고, 반투과형 액정 표시 장치로 하여도 좋다.
또한, 본 실시형태에서 나타내는 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층, 및 표시 소자에 사용하는 전극층을 형성하는 예에 대하여 나타내지만, 편광판은 기판의 내측에 형성하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 의해 적절하게 설정하면 좋다. 또한, 차광막으로서, 블랙 마스크(블랙 매트릭스)를 형성하여도 좋다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위하여, 앞서의 실시형태에서 얻어진 박막 트랜지스터를 절연층(4020)으로 덮는 구성을 채용하고 있지만, 개시되는 발명은 이것에 한정되지 않는다.
절연층(4020)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 가지는 유기재료를 사용할 수 있다. 또한 상기 유기재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시켜서, 절연층(4020)을 형성하여도 좋다.
여기서, 실록산계 수지는, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 치환기로서는, 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
절연층(4020)의 형성 방법은, 특히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
화소 전극층(4030), 대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(ITO라고도 함.), 인듐아연 산화물, 산화실리콘을 첨가한 인듐주석 산화물 등의 투광성을 가지는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)에, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여도 좋다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항이 1.0×104Ω/sq. 이하, 파장550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률은 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리 티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
신호선 구동 회로(4003), 주사선 구동 회로(4004), 화소부(4002) 등에 주어지는 각종 신호는, FPC(4018)로부터 공급되어 있다.
또한, 접속 단자전극(4015)은, 액정 소자(4013)가 가지는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자전극(4016)은, 박막 트랜지스터(4010), 박막 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자전극(4015)은, FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또한 도 22에 있어서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하는 예를 도시하지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋다.
도 23은, 반도체 장치의 일 형태에 상당하는 액정 표시 모듈에, TFT 기판(2600)을 사용하는 예를 도시한다.
도 23에서는, TFT 기판(2600)과 대향기판(2601)이 씰재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 소자층(2603), 배향막이나 액정을 포함하는 액정층(2604), 착색층(2605) 등이 형성됨으로써 표시 영역이 형성되어 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하며, RGB 방식의 경우에는, 적색, 녹색, 청색 각 색에 대응한 착색층이, 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치되어 있다. 또한, 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되어 있다. 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 이로써, 컨트롤 회로나 전원 회로 등의 외부 회로가 액정 모듈에 내장된다. 또한, 편광판과 액정층의 사이에는, 위상차판을 형성하여도 좋다.
액정의 구동 방식으로서는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
이상의 공정에 의해, 고성능의 액정 표시 장치를 제작할 수 있다. 본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 도 24를 참조하여 반도체 장치의 일 예인 액티브 매트릭스형의 전자 페이퍼에 대하여 설명한다. 반도체 장치에 사용되는 박막 트랜지스터(650)는, 앞서의 실시형태에서 나타내는 박막 트랜지스터와 마찬가지로 제작할 수 있다.
도 24에 도시하는 전자 페이퍼는, 트위스트 볼 표시 방식을 사용한 것의 일 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형(球形)입자를 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시킴으로써, 구형 입자의 방향을 제어하고, 표시를 행하는 방법이다.
기판(600) 위에 형성된 박막 트랜지스터(650)는 개시하는 발명의 박막 트랜지스터이며, 반도체층이, 그 상방의 게이트 전극층과, 그 하방의 소스 전극층 또는 드레인 전극층에 의해 끼워져 있는 구조를 가지고 있다. 또한, 소스 전극층 또는 드레인 전극층은, 절연층에 형성된 콘택트 홀을 통하여, 제 1 전극층(660)과 전기적으로 접속하고 있다. 기판(602)에는 제 2 전극층(670)이 형성되어 있고, 제 1 전극층(660)과 제 2 전극층(670)의 사이에는, 흑색영역(680a) 및 백색영역(680b)을 가지는 구형입자(680)가 형성되어 있다. 또한, 구형입자(680)의 주위는 수지 등의 충전재(682)로 충전되어 있다(도 24 참조). 도 24에 있어서, 제 1 전극층(660)이 화소 전극에 상당하고, 제 2 전극층(670)이 공통 전극에 상당한다. 제 2 전극층(670)은, 박막 트랜지스터(650)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
트위스트 볼 대신에, 전기 영동 표시 소자를 사용할 수도 있다. 그 경우, 예를 들어, 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은색 미립자를 봉입한 직경 10μm 내지 200μm 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층에 의해 전장이 주어지면, 흰 미립자와 검은 미립자가 서로 역방향으로 이동하고, 백색 또는 흑색이 표시된다. 전기 영동 표시 소자는 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트가 불필요하고, 또한, 밝기가 충분하지 않은 장소라도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우라도, 한번 표시한 상을 유지할 수 있다는 이점을 가진다.
이상과 같이, 개시하는 발명을 사용함으로써 고성능의 전자 페이퍼를 제작할 수 있다. 또한, 본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치가 가지는 표시 소자로서는, 여기에서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 나타낸다. 일렉트로루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부르고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광한다. 이러한 메카니즘으로부터, 상기 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중으로 분산시킨 발광층을 가지는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너 억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 또한 그것을 전극으로 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각(內殼) 전자 변이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자의 구성에 대하여, 도 25를 사용하여 설명한다. 여기에서는, 구동용 TFT가 n형의 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 25a, 도 25b, 도 25c의 반도체 장치에 사용되는 TFT(701), TFT(711), TFT(721)는, 앞서의 실시형태에서 나타내는 박막 트랜지스터와 마찬가지로 제작할 수 있다.
발광 소자는, 광을 추출하기 위하여, 양극 또는 음극의 적어도 한 쪽이 투명하게 되어 있다. 여기에서, 투명이란, 적어도 발광 파장에 있어서의 투과율이 충분히 높은 것을 의미한다. 광의 추출 방식으로서는, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 상기 기판과는 반대측의 면으로부터 광을 추출하는 상면 사출 방식(상면 추출 방식)이나, 기판측의 면으로부터 광을 추출하는 하면 사출 방식(하면 추출 방식), 기판측 및 그 반대측의 면으로부터 광을 추출하는 양면 사출 방식(양면 추출 방식) 등이 있다.
상면 출사 방식의 발광소자에 대하여 도 25a를 참조하여 설명한다.
도 25a는 발광 소자(702)로부터 발생되는 광이 양극(705)측으로 빠지는 경우의, 화소의 단면도를 도시한다. 여기에서는, 구동용 TFT(701)와 전기적으로 접속된 투광성을 가지는 도전층(707) 위에, 발광 소자(702)가 형성되어 있고, 음극(703) 위에 발광층(704), 양극(705)이 순서대로 적층되어 있다. 음극(703)으로서는, 일 함수가 작고, 광을 반사하는 도전막을 사용할 수 있다. 예를 들어, Ca, Al, MgAg, AlLi 등의 재료를 사용하여 음극(703)을 형성하는 것이 바람직하다. 발광층(704)은, 단층으로 구성되거나, 복수의 층이 적층되도록 구성되어 있어도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(703) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서대로 적층하면 좋지만, 물론, 이들의 층을 모두 형성할 필요는 없다. 양극(705)은 광을 투과하는 도전성 재료를 사용하여 형성한다. 예를 들어, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(ITO라고도 함.), 인듐아연 산화물, 산화실리콘을 첨가한 인듐주석 산화물 등의 투광성을 가지는 도전성 재료를 사용하면 좋다.
음극(703) 및 양극(705)에서 발광층(704)을 끼운 구조를, 발광 소자(702)라고 부를 수 있다. 도 25a에 도시한 화소의 경우, 발광 소자(702)로부터 발생되는 광은, 화살표로 나타내는 바와 같이 양극(705)측으로 사출된다. 발광 소자(702)의 구조는, 마이크로캐비티 구조로 하여도 좋다. 이로써, 추출 파장을 선택하는 것이 가능해지기 때문에, 색 순도를 향상시킬 수 있다. 또한, 이 경우에는, 추출 파장에 맞추어 발광 소자(702)를 구성하는 각층의 두께를 설정하게 된다. 또한, 소정의 반사율을 가지는 재료를 사용하여 전극을 형성하면 좋다.
양극(705) 위에는, 질화실리콘, 산화실리콘 등을 포함하는 절연층을 형성하여도 좋다. 이로써, 발광 소자의 열화를 억제할 수 있다.
다음에, 하면 사출 방식의 발광 소자에 대하여 도 25b를 참조하여 설명한다.
도 25b는 발광 소자(712)로부터 발생되는 광이 음극(713)측으로 빠지는 경우의, 화소의 단면도를 도시한다. 여기에서는, 구동용 TFT(711)와 전기적으로 접속된 투광성을 가지는 도전층(717) 위에, 발광 소자(712)의 음극(713)이 형성되어 있고, 음극(713) 위에 발광층(714), 양극(715)이 순서대로 적층되어 있다. 또한, 양극(715)이 투광성을 가지는 경우, 상기 양극(715) 위를 덮도록 차광막(716)을 형성하여도 좋다. 음극(713)은 도 25a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료를 사용할 수 있다. 단 그 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어 20nm 정도의 막 두께를 가지는 알루미늄막을, 음극(713)으로서 사용할 수 있다. 발광층(714)은, 도 25a와 마찬가지로, 단층으로 구성되거나, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(715)은, 광을 투과할 필요는 없지만, 도 25a와 마찬가지로, 투광성을 가지는 도전성 재료를 사용하여 형성하여도 좋다. 차광막(716)에는, 광을 반사하는 금속 등을 사용할 수 있지만, 이것에 한정되지 않는다. 또한, 차광막(716)에 반사 기능을 가지게 함으로써, 광의 추출 효율을 향상시킬 수 있다.
음극(713) 및 양극(715)에서, 발광층(714)을 끼운 구조를 발광 소자(712)라고 부를 수 있다. 도 25b에 도시한 화소의 경우, 발광 소자(712)로부터 발생되는 광은, 화살표로 나타내는 바와 같이 음극(713)측으로 사출된다. 발광 소자(712)의 구조는, 마이크로캐비티 구조로 하여도 좋다. 또한, 양극(715) 위에는 절연층을 형성하여도 좋다.
다음에, 양면 사출 방식의 발광 소자에 대하여, 도 25c를 참조하여 설명한다.
도 25c는 구동용 TFT(721)와 전기적으로 접속된 투광성을 가지는 도전층(727) 위에, 발광 소자(722)의 음극(723)이 형성되어 있고, 음극(723) 위에 발광층(724), 양극(725)이 순서대로 적층되어 있다. 음극(723)은, 도 25a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료를 사용할 수 있다. 단 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들어 20nm의 막 두께를 가지는 알루미늄막을, 음극(723)으로서 사용할 수 있다. 발광층(724)은, 도 25a와 마찬가지로, 단층으로 구성되어 있거나, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(725)은, 도 25a와 마찬가지로, 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다.
음극(723)과, 발광층(724)과, 양극(725)이 겹친 구조를 발광 소자(722)라고 부를 수 있다. 도 25c에 도시한 화소의 경우, 발광 소자(722)로부터 발생하는 광은, 화살표로 나타내는 바와 같이 양극(725)측과 음극(723)측의 양측으로 사출된다. 발광 소자(722)의 구조는, 마이크로캐비티 구조로 하여도 좋다. 또, 양극(725) 위에는 절연층을 형성하여도 좋다.
또한, 여기에서는, 발광 소자로서 유기 EL 소자에 대하여 기술하였지만, 발광 소자로서 무기 EL 소자를 형성하는 것도 가능하다. 또한, 여기에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타내었지만, 구동용 TFT와 발광 소자의 사이에 전류 제어용 TFT가 접속되어 있는 구성이라도 좋다.
또한, 본 실시형태에서 나타내는 반도체 장치는, 도 25에 도시한 구성에 한정되지 않으며, 각종 변형이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여, 도 26을 참조하여 설명한다. 도 26은 제 1 기판(4501) 위에 형성된 박막 트랜지스터(4509), 박막 트랜지스터(4510) 및 발광 소자(4511)를, 제 2 기판(4506)과 씰재(4505)에 의해 밀봉한 패널의 평면도 및 단면도이다. 여기에서, 도 26a는 평면도를 도시하고, 도 26b는, 도 26a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)를 둘러싸도록 하고, 씰재(4505)가 형성되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b) 위에 제 2 기판(4506)이 형성되어 있다. 즉, 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)는, 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이렇게, 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재 등을 사용하여 패키징(봉입)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)는, 박막 트랜지스터를 복수 가지고 있고, 도 26b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터(4509), 박막 트랜지스터(4510)는, 앞서의 실시형태에 있어서 나타낸 트랜지스터를 적용할 수 있다. 또한, 본 실시형태에 있어서, 박막 트랜지스터(4509), 박막 트랜지스터(4510)는 n채널형 트랜지스터이다.
또한, 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한, 발광 소자(4511)의 구성은, 제 1 전극층(4517), 제 2 전극(4512), 전계 발광층(4513), 제 3 전극층(4514)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어, 상기 구성은 적절하게 변경할 수 있다.
격벽(4520)은, 유기수지막, 무기절연막, 유기폴리실록산 등을 사용하여 형성한다. 특히, 감광성을 가지는 재료를 사용하여 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이, 연속된 곡률을 가지는 경사면이 되도록 하는 것이 바람직하다.
전계 발광층(4513)은, 단층으로 구성되어 있거나, 복수의 층이 적층되도록 구성되어 있어도 좋다.
발광 소자(4511)에 산소, 수소, 물, 이산화탄소 등이 침입하지 않도록, 제 3 전극층(4514) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b), 화소부(4502) 등에 주어지는 각종 신호는, FPC(4518a), FPC(4518b)로부터 공급되어 있다.
본 실시형태에서는, 접속 단자전극(4515)이, 발광 소자(4511)의 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자전극(4516)은, 박막 트랜지스터(4509)나 박막 트랜지스터(4510)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되는 예에 대하여 나타낸다.
접속 단자전극(4515)은, FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)을 통하여 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 기판은, 투광성을 가지지 않으면 안 된다. 투광성을 가지는 기판으로서는, 유리판, 플라스틱판, 폴리에스테르필름, 아크릴필름 등이 있다.
충전재(4507)로서는, 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지나 열경화 수지 등을 사용할 수 있다. 예를 들어, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄), EVA(에틸렌비닐아세테이트) 등을 사용할 수 있다. 본 실시형태에서는, 충전재로서 질소를 사용하는 예에 대하여 나타낸다.
필요하다면, 발광 소자의 사출면에 편광판, 원평광판(타원 편광판을 포함함), 위상차판(1/4 파장판, 1/2 파장판), 컬러 필터 등의 광학 필름을 설치하여도 좋다. 또한, 표면에는 반사 방지 처리를 실시하여도 좋다. 예를 들어, 표면의 요철에 의해 반사광을 확산하고, 눈부심을 저감할 수 있는 안티글레어(anti-glare) 처리를 실시할 수 있다.
신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)는, 별도 준비된 기판 위의 단결정 반도체 또는 다결정 반도체에 의해 형성되어 있어도 좋다. 또한, 신호선 구동 회로만, 또는 그 일부, 또는 주사선 구동 회로만, 또는 그 일부만을 별도 형성하여 설치하여도 좋고, 본 실시형태는 도 26의 구성에 한정되지 않는다.
이상의 공정에 의해, 고성능인 발광 표시 장치(표시 패널)를 제작할 수 있다.
다음에, 디지털 시간 계조 구동을 적용할 수 있는 화소 구성 및 그 동작에 대하여 설명한다. 도 39는, 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 예를 도시하는 도면이다. 여기에서는, 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를 1개의 화소에 2개 사용하는 예를 나타낸다.
도 39a에 있어서, 화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408)측)과 제 1 전극(전원선(6407)측)의 전위 관계는, 어느 한쪽이 고전위가 되도록 설정되어도 좋다. 발광 표시 장치에서는, 고전위와 저전위의 전위차를 발광 소자(6404)에 인가하고, 그것에 의해서 생기는 전류로 발광 소자(6404)를 발광시키기 때문에, 고전위와 저전위의 전위차가 발광 소자(6404)의 임계값 전압 이상이 되도록, 각각의 전위를 설정하면 좋다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량은, 채널 영역과 게이트 전극의 사이에서 용량이 형성되는 것이라도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 온 상태 또는 오프 상태로 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다.
또한, 입력 신호를 다르게 함으로써, 도 39a와 같은 화소 구성을 사용하여 아날로그 계조 구동이 가능하다. 예를 들어, 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려보내고, 아날로그 계조 구동을 행할 수 있다. 비디오 신호는 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 신호로 하는 것이 바람직하다.
또한, 전원선(6407)의 전위는, 펄스형으로 변화하는 것이어도 좋다. 이 경우, 도 39b와 같은 구성을 채용하면 바람직하다.
또한, 도 39a의 구성에 있어서, 어떤 화소의 발광 소자(6404)의 제 2 전극의 전위는, 다른 화소의 제 2 전극의 전위와 공통으로 하는 경우가 많지만(공통 전극(6408)의 전위), 음극을 화소마다에 패터닝하여, 각각 구동 트랜지스터와 접속시키는 구성으로 하여도 좋다.
또한, 개시하는 발명의 일 형태는, 도 39에 도시하는 화소 구성에 한정하여 해석되지 않는다. 예를 들어, 도 39에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 논리회로 등을 추가하여도 좋다.
또한, 본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
표시 장치의 일 예인 액티브 매트릭스형 표시 장치의 블록도의 일 예를 도 27a에 도시한다. 도 27a에 도시하는 표시 장치는, 기판(5300) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 가진다.
표시 장치의 일 예인 액티브 매트릭스형 표시 장치의 블록도의 다른 일 예를 도 27b에 도시한다. 도 27b에 도시하는 표시 장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5401)와, 각 화소를 선택하는 제 1 주사선 구동 회로(5402) 및 제 2 주사선 구동 회로(5404)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 가진다.
도 27b에 도시하는 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소의 휘도는 트랜지스터의 온과 오프의 전환에 의해 제어된다. 이 경우, 예를 들어, 면적 계조법 또는 시간 계조법을 사용하여 표시를 할 수 있다. 면적 계조법은, 1화소를 복수의 부화소로 분할하고, 각각 부화소를 독립으로 구동시킴으로써, 계조 표시를 행하는 구동법이다. 또한, 시간 계조법은, 1 프레임 기간을 복수의 서브 프레임 기간으로 분할하는 등의 방법에 의해, 트랜지스터가 온 상태가 되는 기간(또는 오프 상태가 되는 기간)을 제어함으로써, 계조 표시를 행하는 구동법이다. 또한, 발광 소자는, 액정 소자 등과 비교하여 응답 속도가 높으므로, 시간 계조법에 적합하다.
도 27b에 도시하는 표시 장치는, 1개의 화소에 2개의 스위칭용 TFT를 배치하는 경우로서, 한쪽의 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1 주사선 구동 회로(5402)에서 생성하고, 다른쪽의 스위칭용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(5404)에서 생성하는 예이다. 또한, 개시하는 발명의 일 형태는 이것에 한정되지 않고, 제 1 주사선에 입력되는 신호와, 제 2 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로에서 생성하는 구성으로 하여도 좋다. 또한, 예를 들어, 1개의 화소가 가지는 스위칭용 TFT의 수에 따라서는, 스위칭 소자의 동작을 제어하기 위하여 사용할 수 있는 주사선의 수가 증가하는 경우도 있지만, 이 경우에 있어서도, 복수의 주사선에 입력되는 신호를 모두 1개의 주사선 구동 회로에서 생성하여도 좋고, 복수의 주사선 구동 회로에서 생성하여도 좋다.
표시 장치의 화소부에 배치하는 박막 트랜지스터는, 앞서의 실시형태에 따라서 형성할 수 있다. 또한, 구동 회로에 사용하는 박막 트랜지스터의 일부 또는 전부를, 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다.
또한, 보호 회로나 게이트 드라이버, 소스 드라이버 등의 주변 구동 회로 부분에서는, 투광성을 가지는 트랜지스터를 형성할 필요가 없다. 따라서, 화소 부분에서는 광을 투과시켜서, 주변 구동 회로 부분에서는, 광을 투과시키지 않는 구성으로 하여도 좋다.
도 28에, 상기 박막 트랜지스터를 도시한다. 도 28a는 다계조 마스크를 사용하지 않고 형성한 경우, 도 28b는, 다계조 마스크를 사용하여 형성한 경우이다. 도면 중, 좌측은 구동 회로부의 트랜지스터를 도시하고, 우측은 화소부의 트랜지스터를 도시한다.
다계조 마스크를 사용하지 않고 상기 구동 회로부의 박막 트랜지스터를 형성하는 경우는, 게이트 배선으로서 기능하는 도전층(132a)을 형성할 때, 게이트 전극으로서 기능하는 도전층(2800)을 형성하고, 소스 배선으로서 기능하는 도전층(112)을 형성할 때에, 소스 전극(또는 드레인 전극)로서 기능하는 도전층(2802a), 도전층(2802b)을 형성한다(도 28a, 도 1 참조). 이 경우, 화소부의 트랜지스터에 있어서의, 게이트 전극으로서 기능하는 도전층(126a)이나, 소스 전극으로서 기능하는 도전층(106a), 드레인 전극으로서 기능하는 도전층(106b)에 대응하는 층을 형성할 필요는 없지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 또한, 소스 배선과 소스 전극(드레인 배선과 드레인 전극)은 일체로 형성하여도 좋다. 본 명세서 중에 있어서, 배선과 전극의 구별은 편의적인 것에 불과하므로, 구조상 가능한 경우에는, 배선과 전극을 일체로 형성하여도 좋고, 분리하여 형성하여도 좋다.
다계조 마스크를 사용하여 상기 박막 트랜지스터를 형성하는 경우에는, 배선 또는 전극은, 투광성을 가지는 재료를 사용하여 형성되는 도전층과, 저저항 재료를 사용하여 형성되는 도전층과의 적층 구조가 된다. 예를 들어, 게이트 전극은, 투광성을 가지는 재료를 사용하여 형성되는 도전층(2810)과, 저저항 재료를 사용하여 형성되는 도전층(2812)의 적층 구조가 된다(도 28b 참조). 또한, 소스 전극 또는 드레인 전극은, 투광성을 가지는 재료를 사용하여 형성되는 도전층(2814a)(또는 도전층(2814b))과, 저저항 재료를 사용하여 형성되는 도전층(2816a)(또는 도전층(2816b))의 적층 구조가 된다(도 28b 참조). 또한, 저저항 재료는 차광성을 동반하는 경우가 많기 때문에, 형성되는 박막 트랜지스터는 광을 투과하지 않는 구성이 되지만, 완전한 차광성(예를 들어, 광의 투과율이 10% 이하)을 가지고 있을 필요는 없다.
이와 같이, 주변 회로 부분에 광을 투과시키지 않는 구성의 박막 트랜지스터를 형성함으로써, 전극 등에 기인하는 저항을 저감하여 박막 트랜지스터의 특성을 향상시킬 수 있다. 이로써, 화소부에 있어서 개구율을 향상시키면서, 주변 회로의 성능을 향상시킨 반도체 장치를 제공할 수 있다. 즉, 반도체 장치의 특성향상이라는 과제를 해결할 수 있다.
본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 8)
반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는, 모든 분야의 전자기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를, 전자서적(전자 북), 포스터, 전차 등의 탈것류의 차내 광고, 크레디트 카드 등의 각종 카드에 있어서의 표시부분 등에 적용할 수 있다. 전자기기 일 예를 도 29, 도 30에 도시한다.
도 29a는, 전자 페이퍼로 만들어진 포스터(2631)를 도시한다. 광고 매체가 종이 인쇄물인 경우에는, 광고의 교환은 사람 손에 의해 행해지지만, 전자 페이퍼를 사용하면 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고 안정된 화상이 얻어진다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 29b는, 전차 등 탈것류의 차내 광고(2632)를 도시한다. 광고 매체가 종이 인쇄물인 경우에는, 광고의 교환은 사람 손에 의해 행해지지만, 전자 페이퍼를 사용하면 사람 손을 많이 거치지 않고 단시간에 광고의 표시를 바꿀 수 있다. 또 표시도 흐트러지지 않고 안정된 화상이 얻어진다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 30은, 전자서적(2700)의 일 예를 도시한다. 예를 들어, 전자서적(2700)은, 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701) 및 케이스(2703)는, 축부(2711)에 의해 일체로 되어 있고, 상기 축부(2711)를 축으로서 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행할 수 있게 된다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 연속 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 오른쪽의 표시부(도 30에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 30에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 30에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자서적(2700)은, 전자사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또한, 전자서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수도 있다.
본 실시형태는, 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
(실시형태 9)
본 실시형태에 있어서는, 액정 표시 장치에 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 또한, 본 실시형태에 있어서의 액정 소자의 동작 모드로서, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetrical aligned Micro-cell) 모드, 0CB(0ptically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 등을 사용할 수 있다.
도 40a는, 액정 표시 장치에 적용할 수 있는 화소 구성의 일 예를 도시하는 도면이다. 화소(5080)는, 트랜지스터(5081), 액정 소자(5082) 및 용량 소자(5083)를 가지고 있다. 트랜지스터(5081)의 게이트는 배선(5085)과 전기적으로 접속된다. 트랜지스터(5081)의 제 1 단자는 배선(5084)과 전기적으로 접속된다. 트랜지스터(5081)의 제 2 단자는 액정 소자(5082)의 제 1 단자와 전기적으로 접속된다. 액정 소자(5082)의 제 2 단자는 배선(5087)과 전기적으로 접속된다. 용량 소자(5083)의 제 1 단자는 액정 소자(5082)의 제 1 단자와 전기적으로 접속된다. 용량 소자(5083)의 제 2 단자는 배선(5086)과 전기적으로 접속된다. 또한, 트랜지스터의 제 1 단자란, 소스 또는 드레인의 어느 한쪽이며, 트랜지스터의 제 2 단자란, 소스 또는 드레인의 다른쪽이다. 즉, 트랜지스터의 제 1 단자가 소스인 경우는, 트랜지스터의 제 2 단자는 드레인이 된다. 마찬가지로, 트랜지스터의 제 1 단자가 드레인인 경우는, 트랜지스터의 제 2 단자는 소스가 된다.
배선(5084)은 신호선으로서 기능시킬 수 있다. 신호선은, 화소의 외부로부터 입력된 신호 전압을 화소(5080)에 전달하기 위한 배선이다. 배선(5085)은 주사선으로서 기능시킬 수 있다. 주사선은, 트랜지스터(5081)의 온 오프를 제어하기 위한 배선이다. 배선(5086)은 용량선으로서 기능시킬 수 있다. 용량선은, 용량 소자(5083)의 제 2 단자에 소정의 전압을 가하기 위한 배선이다. 트랜지스터(5081)는, 스위치로서 기능시킬 수 있다. 용량 소자(5083)는, 유지 용량으로서 기능시킬 수 있다. 유지 용량은, 스위치가 오프 상태에 있어서도, 신호 전압이 액정 소자(5082)에 계속 가해지도록 하기 위한 용량 소자이다. 배선(5087)은, 대향 전극으로서 기능시킬 수 있다. 대향 전극은, 액정 소자(5082)의 제 2 단자에 소정의 전압을 가하기 위한 배선이다. 또한, 각각의 배선이 가질 수 있는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다. 예를 들어, 용량선에 가하는 전압을 변화시킴으로써, 액정 소자에 가해지는 전압을 조정할 수도 있다. 또한, 트랜지스터(5081)는 스위치로서 기능하면 좋기 때문에, 트랜지스터(5081)의 극성은 P채널형이어도 좋고, N채널형이라도 좋다.
도 40b는 액정 표시 장치에 적용할 수 있는 화소 구성의 일 예를 도시하는 도면이다. 도 40b에 도시하는 화소 구성예는, 도 40a에 도시하는 화소 구성예와 비교하여, 배선(5087)이 생략되고, 또한, 액정 소자(5082)의 제 2 단자와 용량 소자(5083)의 제 2 단자가 전기적으로 접속되어 있는 점이 다른 것 이외에는, 도 40a에 도시하는 화소 구성예와 같은 구성으로 하고 있다. 도 40b에 도시하는 화소 구성예는, 특히, 액정 소자가 횡전계 모드(IPS 모드, FFS 모드를 포함함)인 경우에 적용할 수 있다. 왜냐하면, 액정 소자가 횡전계 모드인 경우, 액정 소자(5082)의 제 2 단자 및 용량 소자(5083)의 제 2 단자를 동일한 기판 위에 형성시킬 수 있으므로, 액정 소자(5082)의 제 2 단자와 용량 소자(5083)의 제 2 단자를 전기적으로 접속시키는 것이 용이하기 때문이다. 도 40b에 도시하는 바와 같은 화소 구성으로 함으로써, 배선(5087)을 생략할 수 있으므로, 제조 공정을 간략한 것으로 할 수 있어, 제조 비용을 저감할 수 있다.
도 40a 또는 도 40b에 도시하는 화소 구성은, 매트릭스 형상으로 복수 배치될 수 있다. 이렇게 함으로써, 액정 표시 장치의 표시부가 형성되고, 여러 가지 화상을 표시할 수 있다. 도 40c는, 도 40a에 도시하는 화소 구성이 매트릭스 형상으로 복수 배치되어 있는 경우의 회로 구성을 도시하는 도면이다. 도 40c에 도시하는 회로 구성은, 표시부가 가지는 복수의 화소 중, 4개의 화소를 추출하여 도시한 도면이다. 그리고, i열 j행(i,j는 자연수)에 위치하는 화소를, 화소(5080_i, j)로 표기하고, 화소(5080_i, j)에는, 배선(5084_i), 배선(5085_j), 배선(5086_j)이, 각각 전기적으로 접속된다. 마찬가지로, 화소(5080_i+1, j)에 대해서는, 배선(5084_i+1), 배선(5085_j), 배선(5086_j)과 전기적으로 접속된다. 마찬가지로, 화소(5080_i, j+1)에 대해서는, 배선(5084_i), 배선(5085_j+1), 배선(5086_j+1)과 전기적으로 접속된다. 마찬가지로, 화소(5080_i+1, j+1)에 대해서는, 배선(5084_i+1), 배선(5085_j+1), 배선(5086_j+1)과 전기적으로 접속된다. 또한, 각 배선은, 같은 열 또는 행에 속하는 복수의 화소에 의해 공유될 수 있다. 또한, 도 40c에 도시하는 화소 구성에 있어서 배선(5087)은 대향 전극이며, 대향 전극은 모든 화소에 있어서 공통이므로, 배선(5087)에 대해서는 자연수i 또는 j에 의한 표기는 하지 않기로 한다. 또한, 도 40b에 도시하는 화소 구성을 사용할 수도 있으므로, 배선(5087)이 기재되어 있는 구성이라도 배선(5087)은 필수가 아니며, 다른 배선과 공유되는 것 등에 의해 생략될 수 있다.
도 40c에 도시하는 화소 구성은, 여러 가지 방법에 의해 구동될 수 있다. 특히, 교류 구동이라고 불리는 방법에 의해 구동됨으로써, 액정 소자의 열화(소결)를 억제할 수 있다. 도 40d는, 교류 구동의 1개인, 도트 반전 구동이 행해지는 경우의, 도 40c에 도시하는 화소 구성에 있어서의 각 배선에 가해지는 전압의 타이밍 차트를 도시하는 도면이다. 도트 반전 구동이 행하여짐으로써, 교류 구동이 행하여지는 경우에 시인되는 플리커(어른거림)를 억제할 수 있다.
도 40c에 도시하는 화소 구성에 있어서, 배선(5085_j)과 전기적으로 접속되어 있는 화소에 있어서의 스위치는, 1 프레임 기간 중의 제 j 게이트 선택 기간에 있어서 선택 상태(온 상태)가 되고, 그 이외의 기간에서는 비선택 상태(오프 상태)가 된다. 그리고, 제 j 게이트 선택 기간의 후에, 제 j+1 게이트 선택 기간이 형성된다. 이렇게 순차 주사가 행하여짐으로써, 1 프레임 기간 내에 모든 화소가 차례대로 선택 상태가 된다. 도 40d에 도시하는 타이밍 차트에서는, 전압이 높은 상태(하이 레벨)로 됨으로써, 상기 화소에 있어서의 스위치가 선택 상태가 되고, 전압이 낮은 상태(로우 레벨)로 됨으로써 비선택 상태가 된다. 또한, 이것은 각 화소에 있어서의 트랜지스터가 N채널형의 경우이며, P채널형의 트랜지스터가 사용되는 경우, 전압과 선택 상태의 관계는, N채널형의 경우와는 반대가 된다.
도 40d에 도시하는 타이밍 차트에서는, 제 k 프레임(k는 자연수)에 있어서의 제 j 게이트 선택 기간에 있어서, 신호선으로서 사용하는 배선(5084_i)에 양의 신호 전압이 가해지고, 배선(5084_i+1)에 음의 신호 전압이 가해진다. 그리고, 제 k 프레임에 있어서의 제 j+1 게이트 선택 기간에 있어서, 배선(5084_i)에 음의 신호 전압이 가해지고, 배선(5084_i+1)에 양의 신호 전압이 가해진다. 그 후에도, 각각의 신호선은, 게이트 선택 기간마다에 극성이 반전한 신호가 교대로 가해진다. 그 결과, 제 k 프레임에 있어서는, 화소(5080_i, j)에는 양의 신호 전압, 화소(5080_i+1, j)에는 음의 신호 전압, 화소(5080_i, j+1)에는 음의 신호 전압, 화소(5080_i+1, j+1)에는 양의 신호 전압이, 각각 가해지게 된다. 그리고, 제 k+1 프레임에 있어서는, 각각의 화소에 있어서, 제 k 프레임에 있어서 기록된 신호 전압과는 반대의 극성의 신호 전압이 기록된다. 그 결과, 제 k+1 프레임에 있어서는, 화소(5080_i, j)에는 음의 신호 전압, 화소(5080_i+1, j)에는 양의 신호 전압, 화소(5080_i, j+1)에는 양의 신호 전압, 화소(5080_i+1, j+1)에는 음의 신호 전압이, 각각 가해지게 된다. 이렇게, 같은 프레임에 있어서는 인접하는 화소끼리에서 다른 극성의 신호 전압이 가해지고, 또한, 각각의 화소에 있어서는 1 프레임마다에 신호 전압의 극성이 반전되는 구동 방법이, 도트 반전 구동이다. 도트 반전 구동에 의해, 액정 소자의 열화를 억제하면서, 표시되는 화상 전체 또는 일부가 균일한 경우에 시인되는 플리커(flicker)를 저감할 수 있다. 또한, 배선(5086_j), 배선(5086_j+1)을 포함하는 모든 배선(5086)에 가해지는 전압은, 일정한 전압으로 할 수 있다. 또한, 배선(5084)의 타이밍 차트에 있어서의 신호 전압의 표기는 극성만으로 되어 있지만, 실제는, 표시된 극성에 있어서 여러 가지 신호 전압의 값을 취할 수 있다. 또한, 여기에서는 1도트(1화소) 마다 극성을 반전시키는 경우에 대하여 기술하였지만, 이것에 한정되지 않고, 복수의 화소마다 극성을 반전시킬 수도 있다. 예를 들어, 2게이트 선택 기간마다 기록하는 신호 전압의 극성을 반전시킴으로써, 신호 전압의 기록에 드는 소비 전력을 저감시킬 수 있다. 그 외에도, 1열마다 극성을 반전시킬(소스 라인 반전) 수 있고, 1행마다 극성을 반전시킬(게이트 라인 반전) 수 있다.
또한, 화소(5080)에 있어서의 용량 소자(5083)의 제 2 단자에는, 1 프레임 기간에 있어서 일정한 전압이 가해지고 있으면 좋다. 여기에서, 주사선으로서 사용하는 배선(5085)에 가해지는 전압은 1 프레임 기간의 대부분에 있어서 로우 레벨이며, 거의 일정한 전압이 가해지고 있기 때문에, 화소(5080)에 있어서의 용량 소자(5083)의 제 2 단자의 접속처는, 배선(5085)이라도 좋다. 도 40e는, 액정 표시 장치에 적용할 수 있는 화소 구성의 일 예를 도시하는 도면이다. 도 40e에 도시하는 화소 구성은, 도 40c에 도시하는 화소 구성과 비교하면, 배선(5086)이 생략되고, 또한, 화소(5080) 내의 용량 소자(5083)의 제 2 단자와, 1개 앞의 행에 있어서의 배선(5085)이 전기적으로 접속되어 있는 것을 특징으로 하고 있다. 구체적으로는, 도 40e에 표기되어 있는 범위에 있어서는, 화소(5080_i, j+1) 및 화소(5080_i+1, j+1)에 있어서의 용량 소자(5083)의 제 2 단자는, 배선(5085_j)과 전기적으로 접속된다. 이렇게, 화소(5080) 내의 용량 소자(5083)의 제 2 단자와, 1개 앞의 행에 있어서의 배선(5085)을 전기적으로 접속시킴으로써, 배선(5086)을 생략할 수 있으므로, 화소의 개구율을 향상시킬 수 있다. 또한, 용량 소자(5083)의 제 2 단자의 접속처는, 1개 앞의 행에 있어서의 배선(5085)이 아니고, 다른 행에 있어서의 배선(5085)이라도 좋다. 또한, 도 40e에 도시하는 화소 구성의 구동 방법은, 도 40c에 도시하는 화소 구성의 구동 방법과 동일한 것을 사용할 수 있다.
또한, 용량 소자(5083) 및 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선을 사용하여, 신호선으로서 사용하는 배선(5084)에 가하는 전압을 작게 할 수 있다. 이 때의 화소 구성 및 구동 방법에 대하여, 도 40f 및 도 40g를 사용하여 설명한다. 도 40f에 도시하는 화소 구성은, 도 40a에 도시하는 화소 구성과 비교하여, 배선(5086)을 1화소열당 2개로 하고 또한, 화소(5080)에 있어서의 용량 소자(5083)의 제 2 단자와의 전기적인 접속을, 인접하는 화소에서 교대로 행하는 것을 특징으로 하고 있다. 또한, 2개로 한 배선(5086)은, 각각 배선(5086-1) 및 배선(5086-2)이라고 부르기로 한다. 구체적으로는, 도 40f에 표기되어 있는 범위에 있어서는, 화소(5080_i, j)에 있어서의 용량 소자(5083)의 제 2 단자는, 배선(5086-1_j)과 전기적으로 접속되고, 화소(5080_i+1, j)에 있어서의 용량 소자(5083)의 제 2 단자는, 배선(5086-2_j)과 전기적으로 접속되고, 화소(5080_i, j+1)에 있어서의 용량 소자(5083)의 제 2 단자는, 배선(5086-2_j+1)과 전기적으로 접속되고, 화소(5080_i+1, j+1)에 있어서의 용량 소자(5083)의 제 2 단자는, 배선(5086-1_j+1)과 전기적으로 접속된다.
그리고, 예를 들어, 도 40g에 도시하는 바와 같이, 제 k 프레임에 있어서 화소(5080_i, j)에 양의 극성의 신호 전압이 기록되는 경우, 배선(5086-1_j)은, 제 j 게이트 선택 기간에 있어서는 로우 레벨로 하게 하고, 제 j 게이트 선택 기간의 종료 후, 하이 레벨로 변화시킨다. 그리고, 1 프레임 기간 중은 그대로 하이 레벨을 유지하고, 제 k+1 프레임에 있어서의 제 j 게이트 선택 기간에 음의 극성의 신호 전압이 기록된 후, 로우 레벨로 변화시킨다. 이렇게, 양의 극성의 신호 전압이 화소에 기록된 후에, 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선의 전압을 양의 방향으로 변화시킴으로써, 액정 소자에 가해지는 전압을 양의 방향으로 소정의 양만큼 변화시킬 수 있다. 즉, 그 만큼 화소에 기록하는 신호 전압을 작게 할 수 있기 때문에, 신호 기록에 드는 소비 전력을 저감시킬 수 있다. 또한, 제 j 게이트 선택 기간에 음의 극성의 신호 전압이 기록되는 경우는, 음의 극성의 신호 전압이 화소에 기록된 후에, 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선의 전압을 음의 방향으로 변화시킴으로써, 액정 소자에 가해지는 전압을 음의 방향으로 소정의 양만큼 변화시킬 수 있으므로, 양의 극성의 경우와 마찬가지로, 화소에 기록하는 신호 전압을 작게 할 수 있다. 즉, 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선은, 같은 프레임의 같은 행에 있어서, 양의 극성의 신호 전압이 가해지는 화소와, 음의 극성의 신호 전압이 가해지는 화소에서, 각각 다른 배선인 것이 바람직하다. 도 40f는 제 k 프레임에 있어서 양의 극성의 신호 전압이 기록되는 화소에는 배선(5086-1)이 전기적으로 접속되고, 제 k 프레임에 있어서 음의 극성의 신호 전압이 기록되는 화소에는 배선(5086-2)이 전기적으로 접속되는 예이다. 단, 이것은 일 예이며, 예를 들어, 양의 극성의 신호 전압이 기록되는 화소와 음의 극성의 신호 전압이 기록되는 화소가 2화소마다 나타나는 구동 방법의 경우는, 배선(5086-1) 및 배선(5086-2)의 전기적 접속도 그것에 맞추어, 2화소마다 교대로 행하여지는 것이 바람직하다. 더욱 기술하면, 1행 모든 화소에서 같은 극성의 신호 전압이 기록되는 경우(게이트 라인 반전)도 생각되지만, 그 경우는, 배선(5086)은 1행당 1개라도 좋다. 즉, 도 40c에 도시하는 화소 구성에 있어서도, 도 40f 및 도 40g를 사용하여 설명한 바와 같은, 화소에 기록하는 신호 전압을 작게 하는 구동 방법을 사용할 수 있다.
다음에, 액정 소자가, MVA 모드 또는 PVA 모드 등으로 대표되는, 수직 배향(VA) 모드인 경우에 특히 바람직한 화소 구성 및 그 구동 방법에 대하여 기술한다. VA 모드는, 제조 시에 러빙 공정이 불필요하고, 흑색 표시 시의 광누설이 적은, 구동 전압이 낮은 등의 우수한 특징을 가지지만, 화면을 경사로부터 보았을 때에 화질이 열화되어 버리는(시야각이 좁은) 문제점도 가진다. VA 모드의 시야각을 넓히기 위해서는, 도 41a 및 도 41b에 도시하는 바와 같이, 1화소에 복수의 부화소(서브 픽셀)를 가지는 화소 구성으로 하는 것이 유효하다. 도 41a 및 도 41b에 도시하는 화소 구성은, 화소(5080)가 2개의 부화소(부화소(5080-1), 부화소(5080-2))를 포함하는 경우의 일 예를 도시한다. 또한, 1개의 화소에 있어서의 부화소의 수는 2개에 한정되지 않고, 여러 수의 부화소를 사용할 수 있다. 부화소의 수가 클수록, 시야각을 더욱 넓힐 수 있다. 복수의 부화소는 서로 동일한 회로 구성으로 할 수 있고, 여기에서는, 모든 부화소가 도 40a에 도시하는 회로 구성과 같은 것으로서 설명한다. 또한, 제 1 부화소(5080-1)는, 트랜지스터(5081-1), 액정 소자(5082-1), 용량 소자(5083-1)를 가지는 것으로 하고, 각각의 접속 관계는 도 40a에 도시하는 회로 구성에 준하는 것으로 한다. 마찬가지로, 제 2 부화소(5080-2)는, 트랜지스터(5081-2), 액정 소자(5082-2), 용량 소자(5083-2)를 가지는 것으로 하고, 각각의 접속 관계는 도 40a에 도시하는 회로 구성에 준하는 것으로 한다.
도 4la에 도시하는 화소 구성은, 1화소를 구성하는 2개의 부화소에 대하여, 주사선으로서 사용하는 배선(5085)을 2개(배선(5085-1), 배선(5085-2)) 가지고, 신호선으로서 사용하는 배선(5084)을 1개 가지고, 용량선으로서 사용하는 배선(5086)을 1개 가지는 구성을 나타내는 것이다. 이렇게, 신호선 및 용량선을 2개의 부화소에서 공용함으로써, 개구율을 향상시킬 수 있고, 또한, 신호선 구동 회로를 간단한 것으로 할 수 있으므로 제조 비용을 저감할 수 있고, 또한, 액정 패널과 구동 회로 IC의 접속 점수를 저감할 수 있으므로, 제조 수율을 향상시킬 수 있다. 도 41b에 도시하는 화소 구성은, 1화소를 구성하는 2개의 부화소에 대하여, 주사선으로서 사용하는 배선(5085)을 1개 가지고, 신호선으로서 사용하는 배선(5084)을 2개(배선(5084-1), 배선(5084-2)) 가지고, 용량선으로서 사용하는 배선(5086)을 1개 가지는 구성을 나타내는 것이다. 이렇게, 주사선 및 용량선을 2개의 부화소에서 공용함으로써, 개구율을 향상시킬 수 있고, 또한, 전체의 주사선 개수를 저감할 수 있으므로, 고정세의 액정 패널에 있어서도 1개당의 게이트선 선택 기간을 충분히 길게 할 수 있고, 각각의 화소에 적절한 신호 전압을 기록할 수 있다.
도 41c 및 도 41d는, 도 41b에 도시하는 화소 구성에 있어서, 액정 소자를 화소 전극의 형상으로 바꾼 후에, 각 소자의 전기적 접속 상태를 모식적으로 도시한 예이다. 도 41c 및 도 41d에 있어서, 전극(5088-1)은 제 1 화소 전극을 나타내고, 전극(5088-2)은 제 2 화소 전극을 나타내는 것으로 한다. 도 41c에 있어서, 제 1 화소 전극(5088-1)은, 도 41b에 있어서의 액정 소자(5082-1)의 제 1 단자에 상당하고, 제 2 화소 전극(5088-2)은, 도 41b에 있어서의 액정 소자(5082-2)의 제 1 단자에 상당한다. 즉, 제 1 화소 전극(5088-1)은, 트랜지스터(5081-1)의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 제 2 화소 전극(5088-2)은, 트랜지스터(5081-2)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 한편, 도 41d에 있어서는, 화소 전극과 트랜지스터의 접속 관계를 반대로 한다. 즉, 제 1 화소 전극(5088-1)은, 트랜지스터(5081-2)의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 제 2 화소 전극(5088-2)은, 트랜지스터(5081-1)의 소스 또는 드레인의 한쪽과 전기적으로 접속되는 것으로 한다.
도 41c 및 도 41d에서 도시한 바와 같은 화소 구성을, 매트릭스 형상으로 교대로 배치함으로써, 특별한 효과를 얻을 수 있다. 이러한 화소 구성 및 그 구동 방법의 일 예를, 도 41e 및 도 41f에 도시한다. 도 41e에 도시하는 화소 구성은, 화소(5080_i, j) 및 화소(5080_i+1, j+1)에 상당하는 부분을 도 41c에 도시하는 구성으로 하고, 화소(5080_i+1, j) 및 화소(5080_i, j+1)에 상당하는 부분을 도 41d에 도시하는 구성으로 한 것이다. 이 구성에 있어서, 도 41f에 도시하는 타이밍 차트와 같이 구동하면, 제 k 프레임의 제 j 게이트 선택 기간에 있어서, 화소(5080_i, j)의 제 1 화소 전극 및 화소(5080_i+1, j)의 제 2 화소 전극에 양의 극성의 신호 전압이 기록되고, 화소(5080_i, j)의 제 2 화소 전극 및 화소(5080_i+1, j)의 제 1 화소 전극에 음의 극성의 신호 전압이 기록된다. 또한, 제 k 프레임의 제 j+1 게이트 선택 기간에 있어서, 화소(5080_i, j+1)의 제 2 화소 전극 및 화소(5080_i+1, j+1)의 제 1 화소 전극에 양의 극성의 신호 전압이 기록되고, 화소(5080_i, j+1)의 제 1 화소 전극 및 화소(5080_i+1, j+1)의 제 2 화소 전극에 음의 극성의 신호 전압이 기록된다. 제 k+1 프레임에 있어서는, 각 화소에 있어서 신호 전압의 극성이 반전된다. 이렇게 함으로써, 부화소를 포함하는 화소 구성에 있어서 도트 반전 구동에 상당하는 구동을 실현하면서, 신호선에 가해지는 전압의 극성을 1 프레임 기간 내에서 동일한 것으로 할 수 있으므로, 화소의 신호 전압 기록에 드는 소비 전력을 대폭 저감할 수 있다. 또한, 배선(5086_j) 배선(5086_j+1)을 포함하는 모든 배선(5086)에 가해지는 전압은, 일정한 전압으로 될 수 있다.
또한, 도 41g 및 도 41h에 도시하는 화소 구성 및 그 구동 방법에 의해, 화소에 기록되는 신호 전압의 크기를 작게 할 수 있다. 이것은, 각각의 화소가 가지는 복수의 부화소에 전기적으로 접속되는 용량선을, 부화소마다 다르게 하는 것이다. 즉, 도 41g 및 도 41h에 도시하는 화소 구성 및 그 구동 방법에 의해, 동일한 프레임 내에서 동일한 극성이 기록되는 부화소에 대해서는, 동일 행 내에서 용량선을 공통으로 하고, 동일한 프레임 내에서 다른 극성이 기록되는 부화소에 대해서는, 동일 행 내에서 용량선을 다르게 한다. 그리고, 각 행의 기록이 종료한 시점에서, 각각의 용량선의 전압을, 양의 극성의 신호 전압이 기록된 부화소에서는 양의 방향, 음의 극성의 신호 전압이 기록된 부화소에서는 음의 방향으로 변화시킴으로써, 화소에 기록되는 신호 전압의 크기를 작게 할 수 있다. 구체적으로는, 용량선으로서 사용하는 배선(5086)을 각 행에서 2개(배선(5086-1), 배선(5086-2))로 하고, 화소(5080_i, j)의 제 1 화소 전극과, 배선(5086-1_j)이, 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i, j)의 제 2 화소 전극과, 배선(5086-2_j)가, 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i+1, j)의 제 1 화소 전극과, 배선(5086-2_j)이, 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i+1, j)의 제 2 화소 전극과, 배선(5086-1_j)이, 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i, j+1)의 제 1 화소 전극과, 배선(5086-2_j+1)이, 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i, j+1)의 제 2 화소 전극과, 배선(5086-1_j+1)이, 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i+1, j+1)의 제 1 화소 전극과, 배선(5086-1_j+1)이, 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i+1, j+1)의 제 2 화소 전극과, 배선(5086-2_j+1)이, 용량 소자를 통하여 전기적으로 접속된다. 단, 이것은 일 예이며, 예를 들어, 양의 극성의 신호 전압이 기록되는 화소와 음의 극성의 신호 전압이 기록되는 화소가 2화소마다 나타나는 구동 방법의 경우는, 배선(5086-1) 및 배선(5086-2)의 전기적 접속도 그것에 맞추어, 2화소마다 교대로 행하여지는 것이 바람직하다. 더 기술하면, 1행 모든 화소에서 같은 극성의 신호 전압이 기록되는 경우(게이트 라인 반전)도 생각되지만, 그 경우는, 배선(5086)은 1행당 1개라도 좋다. 즉, 도 41e에 도시하는 화소 구성에 있어서도, 도 41g 및 도 41h를 사용하여 설명한 것과 같은, 화소에 기록하는 신호 전압을 작게 하는 구동 방법을 사용할 수 있다.
(실시형태 10)
다음에, 표시 장치의 다른 구성예 및 그 구동 방법에 대하여 설명한다. 본 실시형태에 있어서는, 신호 기록에 대한 휘도의 응답이 느린(응답 시간이 긴) 표시 소자를 사용한 표시 장치의 경우에 대하여 기술한다. 본 실시형태에 있어서는, 응답 시간이 긴 표시 소자로서 액정 소자를 예로서 설명하지만, 본 실시형태에 있어서의 표시 소자는 이것에 한정되지 않고, 신호 기록에 대한 휘도의 응답이 느린 여러 가지 표시 소자를 사용할 수 있다.
일반적인 액정 표시 장치의 경우, 신호 기록에 대한 휘도의 응답이 늦고, 액정 소자에 신호 전압을 계속하여 가한 경우라도, 응답이 완료할 때까지 1 프레임 기간 이상의 시간이 걸리는 경우가 있다. 이러한 표시 소자로 동화를 표시하여도, 동화를 충실하게 재현할 수는 없다. 또한, 액티브 매트릭스 구동의 경우, 1개의 액정 소자에 대한 신호 기록의 시간은, 통상, 신호 기록 주기(1 프레임 기간 또는 1 서브프레임 기간)를 주사선수로 나눈 시간(1 주사선 선택 기간)에 불과하고, 액정 소자는 이 약간의 시간 내에 다 응답할 수 없는 경우가 많다. 따라서, 액정 소자의 응답의 대부분은, 신호 기록이 행해지지 않는 기간에서 행해지게 된다. 여기에서, 액정 소자의 유전율은, 상기 액정 소자의 투과율에 따라서 변화하지만, 신호 기록이 행해지지 않는 기간에 있어서 액정 소자가 응답한다는 것은, 액정 소자의 외부와 전하의 교환이 행해지지 않는 상태(정전하 상태)에서 액정 소자의 유전율이 변화되는 것을 의미한다. 즉, (전하)=(용량)·(전압)의 식에 있어서, 전하가 일정한 상태에서 용량이 변화하는 것이기 때문에, 액정 소자에 가해지는 전압은, 액정 소자의 응답에 따라서, 신호 기록 시의 전압으로부터 변화되어 버린다. 따라서, 신호 기록에 대한 휘도의 응답이 느린 액정 소자를 액티브 매트릭스로 구동하는 경우, 액정 소자에 가해지는 전압은, 신호 기록 시의 전압에 원리적으로 도달할 수 없다.
본 실시형태에 있어서의 표시 장치는, 표시 소자를 신호 기록 주기내에 원하는 휘도까지 응답시키기 위하여, 신호 기록 시의 신호 레벨을 미리 보정된 것(보정 신호)으로 함으로써, 상기의 문제점을 해결할 수 있다. 또한, 액정 소자의 응답 시간은 신호 레벨이 클수록 짧아지므로, 보정 신호를 기록함으로써, 액정 소자의 응답 시간을 짧게 할 수도 있다. 이러한 보정 신호를 가하는 구동 방법은, 오버드라이브라고도 불린다. 본 실시형태에 있어서의 오버드라이브는, 신호 기록 주기가, 표시 장치에 입력되는 화상 신호의 주기(입력 화상 신호 주기(Tin))보다도 짧은 경우라도, 신호 기록 주기에 맞추어 신호 레벨이 보정됨으로써, 신호 기록 주기 내에 표시 소자를 원하는 휘도까지 응답시킬 수 있다. 신호 기록 주기가, 입력 화상 신호 주기(Tin)보다도 짧은 경우란, 예를 들어, 1개의 원화상을 복수의 서브 화상으로 분할하고, 상기 복수의 서브 화상을 1 프레임 기간 내에 순차 표시시키는 경우를 들 수 있다.
다음에, 액티브 매트릭스 구동의 표시 장치에 있어서 신호 기록 시의 신호 레벨을 보정하는 방법의 예에 대하여, 도 42a 및 도 42b를 참조하여 설명한다. 도 42a는, 가로축을 시간, 세로축을 신호 기록 시의 신호 레벨로 하고, 어떤 1개의 표시 소자에 있어서의 신호 기록 시의 신호 레벨의 시간 변화를 모식적으로 도시한 그래프이다. 도 42b는, 가로축을 시간, 세로축을 표시 레벨로 하여 어떤 1개의 표시 소자에 있어서의 표시 레벨의 시간 변화를 모식적으로 나타낸 그래프이다. 또한, 표시 소자가 액정 소자인 경우는, 신호 기록 시의 신호 레벨은 전압, 표시 레벨은 액정 소자의 투과율로 할 수 있다. 이 이후는, 도 42a의 세로축은 전압, 도 42b의 세로축은 투과율로 하여 설명한다. 또한, 본 실시형태에 있어서의 오버드라이브는, 신호 레벨이 전압 이외(듀티비, 전류 등)인 경우도 포함한다. 또한, 본 실시형태에 있어서의 오버드라이브는, 표시 레벨이 투과율 이외(휘도, 전류 등)인 경우도 포함한다. 또한, 액정 소자에는, 전압이 O일 때에 흑색 표시가 되는 노멀리 블랙형(예: VA 모드, IPS 모드 등)과, 전압이 0일 때에 백색 표시가 되는 노멀리 화이트형(예: TN 모드, OCB 모드 등)이 있지만, 도 42b에 도시하는 그래프는 양쪽 모두에 대응하고 있으며, 노멀리 블랙형의 경우는 그래프의 상방으로 갈수록 투과율이 큰 것으로 하여 노멀리 화이트형의 경우은 그래프의 하방으로 갈수록 투과율이 큰 것으로 하면 좋다. 즉, 본 실시형태에 있어서의 액정 모드는, 노멀리 블랙형이라도 좋고, 노멀리 화이트형이라도 좋다. 또한, 시간축에는 신호 기록 타이밍이 점선으로 나타나고, 신호 기록이 행해지고 나서 다음의 신호 기록이 행해질 때까지의 기간을, 유지기간(Fi)이라고 부르기로 한다. 본 실시형태에 있어서는, i는 정수이며, 각각의 유지기간을 의미하는 인덱스라고 한다. 도 42a 및 도 42b에 있어서는, i는 0으로부터 2까지로서 나타내고 있지만, i는 이것 이외의 정수도 취할 수 있다(0으로부터 2 이외에 대해서는 도시하지 않음). 또한, 유지기간(Fi)에 있어서, 화상 신호에 대응하는 휘도를 실현하는 투과율을 Ti로 하고, 정상 상태에 있어서 투과율(Ti)을 주는 전압을 Vi로 한다. 또한, 도 42a 중의 파선(5101)은, 오버드라이브를 행하지 않는 경우의 액정 소자에 걸리는 전압의 시간 변화를 나타내고, 실선(5102)은, 본 실시형태에 있어서의 오버드라이브를 행하는 경우의 액정 소자에 걸리는 전압의 시간 변화를 나타낸다. 마찬가지로, 도 42b중의 파선(5103)은, 오버드라이브를 행하지 않는 경우의 액정 소자의 투과율의 시간 변화를 나타내고, 실선(5104)은, 본 실시형태에 있어서의 오버드라이브를 행하는 경우의 액정 소자의 투과율의 시간 변화를 나타낸다. 또한, 유지기간(Fi)의 말미에 있어서의, 원하는 투과율(Ti)과 실제의 투과율의 차이를, 오차(αi)로 표기하기로 한다.
도 42a에 도시하는 그래프에 있어서, 유지기간(F0)에 있어서는 파선(5101)과 실선(5102) 모두 원하는 전압(V0)이 가해지고 있고, 도 42b에 도시하는 그래프에 있어서도, 파선(5103)과 실선(5104) 모두 원하는 투과율(T0)이 얻어지고 있는 것으로 한다. 그리고, 오버드라이브가 행해지지 않는 경우, 파선(5101)으로 나타내는 바와 같이, 유지기간(F1)의 초두에 있어서 원하는 전압(V1)이 액정 소자에 가해지지만, 이미 기술한 바와 같이 신호가 기록되는 기간은 유지기간과 비교하여 극히 짧고, 유지기간의 중 대부분의 기간은 정전하 상태로 되기 때문에, 유지기간에 있어서 액정 소자에 걸리는 전압은 투과율의 변화와 함께 변화되어 가고, 유지기간(F1)의 말미에 있어서는 원하는 전압(V1)과 크게 다른 전압으로 되어버린다. 이 때, 도 42b에 도시하는 그래프에 있어서의 파선(5103)도, 원하는 투과율(T1)과 크게 다른 것이 되어 버린다. 따라서, 화상 신호에 충실한 표시를 행할 수 없고, 화질이 저하되어 버린다. 한편, 본 실시형태에 있어서의 오버드라이브가 행해지는 경우, 실선(5102)으로 나타내는 바와 같이, 유지기간(F1)의 초두에 있어서, 원하는 전압(V1)보다도 큰 전압(V1')이 액정 소자에 가해지도록 한다. 즉, 유지기간(F1)에 있어서 서서히 액정 소자에 걸리는 전압이 변화되는 것을 예측하여, 유지기간(F1)의 말미에 있어서 액정 소자에 걸리는 전압이 원하는 전압(V1) 근방의 전압이 되도록, 유지기간(F1)의 초두에 있어서 원하는 전압(V1)으로부터 보정된 전압(V1')을 액정 소자에 가함으로써, 정확하게 원하는 전압(V1)을 액정 소자에 가하는 것이 가능해진다. 이 때, 도 42b에 도시하는 그래프에 있어서의 실선(5104)으로 나타내는 바와 같이, 유지기간(F1)의 말미에 있어서 원하는 투과율(T1)이 얻어진다. 즉, 유지기간의 중 대부분의 기간에 있어서 정전하 상태로 되는 것에도 상관없이, 신호 기록 주기 내에서의 액정 소자의 응답을 실현할 수 있다. 다음에, 유지기간(F2)에 있어서는, 원하는 전압(V2)이 V1보다도 작은 경우를 나타내고 있지만, 이 경우도 유지기간(F1)과 마찬가지로, 유지기간(F2)에 있어서 서서히 액정 소자에 걸리는 전압이 변화되는 것을 예측하여, 유지기간(F2)의 말미에 있어서 액정 소자에 걸리는 전압이 원하는 전압(V2) 근방의 전압이 되도록, 유지기간(F2)의 초두에 있어서 원하는 전압(V2)으로부터 보정된 전압(V2')을 액정 소자에 가하면 좋다. 이렇게 함으로써, 도 42b에 도시하는 그래프에 있어서의 실선(5104)으로 나타내는 바와 같이, 유지기간(F2)의 말미에 있어서 원하는 투과율(T2)이 얻어진다. 또한, 유지기간(F1)과 같이 , Vi가 Vi -1과 비교하여 커지는 경우는, 보정된 전압(Vi')은 원하는 전압(Vi)보다도 커지도록 보정되는 것이 바람직하다. 또한, 유지기간(F2)과 같이 , Vi가 Vi -1과 비교하여 작아지는 경우는, 보정된 전압(Vi')은 원하는 전압(Vi)보다도 작아지도록 보정되는 것이 바람직하다. 또한, 구체적인 보정값에 있어서는, 미리 액정 소자의 응답 특성을 측정함으로써 도출할 수 있다. 장치에 실장하는 방법으로서는, 보정식을 정식화하여 논리회로에 내장하는 방법, 보정값을 룩업 테이블로서 메모리에 보존해 두고, 필요에 따라서 보정값을 판독하는 방법 등을 사용할 수 있다.
또한, 본 실시형태에 있어서의 오버드라이브를, 실제로 장치로서 실현하는 경우에는, 여러 가지 제약이 존재한다. 예를 들어, 전압의 보정은, 소스 드라이버의 정격 전압의 범위 내에서 행해지지 않으면 안 된다. 즉, 원하는 전압이 원래 큰 값이며, 이상적인 보정 전압이 소스 드라이버의 정격 전압을 초과하여 버리는 경우는, 더 보정할 수 없게 된다. 이러한 경우의 문제점에 대하여, 도 42c 및 도 42d를 참조하여 설명한다. 도 42c는, 도 42a와 같이, 가로축을 시간, 세로축을 전압으로 하고, 어떤 1개의 액정 소자에 있어서의 전압의 시간 변화를 실선(5105)으로서 모식적으로 도시한 그래프이다. 도 42d는, 도 42b와 같이, 가로축을 시간, 세로축을 투과율로 하고, 어떤 1개의 액정 소자에 있어서의 투과율의 시간 변화를 실선(5106)으로서 모식적으로 도시한 그래프이다. 또한, 그 밖의 표기 방법에 대해서는 도 42a 및 도 42b와 같기 때문에, 설명을 생략한다. 도 42c 및 도 42d는, 유지기간(F1)에 있어서의 원하는 투과율(T1)을 실현하기 위한 보정 전압(V1')이 소스 드라이버의 정격 전압을 초과하여 버리기 때문에, V1'=V1로 하지 않을 수 없어, 충분한 보정을 할 수 없는 상태를 나타낸다. 이 때, 유지기간(F1)의 말미에 있어서의 투과율은, 원하는 투과율(T1)과 오차(α1)만큼, 어긋난 값이 되어 버린다. 단, 오차(α1)가 커지는 것은, 원하는 전압이 원래 큰 값일 때에 한정되기 때문에, 오차(α1)의 발생에 의한 화질 저하 자체는 허용 범위 내인 경우도 많다. 그러나, 오차(α1)가 커짐으로써, 전압 보정의 알고리즘 내의 오차도 커져 버린다. 즉, 전압 보정의 알고리즘에 있어서, 유지기간의 말미에 원하는 투과율이 얻어지고 있다고 가정하는 경우, 실제는 오차(α1)가 커지고 있음에도 불구하고, 오차(αl)가 작다고 하여 전압의 보정을 행하기 때문에, 다음의 유지기간(F2)에 있어서의 보정에 오차가 포함되게 되어, 그 결과, 오차(α2)도 커져 버린다. 또한, 오차(α2)가 커지면, 그 다음의 오차(α3)가 더욱 커져 버리는 것과 같이, 오차가 연쇄적으로 커져 가고, 결과적으로 화질 저하가 현저한 것으로 되어 버린다. 본 실시형태에 있어서의 오버드라이브에 있어서는, 이렇게 오차가 연쇄적으로 커져 버리는 것을 억제하기 위하여, 유지기간(Fi)에 있어서 보정 전압(Vi')이 소스 드라이버의 정격 전압을 초과할 때, 유지기간(Ft)의 말미에 있어서의 오차(αi)를 추정하여, 상기 오차(αt)의 크기를 고려하여, 유지기간(F1+1)에 있어서의 보정 전압을 조정할 수 있다. 이렇게 함으로써, 오차(αi)가 커져 버려도, 그것이 오차(αi+1)에 주는 영향을 최소한으로 할 수 있기 때문에, 오차가 연쇄적으로 커져버리는 것을 억제할 수 있다. 본 실시형태에 있어서의 오버드라이브에 있어서, 오차(α2)를 최소한으로 하는 예에 대하여, 도 42e 및 도 42f를 참조하여 설명한다. 도 42e에 도시하는 그래프는, 도 42c에 도시하는 그래프의 보정 전압(V2')을 더욱 조정하고, 보정 전압(V2'')으로 한 경우의 전압의 시간 변화를, 실선(5107)으로서 나타낸다. 도 42f에 도시하는 그래프는, 도 42e에 도시하는 그래프에 의해 전압의 보정으로 된 경우의 투과율의 시간 변화를 나타낸다. 도 42d에 도시하는 그래프에 있어서의 실선(5106)에서는, 보정 전압(V2')에 의해 과잉 보정(오차가 큰 상황에서의 보정을 말함)이 발생하고 있지만, 도 42f에 도시하는 그래프에 있어서의 실선(5108)에서는, 오차(α1)를 고려하여 조정된 보정 전압(V2'')에 의해 과잉 보정을 억제하고, 오차(α2)를 최소한으로 한다. 또한, 구체적인 보정값에 대해서는, 미리 액정 소자의 응답 특성을 측정함으로써 도출할 수 있다. 장치에 실장하는 방법으로서는, 보정식을 정식화하여 논리회로에 내장하는 방법, 보정값을 룩업 테이블로서 메모리에 보존해 두고, 필요에 따라서 보정값을 판독하는 방법, 등을 사용할 수 있다. 그리고, 이들의 방법을, 보정 전압(Vi')을 계산하는 부분과는 달리 추가하거나, 또는 보정 전압(Vi')을 계산하는 부분에 짜 넣을 수 있다. 또한, 오차(αi-1)를 고려하여 조정된 보정 전압(Vi'')의 보정량(원하는 전압(Vi)과의 차)은, Vi'의 보정량보다도 작은 것으로 하는 것이 바람직하다. 즉, ｜Vi''-Vi｜＜｜Vi'-Vi｜로 하는 것이 바람직하다.
또한, 이상적인 보정 전압이 소스 드라이버의 정격 전압을 초과하여 버리는 것에 의한 오차(αl)는, 신호 기록 주기가 짧을수록 커진다. 왜냐하면, 신호 기록 주기가 짧을수록 액정 소자의 응답 시간도 짧게 할 필요가 있고, 그 결과, 보다 큰 보정 전압이 필요하게 되기 때문이다. 또한, 필요로 되는 보정 전압이 크게 된 결과, 보정 전압이 소스 드라이버의 정격 전압을 초과하여 버리는 빈도도 커지기 때문에, 큰 오차(αi)가 발생하는 빈도도 커진다. 따라서, 본 실시형태에 있어서의 오버드라이브는, 신호 기록 주기가 짧은 경우일수록 유효하다고 할 수 있다. 구체적으로는, 1개의 원화상을 복수의 서브 화상으로 분할하고, 상기 복수의 서브 화상을 1 프레임 기간 내에 순차 표시시키는 경우, 복수의 화상으로부터 화상에 포함되는 움직임을 검출하고, 상기 복수의 화상의 중간 상태의 화상을 생성하고, 상기 복수의 화상의 사이에 삽입하여 구동하는(소위 움직임 보상 배속 구동) 경우, 또는 이들을 조합하는 경우, 등의 구동 방법이 행해지는 경우에, 본 실시형태에 있어서의 오버드라이브가 사용되는 것은, 각별한 효과를 나타내게 된다.
또한, 소스 드라이버의 정격 전압은, 상술한 상한 외에, 하한도 존재한다. 예를 들어, 전압 O보다도 작은 전압이 가해지지 않는 경우를 들 수 있다. 이 때, 상술한 상한의 경우와 마찬가지로, 이상적인 보정 전압이 가해지지 않게 되기 때문에, 오차(αi)가 커져 버린다. 그러나, 이 경우라도, 상술한 방법과 마찬가지로, 유지기간(Fi)의 말미에 있어서의 오차(α1)를 추정하고, 상기 오차(αi)의 크기를 고려하여, 유지기간(Fi +1)에 있어서의 보정 전압을 조정할 수 있다. 또한, 소스 드라이버의 정격 전압으로서 전압 O보다도 작은 전압(음의 전압)을 가할 수 있는 경우는, 보정 전압으로서 액정 소자에 음의 전압을 가하여도 좋다. 이렇게 함으로써, 정전하 상태에 의한 전위의 변동을 예측하고, 유지기간(Fi)의 말미에 있어서 액정 소자에 걸리는 전압이 원하는 전압(Vi) 근방의 전압이 되도록 조정할 수 있다.
또한, 액정 소자의 열화를 억제하기 위하여, 액정 소자에 가하는 전압의 극성을 정기적으로 반전시키는, 소위 반전 구동을, 오버드라이브로 조합하여 실시할 수 있다. 즉, 본 실시형태에 있어서의 오버드라이브는, 반전 구동과 동시에 행해지는 경우도 포함한다. 예를 들어, 신호 기록 주기가 입력 화상 신호 주기(Tin)의 1/2인 경우에, 극성을 반전시키는 주기와 입력 화상 신호 주기(Tin)가 같은 정도이면, 양극성의 신호의 기록과 음극성의 신호의 기록이, 2회마다 교대로 행해지게 된다. 이렇게, 극성을 반전시키는 주기를 신호 기록 주기보다도 길게 함으로써, 화소의 충방전의 빈도를 저감할 수 있으므로, 소비 전력을 저감할 수 있다. 단, 극성을 반전시키는 주기를 너무 길게 하면, 극성의 차이에 의한 휘도차가 플리커로서 인식되는 불량이 생기는 경우가 있기 때문에, 극성을 반전시키는 주기는 입력 화상 신호 주기(Tin)와 같은 정도이거나 짧은 것이 바람직하다.
(실시형태 11)
다음에, 표시 장치의 다른 구성예 및 그 구동 방법에 대하여 설명한다. 본 실시형태에 있어서는, 표시 장치의 외부로부터 입력되는 화상(입력 화상)의 움직임을 보간하는 화상을, 복수의 입력 화상을 기초로 하여 표시 장치의 내부에서 생성하고, 상기 생성된 화상(생성 화상)과, 입력 화상을 순차 표시시키는 방법에 대하여 설명한다. 또한, 생성 화상을, 입력 화상의 움직임을 보간하는 것과 같은 화상으로 함으로써, 동화의 움직임을 매끄럽게 할 수 있고, 또한, 홀드 구동에 의한 잔상 등에 의해 동화의 품질이 저하되는 문제를 개선할 수 있다. 여기에서, 동화 보간에 대하여, 이하에 설명한다. 동화의 표시는, 이상적으로는, 각각의 화소의 휘도를 실시간으로 제어함으로써 실현되는 것이지만, 화소의 실시간 개별 제어는, 제어 회로의 수가 방대한 것으로 되는 문제, 배선 스페이스의 문제, 및 입력 화상의 데이터량이 방대한 것으로 되는 문제 등이 존재하여, 실현이 곤란하다. 따라서, 표시 장치에 의한 동화의 표시는, 복수의 정지화를 일정한 주기로 순차 표시함으로써, 표시가 동화로 보이도록 하여 행해지고 있다. 이 주기(본 실시형태에 있어서는 입력 화상 신호 주기라고 부르고, Tin이라고 나타냄)는 규격화되어 있고, 예로서, NTSC 규격에서는 1/60초, PAL 규격에서는 1/50초이다. 이 정도의 주기라도, 임펄스형 표시 장치인 CRT에 있어서는 동화 표시에 문제는 발생하지 않았다. 그러나, 홀드형 표시 장치에 있어서는, 이들의 규격에 준한 동화를 그대로 표시하면, 홀드형인 것에 기인하는 잔상 등에 의해 표시가 선명하지 않게 되는 불량(홀드 흐릿함: hold blur)이 발생하여 버린다. 홀드 흐릿함은, 사람의 눈의 추종에 의한 무의식적인 움직임의 보간과, 홀드형의 표시의 불일치(discrepancy)로 인식되는 것이므로, 종래의 규격보다도 입력 화상 신호 주기를 짧게 함(화소의 실시간 개별 제어에 근접함)으로써 저감시킬 수 있지만, 입력 화상 신호 주기를 짧게 하는 것은 규격의 변경을 동반하고, 또한, 데이터량도 증대하게 되므로, 곤란하다. 그러나, 규격화된 입력 화상 신호를 기초로 하여, 입력 화상의 움직임을 보간하는 화상을 표시 장치 내부에서 생성하고, 상기 생성 화상에 의해 입력 화상을 보간하여 표시함으로써, 규격의 변경 또는 데이터량의 증대 없이, 홀드 흐릿함을 저감할 수 있다. 이렇게, 입력 화상 신호를 기초로 하여 표시 장치 내부에서 화상 신호를 생성하고, 입력 화상의 움직임을 보간하는 것을, 동화의 보간이라고 부르기로 한다.
본 실시형태에 있어서의 동화의 보간 방법에 의해, 동화 흐릿함을 저감시킬 수 있다. 본 실시형태에 있어서의 동화의 보간 방법은, 화상 생성 방법과 화상 표시 방법으로 나눌 수 있다. 그리고, 특정한 패턴의 움직임에 대해서는 다른 화상 생성 방법 및/또는 화상 표시 방법을 사용함으로써, 효과적으로 동화 흐릿함을 저감시킬 수 있다. 도 43a 및 도 43b는 본 실시형태에 있어서의 동화의 보간 방법의 일 예를 설명하기 위한 모식도이다. 도 43a 및 도 43b에 있어서, 가로축은 시간이며, 가로 방향의 위치에 따라, 각각의 화상이 취급되는 타이밍을 나타낸다. “입력”이라고 기재된 부분은, 입력 화상 신호가 입력되는 타이밍을 나타낸다. 여기에서는, 시간적으로 인접하는 2개의 화상으로서, 화상(5121) 및 화상(5122)에 착안한다. 입력 화상은, 주기(Tin)의 간격으로 입력된다. 또한, 주기(Tin) 1개분의 길이를, 1 프레임 또는 1 프레임 기간이라고 기재하는 경우가 있다. “생성”이라고 기재된 부분은, 입력 화상 신호로부터 새롭게 화상이 생성되는 타이밍을 나타낸다. 여기에서는, 화상(5121) 및 화상(5122)을 기초로 하여 생성되는 생성 화상인, 화상(5123)에 착안하고 있다. “표시”라고 기재된 부분은, 표시 장치에 화상이 표시되는 타이밍을 나타낸다. 또한, 착안하고 있는 화상 이외의 화상에 대해서는 파선으로 기재하고 있을 뿐이지만, 착안하고 있는 화상과 동일하게 취급함으로써, 본 실시형태에 있어서의 동화의 보간 방법의 일 예를 실현할 수 있다.
본 실시형태에 있어서의 동화의 보간 방법의 일 예는, 도 43a에 도시하는 바와 같이, 시간적으로 인접한 2개의 입력 화상을 기초로 하여 생성된 생성 화상을, 상기 2개의 입력 화상이 표시되는 타이밍의 틈에 표시시킴으로써, 동화의 보간을 행할 수 있다. 이 때, 표시 화상의 표시 주기는, 입력 화상의 입력 주기의 1/2로 하는 것이 바람직하다. 단, 이것에 한정되지 않고, 다양한 표시 주기로 할 수 있다. 예를 들어, 표시 주기를 입력 주기의 1/2보다 짧게 함으로써, 동화를 보다 매끄럽게 표시할 수 있다. 또는, 표시 주기를 입력 주기의 1/2보다 길게 함으로써, 소비 전력을 저감할 수 있다. 또한, 여기에서는, 시간적으로 인접한 2개의 입력 화상을 기초로 하여 화상을 생성하고 있지만, 기초로 하는 입력 화상은 2개에 한정되지 않고, 여러 수를 사용할 수 있다. 예를 들어, 시간적으로 인접한 3개(3개 이상이라도 좋다)의 입력 화상을 기초로 하여 화상을 생성하면, 2개의 입력 화상을 기초로 하는 경우보다도, 정밀도가 좋은 생성 화상을 얻을 수 있다. 또한, 화상(5121)의 표시 타이밍을, 화상(5122)의 입력 타이밍과 동시각, 즉 입력 타이밍에 대한 표시 타이밍을 1 프레임 지연으로 하고 있지만, 본 실시형태에 있어서의 동화의 보간 방법에 있어서의 표시 타이밍은 이것에 한정되지 않고, 여러 가지 표시 타이밍을 사용할 수 있다. 예를 들어, 입력 타이밍에 대한 표시 타이밍을 1 프레임 이상 늦출 수 있다. 이렇게 함으로써, 생성 화상인 화상(5123)의 표시 타이밍을 느리게 할 수 있으므로, 화상(5123)의 생성에 걸리는 시간에 여유를 갖게 할 수 있고, 소비 전력 및 제조 비용의 저감으로 연결된다. 또한, 입력 타이밍에 대한 표시 타이밍을 너무 느리게 하면, 입력 화상을 유지해 두는 기간이 길어져, 유지에 드는 메모리 용량이 증대하여 버리므로, 입력 타이밍에 대한 표시 타이밍은, 1 프레임 지연으로부터 2 프레임 지연 정도가 바람직하다.
여기서, 화상(5121) 및 화상(5122)을 기초로 하여 생성되는 화상(5123)의, 구체적인 생성 방법의 일 예에 대하여 설명한다. 동화를 보간하기 위해서는 입력 화상의 움직임을 검출할 필요가 있지만, 본 실시형태에 있어서는, 입력 화상의 움직임의 검출을 위해, 블록 매칭법이라고 불리는 방법을 사용할 수 있다. 단, 이것에 한정되지 않고, 다양한 방법(화상 데이터의 차분을 취하는 방법, 푸리에 변환을 이용하는 방법 등)을 사용할 수 있다. 블록 매칭법에 있어서는, 우선, 입력 화상 1장분의 화상 데이터(여기서는 화상(5121)의 화상 데이터)를, 데이터 기억 수단(반도체 메모리, RAM 등의 기억 회로 등)에 기억시킨다. 그리고, 다음의 프레임에 있어서의 화상(여기서는 화상(5122))을, 복수의 영역으로 분할한다. 또한, 분할된 영역은, 도 43a와 같이, 같은 형상의 직사각형으로 할 수 있지만, 이것에 한정되지 않고, 여러 가지의 것(화상에 따라 형상 또는 크기를 바꾸는 등)으로 할 수 있다. 그 후, 분할된 영역마다, 데이터 기억 수단에 기억시키기 전의 프레임 화상 데이터(여기서는 화상(5121)의 화상 데이터)와 데이터의 비교를 하여, 화상 데이터가 비슷한 영역을 탐색한다. 도 43a의 예에 있어서는, 화상(5122)에 있어서의 영역(5124)과 데이터가 비슷한 영역을 화상(5121) 중에서 탐색하고, 영역(5126)이 탐색된 것으로 하고 있다. 또한, 화상(5121) 중을 탐색할 때, 탐색 범위는 한정되는 것이 바람직하다. 도 43a의 예에 있어서는, 탐색 범위에서, 영역(5124)의 면적의 4배 정도의 크기인, 영역(5125)을 설정하고 있다. 또한, 탐색 범위를 이것보다 크게 함으로써, 움직임이 빠른 동화에 있어서도 검출 정밀도를 높일 수 있다. 단, 너무 넓게 탐색을 행하면 탐색 시간이 방대하게 되어 버려, 움직임의 검출의 실현이 곤란해지기 때문에, 영역(5125)은, 영역(5124)의 면적의 2배로부터 6배 정도의 크기인 것이 바람직하다. 그 후, 탐색된 영역(5126)과, 화상(5122)에 있어서의 영역(5124)과의 위치의 차이를, 움직임 벡터(5127)로서 구한다. 움직임 벡터(5127)는 영역(5124)에 있어서의 화상 데이터의 1 프레임 기간의 움직임을 나타내는 것이다. 그리고, 움직임의 중간 상태를 나타내는 화상을 생성하기 위하여, 움직임 벡터의 방향은 그대로이며 크기를 바꾼 화상 생성용 벡터(5128)을 만들고, 화상(5121)에 있어서의 영역(5126)에 포함되는 화상 데이터를, 화상 생성용 벡터(5128)에 따라서 이동시킴으로써, 화상(5123)에 있어서의 영역(5129) 내의 화상 데이터를 형성시킨다. 이러한 일련의 처리를, 화상(5122)에 있어서의 모든 영역에 대하여 행함으로써, 화상(5123)이 생성될 수 있다. 그리고, 입력 화상(5121), 생성 화상(5123), 입력 화상(5122)을 순차 표시함으로써, 동화를 보간할 수 있다. 또한, 화상 중의 물체(5130)는, 화상(5121) 및 화상(5122)에 있어서 위치가 다르지(즉 움직이고 있지)만, 생성된 화상(5123)은, 화상(5121) 및 화상(5122)에 있어서의 물체의 중간점으로 되어 있다. 이러한 화상을 표시함으로써, 동화의 움직임을 매끄럽게 할 수 있고, 잔상 등에 의한 동화의 불선명함을 개선할 수 있다.
또한, 화상 생성용 벡터(5128)의 크기는, 화상(5123)의 표시 타이밍에 따라서 결정될 수 있다. 도 43a의 예에 있어서는, 화상(5123)의 표시 타이밍은 화상(5121) 및 화상(5122)의 표시 타이밍의 중간점(1/2)으로 하고 있기 때문에, 화상 생성용 벡터(5128)의 크기는 움직임 벡터(5127)의 1/2로 하고 있지만, 그 외에도, 예를 들어, 표시 타이밍이 1/3의 시점이면, 크기를 1/3로 하고, 표시 타이밍이 2/3의 시점이면, 크기를 2/3로 할 수 있다.
또한, 이렇게, 다양한 움직임 벡터를 가진 복수의 영역을 각각 움직여서 새로운 화상을 만드는 경우는, 이동처의 영역 내에 다른 영역이 이미 이동하고 있는 부분(중복)이나, 어느 영역으로부터도 이동되어 오지 않는 부분(공백)이 생기는 경우도 있다. 이들의 부분에 대해서는, 데이터를 보정할 수 있다. 중복 부분의 보정 방법으로서는, 예를 들어, 중복 데이터의 평균을 취하는 방법, 움직임 벡터의 방향 등에서 우선도를 붙여 두고, 우선도가 높은 데이터를 생성 화상 내의 데이터로 하는 방법, 색(또는 밝기)은 어느 한쪽을 우선시키지만 밝기(또는 색)는 평균을 취하는 방법, 등을 사용할 수 있다. 공백 부분의 보정 방법으로서는, 화상(5121) 또는 화상(5122)의 상기 위치에 있어서의 화상 데이터를 그대로 생성 화상 내의 데이터로 하는 방법, 화상(5121) 또는 화상(5122)의 상기 위치에 있어서의 화상 데이터의 평균을 취하는 방법 등을 사용할 수 있다. 그리고, 생성된 화상(5123)을, 화상 생성용 벡터(5128)의 크기에 따른 타이밍으로 표시시킴으로써, 동화의 움직임을 매끄럽게 할 수 있고, 또한, 홀드 구동에 의한 잔상 등에 의해 동화의 품질이 저하되는 문제를 개선할 수 있다.
본 실시형태에 있어서의 동화의 보간 방법의 다른 예는, 도 43b에 도시하는 바와 같이, 시간적으로 인접한 2개의 입력 화상을 기초로 하여 생성된 생성 화상을, 상기 2개의 입력 화상이 표시되는 타이밍의 틈에 표시시킬 때, 각각의 표시 화상을 또한 복수의 서브 화상으로 분할하여 표시함으로써, 동화의 보간을 행할 수 있다. 이 경우, 화상 표시 주기가 짧아지는 것에 의한 이점 뿐만 아니라, 어두운 화상이 정기적으로 표시되는(표시 방법이 임펄스형에 근접하는) 것에 의한 이점도 얻을 수 있다. 즉, 화상 표시 주기가 화상 입력 주기와 비교하여 1/2의 길이로 하는 것만의 경우보다도, 잔상 등에 의한 동화의 불선명함을 더욱 개선할 수 있다. 도 43b의 예에 있어서는, “입력” 및 “생성”에 대해서는 도 43a의 예와 같은 처리를 할 수 있으므로, 설명을 생략한다. 도 43b의 예에 있어서의 “표시”는, 1개의 입력 화상 또는/및 생성 화상을 복수의 서브 화상으로 분할하여 표시를 행할 수 있다. 구체적으로는, 도 43b에 도시하는 바와 같이, 화상(5121)을 서브 화상(5121a) 및 서브 화상(5121b)으로 분할하여 순차 표시함으로써, 사람의 눈에는 화상(5121)이 표시된 것처럼 지각시켜, 화상(5123)을 서브 화상(5123a) 및 (5123b)으로 분할하여 순차 표시함으로써, 사람의 눈에는 화상(5123)이 표시된 것처럼 지각시키고, 화상(5122)을 서브 화상(5122a 및 5122b)으로 분할하여 순차 표시함으로써, 사람의 눈에는 화상(5122)이 표시된 것처럼 지각시킨다. 즉, 사람의 눈에 지각되는 화상으로서는 도 43a의 예와 같은 것으로 하면서, 표시 방법을 임펄스형에 근접시킬 수 있으므로, 잔상 등에 의한 동화의 불선명함을 더욱 개선할 수 있다. 또한, 서브 화상의 분할수는, 도 43b에서는 2개로 하고 있지만, 이것에 한정되지 않고 여러 분할수를 사용할 수 있다. 또한, 서브 화상이 표시되는 타이밍은, 도 43b에 있어서는 등간격(1/2)으로 하고 있지만, 이것에 한정되지 않고 여러 가지 표시 타이밍을 사용할 수 있다. 예를 들어, 어두운 서브 화상(5121b, 5122b, 5123b)의 표시 타이밍을 빨리함(구체적으로는, 1/4로부터 1/2의 타이밍)으로써, 표시 방법을 보다 임펄스형에 근접시킬 수 있기 때문에, 잔상 등에 의한 동화의 불선명함을 더욱 개선할 수 있다. 또는, 어두운 서브 화상의 표시 타이밍을 느리게 함(구체적으로는, 1/2로부터 3/4의 타이밍)으로써, 밝은 화상의 표시 기간을 길게 할 수 있으므로, 표시 효율을 높일 수 있고, 소비 전력을 저감할 수 있다.
본 실시형태에 있어서의 동화의 보간 방법의 다른 예는, 화상 내에서 움직이고 있는 물체의 형상을 검출하고, 움직이고 있는 물체의 형상에 따라 다른 처리를 행하는 예이다. 도 43c에 도시하는 예는, 도 43b의 예와 미찬가지로 표시의 타이밍을 나타내지만, 표시되어 있는 내용이, 움직이는 문자(스크롤 텍스트, 자막, 텔롭 등이라고도 불림)인 경우를 나타낸다. 또한, “입력” 및 “생성”에 대해서는, 도 43b과 같은 것으로 하여도 좋기 때문에, 도시하지 않는다. 홀드 구동에 있어서의 동화의 불선명함은, 움직이고 있는 것의 성질에 따라 정도가 다른 경우가 있다. 특히, 문자가 움직이고 있는 경우에 현저하게 인식되는 경우가 많다. 왜냐하면, 움직이는 문자를 읽을 때는 어떻게든 시선을 문자에 추종시켜 버리므로, 홀드 흐릿함이 발생하기 쉬워지기 때문이다. 또한, 문자는 윤곽이 명확한 것이 많기 때문에, 홀드 흐릿함에 의한 불선명함이 더욱 강조되어 버리는 경우도 있다. 즉, 화상 내를 움직이는 물체가 문자인지 여부를 판별하여, 문자인 경우는 더욱 특별한 처리를 행하는 것은, 홀드 흐릿함의 저감을 위해서는 유효하다. 구체적으로는, 화상 내를 움직이고 있는 물체에 대하여, 윤곽 검출 또는/및 패턴 검출 등을 행하고, 상기 물체가 문자라고 판단된 경우는, 동일한 화상으로부터 분할된 서브 화상끼리라도 움직임 보간을 행하고, 움직임의 중간 상태를 표시하도록 하여, 움직임을 매끄럽게 할 수 있다. 상기 물체가 문자가 아니라고 판단된 경우는, 도 43b에 도시하는 바와 같이, 동일한 화상으로부터 분할된 서브 화상이면 움직이고 있는 물체의 위치는 바꾸지 않고 표시할 수 있다. 도 43c의 예에서는, 문자라고 판단된 영역(5131)이, 상측 방향으로 움직이고 있는 경우를 도시하지만, 화상(5121a)과 화상(5121b)에서, 영역(5131)의 위치를 다르게 하고 있다. 화상(5123a)과 화상(5123b), 화상(5122a)과 화상(5122b)에 대해서도 마찬가지이다. 이렇게 함으로써, 홀드 흐릿함이 특히 인식되기 쉬운 움직이는 문자에 대해서는, 통상의 움직임 보상 배속 구동보다도 더욱 움직임을 매끄럽게 할 수 있으므로, 잔상 등에 의한 동화의 불선명함을 더욱 개선할 수 있다.
(실시형태 12)
반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오카메라, 디지털 포토 프레임, 휴대전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 31a는, 텔레비전 장치(9600)의 일 예를 도시한다. 텔레비전 장치(9600)는, 케이스(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시할 수 있다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별도의 리모트 컨트롤 조작기(9610)에 의해 행할 수 있다. 리모트 컨트롤 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤 조작기(9610)에, 상기 리모트 컨트롤 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행할 수도 있다.
도 31b는 디지털 포토 프레임(9700)의 일 예를 도시한다. 예를 들어, 디지털 포토 프레임(9700)은, 케이스(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는, 각종 화상을 표시하는 것이 가능하고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700), 조작부, 외부접속용 단자(USB 단자, USB 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은, 표시부와 동일면에 내장되어 있어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 받아들이고, 받아들인 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 원하는 화상 데이터를 받아들여, 표시시키는 구성으로 할 수도 있다.
도 32a는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되어 있고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장되어 있다. 또한, 도 32a에 도시하는 휴대형 유기기는, 그 외에, 스피커부(9884), 기록 매체 삽입부(9886), LED램프(9890), 입력수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889) 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상기한 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 기타 부속 설비가 적절하게 설치된 구성으로 할 수 있다. 도 32a에 도시하는 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선통신을 행하여 정보를 공유하는 기능을 가진다. 또한, 도 32a에 도시하는 휴대형 유기기가 가지는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 32b는 대형유기기인 슬롯머신(9900)의 일 예를 도시한다. 슬롯 머신(9900)은, 케이스(9901)에 표시부(9903)가 내장된다. 또한, 슬롯 머신(9900)은, 그 외, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯머신(9900)의 구성은 상술한 내용에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절하게 설치된 구성으로 할 수 있다.
도 33a는, 휴대전화기(1000)의 일 예를 도시한다. 휴대전화기(1000)는, 케이스(1001)에 내장된 표시부(1002) 외에, 조작 버튼(1003), 외부접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 33a에 도시하는 휴대전화기(1000)는, 표시부(1002)를 손가락 등으로 터치함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메일을 작성하는 등의 조작은, 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1 모드는, 화상의 표시를 주로 하는 표시 모드이며, 제 2 모드는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화를 걸거나, 또는 메일을 작성하는 경우는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로스코프(gyrocope), 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 설치함으로써, 휴대전화기(1000)의 방향(세로 또는 가로)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은, 표시부(1002)를 터치하는 것, 또는 케이스(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동화 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서에서 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락을 터치함으로써, 장문, 지문 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 33b도 휴대전화기의 일 예이다. 도 33b의 휴대전화기는, 케이스(9411)에, 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신 시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 가지고 있고, 표시 기능을 가지는 표시 장치(9410)는 전화 기능을 가지는 통신 장치(9400)와 화살표의 2방향으로 착탈 가능하다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축끼리를 설치할 수도 있고, 표시 장치(9410)와 통신 장치(9400)의 장축끼리를 설치할 수도 있다. 또한, 표시 기능만을 필요로 하는 경우, 통신 장치(9400)로부터 표시 장치(9410)를 떼어내고, 표시 장치(9410)를 단독으로 사용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 수수할 수 있고, 각각 충전 가능한 배터리를 가진다.
또한, 본 실시형태는 다른 실시형태와 적절하게 조합하여 사용할 수 있다.
100: 기판 102: 도전층
104a: 레지스트 마스크 104b: 레지스트 마스크
105a: 레지스트 마스크 105b: 레지스트 마스크
106a: 도전층 106b: 도전층
106c: 도전층 106d: 도전층
106e: 도전층 108: 도전층
109a: 도전층 109b: 도전층
110: 레지스트 마스크 111: 레지스트 마스크
112: 도전층 113: 도전층

Claims (8)

  1. 절연층을 갖는 기판;
    투광성을 갖고 상기 기판 위에 설치되는 제 1 전극;
    투광성을 갖고 상기 기판 위에 설치되는 제 2 전극;
    투광성을 갖고 상기 제 1 전극 및 상기 제 2 전극에 전기적으로 접속되도록 설치되는 반도체층;
    상기 제 1 전극에 전기적으로 접속되는 제 1 배선;
    적어도 상기 반도체층을 덮도록 설치되는 절연층;
    투광성을 갖고 상기 반도체층과 겹치는 상기 절연층의 부분 위에 설치되는 제 3 전극; 및
    상기 제 3 전극에 전기적으로 접속된 제 2 배선을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    투광성을 갖고 상기 제 2 전극에 전기적으로 접속되는 제 4 전극을 더 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    제 5 전극과 상기 제 2 전극의 일부 사이에 상기 절연층을 개재하여 상기 제 2 전극의 일부와 겹치도록 설치된 상기 제 5 전극; 및
    상기 제 5 전극에 전기적으로 접속되고 상기 제 2 배선과 동일한 층을 이용하여 설치된 제 3 배선을 더 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체층은 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체를 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 전극, 상기 제 2 전극, 및 상기 제 3 전극 각각은 인듐주석 산화물, 산화규소를 함유하는 인듐주석 산화물, 유기인듐, 유기주석, 산화아연, 질화티타늄, 산화아연을 함유하는 인듐아연 산화물, 산화아연에 갈륨을 첨가한 재료, 산화주석, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 및 산화티타늄을 함유하는 인듐주석 산화물의 어느 하나를 이용하여 설치되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 배선 및 상기 제 2 배선은 차광성을 갖는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체층과 동일한 층을 이용하여 설치된 층은 상기 제 1 배선과 상기 제 2 배선의 교차 부분에 설치되는, 반도체 장치.
  8. 절연면을 갖는 기판 위에 투광성을 갖는 제 1 도전층 및 제 2 도전층을 적층하는 단계;
    상기 제 2 도전층 위에 제 1 마스크를 형성하는 단계;
    상기 제 1 마스크를 이용하여, 제 1 전극 및 제 2 전극을 형성하기 위해 상기 제 1 도전층을 에칭하고 제 3 도전층을 형성하기 위해 상기 제 2 도전층을 에칭하는 단계;
    제 2 마스크를 형성하기 위해 상기 제 1 마스크를 후퇴시키는 단계;
    제 1 배선을 형성하기 위해 상기 제 2 마스크를 이용하여 상기 제 3 도전층을 에칭하는 단계;
    투광성을 갖고 상기 제 1 전극 및 상기 제 2 전극에 전기적으로 접속하는 반도체층을 형성하는 단계;
    상기 반도체층을 덮도록 절연층을 형성하는 단계;
    상기 절연층 위에 투광성을 갖는 제 4 도전층 및 제 5 도전층을 적층하는 단계;
    상기 제 5 도전층 위에 제 3 마스크를 형성하는 단계;
    상기 제 3 마스크를 이용하여, 제 3 전극을 형성하도록 상기 제 4 도전층을 에칭하고 제 6 도전층을 형성하도록 상기 제 5 도전층을 에칭하는 단계;
    제 4 마스크를 형성하도록 상기 제 3 마스크를 후퇴시키는 단계; 및
    제 2 배선을 형성하도록 상기 제 4 마스크를 이용하여 상기 제 6 도전층을 에칭하는 단계를 포함하는, 반도체 장치 제작 방법.
KR1020100019427A 2009-03-05 2010-03-04 반도체 장치 및 그 제작 방법 KR101689629B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2009-051857 2009-03-05
JP2009051857 2009-03-05

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020150060472A Division KR101763663B1 (ko) 2009-03-05 2015-04-29 반도체 장치, 그 제작 방법 및 텔레비전

Publications (2)

Publication Number Publication Date
KR20100100671A true KR20100100671A (ko) 2010-09-15
KR101689629B1 KR101689629B1 (ko) 2016-12-26

Family

ID=42677431

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020100019427A KR101689629B1 (ko) 2009-03-05 2010-03-04 반도체 장치 및 그 제작 방법
KR1020150060472A KR101763663B1 (ko) 2009-03-05 2015-04-29 반도체 장치, 그 제작 방법 및 텔레비전

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020150060472A KR101763663B1 (ko) 2009-03-05 2015-04-29 반도체 장치, 그 제작 방법 및 텔레비전

Country Status (5)

Country Link
US (7) US8461582B2 (ko)
JP (5) JP5706092B2 (ko)
KR (2) KR101689629B1 (ko)
CN (1) CN101826534B (ko)
TW (1) TWI570936B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120100765A (ko) * 2011-03-03 2012-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치 및 그 제작 방법
KR20180062373A (ko) * 2016-11-30 2018-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 모듈, 및 전자 기기
KR20180117075A (ko) * 2010-12-28 2018-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동방법
KR20230095900A (ko) * 2013-01-30 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 디스플레이 및 전자 기기

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4258544B2 (ja) * 2006-10-16 2009-04-30 セイコーエプソン株式会社 液滴吐出装置および電気光学装置の製造方法
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011122364A1 (en) 2010-04-02 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101321833B1 (ko) * 2010-04-09 2013-10-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 메모리 장치
US8988762B2 (en) * 2010-07-12 2015-03-24 Lg Display Co., Ltd. Electrophoretic display device and method for manufacturing the same
TWI539456B (zh) * 2010-10-05 2016-06-21 半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
JP5877992B2 (ja) * 2010-10-25 2016-03-08 株式会社半導体エネルギー研究所 表示装置
KR102424181B1 (ko) * 2010-12-17 2022-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 재료 및 반도체 장치
US8730416B2 (en) * 2010-12-17 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8912080B2 (en) * 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
US20120178224A1 (en) * 2011-01-12 2012-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5977523B2 (ja) 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8643007B2 (en) * 2011-02-23 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8772849B2 (en) * 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2012209543A (ja) * 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd 半導体装置
KR101345047B1 (ko) * 2011-03-30 2013-12-26 샤프 가부시키가이샤 액티브 매트릭스 기판, 표시 장치 및 액티브 매트릭스 기판의 제조 방법
CN102768989A (zh) * 2011-05-06 2012-11-07 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板结构及制造方法
US9466618B2 (en) 2011-05-13 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including two thin film transistors and method of manufacturing the same
JP6110075B2 (ja) * 2011-05-13 2017-04-05 株式会社半導体エネルギー研究所 表示装置
CN102655095B (zh) * 2011-06-01 2014-10-15 京东方科技集团股份有限公司 薄膜晶体管及阵列基板的制造方法
FR2976127B1 (fr) * 2011-06-01 2014-01-10 Commissariat Energie Atomique Composant organique a electrodes ayant un agencement et une forme ameliores
TWI467755B (zh) * 2011-07-19 2015-01-01 Innolux Corp 有機電激發光顯示裝置
US9012993B2 (en) 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20140239809A1 (en) * 2011-08-18 2014-08-28 Lynk Labs, Inc. Devices and systems having ac led circuits and methods of driving the same
JP2013045971A (ja) * 2011-08-25 2013-03-04 Sony Corp 薄膜トランジスタおよびその製造方法、ならびに電子機器
WO2013042562A1 (en) * 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI544263B (zh) 2011-11-02 2016-08-01 元太科技工業股份有限公司 陣列基板及其製造方法
CN102629585B (zh) * 2011-11-17 2014-07-23 京东方科技集团股份有限公司 一种显示装置、薄膜晶体管、阵列基板及其制造方法
JP6059968B2 (ja) 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
JP6111398B2 (ja) * 2011-12-20 2017-04-12 株式会社Ｊｏｌｅｄ 表示装置および電子機器
CN102709237B (zh) * 2012-03-05 2014-06-25 京东方科技集团股份有限公司 薄膜场效应晶体管阵列基板及其制造方法、电子器件
US20130240875A1 (en) * 2012-03-14 2013-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9053564B1 (en) * 2012-03-21 2015-06-09 Amazon Technologies, Inc. Vibration sensing and canceling electronics
US9478045B1 (en) 2012-03-21 2016-10-25 Amazon Technologies, Inc. Vibration sensing and canceling for displays
KR101904211B1 (ko) * 2012-05-30 2018-10-05 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP5950743B2 (ja) * 2012-07-30 2016-07-13 東京応化工業株式会社 有機半導体素子及び有機半導体素子の製造方法
TWI611511B (zh) * 2012-08-31 2018-01-11 半導體能源研究所股份有限公司 半導體裝置
TWI831522B (zh) 2012-09-14 2024-02-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9265458B2 (en) 2012-12-04 2016-02-23 Sync-Think, Inc. Application of smooth pursuit cognitive testing paradigms to clinical drug development
US20160190181A1 (en) * 2012-12-10 2016-06-30 Sharp Kabushiki Kaisha Semiconductor device and production method therefor
KR20140081413A (ko) 2012-12-21 2014-07-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102206412B1 (ko) 2012-12-27 2021-01-22 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
WO2014132974A1 (ja) * 2013-02-28 2014-09-04 東海神栄電子工業株式会社 基板の製造方法と基板とマスクフィルム
US9380976B2 (en) 2013-03-11 2016-07-05 Sync-Think, Inc. Optical neuroinformatics
GB2516034A (en) * 2013-07-08 2015-01-14 Plastic Logic Ltd Radiation imaging
CN104347641B (zh) * 2013-08-05 2018-02-06 瀚宇彩晶股份有限公司 薄膜晶体管阵列基板
US9172352B2 (en) * 2013-08-19 2015-10-27 Harris Corporation Integrated microelectromechanical system devices and methods for making the same
KR102226985B1 (ko) * 2013-08-19 2021-03-11 이데미쓰 고산 가부시키가이샤 산화물 반도체 기판 및 쇼트키 배리어 다이오드
DE112014006046T5 (de) 2013-12-27 2016-09-15 Semiconductor Energy Laboratory Co., Ltd. Licht emittierende Vorrichtung
US10322481B2 (en) * 2014-03-06 2019-06-18 Infineon Technologies Ag Support structure and method of forming a support structure
US9297998B2 (en) * 2014-03-28 2016-03-29 Amazon Technologies, Inc. Electrode of an electrowetting device
CN104157608B (zh) * 2014-08-20 2017-02-15 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
US20160155849A1 (en) * 2014-12-02 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, module, and electronic device
KR20160114510A (ko) * 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 터치 패널
KR102402605B1 (ko) * 2015-07-28 2022-05-27 삼성디스플레이 주식회사 유기 발광 표시 장치
CN106409919A (zh) 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
CN105093751B (zh) 2015-08-18 2018-09-11 京东方科技集团股份有限公司 预防esd的goa布局设计
DE102015120156B4 (de) * 2015-11-20 2019-07-04 Semikron Elektronik Gmbh & Co. Kg Vorrichtung zur materialschlüssigen Verbindung von Verbindungspartnern eines Leistungselekronik-Bauteils und Verwendung einer solchen Vorrichtung
KR102486877B1 (ko) * 2016-04-28 2023-01-11 삼성디스플레이 주식회사 디스플레이 장치
CN109906405B (zh) * 2016-11-09 2022-04-26 株式会社半导体能源研究所 显示装置、显示模块、电子设备以及显示装置的制造方法
KR102562001B1 (ko) * 2017-01-13 2023-08-02 삼성전자주식회사 발광 장치를 포함하는 전자 장치
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
EP3441826B1 (fr) * 2017-08-09 2020-06-03 The Swatch Group Research and Development Ltd Capsule liquide a proprietes thermochromique et photochromique
US10269830B1 (en) * 2017-11-27 2019-04-23 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Flexible array substrate and manufacturing method thereof
CN108055436A (zh) * 2017-12-25 2018-05-18 北京中兑志远科技发展有限公司 一种用于物联网的图像处理系统
CN108389833B (zh) * 2018-03-26 2021-01-29 京东方科技集团股份有限公司 显示基板及其制造方法和显示装置
KR20200139701A (ko) 2018-03-30 2020-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
DE112019002613T5 (de) * 2018-05-23 2021-04-08 Mitsubishi Electric Corporation Photoelektrisches Konversionselement und Lichtaufnahmeeinheit
CN110911382B (zh) * 2018-09-14 2021-06-25 群创光电股份有限公司 天线装置
WO2020059125A1 (ja) * 2018-09-21 2020-03-26 シャープ株式会社 表示装置
JP7246681B2 (ja) * 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
CN111125979B (zh) * 2018-10-29 2023-04-14 瑞昱半导体股份有限公司 驱动电路
KR102586145B1 (ko) * 2018-12-10 2023-10-05 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
JP7190740B2 (ja) 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
US11476282B2 (en) * 2019-08-09 2022-10-18 Sharp Kabushiki Kaisha Active matrix substrate and method for manufacturing same
CN112906442B (zh) * 2019-12-04 2024-04-30 茂丞(郑州)超声科技有限公司 晶圆级超声波装置及其制造方法
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
CN115335761A (zh) * 2020-10-30 2022-11-11 京东方科技集团股份有限公司 显示基板、显示面板及显示装置
CN115236910B (zh) * 2022-09-23 2023-01-31 惠科股份有限公司 显示面板及显示装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0282221A (ja) 1988-09-20 1990-03-22 Seiko Epson Corp 電気光学素子の配線方法
JPH02310536A (ja) 1989-05-26 1990-12-26 Sharp Corp アクティブマトリクス基板
JP2003078145A (ja) * 1992-11-04 2003-03-14 Seiko Epson Corp アクティブマトリックス基板とその製造方法
JP2004103957A (ja) 2002-09-11 2004-04-02 Japan Science & Technology Corp ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2007073311A (ja) * 2005-09-06 2007-03-22 Canon Inc 発光素子
JP2007081362A (ja) 2005-09-14 2007-03-29 Samsung Sdi Co Ltd 透明薄膜トランジスタ及びその製造方法
JP2007109918A (ja) 2005-10-14 2007-04-26 Toppan Printing Co Ltd トランジスタおよびその製造方法
JP2007115807A (ja) 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
US20070187678A1 (en) * 2006-02-15 2007-08-16 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2008243928A (ja) 2007-03-26 2008-10-09 Idemitsu Kosan Co Ltd 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット

Family Cites Families (193)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02193121A (ja) * 1989-01-21 1990-07-30 Sumitomo Metal Ind Ltd 薄膜トランジスタパネル
US5162901A (en) 1989-05-26 1992-11-10 Sharp Kabushiki Kaisha Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JPH10153801A (ja) * 1990-04-11 1998-06-09 Seiko Epson Corp 液晶パネルの製造方法
JP3024661B2 (ja) * 1990-11-09 2000-03-21 セイコーエプソン株式会社 アクティブマトリクス基板及びその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0695142A (ja) 1992-09-10 1994-04-08 Rohm Co Ltd 液晶表示装置
JPH0792491A (ja) 1993-09-21 1995-04-07 Matsushita Electric Ind Co Ltd アクティブマトリクス表示装置用薄膜トランジスタ基板
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) * 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3222762B2 (ja) 1996-04-26 2001-10-29 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000058839A (ja) * 1998-08-05 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP4515444B2 (ja) 1998-12-28 2010-07-28 株式会社半導体エネルギー研究所 表示装置
US6597348B1 (en) 1998-12-28 2003-07-22 Semiconductor Energy Laboratory Co., Ltd. Information-processing device
JP2000206556A (ja) 1999-01-12 2000-07-28 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2000206566A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 薄膜半導体装置
KR100382817B1 (ko) * 1999-01-20 2003-05-09 엘지.필립스 엘시디 주식회사 생체감지패턴 및 이를 이용한 박막트랜지스터형 광센서
JP3916823B2 (ja) 1999-04-07 2007-05-23 シャープ株式会社 アクティブマトリクス基板およびその製造方法、並びにフラットパネル型イメージセンサ
US6524876B1 (en) 1999-04-08 2003-02-25 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
JP3796070B2 (ja) 1999-07-21 2006-07-12 シャープ株式会社 液晶表示装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
JP4588167B2 (ja) * 2000-05-12 2010-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6734924B2 (en) * 2000-09-08 2004-05-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4954366B2 (ja) 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4306142B2 (ja) * 2001-04-24 2009-07-29 株式会社日立製作所 画像表示装置及びその製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
KR100892945B1 (ko) * 2002-02-22 2009-04-09 삼성전자주식회사 액티브 매트릭스형 유기전계발광 표시장치 및 그 제조방법
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP4085170B2 (ja) 2002-06-06 2008-05-14 株式会社 日立ディスプレイズ 液晶表示装置
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
CN1453840A (zh) * 2003-05-16 2003-11-05 山东大学 一种p型氧化锌薄膜的制备方法
US7172813B2 (en) * 2003-05-20 2007-02-06 Burgener Ii Robert H Zinc oxide crystal growth substrate
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP3923462B2 (ja) 2003-10-02 2007-05-30 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
KR100606448B1 (ko) 2003-12-29 2006-07-31 엘지.필립스 엘시디 주식회사 ２마스크를 적용한 액정표시소자 제조방법
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7521368B2 (en) 2004-05-07 2009-04-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8378930B2 (en) 2004-05-28 2013-02-19 Sony Corporation Pixel circuit and display device having symmetric pixel circuits and shared voltage lines
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006024610A (ja) * 2004-07-06 2006-01-26 Sony Corp 薄膜トランジスタおよび表示装置
KR101056013B1 (ko) * 2004-08-03 2011-08-10 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
US7648861B2 (en) 2004-08-03 2010-01-19 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a semiconductor device including separately forming a second semiconductor film containing an impurity element over the first semiconductor region
JP4906029B2 (ja) 2004-08-20 2012-03-28 株式会社半導体エネルギー研究所 表示装置の作製方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP4974500B2 (ja) * 2004-09-15 2012-07-11 株式会社半導体エネルギー研究所 半導体装置、モジュール及び電子機器
US7859606B2 (en) 2004-09-15 2010-12-28 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP2453480A2 (en) * 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
RU2358354C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR101054344B1 (ko) * 2004-11-17 2011-08-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8003449B2 (en) * 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
US20060134882A1 (en) * 2004-12-22 2006-06-22 Chartered Semiconductor Manufacturing Ltd. Method to improve device isolation via fabrication of deeper shallow trench isolation regions
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) * 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR20060097381A (ko) * 2005-03-09 2006-09-14 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
JP2006269469A (ja) * 2005-03-22 2006-10-05 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP4999351B2 (ja) 2005-04-20 2012-08-15 株式会社半導体エネルギー研究所 半導体装置及び表示装置
US7652291B2 (en) 2005-05-28 2010-01-26 Samsung Mobile Display Co., Ltd. Flat panel display
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
EP1758072A3 (en) 2005-08-24 2007-05-02 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP2007086762A (ja) 2005-08-24 2007-04-05 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1770676B1 (en) 2005-09-30 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP4537929B2 (ja) 2005-10-04 2010-09-08 エルジー ディスプレイ カンパニー リミテッド 液晶表示装置および液晶表示装置の製造方法
JP5105811B2 (ja) 2005-10-14 2012-12-26 株式会社半導体エネルギー研究所 表示装置
US7601566B2 (en) 2005-10-18 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007123700A (ja) 2005-10-31 2007-05-17 Toppan Printing Co Ltd 酸化物半導体のパターニング方法と薄膜トランジスタの製造方法
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
JP5089139B2 (ja) 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5395994B2 (ja) * 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
US7821613B2 (en) 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
US20070215945A1 (en) 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5135709B2 (ja) 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101183361B1 (ko) 2006-06-29 2012-09-14 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR101197059B1 (ko) 2006-07-11 2012-11-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI303888B (en) * 2006-07-21 2008-12-01 Au Optronics Corp Ltps-lcd structure and method for manufacturing the same
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP2008060201A (ja) * 2006-08-30 2008-03-13 Seiko Epson Corp 半導体装置の製造方法、薄膜トランジスタとその製造方法、電気光学装置とその製造方法、及び電子機器
TWI309889B (en) * 2006-09-01 2009-05-11 Au Optronics Corp Liquid crystal display structure and method for manufacturing the same
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US8497494B2 (en) * 2006-11-24 2013-07-30 Lg Display Co., Ltd. Thin film transistor and array substrate for liquid crystal display device comprising organic insulating material
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7968884B2 (en) * 2006-12-05 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR100793105B1 (ko) 2006-12-07 2008-01-10 엘지전자 주식회사 박막트랜지스터 및 박막트랜지스터를 포함한평판표시소자와 그 제조방법
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7875559B2 (en) 2007-01-09 2011-01-25 Electronics And Telecommunications Research Institute Method of manufacturing P-type ZnO semiconductor layer using atomic layer deposition and thin film transistor including the P-type ZnO semiconductor layer
EP1950804A2 (en) * 2007-01-26 2008-07-30 Samsung Electronics Co., Ltd. Display device and manufacturing method of the same
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US20080191211A1 (en) 2007-02-13 2008-08-14 Mitsubishi Electric Corporation Thin film transistor array substrate, method of manufacturing the same, and display device
JP5007171B2 (ja) 2007-02-13 2012-08-22 三菱電機株式会社 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US8333913B2 (en) 2007-03-20 2012-12-18 Idemitsu Kosan Co., Ltd. Sputtering target, oxide semiconductor film and semiconductor device
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101415561B1 (ko) 2007-06-14 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
US8431451B2 (en) * 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
TWI353063B (en) * 2007-07-27 2011-11-21 Au Optronics Corp Photo detector and method for fabricating the same
JP2009033004A (ja) * 2007-07-30 2009-02-12 Fujifilm Corp 薄膜素子とその製造方法、半導体装置
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8004871B2 (en) * 2008-05-26 2011-08-23 Panasonic Corporation Semiconductor memory device including FET memory elements
TWI570937B (zh) * 2008-07-31 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) * 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102191282B1 (ko) * 2009-06-30 2020-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US8797487B2 (en) * 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
US9142568B2 (en) * 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0282221A (ja) 1988-09-20 1990-03-22 Seiko Epson Corp 電気光学素子の配線方法
JPH02310536A (ja) 1989-05-26 1990-12-26 Sharp Corp アクティブマトリクス基板
JP2003078145A (ja) * 1992-11-04 2003-03-14 Seiko Epson Corp アクティブマトリックス基板とその製造方法
JP2004103957A (ja) 2002-09-11 2004-04-02 Japan Science & Technology Corp ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2007073311A (ja) * 2005-09-06 2007-03-22 Canon Inc 発光素子
JP2007081362A (ja) 2005-09-14 2007-03-29 Samsung Sdi Co Ltd 透明薄膜トランジスタ及びその製造方法
JP2007109918A (ja) 2005-10-14 2007-04-26 Toppan Printing Co Ltd トランジスタおよびその製造方法
JP2007115807A (ja) 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
US20070187678A1 (en) * 2006-02-15 2007-08-16 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2008243928A (ja) 2007-03-26 2008-10-09 Idemitsu Kosan Co Ltd 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180117075A (ko) * 2010-12-28 2018-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동방법
KR20120100765A (ko) * 2011-03-03 2012-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치 및 그 제작 방법
KR20190006041A (ko) * 2011-03-03 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치 및 그 제작 방법
KR20230095900A (ko) * 2013-01-30 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 디스플레이 및 전자 기기
KR20180062373A (ko) * 2016-11-30 2018-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 모듈, 및 전자 기기
KR20230074683A (ko) * 2016-11-30 2023-05-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 모듈, 및 전자 기기
US11837607B2 (en) 2016-11-30 2023-12-05 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device

Also Published As

Publication number Publication date
US20210074833A1 (en) 2021-03-11
JP2010232645A (ja) 2010-10-14
TW201104871A (en) 2011-02-01
JP2023052234A (ja) 2023-04-11
JP6538106B2 (ja) 2019-07-03
JP5706092B2 (ja) 2015-04-22
US11955537B2 (en) 2024-04-09
TWI570936B (zh) 2017-02-11
KR101763663B1 (ko) 2017-08-01
US20100224872A1 (en) 2010-09-09
JP2015135977A (ja) 2015-07-27
JP2021167962A (ja) 2021-10-21
US20190312133A1 (en) 2019-10-10
KR20150056508A (ko) 2015-05-26
JP6147785B2 (ja) 2017-06-14
US20130260509A1 (en) 2013-10-03
US8759206B2 (en) 2014-06-24
US20140291676A1 (en) 2014-10-02
JP2017188691A (ja) 2017-10-12
US20180197976A1 (en) 2018-07-12
KR101689629B1 (ko) 2016-12-26
US10686061B2 (en) 2020-06-16
US9941393B2 (en) 2018-04-10
CN101826534A (zh) 2010-09-08
US20220416060A1 (en) 2022-12-29
CN101826534B (zh) 2014-12-17
JP2019159339A (ja) 2019-09-19
US8461582B2 (en) 2013-06-11
US10326008B2 (en) 2019-06-18

Similar Documents

Publication Publication Date Title
KR102329918B1 (ko) 반도체 장치
JP6538106B2 (ja) 半導体装置
KR102235067B1 (ko) 반도체 장치
JP7505054B2 (ja) Ｅｌ表示装置

Legal Events

Date Code Title Description
A201 Request for examination
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant