JP2003084314A - 表示装置およびそれを用いた電子機器 - Google Patents

表示装置およびそれを用いた電子機器

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Abstract

(57)【要約】 【課題】 電気泳動表示装置で、書き込み回数のさらに
少ないアクティブマトリクス型の電気泳動表示装置を提
供することを課題とする。 【解決手段】 ｎビットのデジタル映像信号を用いて映
像の表示を行う電気泳動表示装置において、それぞれの
画素は複数のサブ画素に分割され、それぞれのサブ画素
は、１ビットのメモリ回路を有する。電気泳動素子は、
一度書き込んだ状態が安定であるため、静止画表示の際
は、メモリ回路に保持されているデジタル映像信号によ
って画像が保持されるため、通常必要とされる周期的な
リフレッシュ動作を省略することが出来る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体表示装置
(以下、表示装置と表記する)に関し、特に、絶縁体上に
作製される薄膜トランジスタ(以下、ＴＦＴと表記する)
を有し、画素に電気泳動素子を用いたアクティブマトリ
クス型表示装置に関する。
【０００２】
【従来の技術】２００１年６月にサンノゼで行われたＳ
ＩＤ０１において、Ｅ ＩＮＫ社が電気泳動表示装置を
発表し、脚光をあびた。Ｅ ＩＮＫ社が発表した電気泳
動表示装置とは、材料として、電子インクを用い、それ
を印刷することによって、表示装置を構成している。
【０００３】図９に示すように、電子インクとは直径８
０[μm]程度のマイクロカプセル９０６を作り、その中
に透明な液体と、プラスに帯電した白い微粒子９０１と
マイナスに帯電した黒い微粒子９０２とを封入してい
る。マイクロカプセル９０６に電界をかけると、白い微
粒子９０１と、黒い微粒子９０２が逆の方向に移動す
る。図９に示すように対向電極(透明電極)９０３と画素
電極９０４、９０５の間にプラスまたはマイナスの電界
をかけると表面に白または黒の微粒子が現れ、白または
黒を表示する。この電子インクおよび対向電極(透明電
極)は、印刷法によって成膜が可能であり、回路基板上
に電子インクを印刷したものが電気泳動表示装置であ
る。
【０００４】電子インクを用いた電気泳動表示装置は液
晶表示装置にくらべて消費電力が小さいというメリット
がある。それはまず、反射率が３０[％]前後有り、反射
型液晶の数倍の反射率を持っていることである。反射型
液晶は反射率が低いため、太陽光下など光の強い場所で
は有利であるが、光の弱い場所ではフロントライトなど
の補助照明が必要になるが、電子インクを用いた電気泳
動表示装置では反射率が高いためフロントライトは不要
である。フロントライトでは数１００[mW]の電力を必要
とするが、この電力は不要となる。また、液晶は有機材
料を用いているため、直流駆動を継続すると劣化現象を
起こしてしまう。従って、交流反転駆動が必要である
が、反転周波数が低いとフリッカが視認され、使用者に
不快感を与えるため、通常６０〜１００[Hz]で交流反転
駆動をおこなっている。電気泳動表示装置では液晶のよ
うに交流反転駆動をする必要がないので、６０[Hz]で毎
回書き込みをする必要もない。以上の２点によって、低
消費電力化が可能になる。
【０００５】Ｅ ＩＮＫ社はＳＩＤ０１ ＤＩＧＥＳＴ
ｐ１５２〜１５５において、アモルファスシリコン
(ａ−Ｓｉ)ＴＦＴを用いた電気泳動表示装置を発表して
いる。
【０００６】ａ−ＳｉＴＦＴを用いた表示装置は、画素
部１１００の周辺に、ＩＣ等のパッケージにて供給され
る外付けのソース信号線駆動回路１１０１、１１０２
と、ゲート信号線駆動回路１１０３とを有する。それぞ
れの画素は、ソース信号線１１０４、ゲート信号線１１
０５、画素ＴＦＴ１１０６、画素電極１１０７、保持容
量１１０８等によって構成される。
【０００７】図１０は、電子インクとなるマイクロカプ
セル１００４および対向電極１００１を形成した後の画
素の断面図であり、画素電極１００５の電位によって、
マイクロカプセル１００４中の微粒子の動作が制御さ
れ、白または黒の表示を行う。
【０００８】
【発明が解決しようとする課題】上述したように、従来
の電気泳動ディスプレイにおいては、駆動回路を外付け
で実装しているため、コスト、額縁の大きさ、端子接続
の信頼性などに問題があった。
【０００９】また、アモルファス用のＴＦＴ基板を用い
て、電気泳動ディスプレイを構成する場合に、画素電極
にかかる電位を保持するのに、画素の保持容量と、画素
ＴＦＴのオフ電流で決定する時定数相当の書き込みをす
る必要がある。これは、フリッカ対策のように６０[Hz]
での書き込みをする必要はないが、ある程度の周期での
リフレッシュ書き込みは必要となる。よって、更なる消
費電力低減のため、映像を変えない限り書き込みの必要
のない、電気泳動表示装置が求められている
【００１０】そこで、本発明は電気泳動表示装置で、書
き込み回数のさらに少ないアクティブマトリクス型の電
気泳動表示装置を提供することを課題とする。
【００１１】
【課題を解決するための手段】本発明の電気泳動表示装
置では、ドライバ回路を内蔵することによって、コスト
や消費電力および端子部の信頼性改善をはかり、かつ、
画素部に保持性の高いメモリ回路を内蔵することによっ
て、書き込み回数を削減し、消費電力の少ない表示装置
を提供される。
【００１２】以下に、本発明の電気泳動表示装置の構成
について記載する。なお、本明細書において、回路の接
続について述べる際には、ＴＦＴのソース領域とドレイ
ン領域のうち、いずれか一方を入力電極、残る一方を出
力電極と表記する。これは、ＴＦＴの耕造上、ソース領
域とドレイン領域とを明確に区別することが困難である
ことを理由とする。
【００１３】本発明では、複数の画素電極上に、複数の
帯電粒子を内蔵したマイクロカプセルを配置し、前記画
素電極の電位により前記帯電粒子を制御することによっ
て明暗を表示することを特徴とした表示装置において、
前記表示装置は前記画素と同一基板上にソース信号線ま
たはゲート信号線を駆動する駆動回路を形成したことを
特徴とする表示装置が提供される。
【００１４】本発明では、複数の画素電極上に、複数の
帯電粒子を内蔵したマイクロカプセルを配置し、前記画
素電極の電位により前記帯電粒子を制御することによっ
て明暗を表示することを特徴とした表示装置において、
前記画素電極はそれぞれ１つづつのメモリ回路に接続さ
れ、メモリ回路の記憶データによって、前記画素電極の
電位が変化することを特徴とした表示装置が提供され
る。
【００１５】本発明では、画素電極上に、複数の帯電粒
子を内蔵したマイクロカプセルを配置し、前記画素電極
の電位により前記帯電粒子を制御することによって明暗
を表示する表示装置において、基板上に複数の画素電極
を有し、前記画素電極は複数のサブ画素電極によって構
成され、それ前記サブ画素電極はそれぞれ１つづつのメ
モリ回路に接続され、メモリ回路の記憶データによっ
て、前記サブ画素電極の電位が変化することを特徴とし
た表示装置が提供される。
【００１６】本発明では、ソース信号線駆動回路と、ゲ
ート信号線駆動回路と、ｘ×ｙ個の画素がマトリクス状
に配置された画素部とを有し、ｎビットのデジタル映像
信号を入力して映像の表示を行う表示装置において、前
記ｘ×ｙ個の画素はそれぞれ、ｎ本のソース信号線と、
ゲート信号線と、ｎ個のサブ画素とを有し、前記ｎ個の
サブ画素はそれぞれ、スイッチング用トランジスタと、
メモリ回路と、画素電極とを有し、前記スイッチング用
トランジスタのゲート電極はそれぞれ、前記ゲート信号
線と電気的に接続され、入力電極は前記ｎ本のソース信
号線のうちそれぞれ異なるいずれか１本と電気的に接続
され、出力電極は、前記メモリ回路を介して画素電極と
電気的に接続され、前記ソース信号線駆動回路は、クロ
ック信号とスタートパルスとにしたがって、順次サンプ
リングパルスを出力する手段と、前記サンプリングパル
スにしたがって、ｎビットのデジタル映像信号を保持す
る手段と、前記保持されたｎビットのデジタル映像信号
を転送する手段と、前記転送されたｎビットのデジタル
映像信号を、ｎ×ｘ本のソース信号線に並列に出力する
手段とを有し、前記ゲート信号線駆動回路は、クロック
信号とスタートパルスにしたがって、ｙ本のゲート信号
線を順次選択するゲート信号線選択パルスを出力する手
段を少なくとも有することを特徴とする表示装置が提供
される。
【００１７】本発明では、ソース信号線駆動回路と、ゲ
ート信号線駆動回路と、ｘ×ｙ個の画素がマトリクス状
に配置された画素部とを有し、ｎビットのデジタル映像
信号を入力して映像の表示を行う表示装置において、前
記ｘ×ｙ個の画素はそれぞれ、ソース信号線と、ｎ本の
ゲート信号線と、ｎ個のサブ画素とを有し、前記ｎ個の
サブ画素はそれぞれ、スイッチング用トランジスタと、
メモリ回路と、画素電極とを有し、前記スイッチング用
トランジスタのゲート電極はそれぞれ、前記ｎ本のゲー
ト信号線のうちそれぞれ異なるいずれか１本と電気的に
接続され、入力電極は前記ソース信号線と電気的に接続
され、出力電極は、前記メモリ回路を介して画素電極と
電気的に接続され、前記ソース信号線駆動回路は、クロ
ック信号とスタートパルスとにしたがって、順次サンプ
リングパルスを出力する手段と、前記サンプリングパル
スにしたがって、ｎビットのデジタル映像信号を保持す
る手段と、前記保持されたｎビットのデジタル映像信号
を転送する手段と、前記転送されたｎビットのデジタル
映像信号を、１ビット毎に順次選択して、前記ソース信
号線に出力する手段とを有し、前記ゲート信号線駆動回
路は、クロック信号とスタートパルスと、マルチプレク
ス信号とにしたがって、ｎ×ｙ本のゲート信号線を順次
選択するゲート信号線選択パルスを出力する手段を少な
くとも有することを特徴とする表示装置が提供される。
【００１８】なお、上述した表示装置の画素部に配置さ
れるメモリ回路については、ＳＲＡＭを用いても良い。
【００１９】また、本発明では上述した表示装置を用い
た電子機器が提供される。
【００２０】
【発明の実施の形態】[実施の形態１]本発明の電気泳動
表示装置の構成について以下に説明する。本発明の電気
泳動表示装置は、絶縁基板上に、ソース信号線駆動回路
またはゲート信号線駆動回路もしくはその両方を有し、
画素領域にスイッチング用薄膜トランジスタとメモリ回
路を有している。
【００２１】図１は本発明の表示装置の実施の一形態を
表している。以下その動作について説明を行う。
【００２２】中央に画素部１０６が配置されている。画
素部の上側には、ソース信号線に入力する信号を制御す
るための、ソース信号線駆動回路１０１が配置されてい
る。ソース信号線駆動回路１０１は、第１のラッチ回路
１０４、第２のラッチ回路１０５等を有する。画素部の
左右には、ゲート信号線に入力する信号を制御するため
の、ゲート信号線駆動回路１０２が配置されている。な
お、図１においては、ゲート信号線駆動回路１０２は、
画素部の左右両側に配置されているが、片側に配置され
ていても構わない。ただし、画素部の両側に配置した方
が、駆動効率、駆動信頼性の面から見て望ましい。
【００２３】ソース信号線駆動回路１０１は、図２に示
すような構成を有している。図２に例として示すソース
信号線駆動回路は、水平方向にｘ個の画素を持ち、１ビ
ットのデジタル映像信号を入力して２階調の表示を行う
表示装置に対応したソース信号線駆動回路であり、フリ
ップフロップ(ＦＦ)２０１を複数段用いてなるシフトレ
ジスタ２０２、ＮＡＮＤ２０３、第１のラッチ回路(Ｌ
ＡＴ１)２０４、第２のラッチ回路(ＬＡＴ２)２０５等
を有する。ここで、ＮＡＮＤ２０３に関しては、特に設
けなくとも良い。また、図２では図示していないが、必
要に応じてバッファ回路、レベルシフタ回路等を配置し
ても良い。
【００２４】図２を用いて動作について簡単に説明す
る。まず、シフトレジスタ２０２にソース側クロック信
号、ソース側クロック反転信号、およびソース側スター
トパルスが入力され、それにしたがってシフトレジスタ
２０２から順次サンプリングパルスが出力される。図２
においては、サンプリングパルスは、ＮＡＮＤ２０３に
よって、隣接段でのパルスの重複が生じないようになっ
ているが、特にこの手順は設けなくとも良い。その後、
ＮＡＮＤ２０３より出力されたサンプリングパルスは、
第１のラッチ回路２０４に入力され、そのタイミングに
従って、同じく第１のラッチ回路２０４に入力されたデ
ジタル映像信号をそれぞれ保持していく。
【００２５】第１のラッチ回路２０４において、１水平
周期分のデジタル映像信号の保持が完了すると、帰線期
間中にラッチラッチパルスが入力され、第１のラッチ回
路２０４で保持されているデジタル映像信号は、一斉に
第２のラッチ回路２０５へと転送される。
【００２６】その後、再びシフトレジスタ回路２０２が
動作してサンプリングパルスが出力され、次の水平周期
分のデジタル映像信号の保持が開始される。同時に、第
２のラッチ回路２０５で保持されているデジタル映像信
号は、ソース信号線(図２中、Ｓ１、Ｓ２、・・・、Ｓ
ｘと表記)に入力され各画素に書き込まれる。
【００２７】ゲート信号線駆動回路１０２は、図１６に
示すような構成を有している。図１６に例として示すゲ
ート信号線駆動回路は、垂直方向にｙ個の画素を有し、
フリップフロップ(ＦＦ)１６０１を複数段用いてなるシ
フトレジスタ１６０２、ＮＡＮＤ１６０３、バッファ１
６０４等を有している。ここで、ＮＡＮＤ１６０３に関
しては、特に設けなくとも良い。また、図１６では図示
していないが、必要に応じてレベルシフタ回路等を配置
しても良い。
【００２８】図１６を用いて動作について簡単に説明す
る。まず、シフトレジスタ１６０２にゲート側クロック
信号、ゲート側クロック反転信号、およびゲート側スタ
ートパルスが入力され、それにしたがってシフトレジス
タ１６０２から順次パルスが出力される。図１６におい
ては、ＮＡＮＤ１６０３を用いて、隣接段のパルスの出
力タイミングが重複しないようにしている。その後、バ
ッファ１６０４を通り、ゲート信号線を順次選択してい
く。あるゲート信号線が選択されている期間が、１水平
期間である。
【００２９】図３に、本発明の電気泳動表示装置の画素
部の構成を示す。図３(Ａ)において、点線枠３００で囲
まれた部分が１画素であり、その構成を図３(Ｂ)に示
す。
【００３０】それぞれの画素は、ソース信号線３０１、
ゲート信号線３０２、スイッチング用ＴＦＴ３０３、メ
モリ回路３０４、電気泳動素子３０５を有する。スイッ
チング用ＴＦＴ３０３のゲート電極は、ゲート信号線Ｇ
１〜Ｇｙのいずれか１本に接続され、スイッチング用Ｔ
ＦＴ３０３のソース領域とドレイン領域のうち、一方は
ソース信号線Ｓ１〜Ｓｘのいずれか１本に接続され、も
う一方はメモリ回路３０４に接続されている。
【００３１】ソース信号線Ｓ１〜Ｓｘに入力された信号
は、ゲート信号線Ｇ１〜Ｇｙに入力された信号によって
導通状態となったスイッチング用ＴＦＴ３０７〜３０９
のドレイン・ソース間を介して、メモリ回路３１０〜３
１２に入力される。このメモリ回路の出力の電位に応じ
て、電気泳動素子３１３〜３１５が移動し、各画素の輝
度が表現される。
【００３２】[実施の形態２]図４に３ビット(８階調)の
場合の画素の構成例を示す。図４に示す画素は、１画素
あたり３ビットのデジタル映像信号が入力され、２3＝
８階調の表示を行う。それぞれの画素は、スイッチング
用ＴＦＴ４０７〜４０９、メモリ回路４１０〜４１２、
および電気泳動素子４１３〜４１５を有する。スイッチ
ング用ＴＦＴ４０７〜４０９のゲート電極はそれぞれ、
ゲート信号線Ｇ１〜Ｇｙのいずれか一本に接続され、ス
イッチング用ＴＦＴ１００２のソース領域とドレイン領
域とは、一方は、ソース信号線Ｓ１〜Ｓｘのいずれか一
本に接続され、もう一方は、メモリ回路３１０〜３１２
のいずれか１つに接続されている。
【００３３】それぞれの画素において、電気泳動素子
を、面積の異なる３つの領域に分けそれぞれの面積比を
１：２：４に設定し、それぞれを制御することによっ
て、８階調が実現できる。カラーの場合には(２3)3＝５
１２色が実現できる。次にこの場合の画素の動作につい
て説明する。
【００３４】３ビットのデジタル映像信号に対応したソ
ース信号線駆動回路の構成例を図１７に示す。図１７に
例として示すソース信号線駆動回路は、水平方向にｘ個
の画素を持ち、１個の画素あたり３本のソース信号線を
有し、３ビットのデジタル映像信号を入力して２3＝８
階調の表示を行う表示装置に対応したソース信号線駆動
回路であり、フリップフロップ(ＦＦ)１７０１を複数段
用いてなるシフトレジスタ１７０２、ＮＡＮＤ１７０
３、第１のラッチ回路(ＬＡＴ１)１７０４、第２のラッ
チ回路(ＬＡＴ２)１７０５等を有する。第１および第２
のラッチ回路は、３ビット分が並列に配置され、３ビッ
トデジタル映像信号(Ｄ１〜Ｄ３)の保持を行う。ここ
で、ＮＡＮＤ１７０３に関しては、特に設けなくとも良
い。また、図２では図示していないが、必要に応じてバ
ッファ回路、レベルシフタ回路等を配置しても良い。
【００３５】ゲート信号線駆動回路に関しては、図１６
に示したものと同様で良い。１つのゲート信号線選択パ
ルスは、１つの画素内のスイッチング用ＴＦＴ４０７〜
４０９のゲート電極に同時に入力される。
【００３６】図５に示すタイミングチャートは、ソース
側クロック信号(ＣＫ)、ソース側クロック反転信号(Ｃ
Ｋｂ)、ソース側スタートパルス(ＳＰ)、シフトレジス
タ出力(ＳＲ１〜ＳＲ２)、サンプリングパルス(Ｓａｍ
ｐ１〜ＳａｍｐＸ)、ラッチパルス(Ｌａｔｃｈ)、およ
びデジタル映像信号(Ｄ１〜Ｄ３)について示されてい
る。タイミングチャートに基づいて、動作を説明する。
【００３７】ある水平期間５０１に対し、次の水平期間
を５０２で示す。それぞれの水平期間は、ドットサンプ
リング期間５０３、５０５および、水平帰線期間５０
４、５０６を有している。すなわち、水平期間とは、１
段目のサンプリングパルスが出力されてから、再び１段
目のサンプリングパルスが出力されるまでの期間であ
り、ドットサンプリング期間とは、１段目のサンプリン
グパルスが出力されてから、最終段のサンプリングパル
スが出力されるまでの期間である。
【００３８】ある水平期間５０１に注目する。ドットサ
ンプリング期間においては、サンプリングパルスの出力
にしたがって、デジタル映像信号が第１のラッチ回路に
保持される。保持のタイミングは、図５の例ではサンプ
リングパルスのダウンエッジに従っており、３ビット
分、すなわち１画素に入力されるデジタル映像信号が同
時に保持される。この操作は、１段目から順に行われ、
最終段まで続く。
【００３９】最終段の第１のラッチ回路における保持動
作が終了すると、水平帰線期間に入る。水平帰線期間に
おいて、ラッチパルスが入力される(５２１)と、第１の
ラッチ回路に保持されているデジタル映像信号は、一斉
に第２のラッチ回路へと転送される。
【００４０】その後、水平帰線期間が終了し、次の水平
期間５０２に入る。第１のラッチ回路においては、同様
にデジタル映像信号の保持が行われる。一方、第２のラ
ッチ回路に保持されているデジタル映像信号は、ドット
サンプリング期間５０５の間、正確には次にラッチパル
スが入力されるまでの間に、画素部のメモリ回路へと書
き込まれる。メモリ回路への書き込み動作は、３ビット
分同時に行われる。
【００４１】
【実施例】以下に本発明の実施例について説明する。
【００４２】[実施例１]図６(Ａ)は画素にＳＲＡＭを使
用した例である。ＳＲＡＭはインバータを二つ組み合わ
せて保持機能をもたせたもので、ＤＲＡＭのようにリフ
レッシュ動作を必要とせず、一度保持をおこなったら電
源を切らない限り、内容が消えないため、映像が変わら
ない場合は再書き込みが不要である。よって、電気泳動
表示装置との組み合わせにおいて、消費電力の低減に大
きな効果を発揮する。
【００４３】[実施例２]第二の実施例を図６(Ｂ)に示
す。図６(Ｂ)の画素は、実施例１にて示した、メモリ回
路にＳＲＡＭを用いたもので、３ビットの階調表現を行
う場合の画素構成例である。画素を面積の異なる３つの
領域に分けそれぞれの面積比を１：２：４に設定し、
白、黒の領域を面積比で変化させることによって、８階
調が実現できる。カラーの場合には、(２3)3＝５１２色
が実現できる。
【００４４】駆動回路の構成は図１および図１７で示し
たものと同じである。また、動作に関しては実施形態に
て図５を用いて説明したものと同様であるので、ここで
は説明を省略する。
【００４５】図７は、図６(Ｂ)に示した構成で、実際に
画素部をレイアウトした例を示している。１画素中、１
ビットＳＲＡＭを３つ有し、それぞれがスイッチング用
ＴＦＴと接続され、さらに電気泳動素子と接続されてい
る。図中に付してある番号は、図６(Ｂ)に対応してい
る。電気泳動素子６２０〜６２２は、その画素電極の面
積を、１：２：４としている。スイッチング用ＴＦＴ６
１７〜６１９に接続されているゲート信号線には、同じ
ゲート信号線選択パルスが入力される。よって、スイッ
チング用ＴＦＴ６１７〜６１９は、同時にＯＮ・ＯＦＦ
する。
【００４６】図７において、Ａ−Ａ‘、Ｂ−Ｂ’、Ｃ−
Ｃ‘で示される断面を、図８に示す。本実施例では、ス
イッチング用ＴＦＴやＳＲＡＭ等は、トップゲート型の
ポリシリコンＴＦＴによって構成されている。図中に付
してある番号は、図６(Ｂ)に対応している。
【００４７】[実施例３]実施例１および実施例２におい
ては、３ビット分のデジタル映像信号はそれぞれ別のソ
ース信号線より、並列して画素に書き込まれていたが、
ソース信号線を共有して、各ビットを切り替えて順に書
き込むことも出来る。
【００４８】このような書き込みを行う場合のソース信
号線駆動回路の構成例を図１８に示す。シフトレジスタ
１８０２〜第２のラッチ回路１８０５の構成に関して
は、図１７に示したものと同様である。
【００４９】ここでは、１本のソース信号線を介して、
３ビットのデジタル映像信号を画素内のメモリ回路に書
き込むため、第２のラッチ回路１８０５の出力と、ソー
ス信号線との間に、選択スイッチ１８０６を設ける。第
２のラッチ回路１８０５までは、３ビットのデジタル映
像信号は、各ビットが並列に処理されてきているが、選
択スイッチによって、ソース信号線への入力が順番に行
われる。その順序は実施者が適宜設定して構わない。
【００５０】図１９は、本実施例にて用いるゲート信号
線駆動回路の構成例を示している。シフトレジスタ１９
０２〜バッファ１９０４の構成に関しては、図１６に示
したものと同様で良い。
【００５１】図１６におけるバッファ１６０４と、図１
９におけるバッファ１９０４とは、その段数が異なって
いるが、バッファ出力をＨレベルで得るか、Ｌレベルで
得るかの違いで段数を設定すれば良く、ここではその段
数等については問わない。
【００５２】実施例１および実施例２においては、１つ
のゲート信号線選択パルスが、１画素内の３つのスイッ
チング用ＴＦＴを同時に駆動し、それによって３ビット
分のデジタル映像信号が同時に書き込まれていたが、本
実施例においては、バッファ１９０４の出力の後、マル
チプレクサ１９０５を用いて、１水平期間を複数のサブ
期間分割する。この分割数は、デジタル映像信号のビッ
ト数に等しく、本実施例では３分割した。ソース信号線
駆動回路に設けられた選択スイッチの切り替えタイミン
グと、マルチプレクサによる水平期間の分割タイミング
が同期しており、各サブ期間で、各ビットのデジタル映
像信号の書き込みを行う。
【００５３】図２１にタイミングチャートを示す。デジ
タル映像信号のサンプリングおよびラッチ動作は、実施
例１および実施例２と同様である。ある水平期間２１０
１においてサンプリング、保持されたデジタル映像信号
は、帰線期間中に第２のラッチ回路へと転送される。そ
の後、次の水平期間２１０２において、次の行のデジタ
ル映像信号のサンプリング動作が行われている間、第２
のラッチ回路からソース信号線にデジタル映像信号が出
力され、画素内のメモリ回路に書き込まれる。このと
き、マルチプレクス信号(ＭＰＸ１〜３)によって、画素
への書き込み期間が分割され、各ビットのデジタル映像
信号が順次画素内のメモリ回路に書き込まれる。なお、
ソース信号線駆動回路における選択スイッチが、ソース
信号線を選択するタイミングも、マルチプレクス信号に
同期する。
【００５４】[実施例４]本実施例では、本発明の電気泳
動表示装置の画素部とその周辺に設けられる駆動回路部
のＴＦＴを同時に作製する方法について説明する。但
し、説明を簡単にするために、駆動回路部に関しては基
本単位であるＣＭＯＳ回路を図示することとする。
【００５５】また、画素部に関しては、ソース信号線
と、スイッチング用ＴＦＴと、画素電極の接続部のみを
示す。メモリ回路に関しては、ＳＲＡＭを用いる場合、
駆動回路部のＣＭＯＳ回路と同様の構成であるので、特
に図示しない。
【００５６】まず、図１２(Ａ)に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板５００１上に酸
化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜５００２を形成する。例
えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから
作製される酸化窒化シリコン膜５００２ａを１０〜２０
０[nm](好ましくは５０〜１００[nm])形成し、同様にＳ
ｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜
５００２ｂを５０〜２００[nm](好ましくは１００〜１
５０[nm])の厚さに積層形成する。本実施例では下地膜
５００２を２層構造として示したが、前記絶縁膜の単層
膜または２層以上積層させた構造として形成しても良
い。
【００５７】島状半導体層５００３〜５００５は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００５の厚さは２５〜８
０[nm](好ましくは３０〜６０[nm])の厚さで形成する。
結晶質半導体膜の材料に限定はないが、好ましくはシリ
コンまたはシリコンゲルマニウム(ＳｉＧｅ)合金などで
形成すると良い。
【００５８】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＣＷレーザーを用いる。これ
らのレーザーを用いる場合には、レーザー発振器から放
射されたレーザー光を光学系で線状に集光し半導体膜に
照射する方法を用いると良い。結晶化の条件は実施者が
適宣選択するものであるが、エキシマレーザーを用いる
場合はパルス発振周波数３０[Hz]とし、レーザーエネル
ギー密度を１００〜４００[mJ/cm2](代表的には２００
〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用
いる場合にはその第２高調波を用いパルス発振周波数１
〜１０[kHz]とし、レーザーエネルギー密度を３００〜
６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])と
すると良い。そして幅１００〜１０００[μm]、例えば
４００[μm]で線状に集光したレーザー光を基板全面に
渡って照射し、この時の線状レーザー光の重ね合わせ率
(オーバーラップ率)を８０〜９８[％]として行う。
【００５９】次いで、島状半導体層５００３〜５００５
を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜
５００６はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)
とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００
〜４００[℃]とし、高周波(１３．５６[MHz])、電力密
度０．５〜０．８[W/cm2]で放電させて形成することが
出来る。このようにして作製される酸化シリコン膜は、
その後４００〜５００[℃]の熱アニールによりゲート絶
縁膜として良好な特性を得ることが出来る。
【００６０】そして、ゲート絶縁膜５００６上にゲート
電極を形成するための第１の導電膜５００７と第２の導
電膜５００８とを形成する。本実施例では、第１の導電
膜５００７をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００８をＷで１００〜３００[nm]の厚さ
に形成する。
【００６１】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることが出来る。
【００６２】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも出
来る。いずれにしてもゲート電極として使用するために
は低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μ
Ωcm]以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることが出来るが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９[％]のＷターゲットを用い、さらに
成膜時に気相中からの不純物の混入がないように十分配
慮してＷ膜を形成することにより、抵抗率９〜２０[μ
Ωcm]を実現することが出来る。
【００６３】なお、本実施例では、第１の導電膜５００
７をＴａ、第２の導電膜５００８をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
組み合わせの一例で望ましいものとしては、第１の導電
膜５００７を窒化タンタル(ＴａＮ)で形成し、第２の導
電膜５００８をＷとする組み合わせ、第１の導電膜５０
０７を窒化タンタル(ＴａＮ)で形成し、第２の導電膜５
００８をＡｌとする組み合わせ、第１の導電膜５００７
を窒化タンタル(ＴａＮ)で形成し、第２の導電膜５００
８をＣｕとする組み合わせ等が挙げられる。
【００６４】また、ＬＤＤ領域（Lightly Doped Drai
n：低濃度不純物ドレイン領域）を小さくして済むよう
な場合は、Ｗ単層などの構成にしても良いし、構成は同
じでも、テーパー角を立てることによって、ＬＤＤの長
さを小さくすることができる。
【００６５】次に、レジストによるマスク５００９を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ(Inductively Coupled
Plasma：誘導結合型プラズマ)エッチング法を用い、エ
ッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力
でコイル型の電極に５００[W]のＲＦ(１３．５６[MHz])
電力を投入してプラズマを生成して行う。基板側(試料
ステージ)にも１００[W]のＲＦ(１３．５６[MHz])電力
を投入し、実質的に負の自己バイアス電圧を印加する。
ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同
程度にエッチングされる。
【００６６】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４(代表的に
は３)であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１０〜５０１３(第１の導電層５０
１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１
３ｂ)を形成する。このとき、ゲート絶縁膜５００６に
おいては、第１の形状の導電層５０１０〜５０１３で覆
われない領域は２０〜５０[nm]程度エッチングされ薄く
なった領域が形成される。
【００６７】そして、第１のドーピング処理を行いＮ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０13〜５×１０
14[atoms/cm2]とし、加速電圧を６０〜１００[keV]とし
て行う。ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いる
が、ここではリン(Ｐ)を用いる。この場合、導電層５０
１０〜５０１３がｎ型を付与する不純物元素に対するマ
スクとなり、自己整合的に第１の不純物領域５０１４〜
５０１６が形成される。第１の不純物領域５０１４〜５
０１６には１×１０20〜１×１０21[atoms/cm3]の濃度
範囲でｎ型を付与する不純物元素を添加する(図１２
(Ｂ))。
【００６８】次に、図１２(Ｃ)に示すように、レジスト
マスクは除去しないまま、第２のエッチング処理を行
う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ
膜を選択的にエッチングする。この時、第２のエッチン
グ処理により第２の形状の導電層５０１７〜５０２０
(第１の導電層５０１７ａ〜５０２０ａと第２の導電層
５０１７ｂ〜５０２０ｂ)を形成する。このとき、ゲー
ト絶縁膜５００６においては、第２の形状の導電層５０
１７〜５０２０で覆われない領域はさらに２０〜５０[n
m]程度エッチングされ薄くなった領域が形成される。
【００６９】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。
【００７０】続いて、第２のドーピング処理を行う。こ
の場合、第１のドーピング処理よりもドーズ量を下げて
高い加速電圧の条件としてｎ型を付与する不純物元素を
ドーピングする。例えば、加速電圧を７０〜１２０[ke
V]とし、１×１０13[atoms/cm 2]のドーズ量で行い、図
１２(Ｂ)で島状半導体層に形成された第１の不純物領域
の内側に新たな不純物領域を形成する。ドーピングは、
第２の形状の導電層５０１７〜５０２０を不純物元素に
対するマスクとして用い、第１の導電層５０１７ａ〜５
０２０ａの下側の領域の半導体層にも不純物元素が添加
されるようにドーピングする。こうして、第２の不純物
領域５０２１〜５０２３が形成される。この第２の不純
物領域５０２１〜５０２３に添加されたリン(Ｐ)の濃度
は、第１の導電層５０１７ａ〜５０２０ａのテーパー部
の膜厚に従って緩やかな濃度勾配を有している。具体的
には、第１の導電層５０１７ａ〜５０２０ａのテーパー
部と重なる半導体層において、第１の導電層５０１７ａ
〜５０２０ａのテーパー部の端部から内側に向かって若
干、不純物濃度が低くなっているものの、ほぼ同程度の
濃度である(図１２(Ｃ))。
【００７１】続いて、図１２(Ｄ)に示すように第３のエ
ッチング処理を行う。エッチングガスにＣＨＦ6を用
い、反応性イオンエッチング法(ＲＩＥ法)を用いて行
う。第３のエッチング処理により、第１の導電層５０１
７ａ〜５０２０ａのテーパー部を部分的にエッチングし
て、第１の導電層が半導体層と重なる領域が縮小され
る。第３のエッチング処理によって、第３の形状の導電
層５０２４〜５０２７(第１の導電層５０２４ａ〜５０
２７ａと第２の導電層５０２４ｂ〜５０２７ｂ)を形成
する。このとき、ゲート絶縁膜５００６においては、第
３の形状の導電層５０２４〜５０２７で覆われない領域
はさらに２０〜５０[nm]程度エッチングされ薄くなった
領域が形成される。
【００７２】第３のエッチング処理によって、第２の不
純物領域５０２１〜５０２３の一部、つまり、第１の導
電層５０２４ａ〜５０２７ａと重ならない領域に、第３
の不純物領域５０２８〜５０３０が形成される（図１２
(Ｄ)）。
【００７３】そして、図１３(Ａ)に示すように、新たに
レジストマスク５０３１を形成し、Ｐチャネル型ＴＦＴ
を形成する島状半導体層５００３に、第1の導電型とは
逆の導電型の第４の不純物領域５０３２を形成する。第
１導電層５０２５ｂを不純物元素に対するマスクとして
用い、自己整合的に不純物領域を形成する。このとき、
不純物領域５０３２においては、一部にそれぞれ異なる
濃度でリンが添加されているが、ジボラン(Ｂ2Ｈ6)のド
ーズ量をリンのドーズ量よりも十分に高くすることによ
り、Ｐ型を付与することが出来る。なお、不純物領域５
０３２においては、そのいずれの領域においても不純物
濃度が２×１０20〜２×１０21[atoms/cm3]となるよう
にする。
【００７４】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第３
の形状の導電層５０２４、５０２５、５０２７がゲート
電極として機能する。また、５０２６はソース信号線と
して機能する。
【００７５】レジストマスク５０３１を除去した後、導
電型の制御を目的として、それぞれの島状半導体層に添
加された不純物元素を活性化する工程を行う。この工程
はファーネスアニール炉を用いる熱アニール法で行う。
その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法(ＲＴＡ法)を適用することが出来る。熱ア
ニール法では酸素濃度が１[ppm]以下、好ましくは０．
１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代
表的には５００〜６００[℃]で行うものであり、本実施
例では５００[℃]で４時間の熱処理を行う。ただし、第
３の形状の導電層５０２４〜５０２７に用いた配線材料
が熱に弱い場合には、配線等を保護するため層間絶縁膜
(シリコンを主成分とする)を形成した後で活性化を行う
ことが好ましい。
【００７６】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化(プラズマにより励起された水素を
用いる)を行っても良い。
【００７７】次いで、図１３（Ｂ）に示すように、第１
の層間絶縁膜５０３３は酸化窒化シリコン膜から１００
〜２００[nm]の厚さで形成する。その上に有機絶縁物材
料から成る第２の層間絶縁膜５０３４を形成する。第２
の層間絶縁膜については、基板表面を十分に平坦化する
目的もある。次いで、コンタクトホールを形成するため
のエッチング工程を行う。
【００７８】その後、配線５０３５〜５０３９、および
ゲート信号線５０４０を形成する。
【００７９】なお、本実施例では、書き込み用ＴＦＴ
は、ダブルゲート構造で示したが、シングルゲート構造
やトリプルゲート構造でも構わないし、マルチゲート構
造でも構わない。
【００８０】以上のようにして、Ｎチャネル型ＴＦＴ、
Ｐチャネル型ＴＦＴを有する駆動回路部と、書き込み用
ＴＦＴ、保持容量を有する画素部とを同一基板上に形成
することができる。本明細書中ではこのような基板をア
クティブマトリクス基板と呼ぶ。
【００８１】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を５枚(島状半導体層パターン、第１配線パターン(ソー
ス信号線、容量配線)、Ｐチャネル領域のマスクパター
ン、コンタクトホールパターン、第２配線パターン)と
することができる。その結果、工程を短縮し、製造コス
トの低減及び歩留まりの向上に寄与することができる。
【００８２】続いて、第３の層間絶縁膜５０４１を形成
した後、コンタクトホールを形成する。その後、画素部
に画素電極をパターニングによって形成する。
【００８３】次いで、画素電極上に、透明液体と帯電粒
子とを封入したマイクロカプセル５０４３を塗布する。
マイクロカプセル５０４３は、前述の通り一般的には８
０[μm]前後であるので、印刷法等による塗布が可能で
あり、画素部の所望の位置にのみマイクロカプセルを塗
布すれば良い。
【００８４】その後、透明導電膜でなる対向電極５０４
４を形成する。透明導電膜の材料としては、代表的には
酸化インジウム・スズ（Indium Tin Oxide：ＩＴＯ）等
を用いれば良い。
【００８５】最後に、表面を保護するための保護膜５０
４５を形成し、図１３（Ｃ）に示すようなアクティブマ
トリクス型電気泳動表示装置が完成する。なお、保護膜
は、図１３（Ｃ）においては、基板全面に形成している
が、画素部のみに形成されていても良いし、ＦＰＣ上を
除く全面に形成されていても良い。
【００８６】なお、上記の行程により作成されるアクテ
ィブマトリクス型液晶表示装置におけるＴＦＴはトップ
ゲート構造をとっているが、ボトムゲート構造のＴＦＴ
やデュアルゲート構造その他の構造のＴＦＴに対しても
本実施例は容易に適用され得る。
【００８７】また、本実施例においては、ガラス基板上
を使用しているが、ガラス基板に限らず、プラスチック
基板、ステンレス基板、単結晶ウェハ等、ガラス基板以
外のものを使用することによっても実施が可能である。
特に、弾性に富む基板を用いることによって、表示装置
自体にフレキシブル性を持たせることも出来る。
【００８８】本実施例は、実施例１乃至実施例３と自由
に組み合わせて実施することが可能である。
【００８９】[実施例５]本発明の電気泳動表示装置には
様々な用途がある。本実施例では、本発明の電気泳動表
示装置を電子機器に適用した例について述べる。
【００９０】液晶表示装置を組み込んだ半導体装置に
は、携帯情報端末(電子手帳、モバイルコンピュータ、
携帯電話等)、ビデオカメラ、デジタルカメラ、パーソ
ナルコンピュータ、テレビ等が挙げられる。それらの一
例を図１４および図１５に示す。
【００９１】図１４(Ａ)は携帯電話であり、本体３００
１、音声出力部３００２、音声入力部３００３、表示部
３００４、操作スイッチ３００５、アンテナ３００６か
ら構成されている。本発明は表示部３００４に適用する
ことができる。
【００９２】図１４(Ｂ)はビデオカメラであり、本体３
０１１、表示部３０１２、音声入力部３０１３、操作ス
イッチ３０１４、バッテリー３０１５、受像部３０１６
から成っている。本発明は表示部３０１２に適用するこ
とができる。
【００９３】図１４(Ｃ)はパーソナルコンピュータであ
り、本体３０２１、表示部３０２２、キーボード３０２
３等で構成される。本発明は表示部３０２２に適用する
ことができる。
【００９４】図１４(Ｄ)は携帯情報端末であり、本体３
０３１、スタイラスペン３０３２、表示部３０３３、操
作ボタン３０３４、外部インターフェイス３０３５で構
成されている。本発明は表示部３０３３に適用すること
ができる。
【００９５】図１５(Ａ)はデジタルカメラであり、本体
３１０１、表示部（Ａ）３１０２、接眼部３１０３、操
作スイッチ３１０４、表示部（Ｂ）３１０５、受像部
(図示しない)、バッテリー３１０６等で構成される。本
発明は表示部（Ａ）３１０２および表示部（Ｂ）３１０
５に適用することができる。
【００９６】図１５(Ｂ)は携帯書籍であり、本体３１１
１、表示部３１１２、記憶媒体３１１３、操作スイッチ
３１１４等から構成されており、ミニディスク(ＭＤ)や
ＤＶＤ(Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ)に記憶されたデータや、受信したデータを表示する
ものである。本発明は表示部３１１２に適用することが
できる。
【００９７】図１５(Ｃ)はテレビであり、本体３１２
１、スピーカー３１２２、表示部３１２３、受信装置３
１２４、増幅装置３１２５等で構成される。本発明は表
示部３１２３に適用することができる。
【００９８】図１５(Ｄ)はプログラムを記録した記録媒
体を用いるプレーヤーであり、本体３１３１、表示部３
１３２、スピーカー部３１３３、記録媒体３１３４、操
作スイッチ３１３５で構成される。なお、この装置は記
録媒体としてＤＶＤ(DigitalVersatile Disc)、ＣＤ等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。本発明は表示部３１３２に適用す
ることができる。
【００９９】
【発明の効果】従来の電気泳動表示装置では、ドライバ
回路が外付けであり、コスト、信頼性などで問題があっ
た。また、液晶と同様の保持容量とスイッチＴＦＴの組
み合わせで画素を構成していたので、定期的なリフレッ
シュが必要であり、消費電力を大きくしていた。
【０１００】本発明では、前述したように画素とドライ
バを一体形成することによって、コスト、信頼性の向上
をはかり、かつ画素にメモリ回路を内蔵することによっ
て、書き込み回数を低減し、消費電力を下げることが可
能になった。
【図面の簡単な説明】
【図１】 本発明の電気泳動表示装置の構成例を示す
図。
【図２】 ソース信号線駆動回路の構成例を示す図。
【図３】 本発明の画素の構成例を示す図。
【図４】 本発明を利用した３ビット階調対応の画素
の構成例を示す図。
【図５】 ３ビット階調表示対応の画素を有する電気
泳動表示装置の駆動タイミングを示す図。
【図６】 メモリ回路にＳＲＡＭを用いた画素の構成
例を示す図。
【図７】 メモリ回路にＳＲＡＭを用いた画素の基板
上のレイアウト例を示す図。
【図８】 メモリ回路にＳＲＡＭを用いた画素の断面
図を示す図。
【図９】 電気泳動素子の構成を示す図。
【図１０】 従来のアモルファスＴＦＴを用いた電気泳
動表示装置の画素の断面図。
【図１１】 従来のアモルファスＴＦＴを用いた表示装
置を示す図。
【図１２】 本発明の工程を説明する断面図。
【図１３】 本発明の工程を説明する断面図。
【図１４】 本発明の表示装置の応用機器を示す図。
【図１５】 本発明の表示装置の応用機器を示す図。
【図１６】 ゲート信号線駆動回路の構成例を示す図。
【図１７】 ソース信号線駆動回路の構成例を示す図。
【図１８】 ソース信号線駆動回路の構成例を示す図。
【図１９】 ゲート信号線駆動回路の構成例を示す図。
【図２０】 本発明の画素の構成例を示す図。
【図２１】 ３ビット階調表示対応の画素を有する電気
泳動表示装置の駆動タイミングを示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１４ ６１２Ｂ Ｆターム(参考） 5C080 AA13 BB05 DD25 DD26 EE28 FF11 JJ02 JJ03 JJ04 JJ06 KK02 KK07 KK43 KK47 KK52 5F110 AA04 AA09 BB02 BB04 BB07 CC02 CC08 DD01 DD02 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE28 EE30 EE44 EE45 FF02 FF04 FF28 FF30 FF36 GG01 GG02 GG04 GG13 GG25 GG26 HJ01 HJ04 HJ12 HJ13 HJ23 HM15 NN02 NN03 NN04 NN22 NN27 NN78 PP01 PP03 PP05 PP06 QQ11 QQ24 QQ25

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】複数の画素電極上に、複数の帯電粒子を内
    蔵したマイクロカプセルを配置し、前記画素電極の電位
    により前記帯電粒子を制御することによって明暗を表示
    することを特徴とした表示装置において、前記表示装置
    は前記画素と同一基板上にソース信号線またはゲート信
    号線を駆動する駆動回路を形成したことを特徴とする表
    示装置。
  2. 【請求項２】複数の画素電極上に、複数の帯電粒子を内
    蔵したマイクロカプセルを配置し、前記画素電極の電位
    により前記帯電粒子を制御することによって明暗を表示
    することを特徴とした表示装置において、前記画素電極
    はそれぞれ１つづつのメモリ回路に接続され、メモリ回
    路の記憶データによって、前記画素電極の電位が変化す
    ることを特徴とした表示装置。
  3. 【請求項３】複数の画素電極上に、複数の帯電粒子を内
    蔵したマイクロカプセルを配置し、前記画素電極の電位
    により前記帯電粒子を制御することによって明暗を表示
    する表示装置において、基板上に複数の画素電極を有
    し、前記画素電極は複数のサブ画素電極によって構成さ
    れ、前記サブ画素電極はそれぞれ１つづつのメモリ回路
    に接続され、メモリ回路の記憶データによって、前記サ
    ブ画素電極の電位が変化することを特徴とした表示装
    置。
  4. 【請求項４】ソース信号線駆動回路と、ゲート信号線駆
    動回路と、ｘ×ｙ個の画素がマトリクス状に配置された
    画素部とを有し、ｎビットのデジタル映像信号を入力し
    て映像の表示を行う表示装置において、 前記ｘ×ｙ個の画素はそれぞれ、ｎ本のソース信号線
    と、ゲート信号線と、ｎ個のサブ画素とを有し、 前記ｎ個のサブ画素はそれぞれ、スイッチング用トラン
    ジスタと、メモリ回路と、画素電極とを有し、 前記スイッチング用トランジスタのゲート電極はそれぞ
    れ、前記ゲート信号線と電気的に接続され、入力電極は
    前記ｎ本のソース信号線のうちそれぞれ異なるいずれか
    １本と電気的に接続され、出力電極は、前記メモリ回路
    を介して画素電極と電気的に接続され、 前記ソース信号線駆動回路は、 クロック信号とスタートパルスとにしたがって、順次サ
    ンプリングパルスを出力する手段と、 前記サンプリングパルスにしたがって、ｎビットのデジ
    タル映像信号を保持する手段と、 前記保持されたｎビットのデジタル映像信号を転送する
    手段と、 前記転送されたｎビットのデジタル映像信号を、ｎ×ｘ
    本のソース信号線に並列に出力する手段とを有し、 前記ゲート信号線駆動回路は、 クロック信号とスタートパルスにしたがって、ｙ本のゲ
    ート信号線を順次選択するゲート信号線選択パルスを出
    力する手段を少なくとも有することを特徴とする表示装
    置。
  5. 【請求項５】ソース信号線駆動回路と、ゲート信号線駆
    動回路と、ｘ×ｙ個の画素がマトリクス状に配置された
    画素部とを有し、ｎビットのデジタル映像信号を入力し
    て映像の表示を行う表示装置において、 前記ｘ×ｙ個の画素はそれぞれ、ソース信号線と、ｎ本
    のゲート信号線と、ｎ個のサブ画素とを有し、 前記ｎ個のサブ画素はそれぞれ、スイッチング用トラン
    ジスタと、メモリ回路と、画素電極とを有し、 前記スイッチング用トランジスタのゲート電極はそれぞ
    れ、前記ｎ本のゲート信号線のうちそれぞれ異なるいず
    れか１本と電気的に接続され、入力電極は前記ソース信
    号線と電気的に接続され、出力電極は、前記メモリ回路
    を介して画素電極と電気的に接続され、 前記ソース信号線駆動回路は、 クロック信号とスタートパルスとにしたがって、順次サ
    ンプリングパルスを出力する手段と、 前記サンプリングパルスにしたがって、ｎビットのデジ
    タル映像信号を保持する手段と、 前記保持されたｎビットのデジタル映像信号を転送する
    手段と、 前記転送されたｎビットのデジタル映像信号を、１ビッ
    ト毎に順次選択して、前記ソース信号線に出力する手段
    とを有し、 前記ゲート信号線駆動回路は、 クロック信号とスタートパルスと、マルチプレクス信号
    とにしたがって、ｎ×ｙ本のゲート信号線を順次選択す
    るゲート信号線選択パルスを出力する手段を少なくとも
    有することを特徴とする表示装置。
  6. 【請求項６】請求項２乃至請求項５において、前記メモ
    リ回路はＳＲＡＭで構成されていることを特徴とした表
    示装置。
  7. 【請求項７】請求項１乃至請求項６のいずれか一項に記
    載の表示装置を用いることを特徴とする電子機器。
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