JP2010091612A - 電気泳動表示装置、電子機器及び電気泳動表示装置の駆動方法 - Google Patents

Abstract

【課題】高速動作及び低消費電力動作が可能な電気泳動表示装置、電子機器及び電気泳動表示装置の駆動方法を提供すること。
【解決手段】一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第１電極が形成され、他方の前記基板には複数の前記画素に共通の第２電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路と前記第１電極との間に設けられたスイッチ回路とを備えており、前記メモリ回路には第１電源線と第２電源線とが接続され、前記スイッチ回路には第１制御線と第２制御線とが接続された電気泳動表示装置であって、前記第１制御線及び前記第２制御線のうち少なくとも一方が、平面視で前記走査線又は前記データ線と並行するように配置されている。
【選択図】図５

Description

本発明は、電気泳動表示装置、電子機器及び電気泳動表示装置の駆動方法に関する。

アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られている（例えば、特許文献１を参照）。特許文献１記載の表示装置では、画素スイッチング用トランジスタや画素電極が形成された素子基板上に、帯電粒子を内蔵した複数のマイクロカプセルを備えた電気泳動素子が接着されており、対向電極が設けられた対向基板と素子基板との間に電気泳動素子を挟持していた。

このような電気泳動表示装置の画素回路は、より高精細な表示を実現するためにも回路面積が小さくなるようにレイアウトされることが好ましい。このため、画素回路内に必要な配線は少なければ少ないほど望ましい。例えば表示装置の一種である液晶装置の画素回路には１つのトランジスタに対して１つのキャパシタを設ける構成が主に用いられる。この回路は走査線とデータ線に接続された選択トランジスタと、グラウンド線または隣の画素の走査線に接続されたキャパシタにより構成される回路構造である。画素回路内に必要な配線はトランジスタとキャパシタを接続する配線のみであり、グラウンド線との配線や画素回路要素間の配線面積が問題となることは少ない。

これに対して、メモリ回路としてラッチ回路を有する電気泳動表示装置の画素回路は、走査線、データ線に加えて、例えばメモリ回路を動作させるための一対の電源線を有することとなる。

このようなラッチ回路とトランスミッションゲートとを有する画素回路では１画素のレイアウト領域内に画素選択スイッチ回路、ラッチ回路及びトランスミッションゲートを備える必要があり、これらの構成要素を接続する配線やラッチ回路に接続される正負電源線、外部からの信号線といったグローバル線との接続が必要となる。
特開２００３−８４３１４号公報

上記のように１画素に対して走査線、データ線以外のグローバル配線が必要な場合、当該画素の周囲には複数の配線が並んで配置される場合もある。この場合、並んで配置される配線によっては、配線間で形成される静電容量（配線容量）が大きくなってしまい、動作遅延や消費電力増大を招くことになってしまう。

上記のような事情に鑑みて、本発明の目的は、高速動作及び低消費電力動作が可能な電気泳動表示装置、電子機器及び電気泳動表示装置の駆動方法を提供することにある。

上記目的を達成するため、本発明に係る電気泳動表示装置は、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第１電極が形成され、他方の前記基板には複数の前記画素に共通の第２電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路と前記第１電極との間に設けられたスイッチ回路とを備えており、前記メモリ回路には第１電源線と第２電源線とが接続され、前記スイッチ回路には第１制御線と第２制御線とが接続された電気泳動表示装置であって、前記第１制御線及び前記第２制御線のうち少なくとも一方が、平面視で前記走査線又は前記データ線と並行するように配置されていることを特徴とする。

本発明によれば、第１制御線及び第２制御線のうち少なくとも一方が、平面視で走査線又はデータ線と並行するように配置されていることとしたので、メモリ回路にデータ書き込みを行う際、第１制御線及び第２制御線をハイインピーダンスにすることで、第１制御線、第２制御線とこれらに並んで配置される走査線及びデータ線との間で形成される配線容量が無効化することができる。これにより、高速動作及び低消費電力動作が可能な電気泳動表示装置を得ることができる。

上記の電気泳動表示装置は、前記走査線と前記データ線とは交差しており、前記第１制御線と前記第２制御線とは交差していることを特徴とする。
本発明によれば、走査線とデータ線とが交差しており、第１制御線と第２制御線とが交差していることとしたので、画素間に走査線、データ線、第１制御線及び第２制御線の４つの配線が並ぶのを回避することができ、スペースを効率的に利用することができる。

上記の電気泳動表示装置は、前記第１電源線、前記第２電源線、前記第１制御線及び前記第２制御線のうち少なくとも１つは、隣り合う前記画素間で共有されていることを特徴とする。
本発明によれば、第１電源線、第２電源線、第１制御線及び第２制御線のうち少なくとも１つが隣り合う画素間で共有されていることとしたので、これら第１電源線、第２電源線、第１制御線及び第２制御線の本数を抑えることができる。これにより、配線間の容量を極力抑えることができるため、動作遅延の抑制効果及び消費電力増大の抑制効果を高めることができる。

上記の電気泳動表示装置は、前記第１電源線、前記第２電源線、前記第１制御線及び前記第２制御線のうち少なくとも１つの配線を共有する前記隣り合う画素の平面視における配置が、前記共有されている配線について線対称になっていることを特徴とする。
本発明によれば、配線を共有する画素の平面視における配置が共有されている配線について線対称になっていることとしたので、画素内の配線の配置を大きく変更することなく第１電源線、第２電源線、第１制御線及び第２制御線の本数を抑えることができる。

上記の電気泳動表示装置は、前記第１電源線及び前記第２電源線のうち少なくとも一方は、隣り合う前記画素間で共有されており、前記走査線又は前記データ線は、前記第１電源線及び前記第２電源線のうち隣り合う前記画素間で共有されている配線の両側に並行するように配置されていることを特徴とする。
本発明によれば、第１電源線及び第２電源線のうち少なくとも一方が隣り合う画素間で共有されており、走査線又はデータ線が当該共有されている配線の両側に並行するように配置されていることとしたので、配線のレイアウトをよりシンプルにすることができる。

本発明に係る電子機器は、上記の電気泳動表示装置を表示部に備えることを特徴とする。
本発明によれば、高速動作及び低消費電力動作が可能な電気泳動表示装置を表示部に備えるため、信頼性の高い表示を行うことが可能な電子機器を得ることができる。

本発明に係る電気泳動表示装置の駆動方法は、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第１電極が形成され、他方の前記基板には複数の前記画素に共通の第２電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路と前記第１電極との間に設けられたスイッチ回路とを備えており、前記メモリ回路には第１電源線と第２電源線とが接続され、前記スイッチ回路には第１制御線と第２制御線とが接続された電気泳動表示装置の駆動方法であって、前記電気泳動表示装置は、前記第１制御線及び前記第２制御線のうち少なくとも一方が、平面視で前記走査線又は前記データ線と並行するように配置されており、前記走査線及び前記データ線に信号電圧を印加する際には、前記第１制御線及び前記第２制御線のうち前記走査線及び前記データ線に並行する配線の電位をハイインピーダンスにすることを特徴とする。

本発明によれば、第１制御線及び第２制御線のうち少なくとも一方が平面視で走査線又はデータ線と並行するように配置されており、走査線及びデータ線に信号電圧を印加する際には、第１制御線及び第２制御線のうち走査線及びデータ線に並行する配線の電位をハイインピーダンスにするので、メモリ回路にデータ書き込みを行う際、第１制御線、第２制御線とこれらに並んで配置される走査線及びデータ線との間で形成される配線容量が無効化されることになる。これにより、高速動作及び低消費電力動作が可能な電気泳動表示装置を得ることができる。

以下、図面を参照して本発明の実施の形態について説明する。本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置を例に挙げて説明する。なお、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。

図１は、本実施形態に係る電気泳動表示装置１の概略構成を示す平面図である。電気泳動表示装置１は、複数の画素２０が配列された表示部３と、走査線駆動回路６０と、データ線駆動回路７０とを備えている。

表示部３には、走査線駆動回路６０から延びる複数の走査線４０（Ｙ１、Ｙ２、…、Ｙｍ）と、データ線駆動回路７０から延びる複数のデータ線５０（Ｘ１、Ｘ２、…、Ｘｎ）とが形成されている。画素２０は走査線４０とデータ線５０との交差部に対応して配置されており、各画素２０は走査線４０及びデータ線５０にそれぞれ接続されている。

なお、図示は省略しているが、表示部３の周辺には、走査線駆動回路６０，データ線駆動回路７０に加えて、共通電源変調回路や、コントローラが配置されている。当該コントローラは、上位装置から供給される画像データや同期信号に基づき、前記各回路を総合的に制御する。

また、各々の画素２０には、走査線４０，データ線５０に加えて、共通電源変調回路から高電位電源線７８（第１電源線）、低電位電源線７７（第２電源線）、第１制御線Ｓ１、第２制御線Ｓ２が接続されている（図２等参照）。共通電源変調回路は、コントローラの制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。

図２は、画素２０の回路構成を示す図である。
同図に示すように、画素２０は、画素スイッチング素子２４と、ラッチ回路（メモリ回路）２５と、電位制御用スイッチ回路であるトランスミッションゲートＴＧ１、ＴＧ２と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。

画素スイッチング素子２４は、電界効果型のＮ型トランジスタである。画素スイッチング素子２４のゲート端子には走査線４０が接続され、ソース端子にはデータ線５０が接続され、ドレイン端子にはラッチ回路２５の入力端子Ｎ１が接続されている。走査線４０とデータ線５０とは、画素２０の図中左上角部において直交している。

ラッチ回路２５は、転送インバータ２５ａと帰還インバータ２５ｂとを有しており、ＳＲＡＭ（Static Random Access Memory）セルに相当する回路である。
転送インバータ２５ａの出力端子は帰還インバータ２５ｂの入力端子に接続されており、帰還インバータ２５ｂの出力端子は転送インバータ２５ａの入力端子に接続されている。すなわち、転送インバータ２５ａと帰還インバータ２５ｂとは、互いの入力端子に他方の出力端子を接続したループ構造になっている。転送インバータ２５ａの入力端子（帰還インバータ２５ｂの出力端子）はラッチ回路２５の入力端子Ｎ１となっており、転送インバータ２５ａの出力端子（帰還インバータ２５ｂの入力端子）がラッチ回路２５の出力端子Ｎ２となっている。ラッチ回路２５の高電位電源端子ＰＨは高電位電源線７８に接続され、低電位電源端子ＰＬは低電位電源線７７に接続されている。高電位電源線７８と低電位電源線７７とは各画素２０について直交して配置されている。

転送インバータ２５ａは、Ｎ型トランジスタ３１とＰ型トランジスタ３２とを有している。Ｎ型トランジスタ３１及びＰ型トランジスタ３２のゲート端子は、ラッチ回路２５の入力端子Ｎ１に接続されている。Ｎ型トランジスタ３１のソース端子は低電位電源線７７に接続され、ドレイン端子は出力端子Ｎ２に接続されている。Ｐ型トランジスタ３２のソース端子は高電位電源線７８に接続され、ドレイン端子は出力端子Ｎ２に接続されている。

帰還インバータ２５ｂは、Ｎ型トランジスタ３３とＰ型トランジスタ３４とを有している。Ｎ型トランジスタ３３及びＰ型トランジスタ３４のゲート端子は、ラッチ回路２５の出力端子Ｎ２（Ｎ型トランジスタ３１及びＰ型トランジスタ３２のドレイン端子）に接続されている。Ｎ型トランジスタ３３のソース端子は低電位電源線７７に接続され、ドレイン端子は入力端子Ｎ１に接続されている。Ｐ型トランジスタ３４のソース端子は高電位電源線７８に接続され、ドレイン端子は入力端子Ｎ１に接続されている。

トランスミッションゲートＴＧ１は、電界効果型のＰ型トランジスタＴ１１と電界効果型のＮ型トランジスタＴ１２とを備えている。Ｐ型トランジスタＴ１１のソース端子とＮ型トランジスタＴ１２のソース端子とが接続されており、これらが第１制御線Ｓ１に接続されている。Ｐ型トランジスタＴ１１のドレイン端子とＮ型トランジスタＴ１２のドレイン端子とが接続されており、これらが画素電極２１に接続されている。Ｐ型トランジスタＴ１１のゲート端子はラッチ回路２５の入力端子Ｎ１に接続され、Ｎ型トランジスタＴ１２のゲート端子はラッチ回路２５の出力端子Ｎ２に接続されている。

トランスミッションゲートＴＧ２は、電界効果型のＰ型トランジスタＴ２１と電界効果型のＮ型トランジスタＴ２２とを備えている。Ｐ型トランジスタＴ２１のソース端子とＮ型トランジスタＴ２２のソース端子とが接続されており、これらが第２制御線Ｓ２に接続されている。Ｐ型トランジスタＴ２１のドレイン端子とＮ型トランジスタＴ２２のドレイン端子とが接続されており、これらが画素電極２１に接続されている。

Ｐ型トランジスタＴ２１のゲート端子は、トランスミッションゲートＴＧ１のＮ型トランジスタＴ１２のゲート端子とともに、ラッチ回路２５の出力端子Ｎ２に接続されており、Ｎ型トランジスタＴ２２のゲート端子は、トランスミッションゲートＴＧ１のＰ型トランジスタＴ１１のゲート端子とともに、ラッチ回路２５の入力端子Ｎ１に接続されている。

第１制御線Ｓ１はデータ線５０と並んで配置されており、第２制御線Ｓ２は走査線４０と並んで配置されている。第１制御線Ｓ１と第２制御線Ｓ２とは、画素２０の図中左上角部において直交している。なお、本明細書において、走査線４０、データ線５０、低電位電源線７７、高電位電源線７８、第１制御線Ｓ１、第２制御線Ｓ２のうち２つの配線が直交する、又は交差する、との記載は、平面視における配置を表しており、実際には直交又は交差する配線は、絶縁層を介して積層された異なる層に配置されている。

図３は、表示部３における電気泳動表示装置１の部分断面図である。電気泳動表示装置１は、素子基板２８と対向基板２９との間に、複数のマイクロカプセル８０を配列してなる電気泳動素子２３を挟持した構成を備えている。

表示部３において、素子基板２８の電気泳動素子２３側には複数の画素電極２１が配列形成されており、電気泳動素子２３は接着剤層３０を介して画素電極２１と接着されている。対向基板２９の電気泳動素子２３側には複数の画素電極２１と対向する平面形状の共通電極２２が形成されており、共通電極２２上に電気泳動素子２３が設けられている。

素子基板２８は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極２１と素子基板２８との間には、図１、図２に示した走査線４０、データ線５０、画素スイッチング素子２４、ラッチ回路２５などが形成されている。

対向基板２９はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板２９上に形成された共通電極２２は、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等の透明導電材料を用いて形成されている。

なお、電気泳動素子２３は、あらかじめ対向基板２９側に形成され、接着剤層３０までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３０側には、保護用の剥離紙が貼り付けられている。

製造工程においては、別途製造された、画素電極２１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３を形成している。このため、接着剤層３０は画素電極２１側のみに存在することになる。

図４は、マイクロカプセル８０の模式断面図である。マイクロカプセル８０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒８１と、複数の白色粒子（電気泳動粒子）８２と、複数の黒色粒子（電気泳動粒子）８３とを封入した球状体である。マイクロカプセル８０は、図３に示すように共通電極２２と画素電極２１とで挟持され、１つの画素２０内に１つ又は複数のマイクロカプセル８０が配置される。

マイクロカプセル８０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成される。

分散媒８１は、白色粒子８２と黒色粒子８３とをマイクロカプセル８０内に分散させる液体である。分散媒８１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。

白色粒子８２は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子８３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。

これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。

図５は、本実施形態に係る電気泳動表示装置１のうち１つの画素２０の構成を具体的に示す平面図である。
画素２０の外周には走査線４０、データ線５０、高電位電源線７８、低電位電源線７７、第１制御線Ｓ１及び第２制御線Ｓ２が設けられている。これらの配線は複数の画素２０に跨って形成されている。

走査線４０は、画素２０の外周のうち図中左側に設けられており、図中上下方向に延在している。データ線５０は、画素２０の外周のうち図中上側に設けられており、図中左右方向に延在している。走査線４０とデータ線５０とは画素２０の図中左上角部で直交している。

第１制御線Ｓ１は、画素２０の外周のうち図中上側に設けられており、データ線５０と並行するように図中左右方向に延在している。第１制御線Ｓ１は、データ線５０よりも画素２０の外側（図中上側）に配置されている。第２制御線Ｓ２は、画素２０の外周のうち図中左側に設けられており、走査線４０と並行するように図中上下方向に延在している。第２制御線Ｓ２は、走査線４０よりも画素２０の外側（図中左側）に配置されている。第１制御線Ｓ１と第２制御線Ｓ２とは画素２０の図中左上角部で直交している。

高電位電源線７８は、画素２０の外周のうち図中右側に設けられており、図中上下方向に延在している。低電位電源線７７は、画素２０の外周のうち図中下側に設けられており、図中左右方向に延在している。高電位電源線７８と低電位電源線７７とは画素２０の図中右下角部で直交している。

次に、画素２０内の構成を説明する。画素２０内には、上述した画素スイッチング素子２４、ラッチ回路２５及びトランスミッションゲートＴＧ１、ＴＧ２がそれぞれ配置されていると共に、各部を接続する配線が形成されている。画素スイッチング素子２４は、画素２０の図中左上部分に配置されている。画素スイッチング素子２４は、例えばダブルゲート型の半導体膜（不図示）を有している。

この半導体膜は、２つのチャネル領域、２つのソース領域及びドレイン領域を有している。半導体膜の２つのソース領域は、それぞれ配線６１及び６２を介してデータ線５０に接続されている。半導体層の２つのチャネル領域上には、ゲート電極を兼ねた配線６３が配置されている。配線６３は走査線４０に接続されており、半導体膜に重なる部分がゲート電極として機能する。半導体層のドレイン領域には、配線６４が接続されている。配線６４は、分岐部６５及び６６を有している。分岐部６５は、ラッチ回路２５に接続されている。分岐部６６は、トランスミッションゲートＴＧ１、ＴＧ２に接続されている。

ラッチ回路２５は、画素２０の図中右側部分に配置されている。ラッチ回路２５は、配線６７を介して高電位電源線７８に接続されており、配線６８を介して低電位電源線７７に接続されている。ラッチ回路２５は、配線６９を介してトランスミッションゲートＴＧ１、ＴＧ２に接続されている。

トランスミッションゲートＴＧ１（例えば図中上側）は、配線７０を介して第１制御線Ｓ１に接続されている。配線７０は、例えばデータ線５０及び分岐部６５の下層側を潜るように形成されている。トランスミッションゲートＴＧ２（例えば図中下側）は、配線７１を介して第２制御線Ｓ２に接続されている。配線７１は、例えば走査線４０の下層側を潜るように形成されている。

以上の構成を有する画素２０において、データ線５０から画素スイッチング素子２４を介してラッチ回路２５にローレベルの画像データが入力されると、ラッチ回路２５の入力端子Ｎ１からローレベル、出力端子Ｎ２からハイレベルが出力される。したがって、トランスミッションゲートＴＧ１を構成するＰ型トランジスタＴ１１及びＮ型トランジスタＴ１２のみがオンされる。これにより、画素電極２１は第１制御線Ｓ１に電気的に接続される。

一方、データ線５０から画素スイッチング素子２４を介してラッチ回路２５にハイレベルの画像データが入力されると、入力端子Ｎ１からハイレベル、出力端子Ｎ２からローレベルが出力される。したがって、トランスミッションゲートＴＧ２を構成するＰ型トランジスタＴ２１及びＮ型トランジスタＴ２２のみがオンされる。これにより、画素電極２１は第２制御線Ｓ２に電気的に接続される。

この回路構成によれば、第１制御線Ｓ１，Ｓ２に印加される電位を前述した共通電源変調回路によって個別に制御可能であるため、どちらのトランスミッションゲートがオンしていた場合であっても、全ての画素電極に同一の電位を印加することが可能である。

これにより、ラッチ回路に画像データを保持しながら（保持データに係らず）ディスプレイの状態を全黒、全白、反転画像と変化させることができる。新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。

本実施形態の電気泳動表示装置１においては、走査線４０及びデータ線５０によってラッチ回路２５にデータ書き込みを行う際、第１制御線Ｓ１及び第２制御線Ｓ２をハイインピーダンスにする。本実施形態では、第１制御線Ｓ１がデータ線５０と、第２制御線Ｓ２が走査線４０と、それぞれ平面視で並行するように配置されていることとしたので、ラッチ回路２５にデータ書き込みを行う際、第１制御線Ｓ１とデータ線５０との間、第２制御線Ｓ２と走査線４０との間で形成される配線容量がそれぞれ無効化されることになる。これにより、高速動作及び低消費電力動作が可能な電気泳動表示装置１を得ることができる。

（電子機器）
次に、本発明に係る電子機器について説明する。
図１２（ａ）は、本発明に係る電気泳動表示装置１を備えた腕時計４０１の正面図である。

腕時計４０１は、時計ケース４０２と、時計ケース４０２に連結された一対のバンド４０３とを備えている。時計ケース４０２の正面には、本発明に係る電気泳動表示装置１からなる表示装置４０５と、秒針４２１と、分針４２２と、時針４２３とが設けられている。時計ケース４０２の側面には、操作子としての竜頭４１０と操作ボタン４１１とが設けられている。

図１２（ｂ）は、腕時計４０１の側断面図である。時計ケース４０２の内部には収容部４０２Ａが設けられている。収容部４０２Ａには、ムーブメント４０４と表示装置４０５とが収容されている。収容部４０２Ａの一端側（時計正面側）には、ガラス製又は樹脂製の透明カバー４０７が設けられている。収容部４０２Ａの他端側（時計裏側）には、パッキン４０８を介して裏蓋４０９が螺合され、裏蓋４０９及び透明カバー４０７により時計ケース４０２が密封されている。

ムーブメント４０４は、秒針４２１、分針４２２及び時針４２３からなるアナログ指針が連結された運針機構（図示せず）を有している。この運針機構がアナログ指針４２１〜４２３を回転駆動し、設定された時刻を表示する時刻表示部として機能する。

表示装置４０５はムーブメント４０４の時計正面側に配置され、腕時計４０１の表示部を構成する。表示装置４０５の表示面は、ここでは円形状であるが、例えば正八角形状、十六角形状など、他の形状としてもよい。電気泳動表示装置４０５の中央部には、電気泳動表示装置４０５の表裏を貫通する貫通孔４０５Ａが形成されている。貫通孔４０５Ａには、ムーブメント４０４の運針機構（図示せず）の秒車４２４、二番車４２５及び筒車４２６の各軸が挿入されている。各軸の先端には秒針４２１、分針４２２及び時針４２３がそれぞれ取り付けられている。

本発明の電気泳動表示装置は時計以外の電子機器に適用することもできる。
図１３は電子ペーパー５００の構成を示す斜視図である。電子ペーパー５００は、本発明の電気泳動表示装置を表示部５０１として備えている。電子ペーパー５００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書換え可能なシートからなる本体５０２を備えて構成されている。

図１４は、電子ノート６００の構成を示す斜視図である。電子ノート６００は、図１３に示した電子ペーパー５００が複数枚束ねられ、カバー６０１に挟まれているものである。カバー６０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

以上に説明した腕時計４０１、電子ペーパー５００、及び電子ノート６００は、本発明の電気泳動表示装置を備えていることで、信頼性に優れた表示部を備えたものとなっている。

本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。
例えば、上記実施形態においては、各画素２０についてそれぞれ走査線５０、データ線４０、高電圧電源線７８、低電圧電源線７７、第１制御線Ｓ１及び第２制御線Ｓ２の６本の配線が設けられる構成であったが、これに限られることは無い。

図９は、隣り合う２つの画素２０Ａ及び画素２０Ｂの構成を示す平面図である。図を判別しやすくするため、図９においては、配線の符号を省略している。図９では、図中上側の画素を画素２０Ａ、図中下側の画素を画素２０Ｂとして説明する。この図９に示すように、隣り合う画素２０Ａと画素２０Ｂの間で第１制御線Ｓ１を共有する構成としても構わない。

図９に示す構成では、走査線４０及び第２制御線Ｓ２が画素２０Ａ及び画素２０Ｂに跨って設けられている。これらの配線は画素２０Ａ及び画素２０Ｂについての共通の配線となっている。この構成では、画素２０Ａ内の配置と画素２０Ｂ内の配置とが、第１制御線Ｓ１に対して線対称になっている。この構成では、画素２０Ａについてのデータ線５０と画素２０Ｂについてのデータ線５０とが、第１制御線Ｓ１を挟んで配置された構成となっている。

このように画素２０Ａ及び画素２０Ｂを配置することにより、画素内の配線の実質的な配置を大きく変更することなく、第１制御線Ｓ１の本数を省略することができる。このため、その分画素２０Ａ及び画素２０Ｂのスペースを広く確保することができ、画素２０Ａ及び画素２０Ｂ内に形成する配線間の距離に余裕を持たせることができる。

図１０は、隣り合う４つの画素１２０Ａ、画素１２０Ｂ、画素１２０Ｃ及び画素１２０Ｄの構成を示す平面図である。図を判別しやすくするため、図７においては、図９と同様に配線の符号を省略している。図１０では、図中左上の画素を画素１２０Ａ、図中右上の画素を画素１２０Ｂ、図中左下の画素を画素１２０Ｃ、図中右下の画素を画素１２０Ｄとして説明する。図９に示す場合のみならず、この図１０に示すように、隣り合う画素１２０Ａ、１２０Ｂ、１２０Ｃ及び１２０Ｄによって第１制御線Ｓ１及び第２制御線Ｓ２の２本を共有するようにしても良い。

この構成では、画素１２０Ａ及び画素１２０Ｂについてのデータ線５０と画素１２０Ｃ及び画素１２０Ｄについてのデータ線５０とが、第１制御線Ｓ１を挟んで配置された構成となっている。また、画素１２０Ａ及び画素１２０Ｃについての走査線４０と画素１２０Ｂ及び画素１２０Ｄについての走査線４０とが、第２制御線Ｓ２を挟んで配置された構成となっている。

この場合、画素１２０Ａ内の配置と画素１２０Ｂ内の配置とは、第２制御線Ｓ２に対して線対称になっている。画素１２０Ｃ内の配置と画素１２０Ｄ内の配置とは、第２制御線Ｓ２に対して線対称になっている。画素１２０Ａ内の配置と画素１２０Ｃ内の配置とは、第１制御線Ｓ１に対して線対称になっている。画素１２０Ｂ内の配置と画素１２０Ｄ内の配置とが第１制御線Ｓ１に対して線対称になっている。

このように構成することにより、画素内の配線の実質的な配置を大きく変更することなく、第１制御線Ｓ１及び第２制御線Ｓ２の本数を省略することができる。このため、その分画素１２０Ａ〜１２０Ｄのスペースを広く確保することができ、画素１２０Ａ〜１２０Ｄ内に形成する配線間の距離に余裕を持たせることができる。

また、上記の説明では、第１制御線Ｓ１を共有しない構成（図５）、第１制御線Ｓ１のみを共有する構成（図９）及び第１制御線Ｓ１と第２制御線Ｓ２との両方を共有する構成（図１０）の３種類の構成を例に挙げて説明したが、この他、例えば第２制御線Ｓ２のみを共有する構成（不図示）についても当然に本発明を適用可能である。共有する第２制御線Ｓ２を挟んで隣り合う画素内の構成は、第２制御線Ｓ２に対して線対称となる。

また、上記の説明では、画素２０内の配線の引き回しのレイアウトを図５、図９及び図１０に示す構成としたが（図５の配線６１〜７１）、これに限られることは無く、他のレイアウトで配線を引き回す構成としても勿論構わない。

また、上記の説明では、第１制御線Ｓ１をデータ線５０に並行するように配置し、第２制御線Ｓ２を走査線４０に並行するように配置したが、これに限られることは無く、例えば第１制御線Ｓ１を走査線４０に並行するように配置し、第２制御線Ｓ２をデータ線５０に平行するように配置する構成としても構わない。

本発明の第１実施形態に係る電気泳動表示装置の概略構成図。 本実施形態に係る電気泳動表示装置の画素の回路構成図。 本実施形態に係る電気泳動表示装置の部分断面図。 本実施形態に係る電気泳動表示装置のマイクロカプセルの断面構成図。 本実施形態に係る電気泳動表示装置の１画素の構成を示す平面図。 本発明に係る電気泳動表示装置を備えた電子機器の一例を示す図。 本発明に係る電気泳動表示装置を備えた電子機器の一例を示す図。 本発明に係る電気泳動表示装置を備えた電子機器の一例を示す図。 本実施形態に係る電気泳動表示装置の１画素の他の構成を示す平面図。 本実施形態に係る電気泳動表示装置の１画素の他の構成を示す平面図。

符号の説明

１…電気泳動表示装置、３…表示部、２０、２０Ａ、２０Ｂ、１２０Ａ〜１２０Ｄ…画素、２１…画素電極、２２…共通電極、２３…電気泳動素子、２４…画素スイッチング素子、２５…ラッチ回路、３０…接着剤層、４０…走査線、５０…データ線、７７…低電位電源線、７８…高電位電源線、ＴＧ１，ＴＧ２…トランスミッションゲート、Ｓ１…第１制御線（第１制御線）、Ｓ２…第２制御線（第２制御線）、４０１…腕時計、５００…電子ペーパー、６００…電子ノート

Claims (7)

1. 一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第１電極が形成され、他方の前記基板には複数の前記画素に共通の第２電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路と前記第１電極との間に設けられたスイッチ回路とを備えており、前記メモリ回路には第１電源線と第２電源線とが接続され、前記スイッチ回路には第１制御線と第２制御線とが接続された電気泳動表示装置であって、
   前記第１制御線及び前記第２制御線のうち少なくとも一方が、平面視で前記走査線又は前記データ線と並行するように配置されている
   ことを特徴とする電気泳動表示装置。
2. 前記走査線と前記データ線とは交差しており、
   前記第１制御線と前記第２制御線とは交差している
   ことを特徴とする請求項１に記載の電気泳動表示装置。
3. 前記第１電源線、前記第２電源線、前記第１制御線及び前記第２制御線のうち少なくとも１つは、隣り合う前記画素間で共有されている
   ことを特徴とする請求項１又は請求項２に記載の電気泳動表示装置。
4. 前記第１電源線、前記第２電源線、前記第１制御線及び前記第２制御線のうち少なくとも１つの配線を共有する前記隣り合う画素の平面視における配置が、前記共有されている配線について線対称になっている
   ことを特徴とする請求項３に記載の電気泳動表示装置。
5. 前記第１電源線及び前記第２電源線のうち少なくとも一方は、隣り合う前記画素間で共有されており、
   前記走査線又は前記データ線は、前記第１電源線及び前記第２電源線のうち隣り合う前記画素間で共有されている配線の両側に並行するように配置されている
   ことを特徴とする請求項３又は４に記載の電気泳動表示装置。
6. 請求項１から５のいずれか一項に記載の電気泳動表示装置を表示部に備えることを特徴とする電子機器。
7. 一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなり、一方の前記基板には画素ごとに第１電極が形成され、他方の前記基板には複数の前記画素に共通の第２電極が形成され、前記画素は、走査線及びデータ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路と前記第１電極との間に設けられたスイッチ回路とを備えており、前記メモリ回路には第１電源線と第２電源線とが接続され、前記スイッチ回路には第１制御線と第２制御線とが接続された電気泳動表示装置の駆動方法であって、
   前記電気泳動表示装置は、前記第１制御線及び前記第２制御線のうち少なくとも一方が、平面視で前記走査線又は前記データ線と並行するように配置されており、
   前記走査線及び前記データ線に信号電圧を印加する際には、前記第１制御線及び前記第２制御線のうち前記走査線及び前記データ線に並行する配線の電位をハイインピーダンスにする
   ことを特徴とする電気泳動表示装置の駆動方法。

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