JP2010204375A - アクティブマトリクス基板、電気泳動表示装置およびその駆動方法、電子機器 - Google Patents
アクティブマトリクス基板、電気泳動表示装置およびその駆動方法、電子機器 Download PDFInfo
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Abstract
【課題】通常使用時の消費電力の低減と周辺部の小型化が図れるアクティブマトリクス基板、電気泳動表示装置およびその駆動方法、電子機器を提供する。
【解決手段】本発明のアクティブマトリクス基板は、複数のデータ線22と複数のゲート線23とが交差して設けられ、ラッチ回路26(記憶素子)を含む画素回路27がマトリクス状に配置された画素表示部6と、画素表示部6の周辺に位置し、データ線駆動回路17とゲート線駆動回路18とを含む周辺回路部16と、を備え、周辺回路部16に、複数のデータ線22の各々に接続され、データ線駆動回路17を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成され、全ての画素回路27に対して同一電位の画像データを書き込み可能なデータ一括書換回路19が設けられている。
【選択図】図5
【解決手段】本発明のアクティブマトリクス基板は、複数のデータ線22と複数のゲート線23とが交差して設けられ、ラッチ回路26(記憶素子)を含む画素回路27がマトリクス状に配置された画素表示部6と、画素表示部6の周辺に位置し、データ線駆動回路17とゲート線駆動回路18とを含む周辺回路部16と、を備え、周辺回路部16に、複数のデータ線22の各々に接続され、データ線駆動回路17を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成され、全ての画素回路27に対して同一電位の画像データを書き込み可能なデータ一括書換回路19が設けられている。
【選択図】図5
Description
本発明は、アクティブマトリクス基板、電気泳動表示装置およびその駆動方法、電子機器に関する。
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスターとメモリー回路(SRAM;Static Random Access Memory)とを備えたものが知られている(例えば、特許文献1参照)。特許文献1記載の表示装置は、スイッチング用トランジスターや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成を有している。そして、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示している。
特許文献1記載の電気泳動表示装置では、画像の白黒を表示するために、画素内に設けられたSRAM(ラッチ回路)に、白黒二値のいずれかを電位(ハイレベル/ローレベル)として記憶する。この場合、表示領域の各画素は、例えば、ゲート線およびデータ線と接続された選択トランジスターと、選択トランジスターと画素電極との間に接続されたラッチ回路とを備えている。画素内のラッチ回路は、画素電極への電位の付与、もしくは画素内の表示素子駆動に十分な能力を持つ最小限のトランジスター素子を用いて構成されるのが通例である。また、画素回路内のフィードバックラッチ素子を省略した構成でなければ、必要とされる高い解像度を実現することが困難であった。
しかしながら、上記の構成を採用する場合、画素回路内の記憶情報をパネル全体にわたって一括でリセットするために、表示領域外のドライバー回路が持つ駆動能力は十分大きくなければならず、一括リセットのためだけにドライバー回路の能力を大きく取らなければならない。このため、通常使用時に不必要な電力を消費するとともに、周辺(額縁)領域にドライバー回路を内蔵する場合にはドライバー回路内のバッファー回路の占める面積が大きくなり、額縁領域が大きくなるために装置の小型化の障害となる。また、仮にドライバー回路のトランジスターサイズを小さくした場合、画素回路の自己フィードバックにより画素回路の状態が安定する効果が強いため、書き込みができない、貫通電流が消費される、等の機器設計上の問題が生じる。
本発明は、上記の課題を解決するためになされたものであって、通常使用時の消費電力の低減と周辺(額縁)領域の小型化が図れるアクティブマトリクス基板、電気泳動表示装置およびその駆動方法、電子機器を提供することを目的とする。
上記の目的を達成するために、本発明のアクティブマトリクス基板は、複数のデータ線と複数のゲート線とが互いに交差して設けられ、記憶素子を含む画素回路がマトリクス状に配置された画素表示部と、前記画素表示部の周辺に位置し、前記データ線に接続されたデータ線駆動回路と前記ゲート線に接続されたゲート線駆動回路とを含む周辺回路部と、を備え、前記周辺回路部に、前記複数のデータ線の各々に接続され、前記データ線駆動回路を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成され、全ての前記画素回路に対して同一電位の画像データを書き込み可能なデータ一括書換回路が設けられたことを特徴とする。
画素表示部内の情報を一括でリセットする場合、従来はデータ線駆動回路が高い駆動能力を持つ必要があったため、データ線駆動回路内のバッファー回路の面積を大きく取る必要があった。これに対して、本発明のアクティブマトリクス基板は、データ線駆動回路を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成されたデータ一括書換回路がデータ線駆動回路とは別に備えられているため、バッファー回路を構成する複数段のインバーターのトランジスターサイズを縮小できるとともに、インバーターの段数を削減できる。このバッファー回路のトランジスターサイズの縮小効果と段数削減効果とが相俟って、データ一括書換回路を新たに備えたとしても、全体として周辺回路部の小型化が図れる。また、データ線駆動回路のバッファー回路が縮小することで通常使用時の消費電力の低減が図れる。
本発明のアクティブマトリクス基板において、前記データ一括書換回路を、前記画素表示部に対して前記データ線駆動回路が位置する側と反対側に配置した構成を採用できる。
この構成によれば、画素表示部の一方の側にデータ線駆動回路、他方の側にデータ一括書換回路が位置することになるため、画素表示部を中心とした両側の額縁部分の幅のバランスが良く、各種の表示装置に用いて好適なものとなる。また、データ線駆動回路、データ一括書換回路と画素表示部とを接続する配線同士の干渉が生じないため、配線層を多層に設計する必要がなく、パターン設計上、製造プロセス上有利である。
この構成によれば、画素表示部の一方の側にデータ線駆動回路、他方の側にデータ一括書換回路が位置することになるため、画素表示部を中心とした両側の額縁部分の幅のバランスが良く、各種の表示装置に用いて好適なものとなる。また、データ線駆動回路、データ一括書換回路と画素表示部とを接続する配線同士の干渉が生じないため、配線層を多層に設計する必要がなく、パターン設計上、製造プロセス上有利である。
本発明のアクティブマトリクス基板において、前記データ一括書換回路を、前記画素表示部に対して前記データ線駆動回路が位置する側と同じ側に配置した構成を採用できる。
この構成によれば、画素表示部に対してデータ線駆動回路が位置する側と反対側の額縁部分の幅を十分に狭くできるので、例えば画素表示部が装置の縁にごく近い位置に配置される電子機器等に用いるのに好適である。
この構成によれば、画素表示部に対してデータ線駆動回路が位置する側と反対側の額縁部分の幅を十分に狭くできるので、例えば画素表示部が装置の縁にごく近い位置に配置される電子機器等に用いるのに好適である。
本発明のアクティブマトリクス基板においては、前記データ一括書換回路を、トライステートバッファー回路によって構成することが望ましい。
この構成によれば、第1の電位(例えばハイレベル)と第2の電位(例えばローレベル)のいずれかを全ての画素回路に対して供給でき、また、リセット時にはデータ一括書換回路を画像表示部から電気的に切断できるので、リセット動作後に書き込むデータに応じて最適な電位を選択できるとともに、低消費電力化が図れる。
この構成によれば、第1の電位(例えばハイレベル)と第2の電位(例えばローレベル)のいずれかを全ての画素回路に対して供給でき、また、リセット時にはデータ一括書換回路を画像表示部から電気的に切断できるので、リセット動作後に書き込むデータに応じて最適な電位を選択できるとともに、低消費電力化が図れる。
本発明のアクティブマトリクス基板において、前記データ一括書換回路を、前記画素回路が形成された基板本体上に作り込む構成を採用できる。
この構成によれば、データ一括書換回路を画素回路等と同時に基板本体上に形成できるため、製造プロセスを複雑化することなく、周辺回路を内蔵したアクティブマトリクス基板を提供できる。
この構成によれば、データ一括書換回路を画素回路等と同時に基板本体上に形成できるため、製造プロセスを複雑化することなく、周辺回路を内蔵したアクティブマトリクス基板を提供できる。
本発明のアクティブマトリクス基板において、前記データ一括書換回路を、前記画素回路が形成された基板本体と別体の回路素子として構成し、前記回路素子を前記基板本体上に実装する構成が採用できる。
この構成によれば、データ一括書換回路を基板本体上に形成する必要がなく、アクティブマトリクス基板の構成を簡略化できる。
この構成によれば、データ一括書換回路を基板本体上に形成する必要がなく、アクティブマトリクス基板の構成を簡略化できる。
本発明の電気泳動表示装置は、上記本発明のアクティブマトリクス基板と、他の基板との間に挟持された電気泳動素子と、を備えたことを特徴とする。
本発明によれば、上記本発明のアクティブマトリクス基板を備えているので、低消費電力で額縁部分が小さい小型の電気泳動表示装置を実現できる。
本発明によれば、上記本発明のアクティブマトリクス基板を備えているので、低消費電力で額縁部分が小さい小型の電気泳動表示装置を実現できる。
本発明の電気泳動表示装置の駆動方法は、複数のデータ線と複数のゲート線とが互いに交差して設けられ、記憶素子を含む画素回路がマトリクス状に配置された画素表示部と、前記画素表示部の周辺に位置し、前記データ線に接続されたデータ線駆動回路と前記ゲート線に接続されたゲート線駆動回路とを含む周辺回路部と、を備えた電気泳動表示装置の駆動方法であって、前記画素回路に画像データを書き込むステップと、前記データ線駆動回路を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成されたデータ一括書換回路を用いて、全ての前記画素回路に対して同一電位の画像データを書き込むステップと、を備えたことを特徴とする。
本発明の電気泳動表示装置の駆動方法によれば、データ線駆動回路のトランジスターよりも駆動能力が大きいトランジスターを有するデータ一括書換回路を用いて全ての前記画素回路に対して同一電位の画像データを書き込むので、従来に比べて消費電力の低減が図れる。
本発明の電子機器は、本発明の電気泳動表示装置を備えたことを特徴とする。
本発明によれば、低消費電力で額縁部分が小さい電気泳動表示部を有する電子機器を実現できる。
本発明によれば、低消費電力で額縁部分が小さい電気泳動表示部を有する電子機器を実現できる。
[第1実施形態]
以下、本発明の第1実施形態について図1〜図6を用いて説明する。
本実施形態の電気泳動表示装置は、データ一括書換回路をデータ線駆動回路と反対側に配置したアクティブマトリクス基板を備えた電気泳動表示装置の構成例である。
図1は、本実施形態の電気泳動表示装置を示す断面図である。図2は、本電気泳動表示装置が有するマイクロカプセルを示す模式図である。図3は、電気泳動素子の動作を説明するための図である。図4は、本電気泳動表示装置を構成するアクティブマトリクス基板の平面図である。図5は、本アクティブマトリクス基板の全体の等価回路図である。図6は、画素回路部分の等価回路図である。
なお、以下の各図面においては各構成要素を見やすくするため、構成要素によっては寸法の縮尺や比率を変えることがある。
以下、本発明の第1実施形態について図1〜図6を用いて説明する。
本実施形態の電気泳動表示装置は、データ一括書換回路をデータ線駆動回路と反対側に配置したアクティブマトリクス基板を備えた電気泳動表示装置の構成例である。
図1は、本実施形態の電気泳動表示装置を示す断面図である。図2は、本電気泳動表示装置が有するマイクロカプセルを示す模式図である。図3は、電気泳動素子の動作を説明するための図である。図4は、本電気泳動表示装置を構成するアクティブマトリクス基板の平面図である。図5は、本アクティブマトリクス基板の全体の等価回路図である。図6は、画素回路部分の等価回路図である。
なお、以下の各図面においては各構成要素を見やすくするため、構成要素によっては寸法の縮尺や比率を変えることがある。
本実施形態の電気泳動表示装置1は、図1に示すように、アクティブマトリクス基板2と対向基板3との間に、複数のマイクロカプセル4を配列した電気泳動素子5が挟持された構成である。画素表示部6において、アクティブマトリクス基板2の電気泳動素子5側には画素10に対応して複数の画素電極7が配列形成されており、電気泳動素子5は接着剤層8を介して画素電極7と接着されている。対向基板3の電気泳動素子5側には複数の画素電極7と対向する共通電極9が全面に形成されており、共通電極9上に電気泳動素子5が設けられている。
アクティブマトリクス基板2は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極7とアクティブマトリクス基板2の基板本体との間には、後述するゲート線、データ線、駆動用トランジスター、ラッチ回路などが形成されている。一方、対向基板3はガラスやプラスチック等からなる基板であり、視認側に配置されるため、透明基板が用いられる。
電気泳動素子5は、予め対向基板3側に形成され、接着剤層8までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層8の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途作製したアクティブマトリクス基板2に対して、離型シートを剥がした電気泳動シートを貼り付けることによって、画素表示部6を形成する。このため、接着剤層8は画素電極7側のみに存在することになる。
マイクロカプセル4は、図2に示すように、例えば50μm程度の粒径を有しており、内部に分散媒12と、複数の白色粒子(電気泳動粒子)13と、複数の黒色粒子(電気泳動粒子)14とを封入した球状体である。マイクロカプセル4は、図1に示したように、共通電極9と画素電極7とで挟持され、1つの画素10内に1個または複数個のマイクロカプセル4が配置される。
マイクロカプセル4の外殻部(壁膜)は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成されている。
分散媒12は、白色粒子13と黒色粒子14とをマイクロカプセル4内に分散させる液体である。分散媒12としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独または混合物として用いることができ、さらに界面活性剤などを配合してもよい。
分散媒12は、白色粒子13と黒色粒子14とをマイクロカプセル4内に分散させる液体である。分散媒12としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独または混合物として用いることができ、さらに界面活性剤などを配合してもよい。
白色粒子13は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子(高分子あるいはコロイド)であり、例えば負の電荷を帯電させたものが用いられる。黒色粒子14は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子あるいはコロイド)であり、例えば正の電荷を帯電させたものが用いられる。
これらの顔料には、必要に応じて、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子14および白色粒子13に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。この構成によれば、画素表示部6に赤色、緑色、青色などを表示することができる。
これらの顔料には、必要に応じて、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子14および白色粒子13に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。この構成によれば、画素表示部6に赤色、緑色、青色などを表示することができる。
本実施形態のアクティブマトリクス基板2は、図4に示すように、矩形状の画素表示部6と、画素表示部6の周囲を取り巻く額縁状の周辺回路部16と、を有している。また、周辺回路部16は、データ線駆動回路17と、ゲート線駆動回路18と、データ一括書換回路19と、外部接続端子20と、を有している。ゲート線駆動回路18は、画素表示部6の一辺(図4において画素表示部6の上下方向に延びる左側の辺)に沿って設けられている。データ線駆動回路17は、画素表示部6のゲート線駆動回路18が設けられた辺と隣接する辺(図4において画素表示部6の左右方向に延びる下側の辺)に沿って設けられている。データ一括書換回路19は、画素表示部6のデータ線駆動回路17が設けられた辺と対向する辺(図4において画素表示部6の左右方向に延びる上側の辺)に沿って設けられている。すなわち、データ線駆動回路17とデータ一括書換回路19とは画素表示部6を挟んで反対側に設けられている。本実施形態の場合、データ線駆動回路17、ゲート線駆動回路18、データ一括書換回路19は全てアクティブマトリクス基板2を構成する基板本体上に、画素表示部6内の画素回路(後述する)と同時に作り込まれている。
画素表示部6は、図5に示すように、複数のデータ線22と複数のゲート線23とが互いに交差して設けられている。隣り合う2本のデータ線22と隣り合う2本のゲート線23とで囲まれた領域が1つの画素10であり、画素表示部6はマトリクス状に配置された複数の画素10で構成されている。各画素10には、駆動用トランジスター25とラッチ回路(記憶素子)26とを含む画素回路27が設けられている。なお、本実施形態では、画素回路27内の駆動用トランジスター25やラッチ回路26を構成するトランジスター、周辺回路部16の各種トランジスターとして、薄膜トランジスター(Thin Film Transistor, 以下、TFTと略記する)を用いている。
より詳細には、図6に示すように、画素10には、駆動用トランジスター25と、ラッチ回路26と、スイッチ回路29と、電気泳動素子5と、画素電極7と、共通電極9とが設けられている。これらの素子を取り囲むように、ゲート線23、データ線22、低電位電源線30、高電位電源線31、第1の制御線32、および第2の制御線33が配置されている。画素10は、ラッチ回路26により画像信号を電位として保持するSRAM(Static Random Access Memory)方式の構成である。
駆動用トランジスター25は、N−MOS(Negative Metal Oxide Semiconductor)トランジスターからなる画素スイッチング素子である。駆動用トランジスター25のゲート端子はゲート線23に接続され、ソース端子はデータ線22に接続され、ドレイン端子はラッチ回路26のデータ入力端子N1に接続されている。
ラッチ回路26のデータ入力端子N1およびデータ出力端子N2は、スイッチ回路29と接続されている。さらに、スイッチ回路29は、画素電極7と接続されるとともに、第1、第2の制御線32,33と接続されている。画素電極7と共通電極9との間に電気泳動素子5が挟持されている。
ラッチ回路26のデータ入力端子N1およびデータ出力端子N2は、スイッチ回路29と接続されている。さらに、スイッチ回路29は、画素電極7と接続されるとともに、第1、第2の制御線32,33と接続されている。画素電極7と共通電極9との間に電気泳動素子5が挟持されている。
ラッチ回路26は、転送インバーター35tと帰還インバーター35fとを備えている。転送インバーター35tおよび帰還インバーター35fはいずれもC−MOSインバーターである。転送インバーター35tと帰還インバーター35fとは、互いの入力端子に他方の出力端子が接続されたループ構造をなしている。それぞれのインバーターには、高電位電源端子PHを介して接続された高電位電源線36と、低電位電源端子PLを介して接続された低電位電源線30とから電源電圧が供給される。
転送インバーター35tは、それぞれのドレイン端子をデータ出力端子N2に接続されたP−MOS(Positive Metal Oxide Semiconductor)トランジスター37とN−MOSトランジスター38とを有している。P−MOSトランジスター37のソース端子は高電位電源端子PHに接続され、N−MOSトランジスター38のソース端子は低電位電源端子PLに接続されている。P−MOSトランジスター37およびN−MOSトランジスター38のゲート端子(転送インバーター35tの入力端子)は、データ入力端子N1(帰還インバーター35fの出力端子)と接続されている。
帰還インバーター35fは、それぞれのドレイン端子をデータ入力端子N1に接続されたP−MOSトランジスター39とN−MOSトランジスター40とを有している。P−MOSトランジスター39およびN−MOSトランジスター40のゲート端子(帰還インバーター35fの入力端子)は、データ出力端子N2(転送インバーター35tの出力端子)と接続されている。
上記構成のラッチ回路26において、ハイレベル(H)の画像信号(画素データ「1」)が記憶されると、ラッチ回路26のデータ出力端子N2からローレベル(L)の信号が出力される。一方、ラッチ回路26にローレベル(L)の画像信号(画素データ「0」)が記憶されると、データ出力端子N2からハイレベル(H)の信号が出力される。
スイッチ回路29は、第1のトランスミッションゲートTG1と、第2のトランスミッションゲートTG2とを備えて構成されている。第1のトランスミッションゲートTG1は、P−MOSトランジスター41とN−MOSトランジスター42とからなる。P−MOSトランジスター41およびN−MOSトランジスター42のソース端子は第1の制御線32に接続され、P−MOSトランジスター41およびN−MOSトランジスター42のドレイン端子は画素電極7に接続されている。また、P−MOSトランジスター41のゲート端子は、ラッチ回路26のデータ入力端子N1(駆動用トランジスター25のドレイン端子)に接続され、N−MOSトランジスター42のゲート端子は、ラッチ回路26のデータ出力端子N2に接続されている。
第2のトランスミッションゲートTG2は、P−MOSトランジスター43とN−MOSトランジスター44とからなる。P−MOSトランジスター43およびN−MOSトランジスター44のソース端子は第2の制御線33に接続され、P−MOSトランジスター43およびN−MOSトランジスター44のドレイン端子は、画素電極7に接続されている。また、P−MOSトランジスター43のゲート端子は、ラッチ回路26のデータ出力端子N2に接続され、N−MOSトランジスター44のゲート端子は、ラッチ回路26のデータ入力端子N1に接続されている。
ここで、ラッチ回路26にローレベル(L)の画像信号(画素データ「0」)が記憶され、データ出力端子N2からハイレベル(H)の信号が出力された場合、第1のトランスミッションゲートTG1がオン状態となり、第1の制御線32を介して供給される電位S1が画素電極7に入力され、画像データが書き込まれる。
一方、ラッチ回路26にハイレベル(H)の画像信号(画素データ「1」)が記憶され、データ出力端子N2からローレベル(L)の信号が出力された場合、第2のトランスミッションゲートTG2がオン状態となり、第2の制御線33を介して供給される電位S2が画素電極7に入力され、画像データが書き込まれる。
一方、ラッチ回路26にハイレベル(H)の画像信号(画素データ「1」)が記憶され、データ出力端子N2からローレベル(L)の信号が出力された場合、第2のトランスミッションゲートTG2がオン状態となり、第2の制御線33を介して供給される電位S2が画素電極7に入力され、画像データが書き込まれる。
画素電極7は、Al(アルミニウム)などにより形成され、電気泳動素子5に電圧を印加する電極である。共通電極9は、画素電極7とともに電気泳動素子5に電圧を印加する電極であり、MgAg(マグネシウム銀)、ITO(インジウム・スズ酸化物)、IZO(インジウム・亜鉛酸化物)などから形成された透明電極である。共通電極9には、共通電極配線(図示略)を介して共通電極電位Vcomが供給される。電気泳動素子5は、画素電極7と共通電極9との電位差によって生じる電界により画像を表示させる。
図5に戻って、データ線駆動回路17は、シフトレジスター46と、バッファー回路(図示略)と、画像データ送出動作のオン/オフを切り換えるスイッチ47と、を備えている。データ一括書換回路19は、各データ線22に接続されたトライステートバッファー回路48を備えている。トライステートバッファー回路48は、P−MOSトランジスター49とN−MOSトランジスター50とから構成されている。P−MOSトランジスター49のゲートに対してリセット信号RSTHを供給する第1のリセット電源線51と、N−MOSトランジスター50のゲートに対してリセット信号RSTLを供給する第2のリセット電源線52と、を備えている。P−MOSトランジスター49のソースは、高電位リセット電源に接続されており、N−MOSトランジスター50のソースは、低電位リセット電源(電位VL)に接続されている。高電位リセット電源は、ハイレベル(H)の画像信号に相当する電位に固定されており、低電位リセット電源は、ローレベル(L)の画像信号に相当する電位に固定されている。P−MOSトランジスター49のドレインおよびN−MOSトランジスター50のドレインは、データ線22に接続されている。
また、データ一括書換回路19内のトライステートバッファー回路48を構成するP−MOS、N−MOSトランジスター49,50は、データ線駆動回路17内のバッファー回路を構成するトランジスターよりも駆動能力が高いものである。具体的には、トライステートバッファー回路48のP−MOS、N−MOSトランジスター49,50は、データ線駆動回路17内のバッファー回路のトランジスターよりもゲート幅が大きく設定されている。なお、ゲート長は同一である。
ここで、図3を用いて、電気泳動素子5の表示動作について説明する。
図3(a)は、画素10を白表示する場合、図3(b)は、画素10を黒表示する場合をそれぞれ示している。
電気泳動表示装置1では、駆動用トランジスター25を介してラッチ回路26のデータ入力端子N1に画像信号を入力することでラッチ回路26に画像信号を電位として記憶させる。これにより、ラッチ回路26のデータ入力端子N1およびデータ出力端子N2から出力される電位に基づいて動作するスイッチ回路29によって、第1の制御線32または第2の制御線33と画素電極7とが接続される。その結果、画素電極7に画像信号に対応する電位が入力され、図5に示すように、画素電極7と共通電極9との電位差に基づいて画素10が黒表示または白表示される。
図3(a)は、画素10を白表示する場合、図3(b)は、画素10を黒表示する場合をそれぞれ示している。
電気泳動表示装置1では、駆動用トランジスター25を介してラッチ回路26のデータ入力端子N1に画像信号を入力することでラッチ回路26に画像信号を電位として記憶させる。これにより、ラッチ回路26のデータ入力端子N1およびデータ出力端子N2から出力される電位に基づいて動作するスイッチ回路29によって、第1の制御線32または第2の制御線33と画素電極7とが接続される。その結果、画素電極7に画像信号に対応する電位が入力され、図5に示すように、画素電極7と共通電極9との電位差に基づいて画素10が黒表示または白表示される。
図5(a)に示す白表示の場合には、共通電極9が相対的に高電位、画素電極7が相対的に低電位に保持される。これにより、負に帯電した白色粒子13が共通電極9に引き寄せられる一方、正に帯電した黒色粒子14が画素電極7に引き寄せられる。その結果、視認側となる共通電極9側からこの画素を見ると、白色(W)が認識される。
図5(b)に示す黒表示の場合、共通電極9が相対的に低電位、画素電極7が相対的に高電位に保持される。これにより、正に帯電した黒色粒子14が共通電極9に引き寄せられる一方、負に帯電した白色粒子13が画素電極7に引き寄せられる。その結果、共通電極9側からこの画素を見ると、黒色(B)が認識される。
図5(b)に示す黒表示の場合、共通電極9が相対的に低電位、画素電極7が相対的に高電位に保持される。これにより、正に帯電した黒色粒子14が共通電極9に引き寄せられる一方、負に帯電した白色粒子13が画素電極7に引き寄せられる。その結果、共通電極9側からこの画素を見ると、黒色(B)が認識される。
このようにして画像データを書き込んで画像を表示した後に画像を消去する場合、もしくは、使用開始時に全ての画素回路27の画像データを一旦リセットする場合には、全ての画素回路27に対して同一電位の画像信号、すなわち高電位リセット電源のハイレベル(H)の電位、低電位リセット電源のローレベル(L)の電位のいずれか一方の信号を書き込む。この場合、例えば、第1のリセット電源線51を通じてデータ一括書換回路19のトライステートバッファー回路48のP−MOSトランジスター49にローレベルのリセット信号RSTHを供給すると、P−MOSトランジスター49がオン状態となり、各画素回路27の駆動用トランジスター25のゲートをオン状態とすることによりハイレベル(H)の信号が全ての画素回路27に書き込まれる。逆に、第2のリセット電源線52を通じてトライステートバッファー回路48のN−MOSトランジスター50にハイレベルのリセット信号RSTLを供給すると、N−MOSトランジスター50がオン状態となり、各画素回路27の駆動用トランジスター25のゲートをオン状態とすることによりローレベル(L)の信号が全ての画素回路27に書き込まれる。
ここで、リセット動作を行う際に全画素回路27にハイレベル(H)の信号を書き込むか、ローレベル(L)の信号を書き込むかは、次に表示する画像信号を解析した結果に応じて判断することが望ましい。例えば、次に表示する画像信号を解析した結果、「黒」の画像データが50%以上であればハイレベルの信号を書き込むことが望ましく、「白」の画像データが50%以上であればローレベルの信号を書き込むことが望ましい。このようにすると、画像データを書き込む際に画像データの更新を行う画素の割合が少なくなるため、画像書き込みに要する消費電力を低減できる。
また、通常動作時にはトライステートバッファー回路48のP−MOSトランジスター49のゲートにハイレベルの信号を供給し、N−MOSトランジスター50のゲートにローレベルの信号を供給する。これにより、P−MOSトランジスター49、N−MOSトランジスター50はともにオフ状態となり、データ一括書換回路19は画素表示部6から電気的に切断された状態となる。
本実施形態の電気泳動表示装置1においては、データ線駆動回路17を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成されたデータ一括書換回路19が備えられているため、データ線駆動回路17のバッファー回路を構成する複数段のインバーターのトランジスターサイズを縮小できるとともに、インバーターの段数を削減できる。このバッファー回路のトランジスターサイズの縮小効果と段数削減効果とが相俟って、データ一括書換回路19を新たに備えたとしても、全体として周辺回路部16の小型化が図れる。また、データ線駆動回路17のバッファー回路が縮小することで通常使用時の消費電力の低減が図れる。
例えば、トランジスターのゲート幅をW[μm]、ゲート長をL[μm]とし、ゲート線の本数を200本とし、従来の電気泳動表示装置において、画素回路を構成するトランジスターのW/Lを3/5、データ線駆動回路のバッファー回路を構成するトランジスターのW/Lを900/5と仮定する。これに対して、本実施形態の電気泳動表示装置1の場合、画素回路27を構成するトランジスターのW/Lは3/5で変わらないが、データ線駆動回路17のバッファー回路を構成するトランジスターは一括リセットに要する大きな駆動能力が要らなくなるため、このトランジスターのW/Lは30/5程度(従来の1/30程度)で済む。一方、データ一括書換回路19のトライステートバッファー回路48を構成するトランジスターのW/Lは900/5が必要となり、この分は従来に比べて増えてしまう。
しかしながら、本実施形態の電気泳動表示装置1の場合、データ一括書換回路19の占有面積が増えてもトライステートバッファー回路48は1段のインバーターで済むのに対し、データ線駆動回路17のバッファー回路を構成するインバーターは1段ごとにゲート幅を2.7倍程度に大きくするのが通例であるから、データ線駆動回路19のバッファー回路を構成するトランジスターのW/Lが従来の1/30に縮小したことでバッファー回路を構成するインバーターの少なくとも2段分が削減できたことになる。したがって、本実施形態の電気泳動表示装置1は、従来の装置に比べて、データ一括書換回路19による占有面積の増加分よりもデータ線駆動回路17のバッファー回路による占有面積の減少分の方が大きく、結果として周辺回路部16の小型化が図れ、装置の小型化が図れる。また、上記の例では通常使用時(データ書き込み時)の消費電力が従来の1/30程度に低減できる。
また、データ線駆動回路17とデータ一括書換回路19とを画素表示部6を挟んで反対側に配置したため、画素表示部6を中心とした両側の額縁部分の幅のバランスが良く、各種の表示装置に用いて好適なものとなる。また、データ線駆動回路17やデータ一括書換回路19と画素表示部6とを接続する配線同士の干渉が生じないため、配線層を多層に設計する必要がなく、パターン設計上、製造プロセス上有利である。
なお、上記においては、トライステートバッファー回路48のP−MOSトランジスター49のソースを高電位リセット電源に接続し、N−MOSトランジスター50のソースを低電位リセット電源に接続しているが、これに代えて、P−MOSトランジスター49のソースを第1のリセット電源線51に接続し、N−MOSトランジスター50のソースを第2のリセット電源52に接続してもよい(すなわち、P−MOSトランジスター49及びN−MOSトランジスター50をダイオード接続としてもよい)。このような構成によれば、高電位リセット電源及び低電位リセット電源を省略することができる。この場合には、例えば、第1のリセット電源線51を通じてデータ一括書換回路19のトライステートバッファー回路48のP−MOSトランジスター49にローレベルのリセット信号RSTHを供給すると、P−MOSトランジスター49がオン状態となり、各画素回路27の駆動用トランジスター25のゲートをオン状態とすることによりローレベルのリセット信号RSTHが全ての画素回路27に書き込まれる。逆に、第2のリセット電源線52を通じてトライステートバッファー回路48のN−MOSトランジスター50にハイレベルのリセット信号RSTLを供給すると、N−MOSトランジスター50がオン状態となり、各画素回路27の駆動用トランジスター25のゲートをオン状態とすることによりハイレベルのリセット信号RSTLが全ての画素回路27に書き込まれる。このような構成によっても、リセット動作を行うことができる。
[第2実施形態]
以下、本発明の第2実施形態について図7を用いて説明する。
本実施形態の電気泳動表示装置の基本構成は第1実施形態と同様であり、アクティブマトリクス基板におけるデータ一括書換回路の位置が第1実施形態と異なるのみである。
図7は、本実施形態の電気泳動表示装置におけるアクティブマトリクス基板の平面図である。図7において図1と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
以下、本発明の第2実施形態について図7を用いて説明する。
本実施形態の電気泳動表示装置の基本構成は第1実施形態と同様であり、アクティブマトリクス基板におけるデータ一括書換回路の位置が第1実施形態と異なるのみである。
図7は、本実施形態の電気泳動表示装置におけるアクティブマトリクス基板の平面図である。図7において図1と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
本実施形態のアクティブマトリクス基板60は、図7に示すように、データ一括書換回路19が、画素表示部6に対してデータ線駆動回路17が位置する側と同じ側であって、データ線駆動回路17の外側に配置されている。本構成の場合、データ線駆動回路17やデータ一括書換回路19と画素表示部6とを接続する配線間の短絡を防止するため、配線同士が交差する箇所では配線層を多層にして3次元的に交差させる必要がある。
本実施形態の電気泳動表示装置においても、周辺回路部の小型化が図れる、通常使用時の消費電力の低減が図れる、といった第1実施形態と同様の効果が得られる。さらに本実施形態の場合、画素表示部6に対してデータ線駆動回路17やデータ一括書換回路19が位置する側と反対側の額縁部分の幅を十分に狭くできるので、画素表示部6が装置の縁にごく近い位置に配置される電子機器等に用いるのに好適である。
なお、上記実施形態では、画素回路としてラッチ回路26とスイッチ回路29とを備え、全部で9個のトランジスターを用いた例を示したが、この構成に代えて、図8に示すように、ラッチ回路26のみを備え、全部で5個のトランジスターを用いた画素回路を用いても良い。
[電子機器]
次に、上記実施形態の電気泳動表示装置を、電子機器に適用した場合について説明する。
図9は電子ペーパー1100の構成を示す斜視図である。電子ペーパー1100は、上記各実施形態の電気泳動表示装置100を表示領域1101に備えている。電子ペーパー1100は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体1102を備えて構成されている。
次に、上記実施形態の電気泳動表示装置を、電子機器に適用した場合について説明する。
図9は電子ペーパー1100の構成を示す斜視図である。電子ペーパー1100は、上記各実施形態の電気泳動表示装置100を表示領域1101に備えている。電子ペーパー1100は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体1102を備えて構成されている。
上記の電子ペーパー1100によれば、表示部に上記実施形態に係る電気泳動表示装置100が採用されているので、省電力性に優れ、小型の表示部を備える電子機器を提供できる。
図9に示した電子機器は、本発明に係る電子機器の一例を示すものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
図9に示した電子機器は、本発明に係る電子機器の一例を示すものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施形態では、データ一括書換回路をアクティブマトリクス基板上に作り込む例を挙げたが、この回路をアクティブマトリクス基板本体と別体の回路素子として作製し、回路素子を基板本体上に実装する構成を採用してもよい。この構成によれば、データ一括書換回路を基板本体上に形成する必要がなくなり、アクティブマトリクス基板の構成を簡略化できる。
1…電気泳動表示装置、2,60…アクティブマトリクス基板、3…対向基板、5…電気泳動素子、6…画素表示部、16…周辺回路部、17…データ線駆動回路、18…ゲート線駆動回路、19…データ一括書換回路、22…データ線、23…ゲート線、26…ラッチ回路(記憶素子)、27…画素回路、48…トライステートバッファー回路、1100…電子ペーパー(電子機器)。
Claims (9)
- 複数のデータ線と複数のゲート線とが互いに交差して設けられ、記憶素子を含む画素回路がマトリクス状に配置された画素表示部と、
前記画素表示部の周辺に位置し、前記データ線に接続されたデータ線駆動回路と前記ゲート線に接続されたゲート線駆動回路とを含む周辺回路部と、を備え、
前記周辺回路部に、前記複数のデータ線の各々に接続され、前記データ線駆動回路を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成され、全ての前記画素回路に対して同一電位の画像データを書き込み可能なデータ一括書換回路が設けられたことを特徴とするアクティブマトリクス基板。 - 前記データ一括書換回路が、前記画素表示部に対して前記データ線駆動回路が位置する側と反対側に配置されたことを特徴とする請求項1に記載のアクティブマトリクス基板。
- 前記データ一括書換回路が、前記画素表示部に対して前記データ線駆動回路が位置する側と同じ側に配置されたことを特徴とする請求項1に記載のアクティブマトリクス基板。
- 前記データ一括書換回路が、トライステートバッファー回路によって構成されていることを特徴とする請求項1ないし3のいずれか一項に記載のアクティブマトリクス基板。
- 前記データ一括書換回路が、前記画素回路が形成された基板本体上に作り込まれたことを特徴とする請求項1ないし4のいずれか一項に記載のアクティブマトリクス基板。
- 前記データ一括書換回路が、前記画素回路が形成された基板本体と別体の回路素子として構成され、前記回路素子が前記基板本体上に実装されたことを特徴とする請求項1ないし4のいずれか一項に記載のアクティブマトリクス基板。
- 請求項1ないし6のいずれか一項に記載のアクティブマトリクス基板と、他の基板との間に挟持された電気泳動素子と、を備えたことを特徴とする電気泳動表示装置。
- 複数のデータ線と複数のゲート線とが互いに交差して設けられ、記憶素子を含む画素回路がマトリクス状に配置された画素表示部と、前記画素表示部の周辺に位置し、前記データ線に接続されたデータ線駆動回路と前記ゲート線に接続されたゲート線駆動回路とを含む周辺回路部と、を備えた電気泳動表示装置の駆動方法であって、
前記画素回路に画像データを書き込むステップと、
前記データ線駆動回路を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成されたデータ一括書換回路を用いて、全ての前記画素回路に対して同一電位の画像データを書き込むステップと、を備えたことを特徴とする電気泳動表示装置の駆動方法。 - 請求項7に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
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