JP2005057167A - 半導体装置およびその作製方法 - Google Patents

Abstract

【課題】 安価で低抵抗なゲート電極材料を使用した半導体装置およびその作製方法を提供する。
【解決手段】 基板１上の駆動回路部に半導体層４を形成すると共に基板１上の画素部に半導体層６を形成し、半導体層４，６上にゲート絶縁膜７を形成し、Ｎ型不純物を導入して半導体層４，６にソースおよびドレイン領域２２〜２６を形成し、半導体層上にゲート絶縁膜７を介して第１ゲート電極１２，１４を形成し、Ｎ型不純物を導入して半導体層にＬＤＤ領域３０，３１，３４〜３７を形成し、第１ゲート電極およびゲート絶縁膜の上に絶縁膜４７を形成し、高温で熱処理を行い、ソース、ドレイン領域およびＬＤＤ領域の不純物を活性化させ、駆動回路部の絶縁膜４７上に第２ゲート電極４８ａを形成する。第２ゲート電極は駆動回路部の第１ゲート電極１２およびＬＤＤ領域３０，３１を覆うように形成される。
【選択図】 図４

Description

本発明は、半導体装置およびその作製方法に係わり、特に液晶表示装置、有機ＥＬ表示装置等に用いられる薄膜トランジスタおよびその作製方法に関する。

近年、液晶表示装置には、高いコントラストを有し、画素数が制約されないなどの利点があるアクティブマトリクス型表示装置が用いられている（特開２００１−２９０１７１号公報参照）。このアクティブマトリクス型表示装置に用いられるアクティブマトリクス基板においては、絶縁性基板上にマトリクス状に配した画素電極が、薄膜トランジスタ（ＴＦＴ）などのアクティブ素子を用いて独立駆動される。特に、結晶性珪素膜（ポリシリコン膜）を活性層にしたＴＦＴは電界効果移動度が高いことから、いろいろな機能回路を形成することが可能である。

機能回路を形成するために要求されるトランジスタ特性としては、高電流駆動力、低オフリーク電流特性および長期信頼性の確保等がある。長期信頼性の中でトランジスタ構造が大きく影響するものとしてはホットキャリア劣化特性がある。Ｎチャネル型ＴＦＴのシングルドレイン構造は電流駆動力も大きく、また単純な構造であるため、プロセスの工程数が少なく低コストで製造できるが、ホットキャリア劣化耐性が悪いため、数ボルトの低電圧駆動にしか適用できない。また、オフリーク電流が高いといった問題もある。

これに対し、ＬＤＤ(lightly doped drain)構造はホットキャリア劣化耐性を強くでき、またオフリーク電流も低減できるといった特徴を有している。しかし、ホットキャリア劣化耐性を強くするにはドレイン側の低濃度領域（ＬＤＤ領域）の不純物濃度を低濃度に設定する必要があり、電流駆動力が非常に低下する。また、電流駆動力を増大させるためにＬＤＤ領域の不純物濃度を増大させるとホットキャリア劣化耐性が弱くなるという問題を有している。

これらの問題を解決するための構造としてゲートオーバーラップＬＤＤ構造（ＧＯＬＤ構造）が知られている（特開２００１−２１０８３３号公報参照）。ＧＯＬＤ構造は高電流駆動力で、かつホットキャリア劣化耐性に非常に優れた特徴を有している。しかし、ＧＯＬＤ構造は、ＬＤＤ構造に比べるとオフリーク電流が大きく、画素信号を保持する必要がある液晶表示装置や有機ＥＬ表示装置の画素スイッチング素子としては好ましくない。また、ＧＯＬＤ構造はゲート電極とドレイン電極の重なり容量が大きいため、画素スイッチング素子に使用した場合、ゲート電極の電圧変動による画素信号の変動が問題となる。このように各トランジスタ構造は、それぞれ長所および短所を有しているため、１種類のトランジスタ構造で全ての要求を満足することはできない。そこで、プロセスは複雑になるが、いくつかのトランジスタ構造を組み合わせて所望の回路特性およびパネル表示特性を得るという試みも行われている。

特開２００１−２９０１７１号公報（９〜１０頁、図５） 特開２００１−２１０８３３号公報（４〜５頁、図２）

前述したように従来の各トランジスタ構造では、長所および短所を有しているため、１種類のトランジスタ構造で全ての要求を満足することはできない。従って、いくつかのトランジスタ構造を組み合わせて所望の回路特性およびパネル表示特性を得ることも考えられる。しかし、複数のトランジスタ構造を組み合わせるとプロセスが複雑になり、マスク枚数や装置間の搬出入回数が増加して効率が悪くなる。

また、従来の薄膜トランジスタの作製方法では、ゲート電極をマスクとしてソースおよびドレイン領域に高濃度の不純物をイオン注入した後、不純物を活性化するための高温の熱処理を行う必要がある。このため、ゲート電極材料として耐熱性に優れた材料しか使用することができず、安価で低抵抗なＡｌまたはＡｌ合金はゲート電極材料として使用することができなかった。しかし、回路の高速駆動および画素表示装置の大型化に伴い、ゲート電極配線抵抗による信号の遅延および電圧降下が問題となってくるため、ゲート電極材料として安価で低抵抗なＡｌまたはＡｌ合金を使用することが求められている。

本発明は上記のような事情を考慮してなされたものであり、その目的は、マスク枚数の低減および装置間の搬出入回数の低減を図ることによりタクトの高効率化を図って製造コストを低減できる半導体装置およびその作製方法を提供することにある。また、本発明の他の目的は、安価で低抵抗なゲート電極材料を使用した半導体装置およびその作製方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に第１絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記第１絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

上記半導体装置の作製方法によれば、ソース領域、ドレイン領域およびＬＤＤ領域の不純物を活性化させるための熱処理を行った後に第２ゲート電極を形成しているため、第２ゲート電極の材料として低抵抗で安価なものを使用することができる。また、工程数の増大を抑制しつつ、駆動回路部にゲートオーバーラップＬＤＤ構造の薄膜トランジスタを形成することができ、画素部にＬＤＤ構造の薄膜トランジスタを形成することができる。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１の半導体層上に前記ゲート絶縁膜を介して２つの第１ゲート電極を形成すると共に、前記第２の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に第１絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の少なくとも１つの第１ゲート電極上に前記第１絶縁膜を介して第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記少なくとも１つの第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１導電型の第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれに第１導電型のソース領域およびドレイン領域を形成する工程と、
前記第１の半導体層上に前記ゲート絶縁膜を介して２つの第１ゲート電極を形成すると共に、前記第２の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１導電型の第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１の半導体層に第２導電型の不純物を導入することにより、前記第１の半導体層に第２導電型のソース領域およびドレイン領域を形成する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に第１絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の少なくとも１つの第１ゲート電極上に前記第１絶縁膜を介して第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記少なくとも１つの第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

また、本発明に係る半導体装置の作製方法においては、前記第２ゲート電極を形成する工程の後に、前記第２ゲート電極上に第２絶縁膜を形成する工程と、該第２絶縁膜及び前記第１絶縁膜に、前記駆動回路部の前記第１ゲート電極および前記第２ゲート電極それぞれの上に位置する接続孔を形成する工程と、該接続孔内および前記第２絶縁膜上に導電膜を形成することにより、前記第１ゲート電極と前記第２ゲート電極を電気的に接続する工程と、をさらに具備することを特徴とする。
尚、前記接続孔は単数でも複数でも良いが、１回の加工工程で接続孔を形成すればよい。これにより、接続孔の開孔の加工回数を削減でき、工程の短縮化を図ることができる。
また、本発明に係る半導体装置の作製方法においては、前記第２ゲート電極を形成する工程の後に、前記第２ゲート電極上に第２絶縁膜を形成する工程と、該第２絶縁膜及び前記第１絶縁膜に、前記駆動回路部の前記第１ゲート電極上且つ前記第２ゲート電極上に位置する接続孔を形成する工程と、該接続孔内および前記第２絶縁膜上に導電膜を形成することにより、前記第１ゲート電極と前記第２ゲート電極を電気的に接続する工程と、をさらに具備することを特徴とする。
また、本発明に係る半導体装置の作製方法においては、前記第１絶縁膜がＳｉＯＮ膜とＳｉＮ膜とを積層した多層膜であることも可能である。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極を形成すると共に前記第２の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極および第１容量電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層にソース領域およびドレイン領域を形成すると共に前記第２の半導体層にソース領域、ドレイン領域および第１容量電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記ゲート絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成すると共に前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜の上に第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層にソース領域およびドレイン領域を形成すると共に前記第２の半導体層にソース領域、ドレイン領域および第１容量電極を形成する工程と、
前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記ゲート絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層上の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層上の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成すると共に、前記第２の半導体層および前記第３の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記第１の半導体層の上方の少なくとも１つの第１ゲート電極および前記第２の半導体層の上方の前記第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成すると共に、前記第１の半導体層および前記第３の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記第１の半導体層の上方の前記第１ゲート電極および前記第２の半導体層の上方の少なくとも１つの第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成すると共に前記第３の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層上の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層上の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成し、前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成すると共に、前記第３の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記第１の半導体層の上方の少なくとも１つの第１ゲート電極および前記第２の半導体層の上方の前記第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成すると共に、前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成し、前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成すると共に、前記第３の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記２つの第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記第１の半導体層の上方の前記第１ゲート電極および前記第２の半導体層の上方の少なくとも１つの第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成すると共に、前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する第１導電膜を形成する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第１導電膜を前記第１および第２の半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記第１および第２の半導体層のチャネル領域の上方に残すように加工することにより、前記ゲート絶縁膜上に該第１導電膜および該第２導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成し、前記第１ゲート電極の第２導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に第３導電膜を形成する工程と、
前記第３導電膜上に、前記第１の半導体層のチャネル領域およびＬＤＤ領域の上方を覆うようにレジストマスクを形成する工程と、
前記レジストマスクおよび前記第１ゲート電極の第２導電膜をマスクとして前記第３導電膜および前記第１導電膜をエッチングすることにより、前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜の上に該第３導電膜からなる第２ゲート電極を形成すると共に前記画素部の前記第２の半導体層のＬＤＤ領域の上方に存在する第１導電膜を除去する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極の少なくとも一部および前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

上記半導体装置の作製方法によれば、第１導電膜を半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ第２導電膜を半導体層のチャネル領域の上方に残すように加工し、ソース領域およびドレイン領域に第１不純物を導入する際は第１ゲート電極をマスクとし、ＬＤＤ領域に第２不純物第を導入する際は第１ゲート電極の第２導電膜をマスクとする。このため、マスク枚数の削減および装置間の搬出入回数の低減が可能となり、タクトの高効率化が可能となる。また、レジストマスクおよび第１ゲート電極の第２導電膜をマスクとして第３導電膜および第１導電膜をエッチングすることにより、駆動回路部の第１ゲート電極およびゲート絶縁膜の上に該第３導電膜からなる第２ゲート電極を形成すると共に画素部の第２の半導体層のＬＤＤ領域の上方に存在する第１導電膜を除去する。このように第３導電膜のエッチング加工と第１導電膜のエッチング加工を同一工程で行うことにより、別々の工程で行う場合に比べてマスク数を削減することができ、エッチング装置への搬出入回数を減らすことができる。また、ソース領域、ドレイン領域およびＬＤＤ領域の不純物を活性化させるための熱処理を行った後に第２ゲート電極を形成しているため、第２ゲート電極の材料として低抵抗で安価なものを使用することができる。また、工程数の増大を抑制しつつ、駆動回路部にゲートオーバーラップＬＤＤ構造の薄膜トランジスタを形成することができ、画素部にＬＤＤ構造の薄膜トランジスタを形成することができる。

本発明に係る半導体装置の作製方法は、基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する第１導電膜を形成する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工することにより、前記ゲート絶縁膜上に該第１導電膜および該第２導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成し、前記第１ゲート電極の第２導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜上に、前記第１の半導体層のチャネル領域およびＬＤＤ領域の上方を覆うようにレジストマスクを形成する工程と、
前記レジストマスクおよび前記第１ゲート電極の第２導電膜をマスクとして前記第３導電膜、前記絶縁膜および前記第１導電膜をエッチングすることにより、前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜の上に前記絶縁膜を介して該第３導電膜からなる第２ゲート電極を形成すると共に前記画素部の前記第２の半導体層のＬＤＤ領域の上方に存在する第１導電膜を除去する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極の少なくとも一部および前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする。

また、本発明に係る半導体装置の作製方法において、前記絶縁膜がＳｉＯＮ膜とＳｉＮ膜とを積層した多層膜であることも可能である。
また、本発明に係る半導体装置の作製方法において、前記第２ゲート電極はＡｌまたはＡｌ合金からなる膜で形成されていることが好ましい。
尚、ＡｌまたはＡｌ合金は安価で低抵抗な材料である。

本発明に係る半導体装置の作製方法は、基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工する工程と、
前記第１導電膜および前記第２導電膜をマスクとして前記半導体層に第１不純物を導入することにより、前記半導体層にソース領域およびドレイン領域を形成し、前記第２導電膜をマスクとして前記半導体層に第２不純物を導入することにより、前記半導体層にＬＤＤ領域を形成する工程と、
前記第１導電膜を前記半導体層のチャネル領域の上方に残すように加工することにより、前記第１導電膜および前記第２導電膜からなるゲート電極を形成する工程と、
を具備することを特徴とする。

上記半導体装置の作製方法によれば、第１導電膜を半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ第２導電膜を半導体層のチャネル領域の上方に残すように加工し、ソース領域およびドレイン領域に第１不純物を導入する際は第１導電膜および第２導電膜をマスクとし、ＬＤＤ領域に第２不純物第を導入する際は第２導電膜をマスクとする。このため、マスク枚数の削減および装置間の搬出入回数の低減が可能となり、タクトの高効率化が可能となる。

本発明に係る半導体装置の作製方法は、基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工する工程と、
前記第１導電膜および前記第２導電膜をマスクとして前記半導体層に第１不純物を導入することにより、前記半導体層にソース領域およびドレイン領域を形成し、前記第２導電膜をマスクとして前記半導体層に第２不純物を導入することにより、前記半導体層にＬＤＤ領域を形成する工程と、
前記第２導電膜をマスクとして前記第１導電膜を後退させながらテーパー状にエッチングすると共に前記ゲート絶縁膜をエッチングすることにより、前記第１導電膜および前記第２導電膜からなる第１ゲート電極を形成すると共に前記ＬＤＤ領域上に位置する該ゲート絶縁膜に段差部を形成する工程と、
を具備することを特徴とする。

上記半導体装置の作製方法によれば、ＬＤＤ領域上に位置するゲート絶縁膜に段差部を形成しているため、ＬＤＤ領域上のゲート絶縁膜の膜厚を段階的に変えることができる。その結果、ＬＤＤ領域内での電界強度変化を緩やかにする効果（電界緩和効果）を得ることができる。

また、本発明に係る半導体装置の作製方法においては、前記段差部を形成する工程の後に、前記第１ゲート電極の少なくとも一部および前記ドレイン領域側の前記ＬＤＤ領域の少なくとも一部を覆うように第２ゲート電極を形成する工程をさらに具備することも可能である。

本発明に係る半導体装置は、基板上に配置された駆動回路部と、
前記駆動回路部に形成された第１の薄膜トランジスタと、
前記基板上に配置された画素部と、
前記画素部に形成された第２の薄膜トランジスタと、
を具備する半導体装置であって、
前記第１の薄膜トランジスタは、ソース領域およびドレイン領域と、少なくとも前記ドレイン領域側に形成されたＬＤＤ領域と、チャネル領域上にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第１絶縁膜を介して形成され、前記第１ゲート電極と電気的に接続され、前記ＬＤＤ領域の少なくとも一部を覆うように配置された第２ゲート電極と、を有するものであり、
前記第２の薄膜トランジスタは、ソース領域およびドレイン領域と、少なくとも前記ドレイン領域側に形成されたＬＤＤ領域と、チャネル領域上にゲート絶縁膜を介して形成された第１ゲート電極と、を有するものであることを特徴とする。
また、本発明に係る半導体装置においては、前記第１絶縁膜がＳｉＯＮ膜とＳｉＮ膜とを積層した多層膜であることも可能である。

本発明に係る半導体装置は、基板上に配置された駆動回路部と、
前記駆動回路部に形成された第１の薄膜トランジスタと、
前記基板上に配置された画素部と、
前記画素部に形成された第２の薄膜トランジスタと、
を具備する半導体装置であって、
前記第１の薄膜トランジスタは、ソース領域およびドレイン領域と、少なくとも前記ドレイン領域側に形成されたＬＤＤ領域と、前記ＬＤＤ領域およびチャネル領域の上にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に形成され、前記第１ゲート電極の少なくとも一部および前記ＬＤＤ領域の少なくとも一部を覆うように配置された第２ゲート電極と、を有するものであり、
前記第２の薄膜トランジスタは、ソース領域およびドレイン領域と、少なくとも前記ドレイン領域側に形成されたＬＤＤ領域と、チャネル領域上にゲート絶縁膜を介して形成された第１ゲート電極と、を有するものであることを特徴とする。

また、本発明に係る半導体装置において、前記第１の薄膜トランジスタにおける前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜をさらに有することも可能である。

また、本発明に係る半導体装置においては、前記第１の薄膜トランジスタの前記第２ゲート電極上に形成された第２絶縁膜と、該第２絶縁膜及び前記第１絶縁膜に形成され、前記第１の薄膜トランジスタの前記第１ゲート電極および前記第２ゲート電極それぞれの上に位置する接続孔と、該接続孔内および前記第２絶縁膜上に形成され、前記第１ゲート電極と前記第２ゲート電極が電気的に接続された導電膜と、をさらに有することを特徴とする。
また、本発明に係る半導体装置においては、前記第１の薄膜トランジスタの前記第２ゲート電極上に形成された第２絶縁膜と、該第２絶縁膜及び前記第１絶縁膜に形成され、前記第１の薄膜トランジスタの前記第１ゲート電極上且つ前記第２ゲート電極上に位置する接続孔と、該接続孔内および前記第２絶縁膜上に形成され、前記第１ゲート電極と前記第２ゲート電極が電気的に接続された導電膜と、をさらに有することを特徴とする。

また、本発明に係る半導体装置において、前記第１の薄膜トランジスタの第１ゲート電極は、前記チャネル領域および前記ＬＤＤ領域の上方に形成された第１導電膜と、前記第１導電膜上に形成され、前記チャネル領域の上方に形成された第２導電膜と、を有することが好ましい。

また、本発明に係る半導体装置においては、前記第２の薄膜トランジスタの第１ゲート電極に接続されたゲート走査電極線をさらに具備し、前記ゲート走査電極線は、第１ゲート線と、該第１ゲート線上に絶縁膜を介して形成された第２ゲート線と、を有することも可能である。

また、本発明に係る半導体装置においては、前記画素部に形成され、前記第２の薄膜トランジスタを介して画素部に伝えられる画素信号が保持される容量素子をさらに具備し、前記容量素子は、前記第１ゲート電極と同一層に形成された第１容量電極と、該第１容量電極上に形成された前記絶縁膜と、該絶縁膜上に形成され、前記第２ゲート電極と同一層に形成された第２容量電極と、からなることも可能である。

また、本発明に係る半導体装置においては、前記画素部に形成され、前記第２の薄膜トランジスタを介して画素部に伝えられる画素信号が保持される容量素子をさらに具備し、前記容量素子は、前記ソース領域および前記ドレイン領域と同一層に形成された第１容量電極と、該第１容量電極上に形成された前記ゲート絶縁膜と、該ゲート絶縁膜上に形成され、前記第２ゲート電極と同一層に形成された第２容量電極と、からなることも可能である。

また、本発明に係る半導体装置において、前記第２ゲート電極は、バリア膜とＡｌまたはＡｌ合金からなる膜とを積層した積層膜あるいはＡｌまたはＡｌ合金からなる膜で形成されていることが好ましい。

また、本発明に係る半導体装置においては、前記駆動回路部に形成された第３の薄膜トランジスタをさらに具備し、前記第３の薄膜トランジスタは、前記第１の薄膜トランジスタとは逆導電型のトランジスタであって、ソース領域およびドレイン領域と、チャネル領域上にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に絶縁膜を介して形成され、前記第１ゲート電極と電気的に接続され、前記ドレイン領域の少なくとも一部を覆うように配置された第２ゲート電極と、を有するものであることも可能である。

本発明に係る半導体装置は、基板上に形成された半導体層と、
前記半導体層に形成されたソース領域およびドレイン領域と、
前記半導体層の少なくとも前記ドレイン領域側に形成されたＬＤＤ領域と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、
前記ゲート絶縁膜に形成され、前記ＬＤＤ領域上に位置する段差部と、
を具備することを特徴とする。

また、本発明に係る半導体装置において、前記第１ゲート電極上に形成され、前記第１ゲート電極の少なくとも一部および前記ＬＤＤ領域の少なくとも一部を覆うように配置された第２ゲート電極をさらに具備することも可能である。

以上説明したように本発明によれば、マスク枚数の低減および装置間の搬出入回数の低減を図ることによりタクトの高効率化を図って製造コストを低減できる半導体装置およびその作製方法を提供することができる。また、本発明によれば、安価で低抵抗なゲート電極材料を使用した半導体装置およびその作製方法を提供することができる。

発明を実施するための形態

以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１乃至図５は、本発明の実施の形態１によるＬＣＤ(liquid crystal display)基板の作製方法を示す断面図である。

まず、図１（Ａ）に示すように、ガラス基板１を用意し、このガラス基板１上に酸化窒化シリコン膜等からなる下地絶縁膜２を形成する。なお、下地絶縁膜２は、ガラス基板中に含まれるアルカリ金属が半導体層中に拡散しないようにバリア膜（可動イオン防止膜）として形成するものであり、例えば膜厚５０〜１００ｎｍのＳｉＮ膜およびその上に応力緩和層としての膜厚５０〜１００ｎｍのＳｉＯ₂膜をＣＶＤ法またはスパッタ法で形成したものを使用する。また、前記ＳｉＮ膜に代えて酸素を含有した窒化珪素膜（ＳｉＮＯ膜）を用いても良いし、前記ＳｉＯ₂膜に代えて窒素を含有した酸化珪素膜（ＳｉＯＮ膜）またはＴＥＯＳ膜を用いても良い。また、ガラス基板１に代えて石英基板を使用しても良い。

次に、下地絶縁膜２の上に４０〜１００ｎｍの非晶質珪素膜３をプラズマＣＶＤ法、減圧ＣＶＤ法もしくはスパッタ法を用いて成膜する。

次いで、非晶質珪素膜３の上に、金属元素を含む溶液、例えば重量換算で１〜１００ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーでスピンコート法により塗布して触媒元素含有層（図示せず）を形成する。なお、ここでは、ニッケルを含む溶液を用いているが、他の金属元素を含む溶液を用いることも可能である。他の金属元素としては、鉄、コバルト、ルテニウム、パラジウム、オスミウム、イリジウム、白金、銅、金などの群より選ばれた１種または複数種を用いることも可能である。

この後、例えば５５０℃の温度、１時間の加熱時間で基板１を加熱処理することにより、非晶質珪素膜が含有する水素を放出させる。次に、基板１を５００〜６５０℃の温度で１〜２４時間の加熱時間（例えば５５０℃で４時間の加熱時間）で加熱することにより、図１（Ｂ）に示すように、下地絶縁膜２上に結晶性珪素膜３ａを形成する。この際の加熱方法はレーザ照射によるものであっても良い。

次に、結晶性珪素膜３ａの結晶性をよりよくするために、結晶性珪素膜３ａにレーザ光を照射する。

この後、図１（Ｃ）に示すように、結晶性珪素膜３ａを所望の形状にエッチング加工することにより、下地絶縁膜２上には該結晶性珪素膜からなる半導体層（活性層）４〜６が形成される。

次いで、図１（Ｄ）に示すように、半導体層４〜６および下地絶縁膜２の上にプラズマＣＶＤ法またはスパッタ法により膜厚１００ｎｍのＳｉＯ₂膜からなるゲート絶縁膜７を形成する。次いで、ゲート絶縁膜７の上に膜厚が３０〜６０ｎｍの窒化タンタル膜からなる第１の導電膜８をスパッタ法により成膜する。次いで、第１の導電膜８の上に膜厚２００〜４００ｎｍのタングステン膜からなる第２の導電膜９をスパッタ法により成膜する。なお、第１の導電膜８を形成する前に、トランジスタのしきい値電圧を調整するためのチャネルドープを行ってもよい。

この後、第２の導電膜９の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第２の導電膜９上にはレジストパターンが形成される。

次に、図２（Ａ）に示すように、レジストパターン１０を後退させながら第１及び第２の導電膜８，９をテーパー形状にエッチングする。

この後、図２（Ｂ）に示すように、レジストパターン１０をマスクとして第２の導電膜９のみを選択的にエッチングする。これにより、第１の導電膜８を露出させ、その露出長がチャネル方向に約１μｍとなるように第２の導電膜９が加工される。次いで、レジストパターン１０を除去する。

次いで、第１および第２の導電膜８，９を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、Ｐチャネル型薄膜トランジスタを形成する領域を覆うレジストパターン１１が形成される。

次いで、このレジストパターン１１をマスクとしてソースおよびドレイン領域を形成するための高濃度のＮ型不純物、例えばリンを半導体層４〜６にドーピングする。リンのドーピング条件は、ゲート絶縁膜７の膜厚および不純物活性化条件により異なるが、本実施の形態ではゲート絶縁膜７をＳｉＯ₂膜で１００ｎｍ形成したため、加速電圧を４０ｋＶとし、ドーズ量を１×１０¹⁵〜８×１０¹⁵ａｔｏｍｓ／ｃｍ²とする。このようにしてＮチャネル型薄膜トランジスタを形成する領域の半導体層４，６のソースおよびドレイン領域２２〜２７にはＮ型不純物が導入され、Ｐチャネル型薄膜トランジスタを形成する領域の半導体層５の端部２８，２９にもＮ型不純物が導入される。なお、上記のソースおよびドレイン領域を形成するためのリンのドーピング時に、第１の導電膜８の露出部分の下の半導体層にも同時にドーピングを行ってＬＤＤ領域を形成しても良いが、別工程でＬＤＤ領域へのドーピングを行った方が制御性が良いため、本実施の形態では第１の導電膜８の露出部分の下の半導体層には殆どドーピングが行われない条件とした。

この後、図２（Ｃ）に示すように、第２の導電膜９をマスクとして第１の導電膜８をエッチングすることにより、第１の導電膜８の露出した部分が除去され、第１および第２の導電膜８，９からなるゲート電極１２〜１５および容量電極（容量配線）１６が形成される。

次に、図３（Ａ）に示すように、ゲート電極１２〜１５および容量電極１６をマスクとしてＬＤＤ領域を形成するための低濃度のＮ型不純物、例えばリンを半導体層４〜６にイオン注入する。これにより、Ｎチャネル型薄膜トランジスタの各々のチャネル領域１７〜２１は各々のゲート電極とほぼ同じ寸法となり、ＬＤＤ領域３０，３１，３４〜３９もゲート電極に対して自己整合的に形成される。また、Ｐチャネル型薄膜トランジスタのソースおよびドレイン領域３２，３３にもリンが導入される。尚、ＬＤＤ領域は少なくともドレイン領域側に形成されていれば良い。

このようにソースおよびドレイン領域に高濃度のＮ型不純物をイオン注入する際は第１の導電膜８をマスクとし、ＬＤＤ領域に低濃度のＮ型不純物をイオン注入する際はゲート電極１２〜１５をマスクとするため、マスク枚数の削減および装置間の搬出入回数の低減が可能となり、タクトの高効率化が可能となる。

この後、図３（Ｂ）に示すように、ゲート電極１２〜１５および容量電極１６を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、Ｎチャネル型薄膜トランジスタを形成する領域を覆うレジストパターン４０が形成される。次いで、このレジストパターン４０およびゲート電極１３をマスクとしてソースおよびドレイン領域を形成するための高濃度のＰ型不純物として例えばボロンを半導体層５にドーピングする。
尚、前記レジストパターン１１を形成することなく、基板全面にリンをドーピングした場合には、ボロンの導入工程において半導体層５にはＮ型不純物とＰ型不純物の両方が導入されるので、ボロンのドーピング量は先に導入されたＮ型不純物のキャリア密度を超える必要があり、ボロンのドーピング量をＮ型不純物より多くする。

次に、図３（Ｃ）に示すように、レジストパターン４０を除去する。このようにしてＮチャネル型薄膜トランジスタ４１およびＰチャネル型薄膜トランジスタ４２を有する駆動回路部４３が形成され、Ｎチャネル型薄膜トランジスタ４４および容量素子４５を有する画素部４６が形成される。

また、本実施の形態では、画素部４６のＮチャネル型薄膜トランジスタ４４として一つの素子に複数のゲート電極を有するマルチゲート型を用いているが、一つの素子に一つのゲート電極を有するシングルゲート構造を用いることも可能である。

この後、図４（Ａ）に示すように、ゲート電極および容量電極を含む全面上に絶縁膜４７を成膜する。尚、この絶縁膜４７としては、窒素を含有した酸化珪素膜（ＳｉＯＮ膜）と窒化珪素膜（ＳｉＮ膜）とを積層した多層膜を用いても良い。次いで、５５０℃の温度で熱処理を施す。この際、ゲート電極および電極が絶縁膜４７で覆われているため、ゲート電極および電極が酸化されるのを防止できる。この熱処理により、半導体層に導入した不純物が活性化されると共に、チャネル領域に含まれるＮｉが高濃度不純物領域（ソースおよびドレイン領域）に取り込まれてゲッタリングが行われる。尚、前記熱処理は、炉アニール法、ランプアニール法、レーザアニール法のいずれの方法を用いても良い。次いで、絶縁膜４７の上に低抵抗な材料からなる第３の導電膜４８を成膜する。尚、第３の導電膜４８は、窒化チタンなどのバリア膜とＡｌまたはＡｌ合金からなる膜とを積層した積層膜あるいはＡｌまたはＡｌ合金からなる膜で形成されていても良い。

次に、第３の導電膜４８の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜４８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第３の導電膜４８をエッチングすることにより、図４（Ｂ）に示すように、駆動回路部４３の薄膜トランジスタのゲート電極１２，１３上には絶縁膜４７を介して第２ゲート電極４８ａ，４８ｂが形成され、容量電極１６上には絶縁膜４７を介して第２容量電極４８ｃが形成される。第２容量電極４８ｃと絶縁膜４７と容量電極１６から容量素子４５が構成される。

このようにして駆動回路部４３のＮチャネル型薄膜トランジスタ４１をゲートオーバーラップＬＤＤ構造とし、駆動回路部のＰチャネル型薄膜トランジスタ４２をゲートオーバーラップ構造とし、画素部４６のＮチャネル型薄膜トランジスタ４４をＬＤＤ構造とすることができる。ゲートオーバーラップ構造の薄膜トランジスタは電流駆動力が大きく、電源電圧１０〜２０Ｖにおけるホットキャリア劣化耐性も良好である。また、同時に形成されるＬＤＤ構造の薄膜トランジスタはＬＤＤ領域が第２ゲート電極で覆われていないためオフリーク電流の抑制に有効であることが確認されている。つまり、画素信号を容量素子に保持して画素を表示する液晶表示装置では、画素のスイッチング素子としてオフリーク電流の抑制に優れたＬＤＤ構造の薄膜トランジスタを使用することが好ましく、周辺の駆動回路としては電流駆動力に優れ、ホットキャリア劣化耐性に優れたゲートオーバーラップＬＤＤ構造を使用することが好ましい。この点は有機ＥＬ表示装置の場合も同様である。
尚、本実施の形態では、Ｐチャネル型薄膜トランジスタ４２をゲートオーバーラップ構造として作製しているが、これに限定されるものではなく、Ｐチャネル型薄膜トランジスタをシングルゲート構造またはＬＤＤ構造として作製することも可能である。

第２ゲート電極は回路動作の高速化およびパネルの大型化に伴い必要となるゲート電極配線の低抵抗化のため、低抵抗金属材料が好ましい。低抵抗金属材料としてＣｕまたはＡｇ等を用いることも可能であるが、ソースおよびドレイン電極材料として一般に使用されているＡｌまたはＡｌ合金の単層膜、またはＡｌ電極を主とした積層膜を用いることが好ましい。このような膜はエッチング加工しやすく、またソースおよびドレイン電極形成と同一装置を利用できるといる利点もある。ＡｌまたはＡｌ合金は耐熱性に劣るが、不純物の活性化の熱処理を行った後に第２ゲート電極を形成するため問題はない。即ち、ＡｌまたはＡｌ合金からなる低抵抗材料膜を成膜する前に４５０℃以上の熱処理工程を終了させているため、ＡｌまたはＡｌ合金を用いても問題とならない。

次いで、第２ゲート電極４８ａ，４８ｂおよび第２容量電極４８ｃを含む全面上に水素を含有した絶縁膜、例えば窒化珪素膜４９をプラズマＣＶＤ法により成膜した後、３５０℃以上の水素化の熱処理を行う。これにより、半導体層（結晶性珪素膜）の結晶欠陥部を水素終端することができる。尚、本実施の形態では、水素を含有した窒化珪素膜４９を成膜した後に水素化の熱処理を行っているが、ＳｉＯ₂膜を成膜した後、３〜１００％の水素が含有する雰囲気中で３５０℃以上の熱処理を行うことで結晶欠陥部を水素終端することも可能である。窒化珪素膜は比誘電率がＳｉＯ₂膜の約２倍であるため、窒化珪素膜を用いた場合に比べて回路動作の負担を小さくすることができ、電極間の容量を小さくすることができる。

ここで、図４（Ｃ）は、図４（Ｂ）に示す駆動回路部４３のＮチャネル型薄膜トランジスタ４１を示すものである。図４（Ｃ）に示すように、第２ゲート電極４８ａはソース領域の端部およびドレイン領域の端部に重なっても良い。これに対し、図４（Ｄ），（Ｅ）は図４（Ｃ）の変形例である。すなわち、図４（Ｄ）に示すように、第２ゲート電極が低濃度不純物領域（ＬＤＤ領域）の全部を覆うのではなく、一部を覆うものであっても良いし、図４（Ｅ）に示すように、第２ゲート電極がドレイン側の低濃度不純物領域を覆い、ソース側の低濃度不純物領域は覆わない構造であっても良い。

つまり、駆動回路部４３のＮチャネル型薄膜トランジスタ４１における第２ゲート電極は、ゲート電極１２と電気的に接続され、ドレイン領域側のＬＤＤ領域の少なくとも一部を覆うように形成されていれば良い。また、駆動回路部４３のＰチャネル型薄膜トランジスタ４２における第２ゲート電極は、ゲート電極と電気的に接続され、ドレイン領域の少なくとも一部を覆うように形成されていれば良い。

この後、図５（Ａ）に示すように、窒化珪素膜４９の上にアクリルなどの自己平坦性のある有機絶縁膜５０を形成する。尚、本実施の形態では、アクリルなどの有機絶縁膜を用いているが、酸化珪素膜などの無機絶縁膜を用いても良い。

次に、図５（Ｂ）に示すように、有機絶縁膜５０の上にＩＴＯなどの透明性導電膜からなる画素電極５１を形成する。

次いで、図５（Ｃ）に示すように、有機絶縁膜５０、窒化珪素膜４９、絶縁膜４７およびゲート絶縁膜７に、ソースおよびドレイン領域上、第２電極上にコンタクトホール（接続孔）をエッチング法により形成する。次いで、コンタクトホール内および有機絶縁膜５０上に低抵抗な材料からなる導電膜を成膜し、この導電膜をエッチング加工する。これにより、駆動回路部４３のＮチャネル型薄膜トランジスタ４１、Ｐチャネル型薄膜トランジスタ４２および画素部４６のＮチャネル型薄膜トランジスタ４４それぞれには導電膜からなるソースおよびドレイン電極５２〜５７が形成され、電極５７は第２容量電極４８ｃおよび画素電極５１に接続される。尚、ソースおよびドレイン電極５２〜５７は、Ａｌ、Ｃｕ等の単層電極としても良いが、電極材料の半導体層への拡散を防止すると共にストレスマイグレーション等により発生するヒロックを防止する場合には、上層からＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉが順に積層された積層構造としても良い。

次に、上述した作製方法により作製された半導体装置について説明する。
図６は、本発明の実施の形態１による半導体装置を示す平面図である。この半導体装置は駆動回路部および画素部を示すものである。図８（Ａ）は、図６に示すＣ−Ｃ’線およびＡ−Ａ’線に沿った断面図であり、図８（Ｃ）は、図６に示すＤ−Ｄ’線に沿った断面図である。

駆動回路部は次のように構成されている。
図６および図８（Ａ），（Ｃ）に示すように、駆動回路部はガラス基板１を有しており、このガラス基板１の上には下地絶縁膜２を介して半導体層４が形成されている。この半導体層４の上にはゲート絶縁膜７を介して第１および第２の導電膜８，９からなるゲート電極１２が形成されている。前記半導体層４には、ゲート電極１２の下方に位置するチャネル領域１７、このチャネル領域１７の両端に位置するＬＤＤ領域３０，３１、ＬＤＤ領域の両端（チャネル領域と逆側）に位置するソースおよびドレイン領域２２，２３が形成されている。

ゲート電極１２の上には絶縁膜４７を介して第３の導電膜からなる第２ゲート電極４８ａが形成されており、第２ゲート電極４８ａはゲート電極１２およびＬＤＤ領域３０，３１を覆い、ソースおよびドレイン領域の一部をも覆うように形成されている。第２ゲート電極４８ａおよび絶縁膜４７の上には窒化珪素膜４９が形成されており、この窒化珪素膜４９の上には有機絶縁膜５０が形成されている。

有機絶縁膜５０、窒化珪素膜４９、絶縁膜４７およびゲート絶縁膜７には、ソース領域、ドレイン領域、ゲート電極１２および第２ゲート電極４８ａの上に位置するコンタクトホール（接続孔）５０ａ〜５０ｃが形成されている。コンタクトホール５０ａ〜５０ｃ内および有機絶縁膜５０上には導電膜からなるソース電極５２、ドレイン電極５３および配線５８が形成されている。ソース電極５２はソース領域２２に電気的に接続され、ドレイン電極５３はドレイン領域２３に電気的に接続され、配線５８はゲート電極１２および第２ゲート電極４８ａに電気的に接続されている。

配線５８とゲート電極１２および第２ゲート電極４８ａとの接続は、図８（Ｃ）に示すように一つのコンタクトホールにより接続しても良いが、図８（Ｄ）に示すようにコンタクトホールをゲート電極１２上と第２ゲート電極４８ａ上と別々に形成し、ゲート電極１２と第２ゲート電極４８ａとを別々のコンタクトホールにより接続しても良い。このような配線５８とコンタクトホール５０ｃの構造とすることにより、工程数の増加を抑えることができる。

画素部は次のように構成されている。
図６および図８（Ａ）に示すように、画素部はガラス基板１を有しており、このガラス基板１の上には下地絶縁膜２を介して半導体層６が形成されている。この半導体層６の上にはゲート絶縁膜７を介して第１および第２の導電膜８，９からなるゲート電極１４，１５、容量電極（容量配線）１６が形成されている。前記半導体層６には、ゲート電極１４，１５の下方に位置するチャネル領域１９，２０、各々のチャネル領域の両端に位置するＬＤＤ領域３４〜３７、ＬＤＤ領域の両端（チャネル領域と逆側）に位置するソースおよびドレイン領域２４〜２６が形成されている。

容量電極１６の上には絶縁膜４７を介して第３の導電膜からなる第２容量電極４８ｃが形成され、容量が十分に確保されている。また、ゲート電極１４，１５の端部の上には絶縁膜４７を介して第３の導電膜からなるゲート走査電極線４８ｄが形成されている。第３の導電膜は低抵抗な材料からなり、ゲート走査電極線４８ｄを低抵抗材料で形成することにより、パネルの大型化による電気信号の遅延を防止することができる。第２容量電極４８ｃ、ゲート走査電極線４８ｄおよび絶縁膜４７の上には窒化珪素膜４９が形成されており、この窒化珪素膜４９の上には有機絶縁膜５０が形成されている。有機絶縁膜５０の上には画素電極５１が形成されている。

有機絶縁膜５０、窒化珪素膜４９、絶縁膜４７およびゲート絶縁膜７には、ソース領域、ドレイン領域、ゲート電極１４，１５、ゲート走査電極線４８ｄおよび第２容量電極４８ｃの上に位置するコンタクトホール５０ｄ〜５０ｇが形成されている。コンタクトホール５０ｄ〜５０ｇ内および有機絶縁膜５０上には導電膜からなるソース電極（ソース線）５６、ドレイン電極５７および配線５９が形成されている。ソース電極５６はソース領域２４に電気的に接続されており、ドレイン電極５７はドレイン領域２６に電気的に接続されている。ドレイン電極５７は第２容量電極４８ｃおよび画素電極５１に電気的に接続されている。配線５９はゲート電極１４，１５およびゲート走査電極線４８ｄに電気的に接続されている。また、ゲート走査電極線４８ｄおよび容量配線１６はソース線５６に交差して配置されている。

上記実施の形態１によれば、同一基板上にゲートオーバーラップＬＤＤ構造の薄膜トランジスタおよびＬＤＤ構造の薄膜トランジスタを工程数の増大なしに形成できる。また、ＬＤＤ構造の薄膜トランジスタを形成した後に不純物活性化のための熱処理を行ってからゲートオーバーラップＬＤＤ構造形成用およびゲート電極配線の低抵抗化用の第２ゲート電極を形成するため、低抵抗ではあるが耐熱性の低いＡｌ系材料を使用することができる。これにより、大型の画像表示装置においても高速駆動が可能で、画像表示性能の優れた画像表示装置が低価格で実現できる。

尚、本実施の形態では、ゲート走査電極線４８ｄを第３の導電膜により形成しているが、ゲート走査電極線４８ｄを第１乃至第３の導電膜により形成することも可能である。この場合、ゲート走査電極線４８ｄは、第１及び第２の導電膜からなる第１ゲート線と、該第１ゲート線上に絶縁膜４７を介して形成された第３の導電膜からなる第２ゲート線と、を有するものである。これにより、パネルの大型化による電気信号の遅延をより防止することができる。

図７は、本発明の実施の形態１による半導体装置の変形例を示す平面図である。この半導体装置は駆動回路部および画素部を示すものである。図８（Ｂ）は、図７に示すｃ−ｃ’線およびＢ−Ｂ’線に沿った断面図である。図７および図８（Ｂ）において図６および図８（Ａ）と同一部分には同一符号を付し、異なる部分についてのみ説明する。
尚、図７に示すＤ−Ｄ’線に沿った断面図は図８（Ｃ）に示すものと同様であるので、これについては説明を省略する。

駆動回路部は実施の形態１と同一であるので説明を省略する。
画素部は次のように構成されている。
図７および図８（Ｂ）に示すように、ゲート絶縁膜４７の上には第３の導電膜からなるソース電極線（ソース線）６０が形成されている。ソース線６０、第２容量電極４８ｃおよび絶縁膜４７の上には窒化珪素膜４９が形成されており、この窒化珪素膜４９の上には有機絶縁膜５０が形成されている。

有機絶縁膜５０、窒化珪素膜４９、絶縁膜４７およびゲート絶縁膜７には、ソース領域、ドレイン領域、ゲート電極１４，１５、第２容量電極４８ｃおよびソース線６０の上に位置するコンタクトホール（接続孔）５０ｄ〜５０ｈが形成されている。コンタクトホール５０ｄ〜５０ｈ内および有機絶縁膜５０上には導電膜からなるゲート走査電極線６１、ドレイン電極５７および第２配線６２が形成されている。ゲート走査線６１はゲート電極１４，１５に電気的に接続されている。ドレイン電極５７はドレイン領域２６に電気的に接続されていると共に、第２容量電極４８ｃおよび画素電極５１に電気的に接続されている。第２配線６２はソース領域２４およびソース線６０に電気的に接続されている。また、ゲート走査電極線６１および容量配線１６はソース線６０に交差して配置されている。

尚、本変形例では、ソース線６０を第３の導電膜により形成しているが、ソース線６０を第１乃至第３の導電膜により形成することも可能である。

（実施の形態２）
図９乃至図１１は、本発明の実施の形態２によるＬＣＤ基板の作製方法を示す断面図である。このＬＣＤ基板は、Ｎチャネル型薄膜トランジスタのみを基板上に作製するものである。実施の形態１において駆動回路部にＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを作製しているのに対し、実施の形態２による片チャネル薄膜トランジスタのみとしているのは工程削減を目的とするものである。

まず、図９（Ａ）に示すように、ガラス基板１の上に下地絶縁膜２を形成し、この下地絶縁膜２の上に半導体層４，６を形成し、半導体層４，６および下地絶縁膜２の上にゲート絶縁膜７を形成し、ゲート絶縁膜７の上に第１の導電膜８を成膜し、第１の導電膜８の上に第２の導電膜９を成膜し、第２の導電膜９をテーパー形状にエッチングする。ここまでの工程は図１乃至図２（Ａ）とほぼ同様であるが、本実施の形態では実施の形態１の容量電極１６を形成していない。

次に、図９（Ｂ）に示すように、レジストパターン１０および第２の導電膜９をマスクとしてソース、ドレイン領域２２〜２６および容量電極を形成するための高濃度のＮ型不純物、例えばリンを半導体層４，６にイオン注入する。リンのイオン注入条件は実施の形態１と同様である。

この後、図９（Ｃ）に示すように、レジストパターン１０をマスクとして第２の導電膜９のみを選択的にエッチングする。これにより、第１の導電膜８を露出させ、その露出長がチャネル方向に約１μｍとなるように第２の導電膜９が加工される。

次に、図９（Ｄ）に示すように、レジストパターン１０および第２の導電膜９をマスクとして第１の導電膜８をエッチングすることにより、第１の導電膜８の露出した部分が除去され、第１および第２の導電膜８，９からなるゲート電極１２，１４，１５が形成される。

この後、図１０（Ａ）に示すように、レジストパターン１０を除去する。次いで、ゲート電極１２，１４，１５をマスクとしてＬＤＤ領域を形成するための低濃度のＮ型不純物、例えばリンを半導体層４，６にイオン注入する。これにより、Ｎチャネル型薄膜トランジスタの各々のチャネル領域１７，１９，２０は各々のゲート電極とほぼ同じ寸法となり、ＬＤＤ領域３０，３１，３４〜３７もゲート電極に対して自己整合的に形成される。また、容量素子の形成領域にもリンが導入される。尚、ＬＤＤ領域は少なくともドレイン領域側に形成されていれば良い。

次いで、５５０℃の温度で熱処理を施す。この際、ゲート電極が露出した状態であるため、ゲート電極が酸化されないように酸素の非常に少ない雰囲気中で熱処理を行う。この熱処理により、半導体層に導入した不純物が活性化されると共に、チャネル領域に含まれるＮｉが高濃度不純物領域（ソースおよびドレイン領域）に取り込まれてゲッタリングが行われる。

この後、図１０（Ｂ）に示すように、ゲート電極を含む全面上に低抵抗な材料（例えばＡｌ、Ｃｕ、Ａｇなど）からなる第３の導電膜４８を成膜する。

次に、図１０（Ｃ）に示すように、第３の導電膜４８の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜４８上にはレジストパターン６３が形成される。次いで、このレジストパターン６３をマスクとして第３の導電膜４８をエッチングすることにより、駆動回路部４３の薄膜トランジスタのゲート電極１２上には第２ゲート電極４８ａが形成され、容量電極となる高濃度不純物拡散層２６上にはゲート絶縁膜７を介して第２容量電極４８ｃが形成される。

このようにして駆動回路部１４３のＮチャネル型薄膜トランジスタをゲートオーバーラップＬＤＤ構造とし、画素部１４６のＮチャネル型薄膜トランジスタ１４４をＬＤＤ構造とすることができる。ゲートオーバーラップ構造の薄膜トランジスタは電流駆動力が大きく、電源電圧１０〜２０Ｖにおけるホットキャリア劣化耐性も良好である。また、同時に形成されるＬＤＤ構造の薄膜トランジスタはオフリーク電流の抑制に有効であることが確認されている。つまり、画素信号を容量素子に保持して画素を表示する液晶表示装置では、画素のスイッチング素子としてオフリーク電流の抑制に優れたＬＤＤ構造の薄膜トランジスタを使用することが好ましく、周辺の駆動回路としては電流駆動力に優れ、ホットキャリア劣化耐性に優れたゲートオーバーラップＬＤＤ構造を使用することが好ましい。この点は有機ＥＬ表示装置の場合も同様である。

第２ゲート電極は低抵抗金属材料が好ましく、低抵抗金属材料としてＡｌまたはＡｌ合金の単層膜、またはＡｌ電極を主とした積層膜を用いることが好ましいことは実施の形態１と同様である。

第２容量電極４８ｃとゲート絶縁膜７と容量電極２６から容量素子４５が構成される。容量素子４５を薄膜トランジスタ構造と同じ構造とし、容量電極２６をソースおよびドレイン領域と同一層とすることにより、第２容量電極４８ｃを０Ｖとしても安定した容量を得ることができる。また、ゲート絶縁膜７を薄くすることによって容量素子の面積を小さくできる。従って、図９（Ｄ）に示す第１の導電膜８をエッチングする工程で容量素子形成領域のゲート絶縁膜もエッチングしてその膜厚を薄くすることが好ましい。これにより、エッチング工程を増やすことなく、容量素子の面積を小さくすることが可能となる。

ここで、図１０（Ｄ）は、図１０（Ｃ）に示す駆動回路部１４３のＮチャネル型薄膜トランジスタを示すものである。図１０（Ｄ）に示すように、第２ゲート電極４８ａはゲート電極１２およびＬＤＤ領域３０，３１を覆うと共にドレイン領域の一部２３ａを覆うものでも良い。これに対し、図１０（Ｅ），（Ｆ）は図１０（Ｃ）の変形例である。すなわち、図１０（Ｅ）に示すように、第２ゲート電極がＬＤＤ領域（低濃度不純物領域）の一部の上方を覆うものであっても良い（言い換えると全部を覆わなくても良い）。また、図１０（Ｆ）に示すように、第２ゲート電極がゲート電極の一部およびドレイン領域側の低濃度不純物領域を覆い、ソース側の低濃度不純物領域は覆わない構造であっても良い。但し、図１０（Ｄ）に示す点線ａから点線ｂの位置に第２ゲート電極の端部が延びているものであっても良い。

つまり、駆動回路部１４３のＮチャネル型薄膜トランジスタにおける第２ゲート電極は、ゲート電極１２と電気的に接続され、ドレイン領域側のＬＤＤ領域の少なくとも一部を覆うように形成されていれば良い。

この後、図１１（Ａ）に示すように、第２ゲート電極４８ａおよび第２容量電極４８ｃを含む全面上に水素を含有した絶縁膜、例えば窒化珪素膜４９を成膜した後、３５０℃以上の水素化の熱処理を行う。この工程は図４（Ｂ）に示す半導体層の結晶欠陥部を水素終端する工程と同様である。

次いで、窒化珪素膜４９の上にアクリルなどの自己平坦性のある有機絶縁膜５０を形成する。尚、本実施の形態では、アクリルなどの有機絶縁膜を用いているが、酸化珪素膜などの無機絶縁膜を用いても良い。

次に、図１１（Ｂ）に示すように、有機絶縁膜５０の上にＩＴＯなどの透明性導電膜からなる画素電極５１を形成する。

次いで、図１１（Ｃ）に示すように、有機絶縁膜５０、窒化珪素膜４９およびゲート絶縁膜７に、ソースおよびドレイン領域の上にコンタクトホール（接続孔）をエッチング法により形成する。次いで、コンタクトホール内および有機絶縁膜５０上に低抵抗な材料からなる導電膜を成膜し、この導電膜をエッチング加工する。これにより、駆動回路部１４３のＮチャネル型薄膜トランジスタおよび画素部のＮチャネル型薄膜トランジスタ１４４それぞれには導電膜からなるソースおよびドレイン電極５２，５３，５６，５７が形成され、電極５７は画素電極５１に接続される。尚、ソースおよびドレイン電極５２，５３，５６，５７は、Ａｌ、Ｃｕ等の単層電極としても良いが、電極材料の半導体層への拡散を防止すると共にストレスマイグレーション等により発生するヒロックを防止する場合には、上層からＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉが順に積層された積層構造としても良い。

上述した作製方法により作製された半導体装置が実施の形態１による半導体装置と異なる点について説明する。

駆動回路部１４３および画素部１４６にはＮチャネル型薄膜トランジスタのみが形成されており、Ｐチャネル型薄膜トランジスタは形成されていない。また、容量素子１４５は、画素スイッチング素子を介して画素に伝えられる画素信号を保持するためのものであり、Ｎチャネル型薄膜トランジスタ１４４のソースおよびドレイン領域と同一層の高濃度不純物領域からなる容量電極と、前記薄膜トランジスタ１４４のゲート絶縁膜７と、第２容量電極４８ｃと、からなるものである。

上記実施の形態２においても実施の形態１と同様の効果を得ることができる。

（実施の形態３）
図１２（Ａ）〜（Ｃ）は、本発明の実施の形態３によるＬＣＤ基板の作製方法を示す断面図であり、図９乃至図１１と同一部分には同一符号を付し、異なる部分についてのみせ説明する。
このＬＣＤ基板は、Ｎチャネル型薄膜トランジスタのみを基板上に作製するものである。実施の形態３が実施の形態２と異なる点は、ゲート電極の加工工程と不純物の導入工程である。

図１２（Ａ）に示す工程は図９（Ａ）に示す工程と同様である。
次に、レジストパターン１０をマスクとして第２の導電膜９のみを選択的にエッチングした後、レジストパターン１０を除去する。これにより、図１２（Ｂ）に示すように、第１の導電膜８を露出させ、その露出長がチャネル方向に約１μｍとなるように第２の導電膜９が加工される。

次いで、第１の導電膜８および第２の導電膜９をマスクとしてソース、ドレイン領域２２〜２６および容量電極を形成するための高濃度のＮ型不純物、例えばリンを半導体層４，６にイオン注入する。リンのイオン注入条件は実施の形態１と同様である。

次に、第２の導電膜９をマスクとしてＬＤＤ領域を形成するための低濃度のＮ型不純物、例えばリンを半導体層４，６にイオン注入する。これにより、リンが第１の導電膜８の露出部分ｄおよびゲート絶縁膜７を通過して半導体層４，６のＬＤＤ領域３０，３１，３４〜３７に導入される。

この後、図１２（Ｃ）に示すように、第２の導電膜９をマスクとして第１の導電膜８をエッチングすることにより、第１の導電膜８の露出部分ｄが除去され、第１および第２の導電膜８，９からなるゲート電極１２，１４，１５が形成される。この後は、図１０（Ｂ），（Ｃ）および図１１（Ａ）〜（Ｃ）に示す工程と同様であるので説明を省略する。

上記実施の形態３においても実施の形態２と同様の効果を得ることができる。また、実施の形態３では、図１２（Ｂ）に示す工程で第１の導電膜８の有無（露出部分ｄと領域ｃに相当）を利用することにより、ソースおよびドレイン領域にイオン注入する工程とＬＤＤ領域にイオン注入する工程を連続して行うことができる。このため、これらの工程を連続して行わない実施の形態２に比べてエッチング装置とイオン注入装置の搬出入の回数を減らすことができる。但し、第１の導電膜８の露出部分ｄを貫通するイオン注入が困難であるときは実施の形態２を用いることが好ましい。

尚、実施の形態１の半導体装置の作製工程のうち実施の形態３で示す図１２（Ａ）〜（Ｃ）の工程に対応する工程を図１２（Ａ）〜（Ｃ）の工程に代えて実施することも可能である。

（実施の形態４）
図１３（Ａ）〜（Ｃ）は、本発明の実施の形態４によるＬＣＤ基板の作製方法を示す断面図であり、図１２（Ａ）〜（Ｃ）と同一部分には同一符号を付し、異なる部分についてのみせ説明する。

実施の形態３の図１２（Ｂ）に示す工程までは同様である。ゲート絶縁膜７上には第１の導電膜および第２の導電膜からなるゲート電極１２，１４，１５が形成される。次いで、図１３（Ａ）に示すように、５５０℃の温度で熱処理を施す。この際、ゲート電極が露出した状態であるため、該ゲート電極が酸化されないように酸素の非常に少ない雰囲気中で熱処理を行う。この熱処理により、半導体層に導入した不純物が活性化されると共に、チャネル領域に含まれるＮｉが高濃度不純物領域（ソースおよびドレイン領域）に取り込まれてゲッタリングが行われる。この後、ゲート電極を含む全面上に低抵抗な材料（例えばＡｌ、Ｃｕ、Ａｇなど）からなる第３の導電膜４８を成膜する。

次に、図１３（Ｂ）に示すように、第３の導電膜４８の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜４８上にはレジストパターン６３が形成される。次いで、このレジストパターン６３および第２の導電膜９をマスクとして第３の導電膜４８および第１の導電膜８をエッチングすることにより、駆動回路部４３の薄膜トランジスタのゲート電極１２上には第２ゲート電極４８ａが形成され、画素部の第２の導電膜９から露出する第１の導電膜８が除去され、容量電極となる高濃度不純物拡散層２６上にはゲート絶縁膜７を介して第２容量電極４８ｃが形成される。第２容量電極４８ｃとゲート絶縁膜７と容量電極２６から容量素子４５が構成される。

このように第３の導電膜４８のエッチング加工と第１の導電膜８のエッチング加工を同一工程で（同時または連続して）行うことにより、別々の工程で行う場合に比べてマスク数を削減することができ、エッチング装置への搬出入回数を減らすことができる。

この後、図１３（Ｃ）に示すように、レジストパターン６３を除去し、ゲート電極を含む全面上にアクリルなどの自己平坦性のある有機絶縁膜５０を形成する。尚、本実施の形態では、アクリルなどの有機絶縁膜を用いているが、酸化珪素膜などの無機絶縁膜を用いても良い。この後の工程は、実施の形態２と同様であるので説明を省略する。

上記実施の形態４においても実施の形態１と同様の効果を得ることができる。

また、実施の形態１乃至３の半導体装置の作製工程のうち実施の形態４で示す図１３（Ａ）〜（Ｃ）の工程に対応する工程を図１３（Ａ）〜（Ｃ）の工程に代えて実施することも可能である。

（実施の形態５）
図１４（Ａ）〜（Ｃ）は、本発明の実施の形態５によるＬＣＤ基板の作製方法を示す断面図である。実施の形態３の図１２（Ｂ）に示す工程まではほぼ同様である。但し、図１４（Ａ）に示すように、画素部の容量素子形成領域には第１の導電膜８および第２の導電膜９からなる容量電極１６が形成される点と、第３の半導体層６が容量素子形成領域と薄膜トランジスタ形成領域に分離されている点が異なる。

次いで、ゲート電極および容量電極を含む全面上に絶縁膜４７を成膜する。次いで、５５０℃の温度で熱処理を施す。この際、ゲート電極および電極が絶縁膜４７で覆われているため、ゲート電極および電極が酸化されるのを防止できる。この熱処理により、半導体層に導入した不純物が活性化されると共に、チャネル領域に含まれるＮｉが高濃度不純物領域（ソースおよびドレイン領域）に取り込まれてゲッタリングが行われる。次いで、絶縁膜４７の上に低抵抗な材料からなる第３の導電膜４８を成膜する。

次に、図１４（Ｂ）に示すように、第３の導電膜４８の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜４８上にはレジストパターン６３が形成される。次いで、このレジストパターン６３および第２の導電膜９をマスクとして第３の導電膜４８、絶縁膜４７および第１の導電膜８をエッチングする。これにより、駆動回路部４３の薄膜トランジスタのゲート電極１２上には絶縁膜４７を介して第２ゲート電極４８ａが形成され、画素部の第２の導電膜９から露出する第１の導電膜８が除去され、容量電極１６上には絶縁膜４７を介して第３の導電膜４８ｄが残される。尚、絶縁膜４７およびゲート絶縁膜７を容量素子の絶縁膜として利用することも可能である。

このように第３の導電膜４８のエッチング加工と第１の導電膜８のエッチング加工を同一工程で（同時または連続して）行うことにより、別々の工程で行う場合に比べてマスク数を削減することがで、エッチング装置への搬出入回数を減らすことができる。

この後、図１４（Ｃ）に示すように、レジストパターン６３を除去し、ゲート電極を含む全面上にアクリルなどの自己平坦性のある有機絶縁膜５０を形成する。尚、本実施の形態では、アクリルなどの有機絶縁膜を用いているが、酸化珪素膜などの無機絶縁膜を用いても良い。この後の工程は、実施の形態２と同様であるので説明を省略する。

上記実施の形態５においても実施の形態１と同様の効果を得ることができる。

また、実施の形態１乃至４の半導体装置の作製工程のうち実施の形態５で示す図１４（Ａ）〜（Ｃ）の工程に対応する工程を図１４（Ａ）〜（Ｃ）の工程に代えて実施することも可能である。

（実施の形態６）
図１５（Ａ）〜（Ｄ）は、本発明の実施の形態６によるＬＣＤ基板の作製方法を示す断面図である。実施の形態３の図１２（Ｂ）に示す工程までは同様であるので、その次の工程から説明する。

図１５（Ａ）に示すように、第２の導電膜９をマスクとして第１の導電膜８を後退させながらテーパー状にエッチングする。このとき、ゲート絶縁膜７もエッチングされるため、ＬＤＤ領域上に位置するゲート絶縁膜に段差が生じる。

次いで、５５０℃の温度で熱処理を施す。この際、ゲート電極が露出した状態であるため、ゲート電極が酸化されないように酸素の非常に少ない雰囲気中で熱処理を行う。この熱処理により、半導体層に導入した不純物が活性化されると共に、チャネル領域に含まれるＮｉが高濃度不純物領域（ソースおよびドレイン領域）に取り込まれてゲッタリングが行われる。

この後、図１５（Ｂ）に示すように、ゲート電極を含む全面上に低抵抗な材料（例えばＡｌ、Ｃｕ、Ａｇなど）からなる第３の導電膜４８を成膜する。

次に、図１５（Ｃ）に示すように、第３の導電膜４８の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第３の導電膜４８上にはレジストパターン６３が形成される。次いで、このレジストパターン６３および第２の導電膜９をマスクとして第３の導電膜４８および第１の導電膜８をエッチングする。これにより、駆動回路部４３の薄膜トランジスタのゲート電極１２上には第２ゲート電極４８ａが形成され、画素部４６の薄膜トランジスタにおける第２の導電膜から露出する第１の導電膜８が除去され、容量電極となる高濃度不純物拡散層２６上にはゲート絶縁膜７を介して第２容量電極４８ｃが形成される。第２容量電極４８ｃとゲート絶縁膜７と容量電極２６から容量素子４５が構成される。

この後、図１５（Ｄ）に示すように、レジストパターン６３を除去し、ゲート電極を含む全面上にアクリルなどの自己平坦性のある有機絶縁膜５０を形成する。尚、本実施の形態では、アクリルなどの有機絶縁膜を用いているが、酸化珪素膜などの無機絶縁膜を用いても良い。この後の工程は、実施の形態２と同様であるので説明を省略する。

上記実施の形態６においても実施の形態２と同様の効果を得ることができる。また、図１５（Ｄ）に示すように薄膜トランジスタのＬＤＤ領域（低濃度不純物領域）上に位置するゲート絶縁膜７に段差を形成しているため、領域ｅと領域ｆではゲート絶縁膜の厚さが異なる。従って、ＬＤＤ領域上のゲート絶縁膜の膜厚を段階的に変えることができる。つまり、トランジスタを使用する際に電界強度が領域ｅと領域ｆでは異なり、領域ｅより領域ｆの電界強度を小さくすることができる。その結果、ＬＤＤ領域内での電界強度変化を緩やかにする効果（電界緩和効果）を得ることができる。

尚、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、実施の形態１による容量素子を他の実施の形態による容量素子として使用することも可能であり、実施の形態２による容量素子を他の実施の形態による容量素子として使用することも可能であり、実施の形態５による容量素子を他の実施の形態による容量素子として使用することも可能である。

（Ａ）〜（Ｄ）は、本発明の実施の形態１によるＬＣＤ基板の作製方法を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の実施の形態１によるＬＣＤ基板の作製方法を示すものであり、図１（Ｄ）の次の工程を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の実施の形態１によるＬＣＤ基板の作製方法を示すものであり、図２（Ｃ）の次の工程を示す断面図である。 （Ａ），（Ｂ）は、本発明の実施の形態１によるＬＣＤ基板の作製方法を示すものであって図３（Ｃ）の次の工程を示す断面図であり、（Ｃ）は、（Ｂ）に示す駆動回路部のＮチャネル型薄膜トランジスタの断面図であり、（Ｄ），（Ｅ）は、（Ｃ）に示すＮチャネル型薄膜トランジスタの変形例を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の実施の形態１によるＬＣＤ基板の作製方法を示すものであり、図４（Ｂ）の次の工程を示す断面図である。 本発明の実施の形態１による半導体装置を示す平面図である。 本発明の実施の形態１による半導体装置の変形例を示す平面図である。 （Ａ）は、図６に示すＣ−Ｃ’線およびＡ−Ａ’線に沿った断面図であり、（Ｂ）は、図７に示すｃ−ｃ’線およびＢ−Ｂ’線に沿った断面図であり、（Ｃ）は、図６に示すＤ−Ｄ’線に沿った断面図である。 （Ａ）〜（Ｄ）は、本発明の実施の形態２によるＬＣＤ基板の作製方法を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の実施の形態２によるＬＣＤ基板の作製方法を示すものであって図９（Ｄ）の次の工程を示す断面図であり、（Ｄ）は、（Ｃ）に示す駆動回路部のＮチャネル型薄膜トランジスタの断面図であり、（Ｅ），（Ｆ）は、（Ｄ）に示すＮチャネル型薄膜トランジスタの変形例を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の実施の形態２によるＬＣＤ基板の作製方法を示すものであり、図１０（Ｃ）の次の工程を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の実施の形態３によるＬＣＤ基板の作製方法を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の実施の形態４によるＬＣＤ基板の作製方法を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の実施の形態５によるＬＣＤ基板の作製方法を示す断面図である。 （Ａ）〜（Ｄ）は、本発明の実施の形態６によるＬＣＤ基板の作製方法を示す断面図である。

符号の説明

１…ガラス基板
２…下地絶縁膜
３…非晶質珪素膜
３ａ…結晶性珪素膜
４〜６…半導体層（活性層）
７…ゲート絶縁膜
８…第１の導電膜
９…第２の導電膜
１０，１１…レジストパターン
１２〜１５…ゲート電極
１６…容量電極（容量配線）
１７〜２１…チャネル領域
２２〜２７…ソースおよびドレイン領域
２８，２９…半導体層の端部
３０，３１，３４〜３９…低濃度不純物領域（ＬＤＤ領域）
３２，３３…ソースおよびドレイン領域
４０…レジストパターン
４１，４４…Ｎチャネル型薄膜トランジスタ
４２…Ｐチャネル型薄膜トランジスタ
４３…駆動回路部
４５…容量素子
４６…画素部
４７…絶縁膜
４８…第３の導電膜
４８ａ，４８ｂ…第２ゲート電極
４８ｃ…第２容量電極
４８ｄ…ゲート走査電極線
４９…窒化珪素膜
５０…有機絶縁膜
５０ａ〜５０ｇ…コンタクトホール（接続孔）
５１…画素電極
５２〜５７…ソースおよびドレイン電極
５８，５９…配線
６０…ソース電極線（ソース線）
６１…ゲート走査電極線
６２…第２配線
６３…レジストパターン
１４３，１４４…Ｎチャネル型薄膜トランジスタ
１４５…容量素子

Claims (40)

1. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
   前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
   前記第１ゲート電極および前記ゲート絶縁膜の上に第１絶縁膜を形成する工程と、
   熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
   前記駆動回路部の前記第１絶縁膜上に第２ゲート電極を形成する工程と、
   を具備し、
   前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
2. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
   前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
   前記第１の半導体層上に前記ゲート絶縁膜を介して２つの第１ゲート電極を形成すると共に、前記第２の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
   前記第１ゲート電極および前記ゲート絶縁膜の上に第１絶縁膜を形成する工程と、
   熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
   前記駆動回路部の少なくとも１つの第１ゲート電極上に前記第１絶縁膜を介して第２ゲート電極を形成する工程と、
   を具備し、
   前記第２ゲート電極は、前記駆動回路部における前記少なくとも１つの第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
3. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
   前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第１導電型の第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれに第１導電型のソース領域およびドレイン領域を形成する工程と、
   前記第１の半導体層上に前記ゲート絶縁膜を介して２つの第１ゲート電極を形成すると共に、前記第２の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第１導電型の第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
   前記第１の半導体層に第２導電型の不純物を導入することにより、前記第１の半導体層に第２導電型のソース領域およびドレイン領域を形成する工程と、
   前記第１ゲート電極および前記ゲート絶縁膜の上に第１絶縁膜を形成する工程と、
   熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
   前記駆動回路部の少なくとも１つの第１ゲート電極上に前記第１絶縁膜を介して第２ゲート電極を形成する工程と、
   を具備し、
   前記第２ゲート電極は、前記駆動回路部における前記少なくとも１つの第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
4. 請求項１において、前記第２ゲート電極を形成する工程の後に、前記第２ゲート電極上に第２絶縁膜を形成する工程と、該第２絶縁膜及び前記第１絶縁膜に、前記駆動回路部の前記第１ゲート電極および前記第２ゲート電極それぞれの上に位置する接続孔を形成する工程と、該接続孔内および前記第２絶縁膜上に導電膜を形成することにより、前記第１ゲート電極と前記第２ゲート電極を電気的に接続する工程と、をさらに具備することを特徴とする半導体装置の作製方法。
5. 請求項１において、前記第２ゲート電極を形成する工程の後に、前記第２ゲート電極上に第２絶縁膜を形成する工程と、該第２絶縁膜及び前記第１絶縁膜に、前記駆動回路部の前記第１ゲート電極上且つ前記第２ゲート電極上に位置する接続孔を形成する工程と、該接続孔内および前記第２絶縁膜上に導電膜を形成することにより、前記第１ゲート電極と前記第２ゲート電極を電気的に接続する工程と、をさらに具備することを特徴とする半導体装置の作製方法。
6. 請求項１乃至請求項５のいずれか一項において、前記第１絶縁膜がＳｉＯＮ膜とＳｉＮ膜とを積層した多層膜であることを特徴とする半導体装置の作製方法。
7. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
   前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
   前記第１の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極を形成すると共に前記第２の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極および第１容量電極を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
   前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
   熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
   前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
   を具備し、
   前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
8. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
   前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
   熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
   前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜上に第２ゲート電極を形成する工程と、
   を具備し、
   前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
9. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
   前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層にソース領域およびドレイン領域を形成すると共に前記第２の半導体層にソース領域、ドレイン領域および第１容量電極を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
   前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
   熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
   前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記ゲート絶縁膜を介して第２容量電極を形成する工程と、
   を具備し、
   前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
10. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
    前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
    前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
    前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
    前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成する工程と、
    を具備し、
    前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
11. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
    前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
    前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
    前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成すると共に前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
    前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
    を具備し、
    前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
12. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
    前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
    前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
    前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜の上に第２ゲート電極を形成する工程と、
    を具備し、
    前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
13. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
    前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
    前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層にソース領域およびドレイン領域を形成すると共に前記第２の半導体層にソース領域、ドレイン領域および第１容量電極を形成する工程と、
    前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記ゲート絶縁膜を介して第２容量電極を形成する工程と、
    を具備し、
    前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
14. 基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
    前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
    前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
    前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
    前記第１のレジストマスクを除去する工程と、
    前記導電膜を加工することにより、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
    前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
    前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
    前記第２のレジストマスクを除去する工程と、
    前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成する工程と、
    を具備し、
    前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層上の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
    前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層上の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
15. 基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
    前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
    前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
    前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
    前記第１のレジストマスクを除去する工程と、
    前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成すると共に、前記第２の半導体層および前記第３の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
    前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
    前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
    前記第２のレジストマスクを除去する工程と、
    前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記第１の半導体層の上方の少なくとも１つの第１ゲート電極および前記第２の半導体層の上方の前記第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成する工程と、
    を具備し、
    前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
    前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
16. 基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
    前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
    前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
    前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
    前記第１のレジストマスクを除去する工程と、
    前記導電膜を加工することにより、前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成すると共に、前記第１の半導体層および前記第３の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
    前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
    前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
    前記第２のレジストマスクを除去する工程と、
    前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記第１の半導体層の上方の前記第１ゲート電極および前記第２の半導体層の上方の少なくとも１つの第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成する工程と、
    を具備し、
    前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
    前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
17. 基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
    前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
    前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
    前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
    前記第１のレジストマスクを除去する工程と、
    前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成すると共に前記第３の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
    前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
    前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
    前記第２のレジストマスクを除去する工程と、
    前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
    を具備し、
    前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層上の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
    前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層上の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
18. 基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
    前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
    前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
    前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
    前記第１のレジストマスクを除去する工程と、
    前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成し、前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成すると共に、前記第３の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
    前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
    前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
    前記第２のレジストマスクを除去する工程と、
    前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記第１の半導体層の上方の少なくとも１つの第１ゲート電極および前記第２の半導体層の上方の前記第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成すると共に、前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
    を具備し、
    前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
    前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
19. 基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
    前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
    前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
    前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
    前記第１のレジストマスクを除去する工程と、
    前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成し、前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成すると共に、前記第３の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
    前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
    前記第２のレジストマスクおよび前記２つの第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
    前記第２のレジストマスクを除去する工程と、
    前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記第１の半導体層の上方の前記第１ゲート電極および前記第２の半導体層の上方の少なくとも１つの第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成すると共に、前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
    を具備し、
    前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
    前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
20. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
    前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する第１導電膜を形成する工程と、
    前記第１導電膜上に第２導電膜を形成する工程と、
    前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工することにより、前記ゲート絶縁膜上に該第１導電膜および該第２導電膜からなる第１ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成し、前記第１ゲート電極の第２導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記第１ゲート電極および前記ゲート絶縁膜の上に第３導電膜を形成する工程と、
    前記第３導電膜上に、前記第１の半導体層のチャネル領域およびＬＤＤ領域の上方を覆うようにレジストマスクを形成する工程と、
    前記レジストマスクおよび前記第１ゲート電極の第２導電膜をマスクとして前記第３導電膜および前記第１導電膜をエッチングすることにより、前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜の上に該第３導電膜からなる第２ゲート電極を形成すると共に前記画素部の前記第２の半導体層のＬＤＤ領域の上方に存在する第１導電膜を除去する工程と、
    を具備し、
    前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極の少なくとも一部および前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
21. 基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
    前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する第１導電膜を形成する工程と、
    前記第１導電膜上に第２導電膜を形成する工程と、
    前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工することにより、前記ゲート絶縁膜上に該第１導電膜および該第２導電膜からなる第１ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成し、前記第１ゲート電極の第２導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
    前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
    熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
    前記絶縁膜上に第３導電膜を形成する工程と、
    前記第３導電膜上に、前記第１の半導体層のチャネル領域およびＬＤＤ領域の上方を覆うようにレジストマスクを形成する工程と、
    前記レジストマスクおよび前記第１ゲート電極の第２導電膜をマスクとして前記第３導電膜、前記絶縁膜および前記第１導電膜をエッチングすることにより、前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜の上に前記絶縁膜を介して該第３導電膜からなる第２ゲート電極を形成すると共に前記画素部の前記第２の半導体層のＬＤＤ領域の上方に存在する第１導電膜を除去する工程と、
    を具備し、
    前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極の少なくとも一部および前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
22. 請求項７、請求項１０、請求項１１、請求項１４乃至請求項１６、請求項１７乃至請求項１９および請求項２１のいずれか一項において、前記絶縁膜がＳｉＯＮ膜とＳｉＮ膜とを積層した多層膜であることを特徴とする半導体装置の作製方法。
23. 請求項１乃至請求項２２において、前記第２ゲート電極はＡｌまたはＡｌ合金からなる膜で形成されていることを特徴とする半導体装置の作製方法。
24. 基板上に半導体層を形成する工程と、
    前記半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に第１導電膜を形成する工程と、
    前記第１導電膜上に第２導電膜を形成する工程と、
    前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工する工程と、
    前記第１導電膜および前記第２導電膜をマスクとして前記半導体層に第１不純物を導入することにより、前記半導体層にソース領域およびドレイン領域を形成し、前記第２導電膜をマスクとして前記半導体層に第２不純物を導入することにより、前記半導体層にＬＤＤ領域を形成する工程と、
    前記第１導電膜を前記半導体層のチャネル領域の上方に残すように加工することにより、前記第１導電膜および前記第２導電膜からなるゲート電極を形成する工程と、
    を具備することを特徴とする半導体装置の作製方法。
25. 基板上に半導体層を形成する工程と、
    前記半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に第１導電膜を形成する工程と、
    前記第１導電膜上に第２導電膜を形成する工程と、
    前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工する工程と、
    前記第１導電膜および前記第２導電膜をマスクとして前記半導体層に第１不純物を導入することにより、前記半導体層にソース領域およびドレイン領域を形成し、前記第２導電膜をマスクとして前記半導体層に第２不純物を導入することにより、前記半導体層にＬＤＤ領域を形成する工程と、
    前記第２導電膜をマスクとして前記第１導電膜を後退させながらテーパー状にエッチングすると共に前記ゲート絶縁膜をエッチングすることにより、前記第１導電膜および前記第２導電膜からなる第１ゲート電極を形成すると共に前記ＬＤＤ領域上に位置する該ゲート絶縁膜に段差部を形成する工程と、
    を具備することを特徴とする半導体装置の作製方法。
26. 請求項２５において、前記段差部を形成する工程の後に、前記第１ゲート電極の少なくとも一部および前記ドレイン領域側の前記ＬＤＤ領域の少なくとも一部を覆うように第２ゲート電極を形成する工程をさらに具備することを特徴とする半導体装置の作製方法。
27. 基板上に配置された駆動回路部と、
    前記駆動回路部に形成された第１の薄膜トランジスタと、
    前記基板上に配置された画素部と、
    前記画素部に形成された第２の薄膜トランジスタと、
    を具備する半導体装置であって、
    前記第１の薄膜トランジスタは、ソース領域およびドレイン領域と、少なくとも前記ドレイン領域側に形成されたＬＤＤ領域と、チャネル領域上にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第１絶縁膜を介して形成され、前記第１ゲート電極と電気的に接続され、前記ＬＤＤ領域の少なくとも一部を覆うように配置された第２ゲート電極と、を有するものであり、
    前記第２の薄膜トランジスタは、ソース領域およびドレイン領域と、少なくとも前記ドレイン領域側に形成されたＬＤＤ領域と、チャネル領域上にゲート絶縁膜を介して形成された第１ゲート電極と、を有するものであることを特徴とする半導体装置。
28. 請求項２７において、前記第１絶縁膜がＳｉＯＮ膜とＳｉＮ膜とを積層した多層膜であることを特徴とする半導体装置。
29. 基板上に配置された駆動回路部と、
    前記駆動回路部に形成された第１の薄膜トランジスタと、
    前記基板上に配置された画素部と、
    前記画素部に形成された第２の薄膜トランジスタと、
    を具備する半導体装置であって、
    前記第１の薄膜トランジスタは、ソース領域およびドレイン領域と、少なくとも前記ドレイン領域側に形成されたＬＤＤ領域と、前記ＬＤＤ領域およびチャネル領域の上にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に形成され、前記第１ゲート電極の少なくとも一部および前記ＬＤＤ領域の少なくとも一部を覆うように配置された第２ゲート電極と、を有するものであり、
    前記第２の薄膜トランジスタは、ソース領域およびドレイン領域と、少なくとも前記ドレイン領域側に形成されたＬＤＤ領域と、チャネル領域上にゲート絶縁膜を介して形成された第１ゲート電極と、を有するものであることを特徴とする半導体装置。
30. 請求項２９において、前記第１の薄膜トランジスタにおける前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜をさらに有することを特徴とする半導体装置。
31. 請求項２７または請求項３０において、前記第１の薄膜トランジスタの前記第２ゲート電極上に形成された第２絶縁膜と、該第２絶縁膜及び前記第１絶縁膜に形成され、前記第１の薄膜トランジスタの前記第１ゲート電極および前記第２ゲート電極それぞれの上に位置する接続孔と、該接続孔内および前記第２絶縁膜上に形成され、前記第１ゲート電極と前記第２ゲート電極が電気的に接続された導電膜と、をさらに有することを特徴とする半導体装置。
32. 請求項２７または請求項３０において、前記第１の薄膜トランジスタの前記第２ゲート電極上に形成された第２絶縁膜と、該第２絶縁膜及び前記第１絶縁膜に形成され、前記第１の薄膜トランジスタの前記第１ゲート電極上且つ前記第２ゲート電極上に位置する接続孔と、該接続孔内および前記第２絶縁膜上に形成され、前記第１ゲート電極と前記第２ゲート電極が電気的に接続された導電膜と、をさらに有することを特徴とする半導体装置。
33. 請求項２９乃至請求項３１のいずれか一項において、前記第１の薄膜トランジスタの第１ゲート電極は、前記チャネル領域および前記ＬＤＤ領域の上方に形成された第１導電膜と、前記第１導電膜上に形成され、前記チャネル領域の上方に形成された第２導電膜と、を有することを特徴とする半導体装置。
34. 請求項２７乃至請求項３３のいずれか一項において、前記第２の薄膜トランジスタの第１ゲート電極に接続されたゲート走査電極線をさらに具備し、前記ゲート走査電極線は、第１ゲート線と、該第１ゲート線上に絶縁膜を介して形成された第２ゲート線と、を有することを特徴とする半導体装置。
35. 請求項２７乃至請求項３３のいずれか一項において、前記画素部に形成され、前記第２の薄膜トランジスタを介して画素部に伝えられる画素信号が保持される容量素子をさらに具備し、前記容量素子は、前記第１ゲート電極と同一層に形成された第１容量電極と、該第１容量電極上に形成された前記絶縁膜と、該絶縁膜上に形成され、前記第２ゲート電極と同一層に形成された第２容量電極と、からなることを特徴とする半導体装置。
36. 請求項２７乃至請求項３３のいずれか一項において、前記画素部に形成され、前記第２の薄膜トランジスタを介して画素部に伝えられる画素信号が保持される容量素子をさらに具備し、前記容量素子は、前記ソース領域および前記ドレイン領域と同一層に形成された第１容量電極と、該第１容量電極上に形成された前記ゲート絶縁膜と、該ゲート絶縁膜上に形成され、前記第２ゲート電極と同一層に形成された第２容量電極と、からなることを特徴とする半導体装置。
37. 請求項２７乃至請求項３６のいずれか一項において、前記第２ゲート電極は、バリア膜とＡｌまたはＡｌ合金からなる膜とを積層した積層膜あるいはＡｌまたはＡｌ合金からなる膜で形成されていることを特徴とする半導体装置。
38. 請求項２７乃至請求項３７のいずれか一項において、前記駆動回路部に形成された第３の薄膜トランジスタをさらに具備し、前記第３の薄膜トランジスタは、前記第１の薄膜トランジスタとは逆導電型のトランジスタであって、ソース領域およびドレイン領域と、チャネル領域上にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に絶縁膜を介して形成され、前記第１ゲート電極と電気的に接続され、前記ドレイン領域の少なくとも一部を覆うように配置された第２ゲート電極と、を有するものであることを特徴とする半導体装置。
39. 基板上に形成された半導体層と、
    前記半導体層に形成されたソース領域およびドレイン領域と、
    前記半導体層の少なくとも前記ドレイン領域側に形成されたＬＤＤ領域と、
    前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された第１ゲート電極と、
    前記ゲート絶縁膜に形成され、前記ＬＤＤ領域上に位置する段差部と、
    を具備することを特徴とする半導体装置。
40. 請求項３９において、前記第１ゲート電極上に形成され、前記第１ゲート電極の少なくとも一部および前記ＬＤＤ領域の少なくとも一部を覆うように配置された第２ゲート電極をさらに具備することを特徴とする半導体装置。

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