JP2002132234A

JP2002132234A - 液晶表示装置およびその駆動方法

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Publication number: JP2002132234A
Application number: JP2001242319A
Authority: JP
Inventors: Jun Koyama; 潤小山; Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-08-18
Filing date: 2001-08-09
Publication date: 2002-05-09
Anticipated expiration: 2021-08-09
Also published as: JP4954399B2

Abstract

(57)【要約】【課題】新規の回路構成を有する駆動回路および画素
を用いて、低消費電力化が可能な液晶表示装置の提供を
課題とする。【解決手段】ｎビット（ｎは自然数、ｎ≧２）のデジ
タル映像信号を用いて映像表示を行う液晶表示装置にお
いて、１画素あたりｎ×ｍ個（ｍは自然数）の揮発性の
記憶回路と、ｎ×ｋ個（ｋは自然数）の不揮発性の記憶
回路を有し、ｍフレーム分のデジタル映像信号を揮発性
の記憶回路に記憶する機能と、ｋフレーム分のデジタル
映像信号を不揮発性の記憶回路に記憶する機能とを有す
る。静止画像の表示は、一旦記憶回路に記憶されたデジ
タル映像信号を繰り返し読み出して各フレームで表示を
行うことにより、その間のソース信号線駆動回路の駆動
を停止する。また、不揮発性の記憶回路に記憶されたデ
ジタル映像信号は、電源遮断後も記憶されるため、次の
電源投入時に直ちに表示が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体表示装置
（以下表示装置と表記する）の駆動回路および駆動回路
を用いた表示装置に関し、特に、絶縁体上に作成される
薄膜トランジスタを有するアクティブマトリクス型表示
装置の駆動回路および駆動回路を用いたアクティブマト
リクス型表示装置に関する。その中で特に、映像ソース
としてデジタル映像信号を用いるアクティブマトリクス
型液晶表示装置の駆動回路および駆動回路を用いたアク
ティブマトリクス型液晶表示装置に関する。

【０００２】

【従来の技術】近年、ガラス基板等の絶縁体上に半導体
薄膜を形成した表示装置、特に薄膜トランジスタ（以下
ＴＦＴと表記する）を用いたアクティブマトリクス型表
示装置の普及が顕著となっている。ＴＦＴを使用したア
クティブマトリクス型表示装置は、マトリクス状に配置
された数十万から数百万のＴＦＴを有し、各画素の電荷
を制御することによって画像の表示を行っている。

【０００３】さらに最近の技術として、画素を構成する
画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて
駆動回路を同時形成するポリシリコンＴＦＴに関する技
術が発展してきており、装置の小型化、低消費電力化に
大いに貢献し、それに伴って、近年その応用分野の拡大
が著しいモバイル機器の表示部等に、液晶表示装置は不
可欠なデバイスとなってきている。

【０００４】デジタル方式の液晶表示装置の概略図の一
例を、図１３に示す。中央に画素部１３０８が配置され
ている。画素部の上側には、ソース信号線を制御するた
めの、ソース信号線駆動回路１３０１が配置されてい
る。ソース信号線駆動回路１３０１は、第１のラッチ回
路１３０４、第２のラッチ回路１３０５、Ｄ／Ａ変換回
路１３０６、アナログスイッチ１３０７等を有する。画
素部の左右には、ゲート信号線を制御するための、ゲー
ト信号線駆動回路１３０２が配置されている。なお、図
１３においては、ゲート信号線駆動回路１３０２は、画
素部の左右両側に配置されているが、片側配置でも構わ
ない。ただし、両側配置とした方が、駆動効率、駆動信
頼性の面から見て望ましい。

【０００５】ソース信号線駆動回路１３０１に関して
は、図１４に示すような構成を有している。図１４に例
として示す駆動回路は、水平方向解像度１０２４画素、
３ビットデジタル階調の表示に対応したソース信号線駆
動回路であり、シフトレジスタ回路（ＳＲ）１４０１、
第１のラッチ回路（ＬＡＴ１）１４０２、第２のラッチ
回路（ＬＡＴ２）１４０３、Ｄ／Ａ変換回路（もしくは
Ｄ／Ａコンバータ：Ｄ／Ａ）１４０４等を有する。な
お、図１４では図示していないが、必要に応じてバッフ
ァ回路、レベルシフタ回路等を配置しても良い。

【０００６】図１３および図１４を用いて動作について
簡単に説明する。まず、シフトレジスタ回路１３０３
（図１４中、ＳＲと表記）にクロック信号（Ｓ−ＣＬ
Ｋ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）
が入力され、順次パルスが出力される。続いて、それら
のパルスは第１のラッチ回路１３０４（図１４中、ＬＡ
Ｔ１と表記）に入力され、同じく第１のラッチ回路１３
０４に入力されたデジタル映像信号（Ｄｉｇｉｔａｌ
Ｄａｔａ）をそれぞれ保持していく。ここで、Ｄ１が最
上位ビット（ＭＳＢ：Most Significant Bit）、Ｄ３が
最下位ビット（ＬＳＢ：Least Significant Bit）であ
る。第１のラッチ回路１３０４において、１水平周期分
のデジタル映像信号の保持が完了すると、帰線期間中
に、第１のラッチ回路１３０４で保持されているデジタ
ル映像信号は、ラッチ信号（ＬａｔｃｈＰｕｌｓｅ）の
入力に従い、一斉に第２のラッチ回路１３０５（図１４
中、ＬＡＴ２と表記）へと転送される。

【０００７】その後、再びシフトレジスタ回路１３０３
が動作し、次の水平周期分のデジタル映像信号の保持が
開始される。同時に、第２のラッチ回路１３０５で保持
されているデジタル映像信号は、Ｄ／Ａ変換回路１３０
６（図１４中、Ｄ／Ａと表記）にてアナログ映像信号へ
と変換される。このアナログ化されたデジタル映像信号
は、ソース信号線を経由して画素に書き込まれる。この
動作を繰り返すことによって、画像の表示が行われる。

【０００８】

【発明が解決しようとする課題】一般的なアクティブマ
トリクス型液晶表示装置においては、動画の表示をスム
ーズに行うため、１秒間に６０回前後、画面表示の更新
が行われる。すなわち、１フレーム毎にデジタル映像信
号を供給し、その都度画素への書き込みを行う必要があ
る。たとえ、映像が静止画であったとしても、１フレー
ム毎に同一の信号を供給しつづけなければならないた
め、駆動回路が連続して同じデジタル映像信号の繰り返
し処理を行う必要がある。

【０００９】静止画のデジタル映像信号を一旦、外部の
記憶回路に書き込み、以後は１フレーム毎に外部の記憶
回路から液晶表示装置にデジタル映像信号を供給する方
法もあるが、いずれの場合にも外部の記憶回路と駆動回
路は動作し続ける必要がある。

【００１０】特にモバイル機器においては、低消費電力
化が大きく望まれている。さらに、このモバイル機器に
おいては、静止画モードで使用されることが大部分を占
めているにもかかわらず、前述のように外部回路、駆動
回路などは静止画表示の際にも動作し続けているため、
低消費電力化への足かせとなっている。

【００１１】本発明は前述のような問題点を鑑見て、新
規の回路を用いることにより、静止画の表示時における
外部回路、信号線駆動回路などの消費電力を低減するこ
とを課題とする。

【００１２】

【課題を解決するための手段】前述の課題を解決するた
めに、本発明では次のような手段を用いた。

【００１３】画素内に複数の記憶回路を配置し、画素毎
にデジタル映像信号を記憶させる。静止画の場合、一度
書き込みを行えば、それ以降、画素に書き込まれる情報
は同様であるので、フレーム毎に信号の入力を行わなく
とも、記憶回路に記憶されている信号を読み出すことに
よって静止画を継続的に表示することができる。すなわ
ち、静止画を表示する際は、最低１フレーム分の信号の
処理動作を行って以降は、外部回路、ソース信号線駆動
回路などを停止させておくことが可能となる。

【００１４】さらに、画素内に配置されている記憶回路
の一部は不揮発性のものであり、一度この不揮発性の記
憶回路に記憶したデジタル映像信号は、表示装置の電源
を遮断した後も継続して記憶しておくことが出来る。よ
って、再度電源を投入した後に、改めてデジタル映像信
号のサンプリングを行うことなく、不揮発性の記憶回路
よりデジタル映像信号を読み出して静止画の表示が可能
である。それに伴って電力消費を大きく低減することが
可能となる。

【００１５】

【発明の実施の形態】図２は、記憶回路を有する画素を
用いた液晶表示装置における、ソース信号線駆動回路お
よび一部の画素の構成を示したものである。この回路
は、３ビットデジタル階調信号に対応したものであり、
シフトレジスタ回路２０１、第１のラッチ回路２０２、
第２のラッチ回路２０３、ビット信号選択スイッチ２０
４、画素２０５を有する。２１０は、ゲート信号線駆動
回路あるいは外部から直接供給される信号が入力される
信号線であり、画素の説明とともに後述する。

【００１６】図１は、図２における画素２０５における
回路構成を詳細に示したものである。この画素は、３ビ
ットデジタル階調に対応したものであり、液晶素子（Ｌ
Ｃ）、保持容量（Ｃｓ）、揮発性の記憶回路（Ａ１〜Ａ
３およびＢ１〜Ｂ３）、不揮発性の記憶回路（Ｃ１〜Ｃ
３）等を有している。１０１はソース信号線、１０２〜
１０４は書き込み用ゲート信号線、１０５〜１０７は、
読み出し用ゲート信号線、１０８〜１１０は書き込み用
ＴＦＴ、１１１〜１１３は読み出し用ＴＦＴ、１１４〜
１２５は記憶回路選択部である。

【００１７】本発明の特徴は、画素が有する記憶回路の
中に、少なくともｎビットのデジタル映像信号を１フレ
ーム分記憶する不揮発性の記憶回路（図１中、Ｃ１〜Ｃ
３で表記）を含む点にある。その他の記憶回路（図１
中、Ａ１〜Ａ３、Ｂ１〜Ｂ３で表記）に関しては、不揮
発性の記憶回路との区別を明確とするため、ここではあ
えて揮発性の記憶回路と表記しているが、Ａ１〜Ａ３、
Ｂ１〜Ｂ３を構成する記憶回路は必ずしも揮発性である
必要はなく、不揮発性であっても良い。ただし、１フレ
ーム期間内で書き込みや読み出しを行う必要があり、そ
の書き込み時間や読み出し時間が十分に短い必要がある
ため、本発明の実施形態においては、ＳＲＡＭやＤＲＡ
Ｍ等の揮発性の記憶回路を用いている。

【００１８】図３は、図１に示した本発明の表示装置に
おける動作タイミングを簡単に示したものである。表示
装置は３ビットデジタル階調、ＶＧＡのものを対象とし
ている。図１〜図３を用いて、駆動方法について説明す
る。なお、各番号は、図１〜図３のものをそのまま用い
る（図番は省略する）。

【００１９】図２および図３（Ａ）（Ｂ）を参照する。
図３（Ａ）において、各フレーム期間をα、β、γ、δ
と表記して説明する。まず、区間αにおける回路動作に
ついて説明する。

【００２０】従来のデジタル方式の駆動回路の場合と同
様に、シフトレジスタ２０１にクロック信号（Ｓ−ＣＬ
Ｋ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）
が入力され、順次サンプリングパルスが出力される。続
いて、サンプリングパルスは第１のラッチ回路２０２
（ＬＡＴ１）に入力され、同じく第１のラッチ回路２０
２に入力されたデジタル映像信号（ＤｉｇｉｔａｌＤ
ａｔａ）をそれぞれ保持していく。この期間を、本明細
書においてはドットデータサンプリング期間と表記す
る。１水平期間分のドットデータサンプリング期間は、
図３（Ａ）において１〜４８０で示す各期間である。デ
ジタル映像信号は３ビットであり、Ｄ１がＭＳＢ（Most
Significant Bit）、Ｄ３がＬＳＢ（Least Significan
t Bit）である。第１のラッチ回路２０２において、１
水平周期分のデジタル映像信号の保持が完了すると、帰
線期間中に、第１のラッチ回路２０２で保持されている
デジタル映像信号は、ラッチ信号（ＬａｔｃｈＰｕｌ
ｓｅ）の入力に従い、一斉に第２のラッチ回路２０３
（ＬＡＴ２）へと転送される。

【００２１】続いて、再びシフトレジスタ回路２０１か
ら出力されるサンプリングパルスに従い、次水平周期分
のデジタル映像信号の保持動作が行われる。

【００２２】一方、第２のラッチ回路２０３に転送され
たデジタル映像信号は、画素内に配置された揮発性の記
憶回路に書き込まれる。図３（Ｂ）に示すように、次列
のドットデータサンプリング期間をI、IIおよびIIIと３
分割し、第２のラッチ回路に保持されているデジタル映
像信号をソース信号線に出力する。このとき、ビット信
号選択スイッチ２０４によって、各ビットの信号が順番
にソース信号線に出力されるように選択的に接続され
る。

【００２３】期間Iでは、書き込み用ゲート信号線１０
２にパルスが入力されてＴＦＴ１０８が導通し、記憶回
路選択部１１４が揮発性の記憶回路Ａ１を選択し、揮発
性の記憶回路Ａ１にデジタル映像信号が書き込まれる。
続いて、期間IIでは、書き込み用ゲート信号線１０３に
パルスが入力されてＴＦＴ１０９が導通し、記憶回路選
択部１１５が揮発性の記憶回路Ａ２を選択し、揮発性の
記憶回路Ａ２にデジタル映像信号が書き込まれる。最後
に、期間IIIでは、書き込み用ゲート信号線１０４にパ
ルスが入力されてＴＦＴ１１０が導通し、記憶回路選択
部１１６が揮発性の記憶回路Ａ３を選択し、揮発性の記
憶回路Ａ３にデジタル映像信号が書き込まれる。

【００２４】以上で、１水平期間分のデジタル映像信号
の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）に
おいて※印で示された期間である。以上の動作を最終段
まで行うことにより、１フレーム分のデジタル映像信号
が揮発性の記憶回路Ａ１〜Ａ３に書き込まれる。

【００２５】ところで、本発明の表示装置においては、
３ビットのデジタル階調を、時間階調方式により表現す
る。時間階調方式とは、画素に印加する電圧によって輝
度の制御を行う通常の方式と異なり、画素には２種類の
電圧のみを印加してＯＮ、ＯＦＦ（表示上は白、黒）の
２状態を用い、表示時間の差を利用して階調を得る方式
である。時間階調方式においてｎビットの階調表現を行
う際には、その表示期間をｎ個の期間に分割し、各期間
の長さの比を２^n-1：２^n-2：・・・：２⁰のように２の
べき乗とし、どの期間で画素をＯＮの状態にするかによ
って、表示期間の長さに差を生じ、もって階調の表現を
行う。なお、ここで画素がＯＮの状態にあるとは、画素
電極間に電圧が印加されている状態をいい、ＯＦＦの状
態にあるとは、電圧が印加されていない状態を言う。以
下このような状態をＯＮ、ＯＦＦとして表記する。

【００２６】また、表示期間の長さを２のべき乗以外の
区分によって階調表示を行うようにしても表示は可能で
ある。

【００２７】以上をふまえて、区間βにおける動作につ
いて説明する。最終段における揮発性の記憶回路への書
き込みが終了すると、１フレーム目の表示が行われる。
図３（Ｃ）は、３ビットの時間階調方式について説明す
る図である。今、デジタル映像信号は、ビットごとに揮
発性の記憶回路Ａ１〜Ａ３に記憶されている。Ｔｓ１
は、第１ビットデータによる表示期間、Ｔｓ２は、第２
ビットデータによる表示期間、Ｔｓ３は、第３ビットデ
ータによる表示期間であり、各表示期間の長さは、Ｔｓ
１：Ｔｓ２：Ｔｓ３＝４：２：１となっている。

【００２８】ここでは３ビットであるから、輝度は０〜
７までの８段階が得られる。Ｔｓ１〜Ｔｓ３のいずれの
期間においても表示が行われない場合には輝度０、全て
の期間を用いて表示を行えば輝度７を得る。例えば、輝
度５を表示したい場合には、Ｔｓ１とＴｓ３において画
素をＯＮの状態とし、表示させればよい。

【００２９】具体的に図を用いて説明する。Ｔｓ１にお
いては、読み出し用ゲート信号線１０５にパルスが入力
されてＴＦＴ１１１が導通し、記憶回路選択部１１７が
揮発性の記憶回路Ａ１を選択し、揮発性の記憶回路Ａ１
に記憶されたデジタル映像信号にしたがって画素が駆動
される。続いて、Ｔｓ２においては、読み出し用ゲート
信号線１０６にパルスが入力されてＴＦＴ１１２が導通
し、記憶回路選択部１１８が揮発性の記憶回路Ａ２を選
択し、揮発性の記憶回路Ａ２に記憶されたデジタル映像
信号にしたがって画素が駆動される。最後に、Ｔｓ３に
おいては、読み出し用ゲート信号線１０７にパルスが入
力されてＴＦＴ１１３が導通し、記憶回路選択部１１９
が揮発性の記憶回路Ａ３を選択し、揮発性の記憶回路Ａ
３に記憶されたデジタル映像信号によって画素に電圧が
印加される。

【００３０】ここで、液晶表示装置の場合は、ノーマリ
ーホワイトモードと、ノーマリーブラックモードがあ
る。両者において、画素のＯＮ、ＯＦＦで白、黒が逆と
なるため、前述の説明と輝度とが逆になる場合もある。

【００３１】以上のようにして、１フレーム期間分の表
示が行われる。一方、駆動回路側では、同時に次のフレ
ーム期間のデジタル映像信号の処理が行われている。第
２のラッチ回路へのデジタル映像信号の転送までは前述
と同様の手順である。続く揮発性の記憶回路への書き込
み期間においては、もう一方の揮発性の記憶回路を用い
る。ただし、画素内に設けた揮発性の記憶回路が１フレ
ーム分であるときは、先に書き込んだ揮発性の記憶回路
に上書きする。

【００３２】期間Iでは、書き込み用ゲート信号線１０
２にパルスが入力されてＴＦＴ１０８が導通し、記憶回
路選択部１１４が揮発性の記憶回路Ｂ１を選択し、揮発
性の記憶回路Ｂ１にデジタル映像信号が書き込まれる。
続いて、期間IIでは、書き込み用ゲート信号線１０３に
パルスが入力されてＴＦＴ１０９が導通し、記憶回路選
択部１１５が揮発性の記憶回路Ｂ２を選択し、揮発性の
記憶回路Ｂ２にデジタル映像信号が書き込まれる。最後
に、期間IIIでは、書き込み用ゲート信号線１０４にパ
ルスが入力されてＴＦＴ１１０が導通し、記憶回路選択
部１１６が揮発性の記憶回路Ｂ３を選択し、揮発性の記
憶回路Ｂ３にデジタル映像信号が書き込まれる。

【００３３】続いて、区間γに入り、揮発性の記憶回路
Ｂ１〜Ｂ３に記憶されたデジタル映像信号に従って２フ
レーム目の表示が行われる。同時に、次のフレーム期間
のデジタル映像信号の処理が開始される。このデジタル
映像信号は、１フレーム目の表示が終了した揮発性の記
憶回路Ａ１〜Ａ３に再び記憶される。

【００３４】その後、揮発性の記憶回路Ａ１〜Ａ３に記
憶されたデジタル映像信号の表示が区間δで行われ、同
時に次のフレーム期間のデジタル映像信号の処理が開始
される。このデジタル映像信号は、２フレーム目の表示
が終了した揮発性の記憶回路Ｂ１〜Ｂ３に再び記憶され
る。

【００３５】不揮発性の記憶回路Ｃ１〜Ｃ３へのデジタ
ル映像信号の書き込みは、一般的にＳＲＡＭ等の揮発性
の記憶回路への書き込みに比べて、非常に長い時間を必
要とするため、一旦揮発性の記憶回路Ａ１〜Ａ３もしく
はＢ１〜Ｂ３にデジタル映像信号を記憶させ、そこから
不揮発性の記憶回路Ｃ１〜Ｃ３へ書き込むという手順を
踏むのが望ましい。図１においては、揮発性の記憶回路
Ａ１〜Ａ３もしくはＢ１〜Ｂ３への書き込みが終了した
のち、読み出し用ＴＦＴ１１１〜１１３がＯＮして映像
表示を行うが、不揮発性の記憶回路への書き込みを行う
際は、読み出し用ＴＦＴ１１１〜１１３がＯＦＦし、記
憶回路選択部１２０〜１２２が、不揮発性の記憶回路Ｃ
１〜Ｃ３を選択し、書き込みを行う。この期間中は、画
面上には表示が行われないが、書き込み時間は数[ｍｓ]
程度〜１００[ｍｓ]程度なのでほとんど問題とはならな
い。

【００３６】また、電源投入時等に不揮発性の記憶回路
Ｃ１〜Ｃ３に記憶されたデジタル映像信号を読み出して
映像表示を行う場合にも、一旦揮発性の記憶回路Ａ１〜
Ａ３もしくはＢ１〜Ｂ３の方に書き込んで、以後のフレ
ーム期間では、揮発性の記憶回路Ａ１〜Ａ３もしくはＢ
１〜Ｂ３から読み出すようにすると良い。

【００３７】以上の動作を繰り返して、映像の表示が継
続的に行われる。ここで、静止画を表示する場合には、
最初の動作で揮発性の記憶回路Ａ１〜Ａ３にいったんデ
ジタル映像信号が記憶されてからは、各フレーム期間で
揮発性の記憶回路Ａ１〜Ａ３に記憶されたデジタル映像
信号を反復して読み出せば良い。したがってこの静止画
が表示されている期間中は、外部回路、ソース信号線駆
動回路などの駆動を停止させることが出来る。

【００３８】また、画素部に配置されている不揮発性の
記憶回路Ｃ１〜Ｃ３にデジタル映像信号を書き込んでお
くことで、液晶表示装置の電源を遮断した後も継続して
記憶しておくことが出来る。よって、再度電源を入れた
後に、改めてデジタル映像信号のサンプリングを行うこ
となく、静止画の表示が可能である。

【００３９】さらに、記憶回路へのデジタル映像信号の
書き込み、あるいは記憶回路からのデジタル映像信号の
読み出しは、ゲート信号線１本単位で行うことが可能で
ある。すなわち、ソース信号線駆動回路およびゲート信
号線駆動回路を短期間のみ動作させ、画面の一部のみを
書き換えるなどといった表示方法をとることも出来る。
この場合は、ゲート信号線駆動回路として、デコーダを
使うのが望ましい。デコーダを使用する場合には、特開
平８−１０１６０９に開示された回路を用いればよく、
図２０に一例を示す。また、ソース信号線駆動回路にも
デコーダを用いて部分書き換えを行うことも可能であ
る。

【００４０】また、本実施形態においては、１画素内に
Ａ１〜Ａ３およびＢ１〜Ｂ３の揮発性の記憶回路を有
し、３ビットのデジタル映像信号を２フレーム分だけ記
憶する機能を有しているが、本発明はこの数に限定しな
い。つまり、ｎビットのデジタル映像信号をｍフレーム
分だけ記憶するには、１画素内にｎ×ｍ個の揮発性の記
憶回路を有していれば良い。

【００４１】同様に、本実施形態においては、１画素内
にＣ１〜Ｃ３の不揮発性の記憶回路を有し、３ビットの
デジタル映像信号を１フレーム分だけ記憶する機能を有
しているが、本発明はこの数に限定しない。つまり、ｎ
ビットのデジタル映像信号を、電源を遮断した後もｋフ
レーム分だけ記憶しておくには、１画素内にｎ×ｋ個の
不揮発性の記憶回路を有していれば良い。

【００４２】以上の方法により、画素内に実装された記
憶回路を用いてデジタル映像信号の記憶を行うことによ
り、静止画を表示する際に各フレーム期間で記憶回路に
記憶されたデジタル映像信号を反復して用い、外部回
路、ソース信号線駆動回路などを駆動することなく、継
続的に静止画表示が可能となる。よって、液晶表示装置
の低消費電力化に大きく貢献することが出来る。

【００４３】また、ソース信号線駆動回路に関しては、
ビット数に応じて増加するラッチ回路等の配置の問題か
ら、必ずしも絶縁体上に一体形成する必要はなく、その
一部あるいは全部を外付けで構成しても良い。

【００４４】さらに、本実施形態にて示したソース信号
線駆動回路においては、ビット数に応じたラッチ回路を
配置しているが、１ビット分のみ配置して動作させるこ
とも可能である。この場合、上位ビットから下位ビット
のデジタル映像信号を直列にラッチ回路に入力すれば良
い。

【００４５】

【実施例】以下に本発明の実施例について記述する。

【００４６】[実施例１]本実施例においては、実施形態
において示した回路における記憶回路選択部を、具体的
にトランジスタ等を用いて構成し、その動作について説
明する。

【００４７】図４は、図１に示した画素と同様のもの
で、記憶回路選択部周辺を実際に回路で構成した例であ
る。図４中、揮発性の記憶回路Ａ１〜Ａ３およびＢ１〜
Ｂ３の各々に、書き込み選択用ＴＦＴ４２０、４２２、
４２４、４２６、４２８、４３０と、読み出し選択用Ｔ
ＦＴ４２１、４２３、４２５、４２７、４２９、４３１
とを設け、記憶回路選択信号線４１４〜４１９をもって
制御する。不揮発性の記憶回路Ｃ１〜Ｃ３の各々は、書
き込み選択用ＴＦＴ４３５、４３７、４３９と、読み出
し選択用ＴＦＴ４３６、４３８、４４０とを設け、記憶
回路選択信号線４３２〜４３４、４４１〜４４３をもっ
て制御する。本実施例に示した画素は、揮発性の記憶回
路Ａ１〜Ａ３およびＢ１〜Ｂ３において、３ビットのデ
ジタル映像信号を２フレーム分記憶し、さらに不揮発性
の記憶回路Ｃ１〜Ｃ３によって、３ビットのデジタル映
像信号を１フレーム分記憶するものである。

【００４８】本実施例にて図４で示した回路の駆動は、
実施形態にて図３を用いて示したタイミングチャートに
従って駆動することが出来る。図３、図４を用いて、記
憶回路選択部の実際の駆動方法を加えて、回路動作につ
いて説明する。なお、各番号は、図３、図４のものをそ
のまま用いる（図番は省略する）。

【００４９】図３（Ａ）（Ｂ）を参照する。図３（Ａ）
において、各フレーム期間をα、β、γ、δと表記して
説明する。まず、区間αにおける回路動作について説明
する。

【００５０】シフトレジスタ回路から第２のラッチ回路
までの駆動方法に関しては実施形態にて示したものと同
様であるのでそれに従う。

【００５１】まず、記憶回路選択信号線４１４〜４１６
にパルスが入力されて書き込み選択用ＴＦＴ４２０、４
２４、４２８がＯＮし、揮発性の記憶回路Ａ１〜Ａ３へ
の書き込みが可能な状態となる。期間Iでは、書き込み
用ゲート信号線４０２にパルスが入力されて書き込み用
ＴＦＴ４０８が導通し、揮発性の記憶回路Ａ１にデジタ
ル映像信号が書き込まれる。続いて、期間IIでは、書き
込み用ゲート信号線４０３にパルスが入力されて書き込
み用ＴＦＴ４０９が導通し、揮発性の記憶回路Ａ２にデ
ジタル映像信号が書き込まれる。最後に、期間IIIで
は、書き込み用ゲート信号線４０４にパルスが入力され
て書き込み用ＴＦＴ４１０が導通し、揮発性の記憶回路
Ａ３にデジタル映像信号が書き込まれる。

【００５２】以上で、１水平期間分のデジタル映像信号
の処理が終了する。図３（Ｂ）の期間は、図３（Ａ）に
おいて※印で示された期間である。以上の動作を最終段
まで行うことにより、１フレーム分のデジタル映像信号
が揮発性の記憶回路Ａ１〜Ａ３に書き込まれる。

【００５３】続いて、区間βにおける動作について説明
する。最終段における揮発性の記憶回路への書き込みが
終了すると、１フレーム目の表示が行われる。図３
（Ｃ）は、３ビットの時間階調方式について説明する図
である。今、デジタル映像信号は、ビットごとに揮発性
の記憶回路Ａ１〜Ａ３に記憶されている。Ｔｓ１は、第
１ビットデータによる表示期間、Ｔｓ２は、第２ビット
データによる表示期間、Ｔｓ３は、第３ビットデータに
よる表示期間であり、各表示期間の長さは、Ｔｓ１：Ｔ
ｓ２：Ｔｓ３＝４：２：１となっている。

【００５４】ただし、表示期間の長さを２のべき乗以外
の区分によって階調表示を行うようにしても表示は可能
である。

【００５５】ここでは３ビットであるから、輝度は０〜
７までの８段階が得られる。Ｔｓ１〜Ｔｓ３のいずれの
期間においても表示が行われない場合には輝度０、全て
の期間を用いて表示を行えば輝度７を得る。例えば、輝
度５を表示したい場合には、Ｔｓ１とＴｓ３において画
素をＯＮの状態とし、表示させればよい。

【００５６】具体的に図を用いて説明する。揮発性の記
憶回路への書き込み動作が終了した後、表示期間に移る
際に、記憶回路選択信号線４１４〜４１６に入力されて
いたパルスが終了して書き込み選択用ＴＦＴ４２０、４
２４、４２８は非導通となり、同時に記憶回路選択信号
線４１７〜４１９にパルスが入力され、読み出し選択用
ＴＦＴ４２１、４２５、４２９が導通して、揮発性の記
憶回路Ａ１〜Ａ３からの読み出しが可能な状態となる。
Ｔｓ１においては、読み出し用ゲート信号線４０５にパ
ルスが入力されて読み出し用ＴＦＴ４１１が導通し、揮
発性の記憶回路Ａ１に記憶されたデジタル映像信号にし
たがって画素が駆動される。続いて、Ｔｓ２において
は、読み出し用ゲート信号線４０６にパルスが入力され
て読み出し用ＴＦＴ４１２が導通し、揮発性の記憶回路
Ａ２に記憶されたデジタル映像信号にしたがって画素が
駆動される。最後に、Ｔｓ３においては、読み出し用ゲ
ート信号線４０７にパルスが入力されて読み出し用ＴＦ
Ｔ４１３が導通し、揮発性の記憶回路Ａ３に記憶された
デジタル映像信号によって画素に電圧が印加される。

【００５７】以上のようにして、１フレーム期間分の表
示が行われる。一方、駆動回路側では、同時に次のフレ
ーム期間のデジタル映像信号の処理が行われている。第
２のラッチ回路へのデジタル映像信号の転送までは前述
と同様の手順である。続く記憶回路への書き込み期間に
おいては、揮発性の記憶回路Ｂ１〜Ｂ３を用いる。

【００５８】なお、揮発性の記憶回路Ａ１〜Ａ３に信号
が書き込まれる期間においては、書き込み選択用ＴＦＴ
４２０、４２４、４２８が導通し、揮発性の記憶回路Ａ
１〜Ａ３に書き込みが可能な状態となっているが、同時
に読み出し選択用ＴＦＴ４２３、４２７、４３１も導通
し、揮発性の記憶回路Ｂ１〜Ｂ３からの読み出しが可能
な状態となっている。逆に、揮発性の記憶回路Ｂ１〜Ｂ
３に信号が書き込まれる期間においては、書き込み選択
用ＴＦＴ４２２、４２６、４３０が導通し、揮発性の記
憶回路Ｂ１〜Ｂ３に書き込みが可能な状態となっている
が、同時に読み出し選択用ＴＦＴ４２１、４２５、４２
９も導通し、揮発性の記憶回路Ａ１〜Ａ３からの読み出
しが可能な状態となっている。すなわち、本実施例で示
す画素においては、揮発性の記憶回路Ａ１〜Ａ３および
Ｂ１〜Ｂ３は、あるフレーム期間において書き込みと読
み出しが交互に行われる。

【００５９】期間Iでは、書き込み用ゲート信号線４０
２にパルスが入力されて書き込み用ＴＦＴ４０８が導通
し、揮発性の記憶回路Ｂ１にデジタル映像信号が書き込
まれる。続いて、期間IIでは、書き込み用ゲート信号線
４０３にパルスが入力されて書き込み用ＴＦＴ４０９が
導通し、揮発性の記憶回路Ｂ２にデジタル映像信号が書
き込まれる。最後に、期間IIIでは、書き込み用ゲート
信号線４０４にパルスが入力されて書き込み用ＴＦＴ４
１０が導通し、揮発性の記憶回路Ｂ３にデジタル映像信
号が書き込まれる。

【００６０】続いて、区間γに入り、揮発性の記憶回路
Ｂ１〜Ｂ３に記憶されたデジタル映像信号に従って２フ
レーム目の表示が行われる。同時に、次のフレーム期間
のデジタル映像信号の処理が開始される。このデジタル
映像信号は、１フレーム目の表示が終了した揮発性の記
憶回路Ａ１〜Ａ３に再び記憶される。

【００６１】その後、揮発性の記憶回路Ａ１〜Ａ３に記
憶されたデジタル映像信号の表示が区間δで行われ、同
時に次のフレーム期間のデジタル映像信号の処理が開始
される。このデジタル映像信号は、２フレーム目の表示
が終了した揮発性の記憶回路Ｂ１〜Ｂ３に再び記憶され
る。

【００６２】不揮発性の記憶回路Ｃ１〜Ｃ３におけるデ
ジタル映像信号の書き込み、読み出し動作については、
実施形態と同様である。

【００６３】以上の手順を繰り返すことにより、映像の
表示を行う。なお、静止画の表示を行う場合には、ある
フレームのデジタル映像信号の、記憶回路への書き込み
が終了したら、ソース信号線駆動回路を停止させ、同じ
記憶回路に書き込まれている信号を毎フレームで読み込
んで表示を行う。このような方法により、静止画の表示
中における消費電力を大きく低減することが出来る。さ
らに、不揮発性の記憶回路を用いてデジタル映像信号を
記憶することによって、表示装置の電源を遮断した後
も、静止画のデジタル映像信号を記憶することが可能で
あり、再度電源を投入した後も、静止画の表示を行うこ
とが出来る。

【００６４】[実施例２]本実施例においては、画素部の
揮発性の記憶回路への書き込みを点順次で行うことによ
り、ソース信号線駆動回路の第２のラッチ回路を省略し
た例について記す。

【００６５】図５は、記憶回路を有する画素を用いた液
晶表示装置における、ソース信号線駆動回路および一部
の画素の構成を示したものである。この回路は、３ビッ
トデジタル映像信号に対応したものであり、シフトレジ
スタ回路５０１、ラッチ回路５０２、画素５０３を有す
る。５１０は、ゲート信号線駆動回路あるいは外部から
直接供給される信号が入力される信号線であり、画素の
説明とともに後述する。

【００６６】図６は、図５に示した画素５０３の回路構
成の詳細図である。実施例１と同様、３ビットデジタル
階調に対応したものであり、液晶素子（ＬＣ）、揮発性
の記憶回路（Ａ１〜Ａ３およびＢ１〜Ｂ３）、不揮発性
の記憶回路（Ｃ１〜Ｃ３）等を有している。６０１は第
１ビット（ＭＳＢ）信号用ソース信号線、６０２は第２
ビット信号用ソース信号線、６０３は第３ビット（ＬＳ
Ｂ）信号用ソース信号線、６０４は書き込み用ゲート信
号線、６０５〜６０７は、読み出し用ゲート信号線、６
０８〜６１０は書き込み用ＴＦＴ、６１１〜６１３は読
み出し用ＴＦＴである。記憶回路選択部は、書き込み選
択用ＴＦＴ６２０、６２２、６２４、６２６、６２８、
６３０および読み出し選択用ＴＦＴ６２１、６２３、６
２５、６２７、６２９、６３１等を用いて構成される。
６３２〜６３４および６４１〜６４３は、記憶回路選択
信号線である。不揮発性の記憶回路Ｃ１〜Ｃ３に関して
は、記憶回路選択部は、書き込み選択用ＴＦＴ６３６、
６３８、６４０および読み出し選択用ＴＦＴ６３５、６
３７、６３９等を用いて構成される。

【００６７】図７は、本実施例にて示した回路の駆動に
関するタイミングチャートである。図５、図６および図
７を用いて説明する。

【００６８】シフトレジスタ回路５０１からラッチ回路
（ＬＡＴ１）５０２までの動作は実施形態および実施例
１と同様に行われる。図７（Ｂ）に示すように、第１段
目でのラッチ動作が終了すると、直ちに画素内に有する
揮発性の記憶回路への書き込みを開始する。書き込み用
ゲート信号線６０４にパルスが入力されて書き込み用Ｔ
ＦＴ６０８〜６１０が導通し、さらに記憶回路選択信号
線６１４〜６１６にパルスが入力されて書き込み選択用
ＴＦＴ６２０、６２４、６２８が導通して、揮発性の記
憶回路Ａ１〜Ａ３への書き込みが可能な状態となる。ラ
ッチ回路５０２に保持されたビット毎のデジタル映像信
号は、３本のソース信号線６０１〜６０３を経由して、
同時に書き込まれる。

【００６９】第１段目でラッチ回路に保持されたデジタ
ル映像信号が、揮発性の記憶回路へ書き込まれていると
き、次段では、サンプリングパルス出力から、ラッチ回
路においてデジタル映像信号の保持までが行われてい
る。このようにして、順次揮発性の記憶回路への書き込
みが行われていく。

【００７０】以上を１水平期間（図７（Ａ）中、※※で
示す期間）内に行い、垂直方向の行数分が繰り返され
て、区間αにおける１フレーム分のデジタル映像信号の
揮発性の記憶回路への書き込みが終了すると、区間βで
示される１フレーム目の表示期間に移る。書き込み用ゲ
ート信号線６０４に入力されていたパルスが停止し、さ
らに記憶回路選択信号線６１４〜６１６に入力されてい
たパルスが停止して書き込み選択用ＴＦＴ６２０、６２
４、６２８が非導通となり、代わって記憶回路選択信号
線６１７〜６１９にパルスが入力されて読み出し選択用
ＴＦＴ６２１、６２５、６２９が導通し、揮発性の記憶
回路Ａ１〜Ａ３からの読み出しが可能な状態となる。

【００７１】続いて、実施例１で示した時間階調方式に
より、図７（Ｃ）に示すように、表示期間Ｔｓ１では、
読み出し用ゲート信号線６０５にパルスが入力されて読
み出し用ＴＦＴ６１１が導通し、揮発性の記憶回路Ａ１
に書き込まれているデジタル映像信号により、表示が行
われる。続いてＴｓ２では、読み出し用ゲート信号線６
０６にパルスが入力されて読み出し用ＴＦＴ６１２が導
通し、揮発性の記憶回路Ａ２に書き込まれているデジタ
ル映像信号により、表示が行われ、同様にＴｓ３では、
読み出し用ゲート信号線６０７にパルスが入力されて読
み出し用ＴＦＴ６１３が導通し、揮発性の記憶回路Ａ３
に書き込まれているデジタル映像信号により、表示が行
われる。

【００７２】以上で、１フレーム目の表示期間が完了す
る。区間βでは、同時に次のフレームにおけるデジタル
映像信号の処理が行われる。ラッチ回路５０２へのデジ
タル映像信号の保持までは前述と同様の手順である。続
く揮発性の記憶回路への書き込み期間においては、揮発
性の記憶回路Ｂ１〜Ｂ３を用いる。

【００７３】なお、揮発性の記憶回路Ａ１〜Ａ３に信号
が書き込まれる期間においては、書き込み選択用ＴＦＴ
６２０、６２４、６２８が導通し、揮発性の記憶回路Ａ
１〜Ａ３に書き込みが可能な状態となっているが、同時
に読み出し選択用ＴＦＴ６２３、６２７、６３１も導通
し、揮発性の記憶回路Ｂ１〜Ｂ３からの読み出しが可能
な状態となっている。逆に、揮発性の記憶回路Ｂ１〜Ｂ
３に信号が書き込まれる期間においては、書き込み選択
用ＴＦＴ６２２、６２６、６３０が導通し、揮発性の記
憶回路Ｂ１〜Ｂ３に書き込みが可能な状態となっている
が、同時に読み出し選択用ＴＦＴ６２１、６２５、６２
９も導通し、揮発性の記憶回路Ａ１〜Ａ３からの読み出
しが可能な状態となっている。すなわち、本実施例で示
す画素においては、揮発性の記憶回路Ａ１〜Ａ３および
Ｂ１〜Ｂ３は、あるフレーム期間において書き込みと読
み出しが交互に行われる。

【００７４】記憶回路Ｂ１〜Ｂ３への書き込み動作、読
み出し動作は揮発性の記憶回路Ａ１〜Ａ３の場合と同様
である。揮発性の記憶回路Ｂ１〜Ｂ３への書き込みが終
了すると、区間γに入り、２フレーム目の表示期間に移
る。さらにこの区間では、次のフレームにおけるデジタ
ル映像信号の処理が行われる。ラッチ回路５０２へのデ
ジタル映像信号の保持までは前述と同様の手順である。
続く揮発性の記憶回路への書き込み期間においては、再
び揮発性の記憶回路Ａ１〜Ａ３を用いる。

【００７５】その後、揮発性の記憶回路Ａ１〜Ａ３に記
憶されたデジタル映像信号の表示が区間δで行われ、同
時に次のフレーム期間のデジタル映像信号の処理が開始
される。このデジタル映像信号は、２フレーム目の表示
が終了した揮発性の記憶回路Ｂ１〜Ｂ３に再び記憶され
る。

【００７６】不揮発性の記憶回路Ｃ１〜Ｃ３におけるデ
ジタル映像信号の書き込み、読み出し動作については、
実施形態と同様である。

【００７７】以上の手順を繰り返すことにより、映像の
表示を行う。静止画の表示を行う場合には、あるフレー
ムのデジタル映像信号の、記憶回路への書き込みが終了
したら、ソース信号線駆動回路を停止させ、同じ記憶回
路に書き込まれている信号を毎フレーム期間で読み込ん
で表示を行う。さらに、一度電源を遮断し、再度電源を
投入した後に静止画を表示するときには、不揮発性の記
憶回路Ｃ１〜Ｃ３に記憶されているデジタル映像信号に
基づき表示を行う。このような方法により、静止画の表
示中における消費電力を大きく低減することが出来る。
さらに、実施例１にて示した回路と比較すると、ラッチ
回路の数を１／２とすることが出来、回路配置の省スペ
ース化による装置全体の小型化に貢献出来る。

【００７８】[実施例３]本実施例においては、実施例２
にて示した、第２のラッチ回路を省略した液晶表示装置
の回路構成を応用し、線順次駆動により画素内の記憶回
路への書き込みを行う方法を用いた液晶表示装置の例に
ついて記す。

【００７９】図１７は、本実施例にて示す液晶表示装置
のソース信号線駆動回路の回路構成例を示している。こ
の回路は、３ビットデジタル階調信号に対応したもので
あり、シフトレジスタ回路１７０１、ラッチ回路１７０
２、スイッチ回路１７０３、画素１７０４を有する。１
７１０は、ゲート信号線駆動回路あるいは外部から直接
供給される信号が入力される信号線である。画素の回路
構成に関しては、実施例２のものと同様で良いので、図
６をそのまま参照する。

【００８０】図１８は、本実施例にて示した回路の駆動
に関するタイミングチャートである。図６、図１７およ
び図１８を用いて説明する。

【００８１】シフトレジスタ回路１７０１からサンプリ
ングパルスが出力され、ラッチ回路１７０２で、サンプ
リングパルスに従ってデジタル映像信号を保持するまで
の動作は、実施例１および実施例２と同様である。本実
施例では、ラッチ回路１７０２と画素１７０４内の揮発
性の記憶回路との間に、スイッチ回路１７０３を有して
いるため、ラッチ回路でのデジタル映像信号の保持が完
了しても、直ちに揮発性の記憶回路への書き込みが開始
されない。ドットデータサンプリング期間が終了するま
での間は、スイッチ回路１７０３は閉じたままであり、
その間、ラッチ回路ではデジタル映像信号が保持され続
ける。

【００８２】図１８（Ｂ）に示すように、１水平期間分
のデジタル映像信号の保持が完了すると、その後の帰線
期間中にラッチ信号（ＬａｔｃｈＰｕｌｓｅ）が入力
されてスイッチ回路１７０３が一斉に開き、ラッチ回路
１７０２で保持されていたデジタル映像信号は一斉に画
素１７０４内の揮発性の記憶回路に書き込まれる。この
ときの書き込み動作に関わる、画素１７０４内の動作、
さらに次のフレーム期間における表示の再の読み出し動
作に関わる、画素１７０４内の動作については、実施例
２と同様で良いので、ここでは説明を省略する。同様
に、不揮発性の記憶回路への書き込み方法およびタイミ
ングに関しても、実施例２に従うので、ここでは説明を
省略する。

【００８３】以上の方法によって、ラッチ回路を省略し
たソース信号線駆動回路においても、線順次の書き込み
駆動を容易に行うことが出来る。

【００８４】[実施例４]本実施例では、本発明の表示装
置の画素部とその周辺に設けられる駆動回路部（ソース
信号線側駆動回路、ゲート信号線側駆動回路、画素選択
信号線側駆動回路）のＴＦＴ、さらに不揮発性記憶回路
部を同時に作製する方法について説明する。但し、説明
を簡単にするために、駆動回路部に関しては基本単位で
あるＣＭＯＳ回路を図示することとする。

【００８５】まず、図９（Ａ）に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板５００１上に酸
化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜５００２を形成する。例
えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから
作製される酸化窒化シリコン膜５００２ａを１０〜２０
０[nm]（好ましくは５０〜１００[nm]）形成し、同様に
ＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン
膜５００２ｂを５０〜２００[nm]（好ましくは１００〜
１５０[nm]）の厚さに積層形成する。本実施例では下地
膜５００２を２層構造として示したが、前記絶縁膜の単
層膜または２層以上積層させた構造として形成しても良
い。

【００８６】島状半導体層５００３〜５００６は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００６の厚さは２５〜８
０[nm]（好ましくは３０〜６０[nm]）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。

【００８７】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０[Hz]とし、レーザーエ
ネルギー密度を１００〜４００[mJ/cm²](代表的には２
００〜３００[mJ/cm²])とする。また、ＹＡＧレーザー
を用いる場合にはその第２高調波を用いパルス発振周波
数１〜１０[kHz]とし、レーザーエネルギー密度を３０
０〜６００[mJ/cm²](代表的には３５０〜５００[mJ/c
m²])とすると良い。そして幅１００〜１０００[μm]、
例えば４００[μm]で線状に集光したレーザー光を基板
全面に渡って照射し、この時の線状レーザー光の重ね合
わせ率（オーバーラップ率）を８０〜９８[％]として行
う。

【００８８】次いで、島状半導体層５００３〜５００６
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３０
０〜４００[℃]とし、高周波（１３．５６[MHz]）、電
力密度０．５〜０．８[W/cm²]で放電させて形成するこ
とが出来る。このようにして作製される酸化シリコン膜
は、その後４００〜５００[℃]の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることが出来る。

【００８９】そして、ゲート絶縁膜５００７上にゲート
電極を形成するための第１の導電膜５００８と第２の導
電膜５００９とを形成する。本実施例では、第１の導電
膜５００８をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。

【００９０】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることが出来る。

【００９１】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。

【００９２】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
組み合わせの一例で望ましいものとしては、第１の導電
膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の
導電膜５００９をＷとする組み合わせ、第１の導電膜５
００８を窒化タンタル（ＴａＮ）で形成し、第２の導電
膜５００９をＡｌとする組み合わせ、第１の導電膜５０
０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜
５００９をＣｕとする組み合わせ等が挙げられる。

【００９３】次に、レジストによるマスク５０１０を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MH
z]）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００[W]のＲＦ（１３．５６[MH
z]）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。

【００９４】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１１〜５０１６（第１の導電層５０
１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１
６ｂ）を形成する。このとき、ゲート絶縁膜５００７に
おいては、第１の形状の導電層５０１１〜５０１６で覆
われない領域は２０〜５０[nm]程度エッチングされ薄く
なった領域が形成される。（図９（Ｂ））

【００９５】そして、第１のドーピング処理を行いＮ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０¹³〜５×１０
¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]とし
て行う。Ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いるが、ここではリン（Ｐ）を用いる。この場合、導電
層５０１１〜５０１６がＮ型を付与する不純物元素に対
するマスクとなり、自己整合的に第１の不純物領域５０
１７〜５０２０が形成される。第１の不純物領域５０１
７〜５０２０には１×１０²⁰〜１×１０²¹[atoms/cm³]
の濃度範囲でＮ型を付与する不純物元素を添加する。
（図９（Ｂ））

【００９６】次に、図９（Ｃ）に示すように、レジスト
マスクは除去しないまま、第２のエッチング処理を行
う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ
膜を選択的にエッチングする。この時、第２のエッチン
グ処理により第２の形状の導電層５０２１〜５０２６
（第１の導電層５０２１ａ〜５０２６ａと第２の導電層
５０２１ｂ〜５０２６ｂ）を形成する。このとき、ゲー
ト絶縁膜５００７においては、第２の形状の導電層５０
２１〜５０２６で覆われない領域はさらに２０〜５０[n
m]程度エッチングされ薄くなった領域が形成される。

【００９７】Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ₆が極端に高く、その他のＷＣ
ｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、Ｃ
Ｆ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ₂を添加す
るとＣＦ₄とＯ₂が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ₂を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。

【００９８】そして、図１０（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてＮ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm
²]のドーズ量で行い、図１０（Ｂ）で島状半導体層に形
成された第１の不純物領域の内側に新たな不純物領域を
形成する。ドーピングは、第２の形状の導電層５０２１
〜５０２６を不純物元素に対するマスクとして用い、第
１の導電層５０２１ａ〜５０２６ａの下側の領域の半導
体層にも不純物元素が添加されるようにドーピングす
る。こうして、第２の不純物領域５０２７〜５０３１が
形成される。この第２の不純物領域５０２７〜５０３１
に添加されたリン（Ｐ）の濃度は、第１の導電層５０２
１ａ〜５０２６ａのテーパー部の膜厚に従って緩やかな
濃度勾配を有している。なお、第１の導電層５０２１ａ
〜５０２６ａのテーパー部と重なる半導体層において、
第１の導電層５０２１ａ〜５０２６ａのテーパー部の端
部から内側に向かって若干、不純物濃度が低くなってい
るものの、ほぼ同程度の濃度である。

【００９９】続いて、図１０（Ｂ）に示すように第３の
エッチング処理を行う。エッチングガスにＣＨＦ₆を用
い、反応性イオンエッチング法（ＲＩＥ法）を用いて行
う。第３のエッチング処理により、第１の導電層５０２
１ａ〜５０２６ａのテーパー部を部分的にエッチングし
て、第１の導電層が半導体層と重なる領域が縮小され
る。第３のエッチング処理によって、第３の形状の導電
層５０３２〜５０３７（第１の導電層５０３２ａ〜５０
３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）を形成
する。このとき、ゲート絶縁膜５００７においては、第
３の形状の導電層５０３２〜５０３７で覆われない領域
はさらに２０〜５０[nm]程度エッチングされ薄くなった
領域が形成される。

【０１００】第３のエッチング処理によって、第２の不
純物領域５０２７〜５０３１においては、第１の導電層
５０３２ａ〜５０３７ａと重なる第２の不純物領域５０
２７ａ〜５０３１ａと、第１の不純物領域と第２の不純
物領域との間の第３の不純物領域５０２７ｂ〜５０３１
ｂとが形成される。

【０１０１】そして、図１０（Ｃ）に示すように、Ｐチ
ャネル型ＴＦＴを形成する島状半導体層５００４に、第
1の導電型とは逆の導電型の第４の不純物領域５０３９
〜５０４４を形成する。第３の形状の導電層５０３３ｂ
を不純物元素に対するマスクとして用い、自己整合的に
不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴ
を形成する島状半導体層５００３、５００５、保持容量
部５００６および配線部５０３４はレジストマスク５０
３８で全面を被覆しておく。不純物領域５０３９〜５０
４４にはそれぞれ異なる濃度でリンが添加されている
が、ジボラン（Ｂ ₂Ｈ₆）を用いたイオンドープ法で形成
し、そのいずれの領域においても不純物濃度が２×１０
²⁰〜２×１０²¹[atoms/cm³]となるようにする。

【０１０２】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第３
の形状の導電層５０３２、５０３３、５０３５、５０３
６がゲート電極として機能する。５０３７は、メモリセ
ルのフローティングゲート電極として機能する。また、
５０３４は島状のソース信号線として機能する。（図１
０（Ｃ））

【０１０３】その後、レジストマスク５０３８を除去し
た後、図１１（Ａ）に示すように、第２のゲート絶縁膜
５０４５形成する。第２のゲート絶縁膜５０４５の膜厚
は、１０〜２５０[nm]とすれば良い。また、製膜方法
は、公知の気相法（プラズマＣＶＤ法、スパッタ法等）
を用いれば良い。なお、本実施例においては、７０[nm]
のＳｉＮＯ膜をプラズマＣＶＤ法により形成する。

【０１０４】続いて、導電型の制御を目的として、それ
ぞれの島状半導体層に添加された不純物元素を活性化す
る工程を行う。この工程はファーネスアニール炉を用い
る熱アニール法で行う。その他に、レーザーアニール
法、またはラピッドサーマルアニール法（ＲＴＡ法）を
適用することが出来る。熱アニール法では酸素濃度が１
[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中
で４００〜７００[℃]、代表的には５００〜６００[℃]
で行うものであり、本実施例では５００[℃]で４時間の
熱処理を行う。ただし、第３の形状の導電層５０３７〜
５０４２に用いた配線材料が熱に弱い場合には、配線等
を保護するため層間絶縁膜（シリコンを主成分とする）
を形成した後で活性化を行うことが好ましい。

【０１０５】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。

【０１０６】その後、２００〜４００[nm]の厚さで導電
膜を形成し、パターニングを行い、コントロールゲート
電極５０４６を形成する。コントロールゲート電極５０
４６は、第２のゲート絶縁膜５０４５を介してフローテ
ィングゲート電極５０３７の一部あるいは全体と重なる
ように形成する（図１１（Ａ））。

【０１０７】第１の層間絶縁膜５０４７は酸化窒化シリ
コン膜から１００〜２００[nm]の厚さで形成する。そし
て、駆動回路部において島状半導体層のソース領域とコ
ンタクトを形成するソース配線５０４８、５０５０、ド
レイン領域とコンタクトを形成するドレイン配線５０４
９を形成する。また、画素部においては、接続電極５０
５１、５０５２を形成する。同時に、メモリセル部にお
いても、接続電極５０５３、５０５４を形成する。接続
電極５０５１により、ソース信号線５０３４は、画素Ｔ
ＦＴと電気的な接続が形成される（図１１（Ｂ））。

【０１０８】その上に有機絶縁物材料から成る第２の層
間絶縁膜５０５５を形成し、続いて画素電極５０５６を
形成する。本実施例で示すような、反射型の液晶表示装
置を作成する場合、画素電極５０５６としては、Ａｌ、
Ａｇを主成分とする膜、あるいはそれらの積層膜等の、
反射性に優れた材料を用いることが望ましい。

【０１０９】以上のようにして、図１１（Ｃ）に示すよ
うに、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴを有す
る駆動回路部と、画素ＴＦＴ、不揮発性記憶回路を有す
る画素部とを同一基板上に形成することができる。本明
細書中ではこのような基板をアクティブマトリクス基板
と呼ぶ。

【０１１０】続いて、図１１（Ｃ）の状態のアクティブ
マトリクス基板を得た後、図１２（Ａ）に示すように、
アクティブマトリクス基板上に配向膜５０５７を形成し
ラビング処理を行う。

【０１１１】一方、対向基板５０５８を用意する。対向
基板５０５８には、対向電極５０５９をパターニング形
成し、配向膜５０６０を形成した後ラビング処理を行
う。対向電極には、ＩＴＯ膜あるいはそれに準ずる透明
の導電性材料を用いる。

【０１１２】スペーサ（図示せず）をアクティブマトリ
クス基板あるいは対向基板に形成する。スペーサは球状
のビーズを散布しても良い。あるいは、表示領域におい
て感光性の樹脂をドット状またはストライプ状にパター
ニングしても良い。スペーサにより液晶材料の配向欠陥
がでないようにする。

【０１１３】本実施例にて示す反射型の液晶表示装置で
はリタデーションの関係からセルギャップは０．５〜
１．５[μm]が望ましい。本実施例ではセルギャップを
画素部において１．０[μm]になるようにする。

【０１１４】そして、画素部と駆動回路部が形成された
アクティブマトリクス基板と対向基板とをシール剤５０
６１で貼り合わせる。シール剤５０６１にはフィラーが
混入されていて、このフィラーとスペーサによって均一
な間隔を持って２枚の基板が貼り合わせられる。その
後、両基板の間に液晶材料５０６２を注入し、封止剤
（図示せず）によって完全に封止する。液晶材料５０６
１には公知の液晶材料を用いれば良い。このようにして
図１２（Ａ）に示すアクティブマトリクス型液晶表示装
置が完成する。

【０１１５】なお、上記の行程により作成されるアクテ
ィブマトリクス型液晶表示装置におけるＴＦＴはトップ
ゲート構造をとっているが、ボトムゲート構造のＴＦＴ
やその他の構造のＴＦＴに対しても本実施例は容易に適
用され得る。

【０１１６】また、本実施例においては、ガラス基板上
を使用しているが、ガラス基板に限らず、プラスチック
基板、ステンレス基板、単結晶ウェハ等、ガラス基板以
外のものを使用することによっても実施が可能である。

【０１１７】本実施例においては、反射型の液晶表示装
置を例として説明を行ってきたが、画素電極の構成を変
えることで、透過型の液晶表示装置を作成する場合、あ
るいは，画素の半分を反射電極、残る半分を透明電極と
した、半透過型の表示装置として作成する場合にも、本
発明は容易に適用することが出来る。

【０１１８】[実施例５]本発明の表示装置においては、
階調の表現手段として時間階調方式を用いている。よっ
て、画素に液晶素子を用いる場合には、通常のアナログ
階調方式に比較して、より迅速な応答速度が要求される
ため、強誘電性液晶（Ferroelectrics Liquid Crysta
l：ＦＬＣ）を用いることが望ましい。本実施例におい
ては、実施例４で紹介した表示装置の作成工程におい
て、液晶素子に強誘電性液晶を用いる場合の基板の作成
例について記述する。

【０１１９】実施例４に従い、図１９（Ａ）（図１１
（Ｃ）に示した状態と同様）に示すアクティブマトリク
ス基板を作成する。

【０１２０】一方、対向基板５０５８を用意する。対向
基板５０５８には、対向電極５０５９をパターニング形
成する。対向電極には、ＩＴＯ膜あるいはそれに準ずる
透明の導電性材料を用いる。

【０１２１】アクティブマトリクス基板と対向基板に配
向膜５１０１、５１０２を形成する。日産化学社製の配
向膜ＲＮ１２８６を形成し、９０℃で５分間プリベーク
した後、２５０[℃]で一時間ポストベークした。ポスト
ベーク後の膜厚は４０[nm]であった。配向膜の形成方法
はフレキソ印刷法あるいはスピナー塗布法で行えば良
い。ＲＮ１２８６はシール剤との密着性が悪いため、シ
ール剤が配置される位置は配向膜を除去する。また、ア
クティブマトリクス基板と対向基板を電気的に接続する
コンタクトパッド上の配向膜と、フレキシブルプリント
配線板（FlexiblePrint Circuit : FPC）を接続するリ
ード線の上には配向膜を形成しない。

【０１２２】配向膜５１０１、５１０２をラビングす
る。このとき、対向基板５０５８とアクティブマトリク
ス基板を貼り合わせたときのラビング方向がパラレルに
なるようにする。ラビング処理はラビングの布として吉
川化工社製のＹＡ−２０Ｒを用いた。常陽工学社製のラ
ビング装置により、押しこみ量が０．２５[mm]、ロール
回転数が１００[rpm]、ステージ速度が１０[mm/sec.]、
ラビング回数が１回でラビングした。ラビングロールの
直径は１３０[mm]である。ラビング後に水流を基板面に
照射して配向膜を洗浄した。

【０１２３】次に、シール剤５１０３を形成した。シー
ル剤は液晶材料の注入口を一箇所に設け、真空下で注入
ができるパターンとすることが出来る。

【０１２４】シール剤を日立化成社製のシールディスペ
ンサーにより対向基板上に形成した。シール剤は三井化
学社製のＸＮ−２１Ｓを用いた。シール剤の仮焼成は９
０[℃]で３０分行い、次の１５分で徐冷した。

【０１２５】シール剤ＸＮ−２１Ｓは熱プレスをして
も、２．３〜２．６[μm]のセルギャップしか得られな
いことがわかっている。そこで１．０[μm]のセルギャ
ップを形成するために、画素部に比べて、１．５[μm]
以上積層膜の厚さが薄い領域を設けてシール剤を配置す
ると良い。本実施例では、第１の層間絶縁膜５０４５と
第２の層間絶縁膜５０４６をエッチングにより除去した
領域にシール材５１０３を配置する。

【０１２６】シール剤を形成すると同時に導電性スペー
サ（図示しない）を形成する。

【０１２７】スペーサ（図示しない）を対向基板あるい
はアクティブマトリクス基板に形成する。スペーサは球
状のビーズを散布しても良い。あるいは、表示領域にお
いて感光性の樹脂をドット状またはストライプ状にパタ
ーニングしても良い。スペーサにより液晶材料の配向欠
陥がでないようにする。

【０１２８】反射型の液晶表示装置ではリタデーション
の関係からセルギャップは０．５〜１．５[μm]が望ま
しい。本実施例ではセルギャップを画素部において１．
０[μm]になるようにする。

【０１２９】その後、ニュートム社製の貼り合わせ装置
により、対向基板とアクティブマトリクス基板のマーカ
ーを合わせ、貼り合わせを行った。

【０１３０】次に、０．３〜１．０[kgf/cm²]の圧力を
基板平面に垂直な方向にかつ基板全面に加えながら、ク
リーンオーブンにて１６０[℃]、３時間で熱硬化を行
い、シール剤を硬化し、対向基板とアクティブマトリク
ス基板を接着させる。

【０１３１】対向基板とアクティブマトリクス基板を貼
り合わせてできる一対の基板を分断する。

【０１３２】液晶材料５１０４は双安定性を示す強誘電
性液晶や、三安定性を示す反強誘電性液晶等を用いる。

【０１３３】液晶材料を等方相まで加熱し注入をする。
その後、０．１[℃/min.]で室温まで徐冷した（図１９
（Ｂ））。

【０１３４】封止剤として注入口を覆うように小型のデ
ィスペンサーにより紫外線硬化型樹脂（図示しない）を
塗布する。

【０１３５】その後、フレキシブルプリント配線板（図
示しない）を異方性導電膜（図示しない）により接着し
て、アクティブマトリクス型液晶表示装置が完成する。

【０１３６】アクティブマトリクス基板の画素電極を透
明導電膜にすれば、本実施例の工程により透過型の液晶
表示装置も作製することができる。透過型の液晶表示装
置ではセルギャップはリタデーションの関係及び強誘電
性液晶の螺旋構造を抑制する目的から１．０〜２．５
[μm]とすることが望ましい。

【０１３７】[実施例６]実施例１〜実施例３にて示し
た、本発明の液晶表示装置の画素部においては、揮発性
の記憶回路としてスタティック型メモリ（Static RAM :
ＳＲＡＭ）を用いて構成していたが、揮発性の記憶回
路はＳＲＡＭのみに限定されない。本発明の液晶表示装
置の画素部に適用可能な揮発性の記憶回路には、他にダ
イナミック型メモリ（Dynamic RAM : ＤＲＡＭ）等があ
げられる。本実施例においては、それらの揮発性の記憶
回路を用いて回路を構成する例を紹介する。

【０１３８】図８は、画素に配置された揮発性の記憶回
路Ａ１〜Ａ３およびＢ１〜Ｂ３にＤＲＡＭを用いた例を
示している。基本的な構成は、実施例１で示した回路と
同様である。揮発性の記憶回路Ａ１〜Ａ３およびＢ１〜
Ｂ３に用いたＤＲＡＭに関しては、一般的な構成のもの
を用いれば良い。本実施例では比較的構成の簡単な、図
８（Ｂ）に示すようなインバータおよび容量によって構
成したものを用いて図示している。

【０１３９】ソース信号線駆動回路の動作は、実施例１
と同様である。ここで、ＳＲＡＭと異なり、ＤＲＡＭの
場合、一定期間ごとに再書き込み動作（以後、この動作
をリフレッシュと表記する）が必要であるため、リフレ
ッシュ用ＴＦＴ８０１〜８０３を有する。リフレッシュ
は、静止画を表示している期間（揮発性の記憶回路に記
憶されたデジタル映像信号を繰り返し読み出して表示を
行っている期間）のあるタイミングで、リフレッシュ用
ＴＦＴ８０１〜８０３をそれぞれ導通させ、画素部にお
ける電荷を、揮発性の記憶回路側に戻すことによって行
われる。

【０１４０】さらに、特に図示しないが、他形式の揮発
性の記憶回路として、強誘電体メモリ（Ferroelectric
RAM : ＦｅＲＡＭ）を利用して本発明の液晶表示装置の
画素部を構成することも可能である。ＦｅＲＡＭは、不
揮発性でありながらＳＲＡＭやＤＲＡＭと同等の書き込
み速度を有するメモリであるため、本発明においては揮
発性の記憶回路部分に用いることが可能であり、その書
き込み電圧が低い等の特徴から、本発明の液晶表示装置
のさらなる低消費電力化が可能である。またその他、フ
ラッシュメモリ等によっても、構成は可能である。

【０１４１】[実施例７]本発明を適用して作成した駆動
回路を用いたアクティブマトリクス型表示装置には様々
な用途がある。本実施例では、本発明を適用して作成し
た駆動回路を用いた表示装置を組み込んだ半導体装置に
ついて説明する。

【０１４２】このような表示装置には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュー
タ、テレビ等が挙げられる。それらの一例を図１５およ
び図１６に示す。

【０１４３】図１５（Ａ）は携帯電話であり、本体２６
０１、音声出力部２６０２、音声入力部２６０３、表示
部２６０４、操作スイッチ２６０５、アンテナ２６０６
から構成されている。本発明は表示部２６０４に適用す
ることができる。

【０１４４】図１５（Ｂ）はビデオカメラであり、本体
２６１１、表示部２６１２、音声入力部２６１３、操作
スイッチ２６１４、バッテリー２６１５、受像部２６１
６から成っている。本発明は表示部２６１２に適用する
ことができる。

【０１４５】図１５（Ｃ）はモバイルコンピュータある
いは携帯型情報端末であり、本体２６２１、カメラ部２
６２２、受像部２６２３、操作スイッチ２６２４、表示
部２６２５で構成されている。本発明は表示部２６２５
に適用することができる。

【０１４６】図１５（Ｄ）はヘッドマウントディスプレ
イであり、本体２６３１、表示部２６３２、アーム部２
６３３で構成される。本発明は表示部２６３２に適用す
ることができる。

【０１４７】図１５（Ｅ）はテレビであり、本体２６４
１、スピーカー２６４２、表示部２６４３、受信装置２
６４４、増幅装置２６４５等で構成される。本発明は表
示部２６４３に適用することができる。

【０１４８】図１５（Ｆ）は携帯書籍であり、本体２６
５１、表示部２６５２、記憶媒体２６５３、操作スイッ
チ２６５４、アンテナ２６５５から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（ＤｉｇｉｔａｌＶｅｒ
ｓａｔｉｌｅＤｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部２６５２に適用することができる。

【０１４９】図１６（Ａ）はパーソナルコンピュータで
あり、本体２７０１、画像入力部２７０２、表示部２７
０３、キーボード２７０４で構成される。本発明は表示
部２７０３に適用することができる。

【０１５０】図１６（Ｂ）はプログラムを記録した記録
媒体を用いるプレーヤーであり、本体２７１１、表示部
２７１２、スピーカー部２７１３、記録媒体２７１４、
操作スイッチ２７１５で構成される。なお、この装置は
記録媒体としてＤＶＤ（ＤｉｇｔｉａｌＶｅｒｓａｔ
ｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑
賞やゲームやインターネットを行うことができる。本発
明は表示部２６１２に適用することができる。

【０１５１】図１６（Ｃ）はデジタルカメラであり、本
体２７２１、表示部２７２２、接眼部２７２３、操作ス
イッチ２７２４、受像部（図示しない）で構成される。
本発明は表示部２７２２に適用することができる。

【０１５２】図１６（Ｄ）は片眼のヘッドマウントディ
スプレイであり、表示部２７３１、バンド部２７３２で
構成される。本発明は表示部２７３１に適用することが
できる。

【０１５３】[実施例８]図２１に携帯情報端末に本発明
を実施した例を示す。この例では静止画を表示する場合
には、ＣＰＵ２１０６の映像信号処理回路２１０７、Ｖ
ＲＡＭ２１１１のなどの機能を停止させ、消費電力の低
減を図ることができる。図２１では動作をおこなう部分
を点線で表示してある。また、コントーロラ２１１２は
ＣＯＧで表示装置２１１３に装着してもよいし、表示装
置内部に一体形成してもよい。図２２，２３に携帯電話
に本発明を実施した例を示す。図２１と同様に静止画表
示は一部の機能を停止できるので消費電力を低減でき
る。

【０１５４】

【発明の効果】各画素の内部に配置された複数の揮発性
の記憶回路を用いてデジタル映像信号の記憶を行うこと
により、静止画を表示する際に各フレーム期間で揮発性
の記憶回路に記憶されたデジタル映像信号を反復して用
い、継続的に静止画表示を行う際に、外部回路、ソース
信号線駆動回路などを停止させておくことが可能とな
る。さらに、各画素に配置された不揮発性の記憶回路を
用いてデジタル映像信号を保持することによって、電源
を遮断した後もデジタル映像信号の保持が可能となり、
液晶表示装置全体の低消費電力化に大きく貢献すること
が出来る。

【図面の簡単な説明】

【図１】複数の揮発性の記憶回路と、複数の不揮発
性の記憶回路とを内部に有する本発明の画素の回路図。

【図２】本発明の画素を用いて表示を行うためのソ
ース信号線駆動回路の回路構成例を示す図。

【図３】本発明の画素を用いて表示を行うためのタ
イミングチャートを示す図。

【図４】複数の揮発性の記憶回路と、複数の不揮発
性の記憶回路とを内部に有する本発明の画素の詳細な回
路図。

【図５】第２のラッチ回路を持たないソース信号線
駆動回路の回路構成例を示す図。

【図６】図５のソース信号線駆動回路によって駆動
される、本発明を応用した画素の詳細な回路図。

【図７】図５および図６に記載の回路を用いて表示
を行うためのタイミングチャートを示す図。

【図８】記憶回路にダイナミック型メモリを用いる
場合の本発明の画素の詳細な回路図。

【図９】本発明の画素を有する液晶表示装置の作成
工程例を示す図。

【図１０】本発明の画素を有する液晶表示装置の作
成工程例を示す図。

【図１１】本発明の画素を有する液晶表示装置の作
成工程例を示す図。

【図１２】本発明の画素を有する液晶表示装置の作
成工程例を示す図。

【図１３】従来の液晶表示装置の全体の回路構成を
簡略に示す図。

【図１４】従来の液晶表示装置のソース信号線駆動
回路の回路構成例を示す図。

【図１５】本発明の画素を有する表示装置の適用が
可能な電子装置の例を示す図。

【図１６】本発明の画素を有する表示装置の適用が
可能な電子装置の例を示す図。

【図１７】第２のラッチ回路を持たないソース信号
線駆動回路の回路構成例を示す図。

【図１８】図１７に記載の回路を用いて表示を行う
ためのタイミングチャートを示す図。

【図１９】本発明の画素を有する液晶表示装置の作
成工程例を示す図。

【図２０】デコーダを用いたゲート信号線駆動回路
の例を示す図。

【図２１】本発明を用いた携帯情報端末のブロック
図。

【図２２】本発明を用いた携帯電話のブロック図。

【図２３】携帯電話の送受信部のブロック図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２４Ｇ０９Ｇ 3/20 ６２４Ｂ６８０６８０Ａ６８０Ｔ６８０ＶＦターム(参考） 2H093 NA51 NC22 NC26 NC28 NC34 ND39 NE01 5C006 AA01 AA02 AC24 AF41 AF69 BB16 BC03 BC11 BC16 BF03 BF04 BF09 BF11 BF49 FA47 5C080 AA10 BB05 DD26 FF11 GG02 GG07 GG08 JJ02 JJ03 JJ06 KK02 KK07 KK43

Claims

【特許請求の範囲】

【請求項１】複数の画素を有する液晶表示装置におい
て、前記複数の画素はそれぞれ、複数の記憶回路と、複数の
不揮発性の記憶回路とを有することを特徴とする液晶表
示装置。
【請求項２】複数の画素を有する液晶表示装置におい
て、前記複数の画素はそれぞれ、ｎビット（ｎは自然数、２
≦ｎ）のデジタル映像信号をｍフレーム分（ｍは自然
数、１≦ｍ）記憶するｎ×ｍ個の記憶回路と、前記ｎビットのデジタル映像信号をｋフレーム分（ｋは
自然数、１≦ｋ）記憶するｎ×ｋ個の不揮発性の記憶回
路とを有することを特徴とする液晶表示装置。
【請求項３】複数の画素を有する液晶表示装置におい
て、前記複数の画素はそれぞれ、ソース信号線と、ｎ本（ｎは自然数、２≦ｎ）の書き込み用ゲート信号線
と、ｎ本の読み出し用ゲート信号線と、ｎ個の書き込み用トランジスタと、ｎ個の読み出し用トランジスタと、ｎビットのデジタル映像信号をｍフレーム分（ｍは自然
数、１≦ｍ）記憶するｎ×ｍ個の記憶回路と、前記ｎビットのデジタル映像信号をｋフレーム分（ｋは
自然数、１≦ｋ）記憶するｎ×ｋ個の不揮発性の記憶回
路と、２ｎ個の記憶回路選択部と、２ｎ個の不揮発性記憶回路選択部と、液晶素子とを有し、前記ｎ個の書き込み用トランジスタのゲート電極はそれ
ぞれ、前記ｎ本の書き込み用ゲート信号線のそれぞれ異
なるいずれか１本と電気的に接続され、入力電極はそれぞれ、前記ソース信号線と電気的に接続
され、出力電極はそれぞれ、ｎ個の前記記憶回路選択部のそれ
ぞれ異なるいずれか１個を介して、ｍ個の前記記憶回路
と電気的に接続され、また前記出力電極はそれぞれ、ｎ個の前記不揮発性記憶
回路選択部のそれぞれ異なるいずれか１個を介して、ｋ
個の前記不揮発性の記憶回路と電気的に接続され、前記ｎ個の読み出し用トランジスタのゲート電極はそれ
ぞれ、前記ｎ本の読み出し用ゲート信号線のそれぞれ異
なるいずれか１本と電気的に接続され、入力電極はそれぞれ、ｎ個の前記記憶回路選択部のそれ
ぞれ異なるいずれか１個を介して、ｋ個の前記不揮発性
の記憶回路と電気的に接続され、また前記入力電極はそれぞれ、ｎ個の前記不揮発性記憶
回路選択部のそれぞれ異なるいずれか１個を介して、ｋ
個の前記不揮発性の記憶回路と電気的に接続され、出力電極はそれぞれ、前記液晶素子の一方の電極と電気
的に接続されていることを特徴とする液晶表示装置。
【請求項４】複数の画素を有する液晶表示装置におい
て、前記複数の画素はそれぞれ、ｎ本（ｎは自然数、２≦ｎ）のソース信号線と、書き込み用ゲート信号線と、ｎ本の読み出し用ゲート信号線と、ｎ個の書き込み用トランジスタと、ｎ個の読み出し用トランジスタと、ｎビットのデジタル映像信号をｍフレーム分（ｍは自然
数、１≦ｍ）記憶するｎ×ｍ個の記憶回路と、前記ｎビットのデジタル映像信号をｋフレーム分（ｋは
自然数、１≦ｋ）記憶するｎ×ｋ個の不揮発性の記憶回
路と、２ｎ個の記憶回路選択部と、２ｎ個の不揮発性記憶回路選択部と、液晶素子とを有し、前記ｎ個の書き込み用トランジスタのゲート電極はそれ
ぞれ、前記書き込み用ゲート信号線と電気的に接続さ
れ、入力電極はそれぞれ、前記ｎ本のソース信号線のそれぞ
れ異なるいずれか１本と電気的に接続され、出力電極はそれぞれ、ｎ個の前記記憶回路選択部のそれ
ぞれ異なるいずれか１個を介して、ｍ個の前記記憶回路
と電気的に接続され、また前記出力電極はそれぞれ、ｎ個の前記不揮発性記憶
回路選択部のそれぞれ異なるいずれか１個を介して、ｋ
個の前記不揮発性の記憶回路と電気的に接続され、前記ｎ個の読み出し用トランジスタのゲート電極はそれ
ぞれ、前記ｎ本の読み出し用ゲート信号線のそれぞれ異
なるいずれか１本と電気的に接続され、入力電極はそれぞれ、ｎ個の前記記憶回路選択部のそれ
ぞれ異なるいずれか１個を介して、ｋ個の前記不揮発性
の記憶回路と電気的に接続され、また前記入力電極はそれぞれ、ｎ個の前記不揮発性記憶
回路選択部のそれぞれ異なるいずれか１個を介して、ｋ
個の前記不揮発性の記憶回路と電気的に接続され、出力電極はそれぞれ、前記液晶素子の一方の電極と電気
的に接続されていることを特徴とする液晶表示装置。
【請求項５】請求項３もしくは請求項４のいずれか１項
において、前記記憶回路選択部は、前記ｍ個の記憶回路および前記ｋ個の不揮発性の記憶回
路のうちいずれか１個を選択して、前期書き込み用トラ
ンジスタの出力電極と、前記選択された記憶回路もしく
は前記選択された不揮発性の記憶回路とを導通し、前記
デジタル映像信号の、前記選択された記憶回路への書き
込みを行い、あるいは、前記ｍ個の記憶回路および前記ｋ個の不揮発
性の記憶回路のうちいずれか１個を選択して、前記読み
出し用トランジスタの入力電極と、前記選択された記憶
回路もしくは前記選択された不揮発性の記憶回路とを導
通し、前記記憶されたデジタル映像信号の読み出しを行
うことを特徴とする液晶表示装置。
【請求項６】請求項３において、クロック信号とスタートパルスとにしたがって、順次サ
ンプリングパルスを出力するシフトレジスタと、前記サンプリングパルスにしたがって、ｎビット（ｎは
自然数、２≦ｎ）のデジタル映像信号を保持する第１の
ラッチ回路と、前記第１のラッチ回路に保持された前記ｎビットのデジ
タル映像信号が転送される第２のラッチ回路と、前記第２のラッチ回路に転送された前記ｎビットのデジ
タル映像信号を１ビットずつ順に選択し、前記ソース信
号線に出力する、ビット選択回路とを有することを特徴
とする液晶表示装置。
【請求項７】請求項４において、クロック信号とスタートパルスとにしたがって、順次サ
ンプリングパルスを出力するシフトレジスタと、前記サンプリングパルスにしたがって、ｎビット（ｎは
自然数、２≦ｎ）のデジタル映像信号のうち、１ビット
の前記デジタル映像信号を保持する第１のラッチ回路
と、前記第１のラッチ回路に保持された前記１ビットの前記
デジタル映像信号が転送され、前記ソース信号線に前記
１ビットの前記デジタル映像信号を出力する第２のラッ
チ回路とを有することを特徴とする液晶表示装置。
【請求項８】請求項４において、クロック信号とスタートパルスとにしたがって、順次サ
ンプリングパルスを出力するシフトレジスタと、前記サンプリングパルスにしたがって、１ビットのデジ
タル映像信号を保持するラッチ回路と、前記ラッチ回路に保持された前記１ビットのデジタル映
像信号を出力する前記ソース信号線を選択する、ビット
選択回路とを有することを特徴とする液晶表示装置。
【請求項９】請求項１乃至請求項８のいずれか１項にお
いて、前記記憶回路はスタティック型メモリ（ＳＲＡＭ）であ
ることを特徴とする液晶表示装置。
【請求項１０】請求項１乃至請求項８のいずれか１項に
おいて、前記記憶回路は強誘電体メモリ（ＦｅＲＡＭ）であるこ
とを特徴とする液晶表示装置。
【請求項１１】請求項１乃至請求項８のいずれか１項に
おいて、前記記憶回路はダイナミック型メモリ（ＤＲＡＭ）であ
ることを特徴とする液晶表示装置。
【請求項１２】請求項１乃至請求項８のいずれか１項に
おいて、前記不揮発性の記憶回路は、電気的に書き込み、読み出
し、消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ）であ
ることを特徴とする液晶表示装置。
【請求項１３】請求項１乃至請求項１２のいずれか１項
において、前記記憶回路は、ガラス基板上に形成されていることを
特徴とする液晶表示装置。
【請求項１４】請求項１乃至請求項１２のいずれか１項
において、前記記憶回路は、プラスチック基板上に形成されている
ことを特徴とする液晶表示装置。
【請求項１５】請求項１乃至請求項１２のいずれか１項
において、前記記憶回路は、ステンレス基板上に形成されているこ
とを特徴とする液晶表示装置。
【請求項１６】請求項１乃至請求項１２のいずれか１項
において、前記記憶回路は、単結晶ウェハ上に形成されていること
を特徴とする液晶表示装置。
【請求項１７】ｎビット（ｎは自然数、２≦ｎ）のデジ
タル映像信号を用いて映像の表示を行う液晶表示装置の
駆動方法において、前記液晶表示装置は、ソース信号線駆動回路と、ゲート
信号線駆動回路と、複数の画素とを有し前記ソース信号
線駆動回路においては、シフトレジスタからサンプリングパルスが出力されてラ
ッチ回路に入力され、前記ラッチ回路においては、前記サンプリングパルスに
したがって前記デジタル映像信信号が保持され、前記保持されたデジタル映像信号はソース信号線へと書
き込みが行われ、前記ゲート信号線駆動回路においては、ゲート信号線選択パルスが出力されてゲート信号線が選
択され、前記複数の画素においてはそれぞれ、前記ゲート信号線が選択されている行において、ソース信号線より入力されるｎビットのデジタル映像信
号の、記憶回路への書き込み、または前記記憶回路に記憶された前記ｎビットのデジタ
ル映像信号の読み出し、または前記ソース信号線より入力される前記ｎビットの
デジタル映像信号もしくは前記記憶回路に記憶された前
記ｎビットのデジタル映像信号の、不揮発性の記憶回路
への書き込みまたは前記不揮発性の記憶回路に記憶され
た前記ｎビットのデジタル映像信号の読み出し、または前記不揮発性の記憶回路に記憶された前記ｎビッ
トのデジタル映像信号の、前記記憶回路への書き込みを
行うことを特徴とする液晶表示装置の駆動方法。
【請求項１８】ｎビット（ｎは自然数、２≦ｎ）のデジ
タル映像信号を用いて映像の表示を行う液晶表示装置の
駆動方法において、前記液晶表示装置は、ソース信号線駆動回路と、ゲート
信号線駆動回路と、複数の画素とを有し前記ソース信号
線駆動回路においては、シフトレジスタからサンプリングパルスが出力されてラ
ッチ回路に入力され、前記ラッチ回路においては、前記サンプリングパルスに
したがって前記デジタル映像信信号が保持され、前記保持されたデジタル映像信号はソース信号線へと書
き込みが行われ、前記ゲート信号線駆動回路は、ゲート信号線選択パルス
を出力して、前記ゲート信号線を、１行目から順次選択
し、前記複数の画素においては、１行目から順次前記ｎビッ
トのデジタル映像信号の書き込み、または前記ｎビット
の映像信号の読み出しが行われることを特徴とする液晶
表示装置の駆動方法。
【請求項１９】ｎビット（ｎは自然数、２≦ｎ）のデジ
タル映像信号を用いて映像の表示を行う液晶表示装置の
駆動方法において、前記液晶表示装置は、ゲート信号線駆動回路と、複数の
画素とを有し前記ソース信号線駆動回路においては、シフトレジスタからサンプリングパルスが出力されてラ
ッチ回路に入力され、前記ラッチ回路においては、前記サンプリングパルスに
したがって前記デジタル映像信信号が保持され、前記保持されたデジタル映像信号はソース信号線へと書
き込みが行われ、前記ゲート信号線駆動回路は、ゲート信号線選択パルス
を、前記ゲート信号線の任意の行を特定して出力するこ
とによって選択し、前記複数の画素においては、前記ゲート信号線が選択さ
れている任意の行において、前記ｎビットのデジタル映
像信号の書き込み、または前記ｎビットの映像信号の読
み出しが行われることを特徴とする液晶表示装置の駆動
方法。
【請求項２０】請求項１７乃至請求項１９のいずれか１
項において、静止画像の表示期間においては、前記記憶回路に記憶された前記ｎビットのデジタル映像
信号を繰り返し読み出して静止画像の表示を行うことに
より、前記ソース信号線駆動回路を停止することを特徴
とする液晶表示装置の駆動方法。
【請求項２１】請求項１乃至請求項１６のいずれか１項
に記載の前記液晶表示装置を用いたことを特徴とする電
子装置。
【請求項２２】請求項１７乃至請求項２０のいずれか１
項に記載の前記液晶表示装置の駆動方法を用いたことを
特徴とする電子装置。
【請求項２３】請求項２１もしくは請求項２２のいずれ
か１項において、前記電子装置とは、テレビ、パーソナルコンピュータ、
携帯端末、ビデオカメラ、ヘッドマウントディスプレイ
のいずれか１つであることを特徴とする電子装置。