JPS6346691A

JPS6346691A - ダイナミツク型半導体記憶装置

Info

Publication number: JPS6346691A
Application number: JP61189564A
Authority: JP
Inventors: Shigeyoshi Watanabe; 重佳渡辺; Yoji Watanabe; 陽二渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-08-14
Filing date: 1986-08-14
Publication date: 1988-02-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はダイナミック型半導体記憶装置に関する。

（従来の技術）ＭＯ５型半導体記憶装置は、微細化、高速化が著しい、
大型コンピュータのキャッシュ・メモリのように高速性
が要求される分野では現在、４にあるいは１６にのスタ
ティックＲＡＭ（ｓＲＡＭ）が多く使用されている。　
しかしＭＯＳトランジスタのゲート長が０．５．程度ま
で微細化が進むと、素子の信頼性を確保するために外部
電源を下げなければならず。

これまでのように微細化による高速化はもはや不可能に
なる。そこで、ｓＲＡＭではＭＯＳトランジスタより電
流駆動能力の大きいバイポーラトランジスタを導入する
ことにより高速化を図ることが行われている。

第３図はその様なｓＲＡＭの一例を示す、メモリセル２
１はＭＯＳトランジスタＬｚｔ　Ｑ＊ｚと負荷抵抗Ｒ１
１Ｒ８とからなる双安定回路と、トランスファゲートと
してのＭＯＳトランジスタＱ４３＋０４４とから構成さ
れる。ワード線２３が選択されると、セルデータはビッ
ト線２４．２５に転送され、カラム選択信号によりＭＯ
ＳトランジスタＱ４７およびＱ４．がオンになるとこの
ビット線２４．２５のデータはＩ１０線２６．２７に転
送される。　　ｌ１０Ｍ２６．２７のデータは、バイポ
ーラトランジスタｒｘｘ＋ｒ’ａｚをドライバとし、負
荷抵抗Ｒ，，Ｒ，を接続して構成されたセンスアンプ２
２により増幅される。Ｑ、、はセンスアンプ活性化用Ｍ
ＯＳトランジスタである。

このような回路構成はバイポーラトランジスタとＣＭＯ
Ｓ素子とを組合わせたものでＢＩＣＭＯＳと呼ばれる。

特に第３図の回路構成は差動増幅器と呼ばれ、バイポー
ラトランジスタのコンダクタンスｇｍが微少信号入力の
場合ＣＭＯＳと比較して１０倍程度大きい特徴を利用し
ている。つまり負荷容量の大きいＩ１０線２６．２７を
ＣＭＯ３と比較して非常に小さく振幅させるだけで、前
記差動増幅器は高速に動作出来るため、　ＢＩＣＭＯＳ
の導入によってｓＲＡＭはかなり高速化出来る。たとえ
ば日立の６４　ｋ　ｓＲＡＭでは２μのＣＭＯ３のみで
構成した場合アドレスアクセスタイムｔＡＡは２８．５
ｎｓであるのに対し、　２μのＢＩＣＭＯＳを利用する
と、ｔＡ＾は１２．１ｎｓと約４２％まで高速化される
。

（発明が解決しようとする問題点）ところで第３図に示すようにｓＲＡ旧±６素子でメモリ
セルを構成するため、通常４素子以下でメモリセルが構
成される　ダイナミックＲＡＭ　（ｄＲＡＭ）に比べて
、同じゲート長を用いた場合高集積化ができない。例え
ば同じ集積度を実現するためには。

ｓＲＡＭのゲート長はｄＲＡＭのそれの６〜７割にしな
ければならない。

つまりｓＲＡＭは、高速化には向いているが、ｄＲＡＭ
に高集積化できない、という本質的な欠点があり、キャ
ッシュ・メモリを６４に、２５６に更にＩＭと高集積化
する場合、１ビット当りのコストが安くしかも高速であ
るものをｓＲＡＭにより実現することは難しい。

〔発明の構成〕

（問題点を解決するための手段）本発明は一個のに工Ｓトランジスタと一個のキャパシタ
によりメモリセルが構成されるダイナミックラム（ＤＲ
ＡＭ）において１個々のビット線に転送されるメモリデ
ーターを増幅するビット線センスアンプとして、ビット
線と直接あるいはＭＩＳトランジスタを介して接続され
るＣＭＯ３で構成されたフリッププロップと、複数のバ
イポーラトランジスタとＭＯＳトランジスタで構成され
る差動増幅器を用い、前記差動増幅器の入力カノードと
前記ビット線との接続を容量結合によって行なうことを
特徴とするダイナミック型半導体記憶装置である。

（作　用）メモリセルに一個のＭＯＳトランジスタと一個のキャパ
シタを使用しているため、６素困でメモリセルを構成し
ているｓＲＡＭと比較して同一デザインルールで２〜４
倍の高集積化が可能となる。またｓＲＡＭのセルによう
な非破壊型で電流増幅型と比較してＢＩＣＭＯＳの差動
増幅器との結合のむずがしいＤＲＡＭにおいて、ビット
線データのＢＩＣＭＯ３差動増幅器への伝達をコンデン
サによる容量結合で行なう。

そうすると、ビット線と差動増幅器が直流的に分離出来
るため、メモリセルの再書込み（リストア）は前記ＣＭ
ＯＳフリップフロップにより容易に行なうことが出来る
。一方容量結合により差動増幅器に伝達されたビット線
データは、差動増幅器により高速に増幅される。

（実施例）以下本発明の一実施例を説明する。

第１図は一実施例のｄＲＡＭの要部を示す等価回路であ
る。メモリセルには現在メモリ素子の中で一番高集積化
に向いている１トランジスタ１キヤパシタによりメモリ
セルが構成されるＤＲＡＭセルを用いる。第１図でＭＯ
ＳトランジスタＱ１．キャパシタＣ１でメモリセルをＱ
２．Ｃ２でダミーセルを栂成し、ノード１にはワード線
がノード２にはダミーワード線が接続される。

ところで１トランジスタ１キヤパシタメモリセルは破壊
型で電圧増幅で動作するためビット線に伝達されたメモ
リセルのデータを増幅するビット線センスアンプにＢＩ
ＣＭＯＳ差動増幅器を用い、ビット線と差動増幅器を直
接接続することは出来ない。

なぜならばＢＩＣＭＯＳ差動増幅器の入力に使用するバ
イポーラ−トランジスタは入力インピーダンスが数百Ω
と非常に小さいためメモリセルにセルデータを再書込み
することが困難であり、差動増幅器での消費電流が非常
に大きいためメモリ全体の消費電流が大幅に増加（１６
ＭビットＤＲＡＭでは５ｍＡ近くに達する）してしまう
ためである、そこで第１図では、破壊型のメモリセルの
再書込み（リストア）には、Ｑ、〜Ｑ、のＭＯＳトラン
ジスタによって構成されるフリップフロップを用い、そ
の入力はビット線３とビット線４に接続される。一方ビ
ット線３及びダミービット線４にできたメモリセルの信
号は、Ｑ、〜Ｑ２゜で構成されるＢＩＣＭＯＳ差動増幅
器によってｓＲＡＭのセンスアンプと同程度に高速で増
幅される。０９〜Ｑｉｏのうち、Ｑ、、Ｑ、。、Ｑｌ、
〜Ｑ、Ｉ。

はビット線に１組づつあり、Ｑ１□ｌ　Ｑｌ□は各Ｉ１
０線に１個だけある。そして差動増幅器の出力はＩ１０
線ノード１２とダミーＩ１０線ノード１３に接続される
。

またここで一番重要なのは、ビット線／ダミービット線
電位は直接差動増幅器に低インピーダンスで接続するの
ではなく、コンデンサーＣ，，Ｃ，によって交流的に接
続されていることである。これは直流的にＣＭＯＳフリ
ップフロップとＢＩＣＭＯ３差動増幅器を分離して、Ｃ
ＭＯＳブリップフロップのりストアを容易にするためで
あり、メモリセルに破壊型の１トランジスタ、１キヤパ
シタセルを使用するＤＲＡＭでは必須な回路である。

次に第１図の回路動作を第２図に示す、（ここではセル
データが“０”の場合を考える。）アクティブサイクル
に入り少し遅延後カラム信号９が選択され、差動増幅器
が活性化される。その時点でセルデータはビット線にま
だ転送されていないため、トランジスタＯｔｖ〜Ｑ、。

によって流されるベース電流によって決まる出力が出力
ノード１２、１３に出力される。その後ワード線１，２
が立上り、メモリセルとダミーセルのデータがビット線
及びダミービット線に転送される。

ビット線とダミービット線の電位差が数十ｍＶ程度つい
た時ノード８を立上げＣＭＯＳフリップフロップを動作
させ、同時にノード１６を立上げビット線、ダミービッ
ト線の電位をコンデンサＣ３ｔＣ４を介して差動増幅器
の入力ノード１４．１５にデータを伝達する。差動増幅
器は１４．１５の入力データをもとにＩ１０線１２とダ
ミーＩ１０線１３にセルデータを高速に転送する。ビッ
ト線３、ダミービット線４はその時直流的にはノード１
４．１５と分離されているため図２に示すように、ハイ
側のデータはほとんど落ちることなく、ノード７がロウ
になりＱ、が活性化された時にＶＣＣまで再書込みされ
る。第１図にようにコンデンサＣ，，Ｃ，によりＣＭＯ
Ｓフリップフロップと差動増幅器を直流的に分離する方
式を使用すると、お互いの干渉がないため、ＣＭＯＳフ
リップフロップによるセルデータの再書込みと、差動増
幅器による高速センス動作が別個に最適化される利点が
ある。

〔発明の効果〕

本発明を用いれば、ＤＲＡＭの高密度化とＢＩＣＭＯ３
ＳＲＡＭの高速性（０ＭＯ３のみの構成の約半分の高速
性が実現可能）が同時に実現することが出来る。

つまり第４図に示すように、ＤＲＡＭのアクセスタイム
ｔＲＡＣのうち、ビット線センスアンプ部分の占める割
合がかなり大きいため、ビット線センスアンプ以外をＢ
ＩＣＭＯＳ化したのではアクセスタイムはＣＭＯＳのみ
の約７割にしか高速化されない、そこでビット線センス
アンプもＢＩＣＭＯＳ化出来る本発明を使用すれば、第
４図に示すようにｔＲＡＣは０ＭＯ３のみの約半分まで
高速化することが可能となる。前に述べたように、　　
ＢＩＣＭＯＳ　ＳＲＡＭでは０ＭＯ３のみの約４２％ま
で高速化出来るため本発明により、　ＤＲＡＭにおいて
も、　ＢＩＣＭＯＳ　ＳＲＡＭと同程度の高速性が実現
出来るという効果がある。

また今までのＤＲＡＭのセンスアンプではその感度はビ
ット線容量ＣＢとセル容量Ｃｓの比ｃＢ／ｃｓで決まり
Ｃ８は４０ｆ　Ｆ以下にすることは動作マージンの関係
で出来なかった。それに対して本発明は、電流増幅で動
作するためにＣ３は４０ｆ　Ｆも必要なく、２゜ｆド以
下で十分に動作する。現在４Ｍ以上の高密度ＤＲＡＭに
おいては、４０ｆ　Ｆ以上のｃｓを確保するためにメモ
リセル工程が複雑になりそれが歩留り低下またはコスト
アップにつながっている。それに対して本発明ではＣ３
が２０ｆｒ以下で良いため、メモリセル工程をそれほど
複雑にする必要がなく、これがビット当りのコスト低下
につながるというメリットがある。

【図面の簡単な説明】

第１図は本発明のビット線センスアンプの回路図、第２
図は本発明のタイミングチャートを示す図、第３図は従
来のＢＩＣＭＯ３ＳＲＡＭの回路図、第４図は１６ＭＤ
ＲＡＭにおけるアクセスタイムｔＲａｅの詳細を説明す
るための図である。１・・・ワード線、　　　　　２・・・ダミーワード線
３・・・ビット線、　　　　　４・・・ダミービット線
、７．８・・・ＣＭＯＳフリップフロップ駆動信号、９
・・・カラムセレクト信号、工２・・・Ｉ１０線　　　　　　１３・・・ダミーＩ１
０線、１４、１５・・・ＢＩＣＭＯＳ差動増幅器入力信
号、１６・・・ビット線データ転送信号、ｃｚ、Ｑｌ・・・メモリセル−Ｃｚ、Ｑ−・・・ダミー
セル、０３〜Ｑ、・・・ＣＭＯＳフリップフロップ。Ｑ、〜Ｑ２゜・・・ＢＩＣＭＯ３差動増幅器、Ｃ，、Ｃ
４・・・交流カップリング用コンデンサ。代理人　弁理士　　則　近　憲　佑同　　　　　竹　花　喜久男 ”９ｃｃ　　　　　　　　　　　　　　　　　　　Ｖｃ
ｃ第　　３　図

Claims

【特許請求の範囲】

（１）一個のＭＩＳトランジスタと一個のキャパシタに
より構成されるダイナミック型メモリセルを半導体基板
上に配列形成してなるダイナミック型半導体記憶装置に
おいて、前記メモリセルの出力データとしてビット線上
に出る微少電位を検知増幅するビット線センスアンプと
して、ＣＭＯＳ型のフリップフロップと、複数のバイポ
ーラトランジスタとＭＯＳトランジスタで構成される差
動増幅器を用い、前記差動増幅器の入力ノードと前記ビ
ット線との接続を容量結合によって行なうことを特徴と
するダイナミック型半導体記憶装置。
（２）前記差動増幅器はカラム選択信号によって制御さ
れ、選択されたカラムに関係するもののみ活性化される
ことを特徴とする特許請求の範囲第１項記載のダイナミ
ック型半導体記憶装置。