JPH08273382A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH08273382A JPH08273382A JP6915895A JP6915895A JPH08273382A JP H08273382 A JPH08273382 A JP H08273382A JP 6915895 A JP6915895 A JP 6915895A JP 6915895 A JP6915895 A JP 6915895A JP H08273382 A JPH08273382 A JP H08273382A
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Abstract
(57)【要約】
【目的】二層構造の浮遊ゲート電極および制御ゲート電
極を有する不揮発性メモリセルに対する書込み開始時に
ゲート絶縁膜にかかる電圧ストレスを低減でき、メモリ
セルの信頼性の向上を図り得る不揮発性メモリを提供す
る。 【構成】二層構造の浮遊ゲート電極３１および制御ゲー
ト電極３２を有する不揮発性メモリセルと、メモリセル
の制御ゲート電極に接続されている制御線ＣＧｉと、メ
モリ動作モードに応じて制御線の電位を制御する制御電
位供給回路１３と、電源電圧を昇圧して書込み電圧ＶPP
を出力する書込み電圧昇圧回路１５と、メモリセルに対
する書込み開始時に書込み電圧昇圧回路の昇圧電圧出力
の大きさがその中間値から最高値まで上昇するように制
御する制御回路２０とを具備することを特徴とする。
極を有する不揮発性メモリセルに対する書込み開始時に
ゲート絶縁膜にかかる電圧ストレスを低減でき、メモリ
セルの信頼性の向上を図り得る不揮発性メモリを提供す
る。 【構成】二層構造の浮遊ゲート電極３１および制御ゲー
ト電極３２を有する不揮発性メモリセルと、メモリセル
の制御ゲート電極に接続されている制御線ＣＧｉと、メ
モリ動作モードに応じて制御線の電位を制御する制御電
位供給回路１３と、電源電圧を昇圧して書込み電圧ＶPP
を出力する書込み電圧昇圧回路１５と、メモリセルに対
する書込み開始時に書込み電圧昇圧回路の昇圧電圧出力
の大きさがその中間値から最高値まで上昇するように制
御する制御回路２０とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電気的消去・再書込み
可能な不揮発性メモリ（ＥＥＰＲＯＭ）あるいは紫外線
消去・再書込み可能な不揮発性メモリ（ＥＰＲＯＭ）な
どの不揮発性半導体メモリに係り、特に不揮発性メモリ
セルに対する書込み方式に関する。
可能な不揮発性メモリ（ＥＥＰＲＯＭ）あるいは紫外線
消去・再書込み可能な不揮発性メモリ（ＥＰＲＯＭ）な
どの不揮発性半導体メモリに係り、特に不揮発性メモリ
セルに対する書込み方式に関する。
【０００２】
【従来の技術】従来、図３に示すような二層構造の浮遊
ゲート電極３１および制御ゲート電極３２を有するＥＥ
ＰＲＯＭセルにデータを書き込む際、書込み開始と同時
に、セルトランジスタの制御ゲート電極３２とチャネル
領域（基板領域）３３との間に書込み電圧ＶPPを印加す
ることにより、セルトランジスタの浮遊ゲート電極３１
に電子を注入する。
ゲート電極３１および制御ゲート電極３２を有するＥＥ
ＰＲＯＭセルにデータを書き込む際、書込み開始と同時
に、セルトランジスタの制御ゲート電極３２とチャネル
領域（基板領域）３３との間に書込み電圧ＶPPを印加す
ることにより、セルトランジスタの浮遊ゲート電極３１
に電子を注入する。
【０００３】しかし、上記した従来の書込み方式は、書
込み開始時にゲート絶縁膜３４にかかる電圧ストレスが
大きく、特に、予めセルトランジスタの浮遊ゲート電極
３１の蓄積電荷が過剰に消去されている（浮遊ゲート３
１に正の電荷が蓄積している）場合には、それに応じて
ゲート絶縁膜３４にかかる電圧ストレスが大きくなる。
この電圧ストレスは書込み／消去の回数に比例して増大
するので、メモリセルの信頼性に及ぼす影響がが大き
い。
込み開始時にゲート絶縁膜３４にかかる電圧ストレスが
大きく、特に、予めセルトランジスタの浮遊ゲート電極
３１の蓄積電荷が過剰に消去されている（浮遊ゲート３
１に正の電荷が蓄積している）場合には、それに応じて
ゲート絶縁膜３４にかかる電圧ストレスが大きくなる。
この電圧ストレスは書込み／消去の回数に比例して増大
するので、メモリセルの信頼性に及ぼす影響がが大き
い。
【０００４】
【発明が解決しようとする課題】上記したように従来の
不揮発性メモリにおける書込み方式は、メモリセルに対
する書込み開始時にゲート絶縁膜にかかる電圧ストレス
が大きく、メモリセルの信頼性に及ぼす影響が大きいと
いう問題があった。
不揮発性メモリにおける書込み方式は、メモリセルに対
する書込み開始時にゲート絶縁膜にかかる電圧ストレス
が大きく、メモリセルの信頼性に及ぼす影響が大きいと
いう問題があった。
【０００５】本発明は上記の問題点を解決すべくなされ
たもので、二層構造の浮遊ゲート電極および制御ゲート
電極を有する不揮発性メモリセルに対する書込み開始時
にゲート絶縁膜にかかる電圧ストレスを低減でき、メモ
リセルの信頼性の向上を図り得る不揮発性メモリを提供
することを目的とする。
たもので、二層構造の浮遊ゲート電極および制御ゲート
電極を有する不揮発性メモリセルに対する書込み開始時
にゲート絶縁膜にかかる電圧ストレスを低減でき、メモ
リセルの信頼性の向上を図り得る不揮発性メモリを提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明の不揮発性メモリ
は、二層構造の浮遊ゲート電極および制御ゲート電極を
有する不揮発性メモリセルと、このメモリセルの制御ゲ
ート電極に接続されている制御線と、前記不揮発性メモ
リの動作モードに応じて上記制御線の電位を制御する制
御電位供給回路と、電源電圧が与えられ、これを昇圧し
て書込み電圧を出力する書込み電圧昇圧回路と、前記不
揮発性メモリセルに対する書込み開始時に前記書込み電
圧昇圧回路の昇圧電圧出力の大きさがその中間値から最
高値まで上昇するように制御する制御回路とを具備する
ことを特徴とする。
は、二層構造の浮遊ゲート電極および制御ゲート電極を
有する不揮発性メモリセルと、このメモリセルの制御ゲ
ート電極に接続されている制御線と、前記不揮発性メモ
リの動作モードに応じて上記制御線の電位を制御する制
御電位供給回路と、電源電圧が与えられ、これを昇圧し
て書込み電圧を出力する書込み電圧昇圧回路と、前記不
揮発性メモリセルに対する書込み開始時に前記書込み電
圧昇圧回路の昇圧電圧出力の大きさがその中間値から最
高値まで上昇するように制御する制御回路とを具備する
ことを特徴とする。
【０００７】
【作用】書込み動作モードの開始後、書込み電圧ＶPPを
所定の中間電位Ｖstから昇圧するように制御することに
より、書込み開始時にメモリセルのゲート絶縁膜にかか
る電圧ストレスを低減し、セルの信頼性の向上を図るこ
とが可能になる。
所定の中間電位Ｖstから昇圧するように制御することに
より、書込み開始時にメモリセルのゲート絶縁膜にかか
る電圧ストレスを低減し、セルの信頼性の向上を図るこ
とが可能になる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の不揮発性メモリの第１実
施例に係るＮＡＮＤ型ＥＥＰＲＯＭの一部を示してい
る。
に説明する。図１は、本発明の不揮発性メモリの第１実
施例に係るＮＡＮＤ型ＥＥＰＲＯＭの一部を示してい
る。
【０００９】図１において、１１はメモリセルアレイ中
の多数個の書込み／消去ブロックのうちの１つである。
上記メモリセルアレイは、図３を参照して前述したよう
な二層構造の浮遊ゲート電極３１、制御ゲート電極３２
を有するセルトランジスタＴ１…と選択ゲート用ＭＯＳ
トランジスタＴ２…が行列状に配置されている。
の多数個の書込み／消去ブロックのうちの１つである。
上記メモリセルアレイは、図３を参照して前述したよう
な二層構造の浮遊ゲート電極３１、制御ゲート電極３２
を有するセルトランジスタＴ１…と選択ゲート用ＭＯＳ
トランジスタＴ２…が行列状に配置されている。
【００１０】上記書込み／消去ブロック１１は、直列接
続された複数個のセルトランジスタＴ１…の両端側に選
択ゲート用ＭＯＳトランジスタＴ２が配置されたナンド
接続回路と、ナンド接続回路の一端側のセルトランジス
タＴ１のドレインに接続されているビット線ＢＬｎ、Ｂ
Ｌｍ…と、同一行のセルトランジスタＴ１の制御ゲート
に接続されている制御線ＣＧ０〜ＣＧｎ…と、同一行の
選択ゲート用ＭＯＳトランジスタＴ２のゲートに接続さ
れている制御線ＳＧＤ、ＳＧＳなどからなる。
続された複数個のセルトランジスタＴ１…の両端側に選
択ゲート用ＭＯＳトランジスタＴ２が配置されたナンド
接続回路と、ナンド接続回路の一端側のセルトランジス
タＴ１のドレインに接続されているビット線ＢＬｎ、Ｂ
Ｌｍ…と、同一行のセルトランジスタＴ１の制御ゲート
に接続されている制御線ＣＧ０〜ＣＧｎ…と、同一行の
選択ゲート用ＭＯＳトランジスタＴ２のゲートに接続さ
れている制御線ＳＧＤ、ＳＧＳなどからなる。
【００１１】メインローデコーダ１２は、外部から入力
されたアドレス信号に基づいて多数個の書込み／消去ブ
ロックのなかから１つを選択するためのものである。制
御電位供給回路１３は、前記書込み／消去ブロック１１
に対応して設けられており、メモリセルに対する動作モ
ードに応じて前記制御線ＣＧ０〜ＣＧｎ…、ＳＧＤ、Ｓ
ＧＳの電位を制御するものであり、メモリの書込み動作
時には、信号φP 、φI に基づいて選択された制御線に
書込み電圧ＶPPを供給し、非選択状態の制御線に書込み
禁止電圧ＶPIを供給し、メモリの読み出し動作時には、
選択された制御線に読み出し電圧ＶCCを供給する。
されたアドレス信号に基づいて多数個の書込み／消去ブ
ロックのなかから１つを選択するためのものである。制
御電位供給回路１３は、前記書込み／消去ブロック１１
に対応して設けられており、メモリセルに対する動作モ
ードに応じて前記制御線ＣＧ０〜ＣＧｎ…、ＳＧＤ、Ｓ
ＧＳの電位を制御するものであり、メモリの書込み動作
時には、信号φP 、φI に基づいて選択された制御線に
書込み電圧ＶPPを供給し、非選択状態の制御線に書込み
禁止電圧ＶPIを供給し、メモリの読み出し動作時には、
選択された制御線に読み出し電圧ＶCCを供給する。
【００１２】ＶPI昇圧回路１４は、電源電圧ＶCCを昇圧
して書込み禁止電圧ＶPIを生成して前記制御電位供給回
路１３に供給する。ＶPP昇圧回路１５は、電源電圧ＶCC
を昇圧して書込み電圧ＶPPを生成して前記制御電位供給
回路１３に供給するためのものであり、書込み電圧制限
回路１６は、上記ＶPP昇圧回路１５の出力側に接続さ
れ、昇圧出力電位の大きさを所定電位に制限する。
して書込み禁止電圧ＶPIを生成して前記制御電位供給回
路１３に供給する。ＶPP昇圧回路１５は、電源電圧ＶCC
を昇圧して書込み電圧ＶPPを生成して前記制御電位供給
回路１３に供給するためのものであり、書込み電圧制限
回路１６は、上記ＶPP昇圧回路１５の出力側に接続さ
れ、昇圧出力電位の大きさを所定電位に制限する。
【００１３】Ｄ型（ディプレッション型）のＮＭＯＳト
ランジスタＱ６は、ＶCCノードと前記ＶPP昇圧回路１５
の出力ノードとの間に接続され、ゲートに信号φｘが印
加され、メモリの読み出し動作時に前記制御電位供給回
路１３に読み出し電圧ＶCCを供給する。
ランジスタＱ６は、ＶCCノードと前記ＶPP昇圧回路１５
の出力ノードとの間に接続され、ゲートに信号φｘが印
加され、メモリの読み出し動作時に前記制御電位供給回
路１３に読み出し電圧ＶCCを供給する。
【００１４】前記書込み電圧制限回路１６は、ソース・
基板相互が接続され、ゲートに前記信号φｘが印加され
るＰＭＯＳトランジスタＱ５と、ドレイン・ゲート相互
が接続されたＩ型の複数個（本例では２個）のＮＭＯＳ
トランジスタＱ４、Ｑ３と、複数個（本例では３個）の
ツェナーダオードＤ１、Ｄ２、Ｄ３とが直列に接続され
てなり、その一端側のノードＮ１（前記ＰＭＯＳトラン
ジスタＱ５のソース）が前記ＶPP昇圧回路１５の出力ノ
ードに接続されている。
基板相互が接続され、ゲートに前記信号φｘが印加され
るＰＭＯＳトランジスタＱ５と、ドレイン・ゲート相互
が接続されたＩ型の複数個（本例では２個）のＮＭＯＳ
トランジスタＱ４、Ｑ３と、複数個（本例では３個）の
ツェナーダオードＤ１、Ｄ２、Ｄ３とが直列に接続され
てなり、その一端側のノードＮ１（前記ＰＭＯＳトラン
ジスタＱ５のソース）が前記ＶPP昇圧回路１５の出力ノ
ードに接続されている。
【００１５】さらに、本実施例では、前記不揮発性メモ
リセルに対する書込み開始時に前記ＶPP昇圧回路１５の
昇圧電圧出力の大きさがその中間値から最高値まで上昇
するように制御する制御回路２０が設けられている。
リセルに対する書込み開始時に前記ＶPP昇圧回路１５の
昇圧電圧出力の大きさがその中間値から最高値まで上昇
するように制御する制御回路２０が設けられている。
【００１６】この制御回路２０は、前記書込み電圧制限
回路１６の他端側のノードＮ２（ツェナーダオードＤ３
のアノード）と接地電位ＶSSノードとの間に直列に接続
された複数個（本例では２個）の抵抗素子Ｒ１、Ｒ２
と、この２個の抵抗素子と並列に接続されたＥ型（エン
ハンスメント型）のＮＭＯＳトランジスタＱ１と、電源
電圧ＶCCを分圧する抵抗素子Ｒ４、Ｒ５と、この抵抗素
子Ｒ４、Ｒ５の分圧ノードとＶSSノードとの間に直列に
接続され、ゲートに信号φL が印加されるＥ型のＮＭＯ
ＳトランジスタＱ２および抵抗素子Ｒ３と、差動増幅器
２１とを有する。
回路１６の他端側のノードＮ２（ツェナーダオードＤ３
のアノード）と接地電位ＶSSノードとの間に直列に接続
された複数個（本例では２個）の抵抗素子Ｒ１、Ｒ２
と、この２個の抵抗素子と並列に接続されたＥ型（エン
ハンスメント型）のＮＭＯＳトランジスタＱ１と、電源
電圧ＶCCを分圧する抵抗素子Ｒ４、Ｒ５と、この抵抗素
子Ｒ４、Ｒ５の分圧ノードとＶSSノードとの間に直列に
接続され、ゲートに信号φL が印加されるＥ型のＮＭＯ
ＳトランジスタＱ２および抵抗素子Ｒ３と、差動増幅器
２１とを有する。
【００１７】この差動増幅器２１は、上記抵抗素子Ｒ
４、Ｒ５の分圧電圧ＶL が一方の入力となり、前記抵抗
素子Ｒ１、Ｒ２の直列接続ノードの電圧ＶR が他方の入
力となり、上記一方の入力電圧ＶL に応じて前記ＮＭＯ
ＳトランジスタＱ１のゲート電位ＶG を制御する。この
場合、通常時は上記ゲート電位ＶG が前記ＮＭＯＳトラ
ンジスタＱ１をオンさせないような値となるように、前
記抵抗素子Ｒ１、Ｒ２、Ｒ４、Ｒ５の値が設定されてい
る。
４、Ｒ５の分圧電圧ＶL が一方の入力となり、前記抵抗
素子Ｒ１、Ｒ２の直列接続ノードの電圧ＶR が他方の入
力となり、上記一方の入力電圧ＶL に応じて前記ＮＭＯ
ＳトランジスタＱ１のゲート電位ＶG を制御する。この
場合、通常時は上記ゲート電位ＶG が前記ＮＭＯＳトラ
ンジスタＱ１をオンさせないような値となるように、前
記抵抗素子Ｒ１、Ｒ２、Ｒ４、Ｒ５の値が設定されてい
る。
【００１８】次に、上記構成の書込み／消去ブロック１
１における書込み動作の一例について、図２に示すタイ
ミング波形図を参照しながら詳述する。時刻ｔ1 で書込
み動作モードに入ると、ＶPI昇圧回路１４およびＶPP昇
圧回路１５が起動し、書込み禁止電圧ＶPIおよび書込み
電圧ＶPPの昇圧が開始する。
１における書込み動作の一例について、図２に示すタイ
ミング波形図を参照しながら詳述する。時刻ｔ1 で書込
み動作モードに入ると、ＶPI昇圧回路１４およびＶPP昇
圧回路１５が起動し、書込み禁止電圧ＶPIおよび書込み
電圧ＶPPの昇圧が開始する。
【００１９】時刻ｔ2 で書込み禁止電圧ＶPIの昇圧が終
了すると、書込み／消去ブロック１１中の選択される制
御線を含む全ての制御線に書込み禁止電圧ＶPIが供給さ
れる。
了すると、書込み／消去ブロック１１中の選択される制
御線を含む全ての制御線に書込み禁止電圧ＶPIが供給さ
れる。
【００２０】この後、書込み電圧ＶPPの昇圧を待つ。書
込み電圧ＶPPが所定数のツェナーダオードＤ１〜Ｄ３の
降伏電圧を越えて上昇した場合に抵抗素子Ｒ１、Ｒ２を
介して放電し、電圧ＶPPが一定に保たれる。
込み電圧ＶPPが所定数のツェナーダオードＤ１〜Ｄ３の
降伏電圧を越えて上昇した場合に抵抗素子Ｒ１、Ｒ２を
介して放電し、電圧ＶPPが一定に保たれる。
【００２１】時刻ｔ3 で書込み電圧ＶPPの昇圧が終了す
ると、前記信号φL が所定期間“Ｈ”レベルになり、前
記ＮＭＯＳトランジスタＱ２がオンし、抵抗素子Ｒ４、
Ｒ５の分圧ノードの電位ＶL が例えば２．５Ｖから０．
２Ｖ付近まで低下する。この時、前記抵抗素子Ｒ１、Ｒ
２の直列接続ノードの電圧ＶR は０．８Ｖ程度となり、
差動増幅器２１の動作により、前記ＮＭＯＳトランジス
タＱ１のゲート電位ＶG が０．８Ｖから２．０Ｖ付近に
まで上昇する。
ると、前記信号φL が所定期間“Ｈ”レベルになり、前
記ＮＭＯＳトランジスタＱ２がオンし、抵抗素子Ｒ４、
Ｒ５の分圧ノードの電位ＶL が例えば２．５Ｖから０．
２Ｖ付近まで低下する。この時、前記抵抗素子Ｒ１、Ｒ
２の直列接続ノードの電圧ＶR は０．８Ｖ程度となり、
差動増幅器２１の動作により、前記ＮＭＯＳトランジス
タＱ１のゲート電位ＶG が０．８Ｖから２．０Ｖ付近に
まで上昇する。
【００２２】これにより、上記ＮＭＯＳトランジスタＱ
１がオンし、書込み電圧制限回路１６の他端側のノード
Ｎ２（ツェナーダオードＤ３および抵抗素子Ｒ１の直列
接続ノード）の電位ＶD を下げるので、書込み電圧ＶPP
は図２中に示した中間電位Ｖstまで低下する。
１がオンし、書込み電圧制限回路１６の他端側のノード
Ｎ２（ツェナーダオードＤ３および抵抗素子Ｒ１の直列
接続ノード）の電位ＶD を下げるので、書込み電圧ＶPP
は図２中に示した中間電位Ｖstまで低下する。
【００２３】この場合、予め抵抗素子Ｒ３の値を適切に
設定しておくことにより、上記中間電位Ｖstが前記書込
み禁止電圧ＶPIと同程度となるように抵抗素子Ｒ４、Ｒ
５の分圧ノードの電位ＶL を設定することが可能にな
る。
設定しておくことにより、上記中間電位Ｖstが前記書込
み禁止電圧ＶPIと同程度となるように抵抗素子Ｒ４、Ｒ
５の分圧ノードの電位ＶL を設定することが可能にな
る。
【００２４】なお、上記書込み電圧ＶPPが低下し始める
と、抵抗素子Ｒ１、Ｒ２の直列接続ノードの電圧ＶR も
２．０Ｖ付近から０．８Ｖ付近まで低下するが、抵抗素
子Ｒ４、Ｒ５の分圧ノードの電位ＶL 以下には低下しな
い。
と、抵抗素子Ｒ１、Ｒ２の直列接続ノードの電圧ＶR も
２．０Ｖ付近から０．８Ｖ付近まで低下するが、抵抗素
子Ｒ４、Ｒ５の分圧ノードの電位ＶL 以下には低下しな
い。
【００２５】これにより、時刻ｔ3 からｔ4 までの期間
は、ＮＭＯＳトランジスタＱ１のゲート電位ＶG は１．
５Ｖ付近に保たれ、書込み電圧ＶPPは、中間電位Ｖstに
保持される。
は、ＮＭＯＳトランジスタＱ１のゲート電位ＶG は１．
５Ｖ付近に保たれ、書込み電圧ＶPPは、中間電位Ｖstに
保持される。
【００２６】時刻ｔ4 になって書込み期間が開始する
と、前記信号φL が“Ｌ”レベルに変化し、前記分圧ノ
ードの電位ＶL およびゲート電位ＶG は初期のレベルに
回復し始める。同時に、信号φP が所定期間（時刻ｔ5
まで）“Ｈ”レベルになり、選択された制御線に書込み
電圧ＶPPが供給される。
と、前記信号φL が“Ｌ”レベルに変化し、前記分圧ノ
ードの電位ＶL およびゲート電位ＶG は初期のレベルに
回復し始める。同時に、信号φP が所定期間（時刻ｔ5
まで）“Ｈ”レベルになり、選択された制御線に書込み
電圧ＶPPが供給される。
【００２７】上記信号φP が“Ｈ”レベルになった後、
前記分圧ノードの電位ＶL のレベルが回復することによ
り、前記ゲート電位ＶG は前記ＮＭＯＳトランジスタＱ
１がオフするまで低下し、再び、書込み電圧ＶPPの昇圧
が開始する。
前記分圧ノードの電位ＶL のレベルが回復することによ
り、前記ゲート電位ＶG は前記ＮＭＯＳトランジスタＱ
１がオフするまで低下し、再び、書込み電圧ＶPPの昇圧
が開始する。
【００２８】このような動作により、書込み開始後、書
込み電圧ＶPPが所定の中間電位Ｖstから最高電位まで昇
圧することにより、選択セルの制御ゲート電極３２に
は、書込みを開始してから徐々に昇圧していく電位を印
加することが可能になる。
込み電圧ＶPPが所定の中間電位Ｖstから最高電位まで昇
圧することにより、選択セルの制御ゲート電極３２に
は、書込みを開始してから徐々に昇圧していく電位を印
加することが可能になる。
【００２９】従って、図３に示すように、仮にメモリセ
ルが過剰に消去されてその浮遊ゲート３１に正の電荷が
蓄積されている場合でも、メモリセルの浮遊ゲート電極
３１に対して徐々に電子を注入することにより、書込み
開始時にメモリセルの浮遊ゲート電極３１とチャネル領
域３３との間の電界を徐々に緩和しながら書込みを行う
ことができる。
ルが過剰に消去されてその浮遊ゲート３１に正の電荷が
蓄積されている場合でも、メモリセルの浮遊ゲート電極
３１に対して徐々に電子を注入することにより、書込み
開始時にメモリセルの浮遊ゲート電極３１とチャネル領
域３３との間の電界を徐々に緩和しながら書込みを行う
ことができる。
【００３０】このことは、メモリセルのゲート絶縁膜３
４に与える電圧ストレスを低減することになり、セルの
信頼性の向上を図ることが可能になり、消去特性のばら
つきなどにより消去が特に容易であって過剰消去され易
いメモリセルが存在するような場合に有効である。
４に与える電圧ストレスを低減することになり、セルの
信頼性の向上を図ることが可能になり、消去特性のばら
つきなどにより消去が特に容易であって過剰消去され易
いメモリセルが存在するような場合に有効である。
【００３１】なお、上記実施例では、書込み動作モード
の開始後、書込み電圧ＶPPを最高電位まで一旦昇圧させ
た後に放電するように制御したが、これに限らず、書込
み電圧ＶPPを昇圧開始後に中間電位Ｖstまで昇圧した後
にクランプし、実際の書込み開始後に中間電位Ｖstから
最高電位まで昇圧するように制御するように実施しても
よい。
の開始後、書込み電圧ＶPPを最高電位まで一旦昇圧させ
た後に放電するように制御したが、これに限らず、書込
み電圧ＶPPを昇圧開始後に中間電位Ｖstまで昇圧した後
にクランプし、実際の書込み開始後に中間電位Ｖstから
最高電位まで昇圧するように制御するように実施しても
よい。
【００３２】また、上記実施例はＥＥＰＲＯＭを示した
が、本発明は、ＥＰＲＯＭにも適用可能であり、不揮発
性メモリが他のロジック回路などと同一チップ上に形成
されたエンベデッド・メモリの場合にも適用可能であ
る。
が、本発明は、ＥＰＲＯＭにも適用可能であり、不揮発
性メモリが他のロジック回路などと同一チップ上に形成
されたエンベデッド・メモリの場合にも適用可能であ
る。
【００３３】
【発明の効果】上述したように本発明によれば、二層構
造の浮遊ゲート電極および制御ゲート電極を有する不揮
発性メモリセルに対する書込み開始時にゲート絶縁膜に
かかる電圧ストレスを低減でき、メモリセルの信頼性の
向上を図り得る不揮発性メモリを実現することができ
る。
造の浮遊ゲート電極および制御ゲート電極を有する不揮
発性メモリセルに対する書込み開始時にゲート絶縁膜に
かかる電圧ストレスを低減でき、メモリセルの信頼性の
向上を図り得る不揮発性メモリを実現することができ
る。
【図１】本発明の第１実施例に係るＥＥＰＲＯＭの一部
を示す回路図。
を示す回路図。
【図２】図１の動作例を示すタイミング波形図。
【図３】ＥＥＰＲＯＭセルの書込み動作を説明するため
に示すセル構造の断面図。
に示すセル構造の断面図。
１１…書込み／消去ブロック、１２…メインローデコー
ダ、１３…制御電位供給回路、１４…ＶPI昇圧回路、１
５…ＶPP昇圧回路、１６…書込み電圧制限回路、２０…
制御回路、２１…差動増幅器、３１…浮遊ゲート電極、
３２…制御ゲート電極、３４…ゲート絶縁膜、Ｔ１…セ
ルトランジスタ、Ｔ２…選択ゲート用ＭＯＳトランジス
タ、ＢＬｎ、ＢＬｍ…ビット線、ＣＧ０〜ＣＧｎ、ＳＧ
Ｄ、ＳＧＳ…制御線、Ｑ１〜Ｑ６…ＭＯＳトランジス
タ、Ｄ１、Ｄ２、Ｄ３…ツェナーダオード、Ｒ１〜Ｒ５
…抵抗素子。
ダ、１３…制御電位供給回路、１４…ＶPI昇圧回路、１
５…ＶPP昇圧回路、１６…書込み電圧制限回路、２０…
制御回路、２１…差動増幅器、３１…浮遊ゲート電極、
３２…制御ゲート電極、３４…ゲート絶縁膜、Ｔ１…セ
ルトランジスタ、Ｔ２…選択ゲート用ＭＯＳトランジス
タ、ＢＬｎ、ＢＬｍ…ビット線、ＣＧ０〜ＣＧｎ、ＳＧ
Ｄ、ＳＧＳ…制御線、Ｑ１〜Ｑ６…ＭＯＳトランジス
タ、Ｄ１、Ｄ２、Ｄ３…ツェナーダオード、Ｒ１〜Ｒ５
…抵抗素子。
Claims (1)
- 【請求項１】 二層構造の浮遊ゲート電極および制御ゲ
ート電極を有する不揮発性メモリセルと、このメモリセ
ルの制御ゲート電極に接続されている制御線と、前記不
揮発性メモリセルに対する動作モードに応じて上記制御
線の電位を制御する制御電位供給回路と、電源電圧が与
えられ、これを昇圧して書込み電圧を出力する書込み電
圧昇圧回路と、前記不揮発性メモリセルに対する書込み
開始時に前記書込み電圧昇圧回路の昇圧電圧出力の大き
さがその中間値から最高値まで上昇するように制御する
制御回路とを具備することを特徴とする不揮発性メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6915895A JPH08273382A (ja) | 1995-03-28 | 1995-03-28 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6915895A JPH08273382A (ja) | 1995-03-28 | 1995-03-28 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08273382A true JPH08273382A (ja) | 1996-10-18 |
Family
ID=13394614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6915895A Pending JPH08273382A (ja) | 1995-03-28 | 1995-03-28 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08273382A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940752B2 (en) | 1997-05-14 | 2005-09-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR100481830B1 (ko) * | 1997-06-24 | 2006-08-01 | 삼성전자주식회사 | 플레이트셀구조를갖는불휘발성반도체메모리장치및그장치의독출방법 |
| JP2014179147A (ja) * | 2013-03-15 | 2014-09-25 | Renesas Electronics Corp | メモリモジュール、メモリモジュールを備えるマイクロコンピュータ、および半導体装置 |
-
1995
- 1995-03-28 JP JP6915895A patent/JPH08273382A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940752B2 (en) | 1997-05-14 | 2005-09-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7224612B2 (en) | 1997-05-14 | 2007-05-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7310270B2 (en) | 1997-05-14 | 2007-12-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7746707B2 (en) | 1997-05-14 | 2010-06-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US8000147B2 (en) | 1997-05-14 | 2011-08-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US8223558B2 (en) | 1997-05-14 | 2012-07-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR100481830B1 (ko) * | 1997-06-24 | 2006-08-01 | 삼성전자주식회사 | 플레이트셀구조를갖는불휘발성반도체메모리장치및그장치의독출방법 |
| JP2014179147A (ja) * | 2013-03-15 | 2014-09-25 | Renesas Electronics Corp | メモリモジュール、メモリモジュールを備えるマイクロコンピュータ、および半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |