KR101244645B1 - 반도체 기억장치 - Google Patents

Abstract

선택 비트선과 비 선택 비트선 사이의 커플링 용량의 작용에 의한, 선택 비트선의 전위저하를 방지함과 동시에, 비 선택 비트선에서의 소비 전류를 저감한다. 메모리 셀 어레이와, 복수의 워드선과, 복수의 비트선과, 데이터선과, 복수의 셀렉터 회로와, 프리 챠지 회로와, 풀다운 회로를 구비하고 있다. 셀렉터 회로는, 비트선 및 데이터선 사이의 전기적으로 접속 및 절단 상태의 전환을 행한다. 프리 챠지 회로는, 비트선의 전위를, 미리 설정된, 제1전원 라인의 전위와는 다른 설정 전위로 한다. 또한 풀다운 회로는, 비트선의 전위를, 제1전원 라인의 전위로 한다.

메모리 셀 어레이, 워드선, 비트선, 데이터선, 셀렉터 회로

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 제 1실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도,

도 2는 제 1실시예에 따른 반도체 기억장치에서의 동작을 설명하기 위한 도면,

도 3은 제 2실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도,

도 4는 제 2실시예에 따른 반도체 기억장치에서의 동작을 설명하기 위한 도면,

도 5는 제 3실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도,

도 6은 제 4실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도,

도 7은 제 5실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도,

도 8은 제 5실시예에 따른 반도체 기억장치에서의 동작을 설명하기 위한 도 면,

도 9는 제 6실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도,

도 10은 제 7실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도 시하는 회로도,

도 11은 제 8실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도,

도 12는 제 9실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도,

도 13은 제 10실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도,

도 14는 종래의 반도체 기억장치의 구성을 개략적으로 도시하는 회로도,

도 15는 종래의 반도체 기억장치의 동작을 설명하기 위한 도면이다.

[도면의 주요부분에 대한 부호의 설명]

10, 110 : 셀렉터 회로 22, 62, 63 : nMOS

30, 32, 34, 36, 130 : 프리 챠지 회로

37, 47 : 제1반전 회로 38, 44, 64 : AND회로

39, 49 : 제2반전 회로 41, 42, 122, 142 : pMOS

43, 46, 68, 144 : 반전 회로 45 : 제1AND회로

48 : 제2AND회로

50, 52, 54, 56 : 풀다운 회로 66 : 0R회로

100 : 메모리 셀 어레이

본 발명은, 마스크ROM(Read Only Memory)등의 반도체 기억장치에 관한 것이다.

반도체 기억장치로서, 예를 들면 마스크ROM이 알려져 있다. 마스크ROM라 함은, 제조 단계에서 메모리 셀에 기억값을 기록하는, 읽기 전용의 반도체 기억장치이다.

도 14를 참조하여, 종래의 마스크ROM의 읽어내는 회로에 대해서 설명한다.

메모리 셀 어레이(100)는, 복수의 메모리 셀 트랜지스터T11∼Tmn을 구비하고 있다. 메모리 셀 트랜지스터T11∼Tmn의 게이트는, 행방향으로 설정된 워드선WL1∼WLm에 접속되고 있다. 메모리 셀 트랜지스터T11∼Tmn의 드레인은, 열방향으로 설정된 비트선BL1∼BLn에 접속되고 있다.

일부의 메모리 셀 트랜지스터의 소스는, 접지전위(GND레벨)에 있는 제1전원 라인과 접속, 즉, 접지되고 있다. 또한 다른 메모리 셀 트랜지스터의 소스는 부유 상태가 되고 있다. 도 14에서는, 메모리 셀 트랜지스터T12, T1n, T21, Tm1,및 Tmn의 소스가 GND레벨이고, 또한 메모리 셀 트랜지스터T11, T22, T2n,및 Tm2의 소스가 부유 상태(도면 중, 부호F로 나타낸다.)에 있다. 소스가 접지되고 있거나, 부유 상태에 있는 지의 접속 상태에 따라서, 기억값이 기록된다.

예를 들면 메모리 셀 트랜지스터T11∼Tmn의 읽어내는 전위를 로 레벨로 설정할 경우에는, 메모리 셀 트랜지스터T11∼Tmn의 소스를 접지한다. 반대로, 메모리 셀 트랜지스터T11∼Tmn의 읽어내는 전위를 하이 레벨로 설정할 경우에는, 메모리 셀 트랜지스터T11∼Tmn의 소스를 부유 상태로 한다.

각 비트선BL1∼BLn에는, 각각 셀렉터 회로110-1∼n과, 프리 챠지 회로130-1∼n이 접속되고 있다.

셀렉터 회로110-1∼n은, 예를 들면 pMOS트랜지스터(이하, 단지 pMOS라고 칭한다.)122-1∼n로 구성된다. pMOS122-1∼n의 소스는, 각 비트선BL1∼BLn에 접속되고, 또한 pMOS122-1∼n의 드레인은, 데이터선DL에 접속되고 있다. pMOS122-1∼n의 게이트에 입력되는 선택신호(도면 중, 화살표S1-1∼n으로 나타낸다.)의 전위가 로 레벨에 있을 때, pMOS122-1∼n은 온 상태가 되고, 각 비트선BL1∼BLn과 데이터선DL가 전기적으로 접속된다. 반대로, 선택신호S1-1∼n의 전위가 하이 레벨에 있을 때, pMOS122-1∼n은 오프 상태가 되고, 각 비트선BL1∼BLn과 데이터선DL은 전기적으로 절단된다. 또, 이하의 설명에서는, 셀렉터 회로110-1∼n이 구비하는 pMOS122-1∼n이 온 상태에 있을 때, 셀렉터 회로110-1∼n이 온 상태에 있다고 하고 또한 pMOS122-1∼n이 오프 상태일 때, 셀렉터 회로110-1∼n이 오프 상태라고 한다.

프리 챠지 회로130-1∼n은, 예를 들면 pMOS142-1∼n과, 반전 회로144-1∼n을 구비하고 있다. pMOS142-1∼n의 소스는 전위가 VDD인 제2전원 라인에 접속되고, 또한 pMOS142-1∼n의 드레인은, 각 비트선BL1∼BLn에 접속되고 있다. 선택신호S1- 1∼n은, 반전 회로144-1∼n에서 반전된 후, pMOS142-1∼n의 게이트에 입력된다. 따라서, 선택신호S1-1∼n의 전위가 하이 레벨에 있을 때, pMOS142-1∼n은 온 상태가 되고, 이때, 비트선BL1∼BLn에 전압VDD이 인가되어, 각 비트선BL1∼BLn의 전위는 VDD, 즉, 하이 레벨이 된다. 한편, 선택신호S1-1∼n의 전위가 로 레벨에 있을 때, pMOS142-1∼n은 오프 상태가 된다. 또, 이하의 설명에서는, 프리 챠지 회로130-1∼n이 구비하는 pMOS142-1∼n이 온 상태에 있을 때, 프리 챠지 회로130-1∼n이 온 상태에 있다고 하고 또한 pMOS142-1∼n이 오프 상태에 있을 때, 프리 챠지 회로130-1∼n이 오프 상태에 있다고 한다.

도 15를 참조하여, 전술한 종래의 마스크ROM의 읽어내는 동작에 대해서 설명한다.

읽어내는 사이클마다, 초기상태로서, 모든 선택신호S1-1∼n의 전위를 하이 레벨로 한다. 이때, 셀렉터 회로110-1∼n은 오프 상태가 되고, 한편, 프리 챠지 회로130-1∼n은 온 상태가 되므로, 각 비트선BL1∼BLn의 전위는 VDD가 된다. 또한 워드선WL1∼WLn의 전위를 GND레벨로 하는 것으로 모든 메모리 셀 트랜지스터T11∼Tmn을 오프 상태로 한다.

여기에서, 하이 레벨을 읽어내는 것으로 설정된 메모리 셀 트랜지스터T11의 기억값을 읽어낼 경우에 대하여 설명한다. 메모리 셀 트랜지스터T11를 읽어낼 경우, 비트선BL1 및 워드선WL1이 선택된다.

비트선BL1을 선택할 때, 시각T11에 있어서, 선택신호S1-1의 전위를 로 레벨로 하고, 다른 선택신호S1-2∼n의 전위를 하이 레벨로 유지한다. 이때, 프리 챠지 회로130-1는 오프 상태가 된다. 또한 셀렉터 회로110-1는 온 상태가 되므로, 선택된 비트선(이하, 단지 선택 비트선이라고 칭하는 경우도 있다)BL1과 데이터선DL은, 전기적으로 접속되고, 동전위가 된다.

워드선WL1을 선택할 때, 시각T12에 있어서, 이 워드선WL1의 전위를, 메모리 셀 트랜지스터의 구동 전압인 VDD로 설정하고, 다른 워드선WL2∼WLm의 전위를 GND레벨로 설정한다. 워드선WL1의 전위를 하이 레벨로 하면, 워드선WL1에 접속되어 있는 메모리 셀 트랜지스터T11∼T1n은, 모두 온 상태가 된다. 한편, 다른 워드선WL2∼WLm에 접속되어 있는 메모리 셀 트랜지스터T21∼Tmn은, 모두 오프 상태 그대로이다. 메모리 셀 트랜지스터T11의 소스가 부유 상태에 있기 때문에, 메모리 셀 트랜지스터T11가 온 상태가 되어도, 비트선BL1은 하이 레벨의 전위를 유지한다. 따라서, 시각T12부터 시각T13까지의 읽어내는 기간 동안은, 데이터선DL의 전위는 VDD이고, 하이 레벨의 신호로서 출력된다(도 15(a)).

다음에 로 레벨을 읽어내는 것으로 설정된 메모리 셀 트랜지스터T21의 기억값을 읽어낼 경우에 관하여 설명한다. 메모리 셀 트랜지스터T21를 읽어낼 경우, 비트선BL1 및 워드선WL2이 선택된다.

비트선BL1을 선택할 때, 시각T11에 있어서, 선택신호S1-1의 전위를 로 레벨로 하고, 다른 선택신호S1-2∼n의 전위를 하이 레벨에 유지한다. 이때, 프리 챠지 회로130-1는 오프 상태가 된다. 또한 셀렉터 회로110-1는 온 상태가 되므로, 선택된 비트선BL1과 데이터선DL는, 전기적으로 접속되고, 동전위가 된다.

워드선WL2을 선택할 때, 시각T12에 있어서, 워드선WL2의 전위를, VDD로 설정 하고, 다른 워드선WL1,및 WL3∼WLm의 전위를 GND레벨로 설정한다. 워드선WL2의 전위를 VDD로 했을 경우, 워드선WL2에 접속되어 있는 메모리 셀 트랜지스터T21∼T2n은, 모두 온 상태가 된다. 한편, 다른 워드선WL1, WL3∼WLm에 접속되어 있는 메모리 셀 트랜지스터T11∼T1n 및 T31∼Tmn은, 모두 오프 상태 그대로이다. 메모리 셀 트랜지스터T21의 소스가 접지되고 있기 때문에, 메모리 셀 트랜지스터T21가 온 상태가 되면, 비트선BL1의 전위는, 소스 드레인 간의 관통 전류에 의해 서서히 저하된다. 따라서, 시각T12부터 시각T13까지의 읽어내는 기간 동안에, 비트선BL1과 전기적으로 접속되어 있는 데이터선DL의 전위도, 서서히 저하하고, 로 레벨의 신호로서 출력된다(도 15(b)).

여기에서, 메모리 셀 트랜지스터T11를 읽어낼 때, 선택되지 않은 비트선(이하, 비 선택 비트선이라고 칭하는 경우도 있다.)BL2에 접속되어 있는 메모리 셀 트랜지스터T12는 온 상태가 되므로, 메모리 셀 트랜지스터T12의 소스 드레인간에는 관통 전류가 흐르고, 비트선BL2에 축적된 전하를 제1전원 라인에 방출한다. 이때, 선택신호S1-2의 전위가 하이 레벨에 있기 대문에, 프리 챠지 회로130-2는 온 상태가 되고, 따라서, 비트선BL2에 전류가 공급된다. 그 결과, 비트선BL2의 전위는, VDD보다도 약간 낮은 값으로 안정된다(도 15(c)).

또한 메모리 셀 트랜지스터T21를 읽어낼 때, 메모리 셀 트랜지스터T22는 온 상태가 되지만, 메모리 셀 트랜지스터T22의 소스는 부유 상태이므로, 비트선BL2은, VDD로 유지된다(도 15(d)).

상기한 바와 같이, 종래의 마스크ROM의 읽어내는 회로에서는, 비 선택 비트 선은, 대응하는 프리 챠지 회로에 의해, 전류가 공급되고, VDD 혹은, VDD보다 약간 낮은 값으로 유지된다. 이것은, 선택 비트선의 전위저하를 방지하기 위함이다.

예를 들면 메모리 셀 트랜지스터T11를 읽어낼 때에는, 메모리 셀 트랜지스터T12는 온 상태에 있다. 따라서, 대응하는 프리 챠지 회로130-2가 설치되지 않는 등, 비트선BL2에 대한 전류의 공급이 없는 경우에는, 메모리 셀 트랜지스터T12의 소스 드레인간의 관통 전류에 의해, 비트선BL2의 전위가 저하한다.

비트선BL2의 전위가 저하하면, 비트선BL1과 비트선BL2 사이의 커플링 용량의 작용에 의해, 비트선BL1의 전위가 저하하는 경우가 있다. 비트선BL1의 전위가 저하하면, 비트선BL1의 전위, 즉, 메모리 셀 트랜지스터T11의 기억값을 잘못 읽어낼 염려가 있다.

이러한 이유로부터, 이 마스크ROM의 읽어내는 회로는, 프리 챠지 회로130-1∼130-n을 이용하여, 비 선택의 비트선의 전위를, VDD 또는 VDD보다 약간 낮은 값으로 유지하고 있다.

또, ROM의 읽어내는 회로로서는, 예를 들면 하기 특허문헌 1에 개시된 것이 알려져 있다.

[특허문헌 1] 일본국 공개특허공보 특개2000-90685호 공보

그러나, 상기의 종래의 마스크ROM의 읽어내는 회로에서는, 로 레벨을 읽어내는 것으로(접지 상태) 설정되고, 또한, 비 선택 비트선 및 선택되고 있는 워드선에 접속되고 있는 트랜지스터는, 온 상태에 있기 때문에, 소스 드레인간을 흐르는 관 통 전류에 의해 소비전력이 증가한다. 특히, 비트선의 개수가 많을 때에는, 선택되고 있는 워드선에 접속되고 있는 모든 로 레벨을 읽어내는 메모리 셀 트랜지스터에 관통 전류가 흐르기 때문에, 피크 전류가 크다는 문제점이 있다.

본 발명은, 상기의 문제점을 해결하기 위해 행해진 것으로서, 본 발명의 목적은, 선택 비트선과 비 선택 비트선간의 커플링 용량의 작용에 기인하는 선택 비트선의 전위저하를 방지함과 동시에, 소비 전류를 저감하는 읽어내는 회로를 구비하는 반도체 기억장치를 제공하는 데에 있다.

전술한 목적을 달성하기 위하여, 본 발명의 반도체 기억장치는, 메모리 셀 어레이와, 복수의 워드선과, 복수의 비트선과, 데이터선과, 복수의 셀렉터 회로와, 프리 챠지 회로와, 풀다운 회로를 구비하고 있다.

메모리 셀 어레이는, 매트릭스 모양으로 배치되고, 제1주전극과 제1전원 라인 사이의 접속의 유무에 따라 기억값이 기록되는, 복수의 메모리 셀 트랜지스터를 가지고 있다.

복수의 워드선은, 대응하는 행의 상기 메모리 셀 트랜지스터의 제어 전극에 각각에 접속되고 있다. 또한 복수의 비트선은, 대응하는 열의 상기 메모리 셀 트랜지스터의 제2주전극에 각각에 접속되고 있다.

데이터선은, 복수의 비트선의 전위를 선택적으로 출력한다.

복수의 셀렉터 회로는, 비트선의 각각과, 데이터선 사이에 설치되고, 입력된 선택신호의 전위가 선택 레벨일 때는, 비트선 및 데이터선 사이를 전기적으로 접속하고, 비 선택 레벨일 때는, 비트선 및 데이터선 사이를 전기적으로 절단한다.

프리 챠지 회로는, 제1동작 레벨 및 제1비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제1입력신호가 전파하는 제1입력신호선에 접속되어, 비트선의 전위를, 미리 설정된, 제1전원 라인의 전위와는 다른 설정 전위로 한다.

또한 풀다운 회로는, 제2동작 레벨 및 제2비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제2입력신호가 전파하는 제2입력신호선에 접속되어, 비트선의 전위를, 제1전원 라인의 전위로 한다.

이하, 도면을 참조하여, 본 발명의 실시예에 관하여 설명하지만, 각 구성요소의 구성 및 배치 관계에 관해서는 본 발명을 이해할 수 있는 정도에 개략적으로 나타낸 것에 지나지 않는다. 또한 이하, 본 발명의 적합한 구성예에 대하여 설명하지만, 단순한 적합예에 지나지 않으며, 따라서 본 발명은 이하의 실시예에 한정되지 않는다.

(제 1실시예의 구성 및 각 부의 기본동작)

도 1은, 제 1실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도이다.

마스크ROM은, 메모리 셀 어레이(100)와, m개의 워드선WL1∼WLm과, n개의 비트선BL1∼BLn과, 하나의 데이터선DL과, n개의 셀렉터 회로10-1∼n과, n개의 프리 챠지 회로30-1∼n과, n개의 풀다운 회로50-1∼n을 구비하고 있다. 단, m 및 n은 모두, 2 이상의 자연수로 한다.

메모리 셀 어레이(100)는, 매트릭스 모양으로 배치되고 있는, m X n개의 메모리 셀 트랜지스터T11∼Tmn을 구비하고 있다. 여기에서는, 메모리 셀 트랜지스터T11∼Tmn로서, nMOS트랜지스터 (이하, nMOS라 칭하는 경우도 있다.)를 사용하고 있다.

메모리 셀 트랜지스터T11∼Tmn에는, 제조 단계에 있어서, 제1주전극인 소스가 접지전위(GND레벨이라고도 칭한다. 이하, 동일)인 제1전원 라인과 접속되어 있는 가에 따라, 즉, 소스와 제1전원 라인 사이의 접속의 유무에 따라 기억값이 기록된다.

메모리 셀 트랜지스터T11-Tmn의 소스가, GND레벨인 제1전원 라인과 접속되고 있는, 즉, 소스가 접지되고 있을 때, 이 메모리 셀 트랜지스터의 읽어내는 전위는, 로 레벨이 된다. 또한 소스가 제1전원 라인과 접속되지 않고 있은, 즉, 소스가 부유 상태(도면 중, 부호F로 나타낸다.)일 때, 이 메모리 셀 트랜지스터의 읽어내는 전위는, 하이 레벨이 된다. 여기에서는, 메모리 셀 트랜지스터T12, T1n, T21, Tm1 및 Tmn은, 로 레벨을 읽어내는 것으로 설정되고 있고, 또한 메모리 셀 트랜지스터T11, T22, T2n 및 Tm2는, 하이 레벨 읽어내는 것으로 설정되고 있다고 한다.

m개의 워드선WL1∼WLm은, 메모리 셀 어레이(100)의 행 마다 설정되고 있다. 워드선WL1∼WLm의 각각은, 대응하는 행의 메모리 셀 트랜지스터T11∼Tmn의 제어 전극인 게이트에 각각에 접속되고 있다. 또한 n개의 비트선BL1∼BLn은, 메모리 셀 어레이(100)의 열 마다 설정되고 있다. 비트선BL1∼BLn의 각각은, 대응하는 열의 메모리 셀 트랜지스터T11∼Tmn의 제2주전극인 드레인에, 각각에 접속되고 있다.

셀렉터 회로10-1∼n은, 비트선BL1∼BLn의 각각과, 데이터선DL과의 사이에, 하나씩 설치되고 있다. 셀렉터 회로10-1∼n의 각각은, 선택 레벨과 비 선택 레벨의 2개의 전위 레벨을 갖는, 즉, 취할 수 있는 선택신호S1-1∼n의 하나가 입력된다. 이 선택신호S1-1∼n의 전위가 선택 레벨일 때는, 비트선BL1∼BLn의 각각과 데이터선DL 사이를 전기적으로 접속하고, 한편, 비 선택 레벨일 때는, 비트선BL1∼BLn의 각각과, 데이터선DL과의 사이를 전기적으로 절단한다. 데이터선과 전기적으로 접속되고 있는 비트선이 선택 비트선이고, 또한 데이터선과 전기적으로 절단되고 있는 비트선이 비 선택 비트선이다. 여기에서는, n개의 셀렉터 회로10-1∼n로서, nMOS22-1∼n을 사용하고 있다. nMOS22-1∼n의 드레인이 각각 비트선BL1∼BLn에 접속되고, 또한 소스가 데이터선DL에 접속되고 있다. nMOS22-1∼n의 게이트에는, 각각 선택신호S1-1∼n이 입력된다. 여기에서는, 선택신호S1-1∼n의 선택 레벨을 하이 레벨(H), 예를 들면 트랜지스터의 구동 전압(VDD)과 같은 레벨에 있다고 하고, 비 선택 레벨을 로 레벨(L), 예를 들면 GND레벨에 있다고 한다.

각 셀렉터 회로10-1∼n에 입력되는 선택신호S1-1∼n중에서, 하나의 선택신호, 예를 들면 선택신호S1-2를 하이 레벨로 하고, 나머지 선택신호S1-1, S1-3∼n을 로 레벨로 하면, 데이터선DL의 전위는, 비트선BL2의 전위와 같아진다. 이때 데이터선DL은, 비트선BL2의 전위를 출력할 수 있다. 하나의 선택신호를 선택 레벨로 하고 또한, 나머지 선택신호를 비 선택 레벨일 때, 데이터선DL은, n개의 비트선BL1 ∼BLn으로부터 선택된 하나의 비트선의 전위를 선택적으로 출력한다.

이하의 설명에서는, 셀렉터 회로10-1∼n이 각각 구비하는 nMOS22-1∼n이 온 상태에 있을 때, 셀렉터 회로10-1∼n이 온 상태에 있다고 하고 또한 nMOS22-1∼n이 오프 상태에 있을 때, 셀렉터 회로10-1∼n이 오프 상태에 있다고 한다.

프리 챠지 회로30-1∼n은, 비트선BL1∼BLn의 각각 1대1의 관계로 접속되고 있다. 프리 챠지 회로30-1∼n은, 제1동작 레벨 및 제1비동작 레벨중 어느 한쪽의 전위를 갖는 제1입력신호(도면 중, 화살표S2로 나타낸다.)가 전파하는, 제1입력신호선(71)에 접속되어 있다. 프리 챠지 회로30-1∼n은, 접속되어 있는 비트선BL1∼BLn의 전위를, 프리 챠지하는, 즉, 미리 설정된 설정 전위로 할 수 있다.

풀다운 회로50-1∼n은, 비트선BL1∼BLn의 각각 1대1의 관계로 접속되고 있다. 풀다운 회로50-1∼n은, 제2동작 레벨 및 제2비동작 레벨의 어느 한쪽의 전위를 갖는 제2입력신호(도면 중, 화살표S3으로 나타낸다.)가 전파하는, 제2입력신호선(73)에 접속되고 있다. 풀다운 회로50-1∼n은, 접속되어 있는 BL1∼BLn의 전위를 풀다운 하는, 즉, GND레벨로 할 수 있다.

또, 제1입력신호S2는, 모든 프리 챠지 회로30-1∼n에 공통으로 입력된다. 또한 제2입력신호S3는, 모든 풀다운 회로50-1∼n에 공통적으로 입력된다. 동일한 비트선BL1∼BLn에 접속되어 있는 셀렉터 회로10-1∼n, 프리 챠지 회로30-1∼n 및 풀다운 회로50-1∼n에는, 각각 공통의 선택신호S1-1∼n이 입력된다.

여기에서는, 프리 챠지 회로30-1∼n로서, pMOS42-1∼n, 논리곱 회로(AND회로)44-1∼n 및 반전 회로46-1∼n을 사용하고 있다. 이때, 제1입력신호S2의 제1동 작 레벨을 하이 레벨(H), 예를 들면VDD와 같은 전압 레벨에 있다고 하고 또한 제1비동작 레벨을 로 레벨(L), 예를 들면 GND레벨에 있다고 한다.

선택신호S1-1∼n과 제1입력신호S2는, AND회로44-1∼n에 입력된다. AND회로44-1∼n로부터의 출력 신호는, 반전 회로46-1∼n을 거쳐, pMOS42-1∼n의 게이트에 입력된다. pMOS42-1∼n의 소스는, 전위가 VDD인 제2전원 라인에 접속되어 있고, 드레인은 비트선BL1∼n에 접속되고 있다.

선택신호S1-1∼n의 전위가 선택 레벨에 있고, 또한, 제1입력신호S2의 전위가 제1동작 레벨에 있을 때, 즉, 선택신호S1-1∼n 및 제1입력신호S2의 전위가 모두 하이 레벨에 있을 때, AND회로44-1∼n은 하이 레벨의 신호를 출력한다. AND회로44-1∼n로부터 출력된 하이 레벨의 신호는, 반전 회로46-1∼n에서 반전되어 로 레벨의 신호가 되고, pMOS42-1∼n을 온 상태로 한다. pMOS1∼n이 온 상태가 되는 것으로 제2전원 라인으로부터, 비트선BL1∼BLn에 전하가 공급된다. 이 결과, 비트선BL1∼BLn이 부유 상태일 경우, 비트선BL1∼BLn의 전위는, 설정 전위로서 제2전원 라인의 전위에 같은 전위, VDD가 된다.

한편, 선택신호S1-1∼n의 전위가 비 선택 레벨에 있거나 또는, 제1입력신호S2의 전위가 제1비동작 레벨에 있을 때, 즉, 선택신호S1-1∼n 및 제1입력신호S2의 전위의 어느 한쪽 또는 양쪽이 로 레벨에 있을 때, AND회로44-1∼n은 로 레벨의 신호를 출력하고, pMOS42-1∼n을 오프 상태로 한다.

이하의 설명에서는, 프리 챠지 회로30-1∼n이 구비하는 pMOS42-1∼n이 온 상태에 있을 때, 프리 챠지 회로30-1∼n이 온 상태에 있다고 하고 또한 pMOS42-1∼n 이 오프 상태에 있을 때, 프리 챠지 회로30-1∼n이 오프 상태에 있다고 한다.

풀다운 회로50-1∼n로서, nMOS62-1∼n 및 논리곱 회로(AND)64-1∼n을 사용하고 있다. 이때, 제2입력신호S3의 제2동작 레벨을 하이 레벨(H), 예를 들면VDD와 같은 전압 레벨에 있다고 하고, 또한 제2비동작 레벨을 로 레벨(L), 예를 들면GND레벨에 있다고 한다.

선택신호S1-1∼n과 제2입력신호S3는, AND회로64-1∼n에 입력된다. AND회로64-1∼n로부터의 출력 신호는, nMOS62-1∼n의 게이트에 입력된다. nMOS62-1∼n의 소스는 접지되어 있고, 드레인은 비트선BL1∼BLn에 접속되고 있다.

선택신호S1-1∼n의 전위가 선택 레벨에 있고, 또한, 제2입력신호S3의 전위가 제2동작 레벨에 있을 때, 즉, 선택신호S1-1∼n 및 제2입력신호S3의 전위가 함께 하이 레벨에 있을 때, AND회로64-1∼n은 하이 레벨의 신호를 출력한다. AND회로64-1∼n로부터 출력된 하이 레벨의 신호는, nMOS62-1∼n을 온 상태로 한다. nMOS62-1∼n이 온 상태가 되는 것으로 비트선BL1∼BLn은, 접지된 상태가 되고, 비트선BL1∼BLn의 전위는, GND레벨이 된다.

한편, 선택신호S1-1∼n의 전위가 비 선택 레벨에 있거나 또는 제2입력신호S3의 전위가 제2비동작 레벨에 있을 때, 즉, 선택신호S1-1∼n 및 제2입력신호S3의 전위의 어느 한쪽 또는 양쪽이 로 레벨일 때, AND회로64-1∼n은 로 레벨의 신호를 출력하고, nMOS62-1∼n을 오프 상태로 한다.

이하의 설명에서는, 풀다운 회로50-1∼n이 구비하는 nMOS62-1∼n이 온 상태에 있을 때, 풀다운 회로50-1∼n이 온 상태에 있다고 하고 또한 nMOS62-1∼n이 오 프 상태에 있을 때, 풀다운 회로50-1∼n이 오프 상태에 있다고 한다.

(제 1실시예의 동작)

도 1과 도 2(a), (b) 및 (c)를 참조하여, 제 1실시예의 반도체 기억장치의 동작에 대해서 설명한다. 도 2(a), (b) 및 (c)는, 제 1실시예의 반도체 기억장치인, 마스크ROM의 동작을 설명하기 위한 도면이다. 도 2(a), (b) 및 (c)에서는, 가로축에 시간축을 취하고, 세로축에 비트선의 전위를 취하고 있다.

도 2(a)는, 메모리 셀 트랜지스터T11를 읽어낼 경우의 동작예에 대해서 설명하기 위한 도면이다. 이 동작예에서는, 메모리 셀 트랜지스터T11의 소스는 부유 상태, 즉, 메모리 셀 트랜지스터T11는 하이 레벨을 읽어내는 것으로 설정되어 있다고 한다.

각 읽어내는 사이클의 초기 상태에서는, 모든 비트선BL1∼BLn의 전위는, GND레벨로 한다. 모든 비트선BL1∼BLn의 전위를 GND레벨로 하기 위해서는, 예를 들면 제2입력신호S3의 전위를 제2동작 레벨로 하고, 모든 선택신호S1-1∼n의 전위를 선택 레벨로 하면 된다. 또한 모든 워드선WL1∼WLm의 전위를 GND레벨로 한다.

시각t1에 있어서, 선택신호S1-1의 전위를 선택 레벨로 하고, 다른 선택신호S1-2∼n의 전위를 비 선택 레벨로 한다. 이 결과, 비트선BL1과 데이터선DL이 전기적으로 접속된다.

시각t2에 있어서, 제1입력신호S2의 전위를 제1동작 레벨로 한다. 여기에서는, 비트선BL1에 접속되어 있는 프리 챠지 회로30-1가 온 상태가 되고, 비트선BL1의 전위가 VDD가 된다. 한편, 비트선BL1이외의 비트선BL2∼BLn에 접속되어 있는 프리 챠지 회로30-2∼n은, 선택신호S1-2∼n의 전위가 비 선택 레벨에 있기 때문에, 오프 상태 그대로이다.

비트선BL1의 전위가 VDD가 된 후, 시각t3에 있어서, 제1입력신호S2의 전위를 제1비동작 레벨로 한다. 이 결과, 프리 챠지 회로30-1는 오프 상태가 된다. 또한 동 시각t3에 있어서, 워드선WL1의 전위를 VDD로 하고, 메모리 셀 트랜지스터T11를 온 상태로 한다. 이때, 동 워드선WL1에 게이트가 접속되고 있는 메모리 셀 트랜지스터T12∼T1n도 온 상태가 된다. 한편, 워드선WL1이외의 워드선WL2∼WLm에 접속되어 있는 메모리 셀 트랜지스터T21∼Tmn은, 오프 상태 그대로이다.

메모리 셀 트랜지스터T11의 소스는 부유 상태이므로, 메모리 셀 트랜지스터T11이 온 상태가 되어도, 드레인에 접속되어 있는 비트선BL1도 부유 상태에 있고, 비트선BL1의 전위는 VDD를 유지한다. 따라서, 이 비트선BL1의 전위는, 하이 레벨을 읽어내는 것으로 하고, 전기적으로 접속되어 있는 데이터선DL을 걸쳐 읽혀진다.

비트선BL1의 전위의 읽어내는 기간이 경과한 후, 시각t4에 있어서, 제2입력신호S3의 전위를 동작 레벨로 한다. 이 결과, 비트선BL1에 접속되어 있는 풀다운 회로50-1는, 선택신호S1-1의 전위가 선택 레벨에 있기 때문에 온 상태가 되고, 비트선BL1의 전위가 GND레벨로 하강한다. 한편, 비트선BL1이외의 비트선BL2∼BLn에 접속되어 있는 풀다운 회로50-2∼n은, 선택신호S1-2∼n의 전위가 비 선택 레벨에 있기 때문에, 오프 상태 그대로이다.

비트선BL1의 전위가 GND레벨이 된 후, 시각t5에 있어서, 선택신호S1-1의 전위가 비 선택 레벨이 되고, 다음의 읽어내는 사이클의 초기 상태가 된다. 또한 워 드선WL1의 레벨도 GND레벨이 되고, 워드선WL1에 게이트가 접속되고 있는 메모리 셀 트랜지스터T11∼T1n은 오프 상태가 된다. 또, 제2입력신호의 전위를 제2비동작 레벨로 하는 시각은, 다음의 읽어내는 사이클에 있어서, 프리 챠지 회로가 온 상태가 되는, 즉, 제1입력신호S2의 전위가 제1동작 레벨이 된다, 시각t2까지의 어느 시각이라도 상관없다. 여기에서는, 시각t2에 있어서, 제2입력신호의 전위를 제2비동작 레벨로 한다.

도 2(b)는, 메모리 셀 트랜지스터T21를 읽어낼 경우의 동작예에 대해서 설명하기 위한 도면이다. 이 동작예에 있어서는, 메모리 셀 트랜지스터T21의 소스는 접지상태, 즉, 메모리 셀 트랜지스터T21는 로 레벨을 읽어내는 것으로 설정되고 있다. 읽어내는 사이클의 초기 상태에서는, 모든 비트선BL1∼BLn의 전위를, GND레벨에 있다고 한다. 또한 모든 워드선WL1∼WLm의 전위도 GND레벨에 있다고 한다.

시각t1에 있어서, 선택신호S1-1의 전위를 선택 레벨에 있다고 하고, 다른 선택신호S1-2∼n의 전위를 비 선택 레벨에 있다고 한다. 이 결과, 비트선BL1과 데이터선DL이 전기적으로 접속된다.

시각t2에 있어서, 제1입력신호S2의 전위를 제1동작 레벨로 한다. 여기에서는, 비트선BL1에 접속되어 있는 프리 챠지 회로30-1가 온 상태가 되고, 비트선BL1의 전위가 VDD가 된다. 한편, 비트선BL1 이외의 비트선BL2∼BLn에 접속되어 있는 프리 챠지 회로30-2∼n은, 선택신호S1-2∼n의 전위가 비 선택 레벨에 있기 때문에, 오프 상태 그대로이다.

비트선BL1의 전위가 VDD가 된 후, 시각t3에 있어서, 제1입력신호S2의 전위를 제1비동작 레벨로 하고, 이 결과, 프리 챠지 회로는 오프 상태가 된다. 또한 동 시각t3에 있어서, 워드선WL2의 전위를 VDD로 하고, 메모리 셀 트랜지스터T21를 온 상태로 한다. 이때, 동 워드선WL2에 게이트가 접속되어 있는 메모리 셀 트랜지스터T22∼T2n도 온 상태에 있다. 한편, 비트선BL1이외의 비트선BL2∼BLn에 접속되어 있는 풀다운 회로50-2∼n은, 선택신호S1-2∼n의 전위가 비 선택 레벨에 있기 때문에, 오프 상태 그대로이다.

메모리 셀 트랜지스터T21의 소스는 접지 상태이므로, 메모리 셀 트랜지스터T21이 온 상태가 되면, 비트선BL1의 전위는 VDD로부터 하강한다. 이 비트선BL1의 전위는, 로 레벨을 읽어내는 것으로 하고, 전기적으로 접속되어 있는 데이터선DL을 거쳐 읽혀진다.

비트선BL1의 전위를 읽어내는 기간 후, 시각t4에 있어서, 제2입력신호S3를 동작 레벨로 한다. 이 결과, 비트선BL1에 접속되어 있는 풀다운 회로50-1가 온 상태가 되고, 비트선BL1의 전위가 GND레벨이 된다. 한편, 비트선BL1이외의 비트선BL2∼BLn에 접속되고 있는 풀다운 회로50-2∼n은, 선택신호S1-2∼n의 전위가 비 선택 레벨에 있기 때문에, 오프 상태 그대로이다.

비트선BL1의 전위가 GND레벨이 된 후, 시각T5에 있어서, 선택신호S1-1의 전위가 비 선택 레벨이 되고, 다음 읽어내는 사이클의 초기 상태가 된다. 또 워드선WL2의 레벨도 GND레벨이 되고, WL2에 게이트가 접속되어 있는 메모리 셀 트랜지스터T21∼T2n은 오프 상태가 된다.

도 2(c)는, 상기의 읽어내는 사이클에 있어서, 메모리 셀 트랜지스터T11를 읽어낼 때의, 비 선택선의 전위에 대해서 설명하기 위한 도면이다. 여기에서는, 비트선BL2을 예로 들어서 설명한다.

초기 상태에서는, 비트선BL2의 전위는 GND레벨에 있다.

시각t1에 있어서, 비트선BL1이 선택되었을 때, 비트선BL2은 비 선택이므로, 선택신호S1-2의 전위는 비 선택 레벨에 있다.

시각t2에 있어서, 제1입력신호S2의 전위가 동작 레벨이 되지만, 선택신호S1-2의 전위가 비 선택 레벨이므로, 프리 챠지 회로30-2는 오프 상태에 있고, 따라서 비트선BL2의 전위는 GND레벨 상태이다.

비트선BL2의 전위는 GND레벨에 있기 때문에, 시각t3에 있어서, 워드선WL1의 전위가 VDD가 되고, 그 결과, 로 레벨을 읽어내는 메모리 셀 트랜지스터T12가 온 상태가 되어도, 비트선BL2은 GND레벨 상태로 변화되지 않는다. 또, 메모리 셀 트랜지스터T12가 하이 레벨을 읽어내는 것이라도, 마찬가지로, 비트선BL2의 전위는 GND레벨 상태로 변화되지 않는다.

시각t4에 있어서, 제2입력신호S3의 전위는 제2동작 레벨이 되지만, 선택신호S1-2의 전위가 비 선택 레벨에 있기 때문에, 풀다운 회로50-2는 오프 상태에 있다. 그러나, 제2입력신호S3의 전위가 동작 레벨로 이행할 때, 이미 비트선BL2의 전위는 GND레벨에 있기 때문에, 비트선BL2은 GND레벨의 전위를 계속해서 유지한다.

제 1실시예의 반도체 기억장치는 풀다운 회로를 구비하고 있고, 선택된 비트선의 전위를 VDD로 한 후, 이 비트선의 전위를 데이터선으로부터 읽어내고, 그 후에 풀다운 회로에 의해 GND레벨로 하고 있다. 이 때문에, 선택되지 않은 비트선의 전위는, GND레벨로 유지해 둘 수 있다. 선택되지 않는 비트선의 전위가 GND레벨로부터 변동하지 않으므로, 선택되지 않은 비트선 및 선택된 비트선 사이의 커플링 용량의 작용에 의한 선택된 비트선의 전위의 저하는 일어나지 않는다. 즉, 기억값을 잘못 읽어내는 것을 방지할 수 있다.

또한 선택되지 않은 비트선을 GND레벨로 유지하므로, 선택되지 않은 비트선에서의 소비 전류가 저감된다.

(제 2실시예의 구성 및 각 부의 기본동작)

도 3은, 제 2실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도이다. 제 2실시예의 회로구성은, 풀다운 회로52-1∼52-n의 구성이 다르고, 그 이외의 구성은, 도 1을 참조하여 설명한 제 1실시예와 같으므로, 중복되는 설명을 생략한다.

풀다운 회로52-1∼n로서, nMOS62-1∼n, 논리합 회로(OR회로)66-1∼n 및 반전 회로68-1∼n을 사용하고 있다.

선택신호S1-1∼n이 반전 회로68-1∼n에서 반전된 반전 선택신호S1a-1∼n 및 제2입력신호S3가, OR회로66-1∼n에 입력된다. OR회로66-1∼n로부터의 출력 신호는, nMOS62-1∼n의 게이트에 입력된다. nMOS62-1∼n의 소스는, GND레벨에 있는 제1전원 라인에 접속되고 있다. nMOS62-1∼n의 드레인은 비트선BL1∼BLn에 접속되고 있다.

선택신호S1-1∼n의 전위가 비 선택 레벨에 있거나 또는 제2입력신호S3의 전위가 제2동작 레벨에 있을 때, 즉, 반전 선택신호S1a-1∼n 및 제2입력신호S3의 전 위중 어느 한쪽 또는 양쪽이 하이 레벨에 있을 때, OR회로66-1∼n은 하이 레벨의 신호를 출력한다. OR회로66-1∼n로부터 출력된 하이 레벨의 신호는, nMOS62-1∼n을 온 상태로 한다. nMOS62-1∼n이 온 상태가 되는 것으로 비트선BL1∼BLn의 전위는 GND레벨이 된다.

한편, 선택신호S1-1∼n의 전위가 선택 레벨에 있고, 또한, 제2입력신호S3의 전위가 제2비동작 레벨에 있을 때, 즉, 반전 선택신호S1a-1∼n 및 제2입력신호S3의 전위가 모두 로 레벨일 때, OR회로66-1∼n은 로 레벨의 신호를 출력하고, nMOS62-1∼n을 오프 상태로 한다.

이하의 설명에서는, 풀다운 회로52-1∼n이 구비하는 nMOS62-1∼n이 온 상태에 있을 때, 풀다운 회로52-1∼n이 온 상태에 있다고 하고 또한 nMOS62-1∼n이 오프 상태에 있을 때, 풀다운 회로52-1∼n이 오프 상태에 있다고 한다.

(제 2실시예의 동작)

도 4(a), (b), (c) 및 (d)를 참조하여, 제 2실시예의 반도체 기억장치의 동작에 대해서 설명한다. 도 4(a), (b), (c) 및 (d)는, 제 2실시예의 반도체 기억장치인, 마스크ROM의 동작을 설명하기 위한 도면이다. 도 4(a), (b), (c) 및 (d)에서는, 가로축에 시간축을 취하고, 세로축에 제어신호의 전위를 취하고 있다. 여기에서는, 메모리 셀 트랜지스터T11를 읽어낼 경우에 관하여 설명한다. 도 4(a)는, 선택 비트선BL1에 대한 선택신호S1-1의 전압 레벨을 나타내고 있다. 도 4(b)는, 비 선택 비트선BL2∼BLn에 대한 선택신호S1-2∼n의 전압 레벨을 나타내고 있다. 도 4(c)는, 제1입력신호S2의 전압 레벨을 나타내고 있다. 도 4(d)는, 제2입력신호 S3의 전압 레벨을 나타내고 있다.

선택 비트선BL1에 대한 선택신호S1-1의 전위는, 시각t1에 있어서, 선택 레벨이 되고, 시각t5에 있어서 비 선택 레벨이 된다(도 4(a)). 또한 비 선택 비트선BL2∼n에 대한 선택신호S1-2∼n은, 항상 비 선택 레벨에 있다(도 4(b)).

제1입력신호S2의 전위는, 시각t2에 있어서, 제1동작 레벨이 되고, 시각t3에 있어서, 제1비동작 레벨이 된다. 따라서, 선택 비트선BL1에 접속되어 있는 프리 챠지 회로30-1는 시각t2부터 t3 동안 동작한다(도 4(c)).

제2입력신호S3의 전위는, 시각t4에 있어서, 제2동작 레벨이 되고, 그 후 시각t5이후, 다음의 읽어내는 사이클의 시각t2 동안에, 제2비동작 레벨이 된다. 여기에서는, 시각t2에 있어서, 제2비동작 레벨이 된다고 하여 설명한다(도 4(d)).

여기에서, 풀다운 회로52-1∼n은, 선택신호S1-1∼n의 전위가 비선택 레벨에 있거나 또는 제2입력신호S3의 전위가 제2동작 레벨에 있을 때 온 상태가 됨에 따라, 비 선택 비트선BL2∼BLn에 접속되어 있는 풀다운 회로52-2∼n은, 선택신호S1-2∼n의 전위가 비 선택 레벨에 있기 때문에 항상 온 상태가 되고, 비 선택 비트선BL2∼BLn의 전위는 GND레벨로 유지된다. 또한 시각t4에 있어서, 제2입력신호S3의 전위가 제2동작 레벨이 되기 때문에, 선택 비트선BL1에 접속되어 있는 풀다운 회로52-1는, 시각t4부터 시각t5동안, 온 상태가 된다.

따라서, 각 비트선BL1∼BLn의 전위의 변화는, 도 2를 참조하여서 설명한 제 1실시예와 동일하다.

이 제 2실시예의 구성에 의하면, 비 선택 비트선이, 항상 접지되어 있는 상 태이므로, 비 선택 비트선의 전위변동이 발생하기 어렵고, 그 결과, 선택 비트선을 읽어내는 데 영향을 줄 가능성을 줄 일 수 있는 효과를 얻을 수 있다.

(제 3실시예의 구성 및 각 부의 기본동작)

도 5는, 제 3실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도이다. 제 3실시예의 회로구성은, 풀다운 회로54-1∼n의 구성이 다르고, 그 이외의 구성은, 도 1을 참조하여 설명한 제 1실시예와 동일하므로, 중복되는 설명을 생략한다.

풀다운 회로54-1∼n로서, nMOS62-1∼n을 사용하고 있다. 제2입력신호S3가, 풀다운 회로54-1∼n의 nMOS62-1∼n의 게이트에 입력된다. nMOS62-1∼n의 소스는, 접지되어 있고, 한편, nMOS62-1∼n의 드레인은 비트선에 접속되고 있다.

제2입력신호S3의 전위가 제2동작 레벨, 즉, 하이 레벨일 때, nMOS62-1∼n은 온 상태가 된다. nMOS62-1∼n이 온 상태가 되는 것으로 비트선BL1∼BLn의 전위는, GND레벨이 된다.

한편, 제2입력신호S3의 전위가 제2비동작 레벨, 즉, 로 레벨일 때, nMOS62-1∼n은 오프 상태가 된다.

(제 3실시예의 동작)

프리 챠지에 대해서는, 제 1실시예와 같다. 풀다운에 대해서는, 선택신호S1-1∼n의 입력이 없기 때문에, 비 선택 비트선 및 선택 비트선 중 어디에 접속되고 있는 풀다운 회로54-1∼n도 동일한 작용을 한다. 즉, 시각t2부터 t4 동안, 풀다운 회로는 오프 상태가 되고, 시각t4부터 다음의 읽어내는 사이클의 t2 동안, 풀 다운 회로는 온 상태가 된다.

따라서, 각 선택 비트선의 전위의 변화는, 도 2를 참조하여 설명한 제 1실시예 와 동일하다. 또한 비 선택 비트선에 대해서는, 풀다운 회로의 온 상태 또는 오프 상태 중 어느 하나에 있어서도 GND레벨에 있기 때문에, 도 2를 참조하여 설명한 제 1실시예와 동일하게 된다.

제 3실시예의 구성에서는, 풀다운 회로는, 하나의 nMOS로 실현할 수 있고, 면적삭감의 효과가 있다.

(제4실시예의 구성 및 각 부의 기본동작)

도 6은, 제 4실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도이다. 제 4실시예의 회로구성은, 풀다운 회로(56)가 데이터선DL에 접속되고, 각 비트선BL1∼BLn의 각각에는 접속되지 않는 점이 제 1실시예와 다르다. 그 이외의 구성은, 도 1을 참조하여 설명한 제 1실시예와 동일하므로, 중복되는 설명을 생략한다.

풀다운 회로(56)로서, nMOS(63)를 사용하고 있다.

제2입력신호S3a가, 풀다운 회로(56)의 nMOS(63)의 게이트에 입력된다. nMOS(63)의 소스는 접지되고, 한편, 드레인은 데이터선DL에 접속되고 있다.

제2입력신호S3a의 전위가 제2동작 레벨, 즉, 하이 레벨일 때, nMOS(63)는 온 상태가 된다. nMOS(63)가 온 상태가 되는 것으로 데이터선DL은 접지된 상태가 되고, 데이터선DL과 전기적으로 접속되고 있는 비트선BL1∼BLn의 전위도 GND레벨이 된다. 한편, 제2입력신호S3a의 전위가 제2비동작 레벨, 즉, 로 레벨일 때, nMOS(63)는 오프 상태가 된다.

(제 4실시예의 동작)

프리 챠지에 대해서는, 제 1실시예과 동일하다. 풀다운에 대해서는, 선택신호의 입력이 없기 때문에, 풀다운 회로(56)는, 제2입력신호S3a와 같은 작용을 한다. 즉, 시각T2에서 t4 동안, 풀다운 회로(56)는 오프 상태가 되고, 시각t4부터 다음의 읽어내는 사이클의 t2 동안, 풀다운 회로(56)은 온 상태가 된다.

셀렉터 회로10-1∼n이 온 상태가 되고, 데이터선과 접속되고 있는 비트선의 전위는, 풀다운 회로(56)가 온 상태일 때, GND레벨이 된다. 즉, 선택된 비트선에 대해서는, 시각T4부터 시각t 동안, 데이터선은 접지되고, 선택된 비트선과 데이터선이 전기적으로 접속된 상태가 된다.

따라서, 각 비트선BL1∼BLn의 전위의 변화는, 도 2를 참조해서 설명한 제 1실시예와 동일하게 된다.

제 4실시예의 구성에서는, 풀다운 회로는, 데이터선DL에 하나 접속될 뿐이므로, 제 3실시예의 구성보다도 더욱, 면적삭감의 효과가 있다.

(제 5실시예의 구성 및 각 부의 기본동작)

도 7은, 제 5실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도이다. 제 5실시예의 회로구성은, 프리 챠지 회로32-1∼32-n의 구성이 다르고, 그 이외의 구성은, 도 1을 참조하여 설명한 제 1실시예와 동일하므로, 중복되는 설명을 생략한다.

프리 챠지 회로32-1∼n로서, pMOS42-1∼n, 제1AND회로45-1∼n, 제2AND회로 48-1∼n, 제1반전 회로47-1∼n 및 제2반전 회로49-1∼n이 사용되고 있다.

선택신호S1-1∼n과 제1입력신호S2는, 제1AND회로45-1∼n에 입력된다. 제1AND회로45-1∼n로부터의 출력 신호는, 제2AND회로48-1∼n에 입력된다. 또한 비트선BL1∼BLn의 전위가 제2반전 회로49-1∼n을 거쳐 제2AND회로48-1∼n에 입력된다. 제2AND회로48-1∼n로부터의 출력 신호는 제1반전 회로47-1∼n을 거쳐, pMOS42-1∼n의 게이트에 입력된다. pMOS42-1∼n의 소스는, 전위가 VDD인 제2전원 라인에 접속되고 있다. pMOS42-1∼n의 드레인은 비트선BL1∼BLn에 접속되고 있다. 제2반전 회로49-1∼n의 임계값 전압을 VDD/2로 하면, 제2반전 회로49-1∼n은, 비트선BL1∼BLn의 전위가 VDD/2보다 낮을 때 하이 레벨의 신호를 출력하고, 또한 비트선BL1∼BLn의 전위가 VDD/2이상일 때, 로 레벨의 신호를 출력한다.

이하, 비트선BL1∼BLn의 전위가, GND레벨에 있다고 하여 설명한다.

선택신호S1-1∼n이 선택 레벨에 있고, 또한, 제1입력신호S2가 제1동작 레벨에 있을 때, 즉, 선택신호S1-1∼n 및 제1입력신호S2가 모두 하이 레벨일 때, 제1AND회로45-1∼n은 하이 레벨의 신호를 출력한다. 제1AND회로45-1∼n로부터 출력된 하이 레벨의 신호는, 제2AND회로48-1∼n에 입력된다.

이때, 비트선BL1∼Bl-n의 전위가 GND레벨에 있고, VDD/2보다 낮으므로, 제2반전 회로49-1∼n의 출력은, 하이 레벨이 되고, 제2AND회로48-1∼n에 입력된다. 제2AND회로48-1∼n에 입력되는 2개의 신호가 모두 하이 레벨에 있기 때문에, 제2AND회로48-1∼n의 출력도 하이 레벨이 된다. 이 하이 레벨의 신호가, 제1반전 회로47-1∼n에서 반전되어서 로 레벨의 신호가 되고, pMOS42-1∼n을 온 상태로 한다.

pMOS42-1∼n이 온 상태가 되는 것으로 제2전원 라인으로부터 비트선으로 전하가 공급된다. 비트선BL1∼BLn이 부유 상태일 경우, pMOS42-1∼n의 관통 전류에 의해, 비트선BL1∼BLn의 전위는 상승한다. 전위가 상승한 결과, 비트선BL1∼BLn의 전위가, 제2반전 회로49-1∼n의 임계값인 VDD/2 이상이 되면, 제2반전 회로49-1∼n의 출력은 로 레벨이 된다. 제2AND회로48-1∼n의 입력의 한쪽이 로 레벨이므로, 제2AND회로48-1∼n의 출력은 로 레벨이 된다. 이 결과, pMOS42-1∼n은 오프 상태가 되어 비트선으로의 전류의 공급이 멈춘다. 이와 같이 프리 챠지에 있어서, 비트선BL1∼BLn의 전위는, VDD까지 상승하지 않고, VDD/2에서 멈춘다.

상기한 바와 같이, 이 프리 챠지 회로32-1∼n은, 제2반전 회로49-1∼n의 임계값 전압을, 미리 VDD보다 작은 저설정 전위로 해두는 것으로, 비트선BL1∼BLn의 전위를, 저설정 전위로 할 수 있다.

(제 5실시예의 동작)

도 8을 참조하여, 제 5실시예의 반도체 기억장치의 동작에 대해서 설명한다. 도 8은, 제 5실시예의 반도체 기억장치인, 마스크ROM의 동작을 설명하기 위한 도면이다. 도 8에서는, 가로축에 시간축을 취하고, 세로축에 비트선의 전위를 취하고 있다.

도 8(a)는, 하이 레벨을 읽어내는 것으로 설정된 메모리 셀 트랜지스터의 기억값을 읽어낼 때의, 선택 비트선의 전위를 나타내고 있다. 도 8(b)는, 로 레벨 읽어내는 것으로 설정된 메모리 셀 트랜지스터의 기억값을 읽어낼 때의, 선택 비트선의 전위를 나타내고 있다. 도 8(c)은, 비 선택 비트선의 전위를 나타내고 있다.

제 5실시예에서는 비트선의 전위는 저설정 전위, 여기에서는, VDD/2이상이 되지 않는 것을 제외하고, 도 2를 참조하여 설명한 제 1실시예의 동작과 동일하므로 상세한 설명을 생략한다.

제 5실시예의 프리 챠지 회로는, 비트선의 전위를 VDD이하로 하는 것으로 소비 전류를 저감 할 수 있다.

또한 제 5실시예의 프리 챠지 회로는, 제 1실시예의 회로에 대해서 뿐만아니라, 제2부터 제 4실시예의 회로에 대하여도 적용할 수 있다. 제 5실시예의 프리 챠지 회로를 제2부터 제 4실시예에 적용하는 것으로 각 실시예에서 얻어지는 효과에 더하여, 비트선의 전위를 VDD/2이하로 하는 것으로 소비 전류를 저감 할 수 있다.

(제 6실시예의 구성 및 각 부의 기본동작)

도 9는, 제6·실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도이다. 제 6실시예의 회로구성은, 프리 챠지 회로(34)가 데이터선DL에 접속되고, 각 비트선의 각각에는 접속되지 않는 점이 제 1실시예와 다르다. 그 이외의 구성은, 도 1을 참조하여 설명한 제 1실시예와 동일하므로, 중복되는 설명을 생략한다.

프리 챠지 회로(34)로서, pMOS(41)와 반전 회로(43)가 사용되고 있다.

제1입력신호S2a가, 프리 챠지 회로(34)의 pMOS(41)의 게이트에 입력된다. pMOS(41)의 소스는, 제2전원 라인에 접속되고, 한편, 드레인은 데이터선DL에 접속되고 있다.

제1입력신호S2a의 전위가 제1동작 레벨, 즉, 하이 레벨에 있을 때, 반전 회로(43)의 출력은 로 레벨이 되고 pMOS(41)는 온 상태가 된다. pMOS(41)가 온 상태가 되는 것으로 데이터선DL은, 제2전원 라인과 전기적으로 접속된 상태가 되며, 데이터선DL의 전위는, VDD가 된다. 한편, 제1입력신호S2a의 전위가 제1비동작 레벨, 즉, 로 레벨일 때, pMOS(41)는 오프 상태가 된다.

(제 6실시예의 동작)

풀다운에 대해서는, 제 1실시예와 동일하다.

프리 챠지에 대해서는, 선택신호S1-1∼n의 입력이 없기 때문에, 시각t2부터 t3 동안, 프리 챠지 회로(34)는 온 상태가 되고, 시각t3부터 다음의 읽어내는 사이클의 t2 동안, 프리 챠지 회로(34)는 오프 상태에 있다.

프리 챠지 회로(34)가 온 상태일 때, 셀렉터 회로10-1∼n이 온 상태가 되고, 데이터선DL과 접속되고 있는 비트선BL1∼BLn의 전위가 VDD가 된다.

따라서, 각 비트선BL1∼BLn의 전위의 변화는, 도 2를 참조하여 설명한 제 1실시예와 동일하다.

제 6실시예에서는 프리 챠지 회로(34)는, 데이터선DL에 하나 접속될 뿐이므로, 제 1실시예의 구성에 비하여, 면적이 삭감된다.

(제 7실시예)

도 10은, 제 7실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도이다. 제 7실시예의 회로구성은, 풀다운 회로52-1∼52-n의 구성이 다르고, 그 이외의 구성은, 도 9를 참조하여 설명한 제 6실시예와 동일하므 로, 중복되는 설명을 생략한다.

풀다운 회로52-1∼52-n로서, nMOS62-1∼62-n과, 논리합 회로(OR회로)66-1-66-n과, 반전 회로68-1∼68-n이 사용되고 있다. 풀다운 회로52-1∼52-n의 구성 및 기본동작은 도 3을 참조하여 설명한 제 2실시예의 풀다운 회로와 동일하므로 설명을 생략한다.

이 제 7실시예의 구성에 의하면, 프리 챠지 회로(34)가, 데이터선DL에 하나 접속될 뿐이므로, 제 1실시예의 구성에 비하여, 면적이 삭감되는 동시에, 비 선택 비트선BL2∼BLn이, 늘 접지되는 상태이므로, 비 선택 비트선BL2∼BLn의 전위변동이 잘 일어나지 않고, 그 결과, 선택 비트선BL1을 읽어내는 데 영향을 줄 가능성이 감소한다는 효과를 얻을 수 있다.

(제 8실시예)

도 11은, 제 8실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도이다. 제 8실시예의 회로구성은, 풀다운 회로54-1∼54-n의 구성이 다르고, 그 이외의 구성은, 도 9를 참조하여 설명한 제 6실시예와 동일하므로, 중복된ㄴ 설명을 생략한다.

또한 풀다운 회로54-1∼54-n의 구성 및 기본동작은, 도 5를 참조해서 설명한 제 3실시예와 동일하므로 설명을 생략한다.

이 제 8실시예의 구성에 의하면, 프리 챠지 회로(34)가, 데이터선DL에 하나 접속될 뿐이며, 또한 풀다운 회로는, 하나의 nMOS로 실현할 수 있기 때문에 면적삭감에 뛰어나다.

(제 9실시예)

도 12는, 제 9실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도이다. 제 9실시예의 회로구성은, 풀다운 회로(56)가 데이터선DL에 접속되고, 각 비트선의 각각은 접속되지 않은 점이 제 6실시예와 다르다. 그 이외의 구성은, 도 9을 참조하여 설명한 제 6실시예와 동일하므로, 중복되는 설명을 생략한다.

또한 풀다운 회로(56)의 구성은, 도 6을 참조하여 설명한 제 4실시예와 동일하므로, 상세한 설명을 생략한다.

제 9실시예에서는 풀다운 회로 및 프리 챠지 회로는, 각각 데이터선DL에 하나 접속될 뿐이므로, 제 4실시예 또는 제 8실시예의 구성보다도 더욱, 면적삭감의 효과가 있다.

(제 10실시예)

도 13은, 제 10실시예의 반도체 기억장치로서, 마스크ROM의 구성을 개략적으로 도시하는 회로도이다. 제 10실시예의 회로구성은, 프리 챠지 회로(36)의 구성 이외는, 도 12를 참조해서 설명한 제 9실시예와 동일하므로, 중복되는 설명을 생략한다.

프리 챠지 회로(36)로서, pMOS(41)와, AND회로(38), 제1반전 회로(37)와, 제2반전 회로(39)가 사용되고 있다.

제1입력신호S2a는, AND회로(38)에 입력된다. 또한 데이터선DL의 전위가 제2반전 회로(39)를 거쳐 AND회로(38)에 입력된다. AND회로(38)로부터의 출력 신호는 제1반전 회로(37)를 거쳐, pMOS(41)의 게이트에 입력된다. pMOS(41)의 소스는, 전위가 VDD인 제2전원 라인에 접속되고, 한편, 드레인은 데이터선DL에 접속되고 있다. 제2반전 회로(39)의 임계값 전압을 VDD/2로 하면, 제2반전 회로(39)는, 데이터선DL의 전위가 VDD/2보다 낮을 때 하이 레벨의 신호를 출력하고, 또한 데이터선DL의 전위가 VDD/2이상일 때에, 로 레벨의 신호를 출력한다.

이하, 데이터선DL의 전위가, GND레벨에 있다고 하여 설명한다.

제1입력신호S2a가 동작 레벨에 있다고 한다. 또한 데이터선DL의 전위가 접지전위, 즉, VDD/2보다 낮기 때문에, 제2반전 회로(39)의 출력은, 하이 레벨이 되고, AND회로(38)에 입력된다. AND회로(38)에 입력되는 2개의 신호가 모두 하이 레벨에 있기 때문에, AND회로(38)의 출력도 하이 레벨이 된다. 이 하이 레벨의 신호가, 제1반전 회로(37)에서 반전되어서 로 레벨의 신호가 되고, pMOS(41)를 온 상태로 한다.

pMOS(41)가 온 상태가 되는 것으로 제2전원 라인으로부터, 데이터선DL에 전하가 공급된다. 데이터선DL이 부유 상태인 경우, 프리 챠지 회로(36)에 의해, 데이터선DL의 전위는 상승한다. 전위가 상승한 결과, 데이터선DL의 전위가 VDD/2 이상이 되면, 제2반전 회로(39)의 출력은 로 레벨이 되고, AND회로(38)의 출력은 로 레벨이 된다. 이 결과, pMOS(41)는 오프 상태가 되어 데이터선DL으로의 전류의 공급이 멈춘다. 이와 같이 프리 챠지에 있어서, 데이터선DL의 전위는, VDD까지 상승하지 않고, VDD/2에서 멈춘다.

상기한 바와 같이, 이 프리 챠지 회로(36)는, 제2반전 회로(39)의 임계값 전 압을, 미리 VDD로부터 저설정 전위로 해 두는 것으로 데이터선DL의 전위를, 저설정 전위로 할 수 있다.

프리 챠지 회로(36)이 온 상태일 때, 셀렉터 회로10-1∼n이 온 상태가 되고, 데이터선DL과 접속되어 있는 비트선BL1∼BLn의 전위가 VDD/2이 된다.

따라서, 각 비트선BL1∼BLn의 전위의 변화는, 도 8을 참조하여 설명한 제 5실시예와 동일하게 된다.

제 10실시예의 프리 챠지 회로는, 데이터선의 전위를 VDD이하로 하는 것으로 소비 전류를 저감 할 수 있다.

제 10실시예의 프리 챠지 회로(36)는, 제 9실시예 뿐만 아니라, 제6부터 제 8실시예의 회로에도 적용할 수 있다. 제 10실시예의 프리 챠지 회로(36)를 제 6부터 제 8실시예에 적용하는 것으로 각 실시예에서 얻어지는 효과에 더하여, 데이터선의 전위를 VDD/2이하로 하는 것으로 소비 전류를 저감할 수 있다.

상기의 각 실시예에 있어서는, 선택신호의 선택 레벨을 하이 레벨 및 비 선택 레벨을 로 레벨로 하고 또한 제1 및 제2입력신호의 동작 레벨을 하이 레벨 및 비동작 레벨을 로 레벨로 하여 설명했다.

선택신호의 선택 레벨 및 비 선택 레벨의 어느 것을 하이 레벨로 할지는, 설계에 따라 선택가능하다. 예를 들면 셀렉터 회로10-1∼n에 이용한 nMOS의 도전형을 바꾸어, pMOS로 한 경우 또는, 선택신호를, 반전 회로를 통해 nMOS의 게이트에 입력하는 구성으로 하면, 선택 레벨을 로 레벨로 하고 비 선택 레벨을 하이 레벨로 할 수 있다. 또한 각 셀렉터 회로, 프리 챠지 회로 및 풀다운 회로의 구성은 상기 의 실시예의 구성에 한정되지 않는다.

본 발명의 반도체 기억장치는, 비트선의 전위를 제1전원 라인의 전위, 예를 들면 접지전위(GND레벨)로 하는, 풀다운 회로를 구비하고 있다. 이 때문에, 비 선택 비트선을 GND레벨로 하는 것으로 비 선택 비트선의 전위의 변동을 없앨 수 있으므로, 비 선택 비트선 및 선택 비트선 사이의 커플링 용량의 작용에 의한, 선택 비트선의 전위의 저하를 일으키는 경우는 없다. 즉, 선택 비트선으로부터 기억값을 잘못 읽어내는 것을 방지할 수 있다.

또한 비 선택 비트선을 GND레벨로 유지하므로, 비 선택 비트선에서의 소비 전류가 저감된다.

Claims (11)

1. 삭제
2. 매트릭스 모양으로 배치되어, 제1주전극과 제1전원 라인과의 사이의 접속의 유무에 따라 기억값이 기록되는, 복수의 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이와,

   대응하는 행의 상기 메모리 셀 트랜지스터의 제어 전극에 각각에 접속된, 복수의 워드선과,

   대응하는 열의 상기 메모리 셀 트랜지스터의 제2주전극에 각각에 접속된, 복수의 비트선과,

   상기 복수의 비트선의 전위를 선택적으로 출력하는 데이터선과,

   상기 비트선의 각각과 상기 데이터선과의 사이에 설치되고, 입력된 선택신호의 전위가 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 접속하고, 비 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 절단하는 복수의 셀렉터 회로와,

   제1동작 레벨 및 제1비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제1입력신호가 전파하는 제1입력신호선에 접속되고, 상기 비트선의 전위를, 미리 설정된, 상기 제1전원 라인의 전위와는 다른 설정 전위로 하는 프리 챠지 회로와,

   제2동작 레벨 및 제2비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제2입력신호가 전파하는 제2입력신호선에 접속되고, 상기 비트선의 전위를, 상기 제1전원 라인의 전위로 하는 풀다운 회로를 구비하고,

   상기 프리 챠지 회로 및 상기 풀다운 회로는, 상기 복수의 비트선의 각각에 접속되고, 상기 프리 챠지 회로 및 상기 풀다운 회로에는, 동일한 비트선에 접속되는 셀렉터 회로와 공통의 선택신호가 입력되며,

   상기 프리 챠지 회로는, 상기 제1입력신호의 전위가 제1동작 레벨에 있고, 상기 선택신호의 전위가 선택 레벨에 있을 때에 온 상태가 되며, 상기 비트선의 전위를, 제2전원 라인의 전위와 동일한 설정 전위로 하고,

   상기 풀다운 회로는, 상기 제2입력신호의 전위가 제2동작 레벨에 있고, 상기 선택신호의 전위가 선택 레벨에 있을 때 온 상태가 되며, 상기 비트선의 전위를 상기 제1전원 라인의 전위로 하는 것을 특징으로 하는 반도체 기억장치.
3. 매트릭스 모양으로 배치되어, 제1주전극과 제1전원 라인과의 사이의 접속의 유무에 따라 기억값이 기록되는, 복수의 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이와,

   대응하는 행의 상기 메모리 셀 트랜지스터의 제어 전극에 각각에 접속된, 복수의 워드선과,

   대응하는 열의 상기 메모리 셀 트랜지스터의 제2주전극에 각각에 접속된, 복수의 비트선과,

   상기 복수의 비트선의 전위를 선택적으로 출력하는 데이터선과,

   상기 비트선의 각각과 상기 데이터선과의 사이에 설치되고, 입력된 선택신호의 전위가 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 접속하고, 비 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 절단하는 복수의 셀렉터 회로와,

   제1동작 레벨 및 제1비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제1입력신호가 전파하는 제1입력신호선에 접속되고, 상기 비트선의 전위를, 미리 설정된, 상기 제1전원 라인의 전위와는 다른 설정 전위로 하는 프리 챠지 회로와,

   제2동작 레벨 및 제2비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제2입력신호가 전파하는 제2입력신호선에 접속되고, 상기 비트선의 전위를, 상기 제1전원 라인의 전위로 하는 풀다운 회로를 구비하고,

   상기 프리 챠지 회로 및 상기 풀다운 회로는, 상기 복수의 비트선의 각각에 접속되고, 상기 프리 챠지 회로 및 상기 풀다운 회로에는, 동일한 비트선에 접속되어 있는 셀렉터 회로와 공통의 선택신호가 입력되며,

   상기 프리 챠지 회로는, 상기 제1입력신호의 전위가 제1동작 레벨에 있고, 상기 선택신호의 전위가 선택 레벨에 있을 때 온 상태가 되며, 상기 비트선의 전위를, 제2전원 라인의 전위와 동일한 설정 전위로 하고,

   상기 풀다운 회로는, 상기 제2입력신호의 전위가 제2동작 레벨에 있거나 또는 상기 선택신호의 전위가 비 선택 레벨에 있을 때 온 상태가 되고, 상기 비트선의 전위를 상기 제1전원 라인의 전위로 하는 것을 특징으로 하는 반도체 기억장치.
4. 매트릭스 모양으로 배치되어, 제1주전극과 제1전원 라인과의 사이의 접속의 유무에 따라 기억값이 기록되는, 복수의 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이와,

   대응하는 행의 상기 메모리 셀 트랜지스터의 제어 전극에 각각에 접속된, 복수의 워드선과,

   대응하는 열의 상기 메모리 셀 트랜지스터의 제2주전극에 각각에 접속된, 복수의 비트선과,

   상기 복수의 비트선의 전위를 선택적으로 출력하는 데이터선과,

   상기 비트선의 각각과 상기 데이터선과의 사이에 설치되고, 입력된 선택신호의 전위가 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 접속하고, 비 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 절단하는 복수의 셀렉터 회로와,

   제1동작 레벨 및 제1비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제1입력신호가 전파하는 제1입력신호선에 접속되고, 상기 비트선의 전위를, 미리 설정된, 상기 제1전원 라인의 전위와는 다른 설정 전위로 하는 프리 챠지 회로와,

   제2동작 레벨 및 제2비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제2입력신호가 전파하는 제2입력신호선에 접속되고, 상기 비트선의 전위를, 상기 제1전원 라인의 전위로 하는 풀다운 회로를 구비하고,

   상기 프리 챠지 회로 및 상기 풀다운 회로는, 상기 복수의 비트선의 각각에 접속되고, 상기 프리 챠지 회로에는, 동일한 비트선에 접속되어 있는 셀렉터 회로와 공통의 선택신호가 입력되며,

   상기 프리 챠지 회로는, 상기 제1입력신호의 전위가 제1동작 레벨에 있고, 상기 선택신호의 전위가 선택 레벨에 있을 때 온 상태가 되며, 상기 비트선의 전위를, 제2전원 라인의 전위와 동일한 설정 전위로 하고,

   상기 풀다운 회로는, 상기 제2입력신호의 전위가 제2동작 레벨에 있을 때 온 상태가 되고, 상기 비트선의 전위를 상기 제1전원 라인의 전위로 하는 것을 특징으로 하는 반도체 기억장치.
5. 매트릭스 모양으로 배치되어, 제1주전극과 제1전원 라인과의 사이의 접속의 유무에 따라 기억값이 기록되는, 복수의 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이와,

   대응하는 행의 상기 메모리 셀 트랜지스터의 제어 전극에 각각에 접속된, 복수의 워드선과,

   대응하는 열의 상기 메모리 셀 트랜지스터의 제2주전극에 각각에 접속된, 복수의 비트선과,

   상기 복수의 비트선의 전위를 선택적으로 출력하는 데이터선과,

   상기 비트선의 각각과 상기 데이터선과의 사이에 설치되고, 입력된 선택신호의 전위가 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 접속하고, 비 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 절단하는 복수의 셀렉터 회로와,

   제1동작 레벨 및 제1비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제1입력신호가 전파하는 제1입력신호선에 접속되고, 상기 비트선의 전위를, 미리 설정된, 상기 제1전원 라인의 전위와는 다른 설정 전위로 하는 프리 챠지 회로와,

   제2동작 레벨 및 제2비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제2입력신호가 전파하는 제2입력신호선에 접속되고, 상기 비트선의 전위를, 상기 제1전원 라인의 전위로 하는 풀다운 회로를 구비하고,

   상기 프리 챠지 회로는, 상기 복수의 비트선의 각각에 접속되고, 상기 프리 챠지 회로에는, 동일한 비트선에 접속되어 있는 셀렉터 회로와 공통의 선택신호가 입력되며,

   상기 풀다운 회로는, 상기 데이터선에 접속되고,

   상기 프리 챠지 회로는, 상기 제1입력신호의 전위가 제1동작 레벨에 있고, 상기 선택신호의 전위가 선택 레벨에 있을 때 온 상태가 되며, 상기 비트선의 전위를 제2전원 라인의 전위와 동일한 설정 전위로 하고,

   상기 풀다운 회로는, 상기 제2입력신호의 전위가 제2동작 레벨에 있을 때에 온 상태가 되어, 상기 데이터선 및 상기 데이터선과 전기적으로 접속되는 비트선의 전위를 상기 제1전원 라인의 전위로 하는 것을 특징으로 하는 반도체 기억장치.
6. 제 2항 내지 제 5항 중 어느 한 항에 있어서,

   상기 프리 챠지 회로는,

   상기 제1입력신호가 제1동작 레벨에 있고, 상기 선택신호가 선택 레벨에 있으며, 상기 비트선의 전위가, 제2전원 라인의 전위이하로 설정된 저설정 전위보다도 낮을 때만 온 상태가 되고, 상기 비트선의 전위를 상기 저설정 전위로 하는 것을 특징으로 하는 반도체 기억장치.
7. 매트릭스 모양으로 배치되어, 제1주전극과 제1전원 라인과의 사이의 접속의 유무에 따라 기억값이 기록되는, 복수의 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이와,

   대응하는 행의 상기 메모리 셀 트랜지스터의 제어 전극에 각각에 접속된, 복수의 워드선과,

   대응하는 열의 상기 메모리 셀 트랜지스터의 제2주전극에 각각에 접속된, 복수의 비트선과,

   상기 복수의 비트선의 전위를 선택적으로 출력하는 데이터선과,

   상기 비트선의 각각과 상기 데이터선과의 사이에 설치되고, 입력된 선택신호의 전위가 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 접속하고, 비 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 절단하는 복수의 셀렉터 회로와,

   제1동작 레벨 및 제1비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제1입력신호가 전파하는 제1입력신호선에 접속되고, 상기 비트선의 전위를, 미리 설정된, 상기 제1전원 라인의 전위와는 다른 설정 전위로 하는 프리 챠지 회로와,

   제2동작 레벨 및 제2비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제2입력신호가 전파하는 제2입력신호선에 접속되고, 상기 비트선의 전위를, 상기 제1전원 라인의 전위로 하는 풀다운 회로를 구비하고,

   상기 프리 챠지 회로는, 상기 데이터선에 접속되고,

   상기 풀다운 회로는, 상기 복수의 비트선의 각각에 접속되며, 상기 풀다운 회로에는, 동일한 비트선에 접속되는 셀렉터 회로와 공통의 선택신호가 입력되고,

   상기 프리 챠지 회로는, 상기 제1입력신호의 전위가 제1동작 레벨에 있을 때에 온 상태가 되고, 상기 데이터 및 상기 데이터선과 전기적으로 접속되어 있는 비트선의 전위를 제2전원 라인의 전위와 동일한 설정 전위로 하며,

   상기 풀다운 회로는, 상기 제2입력신호의 전위가 제2동작 레벨에 있고, 또한, 상기 선택신호의 전위가 선택 레벨에 있을 때에 온 상태가 되며, 상기 비트선의 전위를 상기 제1전원 라인의 전위로 하는 것을 특징으로 하는 반도체 기억장치.
8. 매트릭스 모양으로 배치되어, 제1주전극과 제1전원 라인과의 사이의 접속의 유무에 따라 기억값이 기록되는, 복수의 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이와,

   대응하는 행의 상기 메모리 셀 트랜지스터의 제어 전극에 각각에 접속된, 복수의 워드선과,

   대응하는 열의 상기 메모리 셀 트랜지스터의 제2주전극에 각각에 접속된, 복수의 비트선과,

   상기 복수의 비트선의 전위를 선택적으로 출력하는 데이터선과,

   상기 비트선의 각각과 상기 데이터선과의 사이에 설치되고, 입력된 선택신호의 전위가 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 접속하고, 비 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 절단하는 복수의 셀렉터 회로와,

   제1동작 레벨 및 제1비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제1입력신호가 전파하는 제1입력신호선에 접속되고, 상기 비트선의 전위를, 미리 설정된, 상기 제1전원 라인의 전위와는 다른 설정 전위로 하는 프리 챠지 회로와,

   제2동작 레벨 및 제2비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제2입력신호가 전파하는 제2입력신호선에 접속되고, 상기 비트선의 전위를, 상기 제1전원 라인의 전위로 하는 풀다운 회로를 구비하고,

   상기 프리 챠지 회로는, 상기 데이터선에 접속되고,

   상기 풀다운 회로는, 상기 복수의 비트선의 각각에 접속되며, 상기 풀다운 회로에는, 동일한 비트선에 접속되고 있는 셀렉터 회로와 공통의 선택신호가 입력되고,

   상기 프리 챠지 회로는, 상기 제1입력신호의 전위가 제1동작 레벨에 있을 때에 온 상태가 되고, 상기 데이터선 및 상기 데이터선과 전기적으로 접속되고 있는 비트선의 전위를 제2전원 라인의 전위와 동일한 설정 전위로 하며,

   상기 풀다운 회로는, 상기 제2입력신호의 전위가 제2동작 레벨에 있거나 또는 상기 선택신호의 전위가 비 선택 레벨에 있을 때에 온 상태가 되고, 상기 비트선의 전위를 상기 제1전원 라인의 전위로 하는 것을 특징으로 하는 반도체 기억장치.
9. 매트릭스 모양으로 배치되어, 제1주전극과 제1전원 라인과의 사이의 접속의 유무에 따라 기억값이 기록되는, 복수의 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이와,

   대응하는 행의 상기 메모리 셀 트랜지스터의 제어 전극에 각각에 접속된, 복수의 워드선과,

   대응하는 열의 상기 메모리 셀 트랜지스터의 제2주전극에 각각에 접속된, 복수의 비트선과,

   상기 복수의 비트선의 전위를 선택적으로 출력하는 데이터선과,

   상기 비트선의 각각과 상기 데이터선과의 사이에 설치되고, 입력된 선택신호의 전위가 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 접속하고, 비 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 절단하는 복수의 셀렉터 회로와,

   제1동작 레벨 및 제1비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제1입력신호가 전파하는 제1입력신호선에 접속되고, 상기 비트선의 전위를, 미리 설정된, 상기 제1전원 라인의 전위와는 다른 설정 전위로 하는 프리 챠지 회로와,

   제2동작 레벨 및 제2비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제2입력신호가 전파하는 제2입력신호선에 접속되고, 상기 비트선의 전위를, 상기 제1전원 라인의 전위로 하는 풀다운 회로를 구비하고,

   상기 프리 챠지 회로는, 상기 데이터선에 접속되고,

   상기 풀다운 회로는, 상기 복수의 비트선의 각각에 접속되며,

   상기 프리 챠지 회로는, 상기 제1입력신호의 전위가 제1동작 레벨에 있을 때에 온 상태가 되고, 상기 데이터선 및 상기 데이터선과 전기적으로 접속되는 비트선의 전위를 제2전원 라인의 전위와 동일한 설정 전위로 하며,

   상기 풀다운 회로는, 상기 제2입력신호의 전위가 제2동작 레벨에 있을 때에 온 상태가 되고, 상기 비트선의 전위를 상기 제 1전원 라인의 전위로 하는 것을 특징으로 하는 반도체 기억장치.
10. 매트릭스 모양으로 배치되어, 제1주전극과 제1전원 라인과의 사이의 접속의 유무에 따라 기억값이 기록되는, 복수의 메모리 셀 트랜지스터를 갖는 메모리 셀 어레이와,

    대응하는 행의 상기 메모리 셀 트랜지스터의 제어 전극에 각각에 접속된, 복수의 워드선과,

    대응하는 열의 상기 메모리 셀 트랜지스터의 제2주전극에 각각에 접속된, 복수의 비트선과,

    상기 복수의 비트선의 전위를 선택적으로 출력하는 데이터선과,

    상기 비트선의 각각과 상기 데이터선과의 사이에 설치되고, 입력된 선택신호의 전위가 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 접속하고, 비 선택 레벨일 때는, 상기 비트선 및 상기 데이터선 사이를 전기적으로 절단하는 복수의 셀렉터 회로와,

    제1동작 레벨 및 제1비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제1입력신호가 전파하는 제1입력신호선에 접속되고, 상기 비트선의 전위를, 미리 설정된, 상기 제1전원 라인의 전위와는 다른 설정 전위로 하는 프리 챠지 회로와,

    제2동작 레벨 및 제2비동작 레벨의 어느 한쪽의 전위를 갖는 공통의 제2입력신호가 전파하는 제2입력신호선에 접속되고, 상기 비트선의 전위를, 상기 제1전원 라인의 전위로 하는 풀다운 회로를 구비하고,

    상기 프리 챠지 회로 및 상기 풀다운 회로는, 상기 데이터선에 접속되고,

    상기 프리 챠지 회로는, 상기 제1입력신호의 전위가 제1동작 레벨에 있을 때에 온 상태가 되고, 상기 데이터선 및 상기 데이터선과 전기적으로 접속되는 비트선의 전위를 제2전원 라인의 전위와 동일한 설정 전위로 하며,

    상기 풀다운 회로는, 상기 제2입력신호의 전위가 제2동작 레벨에 있을 때에 온 상태가 되고, 상기 데이터선 및 상기 데이터선과 전기적으로 접속되는 비트선의 전위를 상기 제1전원 라인의 전위로 하는 것을 특징으로 하는 반도체 기억장치.
11. 제 7항 내지 제 10항 중 어느 한 항에 있어서,

    상기 프리 챠지 회로는,

    상기 제1입력신호가 제1동작 레벨에 있고, 상기 데이터선의 전위가, 제2전원 라인의 전위 이하로 설정된 저설정 전위보다도 낮을 때만 온 상태가 되고, 상기 데이터선 및 상기 데이터선과 전기적으로 접속되어 있는 비트선의 전위를 상기 저설정 전위로 하는 것을 특징으로 하는 반도체 기억장치.

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