KR20170038504A - 상태 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

상태 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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KR20170038504A
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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 외부로부터 커맨드를 수신하는 단계, 커맨드에 응답하여 메모리 셀 어레이 중 선택된 영역을 액세스하는 동안 상태 신호를 비지 상태로서 출력하는 단계, 액세스가 완료된 후 상태 신호를 비지 상태로부터 레디 상태로 변경 및 출력하는 단계, 그리고 상태 신호가 레디 상태로서 출력될 때 메모리 셀 어레이 중 비선택된 영역에 더미 펄스를 인가하는 단계를 포함한다.

Description

상태 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE OUTPUTTING STATUS SIGNAL AND OPERATING METHOD THEREOF}
본 출원은 전자 장치에 관한 것으로, 좀 더 구체적으로는 상태 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 신뢰성을 갖고 향상된 동작 속도를 갖는 반도체 메모리 장치 및 그것의 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 외부로부터 커맨드를 수신하는 단계; 상기 커맨드에 응답하여 상기 메모리 셀 어레이 중 선택된 영역을 액세스하는 동안, 상태 신호를 비지 상태로서 출력하는 단계; 상기 액세스가 완료된 후 상기 상태 신호를 상기 비지 상태로부터 레디 상태로 변경(transit) 및 출력하는 단계; 및 상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 메모리 셀 어레이 중 비선택된 영역에 더미 펄스를 인가하는 단계를 포함한다.
실시 예로서, 상기 더미 펄스를 인가하는 단계는, 상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 선택된 영역에 상기 더미 펄스를 인가하는 단계를 포함할 수 있다.
실시 예로서, 상기 동작 방법은 상기 더미 펄스의 인가 도중 상기 외부로부터 제 2 커맨드가 수신되면, 상기 더미 펄스를 디스차지하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 더미 펄스가 디스차지되는 시간은 상기 제 2 커맨드 및 상기 제 2 커맨드에 대응하는 어드레스가 수신되는 시간과 오버랩될 수 있다.
실시 예로서, 상기 동작 방법은 상기 더미 펄스가 디스차지된 후에 상기 제 2 커맨드에 대응하는 동작을 수행하는 단계를 더 포함하되, 상기 제 2 커맨드에 대응하는 상기 동작이 수행되는 동안 상기 상태 신호는 비지 상태로서 출력될 수 있다.
실시 예로서, 상기 메모리 셀 어레이는 각각 소거 동작의 단위에 해당하는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 드레인 선택 트랜지스터들, 소스 선택 트랜지스터들 및 상기 드레인 선택 트랜지스터들과 상기 소스 선택 트랜지스터들 사이에 연결된 메모리 셀들을 포함하되, 상기 선택된 영역은 상기 복수의 메모리 블록들 중 제 1 메모리 블록이고, 상기 비선택된 영역은 상기 복수의 메모리 블록들 중 나머지 제 2 메모리 블록들일 수 있다.
실시 예로서, 상기 더미 펄스를 인가하는 단계는, 상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 제 2 메모리 블록들의 상기 드레인 선택 트랜지스터들, 상기 제 2 메모리 블록들의 상기 메모리 셀들, 그리고 상기 제 2 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함할 수 있다.
실시 예로서, 상기 더미 펄스를 인가하는 단계는, 상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 제 2 메모리 블록들의 상기 드레인 선택 트랜지스터들 및 상기 제 2 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함할 수 있다.
실시 예로서, 상기 메모리 셀들은 제 1 메모리 셀들과 제 2 메모리 셀들로 구분되고, 상기 복수의 메모리 블록들 각각은 상기 제 1 메모리 셀들과 상기 제 2 메모리 셀들 사이에 연결된 파이프 선택 트랜지스터들을 포함하되, 상기 더미 펄스를 인가하는 단계는, 상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 제 2 메모리 블록들의 상기 드레인 선택 트랜지스터들, 상기 제 2 메모리 블록들의 상기 메모리 셀들, 상기 제 2 메모리 블록들의 상기 파이프 선택 트랜지스터들, 그리고 상기 제 2 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함할 수 있다.
실시 예로서, 상기 더미 펄스를 인가하는 단계는, 상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 복수의 메모리 블록들의 상기 드레인 선택 트랜지스터들, 상기 복수의 메모리 블록들의 상기 메모리 셀들, 그리고 상기 복수의 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함할 수 있다.
실시 예로서, 상기 더미 펄스를 인가하는 단계는, 상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 복수의 메모리 블록들의 상기 드레인 선택 트랜지스터들 및 상기 복수의 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함할 수 있다.
실시 예로서, 상기 메모리 셀들은 제 1 메모리 셀들과 제 2 메모리 셀들로 구분되고, 상기 복수의 메모리 블록들 각각은 상기 제 1 메모리 셀들과 상기 제 2 메모리 셀들 사이에 연결된 파이프 선택 트랜지스터들을 포함하되, 상기 더미 펄스를 인가하는 단계는, 상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 복수의 메모리 블록들의 상기 드레인 선택 트랜지스터들, 상기 복수의 메모리 블록들의 상기 메모리 셀들, 상기 복수의 메모리 블록들의 상기 파이프 선택 트랜지스터들, 그리고 상기 복수의 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함할 수 있다.
실시 예로서, 상기 상태 신호는 레디 비지 신호일 수 있다.
실시 예로서, 상기 상태 신호는 상태 읽기 응답 신호일 수 있다.
실시 예로서, 상기 액세스는 프로그램 동작에 해당할 수 있다.
실시 예로서, 상기 액세스는 소거 동작에 해당할 수 있다.
본 발명의 다른 일면은 복수의 메모리 셀들을 포함하는 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 및 외부로부터 커맨드가 수신되면 상태 신호를 비지 상태로 출력하면서 상기 메모리 셀 어레이 중 선택된 메모리 블록을 액세스하도록 구성되는 주변 회로를 포함한다. 상기 주변 회로는 상기 액세스가 완료되는 것에 응답하여 상기 상태 신호를 상기 레디 상태로서 출력하되, 상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 메모리 셀 어레이 중 비선택된 메모리 블록들에 더미 펄스를 인가하도록 구성된다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖고 향상된 동작 속도를 갖는 반도체 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 상태 신호 생성기와 컨트롤러 사이에서 통신되는 상태 신호의 일 실시 예를 설명하기 위한 도면이다.
도 3은 상태 신호 생성기와 컨트롤러 사이에서 통신되는 상태 신호의 다른 실시 예를 설명하기 위한 도면이다.
도 4는 반도체 메모리 장치를 보여주는 블록도이다.
도 5는 도 4의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 6은 도 4의 메모리 셀 어레이의 다른 실시 예를 보여주는 블록도이다.
도 7은 메모리 셀들의 문턱 전압 산포를 보여주는 그래프이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 9는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 타이밍도이다.
도 10은 더미 펄스를 인가하는 방법의 일 실시 예를 보여주는 테이블이다.
도 11은 더미 펄스를 인가하는 방법의 다른 실시 예를 보여주는 테이블이다.
도 12는 더미 펄스를 인가하는 방법의 또 다른 실시 예를 보여주는 테이블이다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 14는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 타이밍도이다.
도 15는 도 13의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16은 도 15를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 2는 상태 신호 생성기(101)와 컨트롤러(200) 사이에서 통신되는 상태 신호의 일 실시 예를 설명하기 위한 도면이다. 도 3은 상태 신호 생성기(101)와 컨트롤러(200) 사이에서 통신되는 상태 신호의 다른 실시 예를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
반도체 메모리 장치(100)은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
반도체 메모리 장치(100)는 상태 신호 생성기(101)를 포함한다. 상태 신호 생성기(101)는 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 상태 신호를 출력한다.
반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 내부 동작을 완료하고 대기하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작, 또는 소거 동작을 완료하였음을 의미할 수 있다.
반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 아직 내부 동작을 수행하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작 또는 소거 동작을 아직 수행하고 있음을 의미한다.
실시 예로서, 도 2에 도시된 바와 같이, 상태 신호 생성기(101)는 상태 신호로서 레디 비지 신호(RB)를 출력할 수 있다. 상태 신호 생성기(101)는 채널(CH)과 구별되는 레디 비지 라인(미도시)을 통해 컨트롤러(200)에 연결되고, 레디 비지 라인을 통해 레디 비지 신호(RB)를 출력한다. 예를 들면, 레디 비지 신호(RB)가 논리값 '하이'로서 디스에이블된 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디 비지 신호(RB)가 논리값 '로우'로 인에이블된 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다. 다른 예로서, 레디 비지 신호(RB)의 출력단이 하이 임피던스(high impedance)를 갖는 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디 비지 신호(RB)가 논리값 '로우'로 인에이블된 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다.
실시 예로서, 도 3에 도시된 바와 같이, 상태 신호 생성기(101)는 상태 신호로서 상태 읽기 응답 신호(SRR)를 출력할 수 있다. 컨트롤러(200)가 채널(CH, 도 1 참조)을 통해 반도체 메모리 장치(100)에 상태 읽기(status read) 신호(SRS)를 전송하고, 상태 신호 생성기(101)는 상태 읽기 신호(SRS)에 대한 응답으로서 채널(CH)을 통해 컨트롤러(200)에 상태 읽기 응답 신호(SRR)를 전송할 것이다. 예를 들면, 상태 읽기 응답 신호(SRR)가 제 1 상태값인 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 상태 읽기 응답 신호(SRR)가 제 2 상태값인 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미한다.
상태 신호가 레디 상태를 나타내는 경우, 컨트롤러(200)는 다음 커맨드를 반도체 메모리 장치(100)에 전송할 수 있다.
다시 도 1을 참조하면, 컨트롤러(200)는 채널(CH)을 통해 반도체 메모리 장치(100)를 제어한다. 컨트롤러(200)는 호스트(미도시)로부터의 요청에 응답하여 반도체 메모리 장치(100)를 커맨드한다. 컨트롤러(200)는 상태 신호가 레디 상태를 나타낼 때, 반도체 메모리 장치(100)에 특정 동작을 커맨드할 것이다. 컨트롤러(200)는 상태 신호가 비지 상태를 나타낼 때 상태 신호가 레디 상태를 나타낼 때까지 대기하고, 그 후 반도체 메모리 장치(100)를 커맨드할 것이다.
실시 예로서, 컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 채널(CH)을 통해 반도체 메모리 장치(100)에 제공할 것이다.
실시 예로서, 컨트롤러(200)는 램(Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)와 같은 구성 요소들을 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리, 반도체 메모리 장치(100) 및 호스트 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러의 제반 동작을 제어한다.
호스트 인터페이스는 호스트 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.
메모리 인터페이스는 반도체 메모리 장치(100)과 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
도 4는 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 4를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 페이지들을 포함한다. 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(non volatile) 메모리 셀들이다. 이는, 도 5 및 도 6을 참조하여 더 상세히 설명된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 입출력 회로(124), 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)은 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)은 제어 로직(125)의 제어에 응답하여 행 라인들(RL)을 제어하도록 구성된다. 어드레스 디코더(121)은 제어 로직(125)으로부터 어드레스(ADDR)를 수신한다.
실시 예로서, 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 프로그램 동작 및 읽기 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택한다.
실시 예로서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
실시 예로서, 어드레스 디코더(121)은 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다. 전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 예를 들면, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 이렇게 생성된 내부 전원 전압은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)에 제공되어 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
전압 발생기(122)는 외부 전원 전압 및 내부 전원 전압 중 적어도 하나를 이용하여 복수의 전압들을 생성한다. 실시 예로서, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 복수의 전압들을 생성한다. 예를 들면, 전압 발생기(122)는 행 라인들(RL)에 인가되기 위한 다양한 전압들을 생성하고, 생성된 전압들을 어드레스 디코더(121)에 제공할 수 있다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)은 제어 로직(125)의 제어에 응답하여 동작한다.
프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터의 데이터(DATA)를 비트 라인들(BL)에 전달한다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)은 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결된다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 해당하는 내부 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 제어 로직(125)은 어드레스(ADDR)를 어드레스 디코더(121)에 전송한다.
제어 로직(125)은 상태 신호 생성기(126)를 포함한다. 상태 신호 생성기(126)는 도 1을 참조하여 설명된 상태 신호 생성기(101)에 해당한다. 제어 로직(125)은 반도체 메모리 장치(100)의 동작 상태에 대한 정보를 상태 신호 생성기(126)에 내부적으로 전달할 것이다. 상태 신호 생성기(126)는 내부적으로 전달된 정보에 따라 상태 신호(STS)를 출력하도록 구성된다.
도 5는 도 4의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 5에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 5를 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 5에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 5에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 5에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 6은 도 4의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.
도 6을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 6에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 6에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(BLK1')에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 6의 메모리 블록(BLK1')은 도 5의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
이하, 설명의 편의를 위해 도 5의 메모리 블록(BLK1)을 중심으로 본 발명의 실시 예가 설명된다.
도 7은 메모리 셀들의 문턱 전압 산포를 보여주는 그래프이다. 도 7에서, 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 메모리 셀들의 수를 나타낸다.
도 7을 참조하면, 메모리 셀들은 프로그램 동작에 의해 소거 상태(E) 및 프로그램 상태(P1)에 해당하는 문턱 전압들을 가질 수 있다. 복수의 메모리 블록들(BLK1~BLKz, 도 5 참조) 중 제 1 메모리 블록(BLK1)의 임의의 페이지가 프로그램된다고 가정한다. 해당 페이지의 메모리 셀들은 소거 상태(E) 및 프로그램 상태(P1)를 가질 것이다.
이후, 복수의 메모리 블록들(BLK1~BLKz) 중 제 2 메모리 블록(BLK2)이 액세스될 수 있다. 예를 들면, 제 2 메모리 블록(BLK2)에 대해, 프로그램 동작 또는 소거 동작이 수행될 수 있다.
프로그램 동작 또는 소거 동작 시, 제 2 메모리 블록(BLK2)에 소정의 전압들이 반복적으로 인가될 수 있다. 제 2 메모리 블록(BLK2)에 인가되는 전압들은 다른 메모리 블록(예를 들면, BLK1)에 스트레스를 야기한다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1~BLm, 도 5 참조)에 공통 연결되어 있다. 복수의 메모리 블록들(BLK1~BLKz)은 공통 소스 라인(CSL)에 공통 연결되어 있다. 제 2 메모리 블록(BLK2)에 대한 액세스를 위해 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)에 인가되는 전압은, 다른 메모리 블록에 영향을 미칠 수 있다. 예를 들면, 제 2 메모리 블록(BLK2)에 대한 소거 동작을 위해 공통 소스 라인(CSL)에 인가되는 전압은 다른 메모리 블록에 전달될 수 있다. 예를 들면, 제 2 메모리 블록(BLK2)에 대한 프로그램 동작을 위해 비트 라인들(BL1~BLm)에 인가되는 전압은 다른 메모리 블록에 전달될 수 있다. 이로 인해, 다른 메모리 블록의 셀 스트링들(CS11~CS1m, CS21~CS2m)의 채널층들에 의도치 않게 전하들이 주입될 수 있다.
이 밖에도, 다양한 원인들에 기인하여, 제 2 메모리 블록(BLK2)에 대한 프로그램 동작 및 소거 동작은 다른 메모리 블록(예를 들면, BLK1)의 셀 스트링들(CS11~CS1m, CS21~CS2m)의 채널층들에 전하들이 주입되는 것을 야기할 수 있다.
이후, 제 1 메모리 블록(BLK1)의 해당 페이지에 대해 읽기 동작이 수행될 수 있다. 읽기 동작 시에, 해당 셀 스트링들이 비트 라인들(BL1~BLm)과 전기적으로 연결되고, 워드 라인들(WL1~WLn)에 적절한 전압들이 인가되고, 비트 라인들(BL1~BLm)의 전압들 혹은 전류들을 센싱함으로써 해당 페이지가 읽어진다. 만약 제 1 메모리 블록(BLK1)의 셀 스트링들(CS11~CS1m, CS21~CS2m)의 채널층들에 의도치 않게 전하들이 주입된 경우, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 채널층들의 전위들(electric potential)은 상대적으로 높을 수 있다. 이에 따라, 워드 라인들(WL1~WLn)에 동일한 전압들이 인가된다고 하더라도, 비트 라인들(BL1~BLm)을 통해 감지되는 전압들 또는 전류들은 감소할 수 있다. 비트 라인들(BL1~BLm)의 전압들 또는 전류들이 감소하는 것은 프로그램 상태(P1)의 메모리 셀들이 더 높은 전압 범위의 프로그램 상태(P2)로서 읽혀지는 것을 의미한다. 이는, 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 감소함을 의미한다.
본 발명의 실시 예에 따르면, 제 2 메모리 블록(BLK2)에 대해 프로그램 동작 또는 소거 동작이 수행된 후에, 다른 메모리 블록(예를 들면, BLK1)에 더미 펄스가 인가될 수 있다. 예를 들면, 제 1 메모리 블록(BLK1)의 선택 라인들(DSL, SSL) 및 워드 라인들(WL1~WLn)에 더미 펄스가 인가될 수 있다. 이에 따라, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 채널층들에 주입된 전하들은 비트 라인(BL) 및 공통 소스 라인(CSL)으로 방출될 수 있다. 이에 따라, 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상될 수 있다.
한편, 제 2 메모리 블록(BLK2)에 대해 프로그램 동작 또는 소거 동작이 수행된 후 더미 펄스를 인가함에 따라, 프로그램 동작 또는 소거 동작의 소요 시간이 증가할 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다.
도 1, 도 4 및 도 8을 참조하면, S110단계에서, 상태 신호(STS)가 레디 상태로서 출력된다. S120단계에서, 커맨드가 수신된다. 컨트롤러(200)는 상태 신호(STS)가 레디 상태를 나타낼 때 반도체 메모리 장치(100)를 커맨드할 것이다.
S130단계에서, 커맨드에 응답하여 선택된 영역이 액세스되는 동안, 상태 신호(STS)는 비지 상태로서 출력된다. 실시 예로서, 액세스는 프로그램 동작에 해당할 수 있다. 다른 실시 예로서, 액세스는 소거 동작에 해당할 수 있다.
프로그램 커맨드가 수신될 때, 주변 회로(120)는 선택된 메모리 블록의 선택된 페이지에 대해 프로그램 동작을 수행할 것이다. 선택된 페이지의 메모리 셀들이 원하는 문턱 전압들을 가질 때까지, 선택된 페이지와 연결된 워드 라인에 반복적으로 고 전압의 프로그램 전압이 인가될 것이다. 선택된 페이지에 대한 검증 동작이 수행되어 선택된 페이지의 메모리 셀들이 원하는 문턱 전압들을 가지는지 여부를 판별할 수 있다. 검증 동작의 결과, 선택된 페이지의 메모리 셀들이 원하는 문턱 전압들을 가지지 못할 때, 프로그램 전압이 다시 인가된다. 검증 동작의 결과, 선택된 페이지의 메모리 셀들이 원하는 문턱 전압들을 가질 때, 프로그램 동작은 완료된다.
소거 커맨드가 수신될 때, 주변 회로(120)는 선택된 메모리 블록에 대해 소거 동작을 수행할 것이다. 선택된 메모리 블록의 메모리 셀들이 원하는 문턱 전압들을 가질 때까지, 선택된 메모리 블록의 셀 스트링들(CS11~CS1m, CS21~CS2m)의 채널층들에 반복적으로 고 전압의 소거 전압이 인가될 것이다. 선택된 메모리 블록의 메모리 셀들에 대해 검증 동작이 수행되어 선택된 메모리 블록의 메모리 셀들이 원하는 문턱 전압들을 가지는지 여부가 판별될 수 있다. 검증 동작의 결과, 선택된 메모리 블록의 메모리 셀들이 원하는 문턱 전압들을 가지지 못할 때, 소거 전압이 다시 인가된다. 검증 동작의 결과, 선택된 메모리 블록의 메모리 셀들이 원하는 문턱 전압들을 가질 때, 소거 동작은 완료된다.
S140단계에서, 액세스가 완료된 후, 상태 신호(STS)는 비지 상태로부터 레디 상태로 변경 및 출력된다. 상태 신호(STS)를 레디 상태로 변경하는 시점이 빠른 것은, 커맨드에 대응하는 내부 동작(예를 들면, 프로그램 동작 또는 소거 동작)의 소요 시간이 단축됨을 의미한다. 상태 신호(STS)를 레디 상태로 변경하는 시점이 빠를수록, 컨트롤러(200)는 반도체 메모리 장치(100)에 다음 동작을 커맨드할 수 있다. 다른 말로, 상태 신호(STS)를 레디 상태로 변경하는 시점이 빠른 것은, 메모리 시스템(1000)의 동작 속도가 향상됨을 의미한다.
S150단계에서, 상태 신호(STS)가 레디 상태로 출력되면서 비선택된 영역에 더미 펄스가 인가된다. 예를 들면, S130단계에서 선택된 메모리 블록을 제외한 나머지 비선택된 메모리 블록들에 더미 펄스가 인가될 수 있다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 전압 발생기(122)로부터 제공된 더미 펄스를 비선택된 메모리 블록들의 행 라인들에 인가할 것이다.
상태 신호(STS)가 레디 상태로서 출력되는 것은, 컨트롤러(200)가 다음 동작을 반도체 메모리 장치(100)에 커맨드할 수 있음을 의미한다. 상태 신호(STS)가 레디 상태로 출력되면서 더미 펄스가 인가되면, 비선택된 메모리 블록들에 저장된 데이터의 신뢰성이 향상되면서도, 더미 펄스의 인가에 의해 프로그램 동작 또는 소거 동작의 소요 시간은 증가하지 않을 수 있다.
한편, 컨트롤러(200)는 더미 펄스를 인가하는 동작에 관계 없이 다음 동작을 반도체 메모리 장치(100)에 커맨드할 수 있으므로, 컨트롤러(200)는 더미 펄스의 인가가 완료된 후 반도체 메모리 장치(100)에 다음 동작을 커맨드할 수 있고, 컨트롤러(200)는 더미 펄스가 인가되는 동안 반도체 메모리 장치(100)에 다음 동작을 커맨드할 수 있다.
실시 예로서, 더미 펄스가 인가되는 동안 컨트롤러(200)가 다음 동작을 커맨드할 때, 반도체 메모리 장치(100)는 인가 중이던 더미 펄스를 디스차지한다. 이는 도 13 및 도 14를 참조하여 더 상세히 설명된다.
도 9는 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 타이밍도이다. 도 9를 참조한 설명에서, 상태 신호(STS)는 레디 비지 신호(RB, 도 2 참조)로 가정한다. 하지만, 이는 설명의 편의를 위한 것으로서, 본 발명의 기술적 사상은 상태 신호가 상태 읽기 응답 신호인 경우에도 적용될 수 있다.
도 4 및 도 9를 참조하면, 제 1 시간(t1)에서, 레디 비지 신호(RB)는 논리값 '하이'로서 디스에이블되어 있다. 즉 레디 비지 신호(RB)는 레디 상태로서 출력된다. 레디 비지 신호(RB)가 레디 상태를 나타낼 때, 입출력 라인들(I/O)을 통해 커맨드(CMD) 및 어드레스(ADDR)가 수신될 수 있다. 이하, 설명의 편의를 위해 커맨드(CMD)를 프로그램 커맨드로 가정한다. 커맨드(CMD)가 프로그램 커맨드일 때, 데이터(DATA)가 추가적으로 수신된다. 실시 예로서, 도 9에 도시되지는 않으나, 데이터(DATA)가 수신된 후 확인(confirm) 커맨드가 더 수신될 수 있다. 입출력 라인들(I/O)은 입출력 회로(124)에 연결되어 있다. 입출력 회로(124)는 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(125)에 전달하고, 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달할 것이다.
제 2 시간(t2)에서, 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)가 수신되면, 레디 비지 신호(RB)는 논리값 '로우'로서 인에이블되어 비지 상태를 나타내게 된다. 이때, 반도체 메모리 장치(100)는 내부 동작을 수행한다.
주변 회로(120)는 어드레스(ADDR)에 의해 선택된 영역에 데이터(DATA)를 프로그램할 것이다. 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압들(Vpgm1, Vpgm2)이 인가될 것이다. 프로그램 전압들(Vpgm1, Vpgm2)은 순차적으로 높아질 수 있다. 도 9에 도시되지는 않으나, 프로그램 전압들(Vpgm1, Vpgm2) 각각이 인가될 때 선택된 메모리 블록의 비선택된 워드 라인들에 해당 프로그램 전압보다 낮은 패스 전압이 인가될 것이다. 한편, 선택된 페이지의 메모리 셀들이 데이터(DATA)에 해당하는 문턱 전압들을 갖는지 여부가 반복적으로 검증될 수 있다. 도 9에 도시되지는 않으나, 그러한 검증 동작 시에 선택된 메모리 블록의 선택된 워드 라인에 검증 전압이 인가될 것이다.
커맨드(CMD)가 소거 커맨드일 때, 주변 회로(120)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 것이다. 선택된 메모리 블록의 셀 스트링들(CS11~CS1m, CS21~CS2m)의 채널막들에 소거 전압이 반복적으로 인가될 것이다. 선택된 메모리 블록의 메모리 셀들의 문턱 전압들이 소거 상태(E, 도 7 참조)를 갖는지 여부가 반복적으로 검증될 수 있다. 그러한 검증 동작 시에, 선택된 메모리 블록의 워드 라인에 검증 전압이 인가될 것이다.
제 3 시간(t3)에서, 선택된 페이지의 메모리 셀들이 데이터(DATA)에 해당하는 문턱 전압들을 가질 때, 프로그램 동작은 완료된다. 이때, 레디 비지 신호(RB)는 논리값 '하이로서 디스에이블된다. 즉 레디 비지 신호(RB)는 레디 상태를 나타내게 된다.
실시 예로서, 상태 신호(STS)가 상태 읽기 응답 신호(SRR, 도 3 참조)인 경우, 반도체 메모리 장치(100)는 제 3 시간(t3) 이후에 수신되는 상태 읽기 신호(SRS, 도 3 참조)에 응답하여, 레디 상태를 나타내는 상태 읽기 응답 신호(SRR)를 제공할 것이다.
제 4 시간(t4)에서, 레디 비지 신호(RB)가 레디 상태로서 출력되는 상태에서, 비선택된 메모리 블록에 더미 펄스(Vdm)가 인가된다. 추가적인 실시 예로서, 선택된 메모리 블록에도 더미 펄스(Vdm)가 인가될 수 있다. 제 5 시간(t5)에서, 더미 펄스(Vdm)는 디스차지된다.
더미 펄스(Vdm)는 소정의 시간 구간(dV)에 해당하는 폭(Width)을 가질 것이다. 더미 펄스(Vdm)의 인가에 따라, 선택된 메모리 블록 및 비선택된 메모리 블록의 셀 스트링들(CS11~CS1m, CS21~CS2m, 도 5 참조)의 채널층들에 의도치 않게 주입된 전하들은 비트 라인들(BL1~BLm, 도 5 참조) 및 공통 소스 라인(CSL, 도 5 참조)으로 방출될 수 있다. 레디 비지 신호(RB)가 레디 상태로서 출력되는 상태에서 비선택된 메모리 블록에 더미 펄스(Vdm)가 인가됨으로써, 더미 펄스의 인가에 의해 프로그램 동작 또는 소거 동작의 소요 시간은 증가하지 않을 수 있다.
도 10은 더미 펄스(Vm)를 인가하는 방법의 일 실시 예를 보여주는 테이블이다.
도 5 및 도 10을 참조하면, 더미 펄스(Vdm)는 드레인 선택 라인들(DSL1, DSL2), 소스 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WLn), 그리고 파이프 라인(PL)에 인가된다. 그리고, 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)에는 기준 전압(Vss)이 인가된다. 기준 전압(Vss)은 접지 전압일 수 있다.
드레인 선택 라인들(DSL1, DSL2), 소스 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WLn), 그리고 파이프 라인(PL)에 인가되는 양 전압의 더미 전압(Vdm)으로 인해, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 채널층들에 주입된 전하들은 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)으로 방출될 수 있다.
도 11은 더미 펄스(Vm)를 인가하는 방법의 다른 실시 예를 보여주는 테이블이다.
도 5 및 도 11을 참조하면, 더미 펄스(Vdm)는 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)에 인가된다. 워드 라인들(WL1~WLn), 파이프 라인(PL), 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)에는 기준 전압(Vss)이 인가될 수 있다.
도 12는 더미 펄스(Vm)를 인가하는 방법의 또 다른 실시 예를 보여주는 테이블이다.
도 5 및 도 12를 참조하면, 더미 펄스(Vdm)는 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)에 인가된다. 워드 라인들(WL1~WLn), 파이프 라인(PL), 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)은 플로팅된다.
도 10 내지 도 12를 참조한 실시 예들 외에도, 선택된 메모리 블록 및 비선택된 메모리 블록들에 더미 전압이 인가되는 실시 예는 다양한 방식들로 변경될 수 있음이 이해될 것이다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다.
도 1, 도 4 및 도 13을 참조하면, S210단계 내지 S250단계는 각각 도 8의 S110단계 내지 S150단계와 마찬가지로 설명된다. S210단계에서, 상태 신호(STS)가 레디 상태로서 출력된다. S220단계에서, 커맨드가 수신된다. S230단계에서, 커맨드에 응답하여 선택된 영역이 액세스되는 동안, 상태 신호(STS)는 비지 상태로서 출력된다. S240단계에서, 액세스가 완료된 후, 상태 신호(STS)는 비지 상태로부터 레디 상태로 변경 및 출력된다. S250단계에서, 상태 신호(STS)가 레디 상태로 출력되면서 비선택된 영역에 더미 펄스가 인가된다.
S260단계에서, 더미 펄스의 인가 도중 새로운 커맨드가 수신되는지 여부에 따라, S270단계가 수행된다.
S270단계에서, 더미 펄스의 인가 도중 새로운 커맨드가 수신될 때, 인가 중인 더미 펄스는 디스차지된다. 실시 예로서, 새로운 커맨드 및 해당 어드레스가 수신되는 시간 구간과 더미 펄스가 디스차지되는 시간은 오버랩된다. 새로운 커맨드가 프로그램 커맨드에 해당하는 경우, 데이터가 더 수신된다. 프로그램 커맨드, 해당 어드레스 및 데이터가 수신되는 시간 구간과 더미 펄스가 디스차지되는 시간은 오버랩될 수 있다.
S280단계에서, 새로운 커맨드에 대응하는 동작이 수행된다. 이때, 상태 신호(STS)는 비지 상태로서 출력될 것이다.
도 14는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 타이밍도이다. 도 14를 참조한 설명에서, 상태 신호(STS)는 레디 비지 신호(RB, 도 2 참조)로 가정한다.
도 4 및 도 14를 참조하면, 제 1 시간 내지 제 4 시간(t4)에서, 레디 비지 신호(RB), 입출력 라인들(I/O), 선택된 메모리 블록 및 비선택된 메모리 블록에 대한 제어는 도 9와 마찬가지로 설명된다. 이하, 중복되는 설명은 생략된다.
제 5 시간(t5)에서, 더미 펄스(Vdm)가 인가되는 도중, 입출력 라인들(I/O)을 통해 새로운 커맨드(NCMD) 및 해당 어드레스(NADDR)가 수신된다. 이하, 설명의 편의를 위해 새로운 커맨드(NCMD)를 프로그램 커맨드로 가정한다. 커맨드(NCMD)가 프로그램 커맨드일 때, 데이터(NDATA)가 추가적으로 수신된다.
본 발명의 실시 예에 따르면, 새로운 커맨드(NCMD) 및 해당 어드레스(NADDR)가 수신되는 것에 응답하여, 인가 중이던 더미 펄스(Vdm)는 디스차지된다. 더미 펄스(Vdm)가 인가되기 시작한 시점으로부터 소정의 시간 구간(dV)이 경과하기 전에, 더미 펄스(Vdm)는 디스차지될 것이다. 더미 펄스(Vdm)가 디스차지되는 시간은 새로운 커맨드(NCMD) 및 해당 어드레스(NADDR)가 수신되는 시간과 오버랩될 수 있다. 새로운 커맨드(NCMD)가 프로그램 커맨드일 때, 데이터(NDATA)가 더 수신되므로 반도체 메모리 장치(100)와 컨트롤러(200) 사이의 통신 시간은 길어진다. 이러한 경우, 더미 펄스(Vdm)가 디스차지되는 시간은 새로운 커맨드(NCMD), 해당 어드레스(NADDR) 및 데이터(NDATA)가 수신되는 시간에 더 효과적으로 오버랩될 수 있다.
제 6 시간(t6)에서, 새로운 커맨드(NCMD), 해당 어드레스(NADDR) 및 데이터(NDATA)가 수신되면, 레디 비지 신호(RB)가 논리값 '로우'로서 인에이블되고 반도체 메모리 장치(100)는 내부 동작을 수행한다.
주변 회로(120)는 어드레스(NADDR)에 의해 선택된 영역에 데이터(NDATA)를 프로그램할 것이다. 선택된 메모리 블록의 선택된 워드 라인에 복수의 프로그램 전압들(Vpgm3, Vpgm4)이 인가될 것이다.
제 7 시간(t7)에서, 선택된 페이지의 메모리 셀들이 데이터(NDATA)에 해당하는 문턱 전압들을 가질 때, 프로그램 동작은 완료된다. 레디 비지 신호(RB)는 논리값 '하이로서 디스에이블되어 레디 상태를 나타내게 된다.
본 발명의 실시 예에 따르면, 프로그램 동작 또는 소거 동작이 완료된 이후 더미 펄스(Vdm)가 인가된다. 제 8 시간(t8)에서, 새로운 커맨드(NCMD)는 프로그램 커맨드로 가정되었므로, 레디 비지 신호(RB)가 레디 상태로서 출력되는 상태에서, 선택된 메모리 블록 및 비선택된 메모리 블록에 더미 펄스(Vdm)가 인가된다.
제 9 시간(t9)에서, 더미 펄스(Vdm)는 디스차지된다. 더미 펄스(Vdm)는 소정의 시간 구간(dV)에 해당하는 폭(Width)을 가질 것이다.
본 발명의 실시 예에 따르면, 새로운 커맨드(NCMD)가 수신되는 것에 응답하여 더미 펄스가 디스차지되더라도, 다음 액세스(예를 들면, 프로그램 동작 또는 소거 동작)에 해당하는 동작이 수행된 후 다시 더미 펄스(Vdm)가 인가될 수 있다. 따라서, 셀 스트링들(CS11~CS1m, CS21~CS2m, 도 5 참조)의 채널층들에 주입된 전하들은 결과적으로 방출된다.
도 15는 도 13의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 15에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 4를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 1을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 15에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 반도체 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
실시 예로서, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 도 15를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 16에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 16에서, 도 15를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 15를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 프로그램 동작 또는 소거 동작 이후, 상태 신호가 레디 상태로서 출력되면서 더미 펄스가 인가된다. 이에 따라, 메모리 셀들에 저장된 데이터의 신뢰성이 향상되면서도, 더미 펄스의 인가에 의해 프로그램 동작 및 소거 동작의 소요 시간은 증가하지 않을 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
200: 컨트롤러
110: 메모리 셀 어레이
120: 주변 회로
STS: 상태 신호
RB: 레디 비지 신호
Vdm: 더미 펄스

Claims (20)

  1. 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
    외부로부터 커맨드를 수신하는 단계;
    상기 커맨드에 응답하여 상기 메모리 셀 어레이 중 선택된 영역을 액세스하는 동안, 상태 신호를 비지 상태로서 출력하는 단계;
    상기 액세스가 완료된 후 상기 상태 신호를 상기 비지 상태로부터 레디 상태로 변경(transit) 및 출력하는 단계; 및
    상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 메모리 셀 어레이 중 비선택된 영역에 더미 펄스를 인가하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 더미 펄스를 인가하는 단계는,
    상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 선택된 영역에 상기 더미 펄스를 인가하는 단계를 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 더미 펄스의 인가 도중 상기 외부로부터 제 2 커맨드가 수신되면, 상기 더미 펄스를 디스차지하는 단계를 더 포함하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 더미 펄스가 디스차지되는 시간은 상기 제 2 커맨드 및 상기 제 2 커맨드에 대응하는 어드레스가 수신되는 시간과 오버랩되는 동작 방법.
  5. 제 3 항에 있어서,
    상기 더미 펄스가 디스차지된 후에 상기 제 2 커맨드에 대응하는 동작을 수행하는 단계를 더 포함하되,
    상기 제 2 커맨드에 대응하는 상기 동작이 수행되는 동안 상기 상태 신호는 비지 상태로서 출력되는 동작 방법.
  6. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 각각 소거 동작의 단위에 해당하는 복수의 메모리 블록들을 포함하고,
    상기 복수의 메모리 블록들 각각은 드레인 선택 트랜지스터들, 소스 선택 트랜지스터들 및 상기 드레인 선택 트랜지스터들과 상기 소스 선택 트랜지스터들 사이에 연결된 메모리 셀들을 포함하되,
    상기 선택된 영역은 상기 복수의 메모리 블록들 중 제 1 메모리 블록이고,
    상기 비선택된 영역은 상기 복수의 메모리 블록들 중 나머지 제 2 메모리 블록들인 동작 방법.
  7. 제 6 항에 있어서,
    상기 더미 펄스를 인가하는 단계는,
    상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 제 2 메모리 블록들의 상기 드레인 선택 트랜지스터들, 상기 제 2 메모리 블록들의 상기 메모리 셀들, 그리고 상기 제 2 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함하는 동작 방법.
  8. 제 6 항에 있어서,
    상기 더미 펄스를 인가하는 단계는,
    상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 제 2 메모리 블록들의 상기 드레인 선택 트랜지스터들 및 상기 제 2 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함하는 동작 방법.
  9. 제 6 항에 있어서,
    상기 메모리 셀들은 제 1 메모리 셀들과 제 2 메모리 셀들로 구분되고,
    상기 복수의 메모리 블록들 각각은 상기 제 1 메모리 셀들과 상기 제 2 메모리 셀들 사이에 연결된 파이프 선택 트랜지스터들을 더 포함하되,
    상기 더미 펄스를 인가하는 단계는,
    상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 제 2 메모리 블록들의 상기 드레인 선택 트랜지스터들, 상기 제 2 메모리 블록들의 상기 메모리 셀들, 상기 제 2 메모리 블록들의 상기 파이프 선택 트랜지스터들, 그리고 상기 제 2 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함하는 동작 방법.
  10. 제 6 항에 있어서,
    상기 더미 펄스를 인가하는 단계는,
    상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 복수의 메모리 블록들의 상기 드레인 선택 트랜지스터들, 상기 복수의 메모리 블록들의 상기 메모리 셀들, 그리고 상기 복수의 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함하는 동작 방법.
  11. 제 6 항에 있어서,
    상기 더미 펄스를 인가하는 단계는,
    상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 복수의 메모리 블록들의 상기 드레인 선택 트랜지스터들 및 상기 복수의 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함하는 동작 방법.
  12. 제 6 항에 있어서,
    상기 메모리 셀들은 제 1 메모리 셀들과 제 2 메모리 셀들로 구분되고,
    상기 복수의 메모리 블록들 각각은 상기 제 1 메모리 셀들과 상기 제 2 메모리 셀들 사이에 연결된 파이프 선택 트랜지스터들을 더 포함하되,
    상기 더미 펄스를 인가하는 단계는,
    상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 복수의 메모리 블록들의 상기 드레인 선택 트랜지스터들, 상기 복수의 메모리 블록들의 상기 메모리 셀들, 상기 복수의 메모리 블록들의 상기 파이프 선택 트랜지스터들, 그리고 상기 복수의 메모리 블록들의 상기 소스 선택 트랜지스터들에 상기 더미 펄스를 인가하는 단계를 포함하는 동작 방법.
  13. 제 1 항에 있어서,
    상기 상태 신호는 레디 비지 신호인 동작 방법.
  14. 제 1 항에 있어서,
    상기 상태 신호는 상태 읽기 응답 신호인 동작 방법.
  15. 제 1 항에 있어서,
    상기 액세스는 프로그램 동작에 해당하는 동작 방법.
  16. 제 1 항에 있어서,
    상기 액세스는 소거 동작에 해당하는 동작 방법.
  17. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 및
    외부로부터 커맨드가 수신되면 상태 신호를 비지 상태로 출력하면서 상기 메모리 셀 어레이 중 선택된 메모리 블록을 액세스하도록 구성되는 주변 회로를 포함하되,
    상기 주변 회로는 상기 액세스가 완료되는 것에 응답하여 상기 상태 신호를 상기 레디 상태로서 출력하되, 상기 상태 신호가 상기 레디 상태로서 출력될 때 상기 메모리 셀 어레이 중 비선택된 메모리 블록들에 더미 펄스를 인가하도록 구성되는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 주변 회로는 상기 더미 펄스를 상기 선택된 메모리 블록에 더 인가하도록 구성되는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 주변 회로는 상기 더미 펄스의 인가 도중 상기 외부로부터 제 2 커맨드가 수신되면, 상기 더미 펄스를 디스차지하도록 구성되는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 더미 펄스가 디스차지되는 시간은 상기 제 2 커맨드 및 상기 제 2 커맨드에 대응하는 어드레스가 수신되는 시간과 오버랩되는 반도체 메모리 장치.
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