KR20140080216A - 반도체 메모리 시스템 및 그의 동작 방법 - Google Patents

반도체 메모리 시스템 및 그의 동작 방법 Download PDF

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Abstract

다수의 메모리 장치를 구비하는 반도체 메모리 시스템에 관한 것으로, 멀티 플레인 구조를 가지는 다수의 메모리 장치, 및 상기 다수의 메모리 장치 각각에 대응하는 멀티 플레인 각각을 단위 메모리로 액세스하도록 제어하기 위한 액세스 컨트롤러를 구비하는 반도체 메모리 시스템이 제공된다.

Description

반도체 메모리 시스템 및 그의 동작 방법{SEMICONDUCTOR MEMORY SYSTEM AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다수의 메모리 장치를 구비하는 반도체 메모리 시스템의 동작 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치(volatile memory device)와 PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치를 구분하는 가장 큰 특징은 일정 시간 이후 메모리 셀에 저장된 데이터의 보존 여부이다.
데이터의 보존 여부는 메모리 셀 구조에 의하여 결정된다고 볼 수 있다. 즉, 휘발성 메모리 장치와 비휘발성 메모리 장치는 서로 다른 메모리 셀 구조를 가지고 있으며, 이 메모리 셀 구조상 휘발성 메모리 장치는 저장된 데이터가 일정 시간 이후 사라지고, 비휘발성 메모리 장치는 저장된 데이터가 일정 시간 이후에도 사라지지 않는다. 이에 따라, 휘발성 메모리 장치의 경우 데이터를 보존하기 위하여 리플레쉬 동작이 필수적으로 이루어져야만 하지만, 비휘발성 메모리 장치의 경우 이러한 리플레쉬 동작이 필수적이지만은 않다. 리플레쉬 동작이 필요하지 않다는 특징은 요즈음 저전력화 및 고집적화의 변화 추세에 적합하기 때문에 휴대용 장치의 저장 매체로 비휘발성 메모리 장치가 널리 사용되고 있다.
한편, 요즈음 반도체 메모리 장치는 사용자의 요구를 충족시키기 위하여 여러 가지 다양한 방향으로 발전하고 있으며, 그 발전 방향 중에는 패키지(package) 기술이 있다. 요즈음에는 반도체 메모리 장치의 패키지 기술로 멀티 칩 패키지(Multi Chip Package)가 제안되고 있다. 멀티 칩 패키지는 다수의 반도체 장치로 하나의 단일 칩을 구성하는 것을 말하며, 메모리 기능을 가지는 반도체 메모리 장치를 다수 개 사용하여 메모리 용량을 증대하거나 서로 다른 기능을 가지는 반도체 장치를 사용하여 원하는 성능을 향상시키는 것이 가능하다.
이하 반도체 메모리 장치를 보다 효율적으로 제어할 수 있는 반도체 메모리 시스템을 제안한다.
다수의 메모리 장치의 액세스 동작 순서를 제어할 수 있는 반도체 메모리 시스템의 동작 방법을 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리 시스템은, 멀티 플레인 구조를 가지는 다수의 메모리 장치; 및 상기 다수의 메모리 장치 각각에 대응하는 멀티 플레인 각각을 단위 메모리로 액세스하도록 제어하기 위한 액세스 컨트롤러를 구비할 수 있다.
바람직하게, 상기 다수의 메모리 장치의 리드 동작 및 라이트 동작을 제어하기 위한 호스트 컨트롤러; 상기 리드 동작시 상기 다수의 메모리 장치로부터 데이터를 입력받는 리드 버퍼; 및 상기 라이트 동작시 외부로부터 데이터를 입력받는 라이트 버퍼를 더 구비할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 시스템의 동작 방법은, 제1 메모리 장치의 멀티 플레인 중 적어도 하나의 플레인에 대하여 제1 액세스 동작을 수행하는 단계; 및 상기 제1 액세스 동작 이후 제2 메모리 장치의 멀티 플레인 중 적어도 하나의 플레인에 대하여 제2 액세스 동작을 수행하는 단계를 포함할 수 있다.
바람직하게, 상기 제2 액세스 동작 이후 상기 제1 메모리 장치의 멀티 플레인 중 액세스 동작이 이루어진 플레인 이외의 플레인에 대하여 제3 액세스 동작을 수행하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템의 동작 방법은, 다수의 채널과 다수의 웨이에 의하여 배치가 정의되는 다수의 메모리 장치의 멀티 플레인 중 어느 하나의 플레인을 선택하는 단계; 및 상기 선택하는 단계에서 선택된 플레인에 대하여 액세스 동작을 수행하는 단계를 포함하되, 상기 하나의 플레인을 선택하는 단계는 상기 다수의 채널, 상기 멀티 플레인, 상기 다수의 웨이의 우선순위에 따라 결정되는 것을 특징으로 할 수 있다.
바람직하게, 상기 다수의 채널 각각은 공통 전송 라인을 포함하는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템의 동작 방법은, 호스트로부터 전송된 데이터의 크기를 판단하는 단계; 다수의 채널과 다수의 웨이에 의하여 배치가 정의되는 다수의 메모리 장치의 멀티 플레인 중 어느 하나의 플레인을 선택하는 단계; 상기 선택하는 단계에서 선택된 플레인에 대한 액세스 동작을 통해 상기 데이터를 전달하는 단계; 및 상기 데이터에 대하여 라이트 동작을 수행하는 단계를 포함하되, 상기 하나의 플레인을 선택하는 단계는 상기 다수의 채널, 상기 멀티 플레인, 상기 다수의 웨이의 우선순위에 따라 결정되는 것을 특징으로 할 수 있다.
바람직하게, 상기 다수의 메모리 장치의 라이트 타입은 해당 메모리 장치의 멀티 플레인 중 마지막 플레인에 전달된 데이터에 따라 결정되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 시스템의 동작 방법은 다수의 메모리 장치의 액세스 동작 순서를 제어하여 다수의 메모리 장치로 입장에서 보다 빠른 액세스 동작을 보장받을 수 있다.
다수의 메모리 장치의 빠른 액세스 동작이 가능하며, 이를 통해 전반적인 회로 동작 속도를 높여 줄 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 시스템을 설명하기 위한 블록도이다.
도 2 는 도 1 의 다수의 메모리 장치(126)를 설명하기 위한 블록도이다.
도 3 은 본 발명의 실시예에 따른 반도체 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 시스템을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 시스템은 호스트 컨트롤러(110)와, 메모리 컨트롤러(120)를 구비한다.
호스트 컨트롤러(110)는 메모리 컨트롤러(120)의 리드 동작(read operation) 및 라이트 동작(write operation)을 제어하기 위한 것으로, 예컨대 중앙 처리 장치(CPU)가 이에 해당할 수 있다. 이어서, 메모리 컨트롤러(120)는 호스트 컨트롤러(110)의 제어를 받아 라이트 동작시 데이터를 저장하고 리드 동작시 저장된 데이터를 출력하기 위한 것으로, 호스트 인터페이스(121)와, 프로세서(122)와, 리드 버퍼(123)와, 라이트 버퍼(124)와, 액세스 컨트롤러(125), 및 다수의 메모리 장치(126)를 구비한다.
여기서, 호스트 인터페이스(121)는 호스트 컨트롤러(110)와 메모리 컨트롤러(120) 사이의 신호들을 교환하기 위한 구성이고, 프로세서(122)는 액세스 컨트롤러(125)를 제어하기 위한 구성이다. 이어서, 리드 버퍼(123)는 리드 동작시 다수의 메모리 장치(126)에 저장된 데이터를 입력받아 출력하기 위한 구성이고, 라이트 버퍼(124)는 라이트 동작시 외부로부터 전달되는 데이터를 입력받기 위한 구성이다. 그리고, 액세스 컨트롤러(125)는 라이트 동작시 다수의 메모리 장치(126) 중 데이터가 저장될 메모리 장치에 대한 액세스 동작을 제어하고, 리드 동작시 다수의 메모리 장치(126) 중 출력될 데이터가 저장된 메모리 장치에 대한 액세스 동작을 제어한다. 마지막으로, 다수의 메모리 장치(126) 각각은 라이트 동작시 데이터를 저장하고 리드 동작시 저장된 데이터를 출력한다.
본 발명의 실시예에 따른 다수의 메모리 장치(126) 각각은 도 2 에서 설명될 멀티 플레인 구조를 가지며, 액세스 컨트롤러(125)는 이 멀티 플레인 각각을 하나의 단위 메모리로 액세스 할 수 있도록 제어한다. 즉, 본 발명의 실시예에 따른 반도체 메모리 시스템은 다수의 메모리 장치(126)에 대한 액세스 동작이 플레인 단위로 이루어진다.
도 2 는 도 1 의 다수의 메모리 장치(126)를 설명하기 위한 블록도이다.
도 2 를 참조하면, 다수의 메모리 장치(126) 각각은 다수의 채널과 다수의 웨이에 의하여 배치가 정의된다. 설명의 편의를 위하여 채널과 웨이가 각각 4 개인 경우를 일례로 한다. 즉, 16 개의 메모리 장치(126)는 4 개의 채널인 제1 내지 제4 채널(CH1, CH2, CH3, CH4)과 4 개의 웨이인 제1 내지 제4 웨이(W1, W2, W3, W4)에 의하여 배치가 정의될 수 있다. 여기서, 채널은 전송 라인을 의미하며, 하나의 채널에 대응하는 다수의 메모리 장치는 도 1 과 같이 공통 전송 라인에 연결된다. 그리고, 웨이는 채널과는 다르게 공통 전송 라인으로 연결되어 있지는 않다.
위에서 설명하였듯이, 다수의 메모리 장치(126)는 채널과 웨이에 의하여 배치가 정의된다. 즉, 가로 방향의 채널과 세로 방향의 웨이가 서로 만나는 지점에 다수의 메모리 장치(126)가 배치되며, 이는 다수의 메모리 장치(126) 각각의 배치를 채널과 웨이를 이용한 좌표로 정의할 수 있음을 의미한다.
한편, 다수의 메모리 장치(126) 각각은 멀티 플레인을 가진다. 이하, 다수의 메모리 장치(126) 중 하나의 메모리 장치(210)를 대표로 설명하기로 한다.
메모리 장치(210)는 멀티 플레인인 제1 및 제2 플레인(211, 212)을 구비한다. 여기서, 플레인은 데이터가 저장되는 단위 메모리를 의미하며, 메모리 셀 어레이와 페이지 버퍼가 여기에 포함될 수 있다. 한편, 하나의 메모리 장치는 두 개 이상의 플레인을 가지는 것도 가능하며, 설명의 편의를 위하여 메모리 장치(210)가 제1 및 제2 플레인(211, 212) 즉, 두 개의 플레인을 가지는 경우를 일례로 하였다. 따라서, 16 개의 메모리 장치(126)는 32 개의 플레인으로 구성되며, 각 플레인은 액세스 컨트롤러(125, 도 1 참조)에 의하여 액세스 동작이 제어된다.
본 발명의 실시예에 따른 반도체 메모리 시스템은 다수의 메모리 장치(126) 각각을 도 2 와 같은 순서로 액세스하며, 액세스하는데 있어서 우선순위는 채널, 플레인, 웨이 순이다.
다시 말하면, 우선 제1 내지 제4 채널(CH1, CH2, CH3, CH4) 중 어느 하나의 채널을 선택하고, 그 채널에 구비되는 플레인 중 어느 하나의 플레인이 우선적으로 선택되어 액세스 동작을 수행한다. 이어서, 다른 채널에 구비되는 플레인이 다음으로 선택되어 액세스 동작을 수행한다. 위와 같은 순서에 따라 액세스 동작을 수행하여 해당 웨이의 모든 플레인을 액세스 하면, 다음 웨이로 이동하여 위와 같은 순서에 따라 또 다시 액세스 동작을 수행한다. 도 2 에는 액세스 동작이 수행되는 순서가 '1' 부터 '32' 까지 표시되어 있다.
도 3 은 본 발명의 실시예에 따른 반도체 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 3 을 참조하면, 반도체 메모리 시스템의 동작 방법은 채널k, 웨이m, 플레인n 을 초기화하는 단계(S310)와, 호스트로부터 데이터 전송이 완료되었는가를 판단하는 단계(S320)와, 예정된 크기 이상의 데이터가 라이트 버퍼에 유효한가를 판단하는 단계(S330)와, 채널k,웨이m, 플레인n 에 대응하는 버퍼로 데이터를 전송하는 단계(S340)와, 데이터가 전송될 플레인을 선택하는 단계(S350), 및 라이트 타입 설정 및 라이트 동작을 수행하는 단계(S360)를 포함한다.
우선, 'S310' 단계에서는 채널, 웨이, 플레인 각각에 해당하는 변수인 k, m, n 을 초기화한다. 여기서, k, m, n 각각은 자연수이며 모두 1 로 초기화되는 것을 일례로 한다. 'S320' 단계에서는 호스트 컨트롤러(110, 도 1 참조)로부터 데이터 전송이 완료되었는가를 판단하여 모두 전송된 경우(예) 'S360' 단계를 진행하고, 모두 전송되지 않은 경우(아니오) 'S330' 단계를 진행한다. 'S360' 단계의 자세한 설명은 아래에서 하기로 한다.
'S330' 단계에서는 라이트 버퍼(124, 도 1 참조)에 저장된 데이터의 크기를 판단하여 그 크기가 예정된 정도 예컨대, 한 페이지 크기 이상인 경우(예) 'S340' 단계를 진행하고 그 크기가 한 페이지 크기보다 작은 경우(아니오) 'S320' 단계를 진행한다. 라이트 버퍼(124)에 저장된 데이터가 한 페이지 크기 이상인 경우 도 2 의 우선순위에 따라 현재 선택된 플레인(예컨대, 도 2 의 '1')에서 다음 플레인(도 2 의 '2')으로 선택 동작이 이루어지고 이렇게 선택된 플레인에 대응하는 버퍼로 데이터가 전송된다. 여기서, 플레인 선택 동작이 'S350' 이고 데이터 전송 동작이 'S340' 이다. 즉, 'S340' 단계에서는 'S350' 단계에서 결정된 채널k, 웨이m, 플레인n 에 대응하는 버퍼로 데이터를 전송한다. 참고로, 'S350' 단계에 따라 다수의 메모리 장치(126) 각각의 플레인을 선택하게 되면 도 2 와 같은 액세스 순서가 결정된다.
한편, 'S360' 단계에서는 라이트 버퍼(124)에서 전달된 데이터에 대한 라이트 동작을 수행한다. 그리고, 'S360' 단계에서는 라이트 동작시 라이트 타입을 설정하게 되는데, 여기서 라이트 타입은 동시에 다수의 플레인에 라이트 동작을 수행하는 '멀티 라이트'와 캐시 버퍼를 이용하여 라이트 동작을 수행하는 '캐시 라이트' 등이 있으며, 이러한 라이트 타입을 설정하는 것은 상황에 따라 제어될 수 있다.
이하, 다시 도 2 및 도 3 을 참조하여 데이터 액세스 동작을 간단히 살펴보기로 한다.
우선, '1' 플레인이 선택되면 '1' 플레인에 대응하는 버퍼에 데이터가 전달되어 저장된다. 이때, '1' 플레인에 대응하는 버퍼에 저장된 데이터는 아직 프로그래밍 되지 않는다. 다음으로, '2' 플레인, '3' 플레인, '4' 플레인 각각에 대응하는 버퍼에 순차적으로 데이터가 전달되어 저장된다. 이어서, '5' 플레인이 선택되면 '5' 플레인에 대응하는 버퍼에 데이터가 전달되어 저장된다. 이때, '1' 플레인과 '5' 플레인은 멀티 라이트 동작이 가능하다. 여기서, '1' 플레인에 전달된 데이터 입장에서는 '5' 플레인에 전달된 데이터에 따라 라이트 타입이 결정된다고 볼 수 있으며, 이는 '1' 플레인과 '5' 플레인의 액세스 동작 이후 '1' 플레인과 '5' 플레인을 구비하는 메모리 장치의 라이트 동작이 수행됨을 알 수 있다.
본 발명의 실시예에 따른 반도체 메모리 시스템은 다수의 반도체 메모리 장치 각각의 플레인을 액세스하는데 있어서 채널, 플레인, 웨이 순으로 우선순위를 결정한다. 그리고, 이러한 플레인 선택 동작을 통해 데이터 액세스 동작을 보다 빠르게 수행할 수 있으며, 전반적인 라이트 동작 성능을 보다 향상시키는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서는 라이트 동작을 일례로 들어 설명하였지만, 본 발명은 리드 동작에도 적용할 수 있으며, 리드 동작 역시 라이트 동작과 마찬가지로 채널, 플레인, 웨이 순으로 우선순위가 결정될 수 있다.
110 : 호스트 컨트롤러 120 : 메모리 컨트롤러
121 : 호스트 인터페이스 122 : 프로세서
123 : 리드 버퍼 124 : 라이트 버퍼
125 : 액세스 컨트롤러 123 : 다수의 메모리 장치

Claims (12)

  1. 멀티 플레인 구조를 가지는 다수의 메모리 장치; 및
    상기 다수의 메모리 장치 각각에 대응하는 멀티 플레인 각각을 단위 메모리로 액세스하도록 제어하기 위한 액세스 컨트롤러
    를 구비하는 반도체 메모리 시스템.
  2. 제1항에 있어서,
    상기 다수의 메모리 장치의 리드 동작 및 라이트 동작을 제어하기 위한 호스트 컨트롤러;
    상기 리드 동작시 상기 다수의 메모리 장치로부터 데이터를 입력받는 리드 버퍼; 및
    상기 라이트 동작시 외부로부터 데이터를 입력받는 라이트 버퍼를 더 구비하는 반도체 메모리 시스템.
  3. 제1 메모리 장치의 멀티 플레인 중 적어도 하나의 플레인에 대하여 제1 액세스 동작을 수행하는 단계; 및
    상기 제1 액세스 동작 이후 제2 메모리 장치의 멀티 플레인 중 적어도 하나의 플레인에 대하여 제2 액세스 동작을 수행하는 단계
    를 포함하는 반도체 메모리 시스템의 동작 방법.
  4. 제3항에 있어서,
    상기 제2 액세스 동작 이후 상기 제1 메모리 장치의 멀티 플레인 중 액세스 동작이 이루어진 플레인 이외의 플레인에 대하여 제3 액세스 동작을 수행하는 단계를 더 포함하는 반도체 메모리 시스템의 동작 방법.
  5. 제4항에 있어서,
    상기 제3 액세스 동작 이후 상기 제1 메모리 장치에 대한 리드 동작 및 라이트 동작을 수행하는 단계를 더 포함하는 반도체 메모리 시스템의 동작 방법.
  6. 제3항에 있어서,
    상기 제1 및 제2 메모리 장치는 서로 다른 채널에 연결되는 것을 특징으로 하는 반도체 메모리 시스템의 동작 방법.
  7. 다수의 채널과 다수의 웨이에 의하여 배치가 정의되는 다수의 메모리 장치의 멀티 플레인 중 어느 하나의 플레인을 선택하는 단계; 및
    상기 선택하는 단계에서 선택된 플레인에 대하여 액세스 동작을 수행하는 단계를 포함하되,
    상기 하나의 플레인을 선택하는 단계는 상기 다수의 채널, 상기 멀티 플레인, 상기 다수의 웨이의 우선순위에 따라 결정되는 것을 특징으로 하는 반도체 메모리 시스템의 동작 방법.
  8. 제7항에 있어서,
    상기 다수의 채널 각각은 공통 전송 라인을 포함하는 것을 특징으로 하는 반도체 메모리 시스템의 동작 방법.
  9. 제7항에 있어서,
    상기 우선순위를 결정하는데 있어서 상기 다수의 채널을 첫 번째 우선순위로 설정하고, 상기 멀티 플레인을 두 번째 우선순위로 설정하며, 상기 다수의 웨이를 세 번째 우선순위로 설정하는 것을 특징으로 하는 반도체 메모리 시스템의 동작 방법.
  10. 호스트로부터 전송된 데이터의 크기를 판단하는 단계;
    다수의 채널과 다수의 웨이에 의하여 배치가 정의되는 다수의 메모리 장치의 멀티 플레인 중 어느 하나의 플레인을 선택하는 단계;
    상기 선택하는 단계에서 선택된 플레인에 대한 액세스 동작을 통해 상기 데이터를 전달하는 단계; 및
    상기 데이터에 대하여 라이트 동작을 수행하는 단계를 포함하되,
    상기 하나의 플레인을 선택하는 단계는 상기 다수의 채널, 상기 멀티 플레인, 상기 다수의 웨이의 우선순위에 따라 결정되는 것을 특징으로 하는 반도체 메모리 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 라이트 동작을 수행하는 단계는 상기 다수의 메모리 장치 중 해당 메모리 장치에 저장될 데이터가 모두 전달된 이후 수행하는 것을 특징으로 하는 반도체 메모리 시스템의 동작 방법.
  12. 제10항에 있어서,
    상기 다수의 메모리 장치의 라이트 타입은 해당 메모리 장치의 멀티 플레인 중 마지막 플레인에 전달된 데이터에 따라 결정되는 것을 특징으로 하는 반도체 메모리 시스템의 동작 방법.
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