JP2016526724A - 不整合信号受信器に対するタイミング制御 - Google Patents

Abstract

I/Oインターフェースを持つデバイスは、不整合受信回路のクロック分配経路に整合させられた複製クロック分配経路を含む。当該デバイスは、複製経路における遅延の複数の変化をモニタリングし、その複製経路において検出された複数の遅延に応答して実際のクロック分配経路における遅延を調整し得る。受信回路は、不整合な構成においてデータ経路およびクロック分配ネットワークを含む。リング発振器回路は、実際のクロック分配ネットワークに整合させられた複製クロック分配ネットワークを含む。従って、複製クロック分配ネットワークに対して検出される複数の遅延変化は、実際のクロック分配ネットワークの遅延における変化を示し、したがってそれは補償され得る。

Description

関連出願本願は、２０１３年７月１日に出願された米国仮特許出願第６１／８４１，８５７号に基づき、当該仮出願の優先権の利益を主張する。仮出願第６１／８４１，８５７号はここで、参照により組み込まれる。

本発明の実施形態は、一般的に、メモリデバイス書き込みに関連し、より具体的には不整合アーキテクチャにおけるメモリデバイス書き込みに対するタイミング制御に関連する。著作権に関する記載／許可本特許文献の開示の各部分には、著作権保護対象物である材料が含まれている場合がある。著作権所有者は、特許商標庁の特許包袋もしくは記録の通りに特許文献もしくは特許開示がいかなる者により再現されようと異議を申し立てないが、その他のあらゆる著作権及びその他の権利を留保する。著作権示は、以下の任意のソフトウェアと同様に、後述するように、及び明細書中の添付の図面内の全てのデータに適用される。著作権（Ｃ）、２０１３年、インテルコーポレーション、あらゆる無断複写・転載を禁じる。

ホストプラットフォームにおける複数のコンポーネント間の通信は、電子デバイスのオペレーションに必要である。しかしながら、例えば温度変化及び電圧変動などの様々な状況が、複数のコンポーネント間での高速通信のタイミングに影響を与える。一般的に、異なるコンポーネントの間における通信は、Ｉ／Ｏ（入出力）として称されてよく、頻繁に複数の規格（例えば、メモリサブシステムの複数のコンポーネント間）によって支配される。Ｉ／Ｏ規格は、Ｉ／Ｏ電力、Ｉ／Ｏレイテンシ、及びＩＯ周波数に関する性能特性に関してよい。複数のＩＯ性能設定の規格または公称値は、互換性及び相互運用性に関し異なった複数のシステムの中で達成できる複数の値に設定される。典型的に、電力とレイテンシとの間においてトレードオフがある。従って、複数の厳しいタイミングパラメータの使用は電力を低減し得るが、そのＩ／Ｏレイテンシが温度、電圧、及びプロセス変動によってより悪い影響を与えられる原因となる。

複数のメモリサブシステムにおいて、データ経路（ＤＱ）及びデータストローブ経路（ＤＱＳ）の双方が整合連続時間増幅器によって増幅される整合アーキテクチャを用いることが一般的である。図１Ａは、既知の整合した受信回路のブロック図である。整合アーキテクチャ１０２において、ストローブ経路の増幅器１２４は、データ経路の増幅器１２２に整合させられる。データ経路は、内部のＶｒｅｆ信号１１０で増幅器１２２に入力されるデータ入力ＤＱ[７：０]を含む。データストローブ経路は、ＤＱＳ＿Ｐが正の差動信号を表し、ＤＱＳ＿Ｎが負の差動信号を表す差動受信器に対する複数の入力を含む。増幅器１２４は、クロック分配ネットワーク１３０にフィードし、複数の受信側デバイスに同時にクロック信号を分配するべくネットワークを提供する。具体的に示されているのは、サンプリング回路１４０の素子１４２及び１４４に行く信号である。

不整合アーキテクチャの使用は、整合アーキテクチャの使用に比較して受信器の電力及び性能を改善し得る。図１Ｂは、既知の不整合受信回路のブロック図である。不整合アーキテクチャ１０４において、データ（ＤＱ）電圧は、パッドで直接サンプリングされる。サンプリングされた後、システムは、整合アーキテクチャ１０２に必要とされる複数の厳しいタイミング制約無しで信号を増幅することができる。すなわち、増幅が、ＵＩ全体（単位インターバル）において、またはおそらくそれより多く発生し得る。従って、不整合受信器の複数の利得／帯域幅条件は、整合受信器のそれらよりも低い。示されるように、ＤＱ[７：０]及び内部Ｖｒｅｆ１１０は、サンプリング回路１６０の素子１６２及び１６４に直接フィードされる。ＤＱＳ経路は、さらに連続時間増幅器である増幅器１２６を必要とするが、ＤＱＳの振れはＤＱの振れよりも通常大きい。つまり、より低い利得増幅器１２６が、データ経路において高利得増幅器に整合していなくてもよいとして、用いられ得る。

不整合アーキテクチャ１０４は特定の受信器帯域幅及び電圧感度を整合アーキテクチャ１０２に関して改善するが、タイミング制御を低下させる。ＤＱＳ及びＤＱ経路における遅延は、不整合アーキテクチャ１０４において自己補償しない。従って、ＴＤＱＳにおけるいかなる変化、または増幅器１２４またはクロック分配ネットワーク１３０を介してストローブ信号が伝搬する時間は、受信器タイミング量を直接低下させる。既存のトレーニングがタイミングを一度訂正することができるが、そのトレーニングされた位置からのいずれもドリフトも、タイミングマージンに直接影響するであろう。ドリフトは、タイミングマージンを低下させるであろう電圧、温度、及び／または経年劣化において生じ、複数のリンク破損を生成する可能性がある。

周期トレーニングは、トレーニングデータがリンク（例えば、メモリコントローラからＤＲＡＭ（ダイナミックランダムアクセスメモリまでの）全体に書き込まれ、エラーをチェックすることにおいて既知である。しかしながら、周期トレーニングは複雑さ及びバス帯域幅におけるロードに悩まされる。

さらに、トレーニングは、多数のサンプルが平均化された場合に最も有効であるが、より多くのサンプルを平均することは、複数のリアルデータオペレーションに用いられる高帯域幅データリンクの要望と直接矛盾する。さらに、そのような周期トレーニングは、フィードバックループの反復する性質が原因で本質的にゆっくりであって、それは、最適値を見つけるべく、複数の設定を検索する。

図面の簡単な記載

以下の記載は、本発明の実施形態の実施例として提供する図を示す図面についての記載である。図面は、限定としてではなく例として理解されるべきである。本明細書において使用されるように、１または複数の「実施形態」という称呼は、本発明の少なくとも１つの実装に含まれる特定の特徴、構造、及び／または特性の記載として理解されるものである。従って、本明細書において出現する「一実施形態において」または「代替の実施形態において」のような用語は、様々な実施形態、及び本発明の様々な実装を表し、必ずしも全て同じ実施形態を指すものではない。しかしながら、必ずしもこれらが相互排他的であるわけでもない。

既知の整合受信回路のブロック図である。 既知の不整合受信回路のブロック図である。 不整合受信回路及び複製クロック分配経路を有するシステムの実施形態のブロック図である。 不整合受信回路に対する複製クロック分配経路のための複製ネットワークを有するシステムの実施形態のブロック図である。 不整合受信回路の実施形態のブロック図である。 図４Ａの不整合受信回路に対する複製クロック分配経路を持つ発振器回路の実施形態のブロック図である。 複製クロック分配経路を持つ発振器回路に対するオペレーションタイミングの実施形態のタイミングチャートである。 複製クロック分配ネットワークにおける複数の遅延変化の検出に基づいてクロック分配ネットワークにおける遅延を調節するための処理の実施形態のフロー図である、 複製クロック分配経路が実装され得るコンピューティングシステムの実施形態のブロック図である。 複製クロック分配経路が実装され得るモバイルデバイスコンピューティングシステムの実施形態のブロック図である。 図面の記載を含む具体的な詳細及び実装例の記載を後述するが、図面は後述する実施形態の一部又は全てを示し、また、ここで提示する発明の思想の他の潜在的実施形態または実装例を示す場合もある。

本明細書において述べるように、コンポーネント‐コンポーネントＩ／Ｏインターフェースは、不整合受信回路を用いる。不整合受信器は、サンプリング回路を制御するクロック分配経路に整合複製クロック分配経路を含む。説明における「クロック分配経路」は、クロック分配経路自体、増幅器、または経路の他の複数の部分を含む、経路のいずれかまたは全ての複数部分を指す。デバイスは、複製経路において遅延における複数の変化をモニタリングし、その複製経路において検出される複数の遅延変化に応じてリアルクロック分配経路における遅延を調節し得る。受信回路は、不整合構成においてデータ経路及びクロック分配ネットワークを含む。リング発振器回路は、リアルクロック分配ネットワークに整合複製クロック分配ネットワークを含む。従って、複製クロック分配ネットワークに関して検出された複数の遅延変化は、リアルクロック分配ネットワークにおける遅延の変化を示し、それは適切に補償され得る。

一実施形態において、記載のテストシステムまたはテストエンジンは、複数のメモリサブシステム、より具体的には、プラットフォームコンポーネント（例えば、プロセッサ、メモリコントローラ）とメモリデバイスとの間のＩ／Ｏ（入出力）または通信をテストするべく用いられる。スケジューラまたは同等のロジックを持つメモリコントローラを用いるメモリサブシステムはいずれも、テストエンジンの少なくとも１つの実施形態で実装されてよい。本明細書における複数のメモリデバイスについての参照は、複数の異なるメモリタイプを含む。例えば、複数のメモリサブシステムは、一般に、本明細書において述べたようなメモリデバイスの一例であるＤＲＡＭを用いる。従って、本明細書に記載されるテストエンジンは、ＤＤＲ３（デュアルデータレートバージョン３、２００７年６月２７日、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）によって元のリリースがされ、現在リリース２１である）、ＤＤＲ４（ＤＤＲバージョン４、最初の仕様は２０１２年９月にＪＥＤＥＣによって公開される）、ＬＰＤＤＲ４（低電力デュアルデータレートバージョン４、仕様は本願の出願時においてＪＥＤＥＣによって開発中である）、ＷＩＤＥＩＯ（仕様は本願の出願時においてＪＥＤＥＣによって開発中である）、及び／またはその他のもの、ならびにそのような仕様の派生物もしくは拡張に基づく技術など、多数のメモリ技術のいずれにも互換性がある。

一実施形態において、Ｉ／Ｏインターフェース回路のオペレーションは、経験的テストの使用を介してさらに制御され得る。複製クロック分配経路によって検出される遅延の複数の変化に基づいて、システムは、デバイスＩ／Ｏ（入出力）の複数の性能パラメータを実験的にテストし、どの（複数の）パラメータを、検出される遅延に対して調節するべく変更するか判断してよい。テストシステムを介した経験的テストに基づいて、システムは、デバイス間の通信が行われるシステムまたはデバイスに特有の複数の性能パラメータを設定し得る。複数の異なるＩ／Ｏ回路パラメータの複数の異なる設定の各々に対し、テストシステムは、各Ｉ／Ｏ回路パラメータに対する値を設定し、（複数の）パラメータ値を用いた通信のテストを強調するべくテストトラフィックを生成し、Ｉ／Ｏ性能特性のための作動マージンを測定することができる。テストシステムはさらに、遅延が補償されるＩ／Ｏ回路パラメータの各々に対する値を決定するべく検索機能を実行することができる。一実施形態において、システムは、検索機能に基づいて複数のＩ／Ｏ回路パラメータに対するランタイム値を設定する。複数の設定は、テストに基づいて特定の複数のシステムの特定のコンポーネントに対して動的に変更され得る。

上に述べられたように、複数の不整合アーキテクチャは、整合アーキテクチャに関して帯域幅及び周波数において顕著な改善を提供することができる。しかしながら、従来の不整合アーキテクチャは劣化したタイミング制御に悩まされる。より詳細に後述するように、不整合受信器アーキテクチャは、リアルクロック分配経路に関しタイミングにおける変化を予測するべく用いられる整合した複製クロック分配経路の使用を通して改善されたタイミング制御を有し得る。一実施形態において、システムは、複製経路において検出される複数のタイミング変化に基づいてリアルクロック分配経路のタイミング動作を調節してよい。より具体的には、複製経路に関して検出されたタイミングにおける複数の変化は、リアルデータ経路のデータ眼（ｄａｔａ ｅｙｅ）の（複数の）エッジにおいて等しい効果を有すると仮定してよい。従って、複製経路におけるタイミングに対する複数の変化をトラッキングすることによって、データ眼の（複数の）エッジにおける複数の変化が補償され得る。

一実施形態において、受信回路は、送信器に情報を再び提供し、送信器が、検出された遅延の複数の変化に基づいてそのオペレーションを調節するようにする。従って、複数の遅延の変化は、送信器デバイスの送信動作を変化させることによって補償され得る。一実施形態において、受信デバイスは、必要な遅延調節を算出してよく、及び／または遅延変化に対して補償するべく、受信器遅延を調節してよい。一実施形態において、受信デバイスは、送信器に生データを発振器カウントの形態で単に送信し、送信器は次に、検出された複数の変化に基づいてタイミング調整を算出してよい。

図２は、不整合受信回路及び複製クロック分配経路を有するシステムの実施形態のブロック図である。システム２００は、送信ハードウェアＴＸ２１２で示されるデバイス２１０、及び受信ハードウェア２２２で示されるデバイス２２０を含む。一実施形態において、デバイス２２０はまた、デバイス２１０に送信信号を送ることもでき、従ってデバイス２２０は、明示的には示されていない送信ハードウェアを含むことができ、デバイス２１０は、明示的に示されていない受信ハードウェアを含むことができることは理解されるであろう。一実施形態において、送受信ハードウェアは送受信器ハードウェアであり、送受信の両方によってインターフェースを可能にする。複数のデバイスは、送信ドライバによって駆動される１または複数の送信線を介して接続される。送信線は、デバイス２２０を持つデバイス２１０の複数のＩ／Ｏピンを接続するいかなるタイプの信号線（例えば、配線、ワイヤ）であってよい。

デバイス２２０は、受信コントローラ２３０を含み、それは、ハードウェア及びデバイス２２０に対する複数の受信オペレーションを実行する他のロジックを表す。受信コントローラ２３０は、受信信号の複数の電圧レベルをサンプリングするべくサンプリング回路２３２を含んでよい。サンプリング回路２３２は、いつ入力または受信信号をサンプリングするべきかを示す、サンプルストローブ２３４または他の制御信号によって制御される。サンプルストローブ２３４は、受信コントローラ２３０によって分離信号として生成される。受信コントローラ２３０は、サンプルストローブ２３４の生成を制御するべく、タイミング制御２３６を含む。

一実施形態において、受信コントローラ２３０は、サンプルストローブ２３４の複製経路であるストローブ複製２３８を含む。サンプルストローブ２３４のタイミングにおけるドリフト（正または負のいずれか一方）は、デバイス２３０の入力信号をうまく受信する能力に悪く影響し得る。ストローブ複製２３８は、ストローブサンプル２３４の経路に整合経路である。従って、ストローブサンプル２３４において生じる同じドリフトが、ストローブ複製２３８において均等に生じるべきである。ドリフトまたはストローブ信号または制御信号の遅延における変化に基づいて、タイミング制御２３６は、その変化に対して調節し得る。一実施形態において、タイミング制御２３６は、それの複数の送信パラメータがサンプリング回路２３２のサンプリングタイミングによってより良く整合するようにそれを変更するべく、シグナリングデバイス２１０による遅延を調節する。従って、デバイス２１０のタイミング制御２１４は、ＴＸ２１２のオペレーションを調節し得る。一実施形態において、タイミング制御２３６は、サンプリング回路２３２のタイミングを調節するべく、ストローブサンプル２３４のタイミングを調節する。従って、システム２００は、デバイス２２０の受回路のタイミングを、デバイス２１０の送信回路に関して制御する。

一例として、デバイス２１０はメモリコントローラまたはプロセッサであって、デバイス２２０はメモリデバイスであると仮定すれば、システム２００は、ｔＤＱＳ遅延（データストローブ信号の伝播遅延）をどのように測定するかに関連し、且つ遅延における複数の変化に対して補償するべく、コントローラ／プロセッサ送信器タイミングを調節すると言える。ストローブ複製２３８を別個の回路として用いることによって、システム２００は、ストローブ信号におけるドリフトを通常のオペレーションに影響を与えずに測定することができる。従って、測定システムは、ストローブ遅延が正確にどのくらい移動したかに関するフィードバックを提供することができ、ドリフトの大きさ及び符号の両方を提供する。また、ストローブ複製２３８は、実際のデータ経路の性能に影響しない別個の回路であることから、システム２００は、複数の遅延測定の多くのサンプルを一緒に平均するべく生成することが可能であり、それは、測定に対するデータ経路自体を用いるシステム全体において解像度及び精度を著しく改善する。

サンプルストローブ２３４の回路経路はサンプリング回路２３２に整合しないことは理解されるであろう。従って、受信コントローラ２３０は、不整合受信器回路アーキテクチャを利用する。不整合アーキテクチャは、通常、電圧及び温度変化に高感度であることから、回路の動作（及び具体的には遅延）は、時間とともに変化する。しかしながら、遅延における変化のストローブ複製２３８でのモニタリングは、システム２００がストローブ信号遅延を調節することを可能にし、次にサンプリングポイントを調節する。あるいは、サンプリングポイントはドリフトし、信号の誤った部分でサンプリングをし、その接続果受信エラーが生じる原因となるであろう。

一実施形態において、システム２００は、ランタイムシステムに対する複数の設定を具体的に決定する検索を実行してＩ／Ｏを改善するべく、複数の遅延測定を入力として用いる。 測定された遅延、及び場合によっては複数の他の測定Ｉ／Ｏパラメータに基づいて、検索ロジック（テストロジックの一部、または別個のロジックであってよい）は、測定された複数の値から、どの設定を複数のデバイス間のＩ／Ｏに対して用いるか判断する。一実施形態において、検索ロジックは、Ｉ／Ｏに対して１または複数の代表的な性能曲線を生成するべく複数の測定を用いてよい。複数の代表的な曲線に基づいて、検索ロジックは、少なくとも１つのパラメータに対してより良い性能を満たすべくどの設定を用いるか判断すべく、検索機能を実行し、一方で、他のものに対して必要とされる（規格または設定によって）性能を少なくとも維持する。 検索ロジックは、ｎ次元検索ロジック、１次元検索ロジック（ｎ個の１次元検索を実行するべく）、線形フィット検索ロジック、二次フィット検索ロジック、最急降下検索ロジック、曲線フィット検索ロジックまたはその他のいずれかを含んでよい。ｎは、検索するべく複数の組み合わせの数を示す整数を表すことは理解されるであろう。一実施形態において、検索ロジックはまた、再現性ノイズを減らすかまたは最悪の場合の状況を推定するかいずれか一方を実行するべく、複数の測定を一緒に組み合わせることもできる。

図３は、不整合受信回路に対して複製クロック分配経路のための複製ネットワークを有するシステムの実施形態のブロック図である。デバイス３００は、図２のシステム２００の実施形態の一例である。デバイス３００は、送信デバイス（図示せず）から受信または入力信号をサンプリングするべく、サンプリング回路３１０を含む。サンプリング回路３１２のサンプリングタイミングは、分配ネットワーク３２０の一部であるストローブ経路３２２によって制御される。示されるように、サンプリング回路３１２は、デバイス３００のサンプリング回路３１０の複数のサンプリング回路のうちの１つであってよい。典型的には、１つのストローブ経路３２２のタイミングは、分配ネットワーク３２０の全てのストローブ経路に対するタイミングを示すことから、全てのサンプリング回路３１０に対するタイミングを示す。

複製経路３４２は、ストローブ経路３２２に整合させられる。ストローブ経路３２２のタイミングがどのように全ての分配ネットワーク３２０のタイミングを示すかと同様に、複製経路３４２のタイミングは、ストローブ経路３２２を示し、従って分配ネットワーク３２０を示す。複製経路３４２は、複製ネットワーク３４０の一部として示される。一実施形態において、複製ネットワーク３４０は、全体ネットワークではなく、むしろ分配ネットワーク３２０と同等の回路である。従って、複製経路３４２及び複製ネットワーク３４０は、特定の複数の実装において同じであるとして考慮される。

一実施形態において、複製経路３４２は発振器回路であり、またはそれを含み、その発振器回路は、その経路の前で増幅器に信号をフィードバックする。所与の期間における複数の振動の数は、複製の経路３４２のタイミングを示す値を提供し得る。１つのテストの複数の振動の数を前に格納された値と比較することによって、デバイス３００は、その経路を介して遅延における変化の大きさ及び符号を決定することができる。一実施形態において、タイミング制御３３０は、発振器またはリング発振器を含む複製経路３４２の実施形態の複数の振動をカウントするべく、カウンタ３３２を含む。一実施形態において、タイミング制御３３０（または、タイミング制御３３０がカウンタ３３２の値を送信する送信器デバイス）は、新たなカウントに比較するための発振器カウントを格納するべく、ストレージデバイス（例えば、レジスタ‐図示せず）を含むか、またはそのストレージデバイスへのアクセスを有する。

一実施形態において、複製ネットワーク３４０及び分配ネットワーク３２０は、同じ集積回路上で一体化され、また回路均等物でもある。従って、複数の回路が処理において整合させられ、且つオペレーション中において同じくオペレーションすることが期待されるであろう。複製ネットワーク３４０は、さらに、分配ネットワーク３２０と同じ基板上にごく接近して配置されてよく、それはさらに、複数の温度変化及び複数の高温スポットが複製ネットワーク３４０及び分配ネットワーク３２０に同じく影響するであろうことを保証する。

送信器における遅延調節及び／またはストローブ信号のタイミングの調節は、カウンタ３３２のカウントに基づいてよい。一実施形態において、タイミング制御３３０は複数の計算を実行し、遅延調節を判断する。一実施形態において、タイミング制御３３０は、カウンタ３３２のカウントを、計算を実行する送信器へ送信する。メモリデバイスまたはコントローラまたはプロセッサであろうと、複数の計算は処理リソースをかなり消費する。複数の計算において複数の分割を実行する代わりに、複数の計算処理リソースは、作用近似を取得するべく、テイラー展開を用いることができる。そのようなアプローチは、図４Ｂに関してより詳細に後述される。テイラー展開及び／または複数の特定の値の事前計算の使用は、複数のランタイム／リアルタイム分割オペレーション及び／または他のハードウェアベースの計算を実行する必要を低減することによって、複数のランタイム計算条件を減らすことができる。従って、全体のハードウェア計算ロードが減らされ得る。事前計算は、発振器カウントの測定前に既知であったいずれかの値に対して実行され得る。そのような複数の計算は、発振器カウント／複数のタイミング測定に対して先験的に、ファームウェアによって実行され得る。複数の事前計算の結果は、複数のレジスタまたは遅延調節を算出するべくアクセスされる他のストレージにおいて格納され得る。

図４Ａは、不整合受信回路の実施形態のブロック図である。回路４０２は、サンプリング回路４１０、不整合増幅器４３０、及びクロック分配ネットワーク４４０を含む不整合受信回路である。サンプリング回路４１０は、内部の基準電圧Ｖｒｅｆ４２０に対して受信データ信号ＤＱ［７：０］をサンプリングする。データ信号は、回路４０２が一部であるシステムの構成に応じて、むしろ８ビットよりも少なくてよいことは理解されるであろう。サンプリング回路４１０は、入力信号のサンプルを提供するべく素子４１２を含み、クロックの両方のエッジがデータを送信するべく用いられるダブルデータレートシステムの場合において、入力信号の相補的サンプルを提供するべく素子４１４を含む。従って、相補的経路は、複数のシングルデータレートコンフィギュレーションにおいて必要でなくてよい。他の複数の構成が可能である。素子４１２及び４１４は、実際の受信信号をサンプリングし、そのサンプルを増幅するサンプリング増幅器である。従って、その増幅は、整合する構成と同様に、サンプリングの前に増幅することに比較してより低速の増幅器によって実行され得る。

増幅器４３０は、プルアップ（ｐｕｌｌ−ｕｐ）ストローブ信号及びプルダウン（ｐｕｌｌ−ｄｏｗｎ）ストローブ信号を入力として受信する。

クロック分配ネットワーク４４０は、ストローブまたはサンプル信号を複数の異なる素子、例えば、複数の異なるサンプリング素子（図示せず）を分配する。分配ネットワーク４４０の複数のレベルの正確な数は実装によって変化するであろう。バイナリツリー分配ネットワークが簡単にするために示されていることは理解されるであろう。一般に、Ｈツリー（それぞれの追加的レベルが２分岐のみではなく４分岐含み、よって「Ｈ」のように見える）が用いられる。どちらの分配ネットワーク４４０の構成が用いられるとしても、且つ何個のレベルが用いられるとしても、増幅器４３０からサンプリング素子４１２及び４１４までストローブ経路または遅延経路がある。

ストローブ経路４５０を介した遅延は、デバイスのオペレーションに基づいて、経年劣化、変化する複数の電圧レベル、温度における複数の変化、または場合によっては他の複数の作動状況を介して時間とともに変化する。ストローブ経路４５０を介したタイミングは、データ信号（ｔＤＱ≠ｔＤＱＳとして表すことができる）に対する遅延と整合しないことは理解されるであろう。タイミング差は、送信信号のタイミングを変えるか、またはデータストローブが生成されるときを変えることを介して補償され得る。クロック分配ネットワークの複数の異なるレベルに沿った複数の送信線（複数のトレースまたはワイヤ）は、工業において一般に示されるように、抵抗及び静電容量を有しているとして示されることは理解されるであろう。別の共通の実例は、それぞれの線の遅延が、それらの線に固有の抵抗、静電容量、及びインダクタンスによる複素インピーダンスによって生成されることを示す、それぞれの送信線におけるインダクタの示を含む。また、それぞれのトライアングルは、信号がストローブ経路４５０を介して伝搬するときのその信号の損失を防止するためのバッファを表すことも理解されるであろう。

図４Ｂは、図４Ａの不整合受信回路に対する複製クロック分配経路を持つ発振器回路の実施形態のブロック図である。複製回路４０４は、同じ基板上において同じ複数の処理段階を用いて回路４０２として集積され得る。一実施形態において、複製回路４０４は、基板上において回路４０２に物理的にごく近接して配置される。従って、２つの回路の複数の動作は、環境状況による遅延における複数の変化に関して詳しく追跡するべきである。複製回路４０４は、回路４０２に並列であり、回路４０２に関して独立して且つバックグラウンドにおいて動作する。複製として、複製ネットワーク４４２は、分配ネットワーク４４０と同じ構造を有する。従って、複製経路４５２は、ストローブ経路４５０と同じ遅延を有する。

示されるように、複製回路４０４は、リング発振器として設定されるかまたはそれを含む。リング発振器は、Ｎサイクルの期間（Ｎは増幅器４３２への可能な信号入力が能動的であるサイクルの数である）複数の振動を生成するであろう。従って、Ｎは、複製回路４５０の複製経路４５２が可能になっているサイクルの数である。一実施形態において、複製回路４０４は、カウンタ４６０を含むと考慮されていないが、代わりにカウンタ４６０へ入力を供給する。他の実施形態では、カウンタ４６０は、複製の回路４０４の一部として考慮される。カウンタ４６０は、複製経路４５２に対してサイクルの期間毎の複数の振動の数を追跡する。従って、回路４０２及び４０４が属するシステムは、分配ネットワークを介して遅延を算出することができ、具体的には遅延における複数の変動を識別することができる。遅延は、カウントがＮサイクル後にカウンタ４６０において格納された最終カウント値である、カウント上の１としてまたはそれに基づいて計算され得る。カウンタ４６０は、十分な精度のためにほぼ全ての場合、例えば、８から１６ビットで実装されてよい。

複製経路４５２は、回路４０２のリアルデータ経路またはリアルストローブ経路に対して「ダミー経路」として称されてよい。複製回路４０４は、受信器の通常オペレーションに影響を与えずに、リング発振器構成を用いてｔＤＱＳ経路遅延を直接測定することができる。一実施形態において、複製回路４０４は、継続的にまたはほぼ継続的にオペレーションし、ノイズを減らすべく多数のサンプルを生成するが、一方で既知の複数の周期トレーニングアプローチよりはるかに高い帯域幅をさらに実現する。数学的に、リング発振器周波数は、システムクロック周波数が様々な可能なソースから得ることができる、システムクロック周波数の関数として表され得る。その表現は、数式ｌ：ＦＲｉｎｇＯｓｃ＝ＦＳｙｓｔｅｍＣｌｋ*ＲＯカウント／Ｎであってよく、ここでＦＲｉｎｇＯｓｃはリング発振器回路の周波数であり、ＦＳｙｓｔｅｍＣｌｋはシステムクロックの周波数であり、ＲＯカウントはリング発振器の最終カウント（カウンタ４６０によって記録される）であり、Ｎはリング発振器が利用可能になっているかまたは能動的である複数のシステムクロックサイクルの数である。

Ｎを大きくすることによって、遅延の非常に正確な測定値を得ることが可能になり、システムにおけるいずれのノイズも、ゼロの追加のオーバヘッドでリング発振器内で自動的に平均化されるであろう。例えば、ｔＤＱＳの典型的な値が０．５ｎｓである回路４０４を１uｓの間動作させることは、約２０００のＲＯカウントを提供する。いずれのクロックジッタまたは供給ノイズも２０００振動で平均化されているはずであり、１％未満の範囲内において正確なｔＤＱＳの測定を提供する。

継時的なｔＤＱＳ遅延におけるドリフトを計算するべく、システムは、前の測定から少なくとも１つのＲＯカウントに対する値を格納し、新たなＲＯカウント値を格納値に比較し得る。一実施形態において、ＲＯカウントに対する初期値は、ＤＱがＤＱＳを中心としたときのＢＩＯＳ（基本入出力システム）トレーニングの間に生成され得る。従って、実際のシステムの１つの測定がされ、新しい遅延値が、周期トレーニングアプローチの反復的性質とは対照的に、格納された測定値に基づいて計算され得る。一実施形態において、ドリフトは、数式２として数学的に表され得る：ΔｔＤＱＳ＝Ｎ／ＦＳｙｓｔｅｍＣｌｋ＊（ｌ/ＲＯカウントＮＥＷ−1/ＲＯカウントＯＬＤ）であり、ここでΔｔＤＱＳはストローブ経路遅延における変化であり、Ｎはテスト／測定が可能にされているシステムクロックサイクルの数であり、ＦＳｙｓｔｅｍＣｌｋはシステムクロックの周波数であり、ＲＯカウントＮＥＷはＲＯカウントの現在の測定値であり、ＲＯカウントＯＬＤはＲＯカウントの格納値である。

ドリフト計算に対する数学的表現は分割オペレーションを必要とし、それは、デジタルハードウェアにおいて実装するにはかなり高価なオペレーションであることは理解されるであろう。数式２は、さらにテイラー展開によって推定され：数式３：ΔｔＤＱＳ〜（Ｎ／ＦＳｙｓｔｅｍＣｌｋ）−（Ｎ／（ＦＳｙｓｔｅｍＣｌｋ／ＲＯカウントＯＬＤ））＊ＲＯカウントＮＥＷ、及び数式４：ΔｔＤＱＳ〜（Ｎ／（ＦＳｙｓｔｅｍＣｌｋ／ＲＯカウントＯＬＤ２））＊ＲＯカウントＮＥＷ２−（３＊Ｎ（ＦＳｙｓｔｅｍＣｌｋ／ＲＯカウントＯＬＤ））＊ＲＯカウントＮＥＷ＋（２＊Ｎ／ＦＳｙｓｔｅｍＣｌｋ）であり、ここで、数式３は数式２の一次テイラー展開であり、数式４は数式２の二次テイラー展開である。サイクル数であるＮは、システムクロック周波数を測定するためのものであることに留意されたい。

ＦＳｙｓｔｅｍＣｌｋ及び格納されたリング発振器カウントであるＲＯカウントＯＬＤは全て、既知の値である。従って、数式３及び４に対して必要な複数の分割オペレーションのそれぞれは、リアルタイムで実行することができなく、リアルタイムでの乗算において用いるために格納されアクセスすることができる。従って、数式３及び数式４は、事前算出された複数の分割オペレーションでリアルタイムの乗算を必要とするのみである。より上位の複数のテイラー展開及び／または他の推定技術もまた用いられ得ることは理解されるであろう。

回路４０４は、複製のネットワーク４４２の出力からのフィードバックを増幅器４３２の反転端子、及び他の端子に対するＶｒｅｆに接続することによって振動に必要な反転を達成する。他の実装がまた、上記反転を異なる態様において達成でき、他の実装は、図４Ｂに示される単一エンドバージョンの代わりに差動ＤＱＳフィードバックを用いることができる。複製ネットワーク４４２は、分配ネットワーク４４０と同等の回路として実装され得ることは理解されるであろう。従って、ネットワークのそれぞれのレグは、複製経路４５２に沿って遅延に影響を与えずにバッファで終端となってよい。従って、複製ネットワーク４４２は、１または複数の完全な複製経路を有してよく、いずれか１つの経路は複数の経路の一つ一つに対する遅延を示す。

一実施形態において、回路４０４は、受信器にＡＣ結合する。ＡＣ結合は、共通モード電圧、電圧振幅、及び傾きが遅延整合に最小限の影響で調整されることを可能にし得る。従って、入力振幅、共通モード電圧、及び回路４０４の傾きは、リアルＤＱＳパッド信号を整合させるべく調整され得る。一実施形態において、結合キャパシタＣ４７４は、回路のチューニングを許容するべく調節可能であり得るかまたは変化し得る。一実施形態において、フィードバック経路は、また、受信器の傾きにおける調節を可能にするべく抵抗器Ｒ４７６を含む。抵抗器Ｒ４７６はまた、回路応答をチューニングすることを許容するべく調節可能であり得るかまたは変化し得る。従って、フィードバックタイミング応答は、回路４０２における実際のデータ経路の動作に基づいて調整され得る。フィードバック応答時間は、デバイスの経年劣化などの環境状況に基づいて修正され得る。一実施形態において、フィードバックに対するそのようなＡＣ調節は、そのフィードバックに対し初期開始状況を定義するべく追加の起動回路（図示せず）を必要とし得る。ＡＣ結合は、また、初期状況に応じて、共通モードを安定化するべくいくらかの時間を必要としてよく、所望の平均化または測定期間（例えば、より大きいＮ）、またはカウントを可能にする前のリング発振器におけるウォームアップ期間（例えば、カウンタ４６０がＸサイクル後にオンにされる、Ｎ＋Ｘサイクルを可能にする）が延長され得る。

増幅器４３０が素子４１２及び４１４の増幅器に整合しない一方で、増幅器４３２は増幅器４３０に整合していることは理解されるであろう。さらに、複製経路４５２がストローブ経路４５０に整合させられる。

図５は、複製クロック分配経路を持つ発振器回路に対するオペレーションタイミングの実施形態のタイミングチャートである。図５は、ＤＲＡＭデバイスに対する複数のコマンドのフローの一実施形態を示す。クロック信号５１０はシステムクロックである。ＣＭＤ５２０はＤＲＡＭコマンド信号である。ＰＲＥ ＡＬＬは、初期化コマンドを表す。ＰＲＥ ＡＬＬコマンドが発行されるときと、ＭＲＷ開始コマンドの発行との間において、ｔＲＰａｂの遅延がある。ＭＲＷ（モードレジスタ書き込み）開始は、振動を開始するコマンドを表す。リング発振器信号ＲＯ５３０は、ＭＲＷ開始が発行されるときからｔＲＯＤｅｌａｙの遅延の後に振動を開始する。

一度ＲＯ５３０が振動を開始すると、カウント５４０は、複数の振動のカウントを始める。垂直な複数の破断線によって示されるように振動の期間があり、その後、コントローラは、複数の振動を停止させるＭＲＷ停止コマンドを発行する。ｔＲＯＤｅｌａｙの遅延の後に、リング発振器は停止し、カウンタはＸのカウントで落ち着く。ｔＷａｉｔの遅延の後、コントローラは、カウンタの結果をリクエストするＭＲＲ（モードレジスタ読み込み）結果コマンドを発行する。ＲＬ＋ｔＤＱＳＣＫの期間の後、メモリデバイスは、ＤＱ５５０における値Ｘを返還する。

従って、ＤＲＡＭプロトコルの視点から、リング発振器はＭＲＷ／ＭＲＲコマンド、複数の明確な信号を介してアクセスされ得るか、または何らかの他の態様で通信され得る。一実施形態において、Ｎの値（クロック５１０が振動するためのサイクルの数）は、個別の停止発振器コマンドを必要とするメモリコントローラ、またはカウンタを用いるＤＲＡＭのいずれか一方において実装され得る。一実施形態において、複数の振動をカウントするカウンタは、メモリコントローラに含まれている。そのような実装において、メモリコントローラ及びメモリデバイスは、結果をフィードバックするための信号を必要とし、それはメモリコントローラとメモリデバイスとの間における帯域幅を消費するであろう。一実施形態において、複数の振動をカウントするカウンタは、メモリデバイスに含まれ、最終カウントは、メモリコントローラにフィードバックされるものの全てである。そのような実装は、発振器カウントをリードバック（ｒｅａｄ ｂａｃｋ）するべく別個のＭＲＲコマンドを必要としてよい。図５における例は、メモリ背景における一例であるのみであって、限定するものではないことは理解されるであろう。他の明確なまたは間接的な通信方法が可能である。

一実施形態において、振動方法は、例えばｔＤＱＳＣＫなどの１または複数の重大なＤＲＡＭタイミング遅延、及びこれらがＤＲＡＭ電圧及び／または温度と共にどう変化するかの大まかな推定を得るべく用いられ得る。そのような使用は、専用の測定ほど正確ではない可能性があるが、複数の特定のタイミング遅延についての見解を提供し得ることから、単一技術で多様な情報を提供し得ることは理解されるであろう。

図６は、複製クロック分配ネットワークにおいて検出される複数の遅延変化に基づいてクロック分配ネットワークにおける遅延を調節するための処理の実施形態のフロー図である。一実施形態において、機器メーカは、コンポーネントにおけるＩ／Ｏに対する受信回路を製造する。受信回路は、増幅器、サンプリング回路、及びクロック分配ネットワーク６０２を含む。サンプリング回路及び増幅器は、同じ素子の一部であってよい。製造者はまた、コンポーネントにおける複製回路を製造する。複製回路は、整合増幅器（受信回路のクロック分配ネットワークの増幅器と整合させられる）、及び複製クロック分配ネットワーク経路６０４を含む。

オペレーション中、受信回路は、送信デバイス６０６から処理するための通信を受信する。受信回路は、入力信号を処理する。受信回路は、多くのそのような入力信号を処理し得る。並行して、且つ受信回路のオペレーションとは独立して（例えば、複製回路のオペレーションは、受信回路のオペレーションに直接影響しなく、その逆もまた同様である）、受信デバイスはイネーブル信号を生成する。複製回路の複製増幅器は、入力またはイネーブル信号６０８を受信する。

複製増幅器は、複製クロック分配ネットワーク経路６１０を介して信号を出力する。複製経路は、受信回路のクロック分配ネットワーク経路に整合させられる。一実施形態において、複製経路は、全体複製クロック分配ネットワークではなく、単に単一経路である。従って、複製経路は、受信回路のクロック分配ネットワークと同等の回路として実装され得る。複製回路は、複製経路の出力をフィードバックするか、または複製経路の終端から複製増幅器６１２の入力へフィードバックする。フィードバック経路は、回路が振動するようにする。

カウンタは複製経路の終端で、複数の振動６１４をカウントする。カウンタは、レジスタまたはコントローラデバイスにカウントを提供してよい。カウントに基づいて、システムは複製経路の遅延を算出し、具体的には遅延が変更されているか判断する（６１６）。算出は、受信デバイスまたは送信デバイスによって実行され得る。算出を行うデバイスは、複製経路に対して現在の遅延を前の遅延に比較してよい（６１８）。一実施形態において、算出は、現在の発振器カウントを前の発振器カウント値に比較する段階を含む。

遅延が同じである場合、６２０ ＹＥＳ分岐の場合、調節するべきものはなく、受信回路は前のようにオペレーションし続ける。発振器回路は、それが再び使用可能になる近い将来、再起動されるであろう（６０８）。複数の遅延が異っている場合、６２０ ＮＯ分岐の場合、システムは、ＩＯの遅延を複製回路における遅延の差に基づき、受信回路のクロック分配ネットワークに関して調節する（６２２）。一般的に、システムは、送信器ソースクロックと不整合受信回路との間の遅延を、複製クロック分配ネットワークにおける遅延に基づいて調節してよい。一実施形態において、上記調節は、送信器のオペレーション中における調節を含む。一実施形態において、上記調節は、受信器のオペレーションを制御する複数の設定を受信するための調節を含む。一実施形態において、上記調節は、クロック分配ネットワークのオペレーション中における調節を含む。上記調節は、様々な送信及び／または受信回路の複数の電気Ｉ／Ｏパラメータを調節することを介して実装され得る。一実施形態において、検索ロジックは、どの複数のＩ／Ｏ作動パラメータを調節すべきか判断するべく検索を実装する。

図７は、複製クロック分配経路が実装され得るコンピューティングシステムの実施形態のブロック図である。システム７００は、本明細書に記載された任意の実施形態に係るコンピューティングデバイスを表し、それは、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲームまたは娯楽制御システム、スキャナ、コピー機、プリンタ、ルーティングまたは切り替えデバイス、または他の電子デバイスであってよい。システム７００はプロセッサ７２０を含み、プロセッサ７２０は、処理、オペレーション管理、及びシステム７００に対する複数の命令の実行を提供する。

プロセッサ７２０は、任意のタイプのマイクロプロセッサ、中央処理ユニット（ＣＰＵ）、処理コア、または、システム７００に対して処理を提供する他の処理ハードウェアを含んでよい。プロセッサ７２０は、システム７００の全体のオペレーションを制御し、１または複数のプログラム可能な汎用または特定用途のマイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラム可能なコントローラ、特定用途向け集積回路（ＡＳＩＣｓ）、プログラム可能なロジックデバイス（ＰＬＤｓ）等、またはそのような複数のデバイスの組み合わせであるかまたはそれらを含んでよい。

メモリサブシステム７３０は、システム７００のメインメモリを表し、プロセッサ７２０によって実行されるべきコード、またはルーチンを実行するときに使用されるべき複数のデータ値に対して一時的なストレージを提供する。メモリサブシステム７３０は、リードオンリーメモリ（ＲＯＭ）などの１つまたは複数のメモリデバイス、フラッシュメモリ、１または複数の種類のランダムアクセスメモリ（ＲＡＭ）、または他の複数のメモリデバイス、または複数のそのようなデバイスの組み合わせを含んでよい。メモリサブシステム７３０は、システム７００における複数の命令の実行のためのソフトウェアプラットフォームを提供するべく、特に、オペレーティングシステム（ＯＳ）７３６を格納しホストする。さらに、複数の他の命令７３８が格納されメモリサブシステム７３０から実行され、システム７００のロジック及び処理を提供する。ＯＳ７３６及び複数の命令７３８は、プロセッサ７２０によって実行される。

メモリサブシステム７３０は、データ、命令、プログラムまたは他のアイテムを格納するメモリデバイス７３２を含む。一実施形態において、メモリサブシステムは、本明細書に記載された任意の実施形態に係るメモリコントローラであり、複数のコマンドをメモリデバイス７３２に対して生成し発行するべくスケジューラを含む、メモリコントローラ７３４を含む。

一実施形態において、メモリサブシステム７３０及びメモリデバイス７３２は、メモリコントローラからメモリデバイスへの通信のタイミング及び精度を改善するべく、複製クロック分配経路から生じるフィードバックを実装する。一実施形態において、メモリデバイス７３２は、ストローブ分配ネットワークに整合した複製分配ネットワークを含む。メモリデバイスは、複製ネットワークにおけるリング発振器による遅延シフトの大きさ及び方向を判断する。システムは、複数の振動のカウントを用いて遅延シフトを算出し、１または複数のＩ／Ｏパラメータのオペレーションを調節してその遅延シフトを構成する。

プロセッサ７２０及びメモリサブシステム７３０は、バス／バスシステム７１０に結合される。バス７１０は、適切な複数のブリッジ、アダプタ及び／またはコントローラによって接続された、任意の１または複数の別個の物理的なバス、通信ライン／インターフェース、及び／または、ポイントツーポイント接続を表す抽象概念である。従って、バス７１０は、例えば、１または複数のシステムバス、周辺機器相互接続（ＰＣＩ）バス、ハイパートランスポートまたは業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピュータシステムインターフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または米国電気電子学会（ＩＥＥＥ）規格１３９４バス（一般に、「Ｆｉｒｅｗｉｒｅ（登録商標）」と称される）を含んでよい。バス７１０の複数のバスはまた、ネットワークインターフェース７５０における複数のインターフェースに対応してよい。

システム７００はまた、１または複数の入出力（（Ｉ／Ｏ））インターフェース７４０、ネットワークインターフェース７５０、１または複数の内部大容量ストレージデバイス７６０、及びバス７１０に結合された周辺インターフェース７７０を含む。Ｉ／Ｏインターフェース７４０は、ユーザがシステム７００と相互作用する１または複数のインターフェースコンポーネント（例えば、動画、オーディオ、及び／または英数字インタフェーシング）を含んでよい。

ネットワークインターフェース７５０は、１または複数のネットワーク上において、複数の遠隔デバイス（例えば、複数のサーバ、複数の他のコンピューティングデバイス）と通信する能力をシステム７００に提供する。ネットワークインターフェース７５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、または他の有線または無線規格ベースの、または所有権のあるインターフェースを含んでよい。

ストレージ７６０は、１または複数の磁気、ソリッドステートまたは光ベースのディスク、またはそれらの組み合わせなど、大容量データを不揮発な様式で格納するためのいずれかの従来の媒体であってもよく、または、それを含んでもよい。ストレージ７６０は、永続的な状態でコードまたは命令及びデータ７６２を保持する（すなわちシステム７００への電力の中断に関わらず値は保持される）。メモリ７３０はプロセッサ７２０に複数の命令を提供する実行メモリまたはオペレーションメモリであるが、ストレージ７６０は総称的に「メモリ」であると考慮してよい。ストレージ７６０は不揮発性である一方で、メモリ７３０は揮発性メモリを含み得る（つまり、すなわちシステム７００への電力が中断すると、データの値または状態は不確定である）。

周辺インターフェース７７０は、具体的には上述されないいずれのハードウェアインターフェースを含んでもよい。周辺機器は、一般的に、システム７００に依存して接続されるデバイスを指す。従属的な接続は、システム７００が、オペレーションが実行し、ユーザが相互作用するソフトウェア及び／またはハードウェアプラットフォームを提供するものである。

図８は、複製クロック分配経路が実装され得るモバイルデバイスの実施形態のブロック図である。デバイス８００は、コンピューティングタブレット、携帯電話またはスマートフォン、ワイヤレス可能な電子書籍リーダ、または他のモバイルデバイスなどのモバイルコンピューティングデバイスを表す。デバイス８００において特定の複数のコンポーネントが一般的に示され、そのようなデバイスの全てのコンポーネントが示されていないことは理解されるだろう。

デバイス８００は、デバイス８００の主要な処理オペレーションを実行するプロセッサ８１０を含む。プロセッサ８１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能なロジックデバイス、または他の処理手段などの１または複数の物理的なデバイスを含み得る。一実施形態において、プロセッサ８１０は、プロセッサダイに加えて、光インターフェースコンポーネントを含む。従って、プロセッサダイ及びフォトニックコンポーネントが同じパッケージ内に存在する。そのようなプロセッサパッケージは、本明細書に記載された任意の実施形態に係る光コネクタと光学的にインターフェースをとってよい。プロセッサ８１０によって実行される複数の処理オペレーションは、複数のアプリケーション及び／またはデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理オペレーションは、人間のユーザまたは他のデバイスとのＩ／Ｏ（入出力）に関する複数のオペレーション、電力管理に関する複数のオペレーション、及び／または、デバイス８００と別のデバイスとの接続に関する複数のオペレーションを含む。処理オペレーションはまた、オーディオＩ／Ｏ、及び／またはディスプレイＩ／Ｏに関する複数のオペレーションを含んでよい。

一実施形態において、デバイス８００は、オーディオサブシステム８２０を含み、オーディオサブシステム８２０は、コンピューティングデバイスに複数のオーディオ機能を提供することに関連し、複数のハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）コンポーネントを表す。オーディオ機能は、マイク入力と同様に、スピーカ及び／またはヘッドフォンの出力を含み得る。そのような機能のための複数のデバイスは、デバイス８００に統合されるか、またはデバイス８００に接続され得る。一実施形態において、ユーザは、プロセッサ８１０によって受信され処理される複数のオーディオコマンドを提供することによってデバイス８００と相互作用する。

ディスプレイサブシステム８３０は、ユーザがコンピューティングデバイスと相互作用するための視覚及び／または触覚ディスプレイを提供する複数のハードウェア（例えば、ディスプレイデバイス）及びソフトウェア（例えば、ドライバ）コンポーネントを表す。ディスプレイサブシステム８３０は、ユーザに対してディスプレイを提供するべく用いられる特定のスクリーンまたはハードウェアデバイスを含むディスプレイインターフェース８３２を含む。一実施形態では、ディスプレイインターフェース８３２は、ディスプレイに関連する少なくともいくつかの処理を実行するべく、プロセッサ８１０とは別個のロジックを含む。一実施形態では、ディスプレイサブシステム８３０は、ユーザに対して出力及び入力の両方を提供するタッチスクリーンデバイスを含む。

Ｉ／Ｏコントローラ８４０は、ユーザとの相互作用に関連する複数のハードウェアデバイス及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ８４０は、オーディオサブシステム８２０及び／またはディスプレイサブシステム８３０の一部であるハードウェアを管理するべく動作してよい。さらに、Ｉ／Ｏコントローラ８４０は、デバイス８００に接続される追加のデバイスに対する接続点を示し、この追加のデバイスを介してユーザはシステムと相互作用してよい。例えば、デバイス８００に取り付けられ得る複数のデバイスは、マイクデバイス、スピーカまたはステレオシステム、動画システムまたは他のディスプレイデバイス、キーボードまたはキーパッドデバイス、または、カードリーダなどの特定の用途を有する使用のための他のＩ／Ｏデバイスまたは他のデバイスを含んでよい。

上述したように、Ｉ／Ｏコントローラ８４０は、オーディオサブシステム８２０及び／またはディスプレイサブシステム８３０と相互作用しうる。例えば、マイクまたは他のオーディオデバイスを介した入力は、デバイス８００の１または複数のアプリケーションまたは機能に対して入力またはコマンドを提供し得る。

さらに、オーディオ出力は、ディスプレイ出力の代わりに、またはそれに加えて提供され得る。他の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスはまた、Ｉ／Ｏコントローラ８４０によって少なくとも部分的に管理され得る入力デバイスとして動作する。また、Ｉ／Ｏコントローラ８４０によって管理されるＩ／Ｏ機能を提供するべく、デバイス８００上には追加の複数のボタンまたは複数のスイッチがあってもよい。

一実施形態において、Ｉ／Ｏコントローラ８４０は、例えば加速器、カメラ、光センサまたは他の環境センサ、ジャイロスコープ、グローバルポジショニングシステム（ＧＰＳ）、またはデバイス８００に含まれ得る他のハードウェアなどのデバイスを管理する。入力は、オペレーション（ノイズのフィルタリング、輝度検出のためのディスプレイ調節、カメラに対するフラッシュの適用、または他の機能など）に影響を与えるべく、システムに環境入力を提供することと同様に、直接的なユーザインタラクションの一部であってよい。一実施形態において、デバイス８００は、バッテリ電力使用量、バッテリの充電、及び省電力化オペレーションに関連する複数の特徴を管理する電力管理８５０を含む。

メモリサブシステム８６０は、デバイス８００において情報を格納するための（複数の）メモリデバイス８６２を含む。メモリサブシステム８６０は、不揮発性（メモリデバイスへの電力が中断された場合に状態が変化しない）及び／または揮発性（メモリデバイスへの電力が中断された場合に状態が不確定である）のメモリデバイスを含んでよい。メモリ８６０は、システム８００の複数のアプリケーションおよび複数の機能の実行に関連するシステムデータ（長期または一時的のいずれであっても）と同様に、アプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータを格納し得る。一実施形態において、メモリサブシステム８６０は、メモリコントローラ８６４を含む（メモリコントローラ８６４はまた、システム８００の制御の一部であるとみなすことができ、潜在的にプロセッサ８１０の一部であるとみなすことができる）。メモリコントローラ７６４は、メモリデバイス７６２に対する複数のコマンドを生成し、それらを発行するスケジューラを含む。

接続８７０は、複数のハードウェアデバイス（例えば、複数の無線及び／または有線コネクタ及び通信ハードウェア）及び複数のソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含み、デバイス８００が複数の外部のデバイスと通信することを可能にする。デバイスは、他のコンピューティングデバイス、無線アクセスポイント、または基地局などの別個の複数のデバイスであってよく、同様にヘッドセット、プリンタまたは他のデバイスなどの周辺機器であってもよい。

接続８７０は、複数の異なるタイプの接続を含んでよい。一般化するべく、デバイス８００は、セルラー接続８７２及び無線接続８７４を用いて図示されている。セルラー接続８７２は、一般的に、ＧＳＭ（登録商標）（モバイルコミュニケーションズ用グローバルシステム（ｇｌｏｂａｌ ｓｙｓｔｅｍ ｆｏｒ ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ））または変形または派生物、ＣＤＭＡ（符号分割多重接続）または変化形または派生物、ＴＤＭ（時分割多重化）または変化形または派生物、ＬＴＥ（ロングタームエボリューション（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）‐「４Ｇ」とも称される）、または他の複数のセルラーサービス規格を介して提供されるなど、無線キャリアによって提供されるセルラーネットワーク接続を指す。無線接続８７４は、セルラー方式ではない無線接続を指し、パーソナルエリアネットワーク（ブルートゥース（Ｂｌｕｅｔｏｏｔｈ（登録商標））など）、ローカルエリアネットワーク（ＷｉＦｉなど）、及び／または広域ネットワーク（ＷｉＭａｘ（登録商標）など）、または他の無線通信を含んでよい。無線通信は、非固体媒体を介した、変調された電磁放射の使用を通したデータの転送を指す。有線通信は、固体通信媒体を介して生じる。

周辺接続８８０は、複数のハードウェアインターフェースおよびコネクタを含み、また、複数のソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）も含み、複数の周辺接続を生成する。デバイス８００が、それに接続される周辺機器（「〜から」８８４）を有することだけでなく、他のコンピューティングデバイスに対する周辺機器（「〜へ」８８２）であることの両方が可能であることは理解されるであろう。デバイス８００は、一般に、デバイス８００上のコンテンツの管理（例えば、ダウンロード、及び／またはアップロード、変更、同期）などの目的で、他のコンピューティングデバイスに接続するための「ドッキング」コネクタを有する。

さらに、ドッキングコネクタは、デバイス８００が、例えばオーディオビジュアルまたは他のシステムへのコンテンツの出力を制御することを可能にする特定の周辺機器にデバイス８００が接続されることを可能にしてよい。

独占所有権のあるドッキングコネクタまたは他の所有権のある接続ハードウェアに加えて、デバイス８００は、一般的なまたは規格ベースの複数のコネクタを介して周辺接続８８０を生成し得る。複数の共通のタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多数の異なるハードウェアインターフェースのうちいずれかを含んでよい）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ（ＨＤＭＩ（登録商標））、Ｆｉｒｅｗｉｒｅ（登録商標）、または他のタイプを含んでよい。

一実施形態において、システム８００の１または複数のコンポーネントは、コンポーネント間の通信のタイミング及び精度を改善するべく、複製クロック分配経路から生じるフィードバックを実装する。一実施形態において、受信コンポーネントは、ストローブ分配ネットワークに整合した複製分配ネットワークを含む。受信デバイスは、複製ネットワークにおけるリング発振器による遅延シフトの大きさ及び方向を判断する。システムは、複数の振動のカウントを用いて遅延シフトを算出し、１または複数のＩ／Ｏパラメータのオペレーションを調節してその遅延シフトを構成する。

一態様において、不整合通信アーキテクチャを有する装置は、第１増幅器及びサンプリング回路を含むデータ経路と、ストローブ信号をサンプリング回路へ提供するべく第１増幅器に整合していない第２増幅器からサンプリング回路に結合されているクロック分配ネットワークと、を含む不整合受信回路と、第２増幅器に整合した第３増幅器と、ある期間複数の振動をカウントするカウンタと、第３増幅器からカウンタに結合されており、不整合受信回路のクロック分配ネットワークの複製である、複製クロック分配ネットワークと、クロック分配回路から第３増幅器までのフィードバック経路と、を含むリング発振器回路と、を含む。

一実施形態において、データ経路は、第１増幅器およびサンプリング回路を含むサンプリング増幅器を含む。一実施形態において、クロック分配ネットワークは、Ｈツリークロック分配ネットワークを備える。一実施形態において、不整合受信回路及びリング発振器回路は、単一の集積回路ダイ上で一体化されている。一実施形態において、複製クロック分配ネットワークは、不整合受信回路のクロック分配ネットワークと同等の回路である。一実施形態において、フィードバック経路は、チューニング可能なＲＣ回路を含み、リング発振器回路の応答時間を調節する。

一実施形態において、当該装置はさらに、リング発振器回路におけるカウンタによってカウントされる複数の振動の数に基づいて不整合受信回路のクロック分配ネットワークに対する遅延調節を算出するためのロジックを含む。一実施形態において、当該装置はさらに、複数の数の事前に算出された分割を表す値を格納するべくメモリデバイスを含み、上記ロジックはその値を用いて、リアルタイム分割実行せずに遅延調節を算出する。一実施形態において、当該装置はさらに、カウンタによってカウントされる複数の振動の数を送信デバイスに通信するためのロジックを含み、送信デバイスがその受信回路への出力信号のタイミングを調節するようにする。一実施形態において、当該装置はさらに、カウンタによってカウントされる複数の振動の数を受信デバイスに通信するためのロジックを含み、受信デバイスが、送信回路から複数の信号を受信するべく複数の信号処理パラメータのタイミングを調節するようにする。

一態様において、不整合受信回路を有するメモリデバイスを備えた電子デバイスは、プロセッサを含むハードウェアプラットフォームと、ハードウェアプラットフォームにおいてメモリコントローラデバイスからの通信をハードウェアプラットフォームにおいて受信するメモリデバイスとを含み、当該メモリデバイスは、不整合受信回路と、リング発振器回路と、メモリデバイスからアクセスされたデータに基づいてディスプレイを生成するべく結合されたタッチスクリーンディスプレイとを含み、当該不整合受信回路は、第１増幅器およびサンプリング回路を含むデータ経路と、ストローブ信号をサンプリング回路に提供するべく、第１増幅器に整合していない第２増幅器からサンプリング回路まで結合されているクロック分配ネットワークとを含み、上記リング発振器回路は、第２増幅器に整合した第３増幅器と、ある期間複数の振動の数をカウントするためのカウンタと、第３増幅器からカウンタまで結合され、不整合受信回路のクロック分配ネットワークと同等の回路である複製クロック分配ネットワークとを含む。

一実施形態において、データ経路はサンプリング増幅器を含み、それは第１増幅器及びサンプリング回路を含む。一実施形態において、クロック分配ネットワークは、Ｈツリークロック分配ネットワークを備える。一実施形態において、不整合受信回路及びリング発振器回路は、単一の集積回路ダイ上で一体化されている。一実施形態において、複製クロック分配ネットワークは、不整合受信回路のクロック分配ネットワークと同等の回路である。一実施形態において、フィードバック経路は、リング発振器回路の応答時間を調節するべくチューニング可能なＲＣ回路を含む。

一実施形態において、メモリデバイスはさらに、リング発振器回路におけるカウンタによってカウントされる複数の振動の数に基づいて、不整合受信回路のクロック分配ネットワークに対して遅延調節を算出するためのロジックを含む。一実施形態において、メモリデバイスはさらに、複数の数の事前計算された分割を表す値を格納するべくメモリコンポーネントを含み、上記ロジックは、リアルタイム分割を実行せずに、その値で遅延調節を算出する。一実施形態において、メモリデバイスはさらに、カウンタによってカウントされた複数の振動の数を送信デバイスに通信するためのロジックを含み、送信デバイスが、その受信回路への出力信号のタイミングを調節するようにする。一実施形態において、メモリデバイスはさらに、カウンタによってカウントされた複数の振動の数を受信デバイスに通信するためのロジックを含み、受信デバイスが、その送信回路から複数の信号を受信するべく複数の信号処理タイミングパラメータのタイミングを調節するようにする。

一態様において、不整合受信回路と通信するための方法は、複製クロック分配ネットワークを介する振動を起こすべく、複製クロック分配ネットワークの出力からの信号を複製増幅器の入力にフィードバックする段階と、ある期間カウンタを用いて複製クロック分配ネットワークを介する複数の振動の数をカウントする段階と、複製クロック分配ネットワークを介する遅延における変化を計算する段階と、送信器ソースクロックと不整合受信回路との間における遅延を、複製クロック分配ネットワークを介する遅延に基づいて調節する段階とを含み、複製クロック分配ネットワークは不整合受信回路のクロック分配ネットワークの複製であって、複製増幅器は不整合受信回路のサンプリング増幅器の複製であって、複製増幅器の出力は、クロック分配ネットワークへの入力である。

一実施形態において、複製クロック分配ネットワークの出力からの信号をフィードバックする段階は、第１増幅器及びサンプリング回路を含むデータ経路を複製するクロック分配ネットワークからの信号をフィードバックする段階を備える。一実施形態において、複製クロック分配ネットワークの出力からの信号をフィードバックする段階は、Ｈツリークロック分配ネットワークを複製するクロック分配ネットワークからの信号をフィードバックする段階を備える。一実施形態において、複数の振動の数をカウントする段階は、不整合受信回路を有する単一の集積回路ダイ上で一体化されたリング発振器回路を用いて実行される。一実施形態において、複製クロック分配ネットワークを介して信号をフィードバックする段階は、不整合受信回路のクロック分配ネットワークと同等の回路を介して信号をフィードバックする段階を備える。

一実施形態において、当該方法はさらに、不整合受信回路の環境状況の変更に基づいてフィードバックの応答を調節するべく、複製クロック分配ネットワークの出力から複製増幅器への入力までフィードバックする経路において、ＲＣ回路をチューニングする段階を備える。一実施形態において、当該方法はさらに、不整合受信回路のクロック分配ネットワークに対する遅延調節を、カウンタによってカウントされた複数の振動の数に基づいて計算する段階を備える。一実施形態において、当該方法はさらに、複数の数の事前に計算された分割を表す値を格納する段階、及び遅延調節をリアルタイムの分割を実行せずに上記値を用いて計算する段階を備える。一実施形態において、当該方法はさらに、カウンタによってカウントされる複数の振動の数を送信デバイスに通信し、送信デバイスがその受信回路への出力信号のタイミングを調節するようにする段階を備える。一実施形態において、当該方法はさらに、カウンタによってカウントされる複数の振動の数を受信デバイスに通信し、受信デバイスがその送信回路から複数の信号を受信するべく複数の信号処理パラメータのタイミングを調節するようにする段階を備える。

一態様において、不整合受信回路を用いる通信するための装置は、複製クロック分配ネットワークを介する振動を起こすべく、複製クロック分配ネットワークの出力からの信号を複製増幅器の入力にフィードバックするための手段と、ある期間カウンタを用いて複製クロック分配ネットワークを介する振動の数をカウントするための手段と、複製クロック分配ネットワークを介する遅延における変化を計算するための手段と、送信器ソースクロックと不整合受信回路との間における遅延を、複製クロック分配ネットワークを介する遅延に基づいて調節するための手段と、を含み、複製クロック分配ネットワークは不整合受信回路のクロック分配ネットワークの複製であって、複製増幅器は不整合受信回路のサンプリング増幅器の複製であって、複製増幅器の出力は、クロック分配ネットワークへの入力である。

一実施形態において、複製クロック分配ネットワークの出力からの信号をフィードバックするための手段は、第１増幅器及びサンプリング回路を含むデータ経路を複製するクロック分配ネットワークからの信号をフィードバックするための手段を備える。一実施形態において、複製クロック分配ネットワークの出力からの信号をフィードバックするための手段は、Ｈツリークロック分配ネットワークを複製するクロック分配ネットワークからの信号をフィードバックするための手段を備える。一実施形態において、複数の振動の数をカウントするための手段は、不整合受信回路を有する単一の集積回路ダイ上で一体化された手段を含む。一実施形態において、複製クロック分配ネットワークを介して信号をフィードバックするための手段は、不整合受信回路のクロック分配ネットワークと同等の回路を介して信号をフィードバックするための手段を備える。

一実施形態において、当該装置はさらに、不整合受信回路の環境状況の変更に基づいてフィードバックの応答を調節するべく、複製クロック分配ネットワークの出力から複製増幅器への入力までフィードバックする経路において、ＲＣ回路をチューニングするための手段を備える。一実施形態において、当該装置はさらに、不整合受信回路のクロック分配ネットワークに対する遅延調節を、カウンタによってカウントされた複数の振動の数に基づいて計算するための手段を備える。一実施形態において、当該装置はさらに、複数の数の事前に計算された分割を表す値を格納するための手段、及び遅延調節をリアルタイムの分割を実行せずに上記値を用いて計算するための手段を備える。一実施形態において、当該装置はさらに、カウンタによってカウントされる複数の振動の数を送信デバイスに通信し、送信デバイスがその受信回路への出力信号のタイミングを調節するようにするための手段を備える。一実施形態において、当該装置はさらに、カウンタによってカウントされる複数の振動の数を受信デバイスに通信し、受信デバイスがその送信回路から複数の信号を受信するための複数の信号処理パラメータのタイミングを調節するようにする手段を備える。

一態様において、コンテンツが格納されたコンピュータ可読記憶媒体は、コンピューティングデバイスにより実行されるとき、複製クロック分配ネットワークを介する振動を起こすべく、複製クロック分配ネットワークの出力からの信号を複製増幅器の入力にフィードバックする段階と、ある期間カウンタを用いて複製クロック分配ネットワークを介する複数の振動の数をカウントする段階と、複製クロック分配ネットワークを介する遅延における変化を計算する段階と、送信器ソースクロックと不整合受信回路との間における遅延を、複製クロック分配ネットワークを介する遅延に基づいて調節する段階とを含むオペレーションを実行し、複製クロック分配ネットワークは不整合受信回路のクロック分配ネットワークの複製であって、複製増幅器は不整合受信回路のサンプリング増幅器の複製であって、複製増幅器の出力は、クロック分配ネットワークへの入力である。

一実施形態において、複製クロック分配ネットワークの出力からの信号をフィードバックするためのコンテンツは、第１増幅器及びサンプリング回路を含むデータ経路を複製するクロック分配ネットワークからの信号をフィードバックするためのコンテンツを備える。一実施形態において、複製クロック分配ネットワークの出力からの信号をフィードバックするためのコンテンツは、Ｈツリークロック分配ネットワークを複製するクロック分配ネットワークからの信号をフィードバックするためのコンテンツを備える。一実施形態において、複数の振動の数をカウントするためのコンテンツは、不整合受信回路を有する単一の集積回路ダイ上で一体化された手段を含む。一実施形態において、複製クロック分配ネットワークを介して信号をフィードバックするためのコンテンツは、不整合受信回路のクロック分配ネットワークと同等の回路を介して信号をフィードバックするためのコンテンツを備える。

一実施形態において、当該工業製品はさらに、不整合受信回路の環境状況の変更に基づいてフィードバックの応答を調節するべく、複製クロック分配ネットワークの出力から複製増幅器への入力までフィードバックする経路において、ＲＣ回路をチューニングするためのコンテンツを備える。一実施形態において、当該工業製品はさらに、不整合受信回路のクロック分配ネットワークに対する遅延調節を、カウンタによってカウントされた複数の振動の数に基づいて計算するためのコンテンツを備える。一実施形態において、当該工業製品はさらに、複数の数の事前に計算された分割を表す値を格納するため、及び遅延調節を、リアルタイム分割を実行せずに上記値を用いて計算するためのコンテンツを備える。一実施形態において、当該工業製品はさらに、カウンタによってカウントされる複数の振動の数を送信デバイスに通信し、送信デバイスがその受信回路への出力信号のタイミングを調節するようにするためのコンテンツを備える。一実施形態において、当該工業製品はさらに、カウンタによってカウントされる複数の振動の数を受信デバイスに通信し、受信デバイスがその送信回路から複数の信号を受信するべく複数の信号処理パラメータのタイミングを調節するようにするためのコンテンツを備える。

本明細書において示されるフロー図は、様々な処理動作の複数のシーケンスの例を提供する。特定のシーケンスまたは順序で示されるが、特段明記しない限り、動作の順序は変更することができる。従って、示される実施形態は、単に一例として理解されるべきであり、処理は異なる順序で実行することができ、並列に実行してよい動作もある。さらに、多様な実施形態において、１または複数の動作を省略することができることから、全ての動作が全実施形態で必要とされるわけではない。その他の処理フローも可能である。

本明細書において様々なオペレーショまたは機能を記載する程度において、それらは、ソフトウェアコード、命令、コンフィギュレーション、及び／またはデータとして記載または定義されることができる。コンテンツは、直接実行可能な（「オブジェクト」または「実行可能」形式の）ソースコードまたは差分コード（「デルタ」もしくは「パッチ」コード）であってよい。本明細書に記載された実施形態のソフトウェアコンテンツは、コンテンツが格納された工業製品を介して、または通信インターフェースを操作し、通信インターフェース上でデータを送信する方法を介して、提供することができる。機械可読記憶媒体は、記載された複数の機能もしくは動作を機械に実行させてよく、当該機械可読記憶媒体は、機械（例えば、コンピューティング装置、電子システムなど）によってアクセス可能な形態で情報を格納する、例えば、記録可能／記録不可能媒体（例えば、読み込み専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリ装置など）などの任意のメカニズムを含む。通信インターフェースは、メモリバスインターフェース、プロセッサバスインターフェース、インターネット接続、ディスクコントローラなどの他のデバイスと通信する任意のハードワイヤード、無線、光学などの媒体にインターフェースする任意のメカニズムを含む。通信インターフェースは、複数の設定パラメータを設けることによって、及び／または、ソフトウェアコンテンツを記述したデータ信号を発生するよう通信インターフェースに信号を送信することによって、構成され得る。通信インターフェースは、１または複数のコマンドにより、もしくは、通信インターフェースに送信される信号を介してアクセスすることができる。

本明細書に記載した様々なコンポーネントは、記載した動作もしくは機能を実行するための手段であってよい。本明細書に記載した各コンポーネントは、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。複数のコンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）など）、組み込みコントローラ、ハードワイヤード回路などとして実装することができる。

本明細書に記載した内容に加えて、本発明の範囲から逸脱することなく、本発明について開示した実施形態及び実施例に様々な変更を行ってよい。

従って、本明細書における説明および例示は、限定的意図としてではなく、説明的意図として解釈されるべきである。本発明の範囲は、単に以下の特許請求の範囲を参照することによって、評価されるべきである。

Claims (23)

1. 不整合通信アーキテクチャを備える装置であって、
   第１増幅器及びサンプリング回路を含むデータ経路と、
   ストローブ信号を前記サンプリング回路へ提供するべく、前記第１増幅器に整合していない第２増幅器から前記サンプリング回路に結合されている、クロック分配ネットワークと、を有する不整合受信回路と、
   前記第２増幅器に整合した第３増幅器と、一期間複数の振動をカウントするカウンタと、前記第３増幅器から前記カウンタに結合されており、前記不整合受信回路の前記クロック分配ネットワークの複製である、複製クロック分配ネットワークと、
   クロック分配回路から前記第３増幅器までのフィードバック経路と、を有するリング発振器回路と、
   を備える、不整合通信アーキテクチャを備える装置。
2. 前記データ経路は、前記第１増幅器及び前記サンプリング回路を含むサンプリング増幅器を有する、請求項１に記載の装置。
3. 前記クロック分配ネットワークは、Ｈツリークロック分配ネットワークを有する、請求項１または２に記載の装置。
4. 前記不整合受信回路及び前記リング発振器回路は、単一の集積回路ダイ上で一体化されている、請求項１から３のいずれか一項に記載の装置。
5. 前記複製クロック分配ネットワークは、前記不整合受信回路の前記クロック分配ネットワークと同等の回路である、請求項１から４のいずれか一項に記載の装置。
6. 前記フィードバック経路は、前記リング発振器回路の応答時間を調節するべくチューニング可能なＲＣ回路を含む、請求項１から５のいずれか一項に記載の装置。
7. 前記リング発振器回路における前記カウンタによってカウントされた複数の振動の数に基づいて前記不整合受信回路の前記クロック分配ネットワークに対して遅延調節を算出するためのロジックをさらに備える、請求項１から６のいずれか一項に記載の装置。
8. 複数の数の事前に計算された分割を表す値を格納するためのメモリデバイスをさらに備え、前記ロジックは、前記値を用いてリアルタイム分割を実行せずに前記遅延調節を算出する、請求項７に記載の装置。
9. 前記カウンタによってカウントされた前記複数の振動の数を送信デバイスに通信し、前記送信デバイスが、当該送信デバイスの前記受信回路への出力信号のタイミングを調節するようにするためのロジックをさらに備える、請求項１から８のいずれか一項に記載の装置。
10. 前記カウンタによってカウントされた前記複数の振動の数を受信デバイスに通信し、前記受信デバイスが、送信回路から複数の信号を受信するべく、前記受信デバイスの複数の信号処理パラメータのタイミングを調節するようにするためのロジックをさらに備える、請求項１から９のいずれか一項に記載の装置。
11. 不整合受信回路を有するメモリデバイスを備える電子デバイスであって、
    プロセッサを含むハードウェアプラットフォームと、
    前記ハードウェアプラットフォームにおいてメモリコントローラデバイスからの通信を、前記ハードウェアプラットフォームにおいて受信するためのメモリデバイスと、前記メモリデバイスからアクセスされたデータに基づいてディスプレイを生成するべく結合されたタッチスクリーンディスプレイと、を備え、
    前記メモリデバイスは
    第１増幅器およびサンプリング回路を含むデータ経路と、ストローブ信号を前記サンプリング回路に提供するべく、第１増幅器に整合していない第２増幅器から前記サンプリング回路まで結合されている、クロック分配ネットワークと、を含む不整合受信回路と、
    前記第２増幅器に整合した第３増幅器と、一期間複数の振動の数をカウントするためのカウンタと、前記第３増幅器から前記カウンタまで結合され、前記不整合受信回路の前記クロック分配ネットワークと同等の回路である複製クロック分配ネットワークと、を含むリング発振器回路とを有する、電子デバイス。
12. 不整合受信回路と通信するための方法であって、複製クロック分配ネットワークを介する振動を起こすべく、前記複製クロック分配ネットワークの出力からの信号を複製増幅器の入力にフィードバックする段階と、
    ある期間カウンタで前記複製クロック分配ネットワークを介する複数の振動の数をカウントする段階と、
    複製クロック分配ネットワークを介する遅延における変化を計算する段階と、
    送信器ソースクロックと不整合受信回路との間における遅延を、前記複製クロック分配ネットワークを介する遅延に基づいて調節する段階とを備え、
    前記複製クロック分配ネットワークは前記不整合受信回路のクロック分配ネットワークの複製であって、前記複製増幅器は前記不整合受信回路のサンプリング増幅器の複製であって、前記複製増幅器の出力は、前記クロック分配ネットワークへの入力である、方法。
13. 前記複製クロック分配ネットワークの出力からの信号をフィードバックする段階は、第1増幅器及びサンプリング回路を有するデータ経路を複製するクロック分配ネットワークからの信号をフィードバックする段階を備える、請求項１２に記載の方法。
14. 前記複製クロック分配ネットワークの前記出力からの前記信号をフィードバックする段階は、Ｈツリークロック分配ネットワークを複製するクロック分配ネットワークからの信号をフィードバックする段階を備える、請求項１２または１３に記載の方法。
15. 前記複数の振動の数をカウントする段階は、前記不整合受信回路を有する単一の集積回路ダイ上で一体化されたリング発振器回路で実行される、請求項１２から１４のいずれか一項に記載の方法。
16. 前記複製クロック分配ネットワークを介して前記信号をフィードバックする段階は、前記不整合受信回路の前記クロック分配ネットワークと同等の回路を介して前記信号をフィードバックする段階を備える、請求項１２から１５のいずれか一項に記載の方法。
17. 前記不整合受信回路の環境状況の変更に基づいて前記フィードバックの応答を調節するべく、前記複製クロック分配ネットワークの前記出力から前記複製増幅器の前記入力までフィードバックする経路において、ＲＣ回路をチューニングする段階をさらに備える、請求項１２から１６のいずれか一項に記載の方法。
18. 前記不整合受信回路の前記クロック分配ネットワークに対する遅延調節を、前記カウンタによってカウントされた前記複数の振動の数に基づいて計算する段階をさらに備える、請求項１２から１７のいずれか一項に記載の方法。
19. 複数の数の事前に算出された分割を表す値を格納する段階と、
    前記遅延調節をリアルタイムの分割を実行せずに前記値を用いて算出する段階と、をさらに備える、請求項１８に記載の方法。
20. 前記カウンタによってカウントされる前記複数の振動の数を送信デバイスに通信し、前記送信デバイスが受信回路への当該送信デバイスの出力信号のタイミングを調節するようにする段階をさらに備える、請求項１２から１９のいずれか一項に記載の方法。
21. 前記カウンタによってカウントされる前記複数の振動の数を受信デバイスに通信し、前記受信デバイスが送信回路から複数の信号を受信するべく当該受信デバイスの複数の信号処理パラメータのタイミングを調節するようにする段階をさらに備える、請求項１２から２０のいずれか一項に記載の方法。
22. 請求項１２から２１のいずれか一項に記載の方法を実行する複数のオペレーションを実行するための手段を備える不整合受信回路で通信を行うための装置。
23. 請求項１２から２１のいずれか一項に記載の方法を実行する複数のオペレーションを実行するときに実行される、コンテンツが格納されたコンピュータ可読記憶媒体を備える、工業製品。

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