RU2015151605A - Управление синхронизацией для несогласованного приемника сигнала - Google Patents

Управление синхронизацией для несогласованного приемника сигнала Download PDF

Info

Publication number
RU2015151605A
RU2015151605A RU2015151605A RU2015151605A RU2015151605A RU 2015151605 A RU2015151605 A RU 2015151605A RU 2015151605 A RU2015151605 A RU 2015151605A RU 2015151605 A RU2015151605 A RU 2015151605A RU 2015151605 A RU2015151605 A RU 2015151605A
Authority
RU
Russia
Prior art keywords
circuit
distribution network
amplifier
clock distribution
replica
Prior art date
Application number
RU2015151605A
Other languages
English (en)
Other versions
RU2632406C2 (ru
Inventor
Кристофер П. МОЗАК
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2015151605A publication Critical patent/RU2015151605A/ru
Application granted granted Critical
Publication of RU2632406C2 publication Critical patent/RU2632406C2/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Claims (47)

1. Устройство, содержащее:
схему несогласованного приемника, включающую в себя
путь данных, включающий в себя первый усилитель и схему дискретизации; и
сеть распределения тактового сигнала, соединенную от второго усилителя со схемой дискретизации, для обеспечения стробирующего сигнала для схемы дискретизации, причем второй усилитель не согласован с первым усилителем; и
схему кольцевого генератора, включающую в себя
третий усилитель, согласованный со вторым усилителем;
счетчик для подсчета колебаний в течение промежутка времени;
реплику сети распределения тактового сигнала, соединенную от третьего усилителя со счетчиком, причем реплика сети распределения тактового сигнала представляет собой реплику сети распределения тактового сигнала схемы несогласованного приемника; и
путь обратной связи от схемы распределения тактового сигнала к третьему усилителю.
2. Устройство по п. 1, в котором путь данных включает в себя усилитель с дискретизацией, включающий в себя первый усилитель и схему дискретизации.
3. Устройство по п. 1, в котором сеть распределения тактового сигнала содержит сеть распределения тактового сигнала в виде Н-дерева.
4. Устройство по п. 1, в котором схема несогласованного приемника и схема кольцевого генератора интегрированы на одном кристалле интегральной схемы.
5. Устройство по п. 1, в котором реплика сети распределения тактового сигнала представляет собой схему, эквивалентную сети распределения тактового сигнала схемы несогласованного приемника.
6. Устройство по п. 1, в котором путь обратной связи включает в себя настраиваемую RC-цепь для регулирования времени отклика схемы кольцевого генератора.
7. Устройство по п. 1, дополнительно содержащее:
логическую схему для расчета регулировки задержки для сети распределения тактового сигнала схемы несогласованного приемника на основе количества колебаний, подсчитанных счетчиком в схеме кольцевого генератора.
8. Устройство по п. 7, дополнительно содержащее:
запоминающее устройство для хранения значения, представляющее предварительно рассчитанное деление чисел, при этом логическая схема выполнена с возможностью рассчитывать регулировку задержки с указанным значением без выполнения деления в режиме реального времени.
9. Устройство по п. 1, дополнительно содержащее:
логическую схему для передачи количества колебаний, подсчитанных счетчиком, в устройство передачи для обеспечения регулирования устройством передачи временных характеристик его выходного сигнала для схемы приемника.
10. Устройство по п. 1, дополнительно содержащее:
логическую схему для передачи количества колебаний, подсчитанных счетчиком, в устройство приемника для обеспечения регулировки устройством приемника временных характеристик его параметров обработки сигналов для приема сигналов из схемы передатчика.
11. Электронное устройство, содержащее:
аппаратную платформу, включающую в себя процессор;
запоминающее устройство на аппаратной платформе для приема передаваемых данных из устройства контроллера памяти на аппаратной платформе, причем запоминающее устройство включает в себя
схему несогласованного приемника, включающую в себя
путь передачи данных, включающий в себя первый усилитель и схему дискретизации; и
сеть распределения тактового сигнала, соединенную от второго усилителя со схемой дискретизации, для обеспечения стробирующего сигнала для схемы дискретизации, причем второй усилитель не согласован с первым усилителем; и
схему кольцевого генератора, включающую в себя
третий усилитель, согласованный со вторым усилителем;
счетчик для подсчета колебаний в течение промежутка времени; и
реплику сети распределения тактового сигнала, соединенную от третьего усилителя со счетчиком, причем реплика сети распределения тактового сигнала представляет собой схему, эквивалентную сети распределения тактового сигнала схемы несогласованного приемника; и
сенсорный дисплей, соединенный для генерирования отображения на основе данных, к которым осуществляется доступ из запоминающего устройства.
12. Устройство по п. 11, в котором путь данных включает в себя усилитель с дискретизацией, включающий в себя первый усилитель и схему дискретизации.
13. Устройство по п. 11, в котором сеть распределения тактового сигнала содержит сеть распределения тактового сигнала в виде Н-дерева.
14. Устройство по п. 11, в котором схема несогласованного приемника и схема кольцевого генератора интегрированы на одном кристалле интегральной схемы.
15. Устройство по п. 11, в котором реплика сети распределения тактового сигнала представляет собой схему, эквивалентную сети распределения тактового сигнала схемы несогласованного приемника.
16. Устройство по п. 11, в котором путь обратной связи включает в себя настраиваемую RC-цепь для регулирования времени отклика схемы кольцевого генератора.
17. Устройство по п. 11, дополнительно содержащее:
логическую схему для расчета регулировки задержки для сети распределения тактового сигнала схемы несогласованного приемника на основе количества колебаний, подсчитанных счетчиком в схеме кольцевого генератора.
18. Способ, содержащий этапы, на которых:
передают по цепи обратной связи сигнал с выхода реплики сети распределения тактового сигнала на вход реплики усилителя с тем, чтобы вызвать колебание через реплику сети распределения тактового сигнала, причем реплика сети распределения тактового сигнала представляет собой реплику сети распределения тактового сигнала схемы несогласованного приемника, а реплика усилителя представляет собой реплику усилителя с дискретизацией схемы несогласованного приемника, причем выход реплики усилителя представляет собой вход сети распределения тактового сигнала;
подсчитывают количество колебаний через реплику сети распределения тактового сигнала при помощи счетчика в течение промежутка времени;
рассчитывают изменение задержки через реплику сети распределения тактового сигнала; и
регулируют задержку между исходным тактовым сигналом передатчика и схемой несогласованного приемника на основе задержки через реплику сети распределения тактового сигнала.
19. Способ по п. 18, в котором на этапе передачи по цепи обратной связи сигнала через реплику сети распределения тактового сигнала передают по цепи обратной связи сигнал через схему, эквивалентную сети распределения тактового сигнала схемы несогласованного приемника.
20. Способ по п. 18, дополнительно содержащий этап, на котором настраивают RC-цепь на пути, по которому подают сигнал обратной связи с выхода реплики сети распределения тактового сигнала на вход реплики усилителя, для регулирования отклика обратной связи на основе изменения условий окружающей среды схемы несогласованного приемника.
RU2015151605A 2013-07-01 2014-07-01 Управление синхронизацией для несогласованного приемника сигнала RU2632406C2 (ru)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361841857P 2013-07-01 2013-07-01
US61/841,857 2013-07-01
US14/038,537 2013-09-26
US14/038,537 US9658642B2 (en) 2013-07-01 2013-09-26 Timing control for unmatched signal receiver
PCT/US2014/045091 WO2015002973A1 (en) 2013-07-01 2014-07-01 Timing control for unmatched signal receiver

Publications (2)

Publication Number Publication Date
RU2015151605A true RU2015151605A (ru) 2017-06-06
RU2632406C2 RU2632406C2 (ru) 2017-10-04

Family

ID=52115588

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015151605A RU2632406C2 (ru) 2013-07-01 2014-07-01 Управление синхронизацией для несогласованного приемника сигнала

Country Status (8)

Country Link
US (2) US9658642B2 (ru)
EP (2) EP3017449B1 (ru)
JP (2) JP6179836B2 (ru)
KR (1) KR101876619B1 (ru)
CN (2) CN108052479B (ru)
BR (1) BR112015030050B1 (ru)
RU (1) RU2632406C2 (ru)
WO (1) WO2015002973A1 (ru)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8582374B2 (en) * 2009-12-15 2013-11-12 Intel Corporation Method and apparatus for dynamically adjusting voltage reference to optimize an I/O system
US9658642B2 (en) 2013-07-01 2017-05-23 Intel Corporation Timing control for unmatched signal receiver
KR20160041318A (ko) * 2014-10-07 2016-04-18 에스케이하이닉스 주식회사 스트로브 신호 인터벌 검출 회로 및 이를 이용한 메모리 시스템
US10199082B2 (en) 2016-01-18 2019-02-05 Avago Technologies International Sales Pte. Limited Automatic delay-line calibration using a replica array
US10218360B2 (en) * 2016-08-02 2019-02-26 Altera Corporation Dynamic clock-data phase alignment in a source synchronous interface circuit
US20180059785A1 (en) * 2016-08-23 2018-03-01 International Business Machines Corporation Remote Control Via Proximity Data
US20180058846A1 (en) * 2016-08-23 2018-03-01 International Business Machines Corporation Remote Control Via Proximity Data
US9984740B1 (en) 2017-03-21 2018-05-29 Micron Technology, Inc. Timing control for input receiver
KR102499037B1 (ko) 2018-01-10 2023-02-13 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200046245A (ko) 2018-10-24 2020-05-07 삼성전자주식회사 메모리 모듈 및 메모리 시스템의 동작 방법
KR20200053219A (ko) * 2018-11-08 2020-05-18 에스케이하이닉스 주식회사 복수의 클럭 경로를 포함하는 반도체 장치 및 시스템
JP2021150843A (ja) 2020-03-19 2021-09-27 キオクシア株式会社 半導体集積回路、受信装置、及び受信装置の制御方法
CN113468840B (zh) * 2020-03-30 2024-05-28 创意电子股份有限公司 时序模型的建立方法
KR20220006927A (ko) 2020-07-09 2022-01-18 삼성전자주식회사 메모리 컨트롤러, 및 이를 포함하는 스토리지 장치, 및 메모리 시스템
US11726721B2 (en) * 2020-09-09 2023-08-15 Samsung Electronics Co., Ltd. Memory device for adjusting delay on data clock path, memory system including the memory device, and operating method of the memory system
KR20230134388A (ko) 2022-03-14 2023-09-21 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4519086A (en) * 1982-06-16 1985-05-21 Western Digital Corporation MOS Phase lock loop synchronization circuit
JPH10340222A (ja) * 1997-06-09 1998-12-22 Nec Corp メモリ装置の入力回路及び出力回路
US6137327A (en) * 1998-11-25 2000-10-24 Siemens Aktiengesellschaft Delay lock loop
RU2193821C2 (ru) * 2000-04-27 2002-11-27 Государственное акционерное общество "Конструкторское бюро "Днепровское" Способ ответвления каналов и устройство для его осуществления
JP2002358782A (ja) * 2001-05-31 2002-12-13 Nec Corp 半導体記憶装置
US6509771B1 (en) * 2001-12-14 2003-01-21 International Business Machines Corporation Enhanced operational frequency for a precise and programmable duty cycle generator
US7000065B2 (en) * 2002-01-02 2006-02-14 Intel Corporation Method and apparatus for reducing power consumption in a memory bus interface by selectively disabling and enabling sense amplifiers
US6956442B2 (en) * 2003-09-11 2005-10-18 Xilinx, Inc. Ring oscillator with peaking stages
KR100546135B1 (ko) * 2004-05-17 2006-01-24 주식회사 하이닉스반도체 지연 고정 루프를 포함하는 메모리 장치
KR100574989B1 (ko) * 2004-11-04 2006-05-02 삼성전자주식회사 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
US7355482B2 (en) 2006-02-17 2008-04-08 Seiko Epson Corporation Methods and apparatus for compensating a variable oscillator for process, voltage, and temperature variations using a replica oscillator
US7647476B2 (en) 2006-03-14 2010-01-12 Intel Corporation Common analog interface for multiple processor cores
US8121237B2 (en) 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
US7602056B2 (en) 2006-06-14 2009-10-13 Intel Corporation On-die termination method for multi-chip packages
KR101206503B1 (ko) * 2006-06-30 2012-11-29 삼성전자주식회사 스큐 제거 회로 및 그에 의한 스큐 제거 방법
US8564544B2 (en) * 2006-09-06 2013-10-22 Apple Inc. Touch screen device, method, and graphical user interface for customizing display of content category icons
US7716001B2 (en) 2006-11-15 2010-05-11 Qualcomm Incorporated Delay line calibration
US7886174B2 (en) 2007-06-27 2011-02-08 Intel Corporation Memory link training
US7482888B1 (en) * 2007-07-12 2009-01-27 Zerog Wireless, Inc. Fast startup resonant element oscillator
US20100263243A2 (en) * 2008-03-03 2010-10-21 Michael Sayre Greeting card with sliding panel activation
JP5384910B2 (ja) * 2008-11-11 2014-01-08 ルネサスエレクトロニクス株式会社 半導体集積回路及びクロック同期化制御方法
WO2010080172A1 (en) 2009-01-12 2010-07-15 Rambus Inc. Clock-forwarding low-power signaling system
US8819474B2 (en) 2009-04-03 2014-08-26 Intel Corporation Active training of memory command timing
KR101585213B1 (ko) 2009-08-18 2016-01-13 삼성전자주식회사 라이트 레벨링 동작을 수행하기 위한 메모리 장치의 제어 방법, 메모리 장치의 라이트 레벨링 방법, 및 라이트 레벨링 동작을 수행하는 메모리 컨트롤러, 메모리 장치, 및 메모리 시스템
US8331176B2 (en) 2009-11-30 2012-12-11 Intel Corporation Method and system for evaluating effects of signal phase difference on a memory system
US8582374B2 (en) 2009-12-15 2013-11-12 Intel Corporation Method and apparatus for dynamically adjusting voltage reference to optimize an I/O system
US8868992B2 (en) 2009-12-31 2014-10-21 Intel Corporation Robust memory link testing using memory controller
JP2011142566A (ja) * 2010-01-08 2011-07-21 Elpida Memory Inc 半導体装置
US9384152B2 (en) * 2010-02-23 2016-07-05 Rambus Inc. Coordinating memory operations using memory-device generated reference signals
US8930740B2 (en) * 2010-02-23 2015-01-06 Rambus Inc. Regulation of memory IO timing using programmatic control over memory device IO timing
KR101079209B1 (ko) * 2010-04-28 2011-11-03 주식회사 하이닉스반도체 반도체 시스템의 데이터 송수신 장치 및 방법
US9923711B2 (en) 2010-04-30 2018-03-20 Rambus Inc. Low power edge and data sampling
WO2012082274A2 (en) * 2010-11-19 2012-06-21 Rambus Inc. Timing-drift calibration
US8711603B2 (en) * 2012-05-11 2014-04-29 Micron Technology, Inc. Permutational memory cells
US9507408B2 (en) 2012-09-27 2016-11-29 Intel Corporation Power gating for termination power supplies
US8929157B2 (en) 2012-11-19 2015-01-06 Intel Corporation Power efficient, single-ended termination using on-die voltage supply
US20140176215A1 (en) * 2012-12-21 2014-06-26 Samsung Electronics Co., Ltd. Method of implementing clock skew and integrated circuit adopting the same
US9026725B2 (en) 2012-12-27 2015-05-05 Intel Corporation Training for command/address/control/clock delays under uncertain initial conditions and for mapping swizzled data to command/address signals
US9196384B2 (en) 2012-12-28 2015-11-24 Intel Corporation Memory subsystem performance based on in-system weak bit detection
US9658642B2 (en) 2013-07-01 2017-05-23 Intel Corporation Timing control for unmatched signal receiver

Also Published As

Publication number Publication date
WO2015002973A1 (en) 2015-01-08
EP3017449B1 (en) 2018-09-12
US10324490B2 (en) 2019-06-18
JP2017208118A (ja) 2017-11-24
US20170287539A1 (en) 2017-10-05
EP3291237A1 (en) 2018-03-07
CN108052479B (zh) 2021-03-26
EP3017449A4 (en) 2017-02-08
US20150003574A1 (en) 2015-01-01
CN105264605B (zh) 2019-03-08
RU2632406C2 (ru) 2017-10-04
US9658642B2 (en) 2017-05-23
CN108052479A (zh) 2018-05-18
KR20160003811A (ko) 2016-01-11
JP6409249B2 (ja) 2018-10-24
BR112015030050A2 (pt) 2017-07-25
JP6179836B2 (ja) 2017-08-16
EP3017449A1 (en) 2016-05-11
KR101876619B1 (ko) 2018-07-09
CN105264605A (zh) 2016-01-20
JP2016526724A (ja) 2016-09-05
BR112015030050B1 (pt) 2021-02-09

Similar Documents

Publication Publication Date Title
RU2015151605A (ru) Управление синхронизацией для несогласованного приемника сигнала
CN109547146B (zh) 一种基于超宽带无线通信的无线时钟同步方法及装置
US11650619B2 (en) Synchronising devices using clock signal delay estimation
US9967084B2 (en) Synchronising devices using clock signal time difference estimation
Kebkal et al. Underwater acoustic modems with integrated atomic clocks for one-way travel-time underwater vehicle positioning
TW200723703A (en) Damping coefficient variation devices, adjustable oscillators, phase locked loop circuits, and damping coefficient variation methods
RU2012108664A (ru) Карта сбора данных, а также система и способ управления расширением для карт сбора данных
TW200801891A (en) Dynamic timing adjustment in a circuit device
MX2020006929A (es) Dispositivo de sincronizacion de tiempo, aparato electronico, sistema de sincronizacion de tiempo y metodo de sincronizacion de tiempo.
US9927831B2 (en) Navigation system and clock calibration method thereof
CN103995471A (zh) 一种分布式控制系统的时钟同步方法
US11888480B2 (en) Method and apparatus for synchronizing two systems
WO2008024659A3 (en) Circuits to delay a signal from a memory device
US20200259631A1 (en) Synchronising Devices Using Clock Signal Delay Comparison
CN105049002A (zh) 一种电磁兼容的展频装置和产生展频时钟信号的方法
WO2022062670A1 (zh) 计时方法、目视助航设备控制方法及相关装置
WO2022062671A1 (zh) 计时同步方法、目视助航设备控制方法及相关装置
CN103472713A (zh) 一种时钟的时间校正系统
JP2020017853A (ja) 制御信号送受信システム及び制御信号送受信方法
CN108988832B (zh) 用于检测与电子装置相关联的延迟的方法和相应的电子装置
CN109976442B (zh) 一种从时钟信息优化方法、装置、电子设备及存储介质
CN110928177B (zh) 一种时钟同步系统及方法
CN104753497B (zh) 一种oscpps修正方法与装置
Le Cam et al. Wireless Sensors Synchronization: an accurate and deterministic GPS-based algorithm
CN205958949U (zh) 一种用于无缆地震仪同步时钟源系统