JP6409249B2 - 不整合信号受信器に対するタイミング制御 - Google Patents
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Description
Claims (23)
- データ(DQ)信号およびデータストローブ(DQS)信号を受信する受信回路と、
リング発振器およびデータストローブ(DQS)クロック分配ネットワークの複製を有する回路と、
前記リング発振器からのカウントを格納する1または複数のレジスタと、
を備え、
前記回路は、
メモリコントローラからのコマンドに応じて前記リング発振器を起動し、
前記DQSクロック分配ネットワークの前記複製を通って前記DQS信号が伝播する回数をカウントし、
前記メモリコントローラからの第2コマンドに応じて前記リング発振器を停止し、
前記DQSクロック分配ネットワークの前記複製は、分岐する少なくとも1つのノードを有し、
前記分岐する少なくとも1つのノードは、終端されたレッグを有するメモリデバイス。 - 前記コマンドに応じて前記リング発振器を起動する前記回路は、振動を開始するためのコマンドに応じて前記リング発振器を起動する回路を有する、請求項1に記載のメモリデバイス。
- 前記第2コマンドに応じて前記リング発振器を停止する前記回路は、振動を停止するためのコマンドに応じて前記リング発振器を停止する回路を有する、請求項1または2に記載のメモリデバイス。
- 前記回路は、前記第2コマンドの受信に少なくとも部分的に応じて前記1または複数ののレジスタに前記カウントを格納する、請求項1〜3のいずれか1項に記載のメモリデバイス。
- 前記受信回路は、DQパッドで前記DQ信号の(データ)DQ電圧をサンプリングする、請求項1〜4のいずれか1項に記載のメモリデバイス。
- 前記DQSクロック分配ネットワークは、DQSクロックツリーを有する、請求項1〜5のいずれか1項に記載のメモリデバイス。
- 前記DQSクロックツリーはバイナリツリーを含む、請求項6に記載のメモリデバイス。
- 前記バイナリツリーはHツリーを含む、請求項7に記載のメモリデバイス。
- 前記DQSクロック分配ネットワークの前記複製は、前記DQSクロック分配ネットワークと同等の回路を有する、請求項1〜8のいずれか1項に記載のメモリデバイス。
- 前記DQ信号が受信されるデータ(DQ)経路は、前記DQSクロック分配ネットワークの増幅器とは不整合の増幅器を有する、請求項1〜9のいずれか1項に記載のメモリデバイス。
- 前記DQSクロック分配ネットワークの前記複製は、前記DQSクロック分配ネットワークの前記増幅器に整合した増幅器を有する、請求項10に記載のメモリデバイス。
- 前記受信回路は、複数のコマンド信号を更に受信し、
前記複数のコマンド信号を更に受信することは、前記リング発振器からの前記カウントを前記1または複数のレジスタから読み込むための1または複数のモードレジスタ読み込み(MRR)コマンドを受信することを含む、請求項1〜11のいずれか1項に記載のメモリデバイス。 - データ(DQ)信号を受信し、かつ、クロック信号を受信する受信回路と、
リング発振器およびクロック分配ネットワークの複製を有する回路と、
前記リング発振器からのカウントを格納する1または複数のレジスタと、
を備え、
前記回路は、
メモリコントローラからのコマンドに応じて前記リング発振器を起動し、
前記クロック分配ネットワークの前記複製を通って前記クロック信号が伝播する回数をカウントし、
前記メモリコントローラからの第2コマンドに応じて前記リング発振器を停止し、
前記クロック分配ネットワークの前記複製は、分岐する少なくとも1つのノードを有し、
前記分岐する少なくとも1つのノードは、終端されたレッグを有するメモリデバイス。 - 前記クロック信号はデータストローブ(DQS)信号を含み、前記クロック分配ネットワークはDQSクロックツリーを有する、請求項13に記載のメモリデバイス。
- 前記DQ信号が受信されるDQ経路は、前記クロック分配ネットワークの増幅器とは不整合の増幅器を有する、請求項13または14に記載のメモリデバイス。
- 前記クロック分配ネットワークの前記複製は、前記クロック分配ネットワークの前記増幅器に整合した増幅器を有する、請求項15に記載のメモリデバイス。
- データストローブ(DQS)リング発振器を起動するべくメモリデバイスにコマンドを送信し、前記DQSリング発振器を停止すべく前記メモリデバイスに第2コマンドを送信し、DQSリング発振器カウンタからの結果を格納する1または複数のモードレジスタを読み込むべく前記メモリデバイスに1または複数のコマンドを送信する、送信回路と、
前記DQSリング発振器からのカウントに基づいて、前記メモリデバイスへのデータストローブ(DQS)信号に対してデータ(DQ)信号を遅延させる回路と、
を備え、
前記DQSリング発振器カウンタは、DQSクロック分配ネットワークの複製を通って前記DQS信号が伝播する回数をカウントし、
前記DQSクロック分配ネットワークの前記複製は、分岐する少なくとも1つのノードを有し、
前記分岐する少なくとも1つのノードは、終端されたレッグを有するメモリコントローラ。 - 前記回路は、前記DQSリング発振器カウンタからの前記カウントを以前のカウントと比較して、前記比較に基づいて前記DQ信号を遅延させる、請求項17に記載のメモリコントローラ。
- 前記回路は、前記送信回路のオペレーション中の調整を介して前記DQ信号を遅延させる、請求項17または18に記載のメモリコントローラ。
- 前記回路は、前記DQSリング発振器を動作させる期間を決定し、
前記送信回路は、前記期間に従い遅延の後に前記DQSリング発振器を停止するべく前記第2コマンドを送信する、請求項17〜19のいずれか1項に記載のメモリコントローラ。 - リング発振器を起動するべくメモリデバイスにコマンドを送信し、前記リング発振器を停止すべく前記メモリデバイスに第2コマンドを送信し、発振器カウンタの結果を格納する1または複数のモードレジスタを読み込むべく前記メモリデバイスに1または複数のコマンドを送信する、送信回路と、
前記リング発振器からのカウントに基づいて、前記メモリデバイスへのクロック信号に対してデータ(DQ)信号を遅延させる回路と、
を備え、
前記発振器カウンタは、DQSクロック分配ネットワークの複製を通って前記クロック信号が伝播する回数をカウントし、
前記DQSクロック分配ネットワークの前記複製は、分岐する少なくとも1つのノードを有し、
前記分岐する少なくとも1つのノードは、終端されたレッグを有するメモリコントローラ。 - 前記クロック信号は、データストローブ(DQS)信号を含む、請求項21に記載のメモリコントローラ。
- 前記回路は、前記カウントを以前のカウントと比較して、前記比較に基づいて前記DQ信号を遅延させる、請求項21または22に記載のメモリコントローラ。
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US9658642B2 (en) | 2013-07-01 | 2017-05-23 | Intel Corporation | Timing control for unmatched signal receiver |
KR20160041318A (ko) * | 2014-10-07 | 2016-04-18 | 에스케이하이닉스 주식회사 | 스트로브 신호 인터벌 검출 회로 및 이를 이용한 메모리 시스템 |
US10199082B2 (en) | 2016-01-18 | 2019-02-05 | Avago Technologies International Sales Pte. Limited | Automatic delay-line calibration using a replica array |
US10218360B2 (en) * | 2016-08-02 | 2019-02-26 | Altera Corporation | Dynamic clock-data phase alignment in a source synchronous interface circuit |
US20180058846A1 (en) * | 2016-08-23 | 2018-03-01 | International Business Machines Corporation | Remote Control Via Proximity Data |
US20180059785A1 (en) * | 2016-08-23 | 2018-03-01 | International Business Machines Corporation | Remote Control Via Proximity Data |
US9984740B1 (en) * | 2017-03-21 | 2018-05-29 | Micron Technology, Inc. | Timing control for input receiver |
KR102499037B1 (ko) | 2018-01-10 | 2023-02-13 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
KR20200046245A (ko) | 2018-10-24 | 2020-05-07 | 삼성전자주식회사 | 메모리 모듈 및 메모리 시스템의 동작 방법 |
KR20200053219A (ko) * | 2018-11-08 | 2020-05-18 | 에스케이하이닉스 주식회사 | 복수의 클럭 경로를 포함하는 반도체 장치 및 시스템 |
US11175836B2 (en) | 2019-03-01 | 2021-11-16 | Qualcomm Incorporated | Enhanced data clock operations in memory |
JP2021150843A (ja) | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体集積回路、受信装置、及び受信装置の制御方法 |
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KR20220006927A (ko) | 2020-07-09 | 2022-01-18 | 삼성전자주식회사 | 메모리 컨트롤러, 및 이를 포함하는 스토리지 장치, 및 메모리 시스템 |
US11726721B2 (en) * | 2020-09-09 | 2023-08-15 | Samsung Electronics Co., Ltd. | Memory device for adjusting delay on data clock path, memory system including the memory device, and operating method of the memory system |
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Family Cites Families (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4519086A (en) * | 1982-06-16 | 1985-05-21 | Western Digital Corporation | MOS Phase lock loop synchronization circuit |
JPH10340222A (ja) * | 1997-06-09 | 1998-12-22 | Nec Corp | メモリ装置の入力回路及び出力回路 |
US6137327A (en) * | 1998-11-25 | 2000-10-24 | Siemens Aktiengesellschaft | Delay lock loop |
RU2193821C2 (ru) * | 2000-04-27 | 2002-11-27 | Государственное акционерное общество "Конструкторское бюро "Днепровское" | Способ ответвления каналов и устройство для его осуществления |
JP2002358782A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体記憶装置 |
US6509771B1 (en) * | 2001-12-14 | 2003-01-21 | International Business Machines Corporation | Enhanced operational frequency for a precise and programmable duty cycle generator |
US7000065B2 (en) * | 2002-01-02 | 2006-02-14 | Intel Corporation | Method and apparatus for reducing power consumption in a memory bus interface by selectively disabling and enabling sense amplifiers |
US6956442B2 (en) * | 2003-09-11 | 2005-10-18 | Xilinx, Inc. | Ring oscillator with peaking stages |
KR100546135B1 (ko) * | 2004-05-17 | 2006-01-24 | 주식회사 하이닉스반도체 | 지연 고정 루프를 포함하는 메모리 장치 |
KR100574989B1 (ko) * | 2004-11-04 | 2006-05-02 | 삼성전자주식회사 | 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법 |
JP4309368B2 (ja) * | 2005-03-30 | 2009-08-05 | エルピーダメモリ株式会社 | 半導体記憶装置 |
US7355482B2 (en) | 2006-02-17 | 2008-04-08 | Seiko Epson Corporation | Methods and apparatus for compensating a variable oscillator for process, voltage, and temperature variations using a replica oscillator |
US7647476B2 (en) | 2006-03-14 | 2010-01-12 | Intel Corporation | Common analog interface for multiple processor cores |
US8121237B2 (en) | 2006-03-16 | 2012-02-21 | Rambus Inc. | Signaling system with adaptive timing calibration |
US7602056B2 (en) | 2006-06-14 | 2009-10-13 | Intel Corporation | On-die termination method for multi-chip packages |
KR101206503B1 (ko) * | 2006-06-30 | 2012-11-29 | 삼성전자주식회사 | 스큐 제거 회로 및 그에 의한 스큐 제거 방법 |
US8564544B2 (en) * | 2006-09-06 | 2013-10-22 | Apple Inc. | Touch screen device, method, and graphical user interface for customizing display of content category icons |
US7716001B2 (en) | 2006-11-15 | 2010-05-11 | Qualcomm Incorporated | Delay line calibration |
US7886174B2 (en) | 2007-06-27 | 2011-02-08 | Intel Corporation | Memory link training |
US7482888B1 (en) * | 2007-07-12 | 2009-01-27 | Zerog Wireless, Inc. | Fast startup resonant element oscillator |
US20100263243A2 (en) * | 2008-03-03 | 2010-10-21 | Michael Sayre | Greeting card with sliding panel activation |
JP5384910B2 (ja) * | 2008-11-11 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路及びクロック同期化制御方法 |
JP2012515376A (ja) | 2009-01-12 | 2012-07-05 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
US8819474B2 (en) | 2009-04-03 | 2014-08-26 | Intel Corporation | Active training of memory command timing |
KR101585213B1 (ko) | 2009-08-18 | 2016-01-13 | 삼성전자주식회사 | 라이트 레벨링 동작을 수행하기 위한 메모리 장치의 제어 방법, 메모리 장치의 라이트 레벨링 방법, 및 라이트 레벨링 동작을 수행하는 메모리 컨트롤러, 메모리 장치, 및 메모리 시스템 |
US8331176B2 (en) | 2009-11-30 | 2012-12-11 | Intel Corporation | Method and system for evaluating effects of signal phase difference on a memory system |
US8582374B2 (en) | 2009-12-15 | 2013-11-12 | Intel Corporation | Method and apparatus for dynamically adjusting voltage reference to optimize an I/O system |
US8868992B2 (en) | 2009-12-31 | 2014-10-21 | Intel Corporation | Robust memory link testing using memory controller |
JP2011142566A (ja) * | 2010-01-08 | 2011-07-21 | Elpida Memory Inc | 半導体装置 |
WO2011106055A1 (en) * | 2010-02-23 | 2011-09-01 | Rambus Inc. | Coordinating memory operations using memory-device generated reference signals |
US8930740B2 (en) * | 2010-02-23 | 2015-01-06 | Rambus Inc. | Regulation of memory IO timing using programmatic control over memory device IO timing |
KR101079209B1 (ko) * | 2010-04-28 | 2011-11-03 | 주식회사 하이닉스반도체 | 반도체 시스템의 데이터 송수신 장치 및 방법 |
US9923711B2 (en) | 2010-04-30 | 2018-03-20 | Rambus Inc. | Low power edge and data sampling |
WO2012082274A2 (en) * | 2010-11-19 | 2012-06-21 | Rambus Inc. | Timing-drift calibration |
US8711603B2 (en) * | 2012-05-11 | 2014-04-29 | Micron Technology, Inc. | Permutational memory cells |
US9507408B2 (en) | 2012-09-27 | 2016-11-29 | Intel Corporation | Power gating for termination power supplies |
US8929157B2 (en) | 2012-11-19 | 2015-01-06 | Intel Corporation | Power efficient, single-ended termination using on-die voltage supply |
US20140176215A1 (en) * | 2012-12-21 | 2014-06-26 | Samsung Electronics Co., Ltd. | Method of implementing clock skew and integrated circuit adopting the same |
US9026725B2 (en) | 2012-12-27 | 2015-05-05 | Intel Corporation | Training for command/address/control/clock delays under uncertain initial conditions and for mapping swizzled data to command/address signals |
US9196384B2 (en) | 2012-12-28 | 2015-11-24 | Intel Corporation | Memory subsystem performance based on in-system weak bit detection |
US9658642B2 (en) | 2013-07-01 | 2017-05-23 | Intel Corporation | Timing control for unmatched signal receiver |
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