JP2007202033A - タイミング調整回路及び半導体装置 - Google Patents

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Abstract

【課題】受信側装置単体でデータ入力端子から入力されるデータ信号のラッチタイミングを調整可能なタイミング調整装置を提供する。
【解決手段】ＦＦ１０４〜１０６は、データ入力端子から入力されたデータ信号を、入力アンプ１０２を介して入力する。ＦＦ１０４のクロック端子には、遅延調整回路１０３が出力する遅延されたデータストローブ信号が入力される。また、ＦＦ１０５のクロック端子には、遅延されたデータストローブ信号を遅延回路１０８で更に遅延した信号が入力され、ＦＦ１０６のクロック端子には、遅延されたデータストローブ信号を２つの遅延回路１０８で更に遅延した信号が入力される。判定回路１０７は、ＦＦ１０４〜１０６のラッチ結果に基づいて、遅延調整回路１０３の遅延時間を制御する。
【選択図】図１

Description

本発明は、タイミング調整回路及び半導体装置に関し、更に詳しくは、データ信号と該データ信号の取り込みタイミングを決定するクロック信号との間の位相調整を行うタイミング調整回路、及び、そのようなタイミング調整回路を有する半導体装置に関する。
ＤＤＲ（Double-Data-Rate）などの半導体メモリ製品では、ＤＱ端子にデータ信号ＤＱを入力し、ＤＱＳ端子に入力するデータストローブ信号ＤＱＳ（ＤＱＳＢ）を、データ取り込みのための入力クロック信号として用いている。このような半導体メモリ製品では、ＤＱＳから生成される内部クロックの立上がりエッジ、立下りエッジの遅延ばらつきやデータ側の遅延等により、入力のセットアップ時間（ｔＳ）及びホールド時間（ｔＨ）が悪化するという問題がある。この問題を回避し、入力データ信号について規定すべきセットアップ時間及びホールド時間の動作マージンの向上を図ることができる技術としては、例えば特許文献１に記載された技術がある。
図８は、特許文献１に記載された半導体集積回路を示している。ＤＱＳ端子２０１から入力されたＤＱＳは、入力回路２０４を介してラッチ信号生成回路２３５に入力され、ラッチ信号生成回路２３５は、０°エッジ（立上りエッジ）用のラッチ信号ＳＡ、及び、１８０°エッジ（立下りエッジ）用のラッチ信号ＳＢを生成する。ＤＱ端子２０２から入力されたデータは、入力回路２１９を介して遅延回路２２８に入力され、遅延回路２２８は、データを所定時間だけ遅延し、被ラッチ信号ＳＣを出力する。この被ラッチ信号ＳＣは、ラッチ信号ＳＡによって、０°エッジ用のＳＦＦ２３２でラッチされ、ラッチ信号ＳＢによって、１８０°エッジ用のＳＦＦ２３３でラッチされる。
ラッチ信号生成制御回路２３６は、ラッチ信号生成回路２３５を制御する。ラッチ信号生成制御回路２３６は、発振回路２６９を有しており、この発振回路２６９が生成する信号ＳＤ及び反転信号／ＳＤは、ダミー入力回路２７０、２７２を介して、ダミーラッチ信号生成回路２７１、２７３に入力される。比較回路２７４は、ダミーラッチ信号生成回路２７１が生成する、ラッチ信号ＳＡに対応したダミーラッチ信号ＤＳＡと、ダミーラッチ信号生成回路２７３が生成する、ラッチ信号ＳＢに対応したダミーラッチ信号ＤＳＢとを入力し、両者の立ち上がりタイミングが同じになるように、ダミーラッチ信号生成回路２７１、２７３に、制御信号Ｈ１〜Ｈ３、Ｌ１〜Ｌ３を出力する。この制御信号Ｈ１〜Ｈ３、Ｌ１〜Ｌ３は、ラッチ信号生成回路２３５にも入力され、その結果、ラッチ信号ＳＡ、ＳＢの立ち上がりエッジが均一化する。
また、データストローブ信号とデータ信号とのタイミングを調整する技術としては、特許文献２に記載された技術がある。この技術では、メモリシステム初期化時に、メモリ制御部から、メモリの特定のアドレスに既知のデータを書き込み、そのデータをデータストローブ信号の遅延時間を変化させながら読み出して、読み出したデータと書き込んだデータとを比較し、正しくデータを読み出せた遅延時間の範囲を求める。このようにして求めた遅延時間の範囲の中間値を、メモリ制御部がデータを読み取る際のデータストローブ信号の遅延時間として設定する。特許文献２では、これにより、データストローブ信号の遅延時間を最適に設定することができ、読み込み可能時間範囲内で、読み込みデータを正確にラッチできるとしている。
ここで、並列データの送信に関して、データ受信側で基準信号とデータ信号との位相差を比較し、この位相差に基づいて、データ送信側でデータを送信する際の遅延時間を調整する技術としては、特許文献３に記載された技術がある。図９は、特許文献３に記載されたデータ伝送装置の構成を示している。レシーバＲＣＶの同着判定回路３２６は、４ビットのデータのデータ到着のばらつきを検出し、その検出結果をドライバＤＲＶの遅延量調整回路３０６に送信する。遅延量調整回路３０６は、到着が遅い（早い）信号のスタート時間を個別に早めて（遅らせて）、ＤＱ０〜ＤＱ３がレシーバＲＣＶに到着する時刻が同じ時刻となるように、遅延回路３０１〜３０４の遅延時間を調整する。
特開２００１−１２６４８１号公報 特開２００３−９９３２１号公報 再公表特許 国際公開番号ＷＯ９９／４６６８７号公報
特許文献１では、立上りエッジと立下りエッジとの遅延差は補償するものの、データの遅延回路２２８との遅延調整は行われない。特許文献２では、正しくデータを読み出せた遅延時間の範囲を求める際に、メモリから、データを繰り返し読み出す必要があり、調整に時間がかかるという問題がある。また、この技術を、メモリ側における書き込みデータをラッチする際のストローブ信号の調整に応用することを考えた場合、正しくデータを書き込めたか否かを判定するためには、書き込みデータに既知のデータを使用する必要がある。従って、この技術を応用して、メモリの実際の動作中に、動的にストローブ信号の遅延時間を調整することはできない。
特許文献３に記載された技術は、並列データ間の位相差を調整する技術であって、データストローブ信号とデータ信号との位相差を調整するものではない。また、特許文献３では、データ信号間の位相差を検出するレシーバと、検出された位相差を解消するように遅延時間を調整するドライバとを組み合わせる必要があり、レシーバ単体では、並列データ間の位相を調整できない。このため、既存のドライバ（メモリ制御回路）を用いる場合には、レシーバ（メモリ装置）において、並列データ間の位相を調整することはできず、汎用性に欠けるという問題がある。
本発明は、データ受信側装置単体で、データ信号とデータ信号取り込みのタイミング信号との位相差を動的に調整できるタイミング調整装置、及び、半導体装置を提供することを目的とする。
上記目的を達成するために、本発明のタイミング調整回路は、データ入力端子から入力されたデータ信号をラッチする際のラッチタイミングを調整するタイミング調整回路において、外部から入力されるタイミング信号を、可変に設定される遅延時間だけ遅延して出力する遅延調整回路と、前記遅延されたタイミング信号と所定の位相関係を有する第１のクロック信号に基づいて前記データ信号をラッチする第１のラッチ回路と、前記第１のクロック信号を第１の遅延時間だけ遅延した第２のクロック信号に基づいて前記データ信号をラッチする第２のラッチ回路と、前記第１のクロック信号を、前記第１の遅延時間よりも大きな第２の遅延時間だけ遅延した第３のクロック信号に基づいて前記データ信号をラッチする第３のラッチ回路と、前記第１から第３のラッチ回路の出力を相互に比較し、該比較結果に基づいて前記遅延調整回路の遅延時間を設定する判定回路とを備えたことを特徴とする。
本発明のタイミング調整回路では、３つのラッチ回路を用いて、３つの異なる位相のタイミング信号で入力データ信号をラッチし、そのラッチ結果を相互に比較して、タイミング信号の遅延時間を制御する。ラッチタイミングが適切に設定されており、セットアップ時間及びホールド時間が十分に確保されているときには、３つのラッチ回路のラッチ結果は相互に等しくなるが、ラッチタイミングが早すぎる場合、或いは、遅すぎる場合には、３つのラッチ結果が同一とはならないことがある。このような場合には、判定回路で、ラッチ結果によってラッチタイミングが早いのか遅いのかを判断し、タイミング信号を遅延する遅延調整回路の遅延時間を短く、或いは、長く設定することで、ラッチタイミングを適切に調整できる。また、このタイミング信号の調整は、データ受信側のみの機能で実現できるため、データ送信側が、データ受信側のラッチタイミングを調整するための特殊な機能を有しない場合でも、ラッチタイミングを適切に調整できる。
本発明のタイミング調整回路では、前記遅延調整回路は、少なくとも３段階の遅延時間の範囲で遅延時間を調整可能である構成を採用できる。例えば、遅延調整回路の遅延時間を、「標準」、「遅延小」、「遅延大」の３段階で調整可能に構成する。この場合、判定回路により、ラッチタイミングが早すぎる場合には遅延調整回路の遅延時間を長く設定し、ラッチタイミングが遅すぎる場合には遅延調整回路の遅延時間を短く設定することで、ラッチタイミングを適切に設定できる。また、遅延調整回路の遅延時間の調整段数をより多段階とする場合には、ラッチタイミングの調整をより細かく行うことができる。
本発明のタイミング調整回路では、前記第１の遅延時間を、前記第２の遅延時間の１／２とすることができる。この場合、第２のラッチ回路に入力される第２のクロック信号を中心に考えると、第１のクロック信号は、第２のクロック信号よりも第１の遅延時間分だけ位相が早く、第３のクロック信号は、第２のクロック信号よりも第１の遅延時間分だけ位相が遅くなり、位相差が等間隔となる。
本発明のタイミング調整回路では、前記判定回路は、前記第１〜第３のラッチ回路の出力の全てが一致するとき、前記遅延調整時間の遅延時間を維持する構成とすることができる。第１〜第３のラッチ回路の出力が全て一致する場合には、ラッチタイミングは適切であり、特に調整する必要がない。この場合には、遅延調整回路の遅延時間を、現在の遅延時間に維持することで、ラッチタイミングを適切な状態で保つことができる。
本発明のタイミング調整回路では、前記判定回路は、前記第２のラッチ回路の出力と前記第３のラッチ回路の出力とが相互に一致し、かつ、前記第１のラッチ回路の出力が前記第２のラッチ回路の出力と一致しないとき、前記遅延調整回路の遅延時間を増加させ、前記第１のラッチ回路の出力と前記第２のラッチ回路の出力とが相互に一致し、かつ、前記第３のラッチ回路の出力が前記第２のラッチ回路の出力と一致しないとき、前記遅延調整回路の遅延時間を減少させる構成を採用できる。第２のラッチ回路の出力と第３のラッチ回路の出力とが相互に一致し、かつ、第１のラッチ回路の出力が第２のラッチ回路の出力と一致しないときは、ラッチタイミングが早すぎ、第１のラッチ回路の出力と第２のラッチ回路の出力とが相互に一致し、かつ、第３のラッチ回路の出力が第２のラッチ回路の出力と一致しないときは、ラッチタイミングが遅すぎる。このような場合には、比較結果によって、遅延調整回路の遅延時間を増減することで、ラッチタイミングを適切に調整することができる。
本発明のタイミング調整回路では、前記遅延調整回路が、３段階以上のアップダウンカウンタと、該アップダウンカウンタのカウント値の増加又は減少に応じて遅延時間が増加又は減少する可変遅延回路とを備えており、前記判定回路は、前記第２のラッチ回路の出力と前記第３のラッチ回路の出力とが相互に一致し、かつ、前記第１のラッチ回路の出力が前記第２のラッチ回路の出力と一致しないとき、前記アップダウンカウンタのカウント値を、前記可変遅延回路の遅延時間が増加するようにアップ又はダウンさせ、前記第１のラッチ回路の出力と前記第２のラッチ回路の出力とが相互に一致し、かつ、前記第３のラッチ回路の出力が前記第２のラッチ回路の出力と一致しないとき、前記アップダウンカウンタのカウント値を、前記可変遅延回路の遅延時間が減少するようにアップ又はダウンさせる構成を採用できる。遅延調整回路を、アップダウンカウンタのカウント値に応じて可変遅延回路の遅延時間が変化するように構成し、判定回路によって、アップダウンカウンタを、カウントアップ又はカウントダウンさせることで、ラッチタイミングを適切に調整できる。
本発明のタイミング調整回路では、前記判定回路は、前記第２のラッチ回路の出力が、前記第１及び第３のラッチ回路の出力と一致しないときにアラームを発生する構成を採用できる。第１の遅延時間及び第２の遅延時間を適切に設定する場合には、第１のラッチ回路の出力と第２のラッチ回路の出力とが相違し、更に、第２のラッチ回路の出力と第３のラッチ回路の出力とが一致しない事態は想定しがたい。しかし、そのような状態が検出された場合には、何らかの異常が発生していると考えられるため、判定回路により、アラームを発生させる。このアラームを外部から参照させることにより、外部から、異常の発生を検出できる。
本発明の半導体装置は、データ入力端子から入力されたデータ信号を、外部から入力されるタイミング信号に基づいてラッチする半導体装置において、上記本発明のタイミング調整回路を備え、前記第２のラッチ回路の出力を内部データ信号として内部回路に受け渡すことを特徴とする。
データ入力端子から入力されたデータ信号は、第１〜第３のラッチ回路の３つのラッチ回路にラッチされるが、そのうち、真ん中の位相の第２のクロック信号でラッチする第２のラッチ回路のデータが、データとして、最も信用性が高い。従って、内部回路には、第２のラッチ回路の出力を受け渡すことが好ましい。
本発明の半導体装置は、データ入力端子を複数備え、前記タイミング調整回路が前記複数のデータ入力端子のそれぞれに対応して配置されている構成を採用できる。この場合、各データ入力端子から入力されるデータ信号のラッチタイミングは、入力端子ごとに個別に調整されることになり、各データ入力端子から入力されるデータ信号を、適切なラッチタイミングでラッチすることができる。
本発明の半導体装置は、データ入力端子を複数備え、前記タイミング調整回路が前記複数のデータ入力端子のうちの何れかに対応して配置されており、前記タイミング調整回路が配置されていないデータ入力端子から入力するデータ信号をラッチするラッチ回路に、前記第２のクロック信号と同相のクロック信号を入力する構成を採用できる。複数のデータ入力端子のうちの何れかを代表として用いてタイミング調整回路によってラッチタイミングを調整し、その他のデータ入力端子から入力されるデータ信号をラッチするラッチ回路には、タイミング調整回路の第２のラッチ回路に入力される第２のクロック信号と同相のクロック信号を入力する。このようにすることにより、各データ入力端子から入力されるデータ信号のラッチタイミングを、一括で、調整することができる。
本発明の半導体装置は、１つのデータ入力端子に対応して、前記タイミング信号の立上りエッジに対応して入力されるデータ信号のラッチタイミングを調整する第１のタイミング調整回路と、前記タイミング信号の立下りエッジに対応して入力されるデータ信号のラッチタイミングを調整する第２のタイミング調整回路とを備え、前記第１のタイミング調整回路では、前記第１〜第３のラッチ回路がそれぞれ前記第１〜第３のクロック信号の立ち上がりで前記データ信号をラッチし、前記第２のタイミング調整回路では、前記第１〜第３のラッチ回路がそれぞれ前記第１〜第３のクロック信号の立ち下がりで前記データ信号をラッチする構成を採用できる。ＤＤＲメモリのように、タイミング信号（クロック信号）の立上りエッジと立下りエッジとの双方でデータをラッチする半導体装置については、立上りエッジでのラッチタイミングを調整する第１のタイミング調整回路と、立下りエッジでのラッチタイミングを調整する第２のタイミング調整回路とを用いることで、双方のエッジでのラッチタイミングを適切に調整できる。
本発明のタイミング調整回路及び半導体装置では、３つのラッチ回路を用いて、３つの異なる位相のタイミング信号で入力データ信号をラッチし、そのラッチ結果を相互に比較して、タイミング信号の遅延時間を制御する。このようにすることで、タイミング信号とデータ信号との位相関係を、受信装置側のみの機能で調整でき、データ送信側装置がデータ信号の送信タイミングを受信装置側からの指令に基づいて設定する特殊な機能を有していない場合でも、ラッチタイミングを適切に設定することができる。
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の第１実施形態の半導体装置の構成の一部を示している。この半導体装置は、メモリ装置１００として構成されており、入力アンプ１０１、１０２、遅延調整回路１０３、ラッチ回路（ＦＦ）１０４、１０５、１０６、判定回路１０７、及び、遅延回路１０８を備える。ＤＱＳ端子から入力されたデータストローブ信号ＤＱＳ（クロック信号）は、入力アンプ１０１を介して、遅延調整回路１０３に入力される。遅延調整回路１０３は、遅延時間が少なくとも３段階で調整可能であり、入力したクロック信号を遅延して出力する。
第１のＦＦ１０４のクロック端子には、遅延調整回路１０３が出力したクロック信号と所定の位相関係にあるクロック信号、図１の例では、遅延調整回路１０３が出力したクロック信号と同相のクロック信号（ＣＬＫＡ）が入力される。第２のＦＦ１０５のクロック端子には、第１のＦＦ１０４に入力されるクロック信号ＣＬＫＡを、遅延回路１０８で遅延したクロック信号（ＣＬＫＢ）が入力される。第３のＦＦ１０６のクロック端子には、第１のＦＦ１０４に入力されるクロック信号ＣＬＫＡを２つの遅延回路１０８で遅延したクロック信号（ＣＬＫＣ）が入力される。このクロック信号ＣＬＫＣは、第２のＦＦ１０５に入力されるクロック信号ＣＬＫＢを、遅延回路１０８で遅延して生成してもよい。
遅延回路１０８の遅延時間をｔｄとすると、第２のＦＦ１０５に入力されるクロック信号ＣＬＫＢは、第１のＦＦ１０４に入力されるクロック信号ＣＬＫＡよりもｔｄだけ遅れている。また、第３のＦＦ１０６に入力されるクロック信号ＣＬＫＣは、第１のＦＦ１０４に入力されるクロック信号ＣＬＫＡよりもｔｄ×２だけ遅れている。ＤＱ端子から入力されたデータ信号ＤＱは、入力アンプ１０２を介してＦＦ１０４〜１０６の各データ入力端子に入力され、各ＦＦは、入力するクロック信号に基づいて、入力アンプ１０２が出力するデータ信号Ｄｉｎｔをラッチする。これにより、入力されたデータは、ＦＦ１０４〜１０６によって、３つの異なるタイミングでラッチされることになる。
判定回路１０７は、データ信号の入力ごとに、ＦＦ１０４〜１０６の出力を入力し、各ＦＦの出力（信号Ａ、Ｂ、Ｃ）を比較し、比較結果に基づいて、遅延制御信号を遅延調整回路１０３に入力する。遅延調整回路１０３は、判定回路１０７が出力する遅延制御信号に基づいて、遅延時間を長くし、短くし、或いは、現在の遅延時間を維持する。なお、第２のＦＦ１０５がラッチした信号Ｂは、内部データ信号として、図示しない内部回路に送られる。
図２（ａ）〜（ｃ）は、それぞれ、データ信号とクロック信号との位相関係を示している。データストローブ信号の周波数は例えば５００ＭＨｚであり、データ信号Ｄｉｎｔのデータレートは１Ｇｂｐｓである。遅延回路１０８の遅延時間ｔｄは、例えばデータレート（１Ｇｂｐｓ＝１ｎｓｅｃ）の１／２０である５０ｐｓｅｃ以下に設定される。クロック信号ＣＬＫＢを中心として考えると、クロック信号ＣＬＫＡは、クロック信号ＣＬＫＢよりもｔｄだけ位相が早く、クロック信号ＣＬＫＣは、クロック信号ＣＬＫＢよりもｔｄだけ位相が遅くなっている。
入力アンプ１０２が出力するデータ信号Ｄｉｎｔは、位相にばらつきがあり、そのデータ切り替わりタイミングは、ある幅を持って変動する。データ信号Ｄｉｎｔと各クロック信号との位相関係が、図２（ａ）に示すようになっている場合には、クロック信号ＣＬＫＡの立上りエッジからクロック信号ＣＬＫＣの立上りエッジまでの間にデータは変化せず、ＦＦ１０４〜１０６の出力信号Ａ〜Ｃは、同一となる（Ａ＝Ｂ＝Ｃ）。この状態では、遅延調整回路１０３の遅延時間を変更する必要はなく、判定回路１０７は、“Ａ＝Ｂ＝Ｃ”と判定した場合には、遅延調整回路１０３の遅延時間を、現在の遅延時間に維持する。
データ信号Ｄｉｎｔと各クロック信号との位相関係が、図２（ｂ）に示すようになっている場合には、クロック信号ＣＬＫＣが、データ信号Ｄｉｎｔのデータ切り替わりタイミング後に立ち上がっており、第１及び第２のＦＦ１０４、１０５が出力する信号Ａ及びＢは同じとなるが、第３のＦＦ１０６が出力する信号Ｃは、信号Ａ及びＢと一致しない（Ａ＝Ｂ≠Ｃ）。この状態は、遅延調整回路１０３の遅延時間が長すぎる状態であり、判定回路１０７は、“Ａ＝Ｂ≠Ｃ”と判定した場合には、遅延調整回路１０３の遅延時間を、現在の遅延時間よりも短くする。
また、データ信号Ｄｉｎｔと各クロック信号との位相関係が、同図（ｃ）に示すようになっている場合には、クロック信号ＣＬＫＡが、データ信号Ｄｉｎｔのデータ切り替わりタイミング前に立ち上がっており、第２及び第３のＦＦ１０５、１０６が出力する信号Ｂ及びＣは同じとなるが、第１のＦＦ１０４が出力する信号Ａは、信号Ｂ及びＣと一致しない（Ａ≠Ｂ＝Ｃ）。この状態は、遅延調整回路１０３の遅延時間が短すぎる状態であり、判定回路１０７は、“Ａ≠Ｂ＝Ｃ”と判定した場合には、遅延調整回路１０３の遅延時間を、現在の遅延時間よりも長くする。
ここで、例えば、遅延回路１０８の遅延時間ｔｄを、データ周期の１／２０以下に設定する場合には、ＦＦ１０４の出力信号ＡとＦＦ１０５の出力信号Ｂとが相違し、更に、ＦＦ１０５の出力信号ＢとＦＦ１０６の出力信号Ｃとが更に相違する（Ａ≠Ｂ≠Ｃ）という事態は想定しがたい。しかしながら、仮に、そのような状態が検出されたとすると、何らかの異常が発生していると考えられる。例えば、何れかのＦＦが機能せず、固定値を出力している場合などである。そこで、判定回路１０７は、Ａ≠Ｂ≠Ｃであると判定すると、外部から参照可能なレジスタに、異常が発生した旨を示すフラグを立て、アラームを出力するようにする。このようにすることで、例えば外部のメモリコントローラにより、メモリ装置１００で異常が発生していることを検出することができる。
図３は、遅延調整回路１０３の構成例を示している。遅延調整回路１０３は、２つのインバータ１３１、１３２と、トランジスタ１３３、１３４と、キャパシタ１３５、１３６を有する。トランジスタ１３３及び１３４は、それぞれ、判定回路１０７からの制御信号Ｃ１、Ｃ２でオン／オフが制御され、インバータ１３１の出力（インバータ１３２の入力）とキャパシタ１３５、１３６との接続を制御する。これにより、インバータ１３１の出力負荷容量（インバータ１３２の入力負荷容量）が変化し、遅延調整回路１０３の遅延時間が変化する。この例では、遅延調整回路１０３の遅延時間は、キャパシタ１３５又は１３６のみが接続される状態（遅延「中」）と、キャパシタ１３５及び１３６の双方が接続される状態（遅延「大」）と、キャパシタ１３５及び１３６の何れも接続されない状態（遅延「小」）との３段階で制御される。
判定回路１０７は、初期状態では、例えば制御信号Ｃ１を０（Ｌ）に制御信号Ｃ２を１（Ｈ）にして、トランジスタ１３４のみをオンにし、インバータ１３１の出力にキャパシタ１３６のみを接続させて、遅延調整回路１０３の遅延時間を、遅延「中」に制御する。この状態で、“Ａ＝Ｂ＝Ｃ”（図２（ａ））と判定すると、判定回路１０７は、制御信号Ｃ１を０、制御信号Ｃ２を１のままとし、遅延調整回路１０３の遅延時間を、遅延「中」に維持する。一方、“Ａ＝Ｂ≠Ｃ”（図２（ｂ））と判定すると、判定回路１０７は、制御信号Ｃ１及びＣ２を共に０（Ｌ）にして、トランジスタ１３３及び１３４をオフとする。これにより、遅延調整回路１０３の遅延時間は、遅延「中」から遅延「小」になる。また、“Ａ≠Ｂ＝Ｃ”と判定すると、制御信号Ｃ１及びＣ２を共に１（Ｈ）にして、トランジスタ１３３及び１３４をオンにする。これにより、遅延調整回路１０３の遅延時間は、遅延「中」から遅延「大」になる。
判定回路１０７によって、ＦＦ１０４〜１０６の出力信号Ａ〜Ｃの比較結果に基づいて、遅延調整回路１０３の遅延時間を上記のように制御することにより、図２（ｂ）に示すように、データストローブ信号ＤＱＳの遅延が大きく、ホールド時間が短すぎる場合には、遅延を早め、データ取り込みタイミングを図２（ａ）に示す状態に近付けて、ホールド時間を改善することができる。また、図２（ｃ）に示すように、データストローブ信号ＤＱＳの遅延時間が短く、セットアップ時間が短すぎる場合には、遅延を遅くし、データ取り込みタイミングを図２（ａ）に示す状態に近付けて、セットアップ時間を改善することができる。
本実施形態では、ＦＦ１０４〜１０６によって、データ信号Ｄｉｎｔを３つの異なるタイミングでラッチし、判定回路１０７でそのラッチ結果を判断して、遅延調整回路１０３の遅延時間を調整する。このようにすることで、データストローブ信号とデータ信号との位相関係を適切に調整することができ、セットアップ時間とホールド時間とを適切に保つことができる。また、この調整は、データ受信側であるメモリ装置１００側のみで行うことができるため、データ送信側のメモリ制御部に特殊な回路を設ける必要がなく、メモリ制御部側からデータを送信する際の遅延時間を調整する場合に比して、調整を簡易に行うことができる。
なお、判定回路１０７を用いた遅延調整回路１０３の遅延時間の調整を行うタイミングについては、メモリ装置１００の電源オン時のイニシャライズ時とすることができる。この場合には、イニシャライズ時にコマンドを発行して判定回路１０７をアクティブにし、データ送信側から順次に反転するデータ信号を入力して遅延調整回路１０３の遅延時間を調整し、その後に判定回路１０７を非アクティブにして、通常動作時には、遅延調整回路１０３の遅延時間をイニシャライズ時に調整した値に保持する。或いは、遅延調整回路１０３の遅延時間の調整を常時行って、データストローブ信号とデータ信号との位相関係を動的に調整してもよい。または、データストローブ信号のクロック周期よりも長い周期で周期的に判定回路１０７をアクティブにし、遅延調整回路１０３の遅延時間の調整を間欠的に行ってもよい。判定回路１０７をイニシャライズ時にのみアクティブにし、或いは、間欠的にアクティブにする場合には、判定回路１０７を常時アクティブにする場合に比して、動作電流を低減できる効果がある。
データ端子が複数ある場合には、図４に示すように、遅延調整回路１０３を１つだけ配置して、各データ端子のデータをラッチするＦＦに共通のデータストローブ信号を供給する構成とすることができる。この場合には、例えばデータ信号ＤＱ０に対応してＦＦ１０４〜１０６と判定回路１０７とを配置して、データ信号ＤＱ０の判定結果に基づいて遅延調整回路１０３の遅延時間を調整し、遅延調整回路１０３が出力する調整されたデータストローブ信号を、ＤＱ１以降のデータ信号をラッチするための各ＦＦ１０９に共通に入力すればよい。或いは、図５に示すように、各データ端子に対応して、遅延調整回路１０３とＦＦ１０４〜１０６と判定回路１０７とを配置し、遅延調整回路１０３の遅延時間を個別に調整することにより、データ端子ごとに、データ信号とストローブ信号との位相関係を調整してもよい。
図１では、データストローブ信号の立上りエッジとデータ信号との位相関係を調整したが、ＤＤＲのように、データストローブ信号の立下りエッジ時にもデータをラッチするメモリ装置については、立下りエッジ時のデータについても、データストローブ信号の立下りエッジとデータ信号との位相関係を調整することが好ましい。この場合には、図６に示すように、立下りエッジ用の遅延調整回路１０３ｂと、クロック端子にデータストローブ信号の反転信号を入力するＦＦ１０４ｂ〜１０６ｂと、立下りエッジ用の判定回路１０７ｂとを追加して、判定回路１０７ｂによって遅延調整回路１０３ｂの遅延時間を調整して、データストローブ信号の立下りエッジとデータ信号との位相関係を調整すればよい。
図３では、遅延調整回路１０３の遅延時間の調整段数を、遅延「小」、遅延「中」、遅延「大」の３段階とする例を示したが、この調整段数を更に多段階とすることもできる。図７は、遅延調整回路の別の構成例を示している。この遅延調整回路１０３ａは、８つのトランジスタ１４１〜１４８とキャパシタ１４９〜１５６を有しており、ＵＰ／ＤＮカウンタ１５７の出力に基づいて、キャパシタの接続が制御される。ＵＰ／ＤＮカウンタ１５７には、内部ＣＬＫ信号と、判定回路１０７（図１）から出力されるダウン信号（ＤＮ）及びアップ信号（ＵＰ）とが入力される。内部ＣＬＫ信号は、例えばＤＤＲであれば、ＣＫ／ＣＫＢから生成できる。
ＵＰ／ＤＮカウンタ１５７は、３ビットのカウンタとして構成され、Ｃ０〜Ｃ２、及び、その反転信号Ｃ０Ｂ〜Ｃ２Ｂを出力する。トランジスタ１４１〜１４８は、ＵＰ／ＤＮカウンタ１５７の出力値に基づいて、そのうちの何れかがオンになり、キャパシタ１４９〜１５６の何れかが、インバータ１３１の出力に接続される。キャパシタ１４９〜１５６の容量値は、例えばカウンタ値が“０００”（Ｃ２，Ｃ１，Ｃ０）のときにインバータ１３１の出力に接続されるキャパシタ１４９が接続された際の遅延時間が最小となり、カウンタ値が“１１１”のときにインバータ１３１の出力に接続されるキャパシタ１５６が接続された際の遅延時間が最大となり、カウント値に従って遅延時間が単調に増加するように設定される。
判定回路１０７（図１）は、Ａ＝Ｂ＝Ｃ（図２（ａ））と判定すると、遅延調整回路１０３ａにアップ信号ＵＰ及びダウン信号ＤＮを入力せず、ＵＰ／ＤＮカウンタ１５７のカウント値は、そのまま保持される。これにより、遅延調整回路１０３ａの遅延時間はそのままの状態に保持される。判定回路１０７は、Ａ＝Ｂ≠Ｃ（図２（ｂ））と判定すると、遅延調整回路１０３ａにダウン信号ＤＮを入力し、ＵＰ／ＤＮカウンタ１５７のカウント値は１つ小さくなる。例えば、カウント値が“１００”でキャパシタ１５３が接続されていた状態を考えると、ＵＰ／ＤＮカウンタ１５７のカウント値は、“０１１”となり、キャパシタ１５２が接続されることで、遅延調整回路１０３ａの遅延時間は短くなる。この状態で、判定回路１０７が更にＡ＝Ｂ≠Ｃと判定すると、ＵＰ／ＤＮカウンタ１５７のカウント値は“０１０”となり、キャパシタ１５１が接続されて、遅延調整回路１０３ａの遅延時間は更に短くなる
また、判定回路１０７は、Ａ≠Ｂ＝Ｃ（図２（ｃ））と判定すると、遅延調整回路１０３ａに、アップ信号ＵＰを入力し、ＵＰ／ＤＮカウンタ１５７のカウント値は１つ大きくなる。例えば、カウント値が“１００”でキャパシタ１５３が接続されていた状態を考えると、ＵＰ／ＤＮカウンタ１５７のカウント値は、“１０１”となり、キャパシタ１５４が接続されることで、遅延調整回路１０３ａの遅延時間は長くなる。この状態で、判定回路１０７が更にＡ≠Ｂ＝Ｃと判定すると、ＵＰ／ＤＮカウンタ１５７のカウント値は“１１０”となり、キャパシタ１５５が接続されて、遅延調整回路１０３ａの遅延時間は更に長くなる。このように、ＵＰ／ＤＮカウンタ１５７を用いて遅延時間を多段階で制御する場合には、遅延調整回路１０３の遅延時間を、より細かく制御できる。
上記実施形態では、判定回路１０７は、Ａ≠Ｂ≠Ｃと判定すると、異常が発した旨を示すフラグを立てて、アラームを発生する例について示したが、これには限定されない。例えば、メモリ装置１００に、異常が発生した旨を出力するためのピンを用意して、そのピンから、アラームを出力してもよい。また、メモリ装置１００内にテスト回路を設け、テストモード設定時に、特定のＤＱピンや専用のピンを介して、判定回路１０７の判定結果（Ａ＝Ｂ＝Ｃなど）や、異常が発生した旨を出力させてもよい。この場合にも、外部のメモリコントローラによって、異常等を検出することができる。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明のタイミング調整回路及び半導体装置は、上記実施形態例にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
本発明の第１実施形態の半導体装置の構成の一部を示すブロック図。 （ａ）〜（ｃ）は、それぞれ、データ信号とクロック信号との位相関係を示すタイミングチャート。 遅延調整回路１０３の構成例を示す回路図。 本発明の変形例の半導体装置の構成を示すブロック図。 本発明の別の変形例の半導体装置の構成を示すブロック図。 立上りエッジでのラッチタイミングを調整するタイミング調整回路と、立下りエッジでのラッチタイミングを調整するタイミング調整回路とを備えた半導体装置の構成の一部を示すブロック図。 遅延調整回路の別の構成例を示している。 特許文献１に記載された半導体集積回路を示すブロック図。 特許文献３に記載されたデータ伝送装置の構成を示すブロック図。
符号の説明
１００：メモリ装置
１０１、１０２：入力アンプ
１０３：遅延調整回路
１０４〜１０６、１０９：ラッチ回路（ＦＦ）
１０７：判定回路
１０８：遅延回路
１３１、１３２：インバータ
１３３、１３４：トランジスタ
１３５、１３６：キャパシタ

Claims (11)

  1. データ入力端子から入力されたデータ信号をラッチする際のラッチタイミングを調整するタイミング調整回路において、
    外部から入力されるタイミング信号を、可変に設定される遅延時間だけ遅延して出力する遅延調整回路と、
    前記遅延されたタイミング信号と所定の位相関係を有する第１のクロック信号に基づいて前記データ信号をラッチする第１のラッチ回路と、
    前記第１のクロック信号を第１の遅延時間だけ遅延した第２のクロック信号に基づいて前記データ信号をラッチする第２のラッチ回路と、
    前記第１のクロック信号を、前記第１の遅延時間よりも大きな第２の遅延時間だけ遅延した第３のクロック信号に基づいて前記データ信号をラッチする第３のラッチ回路と、
    前記第１から第３のラッチ回路の出力を相互に比較し、該比較結果に基づいて前記遅延調整回路の遅延時間を設定する判定回路とを備えたことを特徴とするタイミング調整回路。
  2. 前記遅延調整回路は、少なくとも３段階の遅延時間の範囲で遅延時間を調整可能である、請求項１に記載のタイミング調整回路。
  3. 前記第１の遅延時間は、前記第２の遅延時間の１／２である、請求項１又は２に記載のタイミング調整回路。
  4. 前記判定回路は、前記第１〜第３のラッチ回路の出力の全てが一致するとき、前記遅延調整時間の遅延時間を維持する請求項１〜３の何れか一に記載のタイミング調整回路。
  5. 前記判定回路は、前記第２のラッチ回路の出力と前記第３のラッチ回路の出力とが相互に一致し、かつ、前記第１のラッチ回路の出力が前記第２のラッチ回路の出力と一致しないとき、前記遅延調整回路の遅延時間を増加させ、前記第１のラッチ回路の出力と前記第２のラッチ回路の出力とが相互に一致し、かつ、前記第３のラッチ回路の出力が前記第２のラッチ回路の出力と一致しないとき、前記遅延調整回路の遅延時間を減少させる、請求項１〜３の何れか一に記載のタイミング調整回路。
  6. 前記遅延調整回路が、３段階以上のアップダウンカウンタと、該アップダウンカウンタのカウント値の増加又は減少に応じて遅延時間が増加又は減少する可変遅延回路とを備えており、前記判定回路は、前記第２のラッチ回路の出力と前記第３のラッチ回路の出力とが相互に一致し、かつ、前記第１のラッチ回路の出力が前記第２のラッチ回路の出力と一致しないとき、前記アップダウンカウンタのカウント値を、前記可変遅延回路の遅延時間が増加するようにアップ又はダウンさせ、前記第１のラッチ回路の出力と前記第２のラッチ回路の出力とが相互に一致し、かつ、前記第３のラッチ回路の出力が前記第２のラッチ回路の出力と一致しないとき、前記アップダウンカウンタのカウント値を、前記可変遅延回路の遅延時間が減少するようにアップ又はダウンさせる、請求項５に記載のタイミング調整回路。
  7. 前記判定回路は、前記第２のラッチ回路の出力が、前記第１及び第３のラッチ回路の出力と一致しないときにアラームを発生する、請求項１〜３の何れか一に記載のタイミング調整回路。
  8. データ入力端子から入力されたデータ信号を、外部から入力されるタイミング信号に基づいてラッチする半導体装置において、
    請求項１〜７の何れか一に記載のタイミング調整回路を備え、前記第２のラッチ回路の出力を内部データ信号として内部回路に受け渡すことを特徴とする半導体装置。
  9. データ入力端子を複数備え、前記タイミング調整回路が前記複数のデータ入力端子のそれぞれに対応して配置されている、請求項８に記載の半導体装置。
  10. データ入力端子を複数備え、前記タイミング調整回路が前記複数のデータ入力端子のうちの何れかに対応して配置されており、前記タイミング調整回路が配置されていないデータ入力端子から入力するデータ信号をラッチするラッチ回路に、前記第２のクロック信号と同相のクロック信号を入力する、請求項８に記載の半導体装置。
  11. １つのデータ入力端子に対応して、前記タイミング信号の立上りエッジに対応して入力されるデータ信号のラッチタイミングを調整する第１のタイミング調整回路と、前記タイミング信号の立下りエッジに対応して入力されるデータ信号のラッチタイミングを調整する第２のタイミング調整回路とを備え、
    前記第１のタイミング調整回路では、前記第１〜第３のラッチ回路がそれぞれ前記第１〜第３のクロック信号の立ち上がりで前記データ信号をラッチし、前記第２のタイミング調整回路では、前記第１〜第３のラッチ回路がそれぞれ前記第１〜第３のクロック信号の立ち下がりで前記データ信号をラッチする、請求項８〜１０の何れか一に記載の半導体装置。
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