JP2013008386A - 出力遅延調整によるシリアル接続のメモリシステム - Google Patents
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Abstract
【解決手段】マスタデバイスは第1のスレーブデバイスにクロックを供給する。各スレーブデバイスは、クロックを順に次のスレーブデバイスに送る。最下位のスレーブデバイスは、クロックをマスタデバイスに戻す。マスタデバイスは、送出クロックと帰還クロックとを比較し、デューティサイクル訂正又は出力遅延調整が必要かどうかを判定する。必要ならば、マスタデバイスは、スレーブデバイスに対するコマンドを生成し、出力して、デューティサイクル又は出力遅延調整を実行する。スレーブデバイスはそれぞれ、デューティサイクル訂正又は出力遅延調整を実行する回路を有する。実装形態では、各スレーブデバイスはメモリデバイスであり、マスタデバイスはメモリコントローラである。
【選択図】図1
Description
デバイス100は、例えば、差動クロック入力CKI&CKI#を扱う差動タイプの入力バッファーであることが可能なCKI/CKI#に対するクロック入力受信器102Dを含む。クロック入力受信器102Dは、CKI/CKI#信号の外部インターフェースレベルを内部クロック信号「cki_i」の内部ロジックレベルに変換する。内部クロック信号「cki_i」は、様々な動作に向けて、他の内部ロジックブロックにおいて使用可能である。詳細に後述するように、デューティサイクル訂正ロジック120は、内部クロック信号cki_iを取り込み、デューティサイクル訂正されたクロック信号clk_dccを生成する。デューティサイクル訂正されたクロック信号「clk_dcc」は、コントローラプログラミング可能遅延線PDL2、105Dによって遅延され、その遅延された信号「clk_dcc_d」は、最終的に、出力ドライバブロック108Dの入力ポートに駆動され、それは外部クロック出力信号CKO/CKO#を出力する。
デバイス100は、CSI入力信号からバッファーされた信号「csi_i」を生成するコマンドストローブ受信器102Aを含む。バッファーされた信号csi_iは、D型フリップフロップ103AのDポートに接続される。フリップフロップ103Aは、クロック信号「cki_i」によって駆動され、「cki_i」のあらゆる立上がりエッジで「csi_i」信号のステータスをラッチする。ラッチされた信号「csi_lat」は、コマンド/アドレスパケットロジック130に供給され、また、別のフリップフロップ103EのDポートにも供給され、そのクロック入力ポートは、デューティ訂正されたクロック信号clk_dccによって駆動される。フリップフロップ103Eの出力信号「cso_i」は、コントローラプログラミング可能遅延線PDL2、105Aによって遅延され、その遅延された信号「cso_d」は、最終的に、出力ドライバブロック108Aの入力ポートに駆動され、それは、次いで、外部信号CSOを出力する。フリップフロップロジック103Aおよび103Eの2つの段階は、2つのクロックサイクルの入力から出力の待ち時間(=tIOL)をもたらして、CSIからCSOにバイパスする。
デバイス100は、DSI入力信号から、バッファーされた信号「dsi_i」を生成するデータストローブ入力受信器102Cを含む。バッファーされた信号「dsi_i」は、D型フリップフロップ103CのDポートに接続される。フリップフロップ103Cは、クロック信号「cki_i」によって駆動され、「cki_i」のあらゆる立上がりエッジで「dsi_i」信号のステータスをラッチする。ラッチされた信号「dsi_lat」は、コマンド/アドレスパケットロジック130と、データパケットロジック140とに供給され、また、別のフリップフロップ103GのDポートにも供給され、そのクロック入力ポートは、デューティ訂正されたクロック信号clk_dccによって駆動される。フリップフロップ103Gの出力信号「dso_i」は、コントローラプログラミング可能遅延線PDL2、105Cによって遅延され、その遅延された信号「dso_d」は、最終的に、出力ドライバブロック108Cの入力ポートに駆動され、それは、外部信号DSOを出力する。フリップフロップロジック103Cおよび103Gの2つの段階は、2つのクロックサイクルの同じ入力から出力の待ち時間(=tIOL)をもたらして、DSIからDSOにバイパスする。
デバイス100は、外部信号Dnを受け取るためのデータ受信器102Bを含む。受信器102Bの数は、Dnポートのビット幅により、1つまたは複数であることが可能であることに留意する。例えば、Dnポートが、8ビットワイドデータ入力/出力の実装形態について、D0、D1、〜D7に指定される場合、受信器102Bは、8回繰り返されることになる。受信器102Bの出力「dn_i」は、D型フリップフロップ103BのDポートに供給される。フリップフロップ103Bは、クロック信号「cki_i」によって駆動され、「cki_i」のあらゆる立上がりエッジで「dn_i」信号のステータスをラッチする。ラッチされた信号「dn_lat」は、コマンド/アドレスパケットロジック130に供給され、また、データパケットロジック140にも供給される。ラッチされた信号「dn_lat」はまた、マルチプレクサ104の一方の入力ポートに供給される。マルチプレクサ104の他方のポートは、データパケットロジック140からの信号「core_data」によって駆動される。マルチプレクサ104の出力は、フリップフロップ103FのD入力ポートに接続され、そのクロック入力ポートは、デューティ訂正されたクロック信号clk_dccによって駆動され、「clk_dcc」のあらゆる立上がりエッジでマルチプレクサ104の出力のステータスをラッチする。ラッチされた信号「q_i」は、別のコントローラプログラミング可能遅延線PDL2、105Bによって遅延され、その遅延された信号「q_d」は、最終的に、出力ドライバブロック108Bの入力ポートに駆動され、それは、外部信号Qnを出力する。フリップフロップロジック103Bおよび103Fの2つの段階は、2つのクロックサイクルの同じ入力から出力の待ち時間(=tIOL)をもたらして、DnからQnにバイパスする。
「Write Duty Cycle Correction Register」コマンドの使用は、本明細書に説明するように、ある実装形態を想定し、デューティサイクル訂正を実行する際に印加すべき遅延の量が、値をデューティサイクル訂正レジスタに書き込むことによって制御される。より概括的には、本明細書においてデューティサイクル訂正コマンドと呼ぶ任意のコマンドが使用可能であり、それは、デューティサイクル訂正をどのように実行すべきかをデバイスに設定させる効果を有する。したがって、説明した「Write Duty Cycle Correction Register」コマンドは、デューティサイクル訂正コマンドの具体的な例と見なすべきである。
「Write Output Delay Register」コマンドの使用は、説明するように、ある実装形態を想定し、印加すべき遅延の量が、値を出力遅延レジスタに書き込むことによって制御される。より概括的には、本明細書において出力遅延調整コマンドと呼ぶ任意のコマンドが使用可能であり、それは、印加すべき遅延の量をデバイスに設定させる効果を有する。したがって、説明した「Write Output Delay Register」コマンドは、出力遅延調整コマンドの具体的な例と見なすべきである。
図示の例において、デューティサイクル訂正回路120は、クロック分周器123と、「4対16Decoder」ブロックおよび「Programmable Delay Line(PDL1)」を含むコントローラプログラミング可能遅延線121とを有する。クロック分周器123およびコントローラプログラミング可能遅延線121のそれぞれの出力clk_ref、clk_delは、XORゲート122に入力され、その出力は、デューティサイクル訂正されたクロックclk_dccである。
DCR132のコンテンツが、デューティサイクル訂正回路120におけるコントローラプログラミング可能遅延線121によって導入される遅延の量を制御するために使用され、それによって、デューティサイクル訂正を制御することを思い出されたい。上述したように、DCR132のコンテンツは、「Write Duty Cycle Register」コマンドにより書込み可能である。
再度、図1を参照すると、説明したプログラミング可能遅延線105A、105B、105C、105Dは、位相訂正を可能にするために、出力信号CSO、Qn、DSO、およびCKO/CKO#をプログラミング可能に遅延させることを可能にするように設けられる。図1はまた、2対4Decoderロジックブロック106に接続されている出力遅延レジスタ信号バスODR<0:1>を示している。2対4Decoderロジック106は、4つの選択信号バスSEL2 <0:3>を出力する。それらのSEL2<0:3>選択信号は、4つのコントローラプログラミング可能遅延線105A、105B、105C、および105Dにすべて接続されている。
ODR134のコンテンツが、遅延線105A、105B、105C、105Dによって導入される遅延の量を制御するために使用され、それによって、出力遅延調整の量を制御することを思い出されたい。上述したように、ODR134のコンテンツは、「Write Output Delay Register」コマンドにより書込み可能である。
11 位相検出器
S11 信号バス
12 コマンドジェネレータ
S12 信号バス
13 デューティ検出器
S13 信号バス
90 リンク
100 メモリデバイス
101 メモリシステム
102A コマンドストローブ受信器
102B データ受信器
102C データストローブ入力処理受信器
102D クロック入力受信器
103A フリップフロップ
103B フリップフロップ
103C フリップフロップ
103D フリップフロップ
103E フリップフロップ
103F フリップフロップ
103G フリップフロップ
104 マルチプレクサ
105A コントローラプログラミング可能遅延線
105B コントローラプログラミング可能遅延線
105C コントローラプログラミング可能遅延線
105D コントローラプログラミング可能遅延線
106 2対4Decoderロジック
108A 出力ドライバブロック
108B 出力ドライバブロック
108C 出力ドライバブロック
108D 出力ドライバブロック
S111 差動クロックバス
S112 差動クロックバス
S113 差動クロックバス
S114 差動クロックバス
120 デューティサイクル訂正回路
121 コントローラプログラミング可能遅延線
122 XORゲート
123 クロック分周器
124 インバータロジック
130 コマンド/アドレスパケットロジック
131 デバイスアドレスレジスタ
132 デューティサイクル訂正レジスタ
134 出力遅延レジスタ
140 データパケットロジック
150 メモリコア
1210 4対16デコーダ
1211 NANDロジックゲート
1212 NANDロジックゲート
1213 インバータロジックゲート
Claims (31)
- 複数のシリアル接続のスレーブデバイスのうちのあるスレーブデバイスにおける方法であって、
前記スレーブデバイスによって出力される少なくとも1つの信号に印加すべき遅延を前記スレーブデバイスが、どのように調整すべきかを指定するマスタデバイスからのコマンドを受け取るステップと、
少なくとも1つの入力信号を受け取るステップであって、前記少なくとも1つの入力信号は、少なくとも入力クロック信号を含む、ステップと、
前記少なくとも1つの入力信号のそれぞれごとに、
前記コマンドにより前記入力信号の遅延されたバージョンを生成するステップと、
前記入力信号の前記遅延されたバージョンを出力するステップと
を含む方法。 - 前記スレーブデバイスはメモリデバイスであり、前記マスタデバイスはメモリコントローラである、請求項1に記載の方法。
- データ出力信号を出力するステップであって、
前記入力信号のうちの少なくとも1つは、データ入力信号を含み、前記データ入力信号の前記遅延されたバージョンを出力するステップは、前記データ出力信号を出力するステップの一部として実行され、それにより、
a)時には、前記データ出力信号は、前記データ入力信号の前記遅延されたバージョンになり、
b)時には、前記データ出力信号は、前記コマンドにより、前記スレーブデバイスにとって局所的に生成された信号に前記遅延を印加した後に、前記スレーブデバイスにとって局所的に生成された前記信号の遅延されたバージョンになる、
ステップを含む、請求項1または2に記載の方法。 - 前記スレーブデバイスによって出力される少なくとも1つの信号に印加すべき遅延に対する調整を指定するマスタデバイスからのコマンドを受け取るステップは、前記コマンドを出力遅延調整コマンドと見なすコマンド識別子を含むコマンドを受け取るステップを含み、前記コマンドは、前記遅延をどのように調整すべきかを示すデータをさらに含む、請求項1または2に記載の方法。
- コマンドを受け取るステップは、スレーブデバイスとして働くどのデバイスが、前記コマンドを実行すべきかを示すデバイスアドレスを受け取るステップをさらに含む、請求項4に記載の方法。
- 前記コマンドが前記スレーブデバイスのデバイスアドレスに一致するデバイスアドレスを有する場合、前記少なくとも1つの入力信号のそれぞれごとに、前記コマンドにより前記入力信号の遅延されたバージョンを生成する前記ステップを実行するステップと、
前記コマンドがブロードキャストデバイスアドレスであるデバイスアドレスを有する場合、前記少なくとも1つの入力信号のそれぞれごとに、前記コマンドにより前記入力信号の遅延されたバージョンを生成する前記ステップを実行するステップと
をさらに含む、請求項5に記載の方法。 - それぞれの入力信号ごとに、前記入力信号の遅延されたバージョンを生成するステップは、
a)複数の遅延のうちの選択された1つによって、前記入力信号を遅延させて、前記入力信号の前記遅延されたバージョンを生成するステップを
含む、
請求項4に記載の方法。 - 前記遅延をどのように調整すべきかを示す前記データは、前記複数の遅延のうちの前記選択された1つの指示を含む、請求項7に記載の方法。
- 前記複数の入力信号は、
クロック信号と、
コマンドストローブ信号と、
データストローブ信号と、
コマンドおよびデータを含むデータ信号と
を含む、請求項1の方法。 - マスタデバイスと、少なくとも第1のスレーブデバイスおよび最下位のスレーブデバイスを含むスレーブデバイスとして働く複数のシリアル接続のデバイスとを備えるメモリシステムにおける方法であって、
前記マスタデバイスにおいて、
a)少なくとも1つの出力信号を出力するステップであって、前記少なくとも1つの出力信号は、前記第1のスレーブデバイスの入力クロック信号として機能する第1のクロック信号を含む、ステップと、
b)前記最下位のスレーブデバイスの出力クロック信号である第2のクロック信号を受け取るステップと、
c)前記第1のクロック信号および前記第2のクロック信号の間の位相オフセットの量を確定するステップと、
d)前記第1のクロック信号および前記第2のクロック信号の間の前記位相オフセットに応じて、出力遅延調整コマンドを生成し、前記出力遅延調整コマンドを出力するステップと
を含む方法。 - それぞれのスレーブデバイスはメモリデバイスであり、前記マスタデバイスはメモリコントローラである、請求項10に記載の方法。
- スレーブデバイスとして働く前記複数のシリアル接続のデバイスの前記第1のスレーブデバイスにおいて、
a)前記第1のスレーブデバイスの対応する少なくとも1つの入力信号として、前記マスタデバイスから前記少なくとも1つの出力信号を受け取るステップと、
b)それぞれの入力信号ごとに、前記入力信号に基づいて出力信号を生成するステップと、
スレーブデバイスとして働く前記複数のシリアル接続のデバイスの他のそれぞれのスレーブデバイスにおいて、
a)前記スレーブデバイスの少なくとも1つの入力信号に対応する先行するスレーブデバイスの出力信号を受け取るステップと、
b)それぞれの入力信号ごとに、前記入力信号に基づいて出力信号を生成するステップと、
前記スレーブデバイスのうちの少なくとも1つにおいて、
a)前記出力遅延調整コマンドを受け取るステップと、
b)前記出力遅延調整コマンドにより、前記入力信号の遅延されたバージョンを生成することによって、前記出力信号を生成するステップと
をさらに含む、請求項10または11に記載の方法。 - 前記マスタデバイスの前記少なくとも1つの出力信号が、複数の出力信号を含む、請求項12に記載の方法。
- 遅延調整コマンドを生成するステップは、前記複数のシリアル接続のスレーブデバイスのうちの指定された1つによって実行するための遅延調整コマンドを生成するステップを含む、請求項10または11に記載の方法。
- 遅延調整コマンドを生成するステップは、前記複数のシリアル接続のスレーブデバイスのすべてによって実行するための遅延調整コマンドを生成するステップを含む、請求項10または11に記載の方法。
- 前記出力遅延調整コマンドにより、前記入力信号の遅延されたバージョンを生成するステップは、複数の遅延のうちの選択された1つによって遅延された前記入力信号の遅延されたバージョンを生成するステップを含む、請求項12に記載の方法。
- 遅延調整コマンドを生成するステップは、前記コマンドを出力遅延調整コマンドと見なすコマンド識別子を含み、かつ前記遅延をどのように調整すべきかを示すデータを含むコマンドを生成するステップを含む、請求項16に記載の方法。
- 前記遅延をどのように調整すべきかを示す前記データは、前記複数の遅延のうちの前記選択された1つの指示を含む、請求項17に記載の方法。
- 前記位相オフセットが許容可能になるまで、前記マスタデバイスが、一度に、1つのスレーブデバイスにおける1つのユニット遅延要素に遅延を加えることによって、遅延を調整する出力遅延調整コマンドを出力するステップを
さらに含む、請求項10または11に記載の方法。 - 前記複数の入力信号は、
クロック信号と、
コマンドストロープ信号と、
データストローブ信号と、
コマンドおよびデータを含むデータ信号と
を含む、請求項10または11に記載の方法。 - 複数のシリアル接続のスレーブデバイスを備える構成で使用するためのスレーブデバイスであって、
出力遅延調整をどのように実行すべきかを指定するマスタデバイスからのコマンドを受け取るためのコマンド入力と、
入力クロック信号を受け取るためのクロック入力と、
前記コマンドにより、前記クロック入力から、遅延されたクロック信号を生成するための出力遅延調整回路と、
前記遅延されたクロック信号を出力するためのクロック出力と
を備える、スレーブデバイス。 - 前記スレーブデバイスはメモリデバイスである、請求項21に記載のスレーブデバイス。
- 前記コマンドを処理するコマンド処理回路を備え、前記コマンドは、前記コマンドを出力遅延調整コマンドと見なすコマンド識別子を含み、前記出力遅延をどのように調整すべきかを示すデータを含む、
請求項21または22に記載のスレーブデバイス。 - デバイスアドレスレジスタをさらに備え、
前記コマンドは、どのスレーブデバイスが前記コマンドを実行すべきかを示すデバイスアドレスをさらに含み、前記スレーブデバイスは、前記デバイスアドレスが、前記デバイスアドレスレジスタのコンテンツに一致する場合、前記コマンドを実行するように構成されている、
請求項23に記載のスレーブデバイス。 - 前記出力遅延調整回路は、
前記入力クロック信号を含めて複数の入力信号のそれぞれごとに、複数の遅延のうちの選択された1つによって、前記入力信号を遅延させて、前記入力信号の遅延されたバージョンを生成する遅延回路を
備える、請求項21または22に記載のスレーブデバイス。 - それぞれの出力遅延回路は、M>=2のM個のユニット遅延要素を備え、前記デューティサイクル訂正回路は、
前記入力信号の前記遅延されたバージョンを生成する際に、前記ユニット遅延要素のうちの何個がアクティブであるべきかの選択に、N>=1のN個の入力線上で受け取られた信号をデコードするN対Mデコーダを
さらに備える、請求項25に記載のスレーブデバイス。 - 少なくとも第1のスレーブデバイスおよび最下位のスレーブデバイスを含む請求項47に記載の複数のシリアル接続のスレーブデバイスと、
前記第1のスレーブデバイスおよび前記最下位のスレーブデバイスに接続されているマスタデバイスであって、
前記第1のスレーブデバイスの入力クロック信号として機能する第1のクロック信号を出力するように構成されている、マスタデバイスと、
前記最下位のスレーブデバイスの出力クロック信号である第2のクロック信号を受け取るためのクロック入力と、
前記第1のクロック信号および前記第2のクロック信号の間の位相オフセットの量を確定する位相検出器と、
位相オフセットの前記量に応じて、出力遅延調整コマンドを生成するコマンドジェネレータと
を備えるメモリシステムであって、
前記複数のシリアル接続のスレーブデバイスのうちの前記第1のスレーブデバイスは、
a)前記第1のスレーブデバイスの前記入力クロック信号として、前記マスタデバイスから前記第1のクロック信号を受け取り、
b)前記入力クロック信号から出力クロック信号を生成し、
前記複数のシリアル接続のスレーブデバイスの他のそれぞれのスレーブデバイスは、
a)前記スレーブデバイスの入力クロック信号として、先行するスレーブデバイスの前記出力クロック信号を受け取り、
b)前記入力クロック信号から出力クロック信号を生成し、
前記複数のシリアル接続のスレーブデバイスのうちの少なくとも1つは、
a)前記出力遅延調整コマンドを受け取り、
b)前記制御コマンドにより、前記デバイスの前記入力クロック信号を遅延させることによって、前記デバイスの前記出力クロック信号を生成する、
メモリシステム。 - 前記システムはメモリシステムであり、それぞれのスレーブデバイスはメモリデバイスであり、前記マスタデバイスはメモリコントローラである、請求項27に記載のシステム。
- 前記コマンドジェネレータは、前記複数のシリアル接続のスレーブデバイスのうちの指定された1つによって実行するための前記出力遅延調整コマンドを生成するように構成されている、請求項27または28に記載のメモリシステム。
- 前記コマンドジェネレータは、前記複数のシリアル接続のスレーブデバイスのすべてによって実行するための前記出力遅延調整コマンドを生成するように構成されている、請求項27または28に記載のメモリシステム。
- 出力遅延調整コマンドを生成することは、前記コマンドを出力遅延調整コマンドと見なすコマンド識別子を含み、かつ前記出力遅延をどのように調整すべきかを示すデータを含むコマンドを生成することを含む、請求項27または28に記載のメモリシステム。
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