KR890007289A - 파이프라인된 직렬 출력을 갖고 있는 이중-포트 메모리 - Google Patents

파이프라인된 직렬 출력을 갖고 있는 이중-포트 메모리 Download PDF

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Abstract

내용 없음

Description

파이프라인된 직력 출력을 갖고 있는 이중-포트 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라 구성된 이중-포트 메모리의 양호한 실시예의 개략 계통도.
제2도는 제1도의 메모리의 직렬 입력 및 출력회로의 제1실시예의 개략 전기 계통도.
제3도는 제2도의 회로로부터의 직렬 출력의 동작을 도시한 타이밍도.

Claims (22)

  1. 행과 열로 배열된 메모리 위치 어레이를 갖고 있고, 어레이의 선택된 행내의 다수의 메모리셀의 내용이 전달될 수 있고, 데이타가 직렬 클럭 신호에 응답하여 직렬 출력터미날에서 직렬 출력될 수 있는 레지스터를 갖고 있는 형태의 메모리내에서, 레지스터내의 소정위치에 대응하는 값을 격납시키기 위해 최대 유효부와 최소 유효부로 배열되고, 직렬 클럭신호를 수신하여, 이에 응답하여 내용을 증가시키는 카운터, 카운터의 최대 유효부에 의해 격납된 값에 따라 레지스터내의 다수의 위치들을 선택하기 위해 카운터 및 레지스터에 접속된 디코더, 디코더에 의해 선택된 다수의 레지스터 위치의 내용을 격납시키기 위한 래치, 분리 제어신호에 응답하여 레지스터로부터 래치를 선택적으로 분리시키기 위해 레지서터와 래치 사이에 접속된 수단, 및 분리 수단에 분리 제어신호를 발생시키고, 카운터의 최소 유효부의 내용에 응답하여 카운터의 선정된 스테이지 셋트에 의해 격납된 내용을 증가시키기 위해 카운터의 최소 유효부에 접속된 제어논리로 구성되는 것을 특징으로 하는 직렬 제어회로.
  2. 제1항에 있어서, 카운터가 토글 입력을 각각 갖고 있는 다수의 스테이지로 구성된 리플 카운터이고, 이 카운터의 최소 유효 스테이지가 토글 입력에서 직렬 클럭신호를 수신하며, 카운터의 최대 유효부의 최소 유효스테이지가 제어논리에 접속된 토글 입력을 갖고 있고, 각각의 다른 스테이지들이 다음 최소 유효 스테이지의 출력에 접속된 토글 입력을 갖고 있는 것을 특징으로 하는 직렬 제어회로.
  3. 제2항에 있어서, 제어논리가 오버플로우보다 작은 값을 갖고 있는 카운터의 최소 유효부에 응답하여 카운터의 최대 유효부의 최소 유효스테이지에 토글 입력을 제공하는 것을 특징으로 하는 직렬 제어회로.
  4. 제2항에 있어서, 카운터내의 스테이지들이 프리셋트 입력 및 로드 엔에이블 입력을 갖고 있으므로, 로드 엔에이블 신호에 응답하는 프리셋트 입력에 따른 논리상태가 각 스테이지에 로드되는 것을 특징으로 하는 직렬 제어회로.
  5. 제4항에 있어서, 분리 수단이 로드 엔에이블 신호에 응답하여 레지스터를 래치에 접속시키는 것을 특징으로 하는 직렬 제어회로.
  6. 제5항에 있어서, 제어논리가 최대값에 도달하는 카운터의 최소 유효부에 응답하여 카운터의 최대 유효부를 증가시키는 것을 특징으로 하는 직렬 제어회로.
  7. 제6항에 있어서, 제어논리가 로드 엔에이블 신호에 응답하여 카운터의 최소 유효부가 최대값에 도달할때 선정된 스테이지 셋트의 내용을 증가시키지 못하게 되는 것을 특징으로 하는 직렬 제어회로.
  8. 제1항에 있어서, 직렬 출력 터미날과 데이타와의 통신을 위한 래치내의 위치를 선택하기 위해, 래치와 직렬 출력 터미날 사이에 접속되고, 카운터의 최소 유효부의 내용에 응답하는 제어입력을 갖고 있는 출력 멀티플렉서를 포함하는 것을 특징으로 하는 직렬 제어회로.
  9. 제1항에 있어서, 카운터의 최소 유효부가 단일 비트를 격납하는 것을 특징으로 하는 직렬 제어회로.
  10. 제1항에 있어서, 카운터의 제1스테이지가 다수의 비트를 격납하는 것을 특징으로 하는 직렬 제어회로.
  11. 제1항에 있어서, 제어논리가 최대값에 도달하는 카운터의 최소유효부에 응답하여 카운터의 최대유효부를 증가시키는 것을 특징으로 하는 직렬 제어회로.
  12. 제11항에 있어서, 제어논리가 선정된 스테이지 셋트의 내용을 증가시키기 전에 분리 제어신호를 발생시키는 것을 특징으로 하는 직렬 제어회로.
  13. 행과 열로 배열된 메모리 위치의 어레이, 행어드레스 신호에 응답하여 메모리 위치의 행을 선택하기 위해 어레이에 접속된 수단, 직렬 억세스 터미날, 다수의 위치들로 구성된 레지스터, 어레이의 선택된 행내의 다수의 메모리셀의 내용을 레지스터내로 전달하기 위해 어레이와 레지스터 사이에 접속된 수단, 직렬 클럭 신호를 수신하기 위한 직렬 클럭 터미날, 레지스터의 위치에 대응하는 값을 격납시키기 위해 다수의 스테이지들로 구성되고, 최소 유효 스테이지가 내용이 직렬 클럭 신호에 응답하여 증가되도록 직렬 클럭터미날에 동작적으로 결합된 카운터, 카운터의 최대 유효비트를 나타내는 카운터의 선정된 스테이지 셋트의 내용에 응답하여 레지스터의 다수의 위치를 선택하기 위해 카운터와 레지스터에 접속된 디코더, 선정된 스테이지 셋트내에 있지 않은 카운터의 나머지부의 내용에 대응하는 다수의 레지스터 위치들중 선택된 위치의 내용을 통신하기 위해 레지스터와 직렬 억세스 터미날 사이에 접속된 멀티플렉서, 및 오버플로우값이 아닌 선정된 값에 도달하는 카운터의 나머지부의 내용에 응답하여 카운터의 선정된 스테이지 셋트의 내용을 증가시키기 위해 카운터의 나머지부에 접속된 제어논리로 구성되는 것을 특징으로 하는 메모리.
  14. 제13항에 있어서, 분리 제어신호에 응답하여 레지스터로부터 래치를 분리시키기 위해 레지스터와 래치사이에 접속된 분리수단을 포함하고, 제어논리가 오버플로우 값이 아닌 선정된 값에 도달하는 카운터의 나머지부의 내용에 응답하여 분리 제어신호를 발생시키는 것을 특징으로 하는 메모리.
  15. 제13항에 있어서, 카운터의 나머지부가 단일 스테이지를 포함하는 것을 특징으로 하는 메모리.
  16. 제13항에 있어서, 카운터의 나머지부가 다수의 스테이지를 포함하는 것을 특징으로 하는 메모리.
  17. 제13항에 있어서, 카운터가 리플 카운터이고, 내부의 스테이지들이 토글입력을 갖고 있으며, 카운터의 최소 유효 스테이지가 토글입력에서 직렬 클럭 신호를 수신하고, 선정된 셋트의 최소 유효 스테이지의 토글 입력이 제어논리에 접속되며, 카운터의 다른 스테이지의 토글 입력이 다음 최소 유효 스테이지의 출력에 접속되고, 제어논리가, 오버플로우 값이 아닌 선정된 값에 대응하는 카운터의 나머지 부의 내용에 응답하여 선정된 셋트의 최소 유효 스테이지의 토글 입력에 신호를 제공하는 것을 특징으로 하는 메모리.
  18. 제17항에 있어서, 제어논리가 레지스터가 직렬 입력 데이타를 수신할 직렬 입력 모드를 표시하는 직렬 입력선택 신호에 응답하고, 직렬 입력 모드내의 제어논리가 오버플로우 값에 도달하는 나머지부의 내용에 응답하여 선정된 스테이지 셋트의 내용을 증가시키는 것을 특징으로 하는 메모리.
  19. 제18항에 있어서, 직렬 억세스 터미날이 직렬 입력데이타도 수신하는 것을 특징으로 하는 메모리.
  20. 제19항에 있어서, 제어논리가 카운터의 나머지부내의 스테이지의 출력에 접속되고, 카운터의 나머지부내에 격납된 오버플로우값이 아닌 선정된 값에 대응하는 출력을 갖고 있는 LSB디코더, 및 LSB디코더의 출력에 접속된 데이타 입력을 갖고 있고, 나머지 스테이지의 최대 유효 스테이지의 출력에 접속된 데이타 입력을 갖고 있으며, 선정된 셋트내의 최소 유효 비프의 토글 입력에 접속된 출력을 갖고 있으므로, 나머지 스테이지의 최대 유효 스테이지의 출력이 직렬 입력 모드내의 출력에 통신되고, LSB디코더의 출력이 직렬 입력 모드내에 있지 않을때 제어 멀티플렉서의 출력에 통신되는 제어 멀티플렉서를 포함하는 것을 특징으로 하는 메모리.
  21. 제19항에 있어서, 카운터의 나머지 부가 단일 스테이지를 포함하는 것을 특징으로 하는 메모리.
  22. 제21항에 있어서, 제어논리가 나머지 스테이지의 출력에 접속된 데이타 입력을 갖고 있고, 나머지 스테이지의 출력의 보수에 접속된 데이타 입력을 갖고 있으며, 직렬 입력 선택 신호를 수신하는 제어입력을 갖고 있으므로, 출력이 오버플로우하는 나머지 스테이지의 내용에 응답하여 직렬 입력 모드내의 선정된 셋트내의 최소 유효 비트에 토글 신호를 제공하고, 변하지만 오버플로우 하지 않는 나머지 스테이지의 출력에 응답하여 직렬 입력 모드내에 있지 않을때 최소 유효 비트에 토글 신호를 제공하는 제어 멀티플렉서를 포함하는 것을 특징으로 하는 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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