JPH05135574A - マルチポートメモリ - Google Patents

マルチポートメモリ

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JPH05135574A
JPH05135574A JP3300147A JP30014791A JPH05135574A JP H05135574 A JPH05135574 A JP H05135574A JP 3300147 A JP3300147 A JP 3300147A JP 30014791 A JP30014791 A JP 30014791A JP H05135574 A JPH05135574 A JP H05135574A
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JP
Japan
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memory
bit
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JP3300147A
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English (en)
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Shinichi Sakuramori
慎一 桜森
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】 【目的】ランダムアクセスにおけるアクセス速度の向上
を図る。 【構成】メモリセルアレイ11のランダムアクセスポー
ト(D15〜D0)側に1行分のビット列データを保持
するラインアクセスメモリ502が設けられており、メ
モリセルアレイ11に対する入出力データはそのライン
アクセスメモリ502に一時的に保持される。ラインア
クセスメモリ502は、パラレルセレクタ501によっ
てXアドレスに応じて任意のビット位置からリード/ラ
イトアクセスされる。マルチポートDRAMに対するラ
ンダムアクセスは、Yアドレスに従ったメモリセルアレ
イ11とラインアクセスメモリ502間の行転送と、X
アドレスに従ったラインアクセスメモリ502に対する
ビットアクセスとによって実行される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明はマルチポートメモリに
関し、特に画像メモリとして使用されるマルチポートメ
モリに関する。
【0002】
【従来の技術】従来、画像処理、図形処理の分野では、
画像メモリとして図5のようなマルチポート構成のダイ
ナミックRAM(マルチポートDRAM)が使用されて
いる。
【0003】このマルチポートDRAMは、ランダムア
クセス用の4ビットの入出力ポートD0〜D3と、シリ
アルアクセス用の4ビットの入出力ポートSIO0〜S
IO3と、データ記憶用のメモリセルアレイ(256×
1024×4)11とを備えている。セルアレイ11
は、256×1024ビット構成のセルアレイブロック
を4層備えている。このマルチポートDRAMにおい
て、メモリセルアレイ(256×1024×4)11に
対するシリアルアクセスは、次のように行われる。
【0004】すなわち、まず、9ビットのY(行)アド
レスがYアドレスバッファ19に送られ、その内の8ビ
ットがYデコーダ18に供給される。そして、メモリセ
ルアレイ(256×1024×4)11の4層のセルア
レイ層それぞれについて1本の行線がYデコーダ18に
よって選択される。これら4層のセルアレイ層における
選択された行線上のメモリセルのデータ(1024ビッ
ト×4)は、4層構成の転送ゲ−ト12を介してシリア
ルアクセスメモリ(SAM)13に保持される。
【0005】シリアルアクセスメモリ(SAM)13に
保持されたデータは、シリアルセレクタ14によって4
ビット分選択され、その選択された4ビットはシリアル
出力バッファ15を介してシリアル入出力ポートSIO
0〜SIO3に出力される。
【0006】この場合、シリアルセレクタ14による選
択動作はシリアルアドレスカウンタ17によって制御さ
れる。このシリアルアドレスカウンタ17には、Xアド
レスバッファ21からの9ビットとYアドレスバッファ
19からの1ビットとを合わせた、合計10ビットのア
ドレスが入力される。また、メモリセルアレイ(256
×1024×4)11に対するランダムアクセスは、次
のように行われる。
【0007】すなわち、まず、9ビットのY(行)アド
レスがYアドレスバッファ19に送られ、その内の8ビ
ットがYデコーダ18に供給される。そして、メモリセ
ルアレイ(256×1024×4)11の4層のセルア
レイ層それぞれについて1本の行線がYデコーダ18に
よって選択される。これら4層のセルアレイ層における
選択された行線上のメモリセルのデータ(1024ビッ
ト×4)は、4層構成のセンスアンプ222によって増
幅された後にXデコーダ221に送られる。
【0008】Xデコーダ221では、Xアドレスバッフ
ァ21を介して入力されるXアドレスにしたがって4ビ
ット分のデータが選択され、その選択されたデータは出
力バッファ23を介してランダム入出力ポートD0〜D
3に出力される。
【0009】また、このマルチポートDRAMには、ラ
ンダムアクセスにおけるライトアクセスを制御するため
に、ライトコントラーラ25、ライトパービットコント
ローラ26、およびライトマスクレジスタ27が設けら
れている。また、リフレッシュ制御用のリフレッシュカ
ウンタ20が設けられており、さらに、転送ゲート1
2、シリアルアクセスメモリ(SAM)13を初め各種
回路の動作タイミングを制御するためのタイミングジェ
ネレータ28が設けられている。このような従来型のマ
ルチポートDRAMは、次のような特徴を有している。 (1)アドレス空間はリニアな連続した空間である。 (2)画面構成のマッピングはアドレス空間の容量に依
存するが、任意の大きさで自由にマッピングできる。 (3)逆にコントローラ側では、X−Yの物理座標をリ
ニア空間に変換する必要がある。 (4)X方向においても任意のワード位置から固定ワー
ド幅でアクセスする。 このような特徴を有するマルチポートDRAMに対する
ランダムアクセスは、常に、YアドレスとXアドレスと
を交互に供給する必要がある。このため、ランダムアク
セスに多くの時間が必要となり、アクセス速度が低下さ
れる欠点があった。
【0010】また、X方向におけるアクセス幅が固定長
であるため、複数のマルチポートDRAMを用いて1画
面を構成するような場合についは、2つのマルチポート
DRAMにまたがったワードアクセスを行うことが困難
であった。
【0011】
【発明が解決しようとする課題】従来のマルチポートD
RAMでは、ランダムアクセスにおいて常にYアドレス
とXアドレスとを交互に供給する必要がありアクセス速
度が低下される欠点があった。
【0012】この発明はこの様な点に鑑みてなされたも
ので、ランダムアクセスにおいても高速のメモリアクセ
スを実現することができるマルチポートメモリを提供す
ることを目的とする。
【0013】
【課題を解決するための手段および作用】この発明は、
ランダムアクセスポートとシリアルアクセスポートとを
有し、行および列のマトリクス状に配置されたメモリセ
ルアレイから1行分のビット列データが行アドレスによ
って選択されるように構成されたマルチポートメモリに
おいて、前記メモリセルアレイの前記ランダムアクセス
ポート側に設けられ、前記メモリセルアレイの1行分の
入出力データを保持するメモリ回路と、前記メモリセル
アレイにおける前記行アドレスによって選択された1行
と前記メモリ回路との間で1行分の入出力データをデー
タ転送する手段と、前記メモリ回路を列アドレスに応じ
て任意のビット位置からリード/ライトアクセスする手
段とを具備することを特徴とするマルチポートメモリ。
【0014】このマルチポートメモリにおいては、メモ
リセルアレイのランダムアクセスポート側に1行分のビ
ット列データを保持するメモリ回路が設けられており、
メモリセルアレイに対する入出力データはメモリ回路に
1行分保持される。この1行分のビット列データは、列
アドレスに応じて任意のビット位置からリード/ライト
アクセスされる。
【0015】したがって、行アドレスに従ったメモリセ
ルアレイとメモリ回路との間の行転送と、列アドレスに
従ったメモリ回路に対するビットアクセスとによって、
マルチポートメモリに対するランダムアクセスが実行さ
れる。この場合、行転送される1行分のビット列データ
の範囲内であれば、列アドレスに従ったメモリ回路に対
するビットアクセスのみによって、メモリセルアレイに
対するデータ入出力を行うことができる。このため、十
分に高速なランダムアクセスを実現できる。
【0016】また、このマルチポートメモリにおいて
は、1つのメモリセルアレイに対して、列方向はビット
アドレッシングによる任意のビット位置からのアクセ
ス、行方向は行アドレスによるメモリ回路との間の行転
送、と2つの独立したアドレッシングの働きによりメモ
リアクセスが実行されるので、表示画面のX−Y座標に
対応したビットマトリクス空間を実現でき、画像メモリ
として好適な構成が得られる。
【0017】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
【0018】図1にはこの発明の一実施例に係わるマル
チポートDRAMの構成が示されている。このマルチポ
ートDRAMは、16ビットデータバスで1Mビット
(1024×1024)のタイプの構成のものである。
【0019】このマルチポートDRAMは、図5の従来
のマルチポートDRAMと同様にランダムアクセスポー
トとシリアルアクセスポートとを有し、メモリセルアレ
イ11の1行分のビット列データが行アドレスによって
選択されるように構成されたものであるが、この実施例
では、ランダムアクセスポートとメモリセルアレイ11
間のデータ転送を、回路50によって行うように構成さ
れている。
【0020】このランダムアクセスのための回路50
は、図示のように、パラレルセレクタ501、ラインア
クセスメモリ(LAM)502、センスアンプ503、
およびビットシフトコントローラ504を備えている。
【0021】また、この回路50において、パラレルセ
レクタ501には、ファンクションコントローラ51か
らのワード幅信号22、ビットシフトコントローラ50
4からのシフト出力、およびXアドレスバッファ21か
らのXアドレスが入力される。ラインアクセスメモリ
(LAM)502には、ファンクションコントローラ5
1からのLAMクリア/セット信号23が供給される。
さらに、ビットシフトコントローラ504は外部にビッ
トシフトフラグ(BSF ̄)を出力すると共に、外部か
らビットシフトセット信号(BSS ̄)が入力される。
【0022】また、図において、D15−D0はランダ
ムアクセスポートにおける16ビットの入出力データ、
XA9−XA0は10ビットのX(列)アドレス、YA
9−YA0は10ビットのY(行)アドレス、SCはシ
リアルクロック、SF ̄/OE ̄はこのマルチポートD
RAM内部での動作とデータ出力動作とを選定するため
のスペシャルファンクション/出力イネーブル、WB ̄
/WE ̄はビット単位の書き込みの指定の有無を示すラ
イトパービット/ライトイネーブル、LD ̄/ST ̄は
ラインアクセスメモリ(LAM)502に対するデータ
入出力を指定するロード/ストア、DT ̄/LT ̄はデ
ータ転送/ライン転送、YAS ̄はYアドレスを取り込
むためのYアドレスストローブ、XAS ̄はXアドレス
を取り込むためのXアドレスストローブである。また、
SIO3−SIO0はシリアルアクセスポートにおける
4ビットのシリアル入出力である。
【0023】ラインアクセスメモリ(LAM)502は
高速のスタティックRAMから構成されるものであり、
4層構成のメモリセルアレイ11に対応して4つの層か
ら構成されている。ラインアクセスメモリ(LAM)5
02の各層は、メモリセルアレイ11の1行分のビット
列データ(1024ビット)を保持する。
【0024】パラレルセレクタ501は、ラインアクセ
スメモリ(LAM)502をビットアクセスするための
ものであり、4層構成のラインアクセスメモリ(LA
M)502に対応して4つの層から構成されている。
【0025】パラレルセレクタ501の各層は、図2に
示されているように、ラインアクセスメモリ(LAM)
502の1024ビットのI/Oポートと、データバス
の16ビットとの接続を、10ビットのXアドレスにし
たがって制御し、これによってラインアクセスメモリ
(LAM)502のビット列データを任意のビット位置
からリード/ライトアクセスする。この場合、データバ
スが16ビットであるためアクセス幅も通常は16ビッ
トであるが、そのアクセス幅はワード幅信号22によっ
て制御される。
【0026】例えば、10ビットのXアドレスで102
4ビットのビット列データの最下位ビットが指定され、
ワード幅信号22によって16ビットのアクセス幅が指
定された場合には、図示のように、ラインアクセスメモ
リ(LAM)502の最下位ビットから16ビット分
が、データバスにその下位側から順に接続される。ビッ
トシフトコントローラ504は、パラレルセレクタ50
1のシフト制御、およびパラレルセレクタ501におけ
る層の選択を行う。
【0027】パラレルセレクタ501における層の選択
は、Yアドレスバッファ19を介して入力される10ビ
ットのYアドレスの内の上位2ビットの値にしたがって
実行される。
【0028】すなわち、図3に示されているように、メ
モリセルアレイ11を構成する4つの層11−1〜11
−4各々の1行分のビット列データはYデコーダ18か
らの出力によって選択される。そして、例えばリード時
においては、その読み出された1行分のビット列データ
は、ラインアクセスメモリ502の4つの層502−1
〜502−4のうちの対応する層に保持される。
【0029】ラインアクセスメモリ502の4つの層5
02−1〜502−4は、パラレルセレクタ501の4
つの層501−1〜501−4にそれぞれ対応して接続
される。この場合、パラレルセレクタ501の4つの層
501−1〜501−4のうちのどの層が16ビットの
データバスに接続されるかは、前述したように、Yアド
レスバッファ19を介して入力される10ビットのYア
ドレスの内の上位2ビットの値にしたがって決定され
る。
【0030】例えば、10ビットのYアドレスの内の上
位2ビットの値が“00”の場合にはパラレルセレクタ
501の第1の層501−1が選択され、同様に、“0
1”の場合には第2の層501−2が選択され、“1
0”の場合には第3の層501−3が選択され、“1
1”の場合には第4の層501−4が選択されて、16
ビットのデータバスに接続される。次に、ビットシフト
コントローラ504によるパラレルセレクタ501のシ
フト制御動作を説明する。
【0031】このシフト制御動作は、データアクセス動
作においては、Xアドレスによって指定されるビット位
置によってはワード部の一部がはみ出すことがあり、そ
の対策として使用されるものである。すなわち、ビット
シフトコントローラ16は、Xアドレスバッファ10か
ら入力されたXアドレスとワード幅信号22によって指
定されるワード幅値とによって、画面メモリを複数のマ
ルチポートメモリで構成した場合におけるワードのはみ
出し(2つのマルチポートメモリに跨がったアクセス)
を検出する。
【0032】ワードのはみ出しを検出すると、ビットシ
フトコントローラ16は、ビットシフトフラグ(BSF
 ̄)を立て、データバスに対して左シフト(上位ビット
側へのシフト)するように、パラレルセレクタ501に
シフト量を送る。
【0033】一方、ビットシフトフラグ(BSF ̄)は
ビットシフト信号(BSS ̄)として他のマルチポート
メモリに送られる。ビットシフト信号(BSS ̄)によ
って起動されたマルチポートメモリでは、シフトコント
ローラ504は、ビットシフト信号(BSS ̄)により
デバイス全体が起動して入力されたXアドレスと、ワー
ド幅信号22の値によりデータバスに対して右シフト
(下位ビット側へのシフト)するようにパラレルセレク
タ501にシフト量を送る。この場合、両デバイス共、
シフトによって空き状態になったビットにはハイインピ
ーダンスが出力されるように構成されている。図4に
は、図1に示したマルチポートDRAMを4個用いて構
成された2048×2048ビットの容量を有する画像
メモリの一例が示されている。
【0034】ここでは、図において斜線で示されている
ように、第1のマルチポートDRAMと第2のマルチポ
ートDRAMに跨がったワードのデータリードが実行さ
れた場合について考える。
【0035】この場合、第2のマルチポートDRAMか
らビットシフトフラグ(BSF ̄)が出力され、また第
1のマルチポートDRAMはビットシフト信号(BSS
 ̄)により起動される。
【0036】第2のマルチポートDRAMにおいては、
パラレルセレクタ501によってリード対象の8ビット
データがデータバスの上位ビット側に8ビットシフトさ
れて出力され、下位ビット側の残り8ビットについては
ハイインピーダンス(Hi−Z)状態に設定される。一
方、第1のマルチポートDRAMにおいては、パラレル
セレクタ501によってリード対象の8ビットデータが
データバスの下位ビット側に8ビットシフトされて出力
され、上位ビット側の残り8ビットについてはハイイン
ピーダンス(Hi−Z)状態に設定される。この結果、
第1および第2のマルチポートDRAMのデータ出力を
合わせることにより、所望の16ビットが読み出され
る。次に、図1に示したマルチポートDRAMの基本動
作を説明する。
【0037】図1のマルチポートDRAMのメモリアク
セスは、基本的に2つの独立した動作サイクルから成
る。1つはYアドレスによりメモリセルアレイ11の中
からアクセスの対象となる行を抽出するサイクルであ
る。もう1つは、Xアドレスによりその抽出された行の
中から指定したビット位置を選択し、ワードアクセスを
行うサイクルである。この2つのサイクルは、次のよう
なタイミングで実行される。
【0038】すなわち、ラインアクセスメモリ502を
利用した画像メモリ上に置ける水平(X)方向の高速ア
クセスの特徴を生かすために、通常はXアドレスによる
ラインアクセスメモリ502のアクセスを行い、必要な
ときにYアドレスによる行転送が行われる。行転送動作
(ロード/ストア)は、次のように実行される。
【0039】行転送動作には、Yアドレスによって選択
された行をラインアクセスメモリ502に転送するロー
ドサイクルと、Yアドレスによって選択された行にライ
ンアクセスメモリ502の内容を転送するストアサイク
ルとがある。
【0040】ロードサイクルの動作では、Yアドレスバ
ッファ19に入力されたYアドレスの下位8ビットは、
Yアドレスデコーダ18を介してメモリセルアレイ11
の1行を選択する。選択された行のデータは、センスア
ンプ503で増幅され、ラインアクセスメモリ502に
セットされる。
【0041】ストアサイクルの動作では、Yアドレスバ
ッファ19に入力されたYアドレスの下位8ビットは、
Yアドレスデコーダ18を介してメモリセルアレイ11
の1行を選択する。ラインアクセスメモリ502はこの
行に対してその内容を出力し、選択された行にラインア
クセスメモリ502の内容がセットされる。データアク
セス動作(リード/ライト)は、次のように実行され
る。
【0042】データアクセス動作には、ラインアクセス
メモリ502のビット列の中からXアドレスによって指
定されたビット位置からワード幅分だけ選択し、データ
バス上の書き込みデータをラインアクセスメモリ502
に書き込むライト動作と、データバスにラインアクセス
メモリ502の選択されたデータを出力するリード動作
とがある。
【0043】リード動作では、Xアドレスバッファ21
に入力されたXアドレスによりパラレルセレクタ501
を通して指定されたビット位置からワード幅分がデータ
バスに接続され、ラインアクセスメモリ502からデー
タリードが行われる。
【0044】ライト動作では、Xアドレスバッファ21
に入力されたXアドレスによりパラレルセレクタ501
を通して指定されたビット位置からワード幅分がデータ
バスに接続し、ラインアクセスメモリ502へデータラ
イトが行われる。
【0045】以上のように、この実施例においては、メ
モリセルアレイ11のランダムアクセスポート(D15
〜D0)側に1行分のビット列データを保持するライン
アクセスメモリ502が設けられており、メモリセルア
レイ11に対する入出力データはそのラインアクセスメ
モリ502に一時的に保持される。ラインアクセスメモ
リ502は、パラレルセレクタ501によってXアドレ
スに応じて任意のビット位置からリード/ライトアクセ
スされる。
【0046】したがって、Yアドレスに従ったメモリセ
ルアレイ11とラインアクセスメモリ502間の行転送
と、Xアドレスに従ったラインアクセスメモリ502に
対するビットアクセスとによって、マルチポートDRA
Mに対するランダムアクセスが実行される。この場合、
行転送された1行分のビット列データの範囲内であれ
ば、Xアドレスに従ったラインアクセスメモリ502に
対するビットアクセスのみによって、メモリセルアレイ
11に対するデータ入出力を行うことができる。このた
め、十分に高速なランダムアクセスを実現できる。
【0047】また、このマルチポートDRAMにおいて
は、1つのメモリセルアレイ11に対して、X方向はビ
ットアドレッシングによる任意のビット位置からのライ
ンアクセスメモリ502のアクセス、Y方向はYアドレ
スによるラインアクセスメモリ502との間の行転送、
と2つの独立したアドレッシングの働きによりメモリア
クセスが実行されるので、表示画面のX−Y座標に対応
したビットマトリクス空間を実現でき、画像メモリとし
て好適な構成が得られる。
【0048】また、複数のメモリで画面が構成され、2
つのメモリにまたがったワードアクセスを行った場合、
パラレルセレクタ501とシフトコントローラ504の
働きによって、LSB側のメモリからMSB側のメモリ
にLSBが外部にあることを示すビットシフト信号が送
られ、これによってLSB側のメモリとMSB側のメモ
リの双方において円滑なビットアクセスを実現できる。
【0049】さらに、ラインアクセスメモリ502の内
容はファンクションコントローラ51によってクリアで
きるので、前述のストア機能と組み合わせることによ
り、画像データの高速クリア機能を容易に実現できるよ
うになる。
【0050】
【発明の効果】以上のように、この発明によれば、ラン
ダムアクセスにおいても高速のメモリアクセスを実現す
ることが可能となる。
【図面の簡単な説明】
【図1】この発明の一実施例に係わるマルチポートメモ
リの構成を示すブロック図。
【図2】同実施例のマルチポートメモリに設けられたパ
ラレルセレクタの動作原理を説明するための図。
【図3】同実施例のマルチポートメモリに設けられたパ
ラレルセレクタの選択動作の一例を説明するための図。
【図4】同実施例のマルチポートメモリを複数用いて構
成した画像メモリの構成の一例を示す図。
【図5】従来のマルチポートメモリの構成を示すブロッ
ク図。
【符号の説明】 11…メモリセルアレイ、18…Yアドレスデコーダ、
501…パラレルセレクタ、502…ラインアクセスメ
モリ、504…ビットシフトコントローラ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 ランダムアクセスポートとシリアルアク
    セスポートとを有し、行および列のマトリクス状に配置
    されたメモリセルアレイから1行分のビット列データが
    行アドレスによって選択されるように構成されたマルチ
    ポートメモリにおいて、 前記メモリセルアレイの前記ランダムアクセスポート側
    に設けられ、前記メモリセルアレイの1行分の入出力デ
    ータを保持するメモリ回路と、 前記メモリセルアレイにおける前記行アドレスによって
    選択された1行と前記メモリ回路との間で1行分の入出
    力データをデータ転送する手段と、 前記メモリ回路を列アドレスに応じて任意のビット位置
    からリード/ライトアクセスする手段とを具備すること
    を特徴とするマルチポートメモリ。
JP3300147A 1991-11-15 1991-11-15 マルチポートメモリ Pending JPH05135574A (ja)

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