JPH05135574A - マルチポートメモリ - Google Patents

Abstract

(57)【要約】 【目的】ランダムアクセスにおけるアクセス速度の向上
を図る。 【構成】メモリセルアレイ１１のランダムアクセスポー
ト（Ｄ１５〜Ｄ０）側に１行分のビット列データを保持
するラインアクセスメモリ５０２が設けられており、メ
モリセルアレイ１１に対する入出力データはそのライン
アクセスメモリ５０２に一時的に保持される。ラインア
クセスメモリ５０２は、パラレルセレクタ５０１によっ
てＸアドレスに応じて任意のビット位置からリード／ラ
イトアクセスされる。マルチポートＤＲＡＭに対するラ
ンダムアクセスは、Ｙアドレスに従ったメモリセルアレ
イ１１とラインアクセスメモリ５０２間の行転送と、Ｘ
アドレスに従ったラインアクセスメモリ５０２に対する
ビットアクセスとによって実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマルチポートメモリに
関し、特に画像メモリとして使用されるマルチポートメ
モリに関する。

【０００２】

【従来の技術】従来、画像処理、図形処理の分野では、
画像メモリとして図５のようなマルチポート構成のダイ
ナミックＲＡＭ（マルチポートＤＲＡＭ）が使用されて
いる。

【０００３】このマルチポートＤＲＡＭは、ランダムア
クセス用の４ビットの入出力ポートＤ０〜Ｄ３と、シリ
アルアクセス用の４ビットの入出力ポートＳＩＯ０〜Ｓ
ＩＯ３と、データ記憶用のメモリセルアレイ（２５６×
１０２４×４）１１とを備えている。セルアレイ１１
は、２５６×１０２４ビット構成のセルアレイブロック
を４層備えている。このマルチポートＤＲＡＭにおい
て、メモリセルアレイ（２５６×１０２４×４）１１に
対するシリアルアクセスは、次のように行われる。

【０００４】すなわち、まず、９ビットのＹ（行）アド
レスがＹアドレスバッファ１９に送られ、その内の８ビ
ットがＹデコーダ１８に供給される。そして、メモリセ
ルアレイ（２５６×１０２４×４）１１の４層のセルア
レイ層それぞれについて１本の行線がＹデコーダ１８に
よって選択される。これら４層のセルアレイ層における
選択された行線上のメモリセルのデータ（１０２４ビッ
ト×４）は、４層構成の転送ゲ−ト１２を介してシリア
ルアクセスメモリ（ＳＡＭ）１３に保持される。

【０００５】シリアルアクセスメモリ（ＳＡＭ）１３に
保持されたデータは、シリアルセレクタ１４によって４
ビット分選択され、その選択された４ビットはシリアル
出力バッファ１５を介してシリアル入出力ポートＳＩＯ
０〜ＳＩＯ３に出力される。

【０００６】この場合、シリアルセレクタ１４による選
択動作はシリアルアドレスカウンタ１７によって制御さ
れる。このシリアルアドレスカウンタ１７には、Ｘアド
レスバッファ２１からの９ビットとＹアドレスバッファ
１９からの１ビットとを合わせた、合計１０ビットのア
ドレスが入力される。また、メモリセルアレイ（２５６
×１０２４×４）１１に対するランダムアクセスは、次
のように行われる。

【０００７】すなわち、まず、９ビットのＹ（行）アド
レスがＹアドレスバッファ１９に送られ、その内の８ビ
ットがＹデコーダ１８に供給される。そして、メモリセ
ルアレイ（２５６×１０２４×４）１１の４層のセルア
レイ層それぞれについて１本の行線がＹデコーダ１８に
よって選択される。これら４層のセルアレイ層における
選択された行線上のメモリセルのデータ（１０２４ビッ
ト×４）は、４層構成のセンスアンプ２２２によって増
幅された後にＸデコーダ２２１に送られる。

【０００８】Ｘデコーダ２２１では、Ｘアドレスバッフ
ァ２１を介して入力されるＸアドレスにしたがって４ビ
ット分のデータが選択され、その選択されたデータは出
力バッファ２３を介してランダム入出力ポートＤ０〜Ｄ
３に出力される。

【０００９】また、このマルチポートＤＲＡＭには、ラ
ンダムアクセスにおけるライトアクセスを制御するため
に、ライトコントラーラ２５、ライトパービットコント
ローラ２６、およびライトマスクレジスタ２７が設けら
れている。また、リフレッシュ制御用のリフレッシュカ
ウンタ２０が設けられており、さらに、転送ゲート１
２、シリアルアクセスメモリ（ＳＡＭ）１３を初め各種
回路の動作タイミングを制御するためのタイミングジェ
ネレータ２８が設けられている。このような従来型のマ
ルチポートＤＲＡＭは、次のような特徴を有している。 （１）アドレス空間はリニアな連続した空間である。 （２）画面構成のマッピングはアドレス空間の容量に依
存するが、任意の大きさで自由にマッピングできる。 （３）逆にコントローラ側では、Ｘ−Ｙの物理座標をリ
ニア空間に変換する必要がある。 （４）Ｘ方向においても任意のワード位置から固定ワー
ド幅でアクセスする。 このような特徴を有するマルチポートＤＲＡＭに対する
ランダムアクセスは、常に、ＹアドレスとＸアドレスと
を交互に供給する必要がある。このため、ランダムアク
セスに多くの時間が必要となり、アクセス速度が低下さ
れる欠点があった。

【００１０】また、Ｘ方向におけるアクセス幅が固定長
であるため、複数のマルチポートＤＲＡＭを用いて１画
面を構成するような場合についは、２つのマルチポート
ＤＲＡＭにまたがったワードアクセスを行うことが困難
であった。

【００１１】

【発明が解決しようとする課題】従来のマルチポートＤ
ＲＡＭでは、ランダムアクセスにおいて常にＹアドレス
とＸアドレスとを交互に供給する必要がありアクセス速
度が低下される欠点があった。

【００１２】この発明はこの様な点に鑑みてなされたも
ので、ランダムアクセスにおいても高速のメモリアクセ
スを実現することができるマルチポートメモリを提供す
ることを目的とする。

【００１３】

【課題を解決するための手段および作用】この発明は、
ランダムアクセスポートとシリアルアクセスポートとを
有し、行および列のマトリクス状に配置されたメモリセ
ルアレイから１行分のビット列データが行アドレスによ
って選択されるように構成されたマルチポートメモリに
おいて、前記メモリセルアレイの前記ランダムアクセス
ポート側に設けられ、前記メモリセルアレイの１行分の
入出力データを保持するメモリ回路と、前記メモリセル
アレイにおける前記行アドレスによって選択された１行
と前記メモリ回路との間で１行分の入出力データをデー
タ転送する手段と、前記メモリ回路を列アドレスに応じ
て任意のビット位置からリード／ライトアクセスする手
段とを具備することを特徴とするマルチポートメモリ。

【００１４】このマルチポートメモリにおいては、メモ
リセルアレイのランダムアクセスポート側に１行分のビ
ット列データを保持するメモリ回路が設けられており、
メモリセルアレイに対する入出力データはメモリ回路に
１行分保持される。この１行分のビット列データは、列
アドレスに応じて任意のビット位置からリード／ライト
アクセスされる。

【００１５】したがって、行アドレスに従ったメモリセ
ルアレイとメモリ回路との間の行転送と、列アドレスに
従ったメモリ回路に対するビットアクセスとによって、
マルチポートメモリに対するランダムアクセスが実行さ
れる。この場合、行転送される１行分のビット列データ
の範囲内であれば、列アドレスに従ったメモリ回路に対
するビットアクセスのみによって、メモリセルアレイに
対するデータ入出力を行うことができる。このため、十
分に高速なランダムアクセスを実現できる。

【００１６】また、このマルチポートメモリにおいて
は、１つのメモリセルアレイに対して、列方向はビット
アドレッシングによる任意のビット位置からのアクセ
ス、行方向は行アドレスによるメモリ回路との間の行転
送、と２つの独立したアドレッシングの働きによりメモ
リアクセスが実行されるので、表示画面のＸ−Ｙ座標に
対応したビットマトリクス空間を実現でき、画像メモリ
として好適な構成が得られる。

【００１７】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１８】図１にはこの発明の一実施例に係わるマル
チポートＤＲＡＭの構成が示されている。このマルチポ
ートＤＲＡＭは、１６ビットデータバスで１Ｍビット
（１０２４×１０２４）のタイプの構成のものである。

【００１９】このマルチポートＤＲＡＭは、図５の従来
のマルチポートＤＲＡＭと同様にランダムアクセスポー
トとシリアルアクセスポートとを有し、メモリセルアレ
イ１１の１行分のビット列データが行アドレスによって
選択されるように構成されたものであるが、この実施例
では、ランダムアクセスポートとメモリセルアレイ１１
間のデータ転送を、回路５０によって行うように構成さ
れている。

【００２０】このランダムアクセスのための回路５０
は、図示のように、パラレルセレクタ５０１、ラインア
クセスメモリ（ＬＡＭ）５０２、センスアンプ５０３、
およびビットシフトコントローラ５０４を備えている。

【００２１】また、この回路５０において、パラレルセ
レクタ５０１には、ファンクションコントローラ５１か
らのワード幅信号２２、ビットシフトコントローラ５０
４からのシフト出力、およびＸアドレスバッファ２１か
らのＸアドレスが入力される。ラインアクセスメモリ
（ＬＡＭ）５０２には、ファンクションコントローラ５
１からのＬＡＭクリア／セット信号２３が供給される。
さらに、ビットシフトコントローラ５０４は外部にビッ
トシフトフラグ（ＢＳＦ￣）を出力すると共に、外部か
らビットシフトセット信号（ＢＳＳ￣）が入力される。

【００２２】また、図において、Ｄ１５−Ｄ０はランダ
ムアクセスポートにおける１６ビットの入出力データ、
ＸＡ９−ＸＡ０は１０ビットのＸ（列）アドレス、ＹＡ
９−ＹＡ０は１０ビットのＹ（行）アドレス、ＳＣはシ
リアルクロック、ＳＦ￣／ＯＥ￣はこのマルチポートＤ
ＲＡＭ内部での動作とデータ出力動作とを選定するため
のスペシャルファンクション／出力イネーブル、ＷＢ￣
／ＷＥ￣はビット単位の書き込みの指定の有無を示すラ
イトパービット／ライトイネーブル、ＬＤ￣／ＳＴ￣は
ラインアクセスメモリ（ＬＡＭ）５０２に対するデータ
入出力を指定するロード／ストア、ＤＴ￣／ＬＴ￣はデ
ータ転送／ライン転送、ＹＡＳ￣はＹアドレスを取り込
むためのＹアドレスストローブ、ＸＡＳ￣はＸアドレス
を取り込むためのＸアドレスストローブである。また、
ＳＩＯ３−ＳＩＯ０はシリアルアクセスポートにおける
４ビットのシリアル入出力である。

【００２３】ラインアクセスメモリ（ＬＡＭ）５０２は
高速のスタティックＲＡＭから構成されるものであり、
４層構成のメモリセルアレイ１１に対応して４つの層か
ら構成されている。ラインアクセスメモリ（ＬＡＭ）５
０２の各層は、メモリセルアレイ１１の１行分のビット
列データ（１０２４ビット）を保持する。

【００２４】パラレルセレクタ５０１は、ラインアクセ
スメモリ（ＬＡＭ）５０２をビットアクセスするための
ものであり、４層構成のラインアクセスメモリ（ＬＡ
Ｍ）５０２に対応して４つの層から構成されている。

【００２５】パラレルセレクタ５０１の各層は、図２に
示されているように、ラインアクセスメモリ（ＬＡＭ）
５０２の１０２４ビットのＩ／Ｏポートと、データバス
の１６ビットとの接続を、１０ビットのＸアドレスにし
たがって制御し、これによってラインアクセスメモリ
（ＬＡＭ）５０２のビット列データを任意のビット位置
からリード／ライトアクセスする。この場合、データバ
スが１６ビットであるためアクセス幅も通常は１６ビッ
トであるが、そのアクセス幅はワード幅信号２２によっ
て制御される。

【００２６】例えば、１０ビットのＸアドレスで１０２
４ビットのビット列データの最下位ビットが指定され、
ワード幅信号２２によって１６ビットのアクセス幅が指
定された場合には、図示のように、ラインアクセスメモ
リ（ＬＡＭ）５０２の最下位ビットから１６ビット分
が、データバスにその下位側から順に接続される。ビッ
トシフトコントローラ５０４は、パラレルセレクタ５０
１のシフト制御、およびパラレルセレクタ５０１におけ
る層の選択を行う。

【００２７】パラレルセレクタ５０１における層の選択
は、Ｙアドレスバッファ１９を介して入力される１０ビ
ットのＹアドレスの内の上位２ビットの値にしたがって
実行される。

【００２８】すなわち、図３に示されているように、メ
モリセルアレイ１１を構成する４つの層１１−１〜１１
−４各々の１行分のビット列データはＹデコーダ１８か
らの出力によって選択される。そして、例えばリード時
においては、その読み出された１行分のビット列データ
は、ラインアクセスメモリ５０２の４つの層５０２−１
〜５０２−４のうちの対応する層に保持される。

【００２９】ラインアクセスメモリ５０２の４つの層５
０２−１〜５０２−４は、パラレルセレクタ５０１の４
つの層５０１−１〜５０１−４にそれぞれ対応して接続
される。この場合、パラレルセレクタ５０１の４つの層
５０１−１〜５０１−４のうちのどの層が１６ビットの
データバスに接続されるかは、前述したように、Ｙアド
レスバッファ１９を介して入力される１０ビットのＹア
ドレスの内の上位２ビットの値にしたがって決定され
る。

【００３０】例えば、１０ビットのＹアドレスの内の上
位２ビットの値が“００”の場合にはパラレルセレクタ
５０１の第１の層５０１−１が選択され、同様に、“０
１”の場合には第２の層５０１−２が選択され、“１
０”の場合には第３の層５０１−３が選択され、“１
１”の場合には第４の層５０１−４が選択されて、１６
ビットのデータバスに接続される。次に、ビットシフト
コントローラ５０４によるパラレルセレクタ５０１のシ
フト制御動作を説明する。

【００３１】このシフト制御動作は、データアクセス動
作においては、Ｘアドレスによって指定されるビット位
置によってはワード部の一部がはみ出すことがあり、そ
の対策として使用されるものである。すなわち、ビット
シフトコントローラ１６は、Ｘアドレスバッファ１０か
ら入力されたＸアドレスとワード幅信号２２によって指
定されるワード幅値とによって、画面メモリを複数のマ
ルチポートメモリで構成した場合におけるワードのはみ
出し（２つのマルチポートメモリに跨がったアクセス）
を検出する。

【００３２】ワードのはみ出しを検出すると、ビットシ
フトコントローラ１６は、ビットシフトフラグ（ＢＳＦ
￣）を立て、データバスに対して左シフト（上位ビット
側へのシフト）するように、パラレルセレクタ５０１に
シフト量を送る。

【００３３】一方、ビットシフトフラグ（ＢＳＦ￣）は
ビットシフト信号（ＢＳＳ￣）として他のマルチポート
メモリに送られる。ビットシフト信号（ＢＳＳ￣）によ
って起動されたマルチポートメモリでは、シフトコント
ローラ５０４は、ビットシフト信号（ＢＳＳ￣）により
デバイス全体が起動して入力されたＸアドレスと、ワー
ド幅信号２２の値によりデータバスに対して右シフト
（下位ビット側へのシフト）するようにパラレルセレク
タ５０１にシフト量を送る。この場合、両デバイス共、
シフトによって空き状態になったビットにはハイインピ
ーダンスが出力されるように構成されている。図４に
は、図１に示したマルチポートＤＲＡＭを４個用いて構
成された２０４８×２０４８ビットの容量を有する画像
メモリの一例が示されている。

【００３４】ここでは、図において斜線で示されている
ように、第１のマルチポートＤＲＡＭと第２のマルチポ
ートＤＲＡＭに跨がったワードのデータリードが実行さ
れた場合について考える。

【００３５】この場合、第２のマルチポートＤＲＡＭか
らビットシフトフラグ（ＢＳＦ￣）が出力され、また第
１のマルチポートＤＲＡＭはビットシフト信号（ＢＳＳ
￣）により起動される。

【００３６】第２のマルチポートＤＲＡＭにおいては、
パラレルセレクタ５０１によってリード対象の８ビット
データがデータバスの上位ビット側に８ビットシフトさ
れて出力され、下位ビット側の残り８ビットについては
ハイインピーダンス（Ｈｉ−Ｚ）状態に設定される。一
方、第１のマルチポートＤＲＡＭにおいては、パラレル
セレクタ５０１によってリード対象の８ビットデータが
データバスの下位ビット側に８ビットシフトされて出力
され、上位ビット側の残り８ビットについてはハイイン
ピーダンス（Ｈｉ−Ｚ）状態に設定される。この結果、
第１および第２のマルチポートＤＲＡＭのデータ出力を
合わせることにより、所望の１６ビットが読み出され
る。次に、図１に示したマルチポートＤＲＡＭの基本動
作を説明する。

【００３７】図１のマルチポートＤＲＡＭのメモリアク
セスは、基本的に２つの独立した動作サイクルから成
る。１つはＹアドレスによりメモリセルアレイ１１の中
からアクセスの対象となる行を抽出するサイクルであ
る。もう１つは、Ｘアドレスによりその抽出された行の
中から指定したビット位置を選択し、ワードアクセスを
行うサイクルである。この２つのサイクルは、次のよう
なタイミングで実行される。

【００３８】すなわち、ラインアクセスメモリ５０２を
利用した画像メモリ上に置ける水平（Ｘ）方向の高速ア
クセスの特徴を生かすために、通常はＸアドレスによる
ラインアクセスメモリ５０２のアクセスを行い、必要な
ときにＹアドレスによる行転送が行われる。行転送動作
（ロード／ストア）は、次のように実行される。

【００３９】行転送動作には、Ｙアドレスによって選択
された行をラインアクセスメモリ５０２に転送するロー
ドサイクルと、Ｙアドレスによって選択された行にライ
ンアクセスメモリ５０２の内容を転送するストアサイク
ルとがある。

【００４０】ロードサイクルの動作では、Ｙアドレスバ
ッファ１９に入力されたＹアドレスの下位８ビットは、
Ｙアドレスデコーダ１８を介してメモリセルアレイ１１
の１行を選択する。選択された行のデータは、センスア
ンプ５０３で増幅され、ラインアクセスメモリ５０２に
セットされる。

【００４１】ストアサイクルの動作では、Ｙアドレスバ
ッファ１９に入力されたＹアドレスの下位８ビットは、
Ｙアドレスデコーダ１８を介してメモリセルアレイ１１
の１行を選択する。ラインアクセスメモリ５０２はこの
行に対してその内容を出力し、選択された行にラインア
クセスメモリ５０２の内容がセットされる。データアク
セス動作（リード／ライト）は、次のように実行され
る。

【００４２】データアクセス動作には、ラインアクセス
メモリ５０２のビット列の中からＸアドレスによって指
定されたビット位置からワード幅分だけ選択し、データ
バス上の書き込みデータをラインアクセスメモリ５０２
に書き込むライト動作と、データバスにラインアクセス
メモリ５０２の選択されたデータを出力するリード動作
とがある。

【００４３】リード動作では、Ｘアドレスバッファ２１
に入力されたＸアドレスによりパラレルセレクタ５０１
を通して指定されたビット位置からワード幅分がデータ
バスに接続され、ラインアクセスメモリ５０２からデー
タリードが行われる。

【００４４】ライト動作では、Ｘアドレスバッファ２１
に入力されたＸアドレスによりパラレルセレクタ５０１
を通して指定されたビット位置からワード幅分がデータ
バスに接続し、ラインアクセスメモリ５０２へデータラ
イトが行われる。

【００４５】以上のように、この実施例においては、メ
モリセルアレイ１１のランダムアクセスポート（Ｄ１５
〜Ｄ０）側に１行分のビット列データを保持するライン
アクセスメモリ５０２が設けられており、メモリセルア
レイ１１に対する入出力データはそのラインアクセスメ
モリ５０２に一時的に保持される。ラインアクセスメモ
リ５０２は、パラレルセレクタ５０１によってＸアドレ
スに応じて任意のビット位置からリード／ライトアクセ
スされる。

【００４６】したがって、Ｙアドレスに従ったメモリセ
ルアレイ１１とラインアクセスメモリ５０２間の行転送
と、Ｘアドレスに従ったラインアクセスメモリ５０２に
対するビットアクセスとによって、マルチポートＤＲＡ
Ｍに対するランダムアクセスが実行される。この場合、
行転送された１行分のビット列データの範囲内であれ
ば、Ｘアドレスに従ったラインアクセスメモリ５０２に
対するビットアクセスのみによって、メモリセルアレイ
１１に対するデータ入出力を行うことができる。このた
め、十分に高速なランダムアクセスを実現できる。

【００４７】また、このマルチポートＤＲＡＭにおいて
は、１つのメモリセルアレイ１１に対して、Ｘ方向はビ
ットアドレッシングによる任意のビット位置からのライ
ンアクセスメモリ５０２のアクセス、Ｙ方向はＹアドレ
スによるラインアクセスメモリ５０２との間の行転送、
と２つの独立したアドレッシングの働きによりメモリア
クセスが実行されるので、表示画面のＸ−Ｙ座標に対応
したビットマトリクス空間を実現でき、画像メモリとし
て好適な構成が得られる。

【００４８】また、複数のメモリで画面が構成され、２
つのメモリにまたがったワードアクセスを行った場合、
パラレルセレクタ５０１とシフトコントローラ５０４の
働きによって、ＬＳＢ側のメモリからＭＳＢ側のメモリ
にＬＳＢが外部にあることを示すビットシフト信号が送
られ、これによってＬＳＢ側のメモリとＭＳＢ側のメモ
リの双方において円滑なビットアクセスを実現できる。

【００４９】さらに、ラインアクセスメモリ５０２の内
容はファンクションコントローラ５１によってクリアで
きるので、前述のストア機能と組み合わせることによ
り、画像データの高速クリア機能を容易に実現できるよ
うになる。

【００５０】

【発明の効果】以上のように、この発明によれば、ラン
ダムアクセスにおいても高速のメモリアクセスを実現す
ることが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わるマルチポートメモ
リの構成を示すブロック図。

【図２】同実施例のマルチポートメモリに設けられたパ
ラレルセレクタの動作原理を説明するための図。

【図３】同実施例のマルチポートメモリに設けられたパ
ラレルセレクタの選択動作の一例を説明するための図。

【図４】同実施例のマルチポートメモリを複数用いて構
成した画像メモリの構成の一例を示す図。

【図５】従来のマルチポートメモリの構成を示すブロッ
ク図。

【符号の説明】 １１…メモリセルアレイ、１８…Ｙアドレスデコーダ、
５０１…パラレルセレクタ、５０２…ラインアクセスメ
モリ、５０４…ビットシフトコントローラ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ランダムアクセスポートとシリアルアク
   セスポートとを有し、行および列のマトリクス状に配置
   されたメモリセルアレイから１行分のビット列データが
   行アドレスによって選択されるように構成されたマルチ
   ポートメモリにおいて、 前記メモリセルアレイの前記ランダムアクセスポート側
   に設けられ、前記メモリセルアレイの１行分の入出力デ
   ータを保持するメモリ回路と、 前記メモリセルアレイにおける前記行アドレスによって
   選択された１行と前記メモリ回路との間で１行分の入出
   力データをデータ転送する手段と、 前記メモリ回路を列アドレスに応じて任意のビット位置
   からリード／ライトアクセスする手段とを具備すること
   を特徴とするマルチポートメモリ。