JP2002108692A - 半導体メモリ装置及び情報処理方法 - Google Patents

半導体メモリ装置及び情報処理方法

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JP2002108692A JP2001199420A JP2001199420A JP2002108692A JP 2002108692 A JP2002108692 A JP 2002108692A JP 2001199420 A JP2001199420 A JP 2001199420A JP 2001199420 A JP2001199420 A JP 2001199420A JP 2002108692 A JP2002108692 A JP 2002108692A
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Abstract

(57)【要約】 【課題】 メモリ性能を向上させるメモリ装置及びメモ
リ装置の情報処理方法を提供する。 【解決手段】 メモリセルアレイ及び情報変更回路を備
え、情報変更回路は、前記メモリコントローラから出力
される外部深さ情報を貯蔵するレジスターを備える。情
報変更回路は、前記貯蔵された外部深さ情報と前記メモ
リセルアレイに貯蔵された対応する内部深さ情報とを比
較し、前記メモリセルアレイをアップデートする。前記
比較回路は、前記メモリセルアレイの深さ情報のアップ
デートの可否を指示する状態信号を出力する。第１制御
信号に基づき、制御回路は外部深さ情報を直接前記メモ
リセルアレイに書込んだり、或いは情報変更回路に出力
する。第２制御信号に基づき、比較はＸビットずつ或い
はＮＸビットずつなされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、Ｚバッファリングが行う機能を備えるメモ
リ装置及びこれを利用した情報処理方法に関する。
【０００２】
【従来の技術】一般に、２次元グラフィックにおいて、
ディスプレースクリーン上の物体は座標（Ｘ、Ｙ）及び
カラーで表現される。そして、ディスプレースクリーン
上において既存の物体が新しいものに取り替えられる場
合、新しい物体を構成する各画素の座標（Ｘ、Ｙ）に該
当するメモリの対応位置にカラー値を記録した後に画面
をその値で走査すれば良い。物体は、グラフィック物体
を意味する。
【０００３】しかし、３次元グラフィックにおいて、Ｚ
値は見る人からのピクセル距離を表わす。一般に、小さ
いＺ値は見る人と物体とが近いということを意味し、大
きいＺ値は見る人から物体が遠く離れているということ
を意味する。
【０００４】換言すれば、Ｚ座標情報はディスプレース
クリーン上における物体の深さ情報を決定する。すなわ
ち、ユーザに物体の深さを認識させる。
【０００５】３次元グラフィックを使用する装置には、
Ｚバッファリング、αブレンディング、或いはテクスチ
ャーマッピングなどの３次元機能が要求される。このた
めに、広帯域幅を有するメモリ装置が要求される。特
に、Ｚバッファリングにおいては、３次元ゲームなどの
３次元グラフィックアプリケーションを行うために、２
次元グラフィックにおけるＸ軸、Ｙ軸に関する情報のほ
かに、Ｚ軸に関する情報が必要である。このような一連
の作用がＺバッファリングである。
【０００６】したがって、既存の物体を新しいものにデ
ィスプレースクリーン上において取り替える場合、既存
の物体を構成する各画素の空間座標値（Ｚ値または深さ
情報と言う）と新しい物体を構成する各画素の空間座標
値とを比較して、取り替えようとする新しい物体の画素
の空間座標値が小さいとき、既存の物体の空間座標値が
新しい物体の空間座標値に取り替えられる。
【０００７】結局、メモリコントローラは、既存の物体
を構成する各画素の空間座標値をメモリ装置から読出し
て新しい物体を構成する各画素の空間座標値と比較した
後に、空間座標値の変更があれば、新しい物体の空間座
標値をメモリ装置に書込む。このような動作がリード・
モディファイ・ライト（Ｒｅａｄ Ｍｏｄｉｆｙ Ｗｒ
ｉｔｅ；以下、ＲＭＷという）である。
【０００８】図１は、従来のメモリ装置のＲＭＷを説明
するためのタイミング図である。
【０００９】図１を参照すれば、メモリコントローラか
ら活性化命令（ａｃｔｉｖａｔｅ；ＡＣＴ）が入力され
た後、クロックサイクル３の立ち上がりエッジにおいて
メモリ読出し命令（Ｒｅａｄ Ｃｏｍｍａｎｄ；ＲＤ）
が入力されれば、読出し命令ＲＤによって選択されたメ
モリセルに貯蔵されていた内部深さ情報Ｄｏｕｔはデー
タＩ／Ｏピン（ｄａｔａ ｉｎｐｕｔ／ｏｕｔｐｕｔ
ｐｉｎｓ；ＤＱ）を通じてメモリコントローラに読み込
まれる。
【００１０】メモリコントローラは、ａ区間中に、既存
の物体の空間座標値Ｄｏｕｔと入力された新しい物体の
空間座標値とを比較する。図１に示されたように、ａ区
間は２クロックサイクルを有する。入力された新しい物
体の空間座標値（以下、'外部深さ情報'という）が既存
の物体の空間座標値（以下、'内部深さ情報'という）よ
りも小さければ、前記外部深さ情報を前記メモリ装置の
メモリセルアレイに書込むために用意をする。書込み命
令ＷＲがあれば、データＩ／ＯピンＤＱにスタンバイ状
態にあった外部深さ情報Ｄｉｎは書込み命令ＷＲに応答
してメモリ装置の選択されたメモリセルアレイに書き込
まれる。
【００１１】図１を参照すれば、一回の空間座標値をＲ
ＭＷするためには、少なくとも１０クロックサイクル、
すなわち、活性化命令ＡＣＴが入力されてからプリチャ
ージＰｒｅ命令が入力されるまで最小限１０クロックサ
イクルが必要である。その理由は、深さ情報を比較する
ロジックがメモリコントローラに含まれており、メモリ
コントローラが深さ比較動作を行うからである。
【００１２】このため、メモリバスの性能が低下し、一
回の空間座標値をＲＭＷするための時間が遅延し、グラ
フィック性能が低下するという問題点がある。
【００１３】
【発明が解決しようとする課題】そこで、本発明が解決
しようとする技術的な課題は、メモリバスの性能を向上
させ、かつ空間座標値を変更して書込むための時間を短
縮してグラフィック性能を向上させるメモリ装置を提供
することである。
【００１４】本発明が解決しようとする他の技術的な課
題は、メモリバスの性能を向上させ、かつ空間座標値を
変更して書込むための時間を短縮してグラフィック性能
を向上させるメモリ装置の情報処理方法を提供すること
である。
【００１５】
【課題を解決するための手段】前記技術的な課題を達成
するために、本発明によれば、メモリコントローラによ
り制御されるメモリ装置は、メモリセルアレイと、前記
メモリコントローラから入力される新しい物体の外部深
さ情報と、前記メモリセルアレイに貯蔵されており、前
記新しい物体の座標と同一の座標に該当する既存の物体
の内部深さ情報とを比較し、その比較結果に基づき前記
内部深さ情報を前記外部深さ情報に変更して書込む情報
変更回路とを備えるメモリ装置が提供される。
【００１６】本発明の望ましい実施形態によれば、前記
情報変更回路は、前記深さ情報が変更されたことを表わ
す状態信号を前記メモリコントローラに出力する。ま
た、前記情報変更回路は、レジスター及び比較回路を備
える。前記レジスターは新しい物体の外部深さ情報を貯
蔵し、前記比較回路は前記レジスターに貯蔵された新し
い物体の座標と同一の座標に該当する前記既存の物体の
内部深さ情報と前記レジスターに貯蔵された外部深さ情
報とを比較する。
【００１７】望ましくは、前記比較回路は、前記外部深
さ情報が前記内部深さ情報よりも低ければ前記内部深さ
情報を変更するために前記外部深さ情報を前記メモリセ
ルアレイに出力し、前記深さ情報が変更されたことを表
わす状態信号を前記メモリコントローラに出力する。
【００１８】望ましい他の実施形態によれば、前記比較
回路は、前記外部深さ情報が前記内部深さ情報よりも大
きければ前記内部深さ情報を変更するために前記外部深
さ情報を前記メモリセルアレイに出力し、前記深さ情報
が変更されたことを表わす状態信号を前記メモリコント
ローラに出力する。
【００１９】上記の他の技術的な課題を解決する発明
は、メモリコントローラにより制御されるメモリ装置に
おける物体の深さ情報を処理する方法であって、（ａ）
前記メモリコントローラから前記物体の外部深さ情報を
受信する段階と、（ｂ）前記受信された外部深さ情報を
貯蔵する段階と、（ｃ）前記メモリコントローラから第
１制御ピンを通じて入力される第１制御信号を受信する
段階と、（ｄ）前記第１制御信号の状態を判断する段階
と、（ｅ）前記第１制御信号の状態がアクティブであれ
ば前記メモリ装置の内部のメモリセルアレイに前記外部
深さ情報を書込み、（ｆ）前記第１制御信号の状態がア
クティブであれば、前記貯蔵された外部深さ情報と前記
メモリセルアレイに貯蔵された対応する内部深さ情報と
を比較し、その比較結果に基づき、前記内部深さ情報を
前記外部深さ情報に変更して前記メモリセルアレイに書
込む段階とを含むことを特徴とする。
【００２０】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の望ましい実施形態を例示する添付
図面及び添付図面に記載された内容を参照しなければな
らない。
【００２１】以下、添付した図面に基づき、本発明の望
ましい実施形態について説明することによって、本発明
を詳細に説明する。各図面に対し、同一の参照符号は同
一の構成要素であることを表わす。
【００２２】図２は、本発明の一実施形態によるメモリ
装置２２を含むメモリシステムである。図２を参照すれ
ば、メモリシステムは、メモリコントローラ２１と、モ
ニター（図示せず）と、メモリコントローラ２１により
制御されるメモリ装置２２とを含む。制御信号ＣＭＤは
メモリコントローラ２１が発生し、メモリ装置２２に出
力される。
【００２３】その他の信号は、制御ピンＤＣ０及びＤＣ
１及びデータ入出力ピンＤＱを通じてメモリ装置２２に
伝送される。また、メモリコントローラ２１は、メモリ
装置２２のメモリセルを選択するアドレスを発生する。
【００２４】また、メモリコントローラ２１は、第１制
御信号ＣＳ１及び第２制御信号ＣＳ２を各々発生し、こ
れらを制御ピンＤＣ０、ＤＣ１を通じてメモリ装置２２
に伝送する。制御信号ＣＳ１、ＣＳ２は“ハイ”または
“ロー”レベルに駆動されることにより、活性化または
非活性化されうる。
【００２５】メモリコントローラ２１は、データＩ／Ｏ
ピンＤＱを通じて外部深さ情報を書込むための用意をす
る。メモリ装置２２は、メモリコントローラ２１によっ
て制御される。モニターは、メモリ装置２２によって変
更された深さ情報を有する物体を表示する。メモリコン
トローラ２１は、モニター及びメモリ装置２２の様々な
制御を行うためのインターフェースを提供する。
【００２６】メモリ装置２２は、第１状態信号ＳＳ１及
び第２状態信号ＳＳ２を発生しメモリコントローラ２１
に伝送する。第１状態信号ＳＳ１及び第２状態信号ＳＳ
２が活性化状態（これを'ＨＩＴ'という）であれば、メ
モリコントローラ２１は外部深さ情報によって内部深さ
情報が取り替えられたと判断する。
【００２７】一方、第１状態信号ＳＳ１及び第２状態信
号ＳＳ２が非活性化状態（これを'ＭＩＳＳ'という）で
あれば、メモリコントローラ２１は内部深さ情報が維持
されたと判断する。
【００２８】望ましい実施形態によれば、第１制御信号
ＣＳ１及び第１状態信号ＳＳ１は同一の導体を通じて伝
達されるが、第１制御信号ＣＳ１は第１状態信号ＳＳ１
と反対の方向に伝達される。また、第２制御信号ＣＳ２
及び第２状態信号ＳＳ２は同一の導体を通じて伝達され
るが、第２制御信号ＣＳ２は第２状態信号ＳＳ２と反対
の方向に伝達される。
【００２９】例えば、第１状態信号ＳＳ１は第１制御ピ
ンＤＣ０を通じて伝送され、第２状態信号ＳＳ２は第１
制御ピンＤＣ１を通じて伝送される。
【００３０】図３は、図２に示された本発明の一実施形
態によるメモリ装置２２の具体的な回路を示した図であ
る。
【００３１】図３を参照すれば、本発明の一実施形態に
よるメモリ装置２２は、情報変更回路３０と、制御回路
３１と、メモリセルアレイ３４と、第１制御ピンＤＣ０
と、第２制御ピンＤＣ１及びデータＩ／ＯピンＤＱとを
備える。情報変更回路３０は、レジスター３２及び比較
回路３３をさらに備える。
【００３２】制御回路３１は、前述のデータＩ／Ｏピン
ＤＱを通じて受信される信号ＥＤＤを通じて新しい物体
の外部深さ情報を受信する。制御回路３１は第１制御信
号ＣＳ１に応答して外部深さ情報ＥＤＤをＷＴＤＣまた
はＮＷＴとして出力する。
【００３３】第１制御信号ＣＳ１が非活性化状態であれ
ば、制御回路３１は、外部深さ情報ＮＷＴを正常な書込
みのためにメモリセルアレイ３４に出力する。一方、第
１制御信号ＣＳ１が活性化状態であれば、制御回路３１
は、外部深さ情報ＷＴＤＣを深さ比較書込みのためにレ
ジスター３２に出力する。
【００３４】レジスター３２は、制御回路３１の出力信
号ＷＴＤＣ、すなわち、外部深さ情報を貯蔵する。比較
回路３３は第２制御信号ＣＳ２に応答してレジスター３
２の出力信号ＲＳである新しい物体の座標の情報とメモ
リセルアレイ３４に貯蔵されており、新しい物体の座標
の情報と同一の座標に位置する既存の物体の座標の情報
である内部深さ情報Ｆｃｏｍｐとを比較する。
【００３５】レジスター３２の出力である外部深さ情報
ＲＳが内部深さ情報Ｆｃｏｍｐよりも小さければ、比較
回路３３は内部深さ情報Ｆｃｏｍｐを変更するために、
外部深さ情報ＲＳをメモリセルアレイ３４に出力する。
【００３６】他の実施形態によれば、レジスター３２の
出力、すなわち、外部深さ情報ＲＳが内部深さ情報Ｆｃ
ｏｍｐよりも大きければ、比較回路３３は内部深さ情報
Ｆｃｏｍｐを変更するために外部深さ情報ＲＳをメモリ
セルアレイ３４に出力する。
【００３７】比較回路３３は、メモリコントローラ２１
に少なくとも一つの状態信号を出力する。比較結果に基
づき内部深さ情報Ｆｃｏｍｐが変更されれば、状態信号
は論理“ハイ”の信号ＨＩＴ１またはＨＩＴ２となる。
一方、内部深さ情報Ｆｃｏｍｐが変更されなければ、状
態信号は論理“ロー”のＭＩＳＳ１またはＭＩＳＳ２と
なる。
【００３８】図４は、図３に示された本発明の一実施形
態によるメモリ装置２２における比較記録動作時のタイ
ミング図である。
【００３９】以下では、図３及び図４を参照し、メモリ
装置２２の深さ比較書込み動作についてより詳細に説明
する。
【００４０】図３及び図４を参照すれば、メモリコント
ローラ２１が発生した深さ比較書込み命令信号ＷＲと第
１制御信号ＣＳ１及び第２制御信号ＣＳ２及び外部深さ
情報Ｄｗは、メモリ装置２２の対応する各々のピンＤＣ
０、ＤＣ１及びＤＱに入力される。これは、第３番目の
クロックの立ち上がりエッジにおいて生じる。
【００４１】制御回路３１の動作について説明する。書
込み命令信号ＷＲがアクティブ状態で、第１制御信号Ｃ
Ｓ１がアクティブ状態であれば、制御回路３１は深さ比
較書込み動作を行うために入力される外部深さ情報ＥＤ
Ｄをレジスター３２に出力する。すなわち、制御回路３
１に入力される外部深さ情報ＥＤＤと制御回路３１の出
力信号ＷＴＤＣとは同一の信号である。
【００４２】一方、第１制御信号ＣＳ１がノンアクティ
ブ状態であれば、制御回路３１は入力される外部深さ情
報ＥＤＤと同一の信号ＮＷＴをメモリセルアレイ３４に
書込むために出力する。
【００４３】また、前記第１制御信号ＣＳ１がアクティ
ブ状態であれば、第２制御信号ＣＳ２が重要である。比
較回路３３は、メモリセルアレイ３４内の内部深さ情報
Ｆｃｏｍｐとレジスター３２の出力、すなわち、外部深
さ情報ＲＳとを比較する。
【００４４】第２制御信号ＣＳ２は下記のように重要と
なる。第２制御信号ＣＳ２がノンアクティブ状態であれ
ば、比較回路３３は内部深さ情報Ｆｃｏｍｐとレジスタ
ー３２の出力ＲＳとをＸビット（Ｘは自然数であって、
例えば、１６ビット）ずつ比較する。
【００４５】第２制御信号ＣＳ２がアクティブ状態であ
れば、比較回路３３は内部深さ情報Ｆｃｏｍｐとレジス
ター３２の出力ＲＳとをＮＸビット（Ｎ及びＸは自然数
であって、例えば、Ｎ＝２であり、Ｘ=１６である場合
には３２ビットとなる）ずつ比較する。
【００４６】比較回路３３は、深さ情報の変化の有無を
メモリコントローラ２１に知らせるための状態信号ＳＳ
１、ＳＳ２を出力する。状態信号ＳＳ１、ＳＳ２は深さ
比較書込み命令信号ＷＲが出力されてから３クロックサ
イクル（最も良い場合）または４クロックサイクル（最
も悪い場合）が経過した後で出力される。したがって、
全体的なプロセスは６または７クロックサイクルが必要
である。しかし、従来の場合、全体的なプロセスは１０
クロックサイクルが必要である。
【００４７】比較回路３３がＸビットずつ比較し、深さ
情報が変更されていれば、比較回路３３は内部深さ情報
Ｆｃｏｍｐの下位側のＸビットが変更されたことを示す
論理“ハイ”信号ＨＩＴ１である第１状態信号ＳＳ１を
第１制御ピンＤＣ０を通じてメモリコントローラ２１に
出力する。
【００４８】また、比較回路３３は、内部深さ情報Ｆｃ
ｏｍｐの上位側のＸビットが変更されたことを示す論理
“ハイ”信号ＨＩＴ２である第２状態信号ＳＳ２を第２
制御ピンＤＣ１を通じてメモリコントローラ２１に出力
する。
【００４９】比較回路３３がＮＸビットずつ比較し、深
さ情報が変更されていれば、比較回路３３は内部深さ情
報Ｆｃｏｍｐの下位側のＮＸビットが変更されたことを
示す論理“ハイ”信号ＨＩＴ１である第１状態信号ＳＳ
１を第１制御ピンＤＣ０を通じてメモリコントローラ２
１に出力する。
【００５０】深さ情報が変更されなかった場合は、内部
深さ情報Ｆｃｏｍｐが維持されることを示す第１状態信
号ＳＳ１及び第２状態信号ＳＳ２はロジック“ロー”で
ある信号ＭＩＳＳ１及びＭＩＳＳ２となる。
【００５１】比較回路３３がＮＸビットずつ比較する場
合、比較の結果、外部深さ情報ＲＳが内部深さ情報Ｆｃ
ｏｍｐよりも小さければ（本発明による他の実施形態の
場合、比較の結果、外部深さ情報ＲＳが内部深さ情報Ｆ
ｃｏｍｐよりも高ければ）、比較回路３３は、内部深さ
情報ＦｃｏｍｐのＮＸビットが変更されたことを表わす
論理“ハイ”信号ＨＩＴ１を深さ比較記録命令を実行し
てから３クロックまたは４クロックサイクル後に第１制
御ピンＤＣ０を通じて前記メモリコントローラ２１に出
力する。
【００５２】しかし、ＸビットまたはＮＸビットずつの
比較の結果、内部深さ情報Ｆｃｏｍｐが外部深さ情報Ｒ
Ｓより小さければ（本発明による他の実施形態の場合、
比較の結果、外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍ
ｐよりも高ければ）、比較回路３３は内部深さ情報Ｆｃ
ｏｍｐを維持するという論理“ロー”である信号ＭＩＳ
Ｓ１、ＭＩＳＳ２を深さ比較記録命令を実行してから３
クロックまたは４クロックサイクル後に各々制御ピンＤ
Ｃ０、ＤＣ１を通じてメモリコントローラ２１に出力す
る。
【００５３】したがって、本発明の一実施形態では、外
部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも小さけ
れば、内部深さ情報Ｆｃｏｍｐが外部深さ情報ＲＳに取
り替えられる。また、本発明の他の実施形態では、外部
深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも大きけれ
ば、内部深さ情報Ｆｃｏｍｐが外部深さ情報ＲＳに取り
替えられる。
【００５４】図５は、メモリコントローラ２１により制
御されるメモリ装置２２が物体の深さ情報を処理する方
法を表すフローチャートであって、ステップ５０１から
始まる。
【００５５】図２、図３及びステップ５０３を参照すれ
ば、メモリ装置２２は、メモリコントローラ２１からデ
ータＩ／ＯピンＤＱを通じて入力される外部深さ情報Ｅ
ＤＤを受信する。ステップ５０５において、メモリ装置
２２は第１制御ピンＤＣ０を通じてメモリコントローラ
２１から入力される第１制御信号ＣＳ１を受信して、第
１制御信号ＣＳ１の状態を判断する。
【００５６】第１制御信号ＣＳ１がノンアクティブ状態
であれば、制御回路３１はステップ５２１において、入
力された外部深さ情報ＥＤＤを受信して深さ情報ＮＷＴ
としてメモリ装置２２の内部のメモリセルアレイ３４に
書込むために出力する。
【００５７】一方、第１制御信号ＣＳ１がアクティブ状
態であれば、制御回路３１は入力された外部深さ情報Ｅ
ＤＤを受信して深さ情報ＷＴＤＣとしてレジスター３２
に出力する。
【００５８】ステップ５０７において、メモリ装置２２
は第２制御信号ＣＳ２を受信し、第２制御信号ＣＳ２の
状態を判断する。第２制御信号ＣＳ２がアクティブ状態
であれば、ステップ５０９において、比較回路３３は内
部深さ情報Ｆｃｏｍｐとレジスター３２に貯蔵された外
部深さ情報ＲＳとをＮＸビットずつ比較する。
【００５９】一方、第２制御信号ＣＳ２がノンアクティ
ブ状態であれば、ステップ５１１において、比較回路３
３は内部深さ情報Ｆｃｏｍｐとレジスター３２に貯蔵さ
れた外部深さ情報ＲＳとをＸビットずつ比較する。
【００６０】ステップ５１３において、外部深さ情報Ｒ
Ｓが内部深さ情報Ｆｃｏｍｐよりも小さかどうかを判断
する。外部深さ情報ＲＳが内部深さ情報Ｆｃｏｍｐより
も小さければ、内部深さ情報Ｆｃｏｍｐは外部深さ情報
ＲＳに変更される（ステップ５１５）。しかし、外部深
さ情報ＲＳが内部深さ情報Ｆｃｏｍｐよりも大きけれ
ば、外部深さ情報ＲＳを放棄し、内部深さ情報Ｆｃｏｍ
ｐを維持する。
【００６１】他の実施形態では、ステップ５１３と反対
の条件、すなわち、外部深さ情報ＲＳが内部深さ情報Ｆ
ｃｏｍｐよりも大きいと判断され、ステップ５１５及び
ステップ５１７は同一である。
【００６２】ステップ５１９では、比較の結果がメモリ
コントローラ２１に出力され、ステップ５２３ではプロ
セスが終了する。比較の結果は状態信号ＳＳ１及びＳＳ
２で表現される。
【００６３】論理“ハイ”または“ロー”は同一に選択
できる。
【００６４】前述のように、従来の技術では、一回のＲ
ＭＷ動作のために最小限１０クロックサイクルが必要と
されていた。しかし、本発明の一実施形態では、一回の
ＲＭＷ動作のために６クロックサイクルまたは７クロッ
クサイクルしか必要としない。したがって、本発明の一
実施形態は、従来の技術に比べて３０％以上の性能の向
上をもたらす。
【００６５】
【発明の効果】以上述べたように、本発明によるメモリ
装置は、深さ情報を比較して書込む機能をメモリ装置が
負担するので情報を比較して書込む時間が短縮され、そ
の結果、メモリ性能が向上するという長所がある。
【図面の簡単な説明】
【図１】従来のメモリ装置のＲＭＷを説明するためのタ
イミング図である。
【図２】本発明の一実施形態を示す深さ比較機能を備え
るメモリ装置を含むメモリシステムである。
【図３】図２のメモリ装置の具体的な回路を示す図であ
る。
【図４】本発明の一実施形態を示す比較書込み機能を行
うタイミング図である。
【図５】本発明の一実施形態を示すメモリコントローラ
により制御されるメモリ装置が物体の深さ情報を比較し
て書込む方法を示すフローチャートである。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B060 CB04 CC07 GA01 5B080 CA01 CA08 GA02 5M024 AA90 BB30 BB33 BB34 DD20 KK24 PP01 PP07 PP10

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 メモリコントローラにより制御されるメ
    モリ装置において、 物体の内部深さ情報を貯蔵するメモリセルアレイと、 前記メモリコントローラから、前記物体に対応する新し
    い外部深さ情報を受信し、前記内部深さ情報と前記外部
    深さ情報とを比較し、その比較結果に基づき、前記メモ
    リセルアレイに貯蔵された前記内部深さ情報を前記外部
    深さ情報として書込む情報変更回路を備えることを特徴
    とするメモリ装置。
  2. 【請求項２】 前記情報変更回路は、状態信号を前記メ
    モリコントローラに出力することを特徴とする請求項１
    に記載のメモリ装置。
  3. 【請求項３】 前記メモリコントローラから出力され
    る第１制御信号を受信する第１制御ピンと、 前記第１制御信号に応答して前記外部深さ情報を前記メ
    モリセルアレイに伝送する制御回路とをさらに備えるこ
    とを特徴とする請求項１に記載のメモリ装置。
  4. 【請求項４】 前記情報変更回路は、状態信号を前記メ
    モリコントローラにさらに出力することを特徴とする請
    求項３に記載のメモリ装置。
  5. 【請求項５】 前記状態信号は、前記第１制御ピンを通
    じて出力されることを特徴とする請求項４に記載のメモ
    リ装置。
  6. 【請求項６】 前記情報変更回路は、 受信された新しい外部深さ情報を貯蔵するレジスター
    と、 前記貯蔵された新しい外部深さ情報と前記内部深さ情報
    とを比較し、その比較結果に基づき、前記メモリセルア
    レイに前記外部深さ情報を書き込む比較回路とを備える
    ことを特徴とする請求項１に記載のメモリ装置。
  7. 【請求項７】 前記比較回路は、 前記外部深さ情報が前記内部深さ情報よりも小さい場
    合、前記メモリセルアレイに前記外部深さ情報を書き込
    むことを特徴とする請求項６に記載のメモリ装置。
  8. 【請求項８】 前記比較回路は、 状態信号を前記メモリコントローラに出力することを特
    徴とする請求項６に記載のメモリ装置。
  9. 【請求項９】 前記メモリ装置は、 前記メモリコントローラから出力される第２制御信号を
    受信する第２制御ピンをさらに備え、 前記制御回路は前記第２制御信号がノンアクティブ状態
    であるとき、前記内部深さ情報と前記貯蔵された外部深
    さ情報とをＸビットずつ比較し、 前記第２制御信号がアクティブ状態であるとき、前記内
    部深さ情報と前記貯蔵された外部深さ情報とをＮＸビッ
    トずつ比較することを特徴とする請求項６に記載のメモ
    リ装置。
  10. 【請求項１０】 前記第２制御ピンがノンアクティブ状
    態であるとき、 前記比較回路は前記内部深さ情報の低いＸビットが変更
    されたことを示す第１状態信号及び前記内部深さ情報の
    高いＸビットが変更されたことを示す第２状態信号をメ
    モリコントローラに出力することを特徴とする請求項９
    に記載のメモリ装置。
  11. 【請求項１１】 前記第２制御ピンがノンアクティブ状
    態であるとき、 比較回路は内部深さ情報のＮＸビットが変更されたこと
    を示す状態信号を前記メモリコントローラに出力するこ
    とを特徴とする請求項９に記載のメモリ装置。
  12. 【請求項１２】 メモリコントローラにより制御される
    メモリ装置において物体の深さ情報を処理する情報処理
    方法において、 （ａ）前記メモリコントローラから前記物体の外部深さ
    情報を受信する段階と、 （ｂ）前記受信された外部深さ情報を貯蔵する段階と、 （ｃ）前記メモリコントローラから第１制御ピンを通じ
    て入力される第１制御信号を受信する段階と、 （ｄ）前記第１制御信号の状態を判断する段階と、 （ｅ）前記第１制御信号の状態がアクティブであれば、
    前記メモリ装置の内部のメモリセルアレイに前記外部深
    さ情報を書込み、 （ｆ）前記第１制御信号の状態がアクティブであれば、
    前記貯蔵された外部深さ情報と前記メモリセルアレイに
    貯蔵された対応する内部深さ情報とを比較し、その比較
    結果に基づき、前記内部深さ情報を前記外部深さ情報に
    変更して前記メモリセルアレイに書込む段階とを含むこ
    とを特徴とする情報処理方法。
  13. 【請求項１３】 前記（ｆ）段階は、前記内部深さ情報
    が変更されたことを示す状態信号を前記メモリコントロ
    ーラに出力する段階を含むことを特徴とする請求項１２
    に記載の情報処理方法。
  14. 【請求項１４】 前記（ｆ）段階の書込みは、前記外部
    深さ情報が前記内部深さ情報よりも小さいという前記比
    較結果に基づきなされることを特徴とする請求項１２に
    記載の情報処理方法。
  15. 【請求項１５】 前記（ｆ）段階の書込みは、前記外部
    深さ情報が前記内部深さ情報よりも大きいという前記比
    較結果に基づきなされることを特徴とする請求項１２に
    記載の情報処理方法。
  16. 【請求項１６】 （ｇ）前記メモリコントローラから
    第２制御ピンを通じて入力される第２制御信号を受信す
    る段階と、 （ｈ）前記第２制御信号の状態を判断する段階と、 （ｉ）前記第２制御信号の状態がアクティブであれば、
    前記内部深さ情報と前記貯蔵された外部深さ情報とをＸ
    ビットずつ比較し、 （ｊ）前記第２制御信号の状態がアクティブであれば、
    前記内部深さ情報と前記貯蔵された外部深さ情報とをＮ
    Ｘビットずつ比較する段階とをさらに含むことを特徴と
    する請求項１２に記載の情報処理方法。
  17. 【請求項１７】 前記（ｉ）段階は、前記内部深さ情報
    の低いＸビットが変更されたことを示す第１状態信号を
    前記第１制御ピンを通じて前記メモリコントローラに出
    力し、前記内部深さ情報の高いＸビットが変更されたこ
    とを示す第２状態信号を前記第２制御ピンを通じて前記
    メモリコントローラに出力する段階を含むことを特徴と
    する請求項１６に記載の情報処理方法。
  18. 【請求項１８】 前記第１状態信号は前記第１制御ピン
    を通じて出力され、前記第２状態信号は前記第２制御ピ
    ンを通じて出力されることを特徴とする請求項１７に記
    載の情報処理方法。
  19. 【請求項１９】 前記（ｊ）段階は、前記内部深さ情報
    のＮＸビットが変更されたことを示す状態信号を前記メ
    モリコントローラに出力する段階を含むことを特徴とす
    る請求項１７に記載の情報処理方法。
  20. 【請求項２０】 前記状態信号は、前記第１制御ピン及
    び前記第２制御ピンのいずれか一方を通じて出力される
    ことを特徴とする請求項１９に記載の情報処理方法。
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