CN115171600A - 一种驱动芯片、显示系统及显示设备 - Google Patents

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CN115171600A CN202210929397.7A CN202210929397A CN115171600A CN 115171600 A CN115171600 A CN 115171600A CN 202210929397 A CN202210929397 A CN 202210929397A CN 115171600 A CN115171600 A CN 115171600A
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唐永生
黄立
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Abstract

本申请提供一种驱动芯片、显示系统及显示设备。驱动芯片包括两块独立的SRAM存储器，分别用于存储显示阵列的显示数据及开路数据；开路数据表征显示阵列中的LED是否为开路；读写控制模块，与SRAM存储器连接，读写控制模块用于根据开路数据控制显示数据的输出；当显示阵列中某通道LED对应的开路数据表征为开路时，该通道所对应的显示数据被屏蔽，SRAM存储器输出的显示数据置为0。通过该方式，节约芯片的存储空间，同时还能简化芯片地址运算，降低芯片成本。

Description

一种驱动芯片、显示系统及显示设备
技术领域
本申请涉及集成电路领域，具体而言，涉及一种驱动芯片、显示系统及显示设备。
背景技术
当LED阵列中某一颗灯珠未与电源或者地进行连接，即为开路。开路的灯珠无法正常工作点亮，同时如果对开路的灯珠进行恒流输出，可能会引起对其他相邻灯珠的误点亮。为了解决该技术问题，目前通常会对LED阵列中的灯珠进行开路检测，当检测到其处于开路状态(即出现物理故障)，就对该灯珠的显示状态置为0，即不管其显示数据如何，该灯珠都不点亮，这就避免了对相邻灯珠的误点亮问题。假设显示数据16bit，开路数据1bit，LED阵列为N*M，N表示行，M表示列。存储时需要存储上一帧和下一帧的显示数据，即存储2*N*M*16bit显示数据，开路数据N*M*1bit。现有技术的实现方案有两种。
方案一：存储器中显示数据和开路数据分开读写，每次写入显示数据为16bit，开路数据1bit。存储器地址是采用二进制编码，即存储器的大小只能是2n，假设显示数据总计为512bit，即使只增加1bit开路数据，存储器将变成1024bit。这就使得存储器的大小因为存储开路数据增加了1倍，但实际使用的存储空间只有1bit*N*M，造成了存储的浪费。同时，显示数据和开路数据在同一个存储器且地址不同，读数据时需要分别读取开路数据地址和显示数据地址，这就使得芯片运算复杂，增加了功耗。
方案二：存储器中显示数据和开路数据同步读写，每次读写的数据为17bit，即16bit显示数据和1bit开路数据同步读写，需要的存储空间为2*17bit*N*M，本方案由于读取数据简单，是目前最为常用的技术方案。
发明内容
本申请实施例的目的在于提供一种驱动芯片、显示系统及显示设备，可以节约存储空间，降低数据总线的数据传输量，简化存储器的地址映射，以达到降低芯片成本的目的。
本发明是这样实现的：
本申请第一方面提供一种驱动芯片，包括：
SRAM存储模块，包括存储显示阵列显示数据的显示数据存储单元，以及存储显示阵列开路数据的开路数据存储单元，所述开路数据表征所述显示阵列中的灯珠是否为开路；
读写控制模块，与所述SRAM存储模块连接，用于控制所述显示数据和开路数据的读写，其中，开路数据和显示数据的写使能独立控制，开路数据写入开路数据存储单元，显示数据写入显示数据存储单元，读使能时，读出显示数据和开路数据，显示数据和开路数据经逻辑处理后输出，使得表征为开路的显示数据置为0。
相较于现有技术，本申请所提供的驱动芯片，所需的SRAM存储模块存储要求更低，由于本申请采用单独存储显示数据和开路数据，假设显示数据16bit，开路数据1bit，采用本方案实际所需的存储空间就是实际使用空间，不会因为存储在同一个存储器中造成存储浪费。同时，开路数据只写入1次，无需重复写入，每次只需要写16bit的显示数，也就是减小了数据传输总量，而且无需增加地址映射以区分开路数据和显示数据，减轻了芯片运算负荷，可以使芯片的成本更低。
进一步的，所述读写控制模块包括一个开路使能控制端，用于控制所述显示数据和开路数据是否经过所述逻辑处理。当开路数据表征为开路时，通过开路使能控制端控制开路数据和显示数据做逻辑运算，使得该开路数据对应的灯珠显示数据置为0。
更进一步的，所述读写控制模块包括：
至少两个写使能控制端，分别用于控制开路数据和显示数据的写使能，或一个写使能控制端，通过分时复用完成显示数据和开路数据的写使能；
至少一个读使能控制端，用于控制开路数据和显示数据的读使能。
单独控制控制开路数据写使能，可以使得开路数据只写入一次，在写入显示数据时，无需重复再次写入开路数据，减轻了数据传输总量。
优选的，所述读写控制模块包括：
显示数据读写单元和开路数据读写单元，分别用于读写所述显示数据和开路数据；
SRAM控制逻辑单元和译码器，所述SRAM控制逻辑单元用于实现所述显示数据和开路数据的读写使能，并控制所述开路数据表征为开路的显示数据置为0，其余灯珠的显示数据正常输出；
所述译码器基于所述SRAM控制逻辑单元的控制逻辑产生所述开路数据和或显示数据所对应的地址信号，以完成开路数据和或显示数据的读写。
进一步的，所述显示数据存储单元和开路数据存储单元共用同一组地址信号，读使能时，一组地址信号即可同时读出显示数据以及其对应的开路数据。
将开路数据和显示数据进行“捆绑”共用同一个地址信号，因此无需额外增加开路数据地址信号，译码器一次寻址即可读出开路数据和显示数据，本申请最大的共享既实现了同步读出开路数据和显示数据，还减少开路数据的地址映射，使得显示数据存储单元和开路数据存储单元共用同一组地址信号，也就是同一颗或多颗灯珠其显示数据和开路数据的寻址信号相同，整体上降低了芯片地址运算。
进一步的，读使能时，所述显示数据读写单元读取显示数据并接收开路数据读写单元将读取的开路数据，显示数据和开路数据经逻辑后输出，使得表征为开路的显示数据置为0；
或，所述开路数据读写单元读出开路数据，显示数据读写单元读出显示数据，开路数据和显示数据行逻辑运算，使得表征为开路的显示数据置为0。
进一步的，所述显示数据存储单元包括存储阵列A和存储阵列B，所述存储阵列A和存储阵列B交替读取、写入所述显示数据，所述开路数据存储单元写入开路数据后，交替与所述存储阵列A或存储阵列B读取数据。
进一步的，所述存储阵列A和存储阵列B的数据分别为Nbit，所述开路数据存储单元的数据为1bit。
本申请第二方面提供一种显示系统，包括控制卡和驱动IC，所述驱动IC为本申请第一方面所述的驱动芯片。
本申请第三方面提供一种显示设备，包括显示阵列及与所述显示阵列连接的如本申请第二方面所述显示系统。
有益效果：相较于现有技术的方案一，本申请节约了存储空间，减少了寻址运算，相较于方案二，本申请只存1次开路数据，且无需循环发，因此既节约了存储空间又减小了数据传输量，即，本申请相较于现有技术具有所需存储小、数据传输总量低、运算负荷轻等优势，降低了芯片成本。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为一种LED显示阵列的结构示意图。
图2为本申请实施例提供的一种驱动芯片的结构示意图。
图3为本申请实施例提供的另一种驱动芯片的结构示意图。
图4为本申请实施例提供的一种驱动芯片的时序图。
图5为本申请实施例提供的一种驱动方法的步骤流程图。
图6为本申请实施例提供的一种驱动装置的模块框图。
图标：100-驱动芯片；10-SRAM存储器；204-译码器；102-开路数据存储单元；103-显示数据存储单元；20-读写控制模块；201-开路数据读写单元；202-显示数据读写单元；203-SRAM控制逻辑单元；300-驱动装置；301-控制单元。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
首先对LED显示组件的驱动原理进行说明，请参阅图1，图1为共阳(红绿蓝三种颜色的三颗LED的阳极连接在一起，阴极分开)LED显示组件的LED显示驱动的常用结构(图1仅示出一种颜色的灯珠)，共阴(红绿蓝三种颜色的三颗LED的阴极连接在一起，阳极分开)LED显示组件的常用结构为将上图的所有LED反向。
其中，LED显示组件的行驱动采用PMOS管，一个PMOS管用于对一行的LED进行驱动。而列驱动采用一颗恒流源驱动芯片，该驱动芯片包括多个恒流源输出通道端口(OUT)，一个输出通道端口连接一列LED，用于对一列的LED进行驱动。
行驱动和列驱动的具体过程为：对于一帧显示图像，LED显示组件首先显示第一行，第一行的PMOS管导通，其他行的PMOS管关闭。第一行的行线与电源接通，其他行的行线为高阻抗。然后，恒流源驱动芯片根据第一行的显示数据对各列进行恒流输出，以按照显示图像，控制点亮第一行的LED(包括第一列至第n列的LED)。然后换行，重复上述步骤，直至显示到第m行，则完成对于一帧显示图像的驱动显示过程。
在上述驱动过程中，当LED显示组件中的某一颗LED出现虚焊或者LED损坏后，则会出现开路的情况。开路的LED无法正常点亮，且如果恒流源驱动芯片继续对开路的灯珠进行横流输出，则会由于寄生效应而引起相邻的本不该点亮的LED误点亮，影响显示组件的画面显示效果。基于此，本申请发明人经过研究探索，提出以下实施例以解决上述问题。
请参阅图2，本申请实施例提供一种驱动芯片100，该驱动芯片100为恒流源驱动芯片。该芯片具体包括SRAM(Static Random Access Memory，静态随机存取存储器)存储器10及读写控制模块20。SRAM存储器10与读写控制模块20连接。
需要说明的是，SRAM存储器10不需要刷新电路即能保存它内部存储的数据，因此，本申请实施例采用SRAM存储器10以提高驱动芯片100的性能。SRAM存储器10，用于存储显示数据以及显示阵列的开路数据。其中，开路数据表征显示阵列中的LED是否为开路。
读写控制模块20用于根据开路数据控制显示数据的输出。具体的，当显示阵列中某通道LED对应的开路数据表征为开路时，该通道所对应的显示数据被屏蔽，SRAM存储器10输出的显示数据置为0。
可见，通过上述方式，可以使得驱动芯片不对开路的灯珠进行输出，以避免引起相邻的本不该点亮的LED误点亮，进而提高了与之连接的显示组件的画面显示效果。
可选地，请参阅图3，读写控制模块20可以具体包括：开路数据读写单元201、显示数据读写单元202以及SRAM控制逻辑单元203以及译码器204。
开路数据读写单元201与SRAM存储器10连接。开路数据读写单元201用于读写开路数据(如通过BL位线及NBL位线进行读取)。
显示数据读写单元202也与SRAM存储器10连接，显示数据读写单元202用于读写SRAM存储器10中的显示数据(如通过BL位线及NBL位线进行读取)。
于本申请实施例中，显示数据读写单元202还与开路数据读写单元201连接(如通过图2中示出的OL端进行连接)；显示数据读写单元202还用于获取开路数据读写单元201读取的开路数据。
SRAM控制逻辑单元203分别与SRAM存储器10、开路数据读写单元201、显示数据读写单元202以及译码器204连接。译码器204是一类多输入多输出组合逻辑电路器件，译码器204用于存储与显示数据以及开路数据的地址信息。SRAM控制逻辑单元203用于根据当前显示阵列的扫描位置触发开路数据读写单元201及显示数据读写单元202读取与扫描位置对应的数据，并将对应的地址信号传输给译码器204，译码器204根据地址信号调用SRAM存储器10对应地址的数据以完成数据读写操作。比如当前显示阵列扫描位置为第一行时，则触发开路数据读写单元201及显示数据读写单元202读取第一行的各列的显示数据。又比如当前显示阵列扫描位置为最后一行时，则触发开路数据读写单元201及显示数据读写单元202读取最后一行的各列的显示数据。
相应的，显示数据读写单元202还用于当显示阵列中的当前扫描位置中某通道LED对应的开路数据表征为开路时，屏蔽该通道所对应的显示数据，使得SRAM存储器输出的显示数据置为0，并将更新后的显示数据输出至显示阵列。
示例性的，当前扫描位置为第4行，而第4行的第一颗LED检测为开路。则显示数据读写单元202将第一个通道的数据进行屏蔽，使得SRAM存储器输出的该通道的显示数据置为0，以得到更新显示数据。然后将更新后的显示数据输出至显示阵列。通过该方式，使得将第一个通道的数据进行屏蔽后，第一颗LED没有显示数据，相当于驱动芯片100不对第一颗LED进行恒流输出。驱动芯片100不对第一颗LED进行恒流输出，则不会因为寄生效应而引起与第一颗LED相邻的本不该点亮的LED误点亮，影响显示组件的画面显示效果。
请继续参考图3，作为一种实施方式，SRAM存储器10具体包括开路数据存储单元102以及显示数据存储单元103，区别于现有技术，本实施例中的开路数据存储单元102以及显示数据存储单元103是两个独立的SRAM，其具有独立的地址信号逻辑，例如开路数据存储单元102以及显示数据存储单元103可以使用同一组地址信号表征某一通道的开路数据和显示数据。而在背景技术中记载的方案一中存在一个SRAM存储器中的开路数据和显示数据需要两个地址信号才能实现。
其中，开路数据存储单元102以及显示数据存储单元103均与读写控制模块20连接。开路数据存储单元102用于存储开路数据。显示数据存储单元103用于存储显示数据。
具体的，读写控制模块20在接收到外部输入的第一写数据指令时，激活地址信号引脚，并将地址信号输入至译码器204中，同时使自身的写使能信号有效，以将开路数据写入至开路数据存储单元102。读写控制模块20在接收到外部输入的第二写数据指令时，激活地址信号引脚，并将地址信号输入至译码器204中，同时使自身的写使能信号有效，以将显示数据写入至显示数据存储单元103，即读写控制模块20设置了两个写使能端用于接收第一写数据指令、第二写数据指令，分别完成开路数据写操作和显示数据写操作。
除此之外，在另一种实施例中，读写控制模块20可以仅设置一个写使能端，通过分时复用的方式完成开路数据的写操作和显示数据写操作，具体实现方式是在不同时间写入开路数据和显示数据，一般情况下，开路数据只需写入一次即可，因为显示阵列的开路一般为物理故障，因此开路数据写入一次反复读出即可，而显示数据则需要每帧写入，具体实现方式是可以在第一帧显示前就完成开路数据的检测并写入，往后的显示帧中无需重复写入开路数据。
读数据时，读写控制模块20接收到读数据指令时，一起读出开路数据和显示数据，这里的一起可以理解为同时读出，也可以是异步读出，但开路数据和显示数据仅需一个读数据指令即可读出，也就是使用同一个地址信号即可读出开路数据和显示数据，从而简化了地址运算，当然，也可以选择使用不同的地址信号分时读出开路数据和显示数据，但缺点在于会使得地址运算更复杂，本申请所指的至少一个读使能控制端即表示上述的两种模式，即一个读使能控制端和两个读使能控制端的情况。
当读写控制模块20包括开路数据读写单元201、显示数据读写单元202以及SRAM控制逻辑单元203、译码器204时，上述的SRAM存储器10与读写控制模块20之间的具体连接及控制过程如下：
译码器204与SRAM控制逻辑单元203连接。开路数据存储单元102与开路数据读写单元201连接。显示数据存储单元103与显示数据读写单元202连接。
下面对驱动芯片100的写开路数据的过程进行说明，具体过程包括：SRAM控制逻辑单元203在接收到外部输入的第一写数据指令时，激活地址信号引脚，并将地址信号(Adr)输入至译码器204中，同时使自身的写使能信号(WEN)有效，以触发开路数据读写单元201将开路数据写入至开路数据存储单元102。
其中，第一写数据指令可以由外部的控制器，或者上位机输入。当SRAM控制逻辑单元203接收到第一写数据指令后，激活地址信号引脚，并将地址信号输入至译码器204中，即确定写入的数据的位置，然后使写使能信号(WEN)有效，于本申请实施例，写使能信号(WEN)为低电平时有效，然后在时钟信号(CLK)的下降沿，经过一定的延迟时间后，开路数据读写单元201将开路数据存储至开路数据存储单元102中。图3中，开路数据读写单元201的O端口用于获取LED的开路检测的相关数据。
于本申请实施例，获取的LED的开路检测的相关数据可以是确定出的LED开路检测的结果，也即，开路数据读写单元201可以通过驱动芯片100内部的检测电路得到开路数据，然后直接将开路数据存储在至开路数据存储单元102中。
当然，获取的LED的开路检测的相关数据可以是与LED连接的驱动芯片100的输出管脚的电位信息。相应的，开路数据读写单元201具体用于根据显示阵列中的LED在测试时，驱动芯片100上与LED连接的输出管脚的电位信息确定显示阵列中的LED是否开路，并根据确定结果生成开路数据。
需要说明的是，LED正常点亮时是由驱动芯片100提供一个下拉/上拉电流(上拉还是下拉取决于芯片是共阳极芯片还是共阴极芯片)。以共阳芯片为例，LED正常时，驱动芯片100连接LED的输出管脚电位是中间电位；LED开路时，由于没有对电源的通路，该管脚电位会被下拉电流下拉至地电位。因此，通过该方式能够有效地确定显示阵列中的LED是否为开路。
此外，上述的开路检测以及开路数据的写入过程均在显示组件上电后就开始执行。通过该方式，以便于后续输出显示数据时，能够及时提供可靠的开路数据。
需要说明的是，开路数据存储单元102与显示阵列为对应关系，当显示阵列的灯珠为开路时，则开路数据存储单元102的对应位置设置为1，当显示阵列的灯珠不为开路，则开路数据存储单元102的对应位置设置为0。其中，1在数字电路中表征高电平，0在数字电路中表征低电平。
在本申请实施例中，开路数据存储单元与显示阵列为对应关系，且根据开路检测结果，将开路的位置与非开路的位置设置为不同的电平(如开路位置设置为高电平，非开路位置设置为低电平)，以便于直接根据开路数据存储单元中的数字信息确定出LED是否为开路。
当然，在其他实施例中，也可以是当显示阵列的灯珠为开路时，则开路数据存储单元102的对应位置设置为0，当显示阵列的灯珠不为开路，则开路数据存储单元102的对应位置设置为1，本申请不作限定。
相应的，驱动芯片100的读开路数据的过程包括：SRAM控制逻辑单元203根据当前显示阵列的扫描位置控制译码器通过字线WL选通对应的某一行，然后使读使能信号(OEN)有效，于本实施例中，读使能信号为低电平时有效，需要说明的是，当读使能信号(OEN)与写使能信号(WEN)均为低电平时，此时进行写数据，而当写使能信号(WEN)为高电平而读使能信号(OEN)为低电平时才进行读数据。读使能信号有效后，开路数据读写单元201通过BL位线及NBL位线进行读取该行的开路数据。
写入显示数据的具体过程包括：SRAM控制逻辑单元203在接收到外部输入的第二写数据指令时，激活地址信号引脚，并将地址信号输入至译码器204中，同时使自身的写使能信号有效，以触发显示数据读写单元202将显示数据写入至显示数据存储单元103。
其中，第二写数据指令也可以由外部的控制器，或者上位机输入，且第二写数据指令与第一写数据指令不同。当SRAM控制逻辑单元203接收到第二写数据指令后，激活地址信号引脚，并将地址信号(Adr)输入至译码器204中，即确定写入的数据的位置，然后使写使能信号(WEN)有效，于本申请实施例，写使能信号(WEN)为低电平时有效，然后在时钟信号(CLK)的下降沿，经过一定的延迟时间后，显示数据读写单元202将开显示数据存储至显示数据存储单元103中。图3中，显示数据读写单元202的D端口用于获取显示数据。
相应的，驱动芯片100的读开路数据的过程包括：SRAM控制逻辑单元203根据当前显示阵列的扫描位置控制译码器通过字线WL选通对应的某一行，然后使读使能信号(OEN)有效，于本实施例中，读使能信号为低电平时有效，需要说明的是，当读使能信号(OEN)与写使能信号(WEN)均为低电平时，此时进行写数据，而当写使能信号(WEN)为高电平而读使能信号(OEN)为低电平时才进行读数据。读使能信号有效后，显示数据读写单元202通过BL位线及NBL位线进行读取该行的显示数据。
此外，显示数据读写单元202在读取该行的显示数据后，还通过OL端口获取开路数据读写单元201所读取的开路数据，然后对该行中开路的LED对应的通道的数据进行屏蔽，以更新该行的显示数据，并将更新后的显示数据通过DO端口输出至显示阵列。
区别于现有技术，本实施例提供的方案中，包括两块独立的SRAM，即开路数据存储单元102、显示数据存储单元103。经过上述工作原理描述可以看出，数据读写必须基于译码器204的地址信号(Adr)才能准确读写数据。因此，本实施例提供两种地址信号(Adr)的映射关系，一种方式是开路数据存储单元102、显示数据存储单元103各用一组地址信号(Adr)，可以独立的完成数据读写，但缺点在于需在增加地址运算。
作为一种优选实施例，本申请还提供了另一种地址信号(Adr)的实现方式，也就是开路数据存储单元102、显示数据存储单元103使用同一组地址信号(Adr)，写数据时基于第一写数据指令和第二写数据指令选择对应的开路数据存储单元102或显示数据存储单元103，以完成对应的开路数据和显示数据的写入，读数据时，由于开路数据和显示数据需要一起读出，因此只用同一地址信号(Adr)即可读出对应通道的开路数据和显示数据，最后在基于开路数据把表征为开路的通道所对应的显示数据置为0，最终输出更新后的显示数据。
下面结合具体的时序图对上述的读写过程进行说明。请参阅图4，图4中，CLK为时钟信号，WEN为写使能信号(低电平有效)，D为显示数据读写单元202的数据输入端，OEN为使能信号(低电平有效)，DO为显示数据读写单元202的数据输出端。当读使能信号(OEN)与写使能信号(WEN)均为低电平时，此时进行写数据，而当写使能信号(WEN)为高电平而读使能信号(OEN)为低电平时进行读数据。在写数据的根据时序依次写入16个通道的数据，而在读数据时，也依次读取16个通道的数据。假设通道3的LED为开路，则在输出时，将通道3的数据进行屏蔽(显示数据置为0)，即输出端DO的通道3的数据为空。
在一些实施例中，显示数据存储单元103包括存储阵列A和存储阵列B，所述存储阵列A和存储阵列B交替读取、写入所述显示数据，所述开路数据存储单元写入开路数据后，交替与所述存储阵列A或存储阵列B读取数据，即输出的数据是开路数据+显示数据A、开路数据+显示数据B，其中显示数据A和显示数据B可表示为连续两帧的显示数据，也就是开路数据写入1次以后循环读出即可，无须随显示数据每帧写入。
其中，存储阵列A和存储阵列B的数据分别为Nbit，开路数据存储单元的数据为1bit。该设计，大大降低了所需SRAM的存储空间，可避免现有技术方案一中因增加1bit开路数据导致的存储空间翻倍，也可区别于方案二中只需存储一次开路数据，方案二中存储阵列A和存储阵列B都需要存储开路数据，因此存储开路数据的空间是本申请的两倍，同时本申请传输数据也可以少传输1bit，无需每次重复传输开路数据。
需要说明的是，图3所示的结构仅为示意，本申请实施例提供的驱动芯片100还可以具有比图3更少或更多的组件，或是具有与图3所示不同的配置。此外，图3所示的各组件可以通过软件、硬件或其组合实现。
基于同一发明构思，本申请实施例还提供一种显示系统/设备。显示系统/设备包括显示阵列及与显示阵列连接的如上述实施例所提供的驱动芯片。
需要说明的是，本申请实施例提供的驱动芯片为恒流源列驱动芯片。也即，该驱动芯片用于显示组件的列驱动。
请参阅图5，基于同一发明构思，本申请实施例还提供一种驱动方法，该方法应用于图2所示的驱动芯片100。需要说明的是，本申请实施例提供的驱动方法不以图2及以下所示的顺序为限制，该方法包括：步骤S101。
步骤S101：根据SRAM存储器中存储的显示阵列的开路数据控制SRAM存储器中存储的显示阵列的显示数据的输出。
其中，当显示阵列中某通道LED对应的开路数据表征为开路时，该通道所对应的显示数据被屏蔽，所述SRAM存储器输出的显示数据置为0。
可选地，写入开路数据的步骤包括：在显示阵列上电时，当接收到外部输入的第一写数据指令时，激活地址信号引脚，并将地址信号输入至译码器中，同时使自身的写使能信号有效，进而将开路数据进行存储。
可选地，写入显示数据的步骤包括：当接收到外部输入的第二写数据指令时，激活地址信号引脚，并将地址信号输入至译码器中，同时使自身的写使能信号有效，进而将显示数据进行存储。
由于上述步骤在前述实施例中均已进行说明，因此，此处不作赘述。
请参阅图6，基于同一发明构思，本申请实施例还提供一种驱动装置300，该装置包括：控制单元301。
控制单元301用于根据所述SRAM存储器中存储的显示阵列的开路数据控制所述SRAM存储器中存储的所述显示阵列的显示数据的输出；其中，当所述显示阵列中某通道LED对应的开路数据表征为开路时，该通道所对应的显示数据被屏蔽，所述SRAM存储器输出的显示数据置为0。
可选地，该装置还包括：第一写数据模块。
第一写数据模块用于在所述显示阵列上电时，当接收到外部输入的第一写数据指令时，激活地址信号引脚，并将地址信号输入至译码器中，同时使自身的写使能信号有效，进而将所述开路数据进行存储。
可选地，该装置还包括：第二写数据模块。
第二写数据模块用于当接收到外部输入的第二写数据指令时，激活地址信号引脚，并将地址信号输入至译码器中，同时使自身的写使能信号有效，进而将所述显示数据进行存储。
需要说明的是，由于所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
基于同一发明构思，本申请实施例还提供一种计算机可读存储介质，其上存储有计算机程序，计算机程序在被运行时执行上述实施例中提供的方法。
该存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如软盘、硬盘、磁带)、光介质(例如DVD)、或者半导体介质(例如固态硬盘Solid State Disk(SSD))等。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种驱动芯片，其特征在于，包括：
SRAM存储模块，包括存储显示阵列显示数据的显示数据存储单元，以及存储显示阵列开路数据的开路数据存储单元，所述开路数据表征所述显示阵列中的灯珠是否为开路；
读写控制模块，与所述SRAM存储模块连接，用于控制所述显示数据和开路数据的读写，其中，开路数据和显示数据的写使能独立控制，开路数据写入开路数据存储单元，显示数据写入显示数据存储单元，读使能时，读出显示数据和开路数据，显示数据和开路数据经逻辑处理后输出，使得表征为开路的显示数据置为0。
2.根据权利要求1所述的驱动芯片，其特征在于，所述读写控制模块包括一个开路使能控制端，用于控制所述显示数据和开路数据是否经过所述逻辑处理。
3.根据权利要求1所述的驱动芯片，其特征在于，所述读写控制模块包括：
至少两个写使能控制端，分别用于控制开路数据和显示数据的写使能，或一个写使能控制端，通过分时复用完成显示数据和开路数据的写使能；
至少一个读使能控制端，用于控制开路数据和显示数据的读使能。
4.根据权利要求1所述的驱动芯片，其特征在于，所述读写控制模块包括：
显示数据读写单元和开路数据读写单元，分别用于读写所述显示数据和开路数据；
SRAM控制逻辑单元和译码器，所述SRAM控制逻辑单元用于实现所述显示数据和开路数据的读写使能，并控制所述开路数据表征为开路的显示数据置为0，其余灯珠的显示数据正常输出；
所述译码器基于所述SRAM控制逻辑单元的控制逻辑产生所述开路数据和或显示数据所对应的地址信号，以完成开路数据和或显示数据的读写。
5.根据权利要求1所述的驱动芯片，其特征在于，所述显示数据存储单元和开路数据存储单元共用同一组地址信号，读使能时，一组地址信号即可同时读出显示数据以及其对应的开路数据。
6.根据权利要求1所述的驱动芯片，其特征在于，读使能时，所述显示数据读写单元读取显示数据并接收开路数据读写单元将读取的开路数据，显示数据和开路数据经逻辑后输出，使得表征为开路的显示数据置为0；
或，所述开路数据读写单元读出开路数据，显示数据读写单元读出显示数据，开路数据和显示数据行逻辑运算，使得表征为开路的显示数据置为0。
7.根据权利要求1所述的驱动芯片，其特征在于，所述显示数据存储单元包括存储阵列A和存储阵列B，所述存储阵列A和存储阵列B交替读取、写入所述显示数据，所述开路数据存储单元写入开路数据后，交替与所述存储阵列A或存储阵列B读取数据。
8.根据权利要求7所述的驱动芯片，其特征在于，所述存储阵列A和存储阵列B的数据分别为Nbit，所述开路数据存储单元的数据为1bit。
9.一种显示系统，其特征在于，包括控制卡和驱动IC，所述驱动IC为权利要求1-8任一项所述的驱动芯片。
10.一种显示设备，其特征在于，包括显示阵列及与所述显示阵列连接的如权利要求9所述显示系统。
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