JP5282776B2 - 表示ドライバ及び電子機器 - Google Patents

Description

本発明は、表示ドライバ及び電子機器に関する。

液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。

特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路の小面積化や実装時の不具合防止を実現できる表示ドライバ及びこれを含む電子機器を提供することにある。

本発明は、昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する電源回路ブロックと、パッドが配置されるパッド配置領域とを含み、チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタが、前記電源回路ブロック内に配置され、チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、前記１次昇圧回路よりも絶対値が大きな電圧を生成するＫ次昇圧回路のＫ次昇圧トランジスタが、前記パッド配置領域に配置される集積回路装置に関係する。

本発明では、１次昇圧回路の１次昇圧トランジスタについては、電源回路ブロック内に配置される。一方、Ｋ次昇圧回路のＫ次昇圧トランジスタについては、電源回路ブロックではなくパッド配置領域に配置される。このようにすれば、１次昇圧回路の昇圧動作の高効率を維持しながら、集積回路装置の小面積化を図れる。

また本発明では、前記パッド配置領域には、前記１次昇圧トランジスタのドレイン又はソースと１次昇圧用キャパシタとを電気的に接続するための１次昇圧用パッドと、前記Ｋ次昇圧トランジスタのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドとが配置され、前記１次昇圧用パッドの第１の方向側に、前記Ｋ次昇圧用パッドが配置され、前記第１の方向に直交する方向を第２の方向とした場合に、前記１次昇圧用パッドの前記第２の方向側に、前記１次昇圧トランジスタが配置されてもよい。

このようにすれば、１次昇圧トランジスタの近くに１次昇圧用パッドを配置できるようになり、１次昇圧回路の昇圧動作の高効率を維持できる。

また本発明では、前記Ｋ次昇圧トランジスタは、その少なくとも一部が前記Ｋ次昇圧用パッドにオーバラップするように、前記Ｋ次昇圧用パッドの下層に配置されてもよい。

このようにすれば、パッドの下層の領域を有効活用してＫ次昇圧トランジスタを配置でき、集積回路装置の小面積化を図れる。

また本発明では、複数の前記１次昇圧用パッドの中にはダミーパッドが配置されず、複数の前記Ｋ次昇圧用パッドの中にはダミーパッドが配置されてもよい。

このようにすれば、Ｋ次昇圧用パッド間の距離を離すことが可能になり、実装時の不具合等を解消できる。

また本発明では、前記電源回路ブロックを含む第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が、前記第１の方向に沿って配置され、前記第２の方向の反対方向を第４の方向とした場合に、前記Ｋ次昇圧トランジスタは、前記第１〜第Ｎの回路ブロックの前記第４の方向側に、前記第１の方向に沿って配置されてもよい。

このようにすれば、配線効率の向上や昇圧用キャパシタの実装の容易化等を図れる。

また本発明では、前記１次昇圧トランジスタに昇圧クロックを供給する１次昇圧制御回路と、前記Ｋ次昇圧トランジスタに昇圧クロックを供給するＫ次昇圧制御回路を含み、前記１次昇圧制御回路は前記電源回路ブロック内に配置され、前記Ｋ次昇圧制御回路は前記パッド配置領域に配置されてもよい。

このようにすれば、昇圧クロックの配線長が長くなったり、配線長にバラツキが生じることなどによる不具合の発生を防止できる。

また本発明では、データ線を駆動するための少なくとも１つのデータドライバブロックと、昇圧電圧を調整し、調整電圧を少なくとも前記データドライバブロックに供給するレギュレータを含み、前記レギュレータは、前記電源回路ブロック内に配置され、且つ、前記１次昇圧トランジスタと前記データドライバブロックとの間に配置されてもよい。

このようにすれば、無駄の無いショートパスの経路で電源電圧を供給できる。

また本発明では、前記パッド配置領域には、前記レギュレータからの調整電圧を出力するためのレギュレータ用パッドと、前記１次昇圧トランジスタのドレイン又はソースと１次昇圧用キャパシタとを電気的に接続するための１次昇圧用パッドと、前記Ｋ次昇圧トランジスタのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドとが配置され、前記レギュレータ用パッドは、前記１次昇圧用パッドと前記Ｋ次昇圧用パッドの間に配置されてもよい。

このようにすれば、パッド配置領域の無駄の無い利用が可能になる。

また本発明では、チャージポンプにより電圧の２次昇圧を行う２次昇圧回路の２次昇圧トランジスタが、前記電源回路ブロック内に配置されてもよい。

このようにすれば、２次昇圧回路の昇圧動作の高効率を維持できる。

また本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられ、パッド配置領域となる第１のインターフェース領域と、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられ、パッド配置領域となる第２のインターフェース領域とを含み、前記第１〜第Ｎの回路ブロックは、昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する電源回路ブロックと、他の回路ブロックを含み、チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタが、前記電源回路ブロック内に配置され、チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、前記１次昇圧回路よりも絶対値が大きな電圧を生成するＫ次昇圧回路のＫ次昇圧トランジスタが、前記第２のインターフェース領域に配置される集積回路装置に関係する。

本発明によれば、１次昇圧回路の昇圧動作の高効率を維持しながら、集積回路装置の小面積化を図れる。

また本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられ、パッド配置領域となる第１のインターフェース領域と、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられ、パッド配置領域となる第２のインターフェース領域とを含み、前記第１〜第Ｎの回路ブロックは、昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する電源回路ブロックと、他の回路ブロックを含み、前記電源回路ブロックの前記第４の方向側にある前記第２のインターフェース領域内の第１のエリアには、前記第２の方向に沿ってＩ個（Ｉは２以上の整数）配列された電源回路ブロック用パッドの列が、複数列配置され、集積回路装置の前記第２の方向に沿った中心線を基準に、前記第１のエリアと線対称の位置にある前記第２のインターフェース領域内の第２のエリアにも、前記第２の方向に沿ってＩ個配列されたパッドの列が、複数列配置される集積回路装置に関係する。

本発明によれば、第１のエリアでは、第２の方向に沿ってＩ個配列された電源回路ブロック用パッドの列が、複数列配置される。同様に第２のエリアにおいても、第２の方向に沿ってＩ個配列されたパッドの列が、複数列配置される。このようにすれば、集積回路装置に掛かる応力を均一化でき、応力の不均一を原因とする不具合の発生を防止できる。

また本発明では、前記第１のエリアには、Ｉ行Ｊ列（Ｊは２以上の整数）の前記電源回路ブロック用パッドが配置され、前記第２のエリアにも、Ｉ行Ｊ列のパッドが配置されてもよい。

また本発明では、チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタが、前記電源回路ブロック内に配置され、前記第２のインターフェース領域に配置される前記電源回路ブロック用のパッドは、前記１次昇圧トランジスタのドレイン又はソースと１次昇圧用キャパシタとを電気的に接続するための１次昇圧用パッドであってもよい。

また本発明では、１個の前記１次昇圧トランジスタのドレイン又はソースに対して、複数個の前記１次昇圧用パッドが接続されてもよい。

このようにすれば、例えば集積回路装置を実装したときのパッドでの接触抵抗値の減少等を図れ、１次昇圧回路の昇圧動作の高効率を維持できる。

また本発明では、チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、前記１次昇圧回路よりも絶対値が大きな電圧を生成するＫ次昇圧回路のＫ次昇圧トランジスタと、前記Ｋ次昇圧トランジスタのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドが、前記第２のインターフェース領域に配置されてもよい。

このようにすれば、１次昇圧回路の昇圧動作の高効率を維持しながら、集積回路装置の小面積化を図れる。

また本発明では、前記Ｋ次昇圧トランジスタは、前記第１〜第Ｎの回路ブロックの前記第４の方向側に、前記第１の方向に沿って配置されてもよい。

このようにすれば、配線効率の向上や昇圧用キャパシタの実装の容易化等を図れる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

図１（Ａ）（Ｂ）（Ｃ）は本実施形態の比較例の説明図。 図２（Ａ）（Ｂ）は集積回路装置の実装についての説明図。 本実施形態の集積回路装置の構成例。 種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例。 図５（Ａ）（Ｂ）は本実施形態の集積回路装置の平面レイアウト例。 図６（Ａ）（Ｂ）は集積回路装置の断面図の例。 集積回路装置の回路構成例。 図８（Ａ）（Ｂ）（Ｃ）はデータドライバ、走査ドライバの構成例。 図９（Ａ）（Ｂ）は電源回路、階調電圧生成回路の構成例。 図１０（Ａ）（Ｂ）（Ｃ）はＤ／Ａ変換回路、出力回路の構成例。 本実施形態の昇圧トランジスタの配置手法の説明図。 Ｋ次昇圧トランジスタ、Ｋ次昇圧用パッドのレイアウト例。 Ｋ次昇圧トランジスタの配置例。 電源回路ブロックの詳細な構成及び配置例。 図１５（Ａ）（Ｂ）は昇圧回路の動作の説明図。 図１６（Ａ）（Ｂ）は１次昇圧回路、２次昇圧回路の構成例。 図１７（Ａ）（Ｂ）は３次昇圧回路、４次昇圧回路の構成例。 図１８（Ａ）（Ｂ）は応力均一化のためのパッド配置手法の説明図。 図１９（Ａ）（Ｂ）はメモリやデータドライバのブロック分割手法の説明図。 １水平走査期間に画像データを複数回読み出す手法の説明図。 データドライバ、ドライバセルの配置例。 図２２（Ａ）（Ｂ）は電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例
図１（Ａ）に本実施形態の比較例となる集積回路装置５００を示す。図１（Ａ）の集積回路装置５００はメモリブロックＭＢ（表示データＲＡＭ）とデータドライバブロックＤＢを含む。そしてメモリブロックＭＢとデータドライバブロックＤＢはＤ２方向に沿って配置されている。またメモリブロックＭＢ、データドライバブロックＤＢは、Ｄ１方向に沿った長さがＤ２方向での幅に比べて長い超扁平なブロックになっている。

ホスト側からの画像データはメモリブロックＭＢに書き込まれる。そしてデータドライバブロックＤＢは、メモリブロックＭＢに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図１（Ａ）において画像データの信号の流れはＤ２方向である。このため、図１（Ａ）の比較例では、この信号の流れに合わせて、メモリブロックＭＢとデータドライバブロックＤＢをＤ２方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。

ところが図１（Ａ）の比較例では以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置５００を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図２（Ａ）に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば２２μｍ以上であることが望ましいが、図２（Ａ）のような単純シュリンクでは例えば１７μｍピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１（Ａ）の比較例では、ある製品では図１（Ｂ）のように、パッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、図１（Ｃ）に示すようにこれらのピッチが一致しなくなる。そして図１（Ｃ）のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にＤ１方向にブロックが扁平している図１（Ａ）の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置５００のＤ２方向での幅Ｗが大きくなり、チップ面積が増加し、コスト増を招く。

一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図１（Ａ）の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。

２．集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置１０の構成例を図３に示す。本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

図３に示すように本実施形態の集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。即ち、図１（Ａ）の比較例では回路ブロックがＤ２方向に並んでいるが、本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。また各回路ブロックは、図１（Ａ）の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。

また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。

例えば図４に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ（ＲＡＭ）内蔵のアモルファスＴＦＴ（Thin Film Transistor）パネル用表示ドライバでは、回路ブロックＣＢ１〜ＣＢＮは、メモリ、データドライバ（ソースドライバ）、走査ドライバ（ゲートドライバ）、ロジック回路（ゲートアレイ回路）、階調電圧生成回路（γ補正回路）、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスＴＦＴパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンＴＦＴパネル用では、メモリ及び走査ドライバのブロックを省略できる。またＣＳＴＮ（Color Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路のブロックを省略できる。

図５（Ａ）（Ｂ）に本実施形態の表示ドライバの集積回路装置１０の平面レイアウトの例を示す。図５（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図５（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図５（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。

図５（Ａ）（Ｂ）では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

また図５（Ａ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（広義には第Ｊのメモリブロック。１≦Ｊ＜Ｉ）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（広義には第Ｊのデータドライバブロック）が隣接して配置される。またメモリブロックＭＢ１のＤ１方向側に、メモリブロックＭＢ２（広義には第Ｊ＋１のメモリブロック）が隣接して配置される。そしてメモリブロックＭＢ２のＤ１方向側に、データドライバブロックＤＢ２（広義には第Ｊ＋１のデータドライバブロック）が隣接して配置される。メモリブロックＭＢ３、ＭＢ４、データドライバブロックＤＢ３、ＤＢ４の配置も同様である。このように図５（Ａ）では、ＭＢ１、ＭＢ２の境界線に対して線対称にＭＢ１、ＤＢ１とＭＢ２、ＤＢ２が配置され、ＭＢ３、ＭＢ４の境界線に対して線対称にＭＢ３、ＤＢ３とＭＢ４、ＤＢ４とが配置される。なお図５（Ａ）では、ＤＢ２とＤＢ３が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

一方、図５（Ｂ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（第Ｊのメモリブロック）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（第Ｊのデータドライバブロック）が隣接して配置される。またＭＢ１のＤ１方向側にＤＢ２（第Ｊ＋１のデータドライバブロック）が配置される。またＤＢ２のＤ１方向側にＭＢ２（第Ｊ＋１のメモリブロック）が配置される。ＤＢ３、ＭＢ３、ＤＢ４、ＭＢ４も同様に配置される。なお図５（Ｂ）では、ＭＢ１とＤＢ２、ＭＢ２とＤＢ３、ＭＢ３とＤＢ４が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

図５（Ａ）のレイアウト配置によれば、メモリブロックＭＢ１とＭＢ２や、ＭＢ３とＭＢ４の間で（第Ｊ、第Ｊ＋１のメモリブロックの間で）、カラムアドレスデコーダを共用できるという利点がある。一方、図５（Ｂ）のレイアウト配置によれば、データドライバブロックＤＢ１〜ＤＢ４から出力側Ｉ／Ｆ領域１２へのデータ信号出力線の配線ピッチを均一化でき、配線効率を向上できるという利点がある。

なお本実施形態の集積回路装置１０のレイアウト配置は図５（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図６（Ａ）に本実施形態の集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。またＷは集積回路装置１０のＤ２方向での幅である。

本実施形態では図６（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮ（データドライバブロックＤＢ）と出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができ、細長の集積回路装置を実現できる。具体的には、Ｄ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤは、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０とすることができ、更に具体的にはＳＰ＞１２とすることができる。

なお図６（Ａ）の幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅である。即ちＩ／Ｆ領域１２、１４には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電保護素子のトランジスタなどが形成される。また回路ブロックＣＢ１〜ＣＢＮには、回路を構成するトランジスタが形成される。そしてＷ１、ＷＢ、Ｗ２は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮのトランジスタの上にもバンプ（能動面バンプ）を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ（アクティブ領域）上に形成する。そしてこのバンプ（外部接続端子）は、Ｉ／Ｆ領域１２、１４に配置されるパッドに、金属配線により接続される。本実施形態のＷ１、ＷＢ、Ｗ２は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。

また回路ブロックＣＢ１〜ＣＢＮの各々のＤ２方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μｍ〜２０μｍ（数十μｍ）程度の違いは許容範囲内である。また回路ブロックＣＢ１〜ＣＢＮの中に、幅が異なる回路ブロックが存在する場合には、幅ＷＢは、回路ブロックＣＢ１〜ＣＢＮの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのＤ２方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのＤ２方向での幅とすることができる。なお回路ブロックＣＢ１〜ＣＢＮとＩ／Ｆ領域１２、１４の間には、例えば２０〜３０μｍ程度の幅の空き領域を設けることができる。

また本実施形態では、出力側Ｉ／Ｆ領域１２にはＤ２方向での段数が１段又は複数段となるパッドを配置できる。従ってパッド幅（例えば０．１ｍｍ）やパッドピッチを考慮すると、出力側Ｉ／Ｆ領域１２のＤ２方向での幅Ｗ１は、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとすることができる。また入力側Ｉ／Ｆ領域１４には、Ｄ２方向での段数が１段となるパッドを配置できるため、入力側Ｉ／Ｆ領域１４の幅Ｗ２は、０．１ｍｍ≦Ｗ２≦０．２ｍｍとすることができる。また細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮ上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要があり、これらの配線幅は合計で例えば０．８〜０．９ｍｍ程度になる。従って、これらを考慮すると、回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとすることできる。

そしてＷ１＝０．４ｍｍ、Ｗ２＝０．２ｍｍであったとしても、０．６５ｍｍ≦ＷＢ≦１．２ｍｍであるため、ＷＢ＞Ｗ１＋Ｗ２が成り立つ。またＷ１、ＷＢ、Ｗ２が最も小さい値である場合には、Ｗ１＝０．１３ｍｍ、ＷＢ＝０．６５ｍｍ、Ｗ２＝０．１ｍｍとなり、集積回路装置の幅はＷ＝０．８８ｍｍ程度になる。従って、Ｗ＝０．８８ｍｍ＜２×ＷＢ＝１．３ｍｍが成り立つ。またＷ１、ＷＢ、Ｗ２が最も大きい値である場合には、Ｗ１＝０．４ｍｍ、ＷＢ＝１．２ｍｍ、Ｗ２＝０．２ｍｍとなり、集積回路装置の幅はＷ＝１．８ｍｍ程度になる。従って、Ｗ＝１．８ｍｍ＜２×ＷＢ＝２．４ｍｍが成り立つ。従ってＷ＜２×ＷＢの関係式が成り立ち、細長の集積回路装置を実現できる。

図１（Ａ）の比較例では、図６（Ｂ）に示すように２以上の複数の回路ブロックがＤ２方向に沿って配置される。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。

これに対して本実施形態では図３、図５（Ａ）（Ｂ）に示すように複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図６（Ａ）に示すように、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って図２（Ｂ）に示すように、集積回路装置１０のＤ１方向での長さＬＤを維持したままで、Ｄ２方向での幅Ｗを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば２２μｍ以上に維持することができ、実装を容易化できる。

また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図５（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図５（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また本実施形態では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図５（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。

なお第２の比較例として、例えばデータドライバブロックをＤ１方向に細長に配置し、データドライバブロックのＤ４方向側に、メモリブロックなどの他の複数の回路ブロックをＤ１方向に沿って配置する手法も考えられる。しかしながらこの第２の比較例では、メモリブロックなどの他の回路ブロックと出力側Ｉ／Ｆ領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のＤ２方向での幅Ｗが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Ｗが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図１（Ｂ）（Ｃ）で説明したピッチの不一致の問題が生じ、設計効率を向上できない。

また本実施形態の第３の比較例として、同一機能の回路ブロック（例えばデータドライバブロック）だけをブロック分割して、Ｄ１方向に並べて配置する手法も考えられる。しかしながら、この第３の比較例では、集積回路装置に同一機能（例えばデータドライバの機能）だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つの異なる機能を有する回路ブロックを含む。従って図４、図５（Ａ）（Ｂ）に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。

３．回路構成
図７に集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図７に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｋビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。

ロジック回路４０（例えば自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力したり、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

図７において、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。

データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図８（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。

走査ドライバ７０は表示パネルの走査線を駆動するための回路であり、図８（Ｂ）にその構成例を示す。シフトレジスタ７２は順次接続された複数のフリップフロップを含み、シフトクロック信号ＳＣＫに同期してイネーブル入出力信号ＥＩＯを順次シフトする。レベルシフタ７６は、シフトレジスタ７２からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路７８は、レベルシフタ７６により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ７０は図８（Ｃ）に示す構成であってもよい。図８（Ｃ）では、走査アドレス生成回路７３が走査アドレスを生成して出力し、アドレスデコーダ７４が走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ７６、出力回路７８を介して走査電圧が出力される。

電源回路９０は各種の電源電圧を生成する回路であり、図９（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。レギュレータ回路９４は、昇圧回路９２により生成された昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路９６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路９８は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図９（Ｂ）にその構成例を示す。選択用電圧生成回路１１２（電圧分割回路）は、電源回路９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路１１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路１１４は、ロジック回路４０により調整レジスタ１１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路１１２に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ１１６に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路１１２や階調電圧選択回路１１４に、インピーダンス変換回路（ボルテージフォロワ接続の演算増幅器）を設ける構成にしてもよい。

図１０（Ａ）に、図８（Ａ）のＤ／Ａ変換回路５４が含む各ＤＡＣ（Digital Analog Converter）の構成例を示す。図１０（Ａ）の各ＤＡＣは、例えばサブピクセル毎（或いは画素毎）に設けることができ、ＲＯＭデコーダ等により構成される。そしてメモリ２０からの６ビットのデジタルの画像データＤ０〜Ｄ５とその反転データＸＤ０〜ＸＤ５に基づいて、階調電圧生成回路１１０からの階調電圧Ｖ０〜Ｖ６３のいずれかを選択することで、画像データＤ０〜Ｄ５をアナログ電圧に変換する。そして得られたアナログ電圧の信号ＤＡＱ（ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢ）を出力回路５６に出力する。

なお低温ポリシリコンＴＦＴ用の表示ドライバ等で、Ｒ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示ドライバに送る場合（図１０（Ｃ）の場合）には、Ｒ用、Ｇ用、Ｂ用の画像データを、１つの共用のＤＡＣを用いてＤ／Ａ変換することもできる。この場合には図１０（Ａ）の各ＤＡＣは画素毎に設けられる。

図１０（Ｂ）に、図８（Ａ）の出力回路５６が含む各出力部ＳＱの構成例を示す。図１０（Ｂ）の各出力部ＳＱは画素毎に設けることができる。各出力部ＳＱは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のインピーダンス変換回路ＯＰＲ、ＯＰＧ、ＯＰＢ（ボルテージフォロワ接続の演算増幅器）を含み、ＤＡＣからの信号ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢのインピーダンス変換を行って、データ信号ＤＡＴＡＲ、ＤＡＴＡＧ、ＤＡＴＡＢをＲ、Ｇ、Ｂ用のデータ信号出力線に出力する。なお例えば低温ポリシリコンＴＦＴパネルの場合には、図１０（Ｃ）に示すようなスイッチ素子（スイッチ用トランジスタ）ＳＷＲ、ＳＷＧ、ＳＷＢを設け、Ｒ用、Ｇ用、Ｂ用のデータ信号が多重化されたデータ信号ＤＡＴＡを、インピーダンス変換回路ＯＰが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部ＳＱに、図１０（Ｂ）（Ｃ）のようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。

４．電源回路
４．１ Ｋ次昇圧トランジスタの配置
本実施形態では、集積回路装置のＤ２方向での幅を小さくし、細長のチップを実現するために、通常は回路ブロック内に配置されるべき素子についても、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域などのパッド配置領域に配置している。

ここで、表示ドライバなどの集積回路装置には、ＬＶ（Low Voltage）領域やＭＶ（Middle Voltage）領域やＨＶ（High Voltage）領域が形成される場合がある。ここでＬＶ領域（広義には第１の回路領域）は、ＬＶの電圧レベル（広義には第１の電圧レベル）の電源で動作する回路が配置される領域である。またＭＶ領域（広義には第２の回路領域）は、ＬＶよりも高いＭＶの電圧レベル（広義には第２の電圧レベル）の電源で動作する回路が配置される領域である。またＨＶ領域（広義には第３の回路領域）は、ＭＶよりも高いＨＶの電圧レベル（広義には第３の電圧レベル）の電源で動作する回路が配置され領域である。例えばロジック回路ブロックやメモリブロックの回路はＬＶ領域に形成される。またデータドライバブロックが有するＤ／Ａ変換器や演算増幅器はＭＶ領域に形成され、走査ドライバの出力トランジスタはＨＶ領域に形成される。

このようなＬＶ、ＭＶ、ＨＶの電源電圧を生成するために、本実施形態の集積回路装置には図１１に示すような電源回路ブロックＰＢが設けられている。この電源回路ブロックＰＢでは、昇圧用キャパシタ（フライングキャパシタ）を用いたチャージポンプにより電圧を昇圧して、電源電圧を生成している。このため図１１では、チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタＴＲ１が設けられる。また、チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、１次昇圧回路よりも絶対値が大きな電圧（負電圧又は正電圧）を生成するＫ次昇圧回路のＫ次昇圧トランジスタＴＲＫ（複数のＫ次昇圧トランジスタ）が設けられる。ここでＫ次昇圧トランジスタＴＲＫは、例えば２次或いは３次以上の次数の高い昇圧回路の昇圧トランジスタである。

チャージポンプ方式で昇圧を行う場合、昇圧用キャパシタに電荷を蓄積させる必要がある。そのため、プッシュプル接続される昇圧トランジスタのオン抵抗値をできるだけ低くする必要がある。抵抗値が高くなると、昇圧用キャパシタに蓄積される電荷量が少なくなり、昇圧動作の効率が悪くなるからである。このため、昇圧トランジスタのサイズは十分に大きくする必要がある。従って、このようなサイズの大きい全ての昇圧トランジスタを電源回路ブロックＰＢ内に配置しようとすると、電源回路ブロックＰＢの面積が大きくなり、集積回路装置が大規模化する。

一方、電源回路ブロックＰＢは、前述のようにＬＶ、ＭＶ、ＨＶなどの種々の電圧レベルの電源電圧を生成している。そして例えばＭＶの電源は、データドライバ内の演算増幅器、Ｄ／Ａ変換器や、各種アナログ回路の電源として使用され、その消費電力は大きい。従ってＭＶの電源電圧の生成に使用される１次昇圧トランジスタについては、そのオン抵抗値のみならず、１次昇圧トランジスタと１次昇圧用パッドとを接続する配線の寄生抵抗値も低くする必要がある。即ち１次昇圧トランジスタのオン抵抗値と配線の寄生抵抗値を含む１次昇圧回路の出力抵抗値を例えば５０〜１００オーム以下にする必要がある。このため、１次昇圧トランジスタの配置位置は、１次昇圧用パッドになるべく近いことが望ましい。

これに対して、ＨＶ電源は、走査ドライバの出力トランジスタの電源に使用される。そして走査ドライバは、各水平走査において走査線を選択して、表示パネルのゲートを駆動するだけであるため、ＨＶ電源の消費電力はＭＶ電源に比べて格段に少ない。従ってＨＶの電源電圧の生成に使用される３次、４次などのＫ次昇圧トランジスタに要求されるオン抵抗の設計値は大きく、例えばＫ次昇圧回路の出力抵抗値は５００〜１Ｋオーム以上である。従って、このようなＫ次昇圧トランジスタでは、Ｋ次昇圧トランジスタとＫ次昇圧用パッドとを接続する配線の寄生抵抗値は問題にならない。

そこで本実施形態では図１１に示すように、１次昇圧トランジスタＴＲ１については電源回路ブロックＰＢ内に配置し、その近傍に１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・を配置する。このようにすれば、１次昇圧トランジスタＴＲ１と１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・とを接続する配線の長さを短くでき、配線の寄生抵抗値を低くできる。従って１次昇圧トランジスタＴＲ１のオン抵抗値と配線の寄生抵抗値を合わせた抵抗値も低くなり、ＭＶ電源で動作する回路に対する電源供給能力を高めることができる。なお１次昇圧用パッドは、例えば１次昇圧トランジスタＴＲ１のドレイン又はソースと１次昇圧用キャパシタを電気的に接続するためのパッドなどである。

一方、図１１では、高次の昇圧回路のトランジスタであるＫ次昇圧トランジスタＴＲＫ（Ｋ次昇圧トランジスタ群）については、パッド配置領域に配置する。このようにすれば、Ｋ次昇圧トランジスタＴＲＫを電源回路ブロックＰＢに配置しなくても済むようになり、パッド配置領域のパッド下の空きスペースにＫ次昇圧トランジスタＴＲＫを配置できる。従って電源回路ブロックＰＢの面積を小さくでき、集積回路装置の小面積化を図れる。なおパッド配置領域に昇圧用パッド以外のパッドを配置したり、ダミーのパッドを配置してもよい。或いは静電気保護素子（ダイオード）や電源間保護回路（電圧クランプ回路）を配置してもよい。またパッド配置領域は、例えば回路ブロックの辺（境界、縁）と集積回路装置の辺（例えば第２、第４の辺）との間の領域であり、例えば図３の出力側Ｉ／Ｆ領域１２、入力側Ｉ／Ｆ領域１４である。パッドは少なくともその中心位置（パッドセンター）がパッド配置領域に配置されていればよい。従ってパッド配置領域の１次昇圧用パッドの一部が、電源回路ブロックＰＢ内の１次昇圧トランジスタの一部にオーバラップするようなレイアウトであってもよい。

また図１１では、１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・と、Ｋ次昇圧トランジスタＴＲＫのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドＰＫ１、ＰＫ２、ＰＫ３・・・が、パッド配置領域に配置される。そして１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・のＤ１方向側に、Ｋ次昇圧用パッドＰＫ１、ＰＫ２、ＰＫ３・・・が配置され、１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・のＤ２方向側に、１次昇圧トランジスタＴＲ１が配置される。このような配置によれば、１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・は、１次昇圧トランジスタＴＲ１の直ぐ近くに配置されるようになり、１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・と１次昇圧トランジスタＴＲ１（１次昇圧トランジスタ群）を接続する配線の寄生抵抗値をより一層低くできる。これによりＭＶの電源供給能力を向上できる。またこの配置によれば、Ｋ次昇圧用パッドＰＫ１、ＰＫ２、ＰＫ３・・・についてもＫ次昇圧トランジスタＴＲＫの近くに配置できる。従って、Ｋ次昇圧用パッドＰＫ１、ＰＫ２、ＰＫ３・・・とＫ次昇圧トランジスタＴＲＫ（Ｋ次昇圧トランジスタ群）を接続する配線の引き回しが簡素になり、配線領域の面積増加が抑えられ、集積回路装置の小面積化を図れる。

図１２にＫ次昇圧トランジスタとＫ次昇圧用パッドの詳細なレイアウト例を示す。図１２では、Ｋ次昇圧トランジスタＴＲＫ１、ＴＲＫ２、ＴＲＫ３は、その少なくとも一部がＫ次昇圧用パッド（パッドメタル）ＰＫ１〜ＰＫ８にオーバラップするように、Ｋ次昇圧用パッドＰＫ１〜ＰＫ８の下層（下方）に配置される。別の言い方をすれば、Ｋ次昇圧トランジスタＴＲＫ１〜ＴＲＫ３の一部又は全部に平面視においてオーバラップするように、ＴＲＫ１〜ＴＲＫ３の上層にＫ次昇圧用パッドＰＫ１〜ＰＫ８が配置される。なおＫ次昇圧トランジスタＴＲＫ１〜ＴＲＫ３はＫ次昇圧用パッドＰＫ１〜ＰＫ８以外のパッドの下層にも配置できる。

パッドの下層にトランジスタを配置すると、ボンディングワイヤの接着時やバンプ実装時にパッドに加わった応力が原因となって、トランジスタのしきい値電圧が変動してしまう可能性がある。またトランジスタの層間膜の容量も設計時の容量に比べて変動する可能性がある。このためウェハ上でのトランジスタの特性が、実装時の特性とは異なるものになる不具合が生じるおそれがある。従って例えば演算増幅器などを構成するアナログ回路としてのトランジスタのように、アナログ電圧を出力するためのトランジスタについては、敢えてパッドの下層に配置しない。

一方、Ｋ次昇圧トランジスタＴＲＫ１〜ＴＲＫ３のように、デジタルスイッチとして機能するトランジスタについては、パッドの下層に配置する。こうすることで、上記の不具合の発生を回避できると共に、集積回路装置のレイアウト面積を削減でき、集積回路装置のＤ２方向での幅をより一層小さくできる。例えばＫ次昇圧トランジスタＴＲＫ１〜ＴＲＫ３の面積は大きいため、面積削減の効果は顕著である。

また図１２では、Ｋ次昇圧用パッドＰＫ１〜ＰＫ８の中にダミーパッドＰＫ３、ＰＫ６を含ませて配置している。即ちＫ次昇圧回路では高い電位の電圧が生成される。従ってＫ次昇圧用パッド間の電位差は大きい。従ってパッド間の距離を離さないと、集積回路装置を実装したときにマイグレーションによるショート状態が発生するおそれがある。この点、図１２のような、信号が接続されないダミーのパッドＰＫ３、ＰＫ６等をＫ次昇圧用パッドＰＫ１〜ＰＫ８の中に含ませれば、ダミーではないＫ次昇圧用パッド間の距離を離すことができる。この結果、マイグレーションによるショート等の不具合を防止できる。

一方、本実施形態では、１次昇圧用パッドの中にダミーパッドは配置しない。即ち後述するように本実施形態では、１次昇圧回路の１次昇圧トランジスタのソース又はドレイン（端子）に対して複数の１次昇圧用パッドを接続して、接触抵抗値を低減している。従って、１次昇圧用パッドの占有面積は大きく、この１次昇圧用パッドの中にダミーパッドを含ませると、更にその占有面積が大きくなってしまう。この結果、１次昇圧トランジスタと１次昇圧用パッドとの間の距離が離れてしまい、配線の寄生抵抗値が増え、１次昇圧回路の電源供給能力が低下する。また１次昇圧の場合には、Ｋ次昇圧の場合とは異なり、１次昇圧用パッド間に大きな電位差は生じず、マイグレーションによるショートの可能性も少ない。このため、本実施形態では、Ｋ次昇圧用パッドの中にはダミーパッドを配置する一方で、１次昇圧用パッドの中にはダミーパッドを配置しないようにしている。

図１３に、図１１の本実施形態の配置手法を図３の構成の集積回路装置に適用した場合の例を示す。図１３では集積回路装置はＤ１方向に沿って配置される回路ブロックＣＢ１〜ＣＢＮを含み、これらのＣＢ１〜ＣＢＮは電源回路ブロックＰＢを含む。また走査ドライバブロックＳＢ１、ＳＢ２、データドライバブロックＤＢ１、ＤＢ２、ＤＢ３・・・、ロジック回路ブロックＬＢを含む。

そして図１３では、Ｄ２方向の反対方向をＤ４方向とした場合に、Ｋ次昇圧トランジスタＴＲＫは、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側にＤ１方向に沿って配置される。即ちＤ１方向に沿った細長の領域にＫ次昇圧トランジスタＴＲＫ（Ｋ次昇圧トランジスタ群）が配置される。

即ち図１３の集積回路装置をガラス基板等に実装した場合に、昇圧用キャパシタは集積回路装置のＤ４方向側に実装される。従って図１３のように回路ブロックＣＢ１〜ＣＢＮのＤ４方向側にＫ次昇圧トランジスタＴＲＫ（複数のＫ次昇圧トランジスタ）を配置すれば、Ｋ次昇圧トランジスタＴＲＫのドレイン又はソースと昇圧用キャパシタとを昇圧用パッドを介してショートパスの経路を接続できる。また昇圧用キャパシタの実装には、ある程度の実装面積が必要になるが、図１３のように昇圧トランジスタＴＲＫをＤ１方向に沿って細長に配置すれば、昇圧用キャパシタの実装を容易化できる。

４．２ 詳細な構成
図１４に電源回路ブロックＰＢの詳細な構成例を示す。電源回路ブロックＰＢは、１次昇圧用トランジスタＴＲ１、１次昇圧制御回路ＣＴ１、２次昇圧用トランジスタＴＲ２、２次昇圧制御回路ＣＴ２を含む。またレギュレータＲＧ、ＶＣＯＭ生成回路ＶＣ、バイアス生成回路ＩＢ、基準電圧生成回路ＶＲ、制御レジスタＣＲ、インターフェースＩＦ含む。

１次昇圧制御回路ＣＴ１は１次昇圧回路の制御を行う回路であり、１次昇圧トランジスタＴＲ１に昇圧クロックを供給する。２次昇圧制御回路ＣＴ２は２次昇圧回路の制御を行う回路であり、２次昇圧トランジスタＴＲ２に昇圧クロックを供給する。

レギュレータＲＧは、昇圧電圧の調整を行い、調整電圧（レギュレーション電圧）を生成し、データドライバブロックＤＢ１などの回路ブロックに供給する。ＶＣＯＭ生成回路ＶＣは、表示パネルの対向電極に印加されるコモン電圧を生成する。バイアス生成回路ＩＢは、演算増幅器などのアナログ回路に使用されるバイアス電流（バイアス電圧）を生成し、基準電圧生成回路ＶＲは一定電圧である基準電圧を生成する。制御レジスタＣＲは、電源回路ブロックＰＢを制御するためのコマンドレジスタ等として機能する。インターフェースＩＦは、電源回路ブロックＰＢと他の回路ブロックとの間のインターフェース処理を行う。

また図１４では、Ｋ次昇圧トランジスタである３次昇圧トランジスタＴＲ３や４次昇圧トランジスタＴＲ４が、パッド配置領域である入力側Ｉ／Ｆ領域１４に配置されている。更に３次昇圧トランジスタＴＲ３に昇圧クロックを供給する３次昇圧制御回路ＣＴ３や、４次昇圧トランジスタＴＲ４に昇圧クロックを供給する４次昇圧制御回路ＣＴ４も、パッド配置領域である入力側Ｉ／Ｆ領域１４に配置される。

次に図１５（Ａ）の電位関係図を用いて昇圧回路の動作について説明する。１次昇圧トランジスタにより構成される１次昇圧回路は、図１５（Ａ）に示すように、昇圧用基準電源電圧ＶＤＤ２と接地電源電圧ＶＳＳの間の電圧を正方向に昇圧し、１次昇圧電圧である電源電圧ＶＯＵＴを生成する。２次昇圧トランジスタにより構成される２次昇圧回路は、基準電源電圧ＶＤＤ２と接地電源電圧ＶＳＳの間の電圧を負方向に昇圧し、ＶＳＳよりも低電位の２次昇圧電圧である電源電圧ＶＯＵＴＭを生成する。３次昇圧トランジスタにより構成される３次昇圧回路は、選択入力された電源電圧ＶＤＣ３１と接地電源電圧ＶＳＳの間の電圧を負方向に昇圧し、走査ドライバ用の負電源電圧ＶＥＥ（ゲートオフ電圧）を生成する。４次昇圧トランジスタにより構成される４次昇圧回路は、選択入力された電源電圧ＶＤＣ４１と電源電圧ＶＥＥの間の電圧を正方向に昇圧し、電源電圧ＶＤＤＨＧ（ゲートオン電圧）を生成する。

レギュレータＲＧは、基準電源電圧ＶＤＤ２の電位を調整（降圧）して、電源電圧ＶＤＤ、ＶＤＤＲＬ、ＶＯＳＣを生成する。ここでＶＤＤ、ＶＤＤＲＬ、ＶＳＯＣは、各々、ロジック電源電圧、最小階調電圧、発振用電源電圧である。またレギュレータＲＧは、１次昇圧により得られた電源電圧ＶＯＵＴの電位を調整して、電源電圧ＶＤＤＨＳ、ＶＲＥＧ、ＶＤＤＲＨを生成する。ここでＶＤＤＨＳ、ＶＲＥＧ、ＶＤＤＲＨは、各々、データドライバ用電源電圧、基準電圧、最大階調電圧である。

図１５（Ｂ）に、１次昇圧制御回路ＣＴ１が生成する昇圧クロックＰＨ１、ＰＨ２、ＰＨ３、ＰＨ４の波形例を示す。１次昇圧制御回路ＣＴ１は、これらの昇圧クロックＰＨ１、ＰＨ２、ＰＨ４、ＰＨ４を１次昇圧トランジスタに供給して、そのゲートを制御する。この場合に１次昇圧トランジスタの貫通電流を防止するために、これらの昇圧クロックＰＨ１〜ＰＨ４は、その立ち上がりタイミング及び立ち下がりタイミングが重複せず、そのアクティブ期間がノンオーバラップとなるクロックになっている。なお２次、３次、４次昇圧制御回路ＣＴ２、ＣＴ３、ＣＴ４も図１５（Ｂ）と同様の昇圧クロックを生成する。

図１６（Ａ）に１次昇圧回路の構成例を示す。この１次昇圧回路は、１次昇圧トランジスタであるＰ型トランジスタＴＢ１１、Ｎ型トランジスタＴＢ１２、ＴＢ１３、ＴＢ１４と、１次昇圧制御回路ＣＴ１を含む。そしてＶＯＵＴ、Ｃ１１Ｐ、ＶＤＤ２、Ｃ１１Ｎ、ＶＳＳのパッド（１次昇圧用パッド）には、トランジスタＴＢ１１、ＴＢ１２、ＴＢ１３、ＴＢ１４のドレイン又はソースが接続される。またＣ１１Ｐ、Ｃ１１Ｎのパッドには１次昇圧用キャパシタＣＣ１（外付けキャパシタ）が接続される。

図１５（Ｂ）の期間Ｔ１では、１次昇圧制御回路ＣＴ１からの昇圧クロックＰＨ２、ＰＨ４が共にＨレベルになり、トランジスタＴＢ１２、ＴＢ１４がオンになる。また昇圧クロックＰＨ１、ＰＨ３がＨレベル、Ｌレベルになり、トランジスタＴＢ１１、ＴＢ１３がオフになる。これにより昇圧用キャパシタＣＣ１の上側電極には昇圧用の基準電源電圧ＶＤＤ２が供給され、下側電極には接地電源電圧ＶＳＳが供給される。従って昇圧用キャパシタＣＣ１には、ＶＤＤ２とＶＳＳの電圧差に応じた電荷が蓄積される。

図１５（Ｂ）の期間Ｔ２では、１次昇圧制御回路ＣＴ１からの昇圧クロックＰＨ２、ＰＨ４が共にＬレベルになり、トランジスタＴＢ１２、ＴＢ１４がオフになる。また昇圧クロックＰＨ１、ＰＨ３がＬレベル、Ｈレベルになり、トランジスタＴＢ１１、ＴＢ１３がオンになる。これにより昇圧用キャパシタＣＣ１の下側電極には基準電源電圧ＶＤＤ２が供給される。従って昇圧用キャパシタＣＣ１の上側電極（ＶＯＵＴのパッド）の電圧は、２×ＶＤＤ２になる。即ちＶＯＵＴ＝２×ＶＤＤ２の電源電圧が生成される。

図１６（Ｂ）に２次昇圧回路の構成例を示す。この２次昇圧回路は、２次昇圧トランジスタであるトランジスタＴＢ２１〜ＴＢ２４と２次昇圧制御回路ＣＴ２を含む。そしてＣ２１Ｐ、Ｃ２１Ｎのパッドには２次昇圧用キャパシタＣＣ２が接続される。この２次昇圧回路では、ＶＯＵＴＭ＝−１×ＶＤＤ２の電源電圧が生成される。

図１７（Ａ）に３次昇圧回路の構成例を示す。この３次昇圧回路は、３次昇圧トランジスタであるトランジスタＴＢ３１〜ＴＢ３８と３次昇圧制御回路ＣＴ３を含む。そしてＣ３１Ｐ、Ｃ３１Ｎのパッドと、Ｃ３２Ｐ、Ｃ３２Ｎのパッドには、各々、３次昇圧用キャパシタＣＣ３１、ＣＣ３２が接続される。また図１７（Ｂ）に４次昇圧回路の構成例を示す。この４次昇圧回路は、４次昇圧トランジスタであるトランジスタＴＢ４１〜ＴＢ４４と４次昇圧制御回路ＣＴ４を含む。そしてＣ４１Ｐ、Ｃ４１Ｎのパッドには、４次昇圧用キャパシタＣＣ４が接続される。

４．３ 昇圧制御回路、レギュレータの配置
図１４に示すように本実施形態では、１次昇圧トランジスタＴＲ１に昇圧クロックを供給する１次昇圧制御回路ＣＴ１は、電源回路ブロックＰＢ内に配置される。一方、３次、４次昇圧トランジスタ（広義にはＫ次昇圧トランジスタ）ＴＲ３、ＴＲ４に昇圧クロックを供給する３次、４次昇圧制御回路（広義にはＫ次昇圧制御回路）ＣＴ３、ＣＴ４は、パッド配置領域である入力側Ｉ／Ｆ領域１４に配置される。

即ち図１４において、３次、４次昇圧制御回路ＣＴ３、ＣＴ４を電源回路ブロックＰＢ内に設けると、電源回路ブロックＰＢから３次、４次昇圧トランジスタＴＲ３、ＴＲ４までの距離が長いため、昇圧クロックの供給線の配線長も長くなり、配線の引き回しにより配線長にバラツキが生じるおそれがある。ところが、前述のように３次、４次昇圧制御回路ＣＴ３、ＣＴ４は、貫通電流防止のために、そのアクティブ期間がノンオーバラップになる昇圧クロックを生成して、３次、４次昇圧トランジスタＴＲ３、ＴＲ４に供給している。従って昇圧クロックの供給線の配線長が長くなったり、配線長にバラツキが生じると、昇圧クロックのアクティブ期間がノンオーバラップにならなくなり、貫通電流などの不具合が生じるおそれがある。特に図１３に示すように３次、４次昇圧トランジスタＴＲ３、ＴＲ４をＤ１方向に沿って細長に配置すると、昇圧クロックの供給線の配線長が非常に長くなるため、このような不具合が生じる可能性が高い。

この点、図１４では、３次、４次昇圧制御回路ＣＴ３、ＣＴ４は、電源回路ブロックＰＢ内ではなく、パッド配置領域である入力側Ｉ／Ｆ領域１４に配置される。従って、３次、４次昇圧制御回路ＣＴ３、ＣＴ４を、各々、３次、４次昇圧トランジスタＴＲ３、ＴＲ４の近く（例えば隣）に配置できる。従って、長い配線長や配線長のバラツキによる不具合の発生を防止できる。

また図１４では、レギュレータＲＧは、電源回路ブロックＰＢ内に配置される共に、１次昇圧トランジスタＴＲ１とデータドライバブロックＤＢ１の間に配置される。またレギュレータ用パッドＰＲ１、ＰＲ２、ＰＲ３・・・は、１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・と、３次、４次昇圧用パッド（図１１に示すＫ次昇圧用パッドＰＫ１、ＰＫ２、ＰＫ３・・・）の間に配置される。

即ち図１５（Ａ）に示すようにレギュレータＲＧは、１次昇圧電圧である電源電圧ＶＯＵＴを調整し、調整電圧であるデータドライバ用の電源電圧ＶＤＤＨＳをデータドライバブロックＤＢ１に供給している。従って図１４のように、レギュレータＲＧを１次昇圧トランジスタＴＲ１とデータドライバブロックＤＢ１の間に設ければ、１次昇圧トランジスタＴＲ１で生成された電源電圧ＶＯＵＴをレギュレータＲＧに供給し、レギュレータＲＧで調整された電源電圧ＶＤＤＨＳをデータドライバＤＢ１に供給するというように、無駄のないショートパスの経路で電源電圧を供給できる。特に電源電圧を供給する電源線の線幅は太いため、このような無駄の無いショートパスの経路にすることで、配線効率を向上できる。またデータドライバブロックＤＢ１の消費電力は大きいため、図１４のようにレギュレータＲＧをデータドライバＤＢ１になるべく近づけることで、寄生配線抵抗による電源電圧低下も抑制できる。また図１４のようなパッド配置にすれば、レギュレータＲＧの出力安定用のキャパシタをパッドＰＲ１、ＰＲ２、ＰＲ３・・・に接続したり、レギュレータＲＧで生成された調整電圧をパッドＰＲ１、ＰＲ２、ＰＲ３・・・を介して外部に出力してモニタできる。従ってパッド配置領域の無駄の無い利用が可能になる。

４．４ 応力の均一化
図１８（Ａ）に示すように本実施形態では、電源回路ブロックＰＢのＤ４方向側にある第１のエリアＡＲ１に、電源回路ブロックＰＢ用のパッドが配置される。例えば、電源回路ブロックＰＢ内の１次昇圧トランジスタＴＲ１のＤ４方向側（直下）に、電源回路ブロックＰＢ用パッドとなる１次昇圧用パッドが配置される。

また本実施形態では、集積回路装置のＤ２方向に沿った中心線ＣＬを基準に、第１のエリアＡＲ１と線対称（略線対称の場合を含む）の位置にある第２のエリアＡＲ２にも、応力均一化用（応力緩和用）に疑似配列されたパッドが配置される。

具体的には図１８（Ｂ）に示すように、電源回路ブロックＰＢの下側のエリアＡＲ１では、Ｄ２方向に沿って２個（広義にはＩ個。Ｉは２以上の整数）ずつ配列された電源回路ブロック用パッドの列が、１０列（広義には複数列）に亘って配置される。例えばＩ＝２、Ｊ＝１０とすれば、エリアＡＲ１にはＩ行Ｊ列（２行１０列）の電源回路ブロック用パッドが配置される。即ちエリアＡＲ１の両側では１行（広義にはＧ行。ＧはＧ＜Ｉ−１となる自然数）のパッドしか配置されていないのに、エリアＡＲ１では２行（Ｉ行）のパッドが配置されている。

一方、エリアＡＲ１と線対称の位置にあるエリアＡＲ２（ロジック回路ブロックＬＢの下側）においても、Ｄ２方向に沿って２個（Ｉ個）ずつ配列されたパッドの列が、１０列（複数列）に亘って配置される。例えばＩ＝２、Ｊ＝１０とすれば、エリアＡＲ２にも応力均一化用にＩ行Ｊ列（２行１０列）のパッドがされる。即ちエリアＡＲ２の両側では１行（Ｇ行）のパッドしか配置されていないのに、エリアＡＲ２では２行（Ｉ行）のパッドが配置されている。

より具体的には図１８（Ｂ）に示すように入力側Ｉ／Ｆ領域１４のエリアＡＲ１では、２行２列（広義にはＩ行Ｈ列。ＨはＨ＜Ｊとなる２以上の整数）のＶＯＵＴのパッドが配置され、その隣に２行２列（Ｉ行Ｈ列）のＶＤＤ２のパッドが配置される。同様に２行２列（Ｉ行Ｈ列）のＣ１１Ｐのパッド、２行２列のＣ１１Ｎのパッド、２行２列のＶＳＳのパッドが配置される。このようにしてエリアＡＲ１には、合計で２行１０列（Ｉ行Ｊ列）の１次昇圧用パッドが配置される。

そして、これらの２行２列の１次昇圧用パッドは図示しない金属配線で電気的に接続される。例えば２行２列の４個のＶＯＵＴのパッドは金属配線で接続される。同様に２行２列のＶＤＤ２、Ｃ１１Ｐ、Ｃ１１Ｎ、ＶＳＳのパッドも金属配線で接続される。そして図１６（Ａ）に示すように、これらの２行２列のＶＯＵＴ、ＶＤＤ２、Ｃ１１Ｐ、Ｃ１１Ｎ、ＶＳＳのパッドは、１次昇圧トランジスタＴＢ１１、ＴＢ１２、ＴＢ１３、ＴＢ１４のドレイン又はソースに接続される。即ち図１８（Ｂ）では、１個の１次昇圧トランジスタＴＢ１１、ＴＢ１２、ＴＢ１３、ＴＢ１４のドレイン又はソースに対して、２行２列の複数個の１次昇圧用パッド（ＶＯＵＴ、ＶＤＤ２、Ｃ１１Ｐ、Ｃ１１Ｎ、ＶＳＳのパッド）が接続されていることになる。

このように１個の１次昇圧トランジスタのドレイン又はソースに対して複数個（４個）の１次昇圧用パッドを接続すれば、集積回路装置を実装したときのパッドでの接触抵抗値を減少できる。具体的には集積回路装置を例えばＣＯＧ（Chip On Glass）実装した場合のバンプ等での接触抵抗値を減少できる。そして、このように接触抵抗値が減少すれば、１次昇圧回路によるチャージポンプ動作時の寄生抵抗値が減り、１次昇圧回路の昇圧動作の効率（電源供給能力）を高めることができる。

しかしながら、エリアＡＲ１において図１８（Ｂ）に示すようなパッド配置を行うと、集積回路装置の左側と右側とで応力の掛かり方が均一にならず、結局、接触抵抗値が上昇してしまうおそれがある。特に本実施形態のように細長の集積回路装置では、応力の不均一を原因として接触抵抗値が上昇するおそれが大きい。

そこで図１８（Ｂ）では、エリアＡＲ１の線対称の位置にあるエリアＡＲ２においても、アリアＡＲ１と同様のパッド配置を行っている。即ちエリアＡＲ１においてＩ行Ｊ列にパッドを配置した場合には、図１８（Ｂ）に示すように、エリアＡＲ２においてもＩ行Ｊ列にパッドを疑似配置する。このようにすることで、集積回路装置を実装したときに、集積回路装置の左側と右側とで応力を均一化でき、応力の不均一を原因として接触抵抗値が上昇する事態を効果的に防止できる。

なおエリアＡＲ１、ＡＲ２でのパッド配置は完全に対称にする必要はなく、応力を均一化できる程度に対称であればよい。例えばエリアＡＲ１とＡＲ２でパッドの列数を異ならせる変形実施も可能である。また図１８（Ｂ）では、Ｉ＝２、Ｊ＝１０の場合を示しているが、本実施形態はこれに限定されない。例えばＩ≧２であってもよいし、Ｊは１０以外であってもよい。

５．データドライバブロック、メモリブロックの詳細
５．１ ブロック分割
図１９（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が６ビットであり、ＰＤＢ＝１８ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×１８ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×１８ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×１８ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。

そして図１９（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した４個のドライバマクロセルＤＭＣ１、ＤＭＣ２、ＤＭＣ３、ＤＭＣ４がＤ１方向に沿って配置される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×１８）／４ビット分の画像データを記憶する。

５．２ １水平走査期間に複数回読み出し
図１９（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分（Ｒ、Ｇ、Ｂを３本とすると、６０×３＝１８０本）のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。

そこで本実施形態では、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用している。

例えば図２０ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図２１のデータドライバＤＲａ、ＤＲｂが含むデータラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてデータドライバＤＲａ、ＤＲｂが含むＤ／Ａ変換回路が、ラッチされた画像データのＤ／Ａ変換を行い、ＤＲａ、ＤＲｂが含む出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すようにデータ信号出力線に出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。

なお図２０では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図２０では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。

図２０の手法によれば、図２１に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図２０では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図２１のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、超スリムな細長チップを実現できる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。

また図１９（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。

５．３ データドライバ、ドライバセルの配置
図２１にデータドライバと、データドライバが含むドライバセルの配置例を示す。図２１に示すように、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂ（第１〜第ｍのデータドライバ）を含む。また各データドライバＤＲａ、ＤＲｂは、複数の３０個（広義にはＱ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図２０のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すようにデータ信号出力線に出力する。

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図２０のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すようにデータ信号出力線に出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。

図２１のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）するようにすれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図２１ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

また図２１では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。ここでドライバセルＤＲＣ１〜ＤＲＣ３０の各々は、１画素分の画像データを受ける。そして１画素分の画像データのＤ／Ａ変換を行い、１画素分の画像データに対応するデータ信号を出力する。このドライバセルＤＲＣ１〜ＤＲＣ３０の各々は、データのラッチ回路や、図１０（Ａ）のＤＡＣ（１画素分のＤＡＣ）や、図１０（Ｂ）（Ｃ）の出力部ＳＱを含むことができる。

そして図２１において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図２０で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣ３０の個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図２１の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。

なおドライバセルＤＲＣ１〜ＤＲ３０のＤ２方向での幅（ピッチ）をＷＤとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。

また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図２１の場合には、ＨＰＮ＝２４０、ＰＤＢ＝１８、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×１８）／（４×２）＝５４０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。

またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。

６．電子機器
図２２（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２２（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２２（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２２（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。

図２２（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２２（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域、Ｋ次等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域、３次・４次等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また昇圧トランジスタの配置等に関する本実施形態の手法は、図３とは異なる配置・構成の集積回路装置にも適用できる。

ＣＢ１〜ＣＢＮ 第１〜第Ｎの回路ブロック、ＰＢ 電源回路ブロック、
ＴＲ１ １次昇圧トランジスタ、ＴＲＫ、 Ｋ次昇圧トランジスタ、
Ｐ１１〜Ｐ１３ １次昇圧用パッド、ＰＫ１〜ＰＫ８ Ｋ次昇圧用パッド、
ＣＴ１〜ＣＴ４ １次〜４次昇圧制御回路、
ＴＲ１〜ＴＲ４ １次〜４次昇圧トランジスタ、ＤＢ１ データドライバブロック、
１０ 集積回路装置、１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域、
２０ メモリ、２２ メモリセルアレイ、２４ ローアドレスデコーダ、
２６ カラムアドレスデコーダ、２８ ライト／リード回路、
４０ ロジック回路、４２ 制御回路、４４ 表示タイミング制御回路、
４６ ホストインターフェース回路、４８ ＲＧＢインターフェース回路、
５０ データドライバ、５２ データラッチ回路、５４ Ｄ／Ａ変換回路、
５６ 出力回路、７０ 走査ドライバ、７２ シフトレジスタ、
７３ 走査アドレス生成回路、７４ アドレスデコーダ、７６ レベルシフタ、
７８ 出力回路、９０ 電源回路、９２ 昇圧回路、９４ レギュレータ回路、
９６ ＶＣＯＭ生成回路、９８ 制御回路、１１０ 階調電圧生成回路、
１１２ 選択用電圧生成回路、１１４ 階調電圧選択回路、１１６ 調整レジスタ

Claims (10)

1. 第１の短辺と第２の短辺と第１の長辺と第２の長辺とを有する表示ドライバであって、
   前記第１の短辺から前記第２の短辺へ向かう方向を第１の方向、前記第１の長辺から前記第２の長辺へ向かう方向を第２の方向とした場合に、
   電源回路ブロックに配置される１次昇圧トランジスタと、
   前記１次昇圧トランジスタのドレイン又はソースと１次昇圧用キャパシタを電気的に接続するためのパッドであって、パッド配置領域に前記第１方向に沿って位置する１次昇圧用パッドと、
   前記パッド配置領域に配置されるＫ次昇圧トランジスタ（Ｋは２以上の整数）と、
   前記Ｋ次昇圧トランジスタのドレイン又はソースとＫ次昇圧用キャパシタを電気的に接続するためのパッドであって、前記パッド配置領域に前記第１方向に沿って位置するＫ次昇圧用パッド（Ｋは２以上の整数）と、を含み、
   前記Ｋ次昇圧用パッドが前記Ｋ次昇圧トランジスタの一部又は全部に平面視においてオーバーラップする、
   ことを特徴とする表示ドライバ。
2. 請求項１において、
   入力側インターフェース領域と、
   出力側インターフェース領域と、
   前記入力側インターフェース領域と前記出力側インターフェース領域との間に位置する第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、を含み、
   前記第１〜第Ｎの回路ブロックが前記第１の方向に並んでおり、
   前記Ｋ次昇圧トランジスタは、前記入力側インターフェース領域の前記パッド配置領域に配置される、
   ことを特徴とする表示ドライバ。
3. 請求項２において、
   前記第１〜第Ｎの回路ブロックのうちの２つの回路ブロックが第１のメモリブロックと第２のメモリブロックであり、
   前記第１のメモリブロックと前記第２のメモリブロックとが隣接して配置されている、
   ことを特徴とする表示ドライバ。
4. 請求項２又は３において、
   前記第１〜第Ｎの回路ブロックのうちの１つの回路ブロックが前記電源回路ブロックであり、
   前記１次昇圧用パッドが前記Ｋ次昇圧用パッドよりも前記電源回路ブロックの近くに位置する、
   ことを特徴とする表示ドライバ。
5. 請求項２乃至４のいずれかにおいて、
   前記第１〜第Ｎの回路ブロックのうちの１つの回路ブロックが階調電圧生成回路ブロックであり、
   前記階調電圧生成回路ブロックが使用する電圧が前記Ｋ次昇圧トランジスタを用いて生成されるものである、
   ことを特徴とする表示ドライバ。
6. 請求項２乃至５のいずれかにおいて、
   前記出力側インターフェース領域の前記第２の方向における幅をＷ１、前記入力側インターフェース領域の前記第２の方向における幅をＷ２、前記第１〜第Ｎの回路ブロックの前記第２の方向における幅をＷＢとしたとき、ＷＢ＞Ｗ１＋Ｗ２である、
   ことを特徴とする表示ドライバ。
7. 請求項２乃至６のいずれかにおいて、
   前記表示ドライバの前記第２の方向における幅をＷ、前記第１〜第Ｎの回路ブロックの前記第２の方向における幅をＷＢとしたとき、Ｗ＜２×ＷＢである、
   ことを特徴とする表示ドライバ。
8. 請求項１乃至７のいずれかにおいて、
   静電気保護素子が前記パッド配置領域に配置される、
   ことを特徴とする表示ドライバ。
9. 請求項１乃至８のいずれかにおいて、
   電源間保護回路が前記パッド配置領域に配置される、
   ことを特徴とする表示ドライバ。
10. 請求項１乃至９のいずれかに記載の表示ドライバと、
    前記表示ドライバにより駆動される表示パネルと、
    を含むことを特徴とする電子機器。

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