以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが本発明の解決手段として必須であるとは限らない。
1.比較例
図1(A)に本実施形態の比較例となる集積回路装置500を示す。図1(A)の集積回路装置500はメモリブロックMB(表示データRAM)とデータドライバブロックDBを含む。そしてメモリブロックMBとデータドライバブロックDBはD2方向に沿って配置されている。またメモリブロックMB、データドライバブロックDBは、D1方向に沿った長さがD2方向での幅に比べて長い超扁平なブロックになっている。
ホスト側からの画像データはメモリブロックMBに書き込まれる。そしてデータドライバブロックDBは、メモリブロックMBに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図1(A)において画像データの信号の流れはD2方向である。このため、図1(A)の比較例では、この信号の流れに合わせて、メモリブロックMBとデータドライバブロックDBをD2方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。
ところが図1(A)の比較例では以下のような課題がある。
第1に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置500を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図2(A)に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば22μm以上であることが望ましいが、図2(A)のような単純シュリンクでは例えば17μmピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。
第2に、表示ドライバでは、表示パネルの種類(アモルファスTFT、低温ポリシリコンTFT)や画素数(QCIF、QVGA、VGA)や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図1(A)の比較例では、ある製品では図1(B)のように、パッドピッチとメモリのセルピッチとデータドライバのセルピッチが一致していたとしても、メモリやデータドライバの構成が変わると、図1(C)に示すようにこれらのピッチが一致しなくなる。そして図1(C)のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にD1方向にブロックが扁平している図1(A)の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置500のD2方向での幅Wが大きくなり、チップ面積が増加し、コスト増を招く。
一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図1(A)の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。
2.集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置10の構成例を図3に示す。本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図3では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
図3に示すように本実施形態の集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。即ち、図1(A)の比較例では回路ブロックがD2方向に並んでいるが、本実施形態では回路ブロックCB1〜CBNがD1方向に並んでいる。また各回路ブロックは、図1(A)の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。
また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。より具体的には、出力側I/F領域12(第1のI/O領域)は、回路ブロックCB1〜CBNのD2方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側I/F領域14(第2のI/O領域)は、回路ブロックCB1〜CBNのD4方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、D2方向において1つの回路ブロック(データドライバブロック)だけが存在する。なお集積回路装置10をIP(Intellectual Property)コアとして用いて他の集積回路装置に組み込む場合等には、I/F領域12、14の少なくとも一方を設けない構成とすることもできる。
出力側(表示パネル側)I/F領域12は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
入力側(ホスト側)I/F領域14は、ホスト(MPU、画像処理コントローラ、ベースバンドエンジン)とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用(入出力用)トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号(デジタル信号)を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。
なお、短辺である辺SD1、SD3に沿った出力側又は入力側I/F領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、I/F(インターフェース)領域12、14に設けてもよいし、それ以外の領域(第1〜第Nの回路ブロックCB1〜CBN)に設けてもよい。I/F領域12、14以外の領域に設ける場合には、金バンプ以外の小型バンプ技術(樹脂をコアとするバンプ技術など)を用いることで実現される。
また第1〜第Nの回路ブロックCB1〜CBNは、少なくとも2つ(或いは3つ)の異なる回路ブロック(異なる機能を持つ回路ブロック)を含むことができる。集積回路装置10が表示ドライバである場合を例にとれば、回路ブロックCB1〜CBNは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも2つを含むことができる。更に具体的には回路ブロックCB1〜CBNは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。
例えば図4に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ(RAM)内蔵のアモルファスTFT(Thin Film Transistor)パネル用表示ドライバでは、回路ブロックCB1〜CBNは、メモリ、データドライバ(ソースドライバ)、走査ドライバ(ゲートドライバ)、ロジック回路(ゲートアレイ回路)、階調電圧生成回路(γ補正回路)、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン(LTPS)TFTパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスTFTパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンTFTパネル用では、メモリ及び走査ドライバのブロックを省略できる。またCSTN(Collar Super Twisted Nematic)パネル、TFD(Thin Film Diode)パネル用では、階調電圧生成
回路のブロックを省略できる。
図5(A)(B)に本実施形態の表示ドライバの集積回路装置10の平面レイアウトの例を示す。図5(A)(B)は、メモリ内蔵のアモルファスTFTパネル用の例であり、図5(A)は例えばQCIF、32階調用の表示ドライバをターゲットとし、図5(B)はQVGA、64階調用の表示ドライバをターゲットとしている。
図5(A)(B)では、第1〜第Nの回路ブロックCB1〜CBNは、第1〜第4のメモリブロックMB1〜MB4(広義には第1〜第Iのメモリブロック。Iは2以上の整数)を含む。また第1〜第4のメモリブロックMB1〜MB4の各々に対して、D1方向に沿ってその各々が隣接して配置される第1〜第4のデータドライバブロックDB1〜DB4(広義には第1〜第Iのデータドライバブロック)を含む。具体的にはメモリブロックMB1とデータドライバブロックDB1がD1方向に沿って隣接して配置され、メモリブロックMB2とデータドライバブロックDB2がD1方向に沿って隣接して配置される。そしてデータドライバブロックDB1がデータ線を駆動するために用いる画像データ(表示データ)は、隣接するメモリブロックMB1が記憶し、データドライバブロックDB2がデータ線を駆動するために用いる画像データは、隣接するメモリブロックMB2が記憶する。
また図5(A)では、メモリブロックMB1〜MB4のうちのMB1(広義には第Jのメモリブロック。1≦J<I)のD3方向側に、データドライバブロックDB1〜DB4のうちのDB1(広義には第Jのデータドライバブロック)が隣接して配置される。またメモリブロックMB1のD1方向側に、メモリブロックMB2(広義には第J+1のメモリブロック)が隣接して配置される。そしてメモリブロックMB2のD1方向側に、データドライバブロックDB2(広義には第J+1のデータドライバブロック)が隣接して配置される。メモリブロックMB3、MB4、データドライバブロックDB3、DB4の配置も同様である。このように図5(A)では、MB1、MB2の境界線に対して線対称にMB1、DB1とMB2、DB2が配置され、MB3、MB4の境界線に対して線対称にMB3、DB3とMB4、DB4とが配置される。なお図5(A)では、DB2とDB3が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。
一方、図5(B)では、メモリブロックMB1〜MB4のうちのMB1(第Jのメモリブロック)のD3方向側に、データドライバブロックDB1〜DB4のうちのDB1(第Jのデータドライバブロック)が隣接して配置される。またMB1のD1方向側にDB2(第J+1のデータドライバブロック)が配置される。またDB2のD1方向側にMB2(第J+1のメモリブロック)が配置される。DB3、MB3、DB4、MB4も同様に配置される。なお図5(B)では、MB1とDB2、MB2とDB3、MB3とDB4が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。
図5(A)のレイアウト配置によれば、メモリブロックMB1とMB2や、MB3とMB4の間で(第J、第J+1のメモリブロックの間で)、カラムアドレスデコーダを共用できるという利点がある。一方、図5(B)のレイアウト配置によれば、データドライバブロックDB1〜DB4から出力側I/F領域12へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。
なお本実施形態の集積回路装置10のレイアウト配置は図5(A)(B)に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を2、3或いは5以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックCB1〜CBNと出力側I/F領域12や入力側I/F領域14の間に、D2方向での幅が極めて狭い回路ブロック(WB以下の細長回路ブロック)を設けてもよい。また回路ブロックCB1〜CBNが、異なる回路ブロックがD2方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を1つの回路ブロックとした構成としてもよい。
図6(A)は、本実施形態の集積回路装置のD2方向に沿った断面図の例であり、図6(B)は比較例の断面図の例である。図1(A)の比較例では、図6(B)に示すように2以上の複数の回路ブロックがD2方向に沿って配置される。またD2方向において、回路ブロック間や、回路ブロックとI/F領域の間に配線領域が形成される。従って集積回路装置500のD2方向(短辺方向)での幅Wが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図2(A)に示すようにD1方向(長辺方向)での長さLDも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
これに対して本実施形態では図3、図5(A)(B)に示すように複数の回路ブロックCB1〜CBNがD1方向に沿って配置される。また図6(A)に示すように、パッド(バンプ)の下にトランジスタ(回路素子)を配置できる(能動面バンプ)。また回路ブロック内の配線であるローカル配線よりも上層(パッドよりも下層)で形成されるグローバル配線により、回路ブロック間や、回路ブロックとI/F領域間等での信号線を形成できる。従って図2(B)に示すように、集積回路装置10のD1方向での長さLDを維持したままで、D2方向での幅Wを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば22μm以上に維持することができ、実装を容易化できる。
また本実施形態では複数の回路ブロックCB1〜CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図5(A)(B)において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、1水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図5(A)(B)はメモリ内蔵のアモルファスTFTパネル用の例であるが、メモリ内蔵の低温ポリシリコンTFTパネル用の製品を開発する場合には、回路ブロックCB1〜CBNの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
また本実施形態では、各回路ブロックCB1〜CBNのD2方向での幅(高さ)を、例えばデータドライバブロックやメモリブロックの幅(高さ)に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのD1方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図5(A)(B)において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのD1方向での長さを増減することで対応できる。
なお第2の比較例として、例えばデータドライバブロックをD1方向に細長に配置し、データドライバブロックのD4方向側に、メモリブロックなどの他の複数の回路ブロックをD1方向に沿って配置する手法も考えられる。しかしながらこの第2の比較例では、メモリブロックなどの他の回路ブロックと出力側I/F領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のD2方向での幅Wが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Wが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図1(B)(C)で説明したピッチの不一致の問題が生じ、設計効率を向上できない。
また本実施形態の第3の比較例として、同一機能の回路ブロック(例えばデータドライバブロック)だけをブロック分割して、D1方向に並べて配置する手法も考えられる。しかしながら、この第3の比較例では、集積回路装置に同一機能(例えばデータドライバの機能)だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックCB1〜CBNは、少なくとも2つの異なる機能を有する回路ブロックを含む。従って図4、図5(A)(B)に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。
3.回路構成
図7に集積回路装置10の回路構成例を示す。なお集積回路装置10の回路構成は図7に限定されるものではなく、種々の変形実施が可能である。メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。この場合、1画素は例えばR、G、Bの3サブピクセル(3ドット)で構成され、各サブピクセルについて例えば6ビット(kビット)の画像データが記憶される。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。なおメモリセルアレイ22のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。
ロジック回路40(例えば自動配置配線回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイ(G/A)などの自動配置配線により形成できる。制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に階調特性(γ特性)の調整データ(γ補正データ)を出力したり、電源回路90の電圧生成を制御する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト(MPU)インターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリに書き込むRGBインターフェースを実現する。なおホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。
図7において、ホストインターフェース回路46、RGBインターフェース回路48からは1画素単位でメモリ20へのアクセスが行われる。一方、データドライバ50へは、ホストインターフェース回路46、RGBインターフェース回路48とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。
データドライバ50は表示パネルのデータ線を駆動するための回路であり、図8(A)にその構成例を示す。データラッチ回路52は、メモリ20からのデジタルの画像データをラッチする。D/A変換回路54(電圧選択回路)は、データラッチ回路52にラッチされたデジタルの画像データのD/A変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路110から複数(例えば64段階)の階調電圧(基準電圧)を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路56(駆動回路、バッファ回路)は、D/A変換回路54からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路56の一部(例えば演算増幅器の出力段)をデータドライバ50には含ませずに、他の領域に配置する構成としてもよい。
走査ドライバ70は表示パネルの走査線を駆動するための回路であり、図8(B)にその構成例を示す。シフトレジスタ72は順次接続された複数のフリップフロップを含み、シフトクロック信号SCKに同期してイネーブル入出力信号EIOを順次シフトする。レベルシフタ76は、シフトレジスタ72からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路78は、レベルシフタ76により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ70は図8(C)に示す構成であってもよい。図8(C)では、走査アドレス生成回路73が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ76、出力回路78を介して走査電圧が出力される。
電源回路90は各種の電源電圧を生成する回路であり、図9(A)にその構成例を示す。昇圧回路92は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、1次〜4次昇圧回路などを含むことができる。この昇圧回路92により、走査ドライバ70や階調電圧生成回路110が使用する高電圧を生成できる。レギュレータ回路94は、昇圧回路92により生成された昇圧電圧のレベル調整を行う。VCOM生成回路96は、表示パネルの対向電極に供給するVCOM電圧を生成して出力する。制御回路98は電源回路90の制御を行うものであり、各種の制御レジスタなどを含む。
階調電圧生成回路(γ補正回路)110は階調電圧を生成する回路であり、図9(B)にその構成例を示す。選択用電圧生成回路112(電圧分割回路)は、電源回路90で生成された高電圧の電源電圧VDDH、VSSHに基づいて、選択用電圧VS0〜VS255(広義にはR個の選択用電圧)を出力する。具体的には選択用電圧生成回路112は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてVDDH、VSSHを、このラダー抵抗回路により分割した電圧を、選択用電圧VS0〜VS255として出力する。階調電圧選択回路114は、ロジック回路40により調整レジスタ116に設定された階調特性の調整データに基づいて、選択用電圧VS0〜VS255の中から、例えば64階調の場合には64個(広義にはS個。R>S)の電圧を選択して、階調電圧V0〜V63として出力する。このようにすれば表示パネルに応じた最適な階調特性(γ補正特性)の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路112に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ116に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路112や階調電圧選択回路114に、インピーダンス変換回路(ボルテージフォロワ接続の演算増幅器)を設ける構成にしてもよい。
図10(A)に、図8(A)のD/A変換回路54が含む各DAC(Digital Analog Converter)の構成例を示す。図10(A)の各DACは、例えばサブピクセル毎(或いは画素毎)に設けることができ、ROMデコーダ等により構成される。そしてメモリ20からの6ビットのデジタルの画像データD0〜D5とその反転データXD0〜XD5に基づいて、階調電圧生成回路110からの階調電圧V0〜V63のいずれかを選択することで、画像データD0〜D5をアナログ電圧に変換する。そして得られたアナログ電圧の信号DAQ(DAQR、DAQG、DAQB)を出力回路56に出力する。
なお低温ポリシリコンTFT用の表示ドライバ等で、R用、G用、B用のデータ信号をマルチプレクスして表示ドライバに送る場合(図10(C)の場合)には、R用、G用、B用の画像データを、1つの共用のDACを用いてD/A変換することもできる。この場合には図10(A)の各DACは画素毎に設けられる。
図10(B)に、図8(A)の出力回路56が含む各出力部SQの構成例を示す。図10(B)の各出力部SQは画素毎に設けることができる。各出力部SQは、R(赤)用、G(緑)用、B(青)用のインピーダンス変換回路OPR、OPG、OPB(ボルテージフォロワ接続の演算増幅器)を含み、DACからの信号DAQR、DAQG、DAQBのインピーダンス変換を行って、データ信号DATAR、DATAG、DATABをR、G、B用のデータ信号出力線に出力する。なお例えば低温ポリシリコンTFTパネルの場合には、図10(C)に示すようなスイッチ素子(スイッチ用トランジスタ)SWR、SWG、SWBを設け、R用、G用、B用のデータ信号が多重化されたデータ信号DATAを、インピーダンス変換回路OPが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部SQに、図10(B)(C)のようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。
4.集積回路装置の幅
4.1 昇圧トランジスタ
本実施形態では、集積回路装置の各回路ブロックの電源電圧が、昇圧回路92において行われるチャージポンプ方式で生成される。昇圧回路92は、フライングコンデンサとしての昇圧用キャパシタや昇圧用トランジスタを用いたチャージポンプ動作により昇圧した電圧を生成する。
図11(A)に図9(A)の昇圧回路92の構成例のブロック図を示す。図11(B)に本実施形態の集積回路装置の各回路ブロックの電源電圧の電位関係の一例を示す。図11(A)に示すように昇圧回路92は、1次昇圧回路92−1、2次昇圧回路92−2、3次昇圧回路92−3、4次昇圧回路92−4を含むことができる。1次昇圧回路92−1〜4次昇圧回路92−4の各回路は、集積回路装置10の外部に設けられるフライングコンデンサ接続用の1又は複数の端子(パッド)を有する。1次昇圧回路92−1において昇圧された1次昇圧電圧は、3次昇圧回路92−3に供給される。2次昇圧回路92−2は、1次昇圧回路92−1と異なり、負方向に昇圧した2次昇圧電圧を生成する。3次昇圧回路92−3は、1次昇圧回路92−2からの1次昇圧電圧を昇圧して3次昇圧電圧を生成する。3次昇圧電圧は、4次昇圧回路92−4に供給される。4次昇圧回路92−4は、3次昇圧回路92−3からの3次昇圧電圧を昇圧して4次昇圧電圧を生成する。
例えば図11(B)に示すように、1次昇圧回路92−1はシステム電源電圧VDDとシステム接地電源電圧VSSとの間の電圧を昇圧し、1次昇圧電圧として電源電圧VOUTを生成する。2次昇圧回路92−2はシステム電源電圧VDD及びシステム接地電源電圧VSSの間の電圧を負方向に昇圧し、システム接地電源電圧VSSより低電位の電圧VOUTMを生成する。3次昇圧回路92−3はシステム電源電圧VDD又は所定の内部電圧VDCとシステム接地電源電圧VSSとの間の電圧を正方向に昇圧して高電位側電源電圧VDDHGを生成する。4次昇圧回路92−4は、所与の電圧を基準に該電圧と高電位側電源電圧VDDHGの間の電圧を負方向に昇圧して低電位側電源電圧VEEを生成する。
レギュレータ回路94は電源電圧VOUTの電位を調整してVCOM電圧の高電位側電圧VCOMHを生成する。またレギュレータ回路94は電圧VOUTMの電位を調整してVCOM電圧の低電位側電圧VCOMLを生成する。更にレギュレータ回路94は、システム電源電圧VDDの電位を低くして図示しない電源電圧VCOREを生成できる。
ここで電圧VOUTは、データドライバブロックDB1〜DB4、階調電圧生成回路ブロックGBの電源電圧として供給される。電源電圧VCOREは、ロジック回路ブロックLB(メモリを内蔵する場合はメモリブロックMB)の電源電圧として供給される。VCOM電圧の高電位側電圧VCOMH、低電位側電圧VCOMLは、VCOM電圧として表示パネルのコモン電圧として供給される。高電位側電源電圧VDDHG、低電位側電源電圧VEEは、走査ドライバブロックの電源電圧として供給される。
図12(A)(B)に1次昇圧回路92−1の構成例と制御タイミング例を示す。図12(A)では1次昇圧回路92−1が、2つの電源線の間の電圧を2倍に昇圧した電源電圧VOUTを生成するものとする。2つの電源線の一方には、システム接地電源電圧VSSが供給され、他方には所与の内部の電源電圧VDCが供給される。図12(A)に示すように1次昇圧回路92−1は、2つの電源線との間に、いわゆるプッシュプル接続されたN型金属酸化膜半導体(Metal Oxide Semiconductor:MOS)トランジスタNBTr
1とP型MOSトランジスタPBTr1を含む。より具体的には、システム接地電源電圧VSSが供給される一方の電源線にソースが接続されるトランジスタNBTr1のドレインが、トランジスタPBTr1のドレインに接続される。トランジスタPBTr1のソースは、他方の電源線に接続される。トランジスタNBTr1、PBTr1の接続ノードは、集積回路装置10の外部に設けられたフライングコンデンサFCの一端と電気的に接続するためのパッド(接続端子)PAD11に電気的に接続される。そして、チャージポンプ動作を行うためにトランジスタNBTr1、PBTr1がゲート制御され、その接続ノードに2つの電源線のいずれかの電圧が出力される。
また1次昇圧回路92−1は、電源電圧VDCが供給される電源線と電源電圧VOUTを出力するための電源線との間にも、いわゆるプッシュプル接続されたP型MOSトランジスタPBTr2、PBTr3を含む。トランジスタPBTr2、PBTr3の接続ノードは、集積回路装置10の外部に設けられたフライングコンデンサFCの他端と電気的に接続するためのパッドPAD12に電気的に接続される。そして、チャージポンプ動作を行うためにトランジスタPBTr2、PBTr3がゲート制御され、その接続ノードの電圧が2つの電源線のいずれかと同電位になるように設定される。
このような1次昇圧回路92−1は、昇圧クロック生成部93−1を含む。昇圧クロック生成部93−1は、トランジスタNBTr1、PBTr1、PBTr2、PBTr3のゲート制御を行う昇圧クロックPH1〜PH4を生成する。昇圧クロックPH1〜PH4は、図12(B)に示すタイミングで変化する。これら昇圧クロックPH1〜PH4により、チャージポンプ動作の制御が行われる。なお実際には、プッシュプル接続される(直列に接続される)2つのトランジスタ(トランジスタNBTr1、PBTr1、又はトランジスタPBTr2、PBTr3)のドレイン電流が貫通を防止するため、ゲート信号の立ち上がりタイミング及び立ち下がりタイミングが重複しないように各ゲート信号が生成される。
1次昇圧回路92−1では、昇圧クロックPH1がHレベルであるフェーズPhs1において、トランジスタNBTr1、PBTr2がオン、トランジスタPBTr1、PBTr3がオフとなる。そのため、フライングコンデンサFCの一端にはシステム接地電源電圧VSSが供給され、フライングコンデンサFCの他端には電源電圧VDCが供給される。従って、フェーズPhs1では、電源電圧VDC及びシステム接地電源電圧VSSの間の電圧に対応した電荷が、フライングコンデンサFCに蓄積される。次に、昇圧クロックPH1がLレベルであるフェーズPhs2において、トランジスタNBTr1、PBTr2がオフ、トランジスタPBTr1、PBTr3がオンとなる。そのため、フライングコンデンサFCの一端には電源電圧VDCが供給される。従って、フライングコンデンサFCの他端は、電源電圧VDCを基準に電源電圧VDC及びシステム接地電源電圧VSSの間の電圧だけ高電位の電圧となる。フライングコンデンサFCの他端の電圧は、トランジスタPBTr3を介して電源電圧VOUTとして出力される。この結果、電源電圧VOUTは、電源電圧VDC及びシステム接地電源電圧VSSの間の電圧の2倍の電圧となる。
なお図12(A)(B)の電源電圧VOUTは回路ブロックCB1〜CBNの少なくとも1つの電源電圧として供給される。電源電圧VDCが供給される電源線を第1の電源線、トランジスタPBTr2、PBTr3を第1及び第2のトランジスタと考えれば、電源電圧VOUTが出力される電源線(第2の電源線)の電圧又は該電圧に基づいて生成された電圧が、回路ブロックCB1〜CBNの少なくとも1つの電源電圧として供給されることになる。また図12(A)(B)では、1次昇圧回路92−1の構成例及び動作について説明したが、2次昇圧回路92−2、3次昇圧回路92−3、4次昇圧回路92−4も公知の構成で実現できる。
ところで、本実施形態では図12(A)に示す昇圧回路(1次昇圧回路92−1)のうち昇圧クロック生成部を電源回路ブロックPBに残し、昇圧トランジスタ(第1及び第2のトランジスタ)等をパッドが並ぶ入力側I/F領域14に配置させる。このとき入力側I/F領域14において電源回路ブロックPBのD4方向側で電源回路ブロックPBの近傍領域に、昇圧トランジスタ及びパッドを配置させることが望ましい。そして、上記のようにプッシュプル接続された第1及び第2のトランジスタの接続ノードと電気的に接続されるパッドの下層に、該第1及び第2のトランジスタの少なくとも一方が配置される。パッドの下層にトランジスタを配置する場合、ボンディングワイヤ等の接着時にパッドに加わった応力に起因して、該トランジスタの閾値電圧が変動してしまう可能性がある。また該トランジスタの層間膜の容量も設計時の容量に比べて変動する可能性もある。このためウェハ上でのトランジスタの特性が、実装時の特性と異なるものとなってしまうという不都合が生じる場合もある。しかしながら、プッシュプル接続された第1及び第2のトランジスタについては、その動作上、閾値電圧の変動等の影響がないためパッドの下層に配置しても上記の問題が発生することがない。これによりパッドの周辺の回路のレイアウト面積の削減を図り、スリムで細長の集積回路装置の提供に寄与できるようになる。
図13に本実施形態のパッド下に配置されるトランジスタを含む回路の説明図を示す。図13は例えば図12(A)のトランジスタNBTr1、PBTr1の部分をより具体的に示したものである。即ち集積回路装置10は、第1及び第2のトランジスタNTr1、PTr1(図12(A)ではトランジスタNBTr1、PBTr1)と、静電気保護素子ESD1と、パッドPDとを含む。第1及び第2のトランジスタNTr1、PTr1は、システム接地電源電圧VSSが供給される電源線(第1の電源線)と電源電圧VDCが供給される電源線(第2の電源線)との間にプッシュプル接続され、チャージポンプ動作によりその接続ノードNDに第1及び第2の電源線のいずれかの電圧を出力する。静電気保護素子ESD1は、システム接地電源電圧VSSが供給される電源線(第1の電源線)と接続ノードNDとの間に接続される。パッドPDは、接続ノードNDと電気的に接続されると共に、その一端に所与の電圧が印加されるフライングコンデンサ(図12(A)のフライングコンデンサFC)の他端と電気的に接続される。そして、静電気保護素子ESD1、第1及び第2のトランジスタNTr1、PTr1の少なくとも1つの一部又は全部と(平面視において)重なるように、該静電気保護素子ESD1、第1及び第2のトランジスタNTr1、PTr1の少なくとも1つの上層にパッドPDが配置される。ここで上層とは、トランジスタのアクティブ領域よりも上の層である。
なお静電気保護素子ESD1は、N型MOSトランジスタGCDTrにより構成される。トランジスタGCDTrのゲートはそのソースに接続される。トランジスタGCDTrは、トランジスタNTr1のドレイン、ソース間に該トランジスタNTr1と並列に設けられる。トランジスタGCDTrのドレインに高電圧が印加されたとき、トランジスタNTr1の破壊を防ぐために電流をシステム接地電源電圧VSSが供給される電源線に逃がすことができる。
図14(A)(B)にパッド下のトランジスタ等の配置領域の一例を示す。本実施形態では、集積回路装置10の第2の辺SD2に沿って配置されるパッドのうちパッドPDの下層に、平面視において該パッドPDと重なるようにトランジスタNTr1、PTr1及び静電気保護素子ESD1の少なくとも1つが波線部の位置に配置される。また静電気保護素子ESD1のみを、パッドPDの下層に、平面視において該パッドPDと重なるように図14(B)の波線部の位置に配置することも可能である。この結果、図14(A)(B)に示すように集積回路装置10の入力側I/F領域14において、D2方向(D4方向)での幅を小さくできるようになる。また出力側I/F領域12には、データドライバ及び走査ドライバの出力用のパッドが数100個配列されるため、出力側I/F領域12の配線効率を低下させることが一切なくなり、結果的に集積回路装置10全体のD2方向での幅Wを大幅に縮小できるようになる。
ところで静電気保護素子ESD1に静電気が印加されたときの耐圧は、トランジスタGCDTrの構造に依存する。
図15(A)にトランジスタGCDTrの平面レイアウトの一例を示す。図15(A)において、2つのソース領域SA1、SA2、1つのドレイン領域DA1が設けられる。ソース領域SA1、ドレイン領域DA1の間のチャネル領域の上層にゲート絶縁膜を介してゲート電極GA1が配置され、ソース領域SA2、ドレイン領域DA1の間のチャネル領域の上層にゲート絶縁膜を介してゲート電極GA2が配置される。ソース領域SA1、SA2には、複数のコンタクトを介してシステム接地電源電圧VSSが供給される。ドレイン領域DA1は、複数のコンタクトを介してパッドPDと電気的に接続される。このようにトランジスタGCDTrの平面構造は、トランジスタNTr1と同様である。
静電気によりパッドに高電圧が印加されたとき、ドレイン領域DA1からソース領域SA1、SA2に均等に電流経路が形成される必要がある。そのため、ドレイン領域DA1の各コンタクトとゲート電極GA1、GA2までの距離dが重要な要素となると考えられる。これらの距離dが十分でないと耐圧が低くなり、素子が破壊され易くなる。またこれらの距離dが均等ではない場合、1点に集中的に電流が流れ込み、素子が破壊されやすくなる。従って、ドレイン領域DA1の各コンタクトとゲート電極GA1、GA2までの距離を静電気保護用に十分保ち、且つ均等にコンタクトを配置させた上で、電流駆動能力を調整してやれば、トランジスタNTr1にトランジスタGCDTrの機能を兼用させることが可能となる。この場合、図15(B)に示すように静電気保護素子ESD1を省略した構成を採用できるので、レイアウト面積をより一層小さくできるようになる。
なお図13、図15(A)(B)では、プッシュプル接続されるトランジスタがP型とN型のものとして説明したが、本実施形態はこれに限定されるものではない。例えば図12(A)のように、パッドPAD12に接続されるトランジスタが両方ともP型であっても図13、図15(A)(B)と同様にパッド下に配置できる。またシステム接地電源電圧VSSより低電位の負電位の電圧に対してチャージポンプ動作を行う場合、プッシュプル接続される2つのトランジスタとして、それぞれ、公知のトリプルウェル構造を有するN型トランジスタを採用でき、この場合も図13、図15(A)(B)と同様にパッド下に配置できる。
図16に静電気保護素子ESD1として形成されたトランジスタGCDTrのレイアウト平面図の一例を示す。図17に図16のA−A線での断面構造の一例を模式的に示す。
図16では図17に示すようにP型半導体基板PSUBにP型ウェル領域PWEが形成される。P型ウェル領域PWE内には、P型不純物拡散領域PFが周回するように形成された2つの領域の各領域内に、N型不純物拡散領域NFが設けられている。これらのN型不純物拡散領域NF間には、ゲート電極GMが設けられ、3つのN型不純物拡散領域NFが、2つのソース領域と1つのドレイン領域とになる。P型不純物拡散領域PF、N型不純物拡散領域NF及びゲート電極GMには、コンタクトCNTを介して低電位側の電源電圧VSSが供給されている。そして図17に示すように、P型不純物拡散領域PF及びN型不純物拡散領域NFは素子分離が行われる。
このようなトランジスタGCDTrのうちドレイン領域として設けられるN型不純物拡散領域NFは、1又は複数のスルーホール及び配線層MTLを介して、例えば図13のパッドPDに電気的に接続される。
図17では、パッドPDの直下にトランジスタGCDTrのドレイン領域が設けられ、パッドPDに印加された電圧が、ほぼ同じインピーダンスを有する複数の経路を介して最短距離で該ドレイン領域に印加されるようになっている。こうすることで、静電気保護耐性を強化できる。
なお図17では、パッドの下層にトランジスタGCDTrが形成される場合の構造について説明したが、パッドの下層にトランジスタNTr1、PTr1も同様に形成できる。
図18に、パッドPDの下層に形成されるトランジスタNTr1の断面構造の一例を示す。図18では、図17の構造に対し、ゲート電極に昇圧クロックPH1が供給される点が異なる。なお、トランジスタPTr1も同様にパッドPDの下層に形成できる。
図19に静電気保護素子ESD1として形成されたトランジスタGCDTrのレイアウト平面図の他の例を示す。図20に図19のB−B線での断面構造の一例を模式的に示す。なお図19、図20の静電気保護素子は、トリプルウェル構造を有し、例えば低電位側電源電圧VEEを扱う昇圧トランジスタに接続される。
図19ではP型半導体基板PSUBに形成されたN型ウェル領域NWL内にP型ウェル領域PWEが形成される。P型ウェル領域PWE内には、P型不純物拡散領域PFが周回するように形成された2つの領域内に、それぞれ電気的に分離された3つN型不純物拡散領域NFが設けられている。これらのN型不純物拡散領域NF間には、ゲート電極GMが設けられ、3つのN型不純物拡散領域NFが、2つのソース領域と1つのドレイン領域とになる。P型不純物拡散領域PF、N型不純物拡散領域NF及びゲート電極GMには、コンタクトCNTを介して低電位側電源電圧VEEが供給されている。
そして図20に示すように、ゲート電極GMの下部のチャネル領域には、LOCOS酸化膜、LOCOS酸化膜の下層にはオフセット層OFTが設けられる。このようなトランジスタGCDTrのうちドレイン領域として設けられるN型不純物拡散領域NFは、1又は複数のスルーホール及び配線層MTLを介して、例えば図13のパッドPDに電気的に接続される。
図20では、パッドPDの直下にトランジスタGCDTrのドレイン領域が設けられ、パッドPDに印加された電圧が、ほぼ同じインピーダンスを有する複数の経路を介して最短距離で該ドレイン領域に印加されるようになっている。こうすることで、静電気保護耐性を強化できる。
なお図20では、パッドの下層にトランジスタGCDTrが形成される場合の構造について説明したが、パッドの下層にトランジスタNTr1、PTr1も同様に形成できる。
図21に、パッドPDの下層に形成されるトランジスタNTr1の断面構造の一例を示す。図21では、図20の構造に対し、ゲート電極に昇圧クロックPHxが供給される点が異なる。なお、トランジスタPTr1も同様にパッドPDの下層に形成できる。
ところでチャージポンプ方式で昇圧を行う場合、上述のようにフライングコンデンサFCに電荷を蓄積させる必要がある。そのため、プッシュプル接続されるトランジスタのオン抵抗、そのドレインに接続される信号線の抵抗値を、それぞれできるだけ低くする必要がある。抵抗値が高くなると、フライングコンデンサFCに蓄積される電荷量が少なくなり、昇圧動作の効率が悪くなるからである。以上のような理由から、プッシュプル接続されるトランジスタのサイズを十分大きくし、且つそのドレインに接続される信号線の幅を十分太く、厚くする等の対策が必要となる。そのため図22(A)に示すように入力側I/F領域14に配置されたパッドPDと電源回路ブロックPBからの信号線PLとを電気的に接続する場合、入力側I/F領域12に複数の信号線PLが配置される。信号線PLの配線幅は太く、且つ膜厚が厚いため、入力側I/F領域12おける配線効率を低下させ、集積回路装置10のD2方向での幅を小さくすることが困難となる。
これに対して、本実施形態のように昇圧回路の昇圧クロック生成部のみを電源回路ブロックPBに残し、パッドが配置される入力側I/F領域14に昇圧トランジスタを配置することで、電源回路ブロックPBと昇圧トランジスタのゲート制御を行う例えば昇圧クロックPH1〜PH4の信号線のみが入力側I/F領域14に配線できる。これらの信号線は、ゲート制御を行う信号のみが伝送されるので抵抗値をそれほど気にする必要もなく、信号線の配線幅を細くできる。従って、入力側I/F領域12おける配線効率を向上させ、集積回路装置10のD2方向での幅をより一層小さくできるようになる。
更に、昇圧トランジスタの一部又は全部を出力パッド下に形成することで、集積回路装置10のD2方向での幅Wを更に小さくでき、スリムな細長の集積回路装置10を実現できる。そして、昇圧用トランジスタに静電気保護素子の機能を兼用させることで、更にD2方向での幅Wを更にまた小さくできる。また静電気保護の観点からも耐性を強化できる。
4.2 細長の集積回路装置
本実施形態では図23(A)に示すように、第1〜第Nの回路ブロックCB1〜CBNは、データ線を駆動するための少なくとも1つのデータドライバブロックDBを含む。またCB1〜CBNはデータドライバブロックDB以外の回路ブロック(DBとは異なる機能を実現する回路ブロック)を含む。ここでデータドライバブロックDB以外の回路ブロックとは、例えばロジック回路ブロック(図7の40)である。或いは階調電圧生成回路ブロック(図7の110)や電源回路ブロック(図7の90)である。或いはメモリ内蔵の場合にはメモリブロック(図7の20)であり、アモルファスTFT用の場合には走査ドライバブロック(図7の70)である。
また図23(A)において、W1、WB、W2は、各々、出力側I/F領域12(第1のインターフェース領域)、第1〜第Nの回路ブロックCB1〜CBN、入力側I/F領域14(第2のインターフェース領域)のD2方向での幅である。
そして本実施形態では図23(A)に示すように、集積回路装置10のD2方向での幅をWとした場合に、W1+WB+W2≦W<W1+2×WB+W2が成り立つ。即ち図6(B)の比較例では、2以上の複数の回路ブロックがD2方向に沿って配置される。従ってD2方向での幅Wは、W≧W1+2×WB+W2になってしまう。これに対して本実施形態では、出力側I/F領域12が、データドライバブロックDB(或いはメモリブロック)のD2方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックDBと出力側I/F領域12は隣接して配置される。また入力側I/F領域14は、データドライバブロックDB(或いはメモリブロック)のD4方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックDBと入力側I/F領域14は隣接して配置される。なお、この場合の他の回路ブロックとは、例えば表示ドライバを構成する主要なマクロ回路ブロック(階調電圧生成回路、電源回路、メモリ、或いはロジック回路のブロック等)である。
図1(A)、図6(B)の比較例では、W≧W1+2×WB+W2となるため、集積回路装置500のD2方向(短辺方向)での幅Wが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図2(A)に示すようにD1方向(長辺方向)での長さLDも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
これに対して本実施形態では、データドライバブロックDBとI/F領域12、14の間に、他の回路ブロックが介在しないため、W<W1+2×WB+W2が成り立つ。従って、D2方向での集積回路装置の幅Wを小さくでき、図2(B)に示すようなスリムな細長チップを実現できる。具体的には、短辺方向であるD2方向での幅Wは、W<2mmとすることができ、更に具体的にはW<1.5mmとすることができる。なおチップの検査やマウンティングを考慮すると、W>0.9mmであることが望ましい。また長辺方向での長さLDは、15mm<LD<27mmとすることができる。またチップ形状比SP=LD/Wは、SP>10とすることができ、更に具体的にはSP>12とすることができる。このようにすれば、ピン数などの仕様に応じて、例えばW=1.3mm、LD=22mm、SP=16.9や、W=1.35mm、LD=17mm、SP=12.6となる細長の集積回路装置を実現できる。これにより図2(B)に示すように実装を容易化できる。またチップ面積が減少するため、低コスト化を図れる。即ち実装の容易化と低コスト化を両立できる。
なお図1(A)の比較例の配置手法も、画像データの信号の流れの向きを考慮すれば合理的である。この点、本実施形態では図23(B)に示すように、データドライバブロックDBからのデータ信号の出力線DQLを、DB内においてはD2方向に沿って配線している。一方、データ信号出力線DQLを、出力側I/F領域12(第1のインターフェース領域)内においてはD1(D3)方向に沿って配線している。具体的には、出力側I/F領域12において、パッドよりも下層であり領域内のローカル配線(トランジスタ配線)よりも上層のグローバル配線を用いて、データ信号出力線DQLをD1方向に沿って配線している。このようにすれば、図23(A)のようにデータドライバブロックDBとI/F領域12、14の間に他の回路ブロックが介在しない配置手法を採用したとしても、DBからのデータ信号を、パッドを介して表示パネルに適正に出力できるようになる。またデータ信号出力線DQLを図23(B)のように配線すれば、データ信号出力線DQLを、出力側I/F領域12を利用してパッド等に接続することが可能になり、集積回路装置のD2方向での幅Wの増加を防止できる。
なお図23(A)の幅W1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のトランジスタ形成領域(バルク領域、アクティブ領域)の幅である。即ちI/F領域12、14には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電気保護素子のトランジスタなどが形成される。また回路ブロックCB1〜CBNには、回路を構成するトランジスタが形成される。そしてW1、WB、W2は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックCB1〜CBNのトランジスタの上にもバンプ(能動面バンプ)を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ(アクティブ領域)上に形成する。そしてこのバンプ(外部接続端子)は、I/F領域12、14に配置されるパッドに、金属配線により接続される。本実施形態のW1、WB、W2は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。
また回路ブロックCB1〜CBNの各々のD2方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μm〜20μm(数十μm)程度の違いは許容範囲内である。また回路ブロックCB1〜CBNの中に、幅が異なる回路ブロックが存在する場合には、幅WBは、回路ブロックCB1〜CBNの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのD2方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのD2方向での幅とすることができる。なお回路ブロックCB1〜CBNとI/F領域12、14の間には、例えば20〜30μm程度の幅の空き領域を設けることができる。
また電源回路ブロックPBとロジック回路LBとの間にデータドライバブロックDB1〜DB4が配置されることが望ましい。こうすることで、データドライバブロックDB1〜DB4のデータ線を駆動するための多くのパッドを出力側I/F領域12に配列させることができる。このときロジック回路LBへの入出力用のパッドを、入力側I/F領域14においてロジック回路LBのD4方向側に第2の辺SD2に沿って配列させることが望ましい。また電源回路ブロックPBのパッドを、入力側I/F領域14において電源回路ブロックPBのD4方向側に第2の辺SD2に沿って配列させることが望ましい。この結果、出力側I/F領域12、入力側I/F領域14の配線効率を向上させることができ、集積回路装置10のD2方向の幅を小さくできるようになる。
4.3 データドライバブロックの幅
本実施形態では図24(A)に示すように、データドライバブロックDBが含むデータドライバDRが、D2方向に沿って並んで配置されるQ個のドライバセルDRC1〜DRCQを含むことができる。ここでドライバセルDRC1〜DRCQの各々は、1画素分の画像データを受ける。そして1画素分の画像データのD/A変換を行い、1画素分の画像データに対応するデータ信号を出力する。このドライバセルDRC1〜DRCQの各々は、データラッチ回路や、図10(A)のDAC(1画素分のDAC)や、図10(B)(C)の出力部SQを含むことができる。
そしてドライバセルDRC1〜DRCQのD2方向での幅(ピッチ)をWDとした場合に、回路ブロックCB1〜CBNのD2方向での幅WB(最大幅)は、図24(A)に示すようにQ×WD≦WB<(Q+1)×WDとすることができる。
即ち本実施形態では、回路ブロックCB1〜CBNがD1方向に沿って配置される。従って、回路ブロックCB1〜CBNの中の他の回路ブロック(例えばロジック回路ブロック、メモリブロック)からデータドライバブロックDBに対して入力される画像データの信号線は、D1方向に沿った配線となる。そしてドライバセルDRC1〜DRCQは、D1方向に沿った画像データの信号線に接続するために、図24(A)に示すようにD2方向に沿って配置され、DRC1〜DRCQの各々は、1画素分の画像データの信号線に接続される。
そして回路ブロックCB1〜CBNの幅WBは、メモリ非内蔵の集積回路装置等では、例えばデータドライバDBのD2方向での幅を基準に決めることができる。従って、データドライバブロックDBのD2方向での幅を小さくして回路ブロックCB1〜CBNの幅WBを小さくするためには、幅WBは、ドライバセルDRC1〜DRCQを並べた幅であるQ×WD程度にすることが望ましい。そして、配線領域等のためのマージンを考えると、幅WBは、Q×WD≦WB<(Q+1)×WDとなる。こうすれば、データドライバブロックDBのD2方向での幅を最小限に抑えて、回路ブロックCB1〜CBNの幅WBも小さくできるため、図2(B)のような細長の集積回路装置を提供できる。
なお、表示パネルの水平走査方向の画素数(複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数)HPNとし、データドライバブロックのブロック数(ブロック分割数)をDBNとし、ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとしたとする。なおINは、後述する1水平走査期間での画像データの読み出し回数RNと等しくなる。この場合に、D2方向に沿って並ぶドライバセルDRC1〜DRCQの個数Qは、Q=HPN/(DBN×IN)と表すことができる。例えばHPN=240、DBN=4、IN=2である場合には、Q=240/(4×2)=30個になる。
また図24(B)に示すように、データドライバブロックDBが、D1方向に沿って並んで配置される複数のデータドライバDRa、DRb(第1〜第mのデータドライバ)を含むようにしてもよい。このように複数のデータドライバDRa、DRbをD1方向に沿って配置(スタック)すれば、データドライバの規模の大きさが原因になって集積回路装置のD2方向での幅Wが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをD1方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図24(B)ではD1方向でのデータドライバの配置数が2個である場合を示しているが、配置数は3個以上でもよい。
図24(C)に、ドライバセルDRCの構成、配置の例を示す。1画素分の画像データを受けるドライバセルDRCは、R(赤)用、G(緑)用、B(青)用のデータラッチ回路DLATR、DLATG、DLATBを含む。各データラッチ回路DLATR、DLATG、DLATBはラッチ信号がアクティブになると画像データをラッチする。またドライバセルDRCは、図10(A)で説明したR用、G用、B用のDACR、DACG、DACBを含む。また図10(B)(C)で説明した出力部SQを含む。
なおドライバセルDRCの構成、配置は図24(C)に限定されず、種々の変形実施が可能である。例えば低温ポリシリコンTFT用の表示ドライバ等で、図10(C)のようにR用、G用、B用のデータ信号をマルチプレクスして表示パネルに送る場合には、1つの共用のDACを用いて、R用、G用、B用の画像データ(1画素分の画像データ)のD/A変換を行うことができる。従ってこの場合には、図24(D)に示すようにドライバセルDRCは、図10(A)の構成の共用のDACを1つ含めばよい。また図24(C)(D)では、R用の回路(DLATR、DACR)、G用の回路(DLATG、DACG)、B用の回路(DLATB、DACB)が、D2(D4)方向に沿って配置されている。しかしながら図24(E)に示すように、R用、G用、B用の回路を、D1(D3)方向に沿って配置するようにしてもよい。
4.4 メモリブロックの幅
メモリ内蔵の集積回路装置では、図25(A)に示すようにデータドライバブロックDBとメモリブロックMBをD1方向に隣接して配置することができる。
この点、図1(A)の比較例では図26(A)に示すように、メモリブロックMBとデータドライバブロックDBは、信号の流れに合わせて、短辺方向であるD2方向に沿って配置される。このためD2方向での集積回路装置の幅が大きくなり、スリムな細長チップを実現することが難しい。また表示パネルの画素数、表示ドライバの仕様、メモリセルの構成等が変化し、メモリブロックMBやデータドライバブロックDBのD2方向での幅やD1方向での長さが変化すると、その影響が他の回路ブロックにも及んでしまい、設計が非効率化する。
これに対して図25(A)では、データドライバブロックDBとメモリブロックMBがD1方向に沿って配置されるため、D2方向での集積回路装置の幅Wを小さくできる。また表示パネルの画素数等が変化した場合には、メモリブロックを分割することなどで、これに対応できるため、設計を効率化できる。
また図26(A)の比較例では、ワード線WLが長辺方向であるD1方向に沿って配置されるため、ワード線WLでの信号遅延が大きくなり、画像データの読み出し速度が遅くなる。特にメモリセルに接続されるワード線WLはポリシリコン層により形成されるため、この信号遅延の問題は深刻である。この場合、この信号遅延を低減するために、図26(B)に示すようなバッファ回路520、522を設ける手法もある。しかしながら、この手法を採用するとその分だけ回路規模が大きくなり、コスト増を招く。
これに対して図25(A)では、メモリブロックMB内において、ワード線WLは短辺方向であるD2方向に沿って配線され、ビット線BLは長辺方向であるD1方向に沿って配置される。また本実施形態では、D2方向での集積回路装置の幅Wは短い。従ってメモリブロックMB内でのワード線WLの長さを短くでき、WLでの信号遅延を図26(A)の比較例に比べて格段に小さくできる。また図26(B)に示すようなバッファ回路520、522を設けなくても済むため、回路面積も小さくできる。また図26(A)の比較例では、ホストからメモリの一部のアクセス領域にアクセスされた時においても、D1方向に長く寄生容量の大きいワード線WLが選択されてしまうため、消費電力が大きくなる。これに対して本実施形態のようにD1方向にメモリをブロック分割する手法では、ホストアクセス時に、アクセス領域に対応するメモリブロックのワード線WLだけが選択されるようになるため、低消費電力化を実現できる。
そして本実施形態では図25(A)に示すように、メモリブロックMBが含む周辺回路部分のD2方向での幅をWPCとした場合に、Q×WD≦WB<(Q+1)×WD+WPCとすることができる。ここで周辺回路部分とは、メモリセルアレイMAのD2やD4方向側に配置されたり、分割されたメモリセルアレイの間に配置される周辺回路(ローアドレスデコーダ、制御回路等)や配線領域などである。
図25(A)の配置では、ドライバセルDRC1〜DRCQの幅Q×WDと、センスアンプブロックSABの幅を一致させることが望ましい。これらの幅が一致しないと、センスアンプブロックSABからの画像データの信号線を、ドライバセルDRC1〜DRCQに接続する際に、これらの信号線の配線ピッチを変更しなければならなくなり、そのための無駄な配線領域が生じてしまう。
またメモリブロックMBはメモリセルアレイMAの他に、ローアドレスデコーダRDなどの周辺回路部分を有している。従って図25(A)においてメモリブロックMBの幅は、ドライバセルDRC1〜DRCQの幅Q×WDに対して、周辺回路部分の幅WPCの分だけ大きくなる。
そして回路ブロックCB1〜CBNの幅WBは、メモリ内蔵の集積回路装置等では、メモリブロックMBのD2方向での幅を基準に決めることができる。従って、メモリブロックMBのD2方向での幅を小さくして回路ブロックCB1〜CBNの幅WBを小さくするためには、幅WBは、Q×WD≦WB<(Q+1)×WD+WPCとすることが望ましい。こうすれば、メモリブロックMBのD2方向での幅を最小限に抑えて、幅WBを小さくできるため、図2(B)のような細長の集積回路装置を提供できる。
図25(B)は、ドライバセルDRC1〜DRCQとセンスアンプブロックSABの配置関係を示している。図25(B)に示すように、1画素分の画像データを受けるドライバセルDRC1に対して、これに対応する1画素分のセンスアンプ(R用のセンスアンプSAR10〜SAR15、G用のセンスアンプSAG10〜SAG15、B用のセンスアンプSAB10〜SAB15)が接続される。他のドライバセルDRC2〜DRCQとセンスアンプの接続についても同様である。
そして図25(B)に示すように、回路ブロックCB1〜CBNのD2方向での幅WB(最大幅)は、メモリブロックが含む周辺回路部分(ローアドレスデコーダRD)のD2方向での幅をWPCとし、1画素分の画像データのビット数をPDBとした場合には、P×WS≦WB<(P+PDB)×WS+WPCと表すことができる。ここで、R、G、Bの各々が6ビットである場合には、PDB=18となる。
なお表示パネルの水平走査方向の画素数をHPNとし、1画素分の画像データのビット数をPDBとし、メモリブロックのブロック数をMBN(=DBN)とし、1水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をRNとしたとする。この場合に、センスアンプブロックSABにおいてD2方向に沿って並ぶセンスアンプの個数Pは、P=(HPN×PDB)/(MBN×RN)と表すことができる。
なお個数Pは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。また個数Pは、1ビット分の画像データを出力するセンスアンプの個数である。例えば、第1、第2のセンスアンプと、その出力に接続されるセレクタとにより、1ビット分の画像データを切り替えて出力する場合には、これらの第1、第2のセンスアンプとセレクタを合わせたものが、1ビット分の画像データを出力するセンスアンプに相当する。
図27(A)(B)にメモリブロックMBの詳細なレイアウト配置例を示す。図27(A)は、後述する横型セルの場合の配置例である。MPU/LCDローアドレスデコーダRDは、ホストアクセス時のワード線選択制御と、データドライバブロック(LCD)への出力時のワード線選択制御を行う。センスアンプブロックSABはデータドライバブロックへの出力時に、メモリセルアレイMAから読み出された画像データの信号の増幅を行い、画像データをデータドライバブロックに出力する。MPUライト/リード回路WRは、ホストアクセス時に、メモリセルアレイMAのうちのアクセス対象となるメモリセル(アクセス領域)に画像データを書き込んだり、画像データを読み出す制御を行う。このMPUライト/リード回路WRは画像データの読み出しのためのセンスアンプを含むことができる。MPUカラムアドレスデコーダCDは、ホストアクセス時に、アクセス対象となるメモリセルに対応するビット線の選択制御を行う。制御回路CCはメモリブロックMB内の各回路ブロックの制御を行う。
図27(B)は、後述する縦型セルの場合の配置例である。図27(B)では、メモリセルアレイが第1のメモリセルアレイMA1と第2のメモリセルアレイMA2を含む。そしてメモリセルアレイMA1とMA2の間にMPU/LCDローアドレスデコーダRDが設けられている。またMPU/LCDローアドレスデコーダRDは、ホスト側からのアクセス時には、メモリセルアレイMA1、MA2のいずれか一方のワード線の選択を行う。またデータドライバブロックへの画像データの出力時には、メモリセルアレイMA1、MA2の両方のワード線の選択を行う。このようにすれば、ホストアクセス時に、アクセス対象となるメモリセルアレイのワード線だけを選択できるようになるため、常に両方のメモリセルアレイのワード線を選択する手法に比べて、ワード線での信号遅延や消費電力を低減できる。
そして図27(A)の場合にはメモリセルアレイMAのD2(又はD4)方向側に設けられ、図27(B)の場合にはメモリセルアレイMA1とMA2の間に設けられるMPU/LCDローアドレスデコーダRDや制御回路CCやその配線領域が、周辺回路部分になり、その幅がWPCになる。
なお本実施形態ではドライバセルやセンスアンプの配置について、画素毎の配置を前提にして説明したが、サブピクセル毎の配置とする変形実施も可能である。またサブピクセルも、R、G、Bの3サブピクセル構成には限定されず、RGB+1(例えば白)の4サブピクセル構成であってもよい。
4.5 WBとW1、W2の関係
本実施形態では図28に示すように、出力側I/F領域12のD2方向での幅W1は、0.13mm≦W1≦0.4mmとすることができる。また回路ブロックCB1〜CBNの幅WBは、0.65mm≦WB≦1.2mmとすることができる。また入力側I/F領域14の幅W2は、0.1mm≦W2≦0.2mmとすることができる。
例えば出力側I/F領域12には、D2方向での段数が1段又は複数段となるパッドが配置される。そして図6(A)に示すように、パッドの下に出力用トランジスタ、静電気保護素子用トランジスタ等を配置することで、出力側I/F領域12の幅W1が最小限になるようにしている。従って、パッド幅(例えば0.1mm)やパッドピッチを考慮すると、0.13mm≦W1≦0.4mmとなる。
一方、入力側I/F領域14では、D2方向での段数が1段となるパッドが配置される。そして図6(A)に示すように、パッドの下に入力用トランジスタ、静電気保護素子用トランジスタ等を配置することで、入力側I/F領域14の幅W2が最小限になるようにしている。従って、パッド幅やパッドピッチを考慮すると、0.1mm≦W2≦0.2mmとなる。なお出力側I/F領域12において、D2方向でのパッドの段数を複数段にするのは、パッドの下に配置すべきトランジスタの数(或いは大きさ)が、入力側I/F領域14に比べて出力側I/F領域12の方が多いからである。
また回路ブロックCB1〜CBNの幅WBは、図24(A)、図25(A)で説明したようにデータドライバブロックDBやメモリブロックMBのD2方向での幅を基準に決定される。また、細長の集積回路装置を実現するためには、回路ブロックCB1〜CBN上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要がある。そして、これらの配線幅は合計で例えば0.8〜0.9mm程度になる。従って、これらを考慮すると、回路ブロックCB1〜CBNの幅WBは、0.65mm≦WB≦1.2mmとなる。
そしてW1=0.4mm、W2=0.2mmであったとしても、0.65mm≦WB≦1.2mmであるため、WB>W1+W2が成り立つ。またW1、WB、W2が最も小さい値である場合には、W1=0.13mm、WB=0.65mm、W2=0.1mmとなり、集積回路装置の幅はW=0.88mm程度になる。従って、W=0.88mm<2×WB=1.3mmが成り立つ。またW1、WB、W2が最も大きい値である場合には、W1=0.4mm、WB=1.2mm、W2=0.2mmとなり、集積回路装置の幅はW=1.8mm程度になる。従って、W=1.8mm<2×WB=2.4mmが成り立つ。即ち、W<2×WBが成り立つことになる。そしてこのようにW<2×WBが成り立てば、図2(B)のような細長の集積回路装置を実現できるようになる。
本実施形態のようにパッドの下層に昇圧用トランジスタ及び静電気保護素子の少なくとも1つを配置することで、集積回路装置10のW1の幅を大幅に縮小させることができる。そのため、容易にW<2×WBを成り立たせることができるようになる。その結果、より一層スリムな集積回路装置を提供できるようになる。
5.メモリブロック、データドライバブロックの詳細
5.1 ブロック分割
図29(A)に示すように表示パネルが、垂直走査方向(データ線方向)での画素数がVPN=320であり、水平走査方向(走査線方向)での画素数がHPN=240であるQVGAのパネルであったとする。また1画素分の画像(表示)データのビット数PDBが、R、G、Bの各々が6ビットであり、PDB=18ビットであったとする。この場合には、表示パネルの1フレーム分の表示に必要な画像データのビット数は、VPN×HPN×PDB=320×240×18ビットになる。従って集積回路装置のメモリは、少なくとも320×240×18ビット分の画像データを記憶することになる。またデータドライバは、1水平走査期間毎(1本の走査線が走査される期間毎)に、HPN=240本分のデータ信号(240×18ビット分の画像データに対応するデータ信号)を表示パネルに対して出力する。
そして図29(B)では、データドライバは、DBN=4個のデータドライバブロックDB1〜DB4に分割される。またメモリも、MBN=DBN=4個のメモリブロックMB1〜MB4に分割される。従って、各データドライバブロックDB1〜DB4は、1水平走査期間毎にHPN/DBN=240/4=60本分のデータ信号を表示パネルに出力する。また各メモリブロックMB1〜MB4は、(VPN×HPN×PDB)/MBN=(320×240×18)/4ビット分の画像データを記憶する。なお図29(B)では、メモリブロックMB1とMB2でカラムアドレスデコーダCD12を共用し、メモリブロックMB3とMB4でカラムアドレスデコーダCD34を共用している。
5.2 1水平走査期間に複数回読み出し
図29(B)では、各データドライバブロックDB1〜DB4は、1水平走査期間に60本分のデータ信号を出力する。従ってDB1〜DB4に対応するメモリブロックMB1〜MB4からは、1水平走査期間毎に240本分のデータ信号に対応する画像データを読み出す必要がある。
しかしながら、1水平走査期間毎に読み出す画像データのビット数が増えると、D2方向に並ぶメモリセル(センスアンプ)の個数を多くする必要が生じる。この結果、集積回路装置のD2方向での幅Wが大きくなり、チップのスリム化が妨げられる。またワード線WLが長くなり、WLの信号遅延の問題も招く。
そこで本実施形態では、各メモリブロックMB1〜MB4から各データドライバブロックDB1〜DB4に対して、各メモリブロックMB1〜MB4に記憶される画像データを1水平走査期間において複数回(RN回)読み出す手法を採用している。
例えば図30ではA1、A2に示すように、1水平走査期間においてRN=2回だけメモリアクセス信号MACS(ワード選択信号)がアクティブ(ハイレベル)になる。これにより各メモリブロックから各データドライバブロックに対して画像データが1水平走査期間においてRN=2回読み出される。すると、データドライバブロック内に設けられた図31のデータドライバDRa、DRbが含むデータラッチ回路が、A3、A4に示すラッチ信号LATa、LATbに基づいて、読み出された画像データをラッチする。そしてDRa、DRbが含むD/A変換回路が、ラッチされた画像データのD/A変換を行い、DRa、DRbが含む出力回路が、D/A変換により得られたデータ信号DATAa、DATAbをA5、A6に示すようにデータ信号出力線に出力する。その後、A7に示すように、表示パネルの各画素のTFTのゲートに入力される走査信号SCSELがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。
なお図30では第1の水平走査期間で画像データを2回読み出し、同じ第1の水平走査期間においてデータ信号DATAa、DATAbをデータ信号出力線に出力している。しかしながら、第1の水平走査期間で画像データを2回読み出してラッチしておき、次の第2の水平走査期間で、ラッチされた画像データに対応するデータ信号DATAa、DATAbをデータ信号出力線に出力してもよい。また図30では、読み出し回数RN=2である場合を示しているが、RN≧3であってもよい。
図30の手法によれば、図31に示すように、各メモリブロックから30本分のデータ信号に対応する画像データが読み出され、各データドライバDRa、DRbが30本分のデータ信号を出力する。これにより各データドライバブロックからは60本分のデータ信号が出力される。このように図30では、各メモリブロックからは、1回の読み出しにおいて30本分のデータ信号に対応する画像データを読み出せば済むようになる。従って1水平走査期間に1回だけ読み出す手法に比べて、図31のD2方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のD2方向での幅を小さくでき、図2(B)に示すような超スリムな細長チップの実現が可能になる。特に1水平走査期間の長さは、QVGAの場合は52μsec程度である。一方、メモリの読み出し時間は例えば40nsec程度であり、52μsecに比べて十分に短い。従って、1水平走査期間での読み出し回数を1回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。
また図29(A)はQVGA(320×240)の表示パネルであるが、1水平走査期間での読み出し回数を例えばRN=4にすれば、VGA(640×480)の表示パネルに対応することも可能になり、設計の自由度を増すことができる。
なお1水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ(ワード線選択回路)が1水平走査期間において選択する第1の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ(ワード線選択回路)が1水平走査期間において複数回選択する第2の手法で実現してもよい。或いは第1、第2の手法の両方の組み合わせにより実現してもよい。
5.3 データドライバ、ドライバセルの配置
図31にデータドライバと、データドライバが含むドライバセルの配置例を示す。図31に示すように、データドライバブロックは、D1方向に沿って並んで配置される複数のデータドライバDRa、DRbを含む。また各データドライバDRa、DRbは、複数の30個(広義にはQ個)のドライバセルDRC1〜DRC30を含む。
データドライバDRaは、メモリブロックのワード線WL1aが選択され、図30のA1に示すように1回目の画像データがメモリブロックから読み出されると、A3に示すラッチ信号LATaに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのD/A変換を行い、1回目の読み出し画像データに対応するデータ信号DATAaを、A5に示すようにデータ信号出力線に出力する。
一方、データドライバDRbは、メモリブロックのワード線WL1bが選択され、図30のA2に示すように2回目の画像データがメモリブロックから読み出されると、A4に示すラッチ信号LATbに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのD/A変換を行い、2回目の読み出し画像データに対応するデータ信号DATAbを、A6に示すようにデータ信号出力線に出力する。
このようにして、各データドライバDRa、DRbが30個の画素に対応する30本分のデータ信号を出力することで、合計で60個の画素に対応する60本分のデータ信号が出力されるようになる。
なお前述のように、D2方向に沿って並ぶドライバセルDRC1〜DRC30の個数Qは、Q=HPN/(DBN×IN)と表すことができる。図31の場合には、HPN=240、DBN=4、IN=2であるため、Q=240/(4×2)=30個になる。また前述のように、センスアンプブロックSABにおいてD2方向に沿って並ぶセンスアンプの個数Pは、P=(HPN×PDB)/(MBN×RN)と表すことができる。図31の場合には、HPN=240、PDB=18、MBN=4、RN=2であるため、P=(240×18)/(4×2)=540個になる。
5.4 メモリセル
図32(A)にメモリブロックが含むメモリセル(SRAM)の構成例を示す。このメモリセルは、転送トランジスタTRA1、TRA2と、負荷トランジスタTRA3、TRA4と、駆動トランジスタTRA5、TRA6を含む。ワード線WLがアクティブになると、転送トランジスタTRA1、TRA2がオンになり、ノードNA1、NA2への画像データの書き込みや、ノードNA1、NA2からの画像データの読み出しが可能になる。また書き込まれた画像データは、トランジスタTRA3〜TRA6により構成されるフリップフロップ回路によりノードNA1、NA2に保持される。なお本実施形態のメモリセルは図32(A)の構成に限定されず、例えば負荷トランジスタTRA3、TRA4として抵抗素子を使用したり、他のトランジスタを追加するなどの変形実施が可能である。
図32(B)(C)にメモリセルのレイアウト例を示す。図32(B)は横型セルのレイアウト例であり、図32(C)は縦型セルのレイアウト例である。ここで横型セルは図32(B)に示すように、各メモリセル内においてワード線WLの方がビット線BL、XBLよりも長いセルである。一方、縦型セルは図32(C)に示すように、各メモリセル内においてビット線BL、XBLの方がワード線WLよりも長いセルである。なお図32(C)のWLは、ポリシリコン層で形成され転送トランジスタTRA1、TRA2に接続されるローカルなワード線であるが、WLの信号遅延防止、電位安定化のためのメタル層のワード線を更に設けてもよい。
図33に、メモリセルとして図32(B)に示す横型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。なお図33は、ドライバセル、メモリブロックのうち1画素に対応する部分を詳細に示している。
図33に示すように1画素分の画像データを受けるドライバセルDRCは、R用、G用、B用のデータラッチ回路DLATR、DLATG、DLATBを含む。各データラッチ回路DLATR、DLATG、DLATBはラッチ信号LAT(LATa、LATb)がアクティブになると画像データをラッチする。またドライバセルDRCは、図10(A)で説明したR用、G用、B用のDACR、DACG、DACBを含む。また図10(B)(C)で説明した出力部SQを含む。
センスアンプブロックSABのうち1画素に対応する部分は、R用のセンスアンプSAR0〜SAR5と、G用のセンスアンプSAG0〜SAG5と、B用のセンスアンプSAB0〜SAB5を含む。そしてセンスアンプSAR0のD1方向側にD1方向に沿って並ぶメモリセルMCのビット線BL、XBLは、SAR0に接続される。またセンスアンプSAR1のD1方向側にD1方向に沿って並ぶメモリセルMCのビット線BL、XBLは、SAR1に接続される。他のセンスアンプとメモリセルの関係についても同様である。
ワード線WL1aが選択されると、WL1aに転送トランジスタのゲートが接続されるメモリセルMCからビット線BL、XBLに対して、画像データが読み出され、センスアンプSAR0〜SAR5、SAG0〜SAG5、SAB0〜SAB5が信号の増幅動作を行う。そしてDLATRが、SAR0〜SAR5からの6ビットのR用の画像データD0R〜D5Rをラッチし、DACRが、ラッチされた画像データのD/A変換を行い、出力部SQがデータ信号DATARを出力する。またDLATGが、SAG0〜SAG5からの6ビットのG用の画像データD0G〜D5Gをラッチし、DACGが、ラッチされた画像データのD/A変換を行い、出力部SQがデータ信号DATAGを出力する。またDLATBが、SAB0〜SAB5からの6ビットのB用の画像データD0B〜D5Bをラッチし、DACBが、ラッチされた画像データのD/A変換を行い、出力部SQがデータ信号DATABを出力する。
そして図33の構成の場合には、図30に示す1水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第1の水平走査期間(第1の走査線の選択期間)においては、まずワード線WL1aを選択して画像データの1回目の読み出しを行い、図30のA5に示すように1回目のデータ信号DATAaを出力する。次に、同じ第1の水平走査期間においてワード線WL1bを選択して画像データの2回目の読み出しを行い、図30のA6に示すように2回目のデータ信号DATAbを出力する。また次の第2の水平走査期間(第2の走査線の選択期間)においては、まずワード線WL2aを選択して画像データの1回目の読み出しを行い、1回目のデータ信号DATAaを出力する。次に、同じ第2の水平走査期間においてワード線WL2bを選択して画像データの2回目の読み出しを行い、2回目のデータ信号DATAbを出力する。このように横型セルを用いる場合には、メモリブロック内において異なる複数のワード線(WL1a、WL1b)を1水平走査期間において選択することで、1水平走査期間での複数回読み出しを実現できる。
図34に、メモリセルとして図32(C)に示す縦型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。縦型セルでは、D2方向での幅を横型セルに比べて短くできる。従ってD2方向でのメモリセルの個数を横型セルに比べて2倍にすることができる。そして縦型セルでは、カラム選択信号COLa、COLbを用いて、各センスアンプに接続するメモリセルの列を切り替える。
例えば図34において、カラム選択信号COLaがアクティブになると、センスアンプSAR0〜SAR5のD1方向側にあるメモリセルMCのうち、カラムCa側のメモリセルMCが選択されて、センスアンプSAR0〜SAR5に接続される。そしてこれらの選択されたメモリセルMCに記憶された画像データの信号が増幅されて、D0R〜D5Rとして出力される。一方、カラム選択信号COLbがアクティブになると、センスアンプSAR0〜SAR5のD1方向側にあるメモリセルMCのうち、カラムCb側のメモリセルMCが選択されて、センスアンプSAR0〜SAR5に接続される。そしてこれらの選択されたメモリセルMCに記憶された画像データの信号が増幅されて、D0R〜D5Rとして出力される。他のセンスアンプに接続されるメモリセルの画像データの読み出しも同様である。
そして図34の構成の場合には、図30に示す1水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第1の水平走査期間においては、まずワード線WL1を選択し、カラム選択信号COLaをアクティブにして、画像データの1回目の読み出しを行い、図30のA5に示すように1回目のデータ信号DATAaを出力する。次に、同じ第1の水平走査期間において同じワード線WL1を選択し、カラム選択信号COLbをアクティブにして、画像データの2回目の読み出しを行い、図30のA6に示すように2回目のデータ信号DATAbを出力する。また次の第2の水平走査期間においては、ワード線WL2を選択し、カラム選択信号COLaをアクティブにして、画像データの1回目の読み出しを行い、1回目のデータ信号DATAaを出力する。次に、同じ第2の水平走査期間において同じワード線WL2を選択し、カラム選択信号COLbをアクティブにして、画像データの2回目の読み出しを行い、2回目のデータ信号DATAbを出力する。このように縦型セルの場合には、メモリブロック内において同じワード線を1水平走査期間において複数回選択することで、1水平走査期間での複数回読み出しを実現できる。
6.電子機器
図35(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図35(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図35(A)(B)においてホストデバイス410は、例えばMPU(Micro Processor Unit)、ベースバンドエンジン(ベースバンドプロセッサ)などである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図35(B)の画像処理コントローラ(表示コントローラ)420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
表示パネル400は、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネル400は、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル400は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
図35(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図35(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1のインターフェース領域、第2のインターフェース領域等)と共に記載された用語(出力側I/F領域、入力側I/F領域等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。