KR20230096669A - 정전 방지 회로 - Google Patents

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Abstract

본 발명은 반도체 칩의 내부 회로를 정전 파괴로부터 보호하기 위한 정전 방지 회로를 제공한다.

Description

정전 방지 회로{CIRCUIT FOR ESD PROTECTION}
본 발명은 반도체 칩의 정전 방지 회로에 관한 것으로 특히 비씨디(BCD)소자 구조를 갖는 집적회로에서 래치-업과 같은 과전류 상태를 보다 효과적으로 제어하기 위한 회로 구조에 관한 것이다.
반도체 기술의 발달에 따라 점점 복잡하고 다양한 종류의 집적회로( I ntegrated C ircuit, IC) 칩이 생산되고 있다. 이 가운데서도 여러가지 소자들이 하나의 기판에 형성될 수 있도록 보다 다양한 기술들도 개발되었다. 특히 바이폴라 트랜지스터, CMOS 트랜지스터 및 고전력용의 이중 확산(Double Diffused) MOS 트랜지스터들이 모두 하나의 기판에 형성할 수 있는 비씨디(BCD, B ipolar C MOS D ouble Diffused) 공정도 활발하게 이용되고 있다. 비씨디 공정에서는 서로 다른 종류의 트랜지스터 소자들을 혼합하여 한 기판에 형성할 수 있기에, 각 종류별 트랜지스터들이 별개의 기판에 존재하는 것보다 훨씬 작은 면적을 차지하는 커다란 장점을 가지고 있다. 그런 반면에 여러 종류의 트랜지스터를 형성할 수 있게 하기 위하여 보다 복잡한 공정 스텝이 필요하게 되어 제조 단가는 비싸지는 단점도 있다.
한편, 반도체 칩에는 정전기로 인한 정전 파괴 현상을 방지하기 위하여, 외부와 전기적 소통을 하기 위한 입출력 패드에 정전 방지(ESD, E lectro- S tatic D ischarge Protection) 소자가 연결되어 있다. 정전기는 일상 중에 흔히 발생하는 것으로 특히 겨울철에는 심해지는 경향이 있다. 반도체 칩을 손으로 잡거나 기계로 잡더라도 반도체 패키지의 핀(Pin)을 통한 정전기가 집적회로 내부로 침입하면, 트랜지스터의 산화막 파괴, PN 접합의 파괴 등 물리적인 손상을 가져오는 것이 대부분이어서 반도체 칩 내부의 정전 방지 소자는 필수적으로 필요하게 된다. 이는 비씨디 공정을 사용하는 경우에도 예외는 아니어서 보다 신뢰성 있는 정전 방지 소자가 필요하게 된다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 칩의 내부 회로를 정전기로부터 보호하기 위한 정전 방지 회로를 제공하는 것에 있다.
본 발명이 해결하고자 하는 기술적 과제의 다른 측면은, CMOS 회로를 기반으로 하는 반도체 칩에서 정전 방지 회로의 적정한 동작을 위하여 기생 바이폴라 회로의 정전 방지 기능을 제공하는 것에 있다.
본 발명이 해결하고자 하는 기술적 과제의 또 다른 측면은, CMOS 회로를 기반으로 하는 반도체 칩에서 정전 방지 회로의 적정한 동작을 위하여 정전 방지 동작시에 회로 내부의 여러 노드들이 플로팅 상태가 되는 불안정성을 제거하여 올바른 정전 방지 기능을 제공하는 것에 있다.
상기 과제를 해결하기 위한 본 발명의 일실시예에 따르면, 입력 패드 단자;
접지 패드 단자; 상기 입력 패드 단자에 소오스 또는 드레인 가운데 하나의 단자가 전기적으로 연결되고, 상기 접지 패드에 게이트가 전기적으로 연결된 제 1 MOS 트랜지스터; 상기 접지 패드 단자에 소오스 또는 드레인 가운데 하나의 단자가 전기적으로 연결되고, 상기 입력 패드에 게이트가 전기적으로 연결된 제 2 MOS 트랜지스터; 상기 제 1 MOS 트랜지스터의 소오스 또는 드레인 가운데 입력 단자와 연결되지 않은 나머지 단자와, 상기 제 2 MOS 트랜지스터의 소오스 또는 드레인 가운데서 접지 단자와 연결되지 않은 나머지 단자가 서로 전기적으로 연결된 공통 노드;를 포함하는 것을 특징으로 한다.
상기 과제를 해결하기 위한 본 발명의 일실시예에 따르면, 입력 패드 단자;
접지 패드 단자; 상기 입력 패드 단자와 상기 접지 패드 단자에 직렬 연결된 제 1 및 제 2 MOS 트랜지스터; 상기 제 1 MOS 트랜지스터의 소오스, 드레인 및 바디에 의해 형성되는 제 1 기생 바이폴라 트랜지스터; 상기 제 2 MOS 트랜지스터의 소오스, 드레인 및 바디에 의해 형성되는 제 2 기생 바이폴라 트랜지스터; 상기 제 1 MOS 트랜지스터의 바디, 상기 제 2 MOS 트랜지스터의 바디 및 상기 제 1 MOS 트랜지스터 또는 상기 제 2 MOS 트랜지스터 가운데 어느 하나의 트랜지스터가 홀로 격리되도록 하는 웰(Well)에 의해 형성되는 제 3 기생 바이폴라 트랜지스터;를 포함하는 것을 특징으로 한다.
상기 과제를 해결하기 위한 본 발명의 일실시예에 따르면, 입력 패드 단자;
접지 패드 단자; 상기 입력 패드 단자에 연결된 제 1 MOS 트랜지스터; 상기 접지 패드 단자에 연결된 제 2 MOS 트랜지스터; 상기 제 1 MOS 트랜지스터의 소오스, 드레인 및 바디에 의해 형성되는 제 1 기생 바이폴라 트랜지스터; 상기 입력 패드 단자에 양의 정전기가 개입되는 경우에 상기 제 1 MOS 트랜지스터 또는 상기 제 1 기생 바이폴라 트랜지스터 가운데 최소한 하나의 턴-온(Turn-On) 동작에 의해 정전 방지 동작이 이루어지는 것을 포함하는 것을 특징으로 한다.
상기 과제를 해결하기 위한 본 발명의 일실시예에 따르면, 입력 패드 단자; 접지 패드 단자; 상기 입력 패드 단자에 연결된 제 1 MOS 트랜지스터;
상기 접지 패드 단자에 연결된 제 2 MOS 트랜지스터; 상기 제 2 MOS 트랜지스터의 소오스, 드레인 및 바디에 의해 형성되는 제 2 기생 바이폴라 트랜지스터; 상기 입력 패드 단자에 음의 정전기가 개입되는 경우에 상기 제 2 MOS 트랜지스터 또는 상기 제 2 기생 바이폴라 트랜지스터 가운데 최소한 하나의 턴-온(Turn-On) 동작에 의해 정전 방지 동작이 이루어지는 것을 특징으로 한다.
본 발명에 의해 양의 정전기나 음의 정전기가 들어올 때 정전 방지 회로의 동작에 의해 반도체 칩의 내부회로를 안전하게 보호하는 효과가 있다.
또한 정전 방지 회로 역시 정전 방지 동작 시에 내부의 어떤 노드도 플로팅됨이 없이 전위가 설정되므로 안정한 정전 방지 동작이 이루어 질 수 있다.
도 1은 간략화된 본 발명의 회로도이다.
도 2는 본 발명 구조의 단면을 도시한 것이다.
도 3은 본 발명에서 양의 정전기가 들어올때의 기생 바이폴라 트랜지스터들을 부가한 도면이다.
도 4는 도 3의 도면에서 기생 바이폴라 트랜지스터들을 중심으로 재도시한 등가 회로도이다.
도 5는 본 발명에서 음의 정전기가 들어올때의 기생 바이폴라 트랜지스터들을 부가한 도면이다.
도 6은 도 5의 도면에서 기생 바이폴라 트랜지스터들을 중심으로 재도시한 등가 회로도이다.
도 7은 본 발명에서 양의 정전기가 들어올 때 MOS 트랜지스터들을 중심으로 재도시한 도면이다.
도 8은 본 발명에서 음의 정전기가 들어올 때 MOS 트랜지스터들을 중심으로 재도시한 도면이다.
이하, 본 발명의 구조적 측면의 특징을 도시한 도 1 및 도 2를 참고로 하여 본 발명의 일실시예를 설명한다. 도 1은 본 발명의 등가회로(100)를 나타낸 것으로 주로 MOS 트랜지스터를 중점으로 하여 도시한 것이며, 도 2는 필요한 소자들이 형성된 후의 반도체 기판 단면을 도시한 것이다. 이들 도면에서, 각 단자 D1,G1,S1,B1은 트랜지스터 M1의 드레인, 게이트, 소오스 및 바디를 나타내며, 각 단자 D2,G2,S2,B2은 트랜지스터 M2의 드레인, 게이트, 소오스 및 바디를 나타낸다. 입력 패드(PAD, 도면부호 110)는 트랜지스터 M1의 드레인(D1) 단자와 트랜지스터 M2의 게이트(G2) 단자에 동시에 연결되어 있고, 접지 패드(GND, 도면부호 130)는 트랜지스터 트랜지스터 M2의 드레인(D2) 단자와 트랜지스터 M1의 게이트(G1) 단자에 동시에 연결되어 있다. 두 트랜지스터(M1, M2)의 소오스(S1,S2) 단자들은 서로 연결되어 있고, 특별히 Iso 및 Isub로 표기된 단자 역시 같이 연결되어 있다.
도 2는 본 발명의 일실시예를 나타내는 단면도(200)이다. P타입의 반도체 기판(210)에 두 트랜지스터 M1 및 M2의 단면이 도시되어 있다. 그 가운데 트랜지스터 M1은 반도체 기판(210)에 N타입 매립층인 N+ Buried Layer(220), P타입의 분리된 기판층인 Isolated Psub(230), 바디(Body)인 N-well(240)이 차례로 형성되어 있다. N-well(240) 바디 내부에는 드레인(D1) 및 소오스(S1)가 P+타입으로 형성되어 있어 게이트(G1)과 함께 트랜지스터 M1을 형성하고 있다. N-well(240) 바디는 P-well(241) 및 Isolated Psub(230)에 의해 둘러싸여 보호된다. Isolated Psub(230)는 Deep N-well(231)과 그 상부의 N-well(도면부호 미도시)의 이중층에 의해 둘러싸여 고립됨으로써 보호된다. 제조 공정상 바디인 N-well(240)이 형성될 때 Deep N-well(231) 상부의 N-well(도면부호 미도시)도 동시에 형성된다. Deep N-well(231)과 그 상부의 N-well(도면부호 미도시) 및 N+ Buried Layer(220)는 같은 N타입의 불순물이 도핑되어 있다. 즉, 트랜지스터 M1은 가장 바깥쪽의 N타입의 불순물을 가지는 층들, 예컨대 N+ Buried Layer(220), Deep N-well(231) 및 N-well(도면부호 미도시) 등과, P타입의 불순물을 가지는 층들, 예컨대 P-well(241) 및 Isolated Psub(230) 등에 의해 이중으로 둘러싸여 고립되고 보호되며, 이런 구조로 인하여 트랜지스터 M1은 다른 소자와는 격리되고 구분된다.
트랜지스터 M2는 P타입의 기판(210)에 형성된 N-well 바디(260) 내부에 드레인(D2) 및 소오스(S2)가 형성되어 있고 P타입의 기판(210)은 P-well(261)에 의해 같은 전위를 유지한다.
다음으론 도 2에 도시된 단면을 참고로 하여 본 발명 구조의 공통(Common) 노드(290)의 전기적 연결 상태를 설명한다. 먼저 트랜지스터 M1의 N-well(240)은 바디(B1)노드를 통해 바이어스되고, 격리된 기판인 Isolated Psub(230)는 IPsub 노드에 의해 P-well(241)과 동시에 바이어스되며, N+ Buried Layer(220), Deep N-well(231) 및 N-well(도면부호 미도시)은 Iso 노드를 통해 각각 바이어스되고 있다. 보다 중요한 점은 소오스(S1), 바디(B1), 격리된 기판의 노드 IPsub, Iso는 전부 하나의 노드인 공통(Common, 도면부호 290) 노드로 묶여 있다. 공통 노드(290)에는 트랜지스터 M2의 소오스(S2) 및 바디(B2)도 같이 연결되어 있다. 그리하여 트랜지스터 M1의 N-well(240), Isolated Psub(230) 및 N+ Buried Layer(220) 사이에는 전위차가 없어, 이들이 형성한 PN접합은 순방향 전압이 가해지지 않게 되어 불필요한 턴-온 동작이 일어나지 않는다. 트랜지스터 M2 또한 소오스(S2)와 바디(B2)는 모두 공통 노드(290)에 연결되어 있고, P타입의 기판(210)은 P-well(261)을 통해 고정 전위로 바이어스 되어 있다.
도 3은 도 2의 단면도에다 기생 성분의 바이폴라 트랜지스터를 부가하여 도시한 것이다. 이를 참고로 하여 정전 방지 동작을 설명한다. 특히 도 3은 양(+)의 정전기가 들어올 때를 가정한 것이다. 먼저 기생 성분의 바이폴라 트랜지스터는 세 개가 존재하며 각각 PNP1, PNP2 및 PNP3로 표기되어 있다. PNP1은 M1의 N-well 바디(240), 소오스(S1) 및 드레인(D1)이 각각 베이스, 컬렉터 및 에미터가 되어 수평형(Lateral) PNP 바이폴라 트랜지스터(PNP1)를 형성한다. 두번째 기생 바이폴라 트랜지스터(PNP2)는 M2의 N-well 바디(260), 드레인(D2) 및 소오스(S2)가 각각 베이스, 컬렉터 및 에미터가 되어 또 다른 수평형(Lateral) PNP 바이폴라 트랜지스터를 형성한다. 세번째 기생 바이폴라 트랜지스터(PNP2)는 Deep N-well(231)와 그 상부의 N-well(도면부호 미도시), P타입의 기판(P-Substrate, 210), Isolated Psub(230)와 P-Well(241)가 각각 베이스, 컬렉터 및 에미터가 된다. 세 개의 기생 바이폴라 트랜지스터에 연결된 저항들 RN-Well1, RIso, RN-Well2은 각각 N-Well 바디(240) 저항, Deep N-Well(231) 저항, N-Well 바디(260) 저항을 각각 나타낸다.
이들 연결 상태를 등가회로로 나타내면 도 4와 같이 도시될 수 있다. 입력 패드(110)에서 접지(GND) 패드(130) 사이에 첫번째 기생 바이폴라 트랜지스터(PNP1)와 두 번째 기생 바이폴라 트랜지스터(PNP2)가 직렬로 연결되어 있다. 두 번째 기생 바이폴라 트랜지스터(PNP2)와 세 번째 기생 바이폴라 트랜지스터(PNP3)는 에미터 단자를 공통 노드(290)로 서로 공유하고, 컬렉터 단자들은 접지(GND) 패드(130)로 연결되어 있다. 이러한 회로 구조의 장점은 전류 애벌런취(Avalenche) 현상을 일으키게 되는 래치-업(Latch-Up) 구조를 피할 수 있다는 점이다.
참고로 MOS 트랜지스터 공정에서 래치-업(Latch-Up) 구조를 나타내는 것은 NPN 및 PNP 기생 바이폴라 트랜지스터들이 서로의 베이스-컬렉터들이 묶인 상태에 의해서이다. 여기서 트리거 전압 이상이 개입되었을 때 두 기생 트랜지스터간 전류의 피드포워드(Feed Forward)가 발생하여 순식간에 전류의 폭주 현상이 발생하여 오오믹 열(Ohmic heat)로 인해 궁극적으로는 소자가 파괴된다. 이 현상은 비가역적이라 파괴된 소자는 추후 전류가 차단되더라도 복구되지 않아 영구 불능 상태로 된다. 도 4의 도면에서 알 수 있듯이 본 발명에서는 기생 바이폴라 트랜지스터들이 래치-업(Latch-Up)을 일으키는 구조로부터 탈피해 있다.
이하, 입력 패드(110)에 양(+)의 정전 전압이 들어올 때 본 발명의 정전 방지 동작을 설명한다. 이를 이해하기 위해서는 도 1, 도 3, 도 4 및 도 7을 함께 참고로 하여 이들을 염두에 두어야 한다. 수 백 내지 수 천 볼트에 이르는 양(+)의 정전 전압이 입력패드(110)에 들어오면 P채널 MOS 트랜지스터인 M1의 드레인(D1) 전압은 게이트(G1) 전압보다 높아지므로 M1이 턴-온(Turn-On)된다. 그러므로 공통 노드(290)인 M1의 소오스(S1), 바디(B1), Isolated Psub(230)의 단자 IPsub, Deep N-Well(231)과 N-Well의 이중층의 단자 Iso 등은 모두 입력 패드(110)의 전압과 동등하게 된다. 이때 P채널 MOS 트랜지스터인 M2의 게이트(G2)에도 양(+)의 정전 전압이 가해지게 되므로 M2는 오프(Off) 상태를 유지한다.
한편, 두 번째 기생 바이폴라 트랜지스터 PNP2의 베이스는 공통 노드(290)에 연결되어 있으므로 이 전압 또한 양(+)의 정전 전압이 가해지는 반면, PNP2의 컬렉터는 접지 패드(130)에 연결되어 있어 PNP2의 컬렉터-베이스 사이에는 양(+)의 정전 전압 차이만큼 전위차가 발생한다. 이 전위차는 PNP2의 컬렉터-베이스 사이의 PN 접합 다이오드로 하여금 높은 역방향 전압에 의한 애벌런취 항복(Avalenche Breakdown)을 일으키게 된다. 애벌런취 항복 전류에 의해 PNP2의 베이스 저항(RN-Well2)에 전압이 형성되고 PNP2는 턴-온되어 양(+)의 정전 전압에 의한 전류는 쉽게 접지 패드(130)로 방전된다.
부가적으로, 세 번째 기생 바이폴라 트랜지스터 PNP3의 컬렉터-베이스 사이 항복 전압(Breakdown Voltage)는 도핑 농도의 차이로 인해 다른 기생 바이폴라 트랜지스터의 그것보다 높고, 전류증폭율은 비교적 낮다. 이로 인해 양(+)의 정전기가 들어올 때 트랜지스터 PNP3는 활성화되지 않아 양(+)의 정전 전압의 방전에 기여하지 않을 수 있다.
또한 부가적으로 세 번째 기생 바이폴라 트랜지스터 PNP3의 컬렉터와, 베이스가 적절한 도핑 농도를 가질 때에는 PNP2와 더불어 양(+)의 정전 전압을 동시에 접지로 방전시킬 수도 있게 될 수도 있다.
도 5는 도 2의 단면도에다 기생 성분의 바이폴라 트랜지스터를 부가하여 도시한 것으로 도 3과는 달리 이번에는 음(-)의 정전기가 들어올 때를 가정한 것이다. 먼저 기생 성분의 바이폴라 트랜지스터 역시 동일한 위치에 세 개가 존재하며 각각 PNP1, PNP2 및 PNP3로 표기되어 있다. 다만 소오스와 컬렉터의 위치는 서로 바뀌어 있다. PNP1은 M1의 N-well 바디(240), 소오스(S1) 및 드레인(D1)이 각각 베이스, 에미터 및 컬렉터가 되어 수평형(Lateral) PNP 바이폴라 트랜지스터(PNP1)를 형성한다. 두번째 기생 바이폴라 트랜지스터(PNP2)는 M2의 N-well 바디(260), 드레인(D2) 및 소오스(S2)가 각각 베이스, 에미터 및 컬렉터가 되어 또 다른 수평형(Lateral) PNP 바이폴라 트랜지스터를 형성한다. 세번째 기생 바이폴라 트랜지스터(PNP3)는 Deep N-well(231)와 그 상부의 N-well(도면부호 미도시), P타입의 기판(P-Substrate, 210), Isolated Psub(230)와 P-Well(241)가 각각 베이스, 에미터 및 컬렉터가 된다. 세 개의 기생 바이폴라 트랜지스터에 연결된 저항들 RN-Well1, RIso, RN-Well2은 각각 N-Well 바디(240) 저항, Deep N-Well(231) 저항, N-Well 바디(260) 저항을 각각 나타낸다.
이들 연결 상태를 등가회로로 나타내면 도 6과 같이 도시될 수 있다. 입력 패드(110)는 음(-)의 정전 전압이 들어올 때를 가정한 것이므로 전위가 높은 접지(GND) 패드(130)가 위로, 전위가 낮은 입력 패드(110)가 아래로 표기되어 있음을 유의하여야 한다. 입력 패드(110)과 접지(GND) 패드(130) 사이에 첫번째 기생 바이폴라 트랜지스터(PNP1)와 두 번째 기생 바이폴라 트랜지스터(PNP2)가 직렬로 연결되어 있다. 두 번째 기생 바이폴라 트랜지스터(PNP2)와 세 번째 기생 바이폴라 트랜지스터(PNP3)는 컬렉터 단자를 공통 노드(290)로 서로 공유하고, 에미터 단자들은 접지(GND) 패드(130)로 연결되어 있다. 이러한 회로 구조의 장점은 전류 애벌런취(Avalenche) 현상을 일으키게 되는 래치-업(Latch-Up) 구조를 피할 수 있다는 점이다.
참고로 전술하여 설명한 바와 같이, MOS 트랜지스터 공정에서 래치-업(Latch-Up) 구조를 나타내는 것은 NPN 및 PNP 기생 바이폴라 트랜지스터들이 서로의 베이스-컬렉터들이 묶인 상태에 의해서이다. 여기서 트리거 전압 이상이 개입되었을 때 두 기생 트랜지스터간 전류의 피드포워드(Feed Forward)가 발생하여 순식간에 전류의 폭주 현상이 발생하여 오오믹 열(Ohmic heat)로 인해 궁극적으로는 소자가 파괴된다. 이 현상은 비가역적이라 파괴된 소자는 추후 전류가 차단되더라도 복구되지 않아 영구 불능 상태로 된다. 도 6의 도면에서 알 수 있듯이 본 발명에서는 기생 바이폴라 트랜지스터들이 래치-업(Latch-Up)을 일으키는 구조로부터 탈피해 있다.
다음으론, 입력 패드(110)에 음(-)의 정전 전압이 들어올 때 본 발명의 정전 방지 동작을 설명한다. 이를 이해하기 위해서는 도 1, 도 5, 도 6 및 도 8을 함께 참고로 하여 이들을 염두에 두어야 한다. 마이너스 수 백 내지 수 천 볼트에 이르는 음(-)의 정전 전압이 입력패드(110)에 들어오면 P채널 MOS 트랜지스터인 M2의 게이트(G2) 전압은 소오스(S2) 전압보다 낮아지므로 M2가 턴-온(Turn-On)된다. 그러므로 공통 노드(290)인 M2의 소오스(S2), 바디(B2), Isolated Psub(230)의 단자 IPsub, Deep N-Well(231)과 N-Well의 이중층의 단자 Iso 등은 모두 접지 패드(GND, 130)와 전기적으로 연결되어 접지 전압과 동등하게 된다. 이때 P채널 MOS 트랜지스터인 M1의 드레인(G1)에도 음(-)의 정전 전압이 가해지게 되므로 M1은 오프(Off) 상태를 유지한다.
한편, 첫 번째 기생 바이폴라 트랜지스터 PNP1의 베이스는 공통 노드(290)에 연결되어 있으므로 이 전압은 접지 패드(GND, 130)의 전압과 같아지는 반면, PNP1의 컬렉터는 입력 패드(110)에 연결되어 있어 PNP1의 컬렉터-베이스 사이에는 음(-)의 정전 전압 차이만큼 전위차가 발생한다. 이 전위차는 PNP1의 컬렉터-베이스 사이의 PN 접합 다이오드로 하여금 높은 역방향 전압에 의한 애벌런취 항복(Avalenche Breakdown)을 일으키게 된다. 애벌런취 항복 전류에 의해 PNP1의 베이스 저항(RN-Well1)에 전압이 형성되고 PNP1은 턴-온되어 음(-)의 정전 전압에 의한 전류 역시 쉽게 방전된다.
이러한 음(-)의 정전 전압을 적절히 방전하는 동작 메커니즘은 양(+)의 정전전압을 방전하는 동작과는 서로 대칭적으로 이루어진다고 볼 수 있다.
또한 MOS 트랜지스터와 기생 바이폴라 트랜지스터들이 적절하게 조합된 동작으로 방전 동작이 이루어진다. 예를 들어 하나 이상의 MOS 트랜지스터의 턴-온(Turn-on) 동작과 하나 이상의 기생 바이폴라 트랜지스터의 PN 접합에서 나타나는 역방향 항복 전압에 의한 동작이 조합되어 정전 전압이 방전될 수 있다. 본 발명의 일실시예로 든 것은 M1-PNP2, M2-PNP1의 조합이지만 여러 다른 조합이 있을 수 있다. 또한 MOS 트랜지스터가 P채널인 경우뿐만 아니라 N채널인 경우도 이와 유사한 예를 손쉽게 만들 수 있다. 기생 바이폴라 트랜지스터 역시도 PNP타입 뿐만 아니라 NPN 타입을 도입하여도 유사한 예를 만들 수 있다.
그러므로 양(+)의 정전기가 들어올 때나, 음(-)의 정전기가 들어올 때를 막론하고 본 발명의 정전 방지 효과는 손 쉽게 나타난다. 특히 공통(Common)으로 쓰이는 노드(290), 또는 Deep N-Well(231)과 이중층을 이루는 N-Well 등의 노드를 나타내는 Iso 노드가 플로팅되는 일이 없이 항상 전위가 설정되어 있는 장점이 있어 정전 방지 동작에 필수적인 기생 트랜지스터들의 턴-온(Turn-On) 및 정전 전류의 흐름을 유연하게 만들 수 있다. 이로 인해 기생 트랜지스터들의 정확한 정전 방지 동작이 이루질 수 있게 되어 본 발명의 장점이 보다 극명하게 드러난다.
이하 양(+)의 정전기 및 음(-)의 정전기가 들어올 경우, MOS 트랜지스터 M1 및 M2의 회로 동작에 대해 설명한다. 도 7은 양(+)의 정전기가 입력패드(110)에 들어올 경우이다. 먼저 PMOS 트랜지스터 M1은 양(+)의 정전기에 의해 드레인(D1)의 전압이 게이트(G1)의 전압보다 문턱전압 이상 높아져서 턴-온되어 드레인(D1)과 소오스(S1) 사이에 정전 전류가 흐른다. 입력 패드(110)에는 역시 PMOS 트랜지스터 M2의 게이트(G2)에도 동시에 가해지므로 게이트(G2)의 전압은 드레인(D2)의 전압보다 높아 이번에는 M2는 오프(Off) 상태를 유지한다. 트랜지스터 M1의 채널을 통과한 전류는 트랜지스터 M2가 아니라 전술한 기생 바이폴라 트랜지스터들에 의한 경로로 접지(GND) 패드(130)로 방전된다. 이하, 본 발명의 명세서 전반에서 PMOS라 함은 채널이 P타입으로 된 P채널 MOS 트랜지스터를 의미한다.
음(-)의 정전기가 들어올 경우에도 이와 유사한 설명이 적용된다. 도 8을 참고로 하여 이를 설명한다. 트랜지스터 M2의 게이트(G2)와 트랜지스터 M1의 드레인(D1)은 공히 입력 패드(110)에 연결되어 있다. 그러므로 음(-)의 정전기가 들어오면 트랜지스터 M2의 게이트(G2) 전압은 소오스(G2) 전압보다 낮아지고 이 전압차가 트랜지스터 M2의 문턱전압을 초과하게 되면 M2는 턴-온(Turn-On)되지만 트랜지스터 M1은 오프(Off) 상태를 유지한다. 트랜지스터 M2가 턴-온(Turn-On)됨에 의해 M2의 채널을 통과한 전류는 트랜지스터 M1가 아니라 전술한 기생 바이폴라 트랜지스터들에 의한 경로로 접지(GND, 130)로 방전된다. 이로써 양(+)의 정전기 및 음(-)의 정전기가 들어올 경우를 막론하고 정전기의 방전 경로는 완성되어 반도체 칩의 내부회로가 정전기의 영향으로부터 벗어나고 정전기로부터 보호될 수 있다.
이상에서 본 발명의 바람직한 실시 예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 더욱 다양한 실시 예로 구현될 수 있으며, 이러한 실시 예들 또한 본 발명의 권리범위에 속하는 것이다.

Claims (21)

  1. 입력 패드 단자;
    접지 패드 단자;
    상기 입력 패드 단자에 소오스 또는 드레인 가운데 하나의 단자가 전기적으로 연결되고, 상기 접지 패드에 게이트가 전기적으로 연결된 제 1 MOS 트랜지스터;
    상기 접지 패드 단자에 소오스 또는 드레인 가운데 하나의 단자가 전기적으로 연결되고, 상기 입력 패드에 게이트가 전기적으로 연결된 제 2 MOS 트랜지스터;
    상기 제 1 MOS 트랜지스터의 소오스 또는 드레인 가운데 입력 단자와 연결되지 않은 나머지 단자와, 상기 제 2 MOS 트랜지스터의 소오스 또는 드레인 가운데서 접지 단자와 연결되지 않은 나머지 단자가 서로 전기적으로 연결된 공통 노드;
    를 포함하는 것을 특징으로 하는 정전 방지 회로.
  2. 제 1항에 있어서, 상기 제 1 및 상기 제 2 MOS 트랜지스터는 P채널 MOS 트랜지스터인 것을 특징으로 하는 정전 방지 회로.
  3. 제 1항에 있어서, 상기 공통 노드는 정전 방지 동작 시에 전기적으로 플로팅되지 않는 것을 특징으로 하는 정전 방지 회로.
  4. 제 1항에 있어서, 상기 제 1 및 상기 제 2 MOS 트랜지스터 가운데 하나는 반도체 기판으로부터 격리되기 위하여 상기 제 1 MOS 트랜지스터의 채널 불순물 타입과는 다른 불순물 타입의 매립층이 상기 채널의 하부에 위치하는 것을 특징으로 하는 정전 방지 회로.
  5. 제 4항에 있어서, 상기 채널과 상기 매립층 사이에는 상기 매립층과는 다른 불순물 타입의 격리 기판층이 위치하는 것을 특징으로 하는 정전 방지 회로.
  6. 제 5항에 있어서, 상기 제 1 및 상기 제 2 MOS 트랜지스터 가운데 하나는 상기 매립층과 더불어 상기 매립층과 같은 불순물 타입의 웰(Well)이 상기 제 1 MOS 트랜지스터의 옆면(sidewall)을 둘러싸고 있음에 의하여 상기 반도체 기판으로부터 전기적으로 격리되는 것을 특징으로 하는 정전 방지 회로.
  7. 제 5항에 있어서, 상기 제 1 및 상기 제 2 MOS 트랜지스터 가운데 하나는 상기 채널 하부에 상기 매립층, 상기 매립층과 다른 타입의 불순물인 격리 기판 및 상기 매립층과 같은 타입의 불순물인 웰이 서로 다른 깊이로 형성된 것을 특징으로 하는 정전 방지 회로.
  8. 제 7항에 있어서, 상기 분리 기판에 전압을 가하기 위한 노드 및 상기 웰에 전압을 가하기 위한 노드는 공통 노드로 연결된 것을 특징으로 하는 정전 방지 회로.
  9. 제 8항에 있어서, 상기 제 1 및 상기 제 2 MOS 트랜지스터 가운데 하나는 그 소오스가 상기 공통 노드로 연결된 것을 특징으로 하는 정전 방지 회로.
  10. 제 6항에 있어서, 상기 웰은 서로 다른 불순물 농도를 가진 이중층으로 구성된 것을 특징으로 하는 정전 방지 회로.
  11. 제 6항에 있어서, 상기 웰은 상기 공통 노드에 연결된 것을 특징으로 하는 정전 방지 회로.
  12. 제 1항에 있어서, 상기 제 1 및 상기 제 2 MOS 트랜지스터 가운데 다른 하나는 소오스와 웰 바디가 상기 공통 노드에 연결된 것을 특징으로 하는 정전 방지 회로.
  13. 제 1항에 있어서, 상기 제 1 MOS 트랜지스터에 의해 제 1 기생 바이폴라 트랜지스터가 형성되고, 상기 제 2 MOS 트랜지스터에 의해 제 2 기생 바이폴라 트랜지스터가 형성되는 것을 특징으로 하는 정전 방지 회로.
  14. 제 6항에 있어서, 상기 웰, 상기 격리 기판 및 상기 반도체 기판에 의해 제 3 기생 바이폴라 트랜지스터가 형성되는 것을 특징으로 하는 정전 방지 회로.
  15. 제 8항에 있어서, 상기 공통 노드는 정전 방지 동작시 플로팅되지 않고 항상 전위가 설정된 것을 특징으로 하는 정전 방지 회로.
  16. 입력 패드 단자;
    접지 패드 단자;
    상기 입력 패드 단자와 상기 접지 패드 단자에 직렬 연결된 제 1 및 제 2 MOS 트랜지스터;
    상기 제 1 MOS 트랜지스터의 소오스, 드레인 및 바디에 의해 형성되는 제 1 기생 바이폴라 트랜지스터;
    상기 제 2 MOS 트랜지스터의 소오스, 드레인 및 바디에 의해 형성되는 제 2 기생 바이폴라 트랜지스터;
    상기 제 1 MOS 트랜지스터의 바디, 상기 제 2 MOS 트랜지스터의 바디 및 상기 제 1 MOS 트랜지스터 또는 상기 제 2 MOS 트랜지스터 가운데 어느 하나의 트랜지스터가 홀로 격리되도록 하는 웰(Well)에 의해 형성되는 제 3 기생 바이폴라 트랜지스터;
    를 포함하는 것을 특징으로 하는 정전 방지 회로.
  17. 제 16항에 있어서, 상기 격리는 해당 MOS 트랜지스터를 둘러싸는 형태인 것을 특징으로 하는 정전 방지 회로.
  18. 제 16항에 있어서, 상기 제 3 기생 바이폴라 트랜지스터는 상기 제 1 또는 상기 제 2 기생 바이폴라 트랜지스터와 병렬 연결된 것을 특징으로 하는 정전 방지 회로.
  19. 제 16항에 있어서, 상기 제 3 기생 바이폴라 트랜지스터의 에미터 또는 컬렉터는 서로 공통인 노드에 연결된 것을 특징으로 하는 정전 방지 회로.
  20. 입력 패드 단자;
    접지 패드 단자;
    상기 입력 패드 단자에 연결된 제 1 MOS 트랜지스터;
    상기 접지 패드 단자에 연결된 제 2 MOS 트랜지스터;
    상기 제 1 MOS 트랜지스터의 소오스, 드레인 및 바디에 의해 형성되는 제 1 기생 바이폴라 트랜지스터;
    상기 입력 패드 단자에 양의 정전기가 개입되는 경우에 상기 제 1 MOS 트랜지스터 또는 상기 제 1 기생 바이폴라 트랜지스터 가운데 최소한 하나의 턴-온(Turn-On) 동작에 의해 정전 방지 동작이 이루어지는 것을 특징으로 하는 정전 방지 회로.
  21. 입력 패드 단자;
    접지 패드 단자;
    상기 입력 패드 단자에 연결된 제 1 MOS 트랜지스터;
    상기 접지 패드 단자에 연결된 제 2 MOS 트랜지스터;
    상기 제 2 MOS 트랜지스터의 소오스, 드레인 및 바디에 의해 형성되는 제 2 기생 바이폴라 트랜지스터;
    상기 입력 패드 단자에 음의 정전기가 개입되는 경우에 상기 제 2 MOS 트랜지스터 또는 상기 제 2 기생 바이폴라 트랜지스터 가운데 최소한 하나의 턴-온(Turn-On) 동작에 의해 정전 방지 동작이 이루어지는 것을 특징으로 하는 정전 방지 회로.
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