KR19980037816A - 정전기 보호소자 - Google Patents
정전기 보호소자 Download PDFInfo
- Publication number
- KR19980037816A KR19980037816A KR1019960056626A KR19960056626A KR19980037816A KR 19980037816 A KR19980037816 A KR 19980037816A KR 1019960056626 A KR1019960056626 A KR 1019960056626A KR 19960056626 A KR19960056626 A KR 19960056626A KR 19980037816 A KR19980037816 A KR 19980037816A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- well
- active region
- active
- electrode
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
반도체 장치의 정전기 보호소자에 관하여 개시한다. 본 발명은 반도체 기판에 형성된 P형 웰과, 상기 P형 웰 내의 반도체 기판의 제1 액티브 영역에 형성되고 입출력 패드에 연결된 제1 N+영역과, 상기 제1 N+영역에 연결된 저항과, 상기 제1 N+영역과 소정거리 떨어지고 상기 P웰 내의 제1 액티브 영역에 형성되고 Vss단자와 연결된 제2 N+ 영역과, 상기 P형 웰 내에 상기 제1 액티브 영역과 소정거리 이격된 제2 액티브 영역에 N+ 소오스, N+ 드레인 및 게이트로 구성된 NMOS가 형성되어 있고, 상기 N+ 소오스 및 게이트는 P+웰콘택과 함께 Vss단자에 연결되고 N+ 드레인은 입출력 패드에 연결된 것을 특징으로 하는 반도체 장치의 정전기 보호소자를 제공한다. 본 발명의 반도체 장치의 정전기 보호소자에 의하면, 종래에 정전기 방전수준을 떨어뜨렸던 전류 밀집 현상을 방지할 수 있다.
Description
본 발명은 반도체 장치의 정전기 보호소자에 관한 것으로, 특히 국부적인 전류 밀집현상을 방지할 수 있는 반도체 장치의 정전기 보호소자에 관한 것이다.
정전기 보호소자로는 다이오드를 사용할 수도 있는 데, 다이오드는 과전류 방전시 자체 저항이 증가하여 방전효율이 떨어지고 내부 회로가 파손될 가능성이 높다.
이를 해결하기 위하여, NMOS가 제안되었다. NMOS는 트리거(trigger) 전압, 스냅백(snap-back) 전압 및 다이내믹 저항 등 모든 면에서 우수하다. 그런데, NMOS 소자는 정전기 보호능력을 향상시키기 위해서 게이트 폭을 크게 유지하여야 하는데, 칩 사이즈의 제한이나 회로배치 모양 때문에 한쪽방향으로 게이트 폭을 늘리지 못하기 때문에 손가락(finger) 또는 사다리(ladder) 구조를 사용하지 않을 수 없게 되었다. 여기서, 종래의 손가락 또는 사다리 구조를 이용한 반도체 장치의 정전기 보호소자를 설명한다.
도 1은 종래기술에 의한 반도체 장치의 정전기 보호소자의 레이아웃도이다.
도 1에서, 종래의 정전기 보호소자는 드레인(1)과, 게이트(3)와, 소오스(5)로 구성된 NMOS와 P웰 콘택(7)으로 구성되어 있으며, 입출력 패드로 부터 유입된 전류가 Vss 단자로 방전되도록 되어 있다.
그런데, 상술한 바와 같은 종래의 반도체 장치의 정전기 보호소자는 참조번호 9로 표시한 부분(빗금친 부분)에 전류밀집 현상이 일어난다. 그 이유는 P웰 콘택(7)과 소오스사이의 거리 차에 의한 웰 저항 때문이다.
다시 말하면, 충돌 이온화에 의해서 각 드레인단에 발생한 전자 및 홀쌍중에서 홀들은 P+ 웰 콘택(7)을 통하여 빠져나가지만 소오스에 축적되어 소오스에 대한 웰 포텐셜을 증가시켜 소오스를 턴온시키기도 한다. 이러한 소오스 턴온현상은 웰 콘택에서 멀리 떨어진 소오스에서 더욱 왕성하며 결국 참조번호 9로 표시한 드레인 접합부분에서 충돌 이온화율이 증가하게 되어 전류가 밀집하게 된다. 이렇게 전류가 특정 부위에 밀집하게 되면 정전기 보호소자의 성능이 떨어지게 되는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 상술한 전류 밀집 현상을 방지할 수 있는 반도체 장치의 정전기 보호소자를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판에 형성된 P형 웰과, 상기 P형 웰 내의 반도체 기판의 제1 액티브 영역에 형성되고 입출력 패드에 연결된 제1 N+영역과, 상기 제1 N+영역에 연결된 저항과, 상기 제1 N+영역과 소정거리 떨어지고 상기 P웰 내의 제1 액티브 영역에 형성되고 Vss단자와 연결된 제2 N+ 영역과, 상기 P형 웰 내에 상기 제1 액티브 영역과 소정거리 이격된 제2 액티브 영역에 N+ 소오스, N+ 드레인 및 게이트로 구성된 NMOS가 형성되어 있고, 상기 N+ 소오스 및 게이트 그리고 P+웰콘택은 Vss단자에 연결되고 N+ 드레인은 입출력 패드에 연결된 것을 특징으로 하는 반도체 장치의 정전기 보호소자를 제공한다.
또한, 본 발명의 소자는 제 1 전도형의 반도체 기판; 상기 반도체 기판에 형성된 제 2 전도형의 웰영역; 접지단자와 연결되고, 상기 제 2 전도형 웰영역의 주변부에 형성된 고농도의 제 2 전도형의 웰콘택영역; 상기 웰콘택영역으로 둘러싸인 상기 웰영역내의 제 1 액티브영역에 형성되고, 제 1 전류전극은 저항을 통하여 입출력패드에 연결되고, 제 2 전류전극은 상기 접지단자에 연결되고, 제어전극은 플로팅된 제 1 전도형의 제 1 트랜지스터; 상기 제 1 액티브영역과는 소정거리로 이격되고 상기 웰콘택영역으로 둘러싸인 상기 웰영역내의 제 2 액티브 영역에 형성되고, 제 1 전류전극은 상기 입출력패드에 연결되고 제 2 전류전극과 제어전극은 상기 접지단자에 연결되고, 상기 제 1 전도형 트랜지스터의 채널길이 보다 작은 채널길이를 가진 복수의 제 1 전도형의 제 2 트랜지스터들을 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치의 정전기 보호소자에 의하면, 종래에 발생하던 전류 밀집 현상을 방지할 수 있다.
도 1은 종래기술에 의한 반도체 장치의 정전기 보호소자의 레이아웃도이다.
도 2는 본 발명에 의한 반도체 장치의 정전기 보호소자의 레이아웃도이다.
도 3은 본 발명의 반도체 장치의 정전기 보호소자의 등가회로도이다.
도 4는 본 발명의 반도체 장치의 정전기 보호소자의 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명에 의한 반도체 장치의 정전기 보호소자의 레이아웃도이고, 도 3은 본 발명의 반도체 장치의 정전기 보호소자의 등가회로도이고, 도 4는 본 발명의 반도체 장치의 정전기 보호소자의 단면도이다.
먼저, 도 3을 이용하여 본 발명의 동작원리를 설명하면, 채널길이가 작은 제 1 액티브영역의 NMOS(LNPN)가 턴온된 후 유입되는 전류 I1이 M2의 드레인 전압을 쉽게 상승시켜 M2의 모든 드레인을 통하여 전류가 유입된다. 왜냐하면, VM2,drain은 VM1+ I1R이기 때문이다.
다음에, 도 2 및 도 4를 이용하여 본 발명의 정전기 보호소자의 구조를 설명하면, N형 또는 P형의 반도체 기판(11)에 P웰영역(13)이 형성되어 있다. 상기 P웰영역(13)의 주변부에는 P+ 웰콘택영역(22)이 형성된다. 웰콘택영역(22)로 둘러싸인 웰영역(13)내에는 제1 액티브 영역(14)과 제2 액티브 영역(18)이 한정된다.
상기 제1 액티브 영역(14)에는 입출력 패드(I/O)에 연결되어 제 1 전류전극으로 제공되는 제1 N+영역(15)와, 상기 제1 N+영역(15)과 소정거리 떨어지고 상기 P웰영역(13) 내의 제1 액티브 영역(14)에 형성되고 Vss단자, 즉 접지단자와 연결되어 제 2 전류전극으로 제공되는 제2 N+ 영역(17)이 형성되어 있다. 제어전극으로 제공되는 게이트전극(16)은 플로팅상태로 유지된다. 그리고, 상기 제1 N+영역(15)에는 저항(R)이 연결되어 있다. 저항(R)은 액티브 저항, 웰저항, 폴리실리콘저항 등으로 구서오할 수 있다. 이렇게 되면, 제1 액티브 영역(14)에는 웰저항이 크고 턴온전압이 작으면서 면적도 작은 제 1 트랜지스터인 NMOS가 형성된다.
상기 P 웰영역(13) 내에 상기 제1 액티브 영역(14)과 소정거리 이격된 제2 액티브 영역(18)에는 N+ 소오스(19), N+ 드레인(21) 및 게이트(23)로 구성된 복수의 NMOS가 형성되어 있고, 상기 N+ 소오스(19) 및 게이트(21)와 P+ 웰콘택영역(22)은 Vss 단자에 연결되어 있고, N+ 드레인(21)은 입출력 패드에 연결되어 있다. 그리고, 상기 제 2 액티브영역(18)의 각 NMOS의 채널 길이(L2)는 상기 제 1 액티브영역(14)의 NMOS의 채널길이(L1)보다 크게 형성한다.
결과적으로, 본 발명의 반도체 장치의 정전기 보호소자에서 제 2 액티브영역(18)의 NMOS의 드레인 전압이 제 1 액티브 영역(14)에 존재하는 NMOS의 턴온전압과 드레인 저항에 의해 결정되므로 제 2 액티브 영역(18)에 형성된 모든 NMOS트랜지스터의 드레인 전압이 동시에 증가되어 제 2 액티브영역의 NMOS의 모든 드레인 핑거가 턴온되므로 국부적인 턴온에 의한 전류밀집현상이 방지된다.
상술한 바와 같이 본 발명의 반도체 장치의 정전기 보호소자는 종래의 정전기 보호소자에서 발생되는 전류밀집현상을 방지하기 위해 턴온전압이 작고 드레인 저항이 달린 NMOS가 주방전역할을 하는 제 2 액티브영역의 NMOS의 모든 핑거를 턴온시켜서 정전기 방전효율을 향상시켰다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
Claims (4)
- 반도체 기판에 형성된 P형 웰;상기 P형 웰 내의 반도체 기판의 제1 액티브 영역에 형성되고 입출력 패드에 연결된 제1 N+영역;상기 제1 N+영역에 연결된 저항;상기 제1 N+영역과 소정거리 떨어지고 상기 P웰 내의 제1 액티브 영역에 형성되고 접지단자와 연결된 제2 N+ 영역; 및상기 P형 웰 내에 상기 제1 액티브 영역과 소정거리 이격된 제2 액티브 영역에 복수의 N+ 소오스, N+ 드레인 및 게이트로 구성된 NMOS가 형성되어 있고, 상기 N+ 소오스 및 게이트는 P+ 웰콘택과 함께 접지단자에 연결되고 N+ 드레인은 입출력 패드에 연결된 것을 특징으로 하는 반도체 장치의 정전기 보호소자.
- 제 1 항에 있어서, 제 1 액티브영역의 NMOS의 채널길이가 제 2 액티브영역의 NMOS의 채널길이 보다 작은 것을 특징으로 하는 반도체장치의 정전기 보호소자.
- 제 1 항에 있어서, N+영역에 연결된 저항은 액티브저항, 웰저항 또는 폴리실리콘 저항 중의 어느 하나로 구성하는 것을 특징으로 하는 반도체 장치의 정전기 보호소자.
- 제 1 전도형의 반도체 기판;상기 반도체 기판에 형성된 제 2 전도형의 웰영역;접지단자와 연결되고, 상기 제 2 전도형 웰영역의 주변부에 형성된 고농도의 제 2 전도형의 웰콘택영역;상기 웰콘택영역으로 둘러싸인 상기 웰영역내의 제 1 액티브영역에 형성되고, 제 1 전류전극은 저항을 통하여 입출력패드에 연결되고, 제 2 전류전극은 상기 접지단자에 연결되고, 제어전극은 플로팅된 제 1 전도형의 제 1 트랜지스터;상기 제 1 액티브영역과는 소정거리로 이격되고 상기 웰콘택영역으로 둘러싸인 상기 웰영역내의 제 2 액티브 영역에 형성되고, 제 1 전류전극은 상기 입출력패드에 연결되고 제 2 전류전극과 제어전극은 상기 접지단자에 연결되고, 상기 제 1 전도형 트랜지스터의 채널길이 보다 작은 채널길이를 가진 복수의 제 1 전도형의 제 2 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치의 정전기 보호소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960056626A KR100192952B1 (ko) | 1996-11-22 | 1996-11-22 | 정전기 보호소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960056626A KR100192952B1 (ko) | 1996-11-22 | 1996-11-22 | 정전기 보호소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980037816A true KR19980037816A (ko) | 1998-08-05 |
| KR100192952B1 KR100192952B1 (ko) | 1999-06-15 |
Family
ID=19483177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960056626A KR100192952B1 (ko) | 1996-11-22 | 1996-11-22 | 정전기 보호소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100192952B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383003B1 (ko) * | 2000-12-30 | 2003-05-09 | 주식회사 하이닉스반도체 | 멀티-핑거구조의 ｅｓｄ 보호회로 |
| KR100672737B1 (ko) * | 2000-12-30 | 2007-01-23 | 매그나칩 반도체 유한회사 | Ｅｓｄ용 반도체 소자 및 그 제조방법 |
| WO2021036445A1 (zh) * | 2019-08-30 | 2021-03-04 | 珠海格力电器股份有限公司 | 一种功率半导体器件及其制作方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102790050B (zh) * | 2011-12-12 | 2016-01-20 | 钜泉光电科技(上海)股份有限公司 | 具备静电防护功能的芯片 |
-
1996
- 1996-11-22 KR KR1019960056626A patent/KR100192952B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383003B1 (ko) * | 2000-12-30 | 2003-05-09 | 주식회사 하이닉스반도체 | 멀티-핑거구조의 ｅｓｄ 보호회로 |
| KR100672737B1 (ko) * | 2000-12-30 | 2007-01-23 | 매그나칩 반도체 유한회사 | Ｅｓｄ용 반도체 소자 및 그 제조방법 |
| WO2021036445A1 (zh) * | 2019-08-30 | 2021-03-04 | 珠海格力电器股份有限公司 | 一种功率半导体器件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100192952B1 (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4387468B2 (ja) | 静電気保護素子 | |
| JP4401500B2 (ja) | 静電放電における寄生バイポーラ効果を低減する半導体装置および方法 | |
| KR100190008B1 (ko) | 반도체 장치의 정전하 보호 장치 | |
| JP4091999B2 (ja) | 静電気保護素子 | |
| US6670679B2 (en) | Semiconductor device having an ESD protective circuit | |
| KR20030028043A (ko) | 정전 방전 보호 기능을 가진 반도체 장치 | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JPH07193195A (ja) | Ｃｍｏｓ集積回路装置 | |
| KR100192952B1 (ko) | 정전기 보호소자 | |
| KR100435807B1 (ko) | 정전방전 보호 회로용 반도체 제어 정류기 | |
| US6838708B2 (en) | I/O cell and ESD protection circuit | |
| KR100954471B1 (ko) | Ｅｓｄ ｎｍｏｓ 디바이스 및 형성 방법과, 그를 포함하는 시스템 | |
| KR100220384B1 (ko) | 정전기 보호 소자 | |
| US7030461B2 (en) | Device for electrostatic discharge protection | |
| US20020060345A1 (en) | Esd protection circuit triggered by low voltage | |
| KR19990074584A (ko) | 정전방전 보호 회로를 갖는 반도체 소자 | |
| KR100618448B1 (ko) | 보호 회로를 갖는 반도체 장치 | |
| KR100612948B1 (ko) | 낮은 항복전압을 갖는 정전기 보호회로의 트랜지스터 | |
| KR100209222B1 (ko) | 반도체 소자의 정전방전 보호회로 | |
| KR100650625B1 (ko) | 정전기 방전 방지 소자 | |
| CN115084124A (zh) | 静电保护电路及半导体器件 | |
| US5432369A (en) | Input/output protection circuit | |
| KR100713923B1 (ko) | 반도체회로용 정전기 보호소자 | |
| KR100639224B1 (ko) | 정전기 방전 보호 소자 | |
| KR0186179B1 (ko) | 이에스디 보호회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070125 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |