CN1450658A - 半导体器件和半导体器件的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims description 63
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 134
- 239000010703 silicon Substances 0.000 claims abstract description 134
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 132
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 238000005530 etching Methods 0.000 claims abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 38
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 38
- 239000012535 impurity Substances 0.000 claims description 36
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 20
- 230000008676 import Effects 0.000 claims description 15
- 238000009413 insulation Methods 0.000 claims description 4
- 150000003376 silicon Chemical class 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 306
- 239000010408 film Substances 0.000 description 279
- 229910052581 Si3N4 Inorganic materials 0.000 description 38
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 38
- 229910052751 metal Inorganic materials 0.000 description 33
- 239000002184 metal Substances 0.000 description 33
- 239000000463 material Substances 0.000 description 30
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 229920005591 polysilicon Polymers 0.000 description 24
- 229910052721 tungsten Inorganic materials 0.000 description 24
- 239000010937 tungsten Substances 0.000 description 23
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 22
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 18
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 239000010409 thin film Substances 0.000 description 12
- 239000007769 metal material Substances 0.000 description 11
- 238000012545 processing Methods 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 8
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000001035 drying Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910004261 CaF 2 Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 229910006501 ZrSiO Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
在完全耗尽型SOI晶体管等中，把阈值电压调整成正确的值，在同一半导体衬底上，形成具有不同的阈值电压的多个晶体管是困难的。在(SOI衬底104的)硅有源层(＝SOI层)103上，形成虚设栅极图形111、112，然后，除去这些虚设栅极图形111、112，设置栅极沟130、132。在这些栅极沟130、132内，对硅有源层103进行刻蚀，使构成沟道区的部分的厚度变薄，调整各个晶体管的阈值电压。借助于此，就可以根据条件，提高电路设计上的自由度。
Description
技术领域
本发明涉及半导体器件和半导体器件的制造方法，涉及晶体管的阈值电压的控制。
背景技术
现在，在制造高性能的半导体晶体管时，为了实现动作速度的提高、功耗的降低，开始使用所谓的SOI(绝缘体上的硅)衬底(＝在硅支持衬底和表面的硅层之间存在着硅氧化膜等的埋入绝缘膜的衬底)来取代单晶硅衬底。
使用SOI衬底的半导体晶体管，粗分起来有完全耗尽型SOI晶体管和部分耗尽型SOI晶体管等。其中，在完全耗尽型SOI晶体管中，人们熟知由低寄生电容而致的功耗的降低，以及，由低阈值电压而致的，使栅极电极材料从多晶硅替换为金属，使所谓的金属栅极成为可能等的特长。
在该完全耗尽型SOI晶体管中，在晶体管的动作时，由于源极区、漏极区的各个区域和用埋入绝缘膜围起来的区域已大体上完全地耗尽化，故SOI衬底的硅有源层的厚度，与部分耗尽型SOI晶体管的情况下比较，肯定要形成得薄。
此外，在完全耗尽型(FD)的SOI晶体管中，人们已开发出具有用2个栅极电极层把沟道区夹在中间的构造的完全耗尽型的SOI晶体管。倘采用这些的构造，则在栅极电极层的构造中，使得提高控制性、更进一步地向微细化前进成为可能。此外，还可以降低沟道区的杂质浓度，降低杂质的散射和在沟道区的深度方向上降低电场。因此，在晶体管中，就可以提高在沟道区内的载流子的迁移率，可以增大驱动电流。此外，由于在已使沟道区完全耗尽化的状态下使晶体管动作，故可以使所谓的S-因子一直降低到60mV/decade左右的理想的值，因而可以降低晶体管的阈值电压的值。
此外，在完全耗尽型SOI晶体管等中，为了实现高速性，提高控制性，人们一直在开发在栅极电极层中设置使用金属材料(例如，高熔点金属材料)的所谓的金属栅极电极层，此外，栅极绝缘膜使用相对介电系数高的材料(以下，叫做高介电系数的材料(＝high-k材料))等的技术。在这样的情况下，使用所谓的虚设栅极工艺制造晶体管是有效的。
在这里，所谓虚设栅极工艺是这样的方法：在要设置栅极电极层的规定的位置上，预先形成同一的尺寸形状的图形(＝虚设栅极图形)，接着，以该图形为掩模导入杂质，形成源极区和漏极区，然后，除去虚设栅极图形，置换成栅极电极层。一般地说，在制造晶体管的过程中，需要对源极区和漏极区实施1000℃前后的高温热处理，使杂质激活化等的处理工序。但是，在虚设栅极工艺的情况下，源极区和漏极区都先于栅极电极层形成。因此，在该情况下，在形成了栅极电极层之后，可以只在450℃左右以下的比较低的温度下进行热处理。
如上所述，如果使用虚设栅极工艺，则在晶体管中，除去高熔点金属外，也可以用耐热性低的金属材料，形成所谓的金属栅极电极层。此外，使用高介电系数的材料(High-k材料)形成栅极绝缘膜也会变得容易起来。借助于此，在完全耗尽型的SOI晶体管等中，提高驱动性和控制性就成为可能。
在现有的完全耗尽型SOI晶体管中，在动作时，要使沟道区(＝硅有源层(＝SOI层))的部分耗尽化。因此，如上所述，为了压低沟道区的杂质的浓度，维持驱动性等，就要对其值设定上限。
在这样的情况下，要用离子注入技术等，向沟道区导入杂质，任意地控制晶体管的阈值电压的值，是困难的。因此，要在同一半导体衬底上，以不同的阈值电压任意地形成多个晶体管，是困难的。
此外，在使用所谓的金属栅极电极层和高介电系数材料的栅极绝缘膜的晶体管的情况下，钨(W)等可以在栅极电极层中使用的金属材料的功函数，具有接近于硅(Si)的中间能带间隙(＝能带间隙的中间，4.6eV)的值。此外，若材料使用单一的金属，则栅极电极层的功函数的值就可以固定。在栅极电极层的材料使用多晶硅的情况下，就可以向其内部导入杂质，把晶体管的阈值电压调整为适当的值。借助于此，现有技术，若栅极电极层使用金属材料，则与使用多晶硅的情况下比较，晶体管的阈值电压的值(＝绝对值)就易于变得高。因此，要使晶体管的阈值电压进一步降低等，控制为任意的值是困难的。
如上所述，在完全耗尽型SOI晶体管等中，在栅极电极层使用金属材料，而栅极绝缘膜使用高介电系数材料的情况下，就可以提高驱动性和控制性。但是，要把每一个晶体管的阈值电压都控制为适当的值，在同一半导体衬底上，用不同的阈值电压形成多个晶体管是困难的。
如上所述，若使用现有的方法，则在完全耗尽型SOI晶体管等中，要把阈值电压调整到适当的值是困难的。归因于此，要在同一半导体衬底上形成阈值电压不同的晶体管的情况下等，要提高电路设计的自由度是困难的。
发明内容
于是，本发明的目的在于解决这样的问题，制造高性能的半导体器件。
本发明可以提供半导体器件，其特征在于：具备：半导体衬底；在半导体衬底上形成的绝缘膜；在该绝缘膜上形成的硅层；在该硅层上形成的栅极绝缘膜；在该栅极绝缘膜上形成的栅极电极层；在上述硅层上形成的源极区、漏极区和沟道区，构成上述沟道区的硅层的厚度，在100以下。
此外，本发明还可以提供其特征在于具有如下工序的半导体器件的制造方法：在半导体衬底上中间存在着绝缘膜形成的硅层上，形成第1、第2虚设栅极图形的工序；以上述第1、第2虚设栅极图形为掩模，向上述硅层导入杂质，在源极区和漏极区的位置上形成杂质扩散层的工序；在上述硅层上形成绝缘膜，使得把上述第1和第2虚设栅极图形埋起来的工序；除去上述第1和第2虚设栅极图形，在上述绝缘膜上形成第1和第2沟的工序；在上述第1沟中，对上述硅层进行刻蚀，形成薄的沟道区的部分的厚度的工序；在上述第1和第2沟内，在上述硅层上，形成栅极绝缘膜的工序；在上述第1和第2沟内，在上述栅极绝缘膜上形成栅极电极层的工序。
此外，本发明还可以提供其特征在于具有如下工序的半导体器件的制造方法：在半导体衬底上中间存在着绝缘膜形成的硅层上，形成第1、第2虚设栅极图形的工序；以上述第1、第2虚设栅极图形为掩模，向上述硅层导入杂质，在源极区和漏极区的位置上形成杂质扩散层的工序；在上述硅层上形成绝缘膜，使得把上述第1和第2虚设栅极图形埋起来的工序；除去上述第1虚设栅极图形，在上述绝缘膜上形成第1沟的工序；在上述第1沟中，在上述硅层的沟道区的位置上形成硅氧化膜的工序；除去上述硅氧化膜，形成薄的上述硅层的沟道区的厚度的工序；除去上述第2虚设栅极图形，在上述绝缘膜上，形成第2沟的工序；在上述硅层的沟道区上形成栅极绝缘膜的工序；在上述栅极绝缘膜上，形成栅极电极的工序。
倘采用本发明，就可以把每一个晶体管的阈值电压控制为适当的值，在同一半导体衬底上，用不同的阈值电压形成多个晶体管。借助于此，在要在同一半导体衬底上形成阈值电压不同的晶体管的情况下等，就可以提高电路设计的自由度，可以提供高性能的半导体器件。
附图说明
图1的剖面图示出了本发明的实施方案1的半导体器件的制造工序。
图2的剖面图示出了本发明的实施方案1的半导体器件的制造工序。
图3的剖面图示出了本发明的实施方案1的半导体器件的制造工序。
图4的剖面图示出了本发明的实施方案1的半导体器件的制造工序。
图5的剖面图示出了本发明的实施方案2的半导体器件的制造工序。
图6的剖面图示出了本发明的实施方案2的半导体器件的制造工序。
图7的剖面图示出了本发明的实施方案2的半导体器件的制造工序。
图8的剖面图示出了本发明的实施方案3的半导体器件的制造工序。
图9的剖面图示出了本发明的实施方案3的半导体器件的制造工序。
图10的剖面图示出了本发明的实施方案3的半导体器件的制造工序。
具体实施方式
以下，参看附图，对本发明的实施方案详细地进行说明。
(实施方案1)
参看图1到4对本实施方案进行说明。在本实施方案中，作为一个例子，对在同一半导体衬底(例如，SOI衬底)上，使得阈值电压的值不同那样地，形成多个N型的MOS晶体管的情况进行说明。
此外，图2到图4，是在在SOI衬底上形成的N型MOS晶体管中，对栅极电极层的长度方向垂直的方向的剖面图。
首先，如图1(a)、(b)所示，在如上所述地形成的SOI衬底中，在要形成规定的元件形成区域的栅极电极层的区域上，形成虚设栅极图形。SOI衬底的硅有源层(＝SOI)的厚度，作为一个例子，作成为30nm左右。
另外，图1(a)、(b)的剖面图示出了SOI衬底的深度方向(厚度方向)。
如图1(a)所示，在硅支持衬底101上，中间存在着埋入硅氧化膜102地形成一直到规定的厚度为止实施了薄膜化处理的硅有源层(＝SOI层)103。这样一来，SOI衬底104，就由硅支持衬底101/埋入硅氧化膜102/硅有源层(＝SOI层)103构成。
其次，如图1(b)所示，在硅有源层(＝SOI层)103上，用众所周知的方法，形成多个浅的沟型的元件隔离区(＝STI区)105。此外，在各个元件隔离区之间，被用做要形成MOS型晶体管等的半导体元件的元件区106。
另外，在本实施方案中，根据设计条件等，使用用众所周知的粘贴法或SIMOX法(注氧隔离法)等适当的方法制作的SOI衬底。
其次，在本实施方案中，如图2到4所示，作为一个例子，在SOI衬底104上，形成多个完全耗尽型的SOI晶体管。在这里。这些完全耗尽型的SOI晶体管要作成为具有彼此不同的阈值电压的N型的晶体管。
首先，如图2(a)所示，在SOI衬底104上，在硅有源层(＝SOI层)103上，中间存在着硅氧化膜107(＝缓冲氧化膜)地，用众所周知的方法，分别依次形成多晶硅膜108、硅氮化膜(SiNx膜)109和光刻胶膜110。
在这里，首先，在SOI衬底104上，在硅有源层(＝SOI层)103的表面上，以3nm左右的厚度，形成薄的硅氧化膜107(缓冲氧化膜)。然后，以150nm左右的厚度形成多晶硅膜108，接着，以30nm左右的厚度形成硅氮化膜(SiNx膜)109。
其次，用电子束等，把光刻胶膜110加工成栅极电极层的尺寸和形状，形成掩模图形。然后，用该掩模图形，按照硅氮化膜109、多晶硅膜108、接着，硅氧化膜107(＝缓冲氧化膜)的顺序，实施用RIE法等的干法刻蚀技术进行的加工，复制图形。这样一来，如图2(b)所示，在硅有源层(＝SOI层)103上的规定的位置上，形成虚设栅极图形111、112。此外，在这里，然后沿着虚设栅极图形111、112的两侧面，用硅氮化膜(SiNx膜)等，形成侧壁113、114。
在这里，虚设栅极图形111，作为由硅氧化膜107、多晶硅膜108和硅氮化膜109构成的叠层的图形，在硅有源层(＝SOI层)103上形成。此外，虚设栅极图形112，作为由硅氧化膜107、多晶硅膜108和硅氮化膜109构成的叠层的图形，在硅有源层(＝SOI层)103上形成。
另外，在这里，作为干法刻蚀技术，使用反应性离子刻蚀法(以下，叫做RIE法)。按照硅氮化膜109、多晶硅膜108、硅氧化膜107的顺序进行刻蚀，复制栅极图形，形成虚设栅极图形111、112。
其次，如图2(c)所示，沿着虚设栅极图形111、112，在其两侧的位置上，用外延生长法，在硅有源层(＝SOI层)103上，形成硅的外延层115。这样在硅层103(＝SOI层)中，增加要形成源极区、漏极区的部分的厚度。
在这里，在对硅有源层(＝SOI层)103实施外延生长法之前，要进行用氢气气氛进行的退火。硅有源层(＝SOI层)103，如果其厚度在250以上，则不会产生凝集，在本实施方案中，如上所述，硅有源层(＝SOI层)103的厚度为300，因此，可以进行用氢气气氛进行的退火处理而不使之产生凝集。
其次，用离子注入技术等，以虚设栅极图形112、113为掩模，如图3(a)所示，向硅有源层(＝SOI层)103的源极区、漏极区的位置上，导入N型杂质116(P(磷)或As(砷))。然后，进行热处理，使杂质116激活化，形成高浓度的N+型的杂质扩散层117a、117b、118a、118b。在这里，高浓度的N+型的杂质扩散层117a、118a，构成源极区，而高浓度的N+型的杂质扩散层117b、118b则构成漏极区。
其次，如图3(b)所示，作为层间绝缘膜，以230nm左右的厚度淀积TEOS膜(四乙氧基硅烷膜)119，然后，用CMP法等使整体平坦化，使虚设栅极图形111、112的表面露出来。
其次，如图3(c)所示，除去虚设栅极图形111、112，在硅有源层103上形成栅极沟120、121。
在这里，首先，借助于用热磷酸进行的刻蚀处理，除去硅氮化膜109a、109b的图形，接着，用化学干法刻蚀法(CDE法)除去已埋入到TEOS膜119内的多晶硅膜108的图形。
其次，在同一半导体衬底，就是说，在SOI衬底104上，分开制作阈值电压不同的MOS晶体管。在这里，作为一个例子，在同一SOI衬底104上，按照顺序形成阈值电压高的一方的MOS晶体管，接着，形成阈值电压低的MOS晶体管。
首先，作为一个例子，如图4(a)所示，用光刻胶膜122，把要形成阈值电压低的一方的MOS晶体管的区域覆盖起来。然后，在该状态下，在要形成阈值电压高的一方的MOS晶体管的区域中，用氢氟酸(HF)等除去存在于栅极沟120的底部上的硅氧化膜107，然后，用CDE法或RIE法等进行凹槽处理，在深度方向上，形成薄的硅有源层(＝SOI层)103的厚度。在这里，对凹槽处理进行控制，就可以使硅有源层(＝SOI层)103的剩下的厚度薄到50左右。
在这里，设在阈值电压高的一方的MOS晶体管中，构成沟道区的硅有源层(＝SOI层)103的厚度为Ta，设在阈值电压低的一方的MOS晶体管中，硅有源层(＝SOI层)103的厚度为Tb。
其次，用使用氧等离子体等的灰化处理，如图4(b)所示，除去光刻胶膜122。在这里，在要形成阈值电压低的一方的晶体管的区域中，不对硅有源层(＝SOI层)103实施凹槽处理，使其厚度Tb维持为300左右。这时，在N型的MOS晶体管中，在阈值电压高的一方的MOS晶体管中，硅有源层(＝SOI层)103的厚度变成为50左右，而在阈值电压低的一方的MOS晶体管中，硅有源层(＝SOI层)103的厚度则变成为300左右。
其次，如图4(c)所示，在每一个栅极沟120、121中，先后埋入形成栅极绝缘膜、栅极电极层，形成阈值电压不同的N型的MOS晶体管。在这里，在N型MOS晶体管中，为了实现高速性和良好的控制性，作为栅极绝缘膜的材料，使用所谓的高介电系数膜或强电介质膜等，而作为栅极电极层的材料则使用金属，形成所谓的金属栅极电极层。
在这里，在栅极沟120、121中，中间存在着硅氮化膜123(例如氧氮化物膜(＝NO膜)，作为栅极绝缘膜形成本身就是高介电系数膜的Ta2O5膜124。然后，埋入形成构成势垒金属层的氮化钛膜(＝TiN膜)125，和作为栅极电极层的钨(W)膜126，如上所述，作为栅极绝缘膜的材料，使用高介电系数的Ta2O5，此外，作为栅极电极层的材料，使用本身就是高熔点金属的钨(W)，形成所谓的金属栅极电极层。经以上那样地处理，在SOI衬底104上，形成阈值电压高的一方的MOS晶体管127、阈值电压低的一方的MOS晶体管128。
作为具体的步骤，如下所述，用众所周知的镶嵌栅极工艺，依次形成MOS晶体管的栅极绝缘膜、埋入栅极电极。
首先，在栅极沟120、121的各个底部中，为了除去自然氧化膜等，实施氢氟酸(HF)处理以使硅有源层(＝SOI层)103的表面露出来。然后，以0.7nm左右的厚度形成硅氮化膜124(例如，氧氮化物膜(＝NO膜)。接着，在其上，用CVD法等，作为栅极绝缘膜，以3nm左右的膜厚形成Ta2O5膜125。
接着，用CVD法等，作为势垒金属层的材料，以5nm左右的膜厚形成氮化钛膜(TiN膜)126。然后，用CVD法或覆盖(blanket)生长法等，作为栅极电极层的材料，以150nm左右的膜厚，叠层状地形成钨膜(＝W膜)126。
其次，用众所周知的CMP法，部分除去氮化钛(TiN)膜125和钨(W)膜126，使硅有源层(＝SOI层)103上的整个面平坦化，使得把钨(W)埋入到栅极沟120、121的内部去那样地剩下，形成栅极电极层。
在MOS型晶体管中，已埋入到栅极沟120、121的内部的钨(W)126，作为栅极电极层，与源极区和漏极区(＝杂质扩散层117a、117b、118a、118b)一起起作用。
在这里，在Ta2O5膜124(＝栅极绝缘膜)中，换算成硅氧化膜等的膜厚，结果变成为具有相当于1.5nm以下的膜厚的控制性。因此，可以提高晶体管的控制性。
在本实施方案中，在形成了MOS晶体管的栅极绝缘膜和栅极电极层之后，特别是若用800到1000℃左右的高温进行热处理，则构成栅极电极层(＝金属栅极电极层)的金属的原子，就要向栅极绝缘膜的内部扩散。在这样的情况下，就会使所谓的栅极绝缘膜的耐压劣化。此外，在Ta2O5膜124等的高介电系数膜(＝High-k膜)，和硅有源层(＝SOI层)103之间的界面上，还会形成相对介电系数低的薄膜，结果变成为也将使得在功能上栅极绝缘膜的执行上的膜厚显著地增大，使控制性降低。
在本实施方案中，在制造MOS晶体管的过程中，源极区和漏极区在栅极电极层之前形成，在该情况下，在形成了栅极电极层之后，就不需要进行特别是450℃以上的高温下的热处理。因此，栅极绝缘膜，作为高介电系数膜或强电介质膜，除去Ta2O5膜之外，可以使用TiO2膜、SiN膜、BaTiO3膜、SrTiO3膜、HfO2膜、ZrO2膜、La2O3膜、Gd2O3膜、Y2O3膜、CaF2膜、CaSnF2膜、CeO2膜、Yttria Stabiliized Zirconia的膜、Al2O3膜、ZrSiO4膜、HfSiO4膜、Gd2SiO5膜、2La2O3膜/3SiO2膜(＝叠层膜)等。此外，栅极电极层，作为金属材料，除去钨(W)之外，还可以使用TiN、WN、Al、Ru等。
其次，用众所周知的制造工序，在如上所述形成的MOS型的晶体管的上层上，形成布线层构造等。就是说，用CVD法等，作为层间绝缘膜形成TEOS膜。然后，在TEOS膜中，在栅极电极层、源极区、漏极区上的各个位置上，形成接触孔，形成上层的金属布线层(例如，铜(Cu)布线层)，把栅极电极层、源极区、漏极区电连起来。在这里，可以使用所谓的双金属镶嵌布线构造。
经以上那样处理，在SOI衬底104上，形成多个具有不同的阈值电压的完全耗尽型的N型MOS晶体管。在这里，阈值电压低的一方的MOS晶体管128，构成沟道区的硅有源层(＝SOI层)103的厚度为300左右，阈值电压的值则变成为约0.15V左右。另一方面。阈值电压高的一方的MOS晶体管127，构成沟道区的硅有源层(＝SOI层)103的厚度为50左右，阈值电压的值则变成为约0.5V左右。
在所谓金属栅极电极层等栅极电极层使用金属材料的情况下，如上所述，比起使用多晶硅的情况来，晶体管的阈值电压的值更易于上升。在本实施方案中，如上所述，构成沟道区的硅有源层(＝SOI层)103的厚度可以薄到300左右，晶体管的阈值电压的值则可以低到约0.15V左右。
此外，在本实施方案中，作为一个例子，如上所述，把硅有源层(＝SOI层)103的厚度作成为更薄的50左右，反之，把晶体管的阈值电压的值作成为高到约0.5V左右。当把沟道区的深度(＝硅有源层(＝SOI层)103的厚度)作成为100左右以下时，归因于量子效应而形成子能带，反之，则结果变成为使晶体管的阈值电压的值上升。
在本实施方案中，可以把构成沟道区的硅有源层(＝SOI层)103的厚度作成为薄到100左右，使晶体管的阈值电压的值渐渐地降低。此外，还可以把硅有源层(＝SOI层)103的厚度作成为比100左右还薄，反之，进行调整使得晶体管的阈值电压的值渐渐地变高。
在这样的情况下，在本实施方案中，如上所述，使用镶嵌栅极工艺，使用干法刻蚀技术等，使构成沟道区的硅有源层(＝SOI层)103的厚度薄到100左右的范围，以降低晶体管的阈值电压的值。此外，在要使晶体管的阈值电压的值形成得更高的情况下，如上所述，只要使用干法刻蚀技术等，使沟道区的深度，就是说，使硅有源层(＝SOI层)103的厚度形成得比100更薄即可。因此，就可以形成在完全耗尽型SOI晶体管中，在同一半导体衬底(＝SOI衬底104)上，形成多个具有不同的阈值电压的晶体管，就可以提高半导体器件的性能。
此外，在本实施方案中，在形成了源极区和漏极区之后，仅仅形成薄的构成沟道区的硅有源层(＝SOI层)。因此，在形成源极区和漏极区的过程中，可以充分地确保硅层的厚度，在用氢气气氛等进行的退火处理时，不会产生凝集。本实施方案，在制造在SOI衬底104上形成的、具有LDD(轻掺杂漏极)构造的晶体管的情况下，也可以应用。此外，在栅极电极层使用多晶硅的情况下，也可以应用。
另外，在本实施方案中，也可以采用改换要导入的杂质的办法，在SOI衬底104上，形成P型MOS晶体管。此外，也可以在同一SOI衬底上设置N型和P型的MOS晶体管，在SOI衬底上形成CMOS晶体管。
(实施方案2)
参看图5到图7对本实施方案进行说明。在本实施方案中，与(实施方案1)同样，对在同一半导体衬底上，使得阈值电压不同那样地形成多个N型MOS晶体管的情况进行说明。此外，对于那些具有与(实施方案1)同一构造的部分来说，引用同一标号而省略详细的说明。
另外，图5到图7，是在在SOI衬底上形成的N型MOS晶体管中，与栅极电极层的长度方向垂直的方向的剖面图。
在本实施方案中，与(实施方案1)同样，使用SOI衬底104(＝硅支持衬底101/埋入硅氧化膜102/硅有源层(＝SOI层)103)。此外，在这里，把硅有源层(＝SOI层)103的厚度，作成为300左右的厚度。
在本实施方案中，与(实施方案1)同样，在硅有源层(＝SOI层)103的表面上，以3nm左右的厚度，形成硅氧化膜107(＝缓冲氧化膜)。然后，以150nm左右的厚度形成多晶硅膜108，接着，以30nm左右的厚度，形成硅氮化膜(SiNx膜)109。
其次，用与(实施方案1)同样的步骤，用电子束等，按照硅氮化膜109、多晶硅膜108，接着，硅氧化膜107(＝缓冲氧化膜)的顺序，实施用RIE法等的干法刻蚀技术进行的加工，复制图形。形成栅极图形，如图5(a)所示那样地形成。在虚设栅极的侧面上形成SiN侧壁。此外，在这里，然后沿着虚设栅极图形111、112的两侧面，用硅氮化膜(＝SiNx膜)，形成侧壁113、114。
其次，如图5(b)所示，沿着虚设栅极图形111、112，在其两侧的位置上，用外延生长法，在硅有源层(＝SOI层)103上，形成硅外延层115。借助于此，在硅有源层(＝SOI层)103中，增加要形成源极区、漏极区的部分的厚度。
在这里，在实施外延生长法之前，要进行用氢气气氛进行的退火处理，如在(实施方案1)中所述的那样，硅有源层(＝SOI层)103的厚度为300，可以进行处理而不产生凝集。
其次，用离子注入技术，以虚设栅极图形111、112为掩模，如图5(c)所示，导入N型杂质116(P(磷)，或As(砷))，形成构成源极区的高浓度的N+型杂质扩散层117a、118a和构成漏极区的高浓度的N+型杂质扩散层117b、118b。
其次，如图6(a)所示，作为层间绝缘膜，以230nm左右的厚度淀积TEOS膜119，然后，用CMP法等使全体平坦化，使虚设栅极图形111、112的表面露出来。
其次，用本实施方案的方法，在同一半导体衬底，就是说，在SOI衬底104上，分开制作阈值电压不同的MOS晶体管。在这里，作为一个例子，按照阈值电压高的一方的MOS晶体管，接着，阈值电压低的一方的MOS晶体管的顺序，在同一SOI衬底104上，形成MOS晶体管。
首先，如图6(b)所示，用光刻胶膜129把要形成阈值电压低的一方的晶体管的区域覆盖起来。然后，在该状态下，在要形成阈值电压高的一方的MOS晶体管的区域中，用由热磷酸进行的刻蚀处理、CDE法等，除去虚设栅极图形111，形成栅极沟130。
在这里，首先，借助于用热磷酸进行的刻蚀处理，除去硅氮化膜109的图形，接着，用化学干法刻蚀法(CDE法)除去已埋入到TEOS膜119内的多晶硅膜108的图形。然后，用氢氟酸(HF)等除去存在于栅极沟130的底部上的硅氧化膜107。
其次，除去光刻胶膜129，如图6(c)所示，在要形成阈值电压高的一方的MOS晶体管的区域中，实施热处理，使栅极沟130的底部的硅有源层(＝SOI层)103的一部分氧化，形成硅氧化膜(＝SiO2膜)131。在这里，要把硅氧化膜131的膜厚控制为使得硅有源层(＝SOI层)103以50左右的厚度剩下来。另一方面，在要形成阈值电压低的一方的MOS晶体管的区域中，要使硅有源层(＝SOI层)103维持300左右的厚度，而不进行凹槽处理。
在这里，设在阈值电压高的一方的MOS晶体管中，构成沟道区的硅有源层(＝SOI层)103的厚度为Ta，设在阈值电压低的一方的MOS晶体管中，硅有源层(＝SOI层)103的厚度为Tb。
其次，如图7(a)所示，在阈值电压低的一方的MOS晶体管区域中，除去虚设栅极图形112。在这里，在TEOS膜119内，借助于用热磷酸进行刻蚀处理，除去硅氮化膜109的图形，接着，用化学干法刻蚀法(＝CDE法)，除去已埋入的多晶硅膜108的图形。
其次，在该状态下，如图7(b)所示，用氢氟酸(HF)等同时除去硅氧化膜107、131。这时，在N型MOS晶体管中，在要形成阈值电压高的一方的MOS晶体管的区域中，构成沟道区的硅有源层(＝SOI层)103的厚度Ta为50左右，此外，在阈值电压低的一方的MOS晶体管中，硅有源层103的厚度Tb则变成为300左右。
其次，如图7(c)所示，在栅极沟130、132的每一者中，先后埋入形成栅极绝缘膜、栅极电极层，形成多个阈值电压不同的N型的MOS晶体管。
在这里，与(实施方案1)同样，在MOS晶体管中，为了实现高速性和良好的控制性，作为栅极绝缘膜的材料，使用所谓的高介电系数膜或强电介质膜等，而作为栅极电极层的材料则使用金属，形成所谓的金属栅极电极层。
另外，在栅极沟130、132中，中间存在着硅氮化膜133(例如氧氮化物膜(＝NO膜)，作为栅极绝缘膜形成高介电系数的Ta2O5膜134。然后，形成构成势垒金属层的氮化钛(＝TiN膜)135，和作为栅极电极层，埋入形成钨(W)膜136，如上所述，作为栅极绝缘膜的材料，使用高介电系数膜的Ta2O5或作为栅极电极层的材料，使用为高融点金属的钨，形成所谓金属栅极电极层。经以上那样地处理，在SOI衬底104上，形成阈值电压高的一方的MOS晶体管137、阈值电压低的一方的MOS晶体管138。
作为具体的步骤，如下所述，用众所周知的镶嵌栅极工艺，依次形成MOS晶体管的栅极绝缘膜、埋入栅极电极。
首先，在栅极沟130、132的各个底部中，为了除去自然氧化膜，实施氢氟酸(HF)处理以使硅有源层(＝SOI)103的表面露出来。然后，以0.7nm左右的厚度形成硅氮化膜133(例如，氧氮化物膜(＝NO膜)。接着，在其上，用CVD法等，作为栅极绝缘膜，以3nm左右的膜厚形成Ta2O5膜134。
接着，用CVD法等，作为势垒金属层的材料，以5nm左右的膜厚形成氮化钛(TiN)膜135。然后，用CVD法或覆盖(blanket)生长法等，作为栅极电极层的材料，以150nm左右的膜厚，叠层状地形成钨膜(＝W膜)136。
其次，用众所周知的CMP法，部分除去氮化钛(TiN)膜135和钨(W)膜136，使硅有源层(＝SOI层)103上的整个面平坦化，使得把钨(W)埋入到栅极沟130、132的内部去那样地剩下(一部分钨膜)，形成栅极电极层。
在MOS型晶体管中，已埋入到栅极沟130、132的内部的钨膜(W)136，作为栅极电极层，与源极区和漏极区(＝杂质扩散层117a、117b、118a、118b)一起起作用。
在这里，在Ta2O5膜134(＝栅极绝缘膜)中，换算成硅氧化膜等的膜厚，结果变成为具有相当于1.5nm以下的膜厚的控制性。因此，可以提高晶体管的控制性。
在本实施方案中，在形成了晶体管的栅极绝缘膜和栅极电极层之后，特别是若用800到1000℃左右的高温进行热处理，则构成栅极电极层(＝金属栅极电极层)的金属的原子，就要向栅极绝缘膜的内部扩散。在这样的情况下，就会使所谓的栅极绝缘膜的耐压劣化。此外，在Ta2O5膜等的高介电系数膜(＝High-k膜)，和硅有源层(＝SOI层)103之间的界面上，还会形成相对介电系数低的薄膜，结果变成为也将使得在功能上栅极绝缘膜的执行上的膜厚显著地增大，使控制性降低。
然后，用在(实施方案1)中说明的步骤同样的步骤，在MOS型晶体管的上层上，形成双金属镶嵌布线构造。
在本实施方案中，在晶体管中，源极区和漏极区在栅极电极层之前形成，在该情况下，在形成了栅极电极层之后，就不需要在450℃以上的高温下进行热处理。因此，与(实施方案1)同样，栅极绝缘膜，作为高介电系数膜或强电介质膜，除去Ta2O5膜之外，可以使用TiO2膜、SiN膜、BaTiO3膜、SrTiO3膜、HfO2膜、ZrO2膜、La2O3膜、Gd2O3膜、Y2O3膜、CaF2膜、CaSnF2膜、CeO2膜、Yttria Stabiliized Zirconia的膜、Al2O3膜、ZrSiO4膜、HfSiO4膜、Gd2SiO5膜、2La2O3膜/3SiO2膜(＝叠层膜)等。此外，栅极电极层，作为金属材料，除去钨(W)之外，还可以使用TiN、WN、Al、Ru等。
在本实施方案中，在形成了晶体管的栅极绝缘膜和栅极电极层之后，特别是若用800到1000℃左右的高温进行热处理，则构成栅极电极层(＝金属栅极电极层)的金属的原子，就要向栅极绝缘膜的内部扩散，在这样的情况下，就会使所谓的栅极绝缘膜的耐压劣化。此外，在Ta2O5膜124等的高介电系数膜(＝High-k膜)，和硅有源层(＝SOI层)103之间的界面上，还会形成相对介电系数低的薄膜，结果变成为也将使得在功能上栅极绝缘膜的执行上的膜厚显著地增大，使控制性降低。
经以上那样处理，在SOI衬底104上，形成多个具有不同的阈值电压的完全耗尽型的N型MOS晶体管。在这里，阈值电压低的一方的MOS晶体管128，构成沟道区的硅有源层(＝SOI层)103的厚度Tb为300左右，阈值电压的值则变成为约0.15V左右。另一方面。阈值电压高的一方的MOS晶体管，构成沟道区的硅有源层(＝SOI层)103的厚度为50左右，阈值电压的值则变成为约0.5V左右。
在作为所谓的金属栅极电极层等栅极电极层使用的金属材料的情况下，如上所述，比起使用多晶硅的情况来，晶体管的阈值电压的值更易于上升。在本实施方案中，如上所述，构成沟道区的硅有源层(＝SOI层)103的厚度可以薄到300左右，晶体管的阈值电压的值则可以低到约0.15V左右。
此外，在本实施方案中，作为一个例子，如上所述，把硅有源层(＝SOI层)103的厚度作成为更薄的50左右，反之，把晶体管的阈值电压的值作成为高到约0.5V左右。当把沟道区的深度(＝硅有源层(＝SOI层)103的厚度)作成为100左右以下时，归因于量子效应而形成子能带，反之，则结果变成为使晶体管的阈值电压的值上升。
在本实施方案中，可以把构成沟道区的硅有源层(＝SOI层)103的厚度作成为薄到100左右，使晶体管的阈值电压的值渐渐地降低。此外，还可以把硅有源层(＝SOI层)103的厚度作成为比100还薄，并进行调整使得晶体管的阈值电压的值渐渐地变高。
在这样的情况下，在本实施方案中，如上所述，使用镶嵌栅极工艺，先后使用氧化、刻蚀技术等，使构成沟道区的硅有源层(＝SOI层)103的厚度薄到100左右的范围，以降低晶体管的阈值电压的值。此外，在要使晶体管的阈值电压的值形成得更高的情况下，使硅氧化膜的膜厚如上所述，使用干法刻蚀技术等，使沟道区的深度，就是说，使硅有源层(＝SOI层)103的厚度形成得比100更薄即可。因此，就可以形成在完全耗尽型SOI晶体管中，在同一半导体衬底(＝SOI衬底104)上，形成多个具有不同的阈值电压的晶体管，就可以提高半导体器件的性能。
就是说，倘采用镶嵌栅极工艺，就可以在同一半导体衬底上，在硅有源层(＝SOI层)的沟道区(SOI)的厚度上设置差，容易形成具有彼此不同的阈值电压(Vth)的多个SOI-MOS晶体管。此外，在本实施方案中，在硅有源层(＝SOI层)103的表层部分上形成硅氧化膜131，以把相当于沟道区的硅有源层(SOI)的厚度形成得薄。此外，硅氧化膜131，用氢氟酸(HF)等进行湿法刻蚀处理，就可以容易地除去。如上所述，在本实施方案中，与使用CDE法或RIE法等的情况不同，不削除构成沟道区的硅有源层103的部分，不会给与栅极绝缘膜(例如，Ta2O5膜)之间的界面造成影响，因而在半导体器件中，可以提高载流子迁移率等的电学特性。
本实施方案，在制造在SOI衬底上形成的、具有LDD(轻掺杂漏极)构造的晶体管的情况下，也可以应用。此外，在栅极电极层使用多晶硅的情况下，也可以应用。
另外，在本实施方案中，也可以采用改换要导入的杂质的办法，在SOI衬底104上，形成P型MOS晶体管。此外，也可以在同一SOI衬底上设置N型和P型的MOS晶体管，在SOI衬底上形成CMOS晶体管。
(实施方案3)
参看图8到图10对本实施方案进行说明。在本实施方案中，作为一个例子，与上述各个实施方案同样，用SOI衬底，形成用硅(Si)的薄膜(所谓的硅(Si)-fin膜)构成沟道区的MOS晶体管。
另外，图8(a)、图9(a)和图10(a)，示出了对栅极电极层的长度方向垂直的方向的剖面图。图8(b)、图9(b)和图10(b)示出了对沟道区的长度方向垂直的方向的剖面图。
首先，如图8(a)所示，在硅支持衬底201上，中间存在着埋入硅氧化膜202地，形成一直到规定的厚度为止实施了薄膜化处理的硅有源层(＝SOI层)203。借助于此，就可用硅支持衬底201/埋入硅氧化膜202/硅有源层(＝SOI层)203构成SOI衬底204。
在这里，硅有源层(＝SOI层)203的厚度，例如，作成为50nm(＝500)左右。此外，在硅有源层(＝SOI层)203的表层部分上，以薄的3nm左右的膜厚形成硅氧化膜205，接着，用CVD法等，以10nm左右的膜厚形成硅氮化膜206。
其次，在硅氮化膜206上，借助于电子束等，形成光刻胶膜的图形，以该图形为掩模，用RIE等的干法刻蚀技术，依次对硅氮化膜206、硅氧化膜205和硅有源层(＝SOI层)203进行加工。
在这里，如图8(b)(＝图8(a)中垂直的方向的剖面图)所示，在阈值电压高的一方的MOS晶体管区域中，在埋入硅氧化膜202上，形成宽度50左右的硅薄膜图形203a、硅氧化膜图形205a和硅氮化膜的图形206a。此外，这时，同时，在阈值电压低的一方的MOS晶体管区域中，在埋入硅氧化膜202上，形成宽度300左右的硅薄膜图形203b、硅氧化膜图形205b和硅氮化膜的图形206b。
另外，在这里，在硅薄膜图形203a的侧面上，在表层部分上，以2nm左右的膜厚形成薄的硅氧化膜207a。此外，在硅薄膜图形203b的侧面上，在表层部分上，也以2nm左右的膜厚形成薄的硅氧化膜207b。
其次，如图9(a)所示，分别沿着以多晶硅膜为材料的虚设栅极图形208a、208b，硅氮化膜209a、b及其侧壁，形成侧壁210、211。此外，在阈值电压高的一方的MOS晶体管区域中，向源极区、漏极区的位置上导入杂质，形成高浓度的N+型杂质扩散层212a、212b，在阈值电压低的一方的MOS晶体管区域中，同样地，形成高浓度的N+型杂质扩散层213a、213b。然后，用TEOS膜214把全体覆盖起来，使之平坦化，使硅氮化膜209a、209b露出来。
另外，这时，如图9(b)(＝在图9(a)中垂直方向的剖面图)所示，构成沟道区的硅薄膜图形203a，被以多晶硅膜为材料的虚设栅极图形208a、硅氮化膜图形209a覆盖起来。此外，构成沟道区的硅薄膜图形203b，则被以多晶硅膜为材料的虚设栅极图形208b、硅氮化膜图形209b覆盖起来。
具体地说，如下所述，用众所周知的镶嵌栅极工艺，在阈值电压高的一方和阈值电压低的一方的N型MOS晶体管区域上，形成虚设栅极图形。首先，使得把如上所述地设置的硅薄膜图形203a、203b覆盖起来那样地，在硅氮化膜图形206a、206b上，以150nm左右的膜厚，在规定的区域的范围内形成多晶硅膜。然后，用CMP法等，使多晶硅膜的表面平坦化，在其上，以30nm左右的膜厚形成硅氮化膜。然后，借助于电子束等，形成光刻胶的图形，以该图形为掩模，用RIE法等的干法刻蚀技术，依次先后把硅氮化膜和多晶硅膜的叠层膜，加工成规定的形状和尺寸。借助于此，如上所述，在阈值电压高的一方的MOS晶体管区域中，叠层状地形成虚设栅极图形208a和硅氮化膜图形209a。此外，在阈值电压低的一方的MOS晶体管区域中，也叠层状地形成虚设栅极图形208b和硅氮化膜图形209b。在这里，在形成虚设栅极图形208a、208b的过程中，硅氮化膜206a、206b起着所谓的刻蚀阻挡层的作用，分别保护硅薄膜图形203a、203b。
接着，沿着虚设栅极图形203a、203b的两侧面，用硅氮化膜等，形成侧壁210、211。然后，在阈值电压高的一方的MOS晶体管区域中，以虚设栅极图形208a、侧壁210为掩模，向源极区、漏极区的位置上，导入N型杂质(＝磷(P)或砷(As))，如上所述，形成高浓度的N+型的杂质扩散层212a、212b。此外，在阈值电压低的一方的MOS晶体管区域中，也同样地，以虚设栅极图形208b、侧壁211为掩模，导入N型杂质，形成高浓度的N+型的杂质扩散层213a、213b。
另外，在这里，可以用斜向离子注入法或固相扩散法等众所周知的方法，导入N型的杂质，形成高浓度的N+型的杂质扩散层212a、212b、213a、213b。
接着，以200nm左右的膜厚形成TEOS膜214，用CMP法平坦化，使虚设栅极图形208a、208b露出来。
此外，然后，在阈值电压高的一方的MOS晶体管区域中，用CDE法等同时除去虚设栅极图形208a和硅氮化膜209a，在阈值电压低的一方的MOS晶体管区域中，用CDE法等同时除去虚设栅极图形208b和硅氮化膜209b，虽然没有特别画出来，在各自的区域上形成栅极沟。
其次，在各个栅极沟中，先后埋入形成栅极绝缘膜和栅极电极层，形成阈值电压高的一方和阈值电压低的一方的N型MOS晶体管。在这里，与上所说的各个实施方案同样，在MOS晶体管中，为了实现高速性和良好的控制，栅极绝缘膜的材料，使用所谓的高介电系数膜、强电介质膜，此外，栅极电极层材料，使用金属，形成所谓的金属栅极电极层。
在这里，如图10(a)所示，在阈值电压高的一方的N型MOS晶体管区域中，沿着栅极沟的内面，作为栅极绝缘膜，形成本身为高介电系数膜的Ta2O5膜215a，然后，在其上，形成构成势垒金属层的氮化钛膜(＝TiN膜)216a，接着，作为栅极电极层，依次埋入形成钨膜(W膜)217a。此外，在这里，在阈值电压低的一方的MOS晶体管区域中，也沿着栅极沟的内面，作为栅极绝缘膜，形成本身为高介电系数膜的Ta2O5膜215b，然后，在其上，形成构成势垒金属层的氮化钛膜(＝TiN膜)216b，接着，作为栅极电极层，依次埋入形成钨膜(W膜)217b。
如上所述，作为一个例子，栅极绝缘膜的材料，使用本身为高介电系数膜的Ta2O5膜，此外，栅极电极层的材料，使用本身为高熔点金属的钨膜，形成所谓的金属栅极电极层。
此外，在这里，在构成沟道区的硅薄膜图形203a、203b的侧面，如图10b(＝在图10(a)中垂直的方向的剖面图)所示，预先用硅氮化膜218、219予以保护。然后，在该状态下，使得从左右两侧和上方把构成沟道区的硅薄膜图形203a、203b覆盖起来的那样，按照顺序形成Ta2O5膜215a、215b(＝栅极绝缘膜)，氮化钛膜(＝TiN膜)216、216b(＝势垒金属层)和钨(W)膜217a、217b(＝栅极电极层)。
如上所述地，形成阈值电压高的一方的MOS晶体管220，和阈值电压低的一方的MOS晶体管221。
作为具体的步骤，如下所述地，依次形成MOS型晶体管的栅极绝缘膜、埋入栅极电极层。
首先，在阈值电压高的一方N型MOS晶体管区域中，对栅极沟的底部实施氢氟酸(＝HF)处理，使硅薄膜203a的侧面露出来，然后，用CVD法等，在其表层部分上，以0.7nm左右的厚度，形成硅氮化膜218(例如氧氮化物膜(＝NO膜)。此外，这时，同时，在阈值电压低的一方N型MOS晶体管区域中，同样地，对栅极沟的底部实施氢氟酸(＝HF)处理，在硅薄膜203b的侧面的表层部分上，以0.7nm左右的厚度，形成硅氮化膜219(例如氧氮化物膜(＝NO膜)(以上，参看图10(b))。
接着，在阈值电压高的一方和阈值电压低的一方的N型的MOS晶体管区域中，用CVD法等，作为栅极绝缘膜，以3nm左右的厚度，形成Ta2O5膜215。此外，然后，作为势垒金属层的材料，以5nm的厚度，叠层状地形成氮化钛膜(＝TiN膜)216a、216b，接着，用CVD法或覆盖生长法等，作为栅极电极层的材料，以150nm左右的膜厚，叠层状地形成钨膜(＝W膜)217a、217b。
其次，用众所周知的CMP法，部分除去氮化钛(TiN)膜216a、216b和钨(W)膜217a、217b，在硅有源层(＝SOI层)203上，使全体平坦化，使得把钨(W)埋入到各个栅极沟的内部去那样地剩下，形成栅极电极层。这时，栅极绝缘膜的膜厚，换算成硅氧化膜等的膜厚，变成为具有1.5nm以下左右。
在本实施方案中，在形成MOS晶体管的过程中，先形成源极区和漏极区接着形成栅极电极层。因此在之后，就不需要在450℃以上的高温下进行热处理。可以把在上所说的实施方案中所示的高介电系数膜或强电介质膜用做栅极绝缘膜，此外，栅极电极，可以使用金属材料(TiN、WN、Al、W、Ru等)。
其次，用众所周知的制造工序，在如上所述形成的MOS型的晶体管的上层上，形成布线层构造。就是说，用CVD法等，作为层间绝缘膜形成TEOS膜。然后，在TEOS膜中，在栅极电极层、源极区、漏极区上的各个位置上，形成接触孔，形成上层的金属布线层(例如，铜(Cu)布线层)，把栅极电极层、源极区、漏极区电连起来，在这里可以使用所谓的双镶嵌构造。
在本实施方案中，在不脱离本发明的要旨的范围内，可以进行其它的变更。
倘采用本发明，则可以在同一半导体衬底上，设置阈值电压彼此不同的晶体管，提高半导体器件的性能。此外，倘采用本发明，则可以在每一个晶体管中容易地使阈值电压的值变化而不必特别地使用烦杂的制造工序。因此，可以提高电路设计上的自由度。
Claims (5)
1.一种半导体器件，其特征在于，具备：
半导体衬底；
在半导体衬底上形成的绝缘膜；
在该绝缘膜上形成的硅层；
在该硅层上形成的栅极绝缘膜；
在该栅极绝缘膜上形成的栅极电极层；
和在上述硅层上形成的源极区、漏极区和沟道区，
构成上述沟道区的硅层的厚度，在100或以下。
2.一种半导体器件的制造方法，其特征在于，具备如下工序：
在半导体衬底上介由着绝缘膜形成的硅层上，形成第1及第2虚设栅极图形的工序；
以上述第1及第2虚设栅极图形为掩模，向上述硅层导入杂质，在源极区和漏极区的位置上形成杂质扩散层的工序；
在上述硅层上形成绝缘膜，使得把上述第1和第2虚设栅极图形埋起来的工序；
除去上述第1和第2虚设栅极图形，在上述绝缘膜上形成第1和第2沟的工序；
在上述第1沟中，对上述硅层进行刻蚀，使沟道区的部分的厚度变薄的工序；
在上述第1和第2沟内，在上述硅层上，形成栅极绝缘膜的工序；
在上述第1和第2沟内，在上述栅极绝缘膜上形成栅极电极层的工序。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，在上述第1沟中，对上述硅层进行刻蚀，使其厚度变薄到100或以下。
4.一种半导体器件的制造方法，其特征在于，具备如下工序：
在半导体衬底上介由绝缘膜形成的硅层上，形成第1和第2虚设栅极图形的工序；
以上述第1和第2虚设栅极图形为掩模，向上述硅层导入杂质，在源极区和漏极区的位置上形成杂质扩散层的工序；
在上述硅层上形成绝缘膜，使得把上述第1和第2虚设栅极图形埋起来的工序；
除去上述第1虚设栅极图形，在上述绝缘膜上形成第1沟的工序；
在上述第1沟中，在上述硅层的沟道区的位置上形成硅氧化膜的工序；
除去上述硅氧化膜，使上述硅层的沟道区的厚度变薄的工序；
除去上述第2虚设栅极图形，在上述绝缘膜上，形成第2沟的工序；
在上述硅层的沟道区上形成栅极绝缘膜的工序；
在上述栅极绝缘膜上，形成栅极电极的工序。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，除去上述硅氧化膜，使上述硅层的沟道区的厚度变薄到100或以下。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP095879/2002 | 2002-03-29 | ||
| JP2002095879A JP3634320B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1450658A true CN1450658A (zh) | 2003-10-22 |
| CN1235291C CN1235291C (zh) | 2006-01-04 |
Family
ID=28449733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031215785A Expired - Fee Related CN1235291C (zh) | 2002-03-29 | 2003-03-31 | 半导体器件和半导体器件的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6879001B2 (zh) |
| JP (1) | JP3634320B2 (zh) |
| CN (1) | CN1235291C (zh) |
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- 2003-03-31 CN CNB031215785A patent/CN1235291C/zh not_active Expired - Fee Related
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| CN103325683A (zh) * | 2012-03-23 | 2013-09-25 | 联华电子股份有限公司 | 鳍状场效晶体管及其工艺 |
| CN104425283A (zh) * | 2013-09-10 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104425283B (zh) * | 2013-09-10 | 2017-08-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104916543A (zh) * | 2014-03-14 | 2015-09-16 | 台湾积体电路制造股份有限公司 | 具有晶体结构的n功函金属 |
| CN104916543B (zh) * | 2014-03-14 | 2018-12-28 | 台湾积体电路制造股份有限公司 | 具有晶体结构的n功函金属 |
| CN105702583A (zh) * | 2014-12-12 | 2016-06-22 | 台湾积体电路制造股份有限公司 | 形成具有不同阈值电压的半导体装置的方法 |
| CN105702583B (zh) * | 2014-12-12 | 2019-06-11 | 台湾积体电路制造股份有限公司 | 形成具有不同阈值电压的半导体装置的方法 |
| CN105990374A (zh) * | 2015-03-18 | 2016-10-05 | 意法半导体(克洛尔2)公司 | 集成电路和用于制造在集成电路内的至少一个晶体管的方法 |
| CN105990374B (zh) * | 2015-03-18 | 2019-07-16 | 意法半导体(克洛尔2)公司 | 集成电路和用于制造晶体管的方法 |
| CN108807382A (zh) * | 2018-06-14 | 2018-11-13 | 上海华力集成电路制造有限公司 | 具有hkmg的半导体集成电路 |
| CN108807382B (zh) * | 2018-06-14 | 2020-11-24 | 上海华力集成电路制造有限公司 | 具有hkmg的半导体集成电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1235291C (zh) | 2006-01-04 |
| US20050093035A1 (en) | 2005-05-05 |
| US6879001B2 (en) | 2005-04-12 |
| US20070148937A1 (en) | 2007-06-28 |
| US7479423B2 (en) | 2009-01-20 |
| US7198994B2 (en) | 2007-04-03 |
| JP2003298060A (ja) | 2003-10-17 |
| JP3634320B2 (ja) | 2005-03-30 |
| US20030183877A1 (en) | 2003-10-02 |
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|---|---|---|---|
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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