CN104425283B - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

Info

Publication number
CN104425283B
CN104425283B CN201310411038.3A CN201310411038A CN104425283B CN 104425283 B CN104425283 B CN 104425283B CN 201310411038 A CN201310411038 A CN 201310411038A CN 104425283 B CN104425283 B CN 104425283B
Authority
CN
China
Prior art keywords
threshold voltage
silicon layer
germanium silicon
type
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310411038.3A
Other languages
English (en)
Other versions
CN104425283A (zh
Inventor
谢欣云
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310411038.3A priority Critical patent/CN104425283B/zh
Publication of CN104425283A publication Critical patent/CN104425283A/zh
Application granted granted Critical
Publication of CN104425283B publication Critical patent/CN104425283B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。本发明的半导体器件的制造方法，通过在晶体管的沟道区域形成锗硅层，可以有效地对晶体管的阈值电压进行调节，使得制造的半导体器件具有不同的阈值电压。本发明的半导体器件，可以采用上述半导体器件的制造方法制造，由于沟道区域具有不同浓度的锗硅层，可以有效地实现对晶体管的阈值电压的调节，具有良好的阈值电压特性。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
在半导体技术领域中，如何在保证半导体器件的性能的同时降低功耗已经成为人们面临的一个主要挑战。功耗/性能优化（Power-performance optimization）通常要求半导体器件具有多个阈值电压（Vt）和低的关断电流（Ioff）。在平面体硅半导体器件中，通过使用两个功函数层（分别对应N型场效应晶体管NFET和P型场效应晶体管PFET）以及采用不同的栅极长度和掺杂浓度来实现多阈值电压。鳍型场效应晶体管（FinFET）由于可以实现小的器件尺寸、应用小的工作电压而具有优秀的静电控制能力，然而，器件尺寸和工作电压的减小，尤其工作电压的减小，导致对阈值电压可变性的控制变得十分困难。在大规模应用鳍型场效应晶体管（FinFET）的半导体器件中，随着工艺节点不断减小，需要注入的离子的数量不断减少（例如采用10nm工艺节点的器件需要注入的离子数量非常少），离子注入工艺变得非常难以控制。
不同金属盖帽工艺（capping）可以有效地调节鳍型场效应晶体管的阈值电压，但是该方法需要复杂的集成工艺并且不会带来其他方面的提升。而传统的离子注入工艺会降低器件的离子迁移率，并且可能会导致对器件的影响非常坏的掺杂物随机波动。并且，对于采用金属栅极技术的半导体器件的制造方法而言，离子注入工艺还面临控制离子注入剂量以防止离子渗透入高k介电层或器件的沟道区域的挑战。
可见，如何获得良好的阈值电压，是应用后高k介电层工艺的半导体器件的制造方法必须要解决的问题。为解决上述问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
本发明实施例一提供一种半导体器件的制造方法，该方法包括：
步骤S101：在半导体衬底上拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域分别形成第一锗硅层、第二锗硅层、第三锗硅层和第四锗硅层；
步骤S102：形成覆盖所述第一锗硅层的第一盖帽层、覆盖所述第二锗硅层的第二盖帽层、覆盖所述第三锗硅层的第三盖帽层以及覆盖所述第四锗硅层的第四盖帽层；
步骤S103：在所述半导体衬底上拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域分别形成包括伪栅极氧化层、伪栅极和栅极侧壁的伪栅极结构，去除所述伪栅极和所述伪栅极氧化层。
其中，所述第一锗硅层和所述第二锗硅层中锗的原子百分比低于所述第三锗硅层和所述第四锗硅层中锗的原子百分比。
其中，所述步骤S101包括：
步骤S1011：提供半导体衬底，在所述半导体衬底上形成覆盖拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域的锗硅层，其中所述锗硅层位于所述拟形成N型低阈值电压晶体管的区域和所述拟形成P型高阈值电压晶体管的区域的部分分别为所述第一锗硅层和所述第四锗硅层；
步骤S1012：去除所述锗硅层位于所述拟形成N型高阈值电压晶体管的区域和所述拟形成P型低阈值电压晶体管的区域的部分；
步骤S1013：在所述拟形成N型低阈值电压晶体管的区域和所述拟形成P型高阈值电压晶体管的区域分别形成所述第二锗硅层和所述第三锗硅层。
其中，在所述步骤S1011与所述步骤S1012之间还包括在所述锗硅层上形成遮蔽层的步骤，所述遮蔽层用于在所述步骤S1012中保护所述锗硅层位于所述拟形成N型低阈值电压晶体管的区域和所述拟形成P型高阈值电压晶体管的区域的部分。
其中，在所述步骤S102中，所述第一盖帽层、所述第二盖帽层、所述第三盖帽层以及所述第四盖帽层的材料为硅。
其中，在所述步骤S103之后还包括如下步骤：
步骤S104：在位于所述拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域的所述栅极侧壁之间依次形成界面层、高k介电层、盖帽层和阻挡层；
步骤S105：在所述阻挡层上形成功函数金属层；
步骤S106：在所述功函数金属层上形成金属栅极。
其中，所述步骤S105包括：
步骤S1051：在所述阻挡层上形成第一功函数调节层，去除所述第一功函数调节层位于所述拟形成N型低阈值电压晶体管的区域和拟形成N型高阈值电压晶体管的区域的部分；
步骤S1052：在位于所述拟形成N型低阈值电压晶体管的区域的栅极侧壁之间、位于所述拟形成N型高阈值电压晶体管的区域的栅极侧壁之间、位于所述拟形成P型低阈值电压晶体管的区域的栅极侧壁之间以及位于所述拟形成P型高阈值电压晶体管的区域的栅极侧壁之间均形成第二功函数调节层。
其中，所述第一功函数调节层的材料为氮化钛，所述第二功函数调节层的材料为钛铝合金。
其中，在所述步骤S101中，在形成所述第一锗硅层、第二锗硅层、第三锗硅层和第四锗硅层之前，所述半导体衬底上具有鳍型结构。该鳍型结构分布在所述拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域，使得最终形成的半导体器件中的晶体管为鳍型场效应晶体管。
本发明实施例二提供一种半导体器件，该半导体器件包括：半导体衬底以及位于所述半导体衬底上的N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管，所述N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管均包括：栅极侧壁以及位于所述栅极侧壁之间的栅极叠层结构；
其中，所述N型低阈值电压晶体管包括位于所述N型低阈值电压晶体管的栅极叠层结构与所述半导体衬底之间的第一锗硅层以及位于所述第一锗硅层之上的第一盖帽层；所述N型高阈值电压晶体管包括位于所述N型高阈值电压晶体管的栅极叠层结构与所述半导体衬底之间的第二锗硅层以及位于所述第二锗硅层之上的第二盖帽层；所述P型低阈值电压晶体管包括位于所述P型低阈值电压晶体管的栅极叠层结构与所述半导体衬底之间的第三锗硅层以及位于所述第三锗硅层之上的第三盖帽层；所述P型高阈值电压晶体管包括位于所述P型高阈值电压晶体管的栅极叠层结构与所述半导体衬底之间的第四锗硅层以及位于所述第四锗硅层之上的第四盖帽层。
其中，所述第一锗硅层和所述第二锗硅层中锗的原子百分比低于所述第三锗硅层和所述第四锗硅层中锗的原子百分比。
其中，所述第一盖帽层、所述第二盖帽层、所述第三盖帽层以及所述第四盖帽层的材料为硅。
其中，所述N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管的栅极叠层结构均包括自下而上设置的界面层、高k介电层、盖帽层、阻挡层、功函数金属层和金属栅极。
其中，N型晶体管与P型晶体管的功函数金属层不同。
其中，所述N型晶体管的功函数金属层为钛铝合金；所述P型晶体管的功函数金属层包括氮化钛和位于所述氮化钛之上的钛铝合金。
其中，所述半导体衬底上具有鳍型结构，所述半导体器件中的晶体管为鳍型场效应晶体管。
本发明的半导体器件的制造方法，通过在晶体管的沟道区域形成锗硅层（即，在沟道中引入锗硅），可以有效地对晶体管的阈值电压进行调节，制得的半导体器件具有不同的阈值电压。本发明的半导体器件，由于沟道区域具有不同浓度（即锗硅层中锗的原子百分比不同）的锗硅层，因此可以有效地实现对晶体管的阈值电压的调节，具有良好的阈值电压特性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1H为本发明实施例一的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；
图2为本发明实施例一的一种半导体器件的制造方法的一种典型性流程图；
图3为本发明实施例二的一种半导体器件的结构的一种示意性剖视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件及其制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例提供一种半导体器件的制造方法，该方法通过在晶体管的沟道区域形成锗硅层，实现了对晶体管的阈值电压的调节，可以更好地实现具有多阈值电压的半导体器件。由于沟道区域的锗硅层不仅可以改善载流子迁移率，还可以调节功函数，因此，所制造的半导体器件具有更优越的性能。
下面，参照图1A至图1H以及图2来描述本发明实施例一提出的一种半导体器件的制造方法。其中，图1A至图1H为本发明实施例的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；图2为本发明实施例的一种半导体器件的制造方法的一种典型性流程图。
本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供半导体衬底100，在半导体衬底100上拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域分别形成第一锗硅层1011、第二锗硅层1021、第三锗硅层1031和第四锗硅层1041。形成的图形，如图1C所示。
示例性地，步骤A1可以包括如下步骤：
步骤A101：提供半导体衬底100，在半导体衬底100上形成覆盖拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域的锗硅（SiGe）层，该锗硅层包括位于拟形成N型低阈值电压晶体管的区域的部分1011、位于拟形成N型高阈值电压晶体管的区域的部分1021’、位于拟形成P型低阈值电压晶体管的区域的部分1031’以及位于拟形成P型高阈值电压晶体管的区域的部分1041，如图1A所示。
其中，锗硅层位于所述拟形成N型低阈值电压晶体管的区域的部分和位于拟形成P型高阈值电压晶体管的区域的部分分别为上述的第一锗硅层1011和第四锗硅层1014。
形成该锗硅层的方法，可以为外延生长法或其他合适的方法。
在本实施例中，优选地，在形成所述第一锗硅层1011、第二锗硅层1021、第三锗硅层1031和第四锗硅层1041之前，所述半导体衬底上形成有鳍型结构（图1A中未示出）。该鳍型结构分布在所述拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域。由于半导体衬底100上具有鳍型结构，可以保证最终制造的半导体器件中的晶体管（包括N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管）为鳍型场效应晶体管。实际上，由于图1A为沿栅极宽度方向的剖面图，而鳍型结构一般在沿栅极长度方向的剖视图中才可以被看出来，因此图1A中未显示鳍型结构。
步骤A102：去除所述锗硅层位于拟形成N型高阈值电压晶体管的区域的部分1021’和位于拟形成P型低阈值电压晶体管的区域的部分1031’，如图1B所示。
其中，去除的方法可以采用刻蚀等各种可行的方法，在此并不进行限定。
步骤A103：在所述拟形成N型低阈值电压晶体管的区域和所述拟形成P型高阈值电压晶体管的区域分别形成第二锗硅层1021和第三锗硅层1031，如图1C所示。
其中，形成第二锗硅层1021和第三锗硅层1031的方法可以为外延生长法或其他合适的方法。
在本实施例中，第一锗硅层1011、第二锗硅层1021、第三锗硅层1031和第四锗硅层1041的位置并不需要限定为如图1C所示完全覆盖拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域，只需保证第一锗硅层1011、第二锗硅层1021、第三锗硅层1031和第四锗硅层1041覆盖相应区域最终形成的晶体管的沟道区域即可（即，覆盖相应的晶体管的栅极下方的区域即可）。
在本实施例中，优选地，第一锗硅层1011和第二锗硅层1021中锗的原子百分比（也可称作锗硅层的浓度）低于第三锗硅层1031和第四锗硅层1041中锗的原子百分比。如果采用上述示例性的方法制造，则第一锗硅层1011和第二锗硅层1021中锗的原子百分比相同，第三锗硅层1031和第四锗硅层1041中锗的原子百分比相同。当然，如果采用其他方法制造，则第一锗硅层1011和第二锗硅层1021中锗的原子百分比可以不相同，第三锗硅层1031和第四锗硅层1041中锗的原子百分比也可以不相同。并且，在非优选情况下，第一锗硅层1011和第二锗硅层1021中锗的原子百分比也可以不低于第三锗硅层1031和第四锗硅层1041中锗的原子百分比。
在本实施例中，在步骤A101与步骤A102之间，还可以包括在锗硅层上形成遮蔽层（图中未示出）的步骤。其中，所述遮蔽层用于在步骤A102中保护所述锗硅层位于所述拟形成N型低阈值电压晶体管的区域的部分1011和位于所述拟形成P型高阈值电压晶体管的区域的部分1041。在经过步骤A102之后，遮蔽层可以去除或予以保留。
在本实施例中，半导体衬底100还可以包括浅沟槽隔离1001以及阱区等其他组件。为了表示的简要，图1A中仅示出了浅沟槽隔离1001。
步骤A2：形成覆盖第一锗硅层1011的第一盖帽层1012、覆盖第二锗硅层1021的第二盖帽层1022、覆盖第三锗硅层1031的第三盖帽层1032以及覆盖第四锗硅层1041的第四盖帽层1042，如图1D所示。
其中，所述第一盖帽层1012、所述第二盖帽层1022、所述第三盖帽层1032以及所述第四盖帽层1042的材料可以为硅（包括多晶硅、单晶硅、非晶硅等各种硅材料）或其他合适的材料。
形成所述第一盖帽层1012、所述第二盖帽层1022、所述第三盖帽层1032以及所述第四盖帽层1042的方法，可以为外延生长法或其他合适的方法。
步骤A3：在所述第一盖帽层1012、第二盖帽层1022、第三盖帽层1032以及第四盖帽层1042之上分别形成拟形成的N型低阈值电压晶体管、拟形成的N型高阈值电压晶体管、拟形成的P型低阈值电压晶体管和拟形成的P型高阈值电压晶体管的伪栅极结构，其中所述伪栅极结构包括伪栅极氧化层、伪栅极和栅极侧壁(包括栅极侧壁1013、1023、1033和1043)，并在不同区域的所述栅极侧壁之间形成层间介电层（1002），去除所述伪栅极和所述伪栅极氧化层，形成的图形如图1E所示。
其中，在本实施例中，应至少保证在各个区域形成并随后被去除的伪栅极氧化层位于各个区域的盖帽层（指第一盖帽层1012、第二盖帽层1022、第三盖帽层1032以及第四盖帽层1042）的正上方，以保证后续形成的栅极结构位于盖帽层的上方，即，盖帽层（指第一盖帽层1012、第二盖帽层1022、第三盖帽层1032以及第四盖帽层1042）位于最终制得的半导体器件中相应的晶体管（包括N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管）的沟道区域，也就进而保证了第一锗硅层1011、第二锗硅层1021、第三锗硅层1031和第四锗硅层1041位于相应的晶体管（即N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管）的沟道区域。换句话说，本实施例应保证晶体管（即N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管）的沟道区域具有锗硅层，至于锗硅层是否延伸至相应的晶体管的沟道区域之外，本实施例并不进行限定。
在本实施例中，由于最终形成的各个晶体管，包括N型晶体管（包括N型高阈值电压晶体管和N型低阈值电压晶体管）和P型晶体管（包括P型高阈值电压晶体管和P型低阈值电压晶体管）的沟道区域形成有锗硅层，因此可以有效地对晶体管的阈值电压进行调节，制得的半导体器件具有不同的阈值电压。
步骤A4：在位于拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域的栅极侧壁之间依次形成界面层(包括N型低阈值电压晶体管的界面层1014、N型高阈值电压晶体管的界面层1024、P型低阈值电压晶体管的界面层1034和P型高阈值电压晶体管的界面层1044)、高k介电层(包括N型低阈值电压晶体管的高k介电层1015、N型高阈值电压晶体管的高k介电层1025、P型低阈值电压晶体管的高k介电层1035和P型高阈值电压晶体管的高k介电层1045)、盖帽层(包括N型低阈值电压晶体管的盖帽层1016、N型高阈值电压晶体管的盖帽层1026、P型低阈值电压晶体管的盖帽层1036和P型高阈值电压晶体管的盖帽层1046)和阻挡层(包括N型低阈值电压晶体管的阻挡层1017、N型高阈值电压晶体管的阻挡层1027、P型低阈值电压晶体管的阻挡层1037和P型高阈值电压晶体管的阻挡层1047)。形成的图形，如图1F所示。
在本实施例中，形成界面层(包括N型低阈值电压晶体管的界面层1014、N型高阈值电压晶体管的界面层1024、P型低阈值电压晶体管的界面层1034和P型高阈值电压晶体管的界面层1044)、高k介电层(包括N型低阈值电压晶体管的高k介电层1015、N型高阈值电压晶体管的高k介电层1025、P型低阈值电压晶体管的高k介电层1035和P型高阈值电压晶体管的高k介电层1045)、盖帽层(包括N型低阈值电压晶体管的盖帽层1016、N型高阈值电压晶体管的盖帽层1026、P型低阈值电压晶体管的盖帽层1036和P型高阈值电压晶体管的盖帽层1046)和阻挡层(包括N型低阈值电压晶体管的阻挡层1017、N型高阈值电压晶体管的阻挡层1027、P型低阈值电压晶体管的阻挡层1037和P型高阈值电压晶体管的阻挡层1047)的方法，可以采用现有技术中任何可行的方法，此处不再赘述。
其中，形成的各个晶体管（包括N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管）的盖帽层（cap layer）可以采用相同的材料，阻挡层（barrier layer）也可以采用相同的材料。示例性的，盖帽层（cap layer）采用氮化钛（TiN）或其他具有相似性质的材料，阻挡层（barrier layer）采用氮化钽（TaN）或其他具有相似性质的材料。
步骤A5：在所述阻挡层(包括N型低阈值电压晶体管的阻挡层1017、N型高阈值电压晶体管的阻挡层1027、P型低阈值电压晶体管的阻挡层1037和P型高阈值电压晶体管的阻挡层1047)上形成功函数金属层，包括N型低阈值电压晶体管的功函数金属层1018、N型高阈值电压晶体管的功函数金属层1028、P型低阈值电压晶体管的功函数金属层1038以及P型高阈值电压晶体管的功函数金属层1048，如图1G所示。
在本实施例中，示例性地，P型低阈值电压晶体管的功函数金属层1038包括第一功函数金属层10381和位于其上方的第二功函数金属层10382；P型高阈值电压晶体管的功函数金属层1048包括第一功函数金属层10481和位于其上方的第二功函数金属层10482，如图1G所示。
示例性地，形成功函数金属层的方法可以包括如下步骤：
步骤A501：在所述阻挡层（包括N型低阈值电压晶体管的阻挡层1017、N型高阈值电压晶体管的阻挡层1027、P型低阈值电压晶体管的阻挡层1037和P型高阈值电压晶体管的阻挡层1047）上形成第一功函数调节层，去除所述第一功函数调节层位于所述拟形成N型低阈值电压晶体管的区域和拟形成N型高阈值电压晶体管的区域的部分。
其中，第一功函数调节层所保留的位于拟形成的P型低阈值电压晶体管和P型高阈值电压晶体管的区域的部分即分别为P型低阈值电压晶体管的第一功函数金属层10381和P型高阈值电压晶体管的第一功函数金属层10481。
步骤A502：在位于拟形成N型低阈值电压晶体管的区域的栅极侧壁1013之间、位于拟形成N型高阈值电压晶体管的区域的栅极侧壁1023之间、位于拟形成P型低阈值电压晶体管的区域的栅极侧壁1033之间以及位于拟形成P型高阈值电压晶体管的区域的栅极侧壁1043之间均形成第二功函数调节层。
其中，第二功函数调节层位于拟形成N型低阈值电压晶体管的区域的栅极侧壁1013之间的部分即为N型低阈值电压晶体管的功函数金属层1018，第二功函数调节层位于拟形成N型高阈值电压晶体管的区域的栅极侧壁1023之间的部分即为N型高阈值电压晶体管的功函数金属层1028，第二功函数调节层位于拟形成P型低阈值电压晶体管的区域的栅极侧壁1033之间的部分即为P型低阈值电压晶体管的第二功函数金属层10382，第二功函数调节层位于拟形成P型高阈值电压晶体管的区域的栅极侧壁1043之间的部分即为P型高阈值电压晶体管的第二功函数金属层10482。
示例性地，N型低阈值电压晶体管的功函数金属层1018为钛铝合金（TiAl），N型高阈值电压晶体管的功函数金属层1018也为钛铝合金（TiAl）；P型低阈值电压晶体管的第一功函数金属层10381为氮化钛（TiN），第二功函数金属层10382为钛铝合金（TiAl）；P型高阈值电压晶体管的第一功函数金属层10481为氮化钛（TiN），第二功函数金属层10482为钛铝合金（TiAl）。当然，各个功函数金属层也可以采用现有技术中其他可行的方案，此处并不对此进行限定。
在本实施例中，由于形成的N型晶体管（包括N型高阈值电压晶体管和N型低阈值电压晶体管）和P型晶体管（包括P型高阈值电压晶体管和P型低阈值电压晶体管）采用了不同的功函数金属层，因此可以进一步调节各个晶体管的功函数，进而调节各个晶体管的阈值电压。
步骤A6：在功函数金属层（包括N型低阈值电压晶体管的功函数金属层1018、N型高阈值电压晶体管的功函数金属层1028、P型低阈值电压晶体管的功函数金属层1038和P型高阈值电压晶体管的功函数金属层1048）上形成金属栅极(包括N型低阈值电压晶体管的金属栅极1019、N型高阈值电压晶体管的金属栅极1029、P型低阈值电压晶体管的金属栅极1039以及P型高阈值电压晶体管的金属栅极1049)，如图1H所示。
在本实施例中，附图1A至1H仅仅用于示意，示出的各组件或膜层的形状，并不代表它们的实际形状。一般而言，当使用沉积法形成界面层、高k介电层、盖帽层、阻挡层以及功函数金属层等膜层时，相应的膜层在栅极侧壁上也会有沉积，为了表示的简要，图1A至1H并未示出这一情况。并且，在本实施例中，各个晶体管的盖帽层、阻挡层、功函数金属层的截面优选为U型结构，以增大与其上方和下方的膜层的接触面积，提高晶体管的性能。
至此，完成了本发明实施例的一种半导体器件的制造方法的关键步骤的介绍。接下来可以参照现有技术中的工艺流程来完成整个半导体器件的制造，例如，后续还可以包括形成金属互连结构的步骤等，关于后续步骤，此处不再赘述。
本实施例的半导体器件的制造方法，通过在晶体管的沟道区域形成锗硅层（即，在沟道中引入锗硅），可以有效地对晶体管的阈值电压进行调节，制得的半导体器件具有不同的阈值电压。相对于现有技术中的阈值电压调节方法（例如通过对金属栅极进行离子注入的方式调节阈值电压），该方法不需要离子注入的步骤，具有工艺简单、易于实现等优点。
图2示出了本发明提出的一种半导体器件的制造方法的一种典型流程图，具体包括：
步骤S101：在半导体衬底上拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域分别形成第一锗硅层、第二锗硅层、第三锗硅层和第四锗硅层；
步骤S102：形成覆盖所述第一锗硅层的第一盖帽层、覆盖所述第二锗硅层的第二盖帽层、覆盖所述第三锗硅层的第三盖帽层以及覆盖所述第四锗硅层的第四盖帽层；
步骤S103：在所述第一盖帽层、第二盖帽层、第三盖帽层以及第四盖帽层之上分别形成拟形成的N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管的伪栅极结构，所述伪栅极结构包括伪栅极氧化层、伪栅极和栅极侧壁，并在不同区域的所述栅极侧壁之间形成层间介电层；去除所述伪栅极和所述伪栅极氧化层。
实施例二
本发明实施例提供一种半导体器件，可以采用上述实施例一的半导体器件的制造方法来制备。
本实施例的半导体器件，其所包括的晶体管的沟道区域具有锗硅层，因而可以有效地实现对晶体管的阈值电压的调节，使得半导体器件不同的阈值电压，即具有良好的阈值电压特性。
下面，参照图3来描述本发明实施例二提出的一种半导体器件的结构。其中，图3为本发明实施例的一种半导体器件的结构的一种示意性剖视图。
如图3所示，本实施例的半导体器件包括：半导体衬底100以及位于所述半导体衬底上的N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管，所述N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管均包括：栅极侧壁（包括N型低阈值电压晶体管的栅极侧壁1011、N型高阈值电压晶体管的栅极侧壁1021、P型低阈值电压晶体管的栅极侧壁1031和P型高阈值电压晶体管的栅极侧壁1041）以及位于各个所述的栅极侧壁之间（包括N型低阈值电压晶体管的栅极侧壁1011之间、N型高阈值电压晶体管的栅极侧壁1021之间、P型低阈值电压晶体管的栅极侧壁1031之间以及P型高阈值电压晶体管的栅极侧壁1041之间）的栅极叠层结构。其中，栅极叠层结构包括界面层、高k介电层、盖帽层、阻挡层、功函数金属层、金属栅极等（具体可参见下面的具体描述）。而各个晶体管的栅极侧壁和栅极叠层结构共同构成了相应的晶体管的栅极结构。
其中，N型低阈值电压晶体管包括位于N型低阈值电压晶体管的栅极叠层结构与半导体衬底100之间的第一锗硅层1011以及位于所述第一锗硅层之上1011的第一盖帽层1012；N型高阈值电压晶体管包括位于N型高阈值电压晶体管的栅极叠层结构与半导体衬底100之间的第二锗硅层1021以及位于第二锗硅层1021之上的第二盖帽层1022；P型低阈值电压晶体管包括位于P型低阈值电压晶体管的栅极叠层结构与半导体衬底100之间的第三锗硅层1031以及位于第三锗硅层1031之上的第三盖帽层1032；P型高阈值电压晶体管包括位于P型高阈值电压晶体管的栅极叠层结构与半导体衬底100之间的第四锗硅层1041以及位于第四锗硅层1041之上的第四盖帽层1042。
本实施例中，应保证各个晶体管（即N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管）的沟道区域具有锗硅层，至于锗硅层是否如图3一样延伸至相应的晶体管的沟道区域之外，本实施例并不进行限定。也就是说，在各个晶体管中，锗硅层可以仅位于相应的晶体管的沟道区域（即，仅位于栅极正下方），也可以在位于相应的晶体管的沟道区域的同时延伸至沟道区域之外（如图3所示）。
在本实施例中，由于各个晶体管，包括N型晶体管（包括N型高阈值电压晶体管和N型低阈值电压晶体管）和P型晶体管（包括P型高阈值电压晶体管和P型低阈值电压晶体管）的沟道区域形成有锗硅层（即，第一锗硅层1011、第二锗硅层1021、第三锗硅层1031和第四锗硅层1041），因此可以有效地对晶体管的阈值电压进行调节，保证了半导体器件具有良好的阈值电压特性。
在本实施例中，优选地，第一锗硅层1011和第二锗硅层1021中锗的原子百分比低于第三锗硅层1031和第四锗硅层1041中锗的原子百分比，即，第一锗硅层1011和第二锗硅层1021与第三锗硅层1031和第四锗硅层1041的浓度不同，此时半导体器件具有更好的阈值电压特性。其中，第一锗硅层1011中锗的原子百分比可以和第二锗硅层1021中锗的原子百分比相同，第三锗硅层1031中锗的原子百分比可以和第四锗硅层1041中锗的原子百分比相同。第一锗硅层1011和第二锗硅层1021中锗的原子百分比也可以不相同，并且，第三锗硅层1031和第四锗硅层1041中锗的原子百分比也可以不相同。此外，在非优选情况下，第一锗硅层1011和第二锗硅层1021中锗的原子百分比也可以不低于第三锗硅层1031和第四锗硅层1041中锗的原子百分比。
其中，第一盖帽层1012、第二盖帽层1022、第三盖帽层1032以及第四盖帽层1042的材料可以为硅（包括多晶硅、单晶硅、非晶硅等各种硅材料）或其他合适的材料。
进一步的，N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管的栅极叠层结构均包括：自下而上设置的界面层(包括N型低阈值电压晶体管的界面层1014、N型高阈值电压晶体管的界面层1024、P型低阈值电压晶体管的界面层1034和P型高阈值电压晶体管的界面层1044)、高k介电层(包括N型低阈值电压晶体管的高k介电层1015、N型高阈值电压晶体管的高k介电层1025、P型低阈值电压晶体管的高k介电层1035和P型高阈值电压晶体管的高k介电层1045)、盖帽层(包括N型低阈值电压晶体管的盖帽层1016、N型高阈值电压晶体管的盖帽层1026、P型低阈值电压晶体管的盖帽层1036和P型高阈值电压晶体管的盖帽层1046)、阻挡层(包括N型低阈值电压晶体管的阻挡层1017、N型高阈值电压晶体管的阻挡层1027、P型低阈值电压晶体管的阻挡层1037和P型高阈值电压晶体管的阻挡层1047)、功函数金属层(N型低阈值电压晶体管的功函数金属层1018、N型高阈值电压晶体管的功函数金属层1028、P型低阈值电压晶体管的功函数金属层1038以及P型高阈值电压晶体管的功函数金属层1048)和金属栅极(包括N型低阈值电压晶体管的金属栅极1019、N型高阈值电压晶体管的金属栅极1029、P型低阈值电压晶体管的金属栅极1039以及P型高阈值电压晶体管的金属栅极1049)。
在本实施例中，优选地，N型晶体管与P型晶体管的功函数金属层不同。示例性地，N型低阈值电压晶体管的功函数金属层1018和N型高阈值电压晶体管的功函数金属层1028均为单层结构，P型低阈值电压晶体管的功函数金属层1038包括第一功函数金属层10381和位于其上方的第二功函数金属层10382，P型高阈值电压晶体管的功函数金属层1048包括第一功函数金属层10481和位于其上方的第二功函数金属层10482。进一步的，N型低阈值电压晶体管的功函数金属层1018和N型高阈值电压晶体管的功函数金属层1028为钛铝合金；P型低阈值电压晶体管的功函数金属层1038中第一功函数金属层10381为氮化钛，第二功函数金属层10382为钛铝合金；P型高阈值电压晶体管的功函数金属层1048中第一功函数金属层10481为氮化钛，第二功函数金属层10482为钛铝合金。当然，各个功函数金属层也可以采用现有技术中其他可行的方案，此处并不对此进行限定。
在本实施例中，由于形成的N型晶体管（包括N型高阈值电压晶体管和N型低阈值电压晶体管）和P型晶体管（包括P型高阈值电压晶体管和P型低阈值电压晶体管）采用了不同的功函数金属层，因此可以进一步调节各个晶体管的功函数，进而调节各个晶体管的阈值电压。
优选地，半导体衬底100上形成有鳍型结构（图3中未示出）。该鳍型结构分布在所述拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域。由于半导体衬底100上具有鳍型结构，可以保证最终制造的半导体器件中的晶体管（包括N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管）为鳍型场效应晶体管。实际上，由于图3为沿栅极宽度方向的剖面图，而鳍型结构一般在沿栅极长度方向的剖视图中才可以被看出来，因此图3中未显示鳍型结构。
本发明实施例的半导体器件，还可以包括浅沟槽隔离1001、层间介电层1002（如图3所示）以及阱区、偏移侧壁、轻掺杂（LDD）区、源极和漏极（图3中未示出）等组件，这些组件可以采用现有技术中的各种方法来实现，此处不再赘述。
在本实施例中，图3仅仅用于示意，示出的各组件或膜层的形状，并不代表它们的实际形状。一般而言，当使用沉积法形成界面层、高k介电层、盖帽层、阻挡层以及功函数金属层等膜层时，相应的膜层在栅极侧壁上也会有沉积，为了表示的简要，图3并未示出这一情况。
本发明的半导体器件，由于所包括的晶体管的沟道区域具有锗硅层，因此可以有效地实现对晶体管的阈值电压的调节，具有良好的阈值电压特性。并且，当晶体管为鳍型场效应晶体管时，该半导体器件相对于现有技术，具有更好的阈值电压特性。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：在半导体衬底上拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域分别形成第一锗硅层、第二锗硅层、第三锗硅层和第四锗硅层；
步骤S102：形成覆盖所述第一锗硅层的第一盖帽层、覆盖所述第二锗硅层的第二盖帽层、覆盖所述第三锗硅层的第三盖帽层以及覆盖所述第四锗硅层的第四盖帽层；
步骤S103：在所述第一盖帽层、第二盖帽层、第三盖帽层以及第四盖帽层之上分别形成拟形成的N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管的伪栅极结构，其中所述伪栅极结构包括伪栅极氧化层、伪栅极和栅极侧壁，并在不同区域的所述栅极侧壁之间形成层间介电层，去除所述伪栅极和所述伪栅极氧化层，
其中，所述第一锗硅层和所述第二锗硅层中锗的原子百分比低于所述第三锗硅层和所述第四锗硅层中锗的原子百分比。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S101包括：
步骤S1011：提供半导体衬底，在所述半导体衬底上形成覆盖拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域的锗硅层，其中所述锗硅层位于所述拟形成N型低阈值电压晶体管的区域和所述拟形成P型高阈值电压晶体管的区域的部分分别为所述第一锗硅层和所述第四锗硅层；
步骤S1012：去除所述锗硅层位于所述拟形成N型高阈值电压晶体管的区域的部分和位于所述拟形成P型低阈值电压晶体管的区域的部分；
步骤S1013：在所述拟形成N型高阈值电压晶体管的区域和所述拟形成P型低阈值电压晶体管的区域分别形成所述第二锗硅层和所述第三锗硅层。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1011与所述步骤S1012之间还包括在所述锗硅层上形成遮蔽层的步骤，其中，所述遮蔽层用于在所述步骤S1012中保护所述锗硅层位于所述拟形成N型低阈值电压晶体管的区域和所述拟形成P型高阈值电压晶体管的区域的部分。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述第一盖帽层、所述第二盖帽层、所述第三盖帽层以及所述第四盖帽层的材料为硅。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103之后还包括如下步骤：
步骤S104：在位于所述拟形成N型低阈值电压晶体管的区域、拟形成N型高阈值电压晶体管的区域、拟形成P型低阈值电压晶体管的区域和拟形成P型高阈值电压晶体管的区域的所述栅极侧壁之间依次形成界面层、高k介电层、盖帽层和阻挡层；
步骤S105：在所述阻挡层上形成功函数金属层；
步骤S106：在所述功函数金属层上形成金属栅极。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤S105包括：
步骤S1051：在所述阻挡层上形成第一功函数调节层，去除所述第一功函数调节层位于所述拟形成N型低阈值电压晶体管的区域和拟形成N型高阈值电压晶体管的区域的部分；
步骤S1052：在位于所述拟形成N型低阈值电压晶体管的区域的栅极侧壁之间、位于所述拟形成N型高阈值电压晶体管的区域的栅极侧壁之间、位于所述拟形成P型低阈值电压晶体管的区域的栅极侧壁之间以及位于所述拟形成P型高阈值电压晶体管的区域的栅极侧壁之间均形成第二功函数调节层。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述第一功函数调节层的材料为氮化钛，所述第二功函数调节层的材料为钛铝合金。
8.如权利要求1至7任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，在形成所述第一锗硅层、第二锗硅层、第三锗硅层和第四锗硅层之前，所述半导体衬底上具有鳍型结构。
9.一种半导体器件，其特征在于，包括：半导体衬底以及位于所述半导体衬底上的N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管，所述N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管均包括：栅极侧壁以及位于所述栅极侧壁之间的栅极叠层结构；
其中，所述N型低阈值电压晶体管包括位于所述N型低阈值电压晶体管的栅极叠层结构与所述半导体衬底之间的第一锗硅层以及位于所述第一锗硅层之上的第一盖帽层；所述N型高阈值电压晶体管包括位于所述N型高阈值电压晶体管的栅极叠层结构与所述半导体衬底之间的第二锗硅层以及位于所述第二锗硅层之上的第二盖帽层；所述P型低阈值电压晶体管包括位于所述P型低阈值电压晶体管的栅极叠层结构与所述半导体衬底之间的第三锗硅层以及位于所述第三锗硅层之上的第三盖帽层；所述P型高阈值电压晶体管包括位于所述P型高阈值电压晶体管的栅极叠层结构与所述半导体衬底之间的第四锗硅层以及位于所述第四锗硅层之上的第四盖帽层，
其中，所述第一锗硅层和所述第二锗硅层中锗的原子百分比低于所述第三锗硅层和所述第四锗硅层中锗的原子百分比。
10.如权利要求9所述的半导体器件，其特征在于，所述第一盖帽层、所述第二盖帽层、所述第三盖帽层以及所述第四盖帽层的材料为硅。
11.如权利要求9所述的半导体器件，其特征在于，所述N型低阈值电压晶体管、N型高阈值电压晶体管、P型低阈值电压晶体管和P型高阈值电压晶体管的栅极叠层结构均包括自下而上设置的界面层、高k介电层、盖帽层、阻挡层、功函数金属层和金属栅极。
12.如权利要求11所述的半导体器件，其特征在于，N型晶体管与P型晶体管的功函数金属层不同。
13.如权利要求12所述的半导体器件，其特征在于，所述N型晶体管的功函数金属层为钛铝合金；所述P型晶体管的功函数金属层包括氮化钛和位于所述氮化钛之上的钛铝合金。
14.如权利要求9至13任一项所述的半导体器件，其特征在于，所述半导体衬底上具有鳍型结构，所述半导体器件中的晶体管为鳍型场效应晶体管。
CN201310411038.3A 2013-09-10 2013-09-10 一种半导体器件及其制造方法 Active CN104425283B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310411038.3A CN104425283B (zh) 2013-09-10 2013-09-10 一种半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310411038.3A CN104425283B (zh) 2013-09-10 2013-09-10 一种半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN104425283A CN104425283A (zh) 2015-03-18
CN104425283B true CN104425283B (zh) 2017-08-01

Family

ID=52973953

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310411038.3A Active CN104425283B (zh) 2013-09-10 2013-09-10 一种半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN104425283B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018254B2 (en) 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
CN107591365A (zh) * 2016-07-06 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN109920738A (zh) * 2019-03-08 2019-06-21 中国科学院微电子研究所 半导体结构与其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1450658A (zh) * 2002-03-29 2003-10-22 株式会社东芝 半导体器件和半导体器件的制造方法
CN103021949A (zh) * 2011-09-26 2013-04-03 台湾积体电路制造股份有限公司 栅极半导体器件的替换

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782497B1 (ko) * 2006-11-20 2007-12-05 삼성전자주식회사 얇은 응력이완 버퍼패턴을 갖는 반도체소자의 제조방법 및관련된 소자
KR101589440B1 (ko) * 2009-02-09 2016-01-29 삼성전자주식회사 듀얼 게이트 반도체 장치의 제조 방법
US8343865B2 (en) * 2010-01-21 2013-01-01 Renesas Electronics Corporation Semiconductor device having dual work function metal

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1450658A (zh) * 2002-03-29 2003-10-22 株式会社东芝 半导体器件和半导体器件的制造方法
CN103021949A (zh) * 2011-09-26 2013-04-03 台湾积体电路制造股份有限公司 栅极半导体器件的替换

Also Published As

Publication number Publication date
CN104425283A (zh) 2015-03-18

Similar Documents

Publication Publication Date Title
CN107045987B (zh) 具有在源极/漏极区域中的扩散阻挡层的设备
US9472615B2 (en) Super junction LDMOS finFET devices
CN104425384B (zh) 一种半导体器件及其制造方法
US8735232B2 (en) Methods for forming semiconductor devices
US9041126B2 (en) Deeply depleted MOS transistors having a screening layer and methods thereof
US8916928B2 (en) Threshold voltage adjustment in a fin transistor by corner implantation
US20060043430A1 (en) Transistor having an asymmetric source/drain and halo implantation region and a method of forming the same
US7659172B2 (en) Structure and method for reducing miller capacitance in field effect transistors
US20150279963A1 (en) Methods of forming a finfet semiconductor device so as to reduce punch-through leakage currents and the resulting device
US8501601B2 (en) Drive current increase in field effect transistors by asymmetric concentration profile of alloy species of a channel semiconductor alloy
US9502564B2 (en) Fully depleted device with buried insulating layer in channel region
US9054044B2 (en) Method for forming a semiconductor device and semiconductor device structures
US10483172B2 (en) Transistor device structures with retrograde wells in CMOS applications
US11688741B2 (en) Gate-all-around devices with isolated and non-isolated epitaxy regions for strain engineering
CN104425370B (zh) 一种半导体器件及其制造方法
KR20140088658A (ko) 독립적으로 구동이 가능하고 다른 일함수를 가지는 이중 게이트 구조를 포함하는 전자-정공 이중층 터널 전계 효과 트랜지스터 및 그 제조 방법
US7880236B2 (en) Semiconductor circuit including a long channel device and a short channel device
CN104425283B (zh) 一种半导体器件及其制造方法
US7442612B2 (en) Nitride-encapsulated FET (NNCFET)
US9876111B2 (en) Method of forming a semiconductor device structure using differing spacer widths and the resulting semiconductor device structure
CN109300846B (zh) 用于产生表面电荷的包括压电衬垫的finfet装置及其制造方法
US20170062438A1 (en) Electrical gate-to-source/drain connection
TW202129964A (zh) 先進邏輯操作的電荷捕捉tfet半導體元件製作方法
US9917087B2 (en) Integrated circuits with a partially-depleted region formed over a bulk silicon substrate and methods for fabricating the same
US9478542B1 (en) Multi-gate device with planar channel

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant