JP2003298060A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

Info

Publication number
JP2003298060A
JP2003298060A JP2002095879A JP2002095879A JP2003298060A JP 2003298060 A JP2003298060 A JP 2003298060A JP 2002095879 A JP2002095879 A JP 2002095879A JP 2002095879 A JP2002095879 A JP 2002095879A JP 2003298060 A JP2003298060 A JP 2003298060A
Authority
JP
Japan
Prior art keywords
film
layer
silicon
insulating film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002095879A
Other languages
English (en)
Other versions
JP3634320B2 (ja
Inventor
Junji Yagishita
淳史 八木下
Tomohiro Saito
友博 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002095879A priority Critical patent/JP3634320B2/ja
Priority to US10/393,017 priority patent/US6879001B2/en
Priority to CNB031215785A priority patent/CN1235291C/zh
Publication of JP2003298060A publication Critical patent/JP2003298060A/ja
Priority to US10/991,485 priority patent/US7198994B2/en
Application granted granted Critical
Publication of JP3634320B2 publication Critical patent/JP3634320B2/ja
Priority to US11/709,270 priority patent/US7479423B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】完全空乏型ＳＯＩトランジスタ等において、閾
値電圧を適正な値に調整して、同一の半導体基板上に、
異なる閾値電圧を有する複数のトランジスタを形成する
ことが困難である。 【解決手段】（ＳＯＩ基板の１０４の）シリコン活性層
（＝ＳＯＩ層）１０３上に、ダミーゲートパターン１１
１、１１２を形成し、その後、これらのダミーゲートパ
ターン１１１、１１２を除去して、ゲート溝１３０、１
３２を設ける。これら、ゲート溝１３０、１３２内にお
いて、シリコン活性層１０３をエッチングし、チャネル
領域を構成する部分の厚さを薄くして、各トランジスタ
の閾値電圧を調整する。これより、条件に応じて、回路
設計上の自由度等を高めることが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、及び
半導体装置の製造方法に係り、トランジスタの閾値電圧
の制御に関係するものである。
【０００２】
【従来の技術】現在、高性能の半導体トランジスタを製
造するにあたって、動作速度の向上、消費電力の低減を
実現するために、単結晶のシリコン基板に替わって、所
謂ＳＯＩ（Silicon−On−Insulator）基板（＝シリコン
支持基板と表面のシリコン層の間に、シリコン酸化膜等
の埋め込み絶縁膜が介在する基板）が使われ始めてい
る。
【０００３】ＳＯＩ基板を用いた半導体トランジスタに
は、大きく分けて、完全空乏型ＳＯＩ（Silicon−On−I
nsulator）トランジスタと部分空乏型ＳＯＩトランジス
タ等がある。このなかで、完全空乏型ＳＯＩトランジス
タには、低寄生容量による消費電力の低減、また、低閾
値電圧であることによって、ゲート電極の材料を多結晶
シリコンから金属へと替え、所謂メタルゲートの使用が
可能となる等の特長があることが知られている。
【０００４】この完全空乏型ＳＯＩトランジスタでは、
トランジスタの動作時に、ソース、ドレインの各領域、
及び埋め込み絶縁膜によって囲まれる領域を略完全に空
乏化するので、ＳＯＩ基板のシリコン活性層の厚さは、
部分空乏型ＳＯＩトランジスタの場合と比べて、自ずと
薄くする必要がある。
【０００５】また、完全空乏型（ＦＤ：Fully-Deplete
d）のＳＯＩトランジスタには、チャネル領域を二つの
ゲート電極層で挟んだダブルゲート構造を有する完全空
乏型のＳＯＩトランジスタが開発されている。これらの
構造を用いれば、ゲート電極層の構造において、制御性
を高め、微細化を更に進展させることが可能になる。ま
た、チャネル領域の不純物濃度を低減させて、不純物の
散乱、及びチャネル領域の深さ方向において電界を低減
させることができる。従って、トランジスタにおいて、
チャネル領域でのキャリアの移動度を高め、駆動電流を
大きくすることができる。また、チャネル領域を完全に
空乏化させた状態でトランジスタを動作させるので、所
謂、Ｓ-factorを６０ｍＶ/decade程度の理想的な値まで
低減させ、トランジスタの閾値電圧の値を低くすること
ができる。
【０００６】また、完全空乏型のＳＯＩトランジスタ等
において、高速性を図り、制御性を高めるベく、ゲート
電極層に金属材料（例：高融点金属材料）を用いた、所
謂メタルゲート電極層を設けること、また、比誘電率の
高い材料（以下、高誘電率の材料（＝high−k材料））
をゲート絶縁膜に用いる等の技術が開発されてきてい
る。このような場合には、所謂、ダミーゲートプロセス
を適用して、トランジスタを製造することが効果的であ
る。
【０００７】ここで、ダミーゲートプロセスとは、ゲー
ト電極層の設けられる所定の位置に、予め、同じ寸法形
状のパターン（＝ダミーゲートパターン）を形成し、次
いで、このパターンをマスクにして不純物を導入し、ソ
ース領域、及びドレイン領域を形成する。その後、ダミ
ーゲートパターンを除去し、ゲート電極層に置き換える
方法である。一般に、トランジスタを製造する過程で
は、ソース領域、及びドレイン領域に、１０００℃前後
の高温の熱処理を施し、不純物を活性化させる等の処理
工程が必要となる。しかしながら、ダミーゲートプロセ
スでは、ゲート電極層に先んじて、ソース領域、及びド
レイン領域を形成する。従って、この場合には、ゲート
電極層を形成した後、４５０℃程度以下の比較的低い温
度で熱処理を施すだけでよい。
【０００８】このように、ダミーゲートプロセスを用い
れば、トランジスタにおいて、高融点金属材以外にも、
耐熱性の低い金属材料を用い、所謂、メタルゲート電極
層を形成することができる。また、高誘電率の材料（Hi
gh-kの材料）を用いて、ゲート絶縁膜を形成することが
容易になる。これより、完全空乏型のＳＯＩトランジス
タ等において、駆動性、及び制御性を高めることが可能
となる。
【０００９】
【発明が解決しようとする課題】従来の完全空乏型のＳ
ＯＩトランジスタでは、動作時に、チャネル領域（＝シ
リコン活性層（ＳＯＩ層））の部分を空乏化させる。従
って、前述の如く、チャネル領域の不純物の濃度は低く
抑えられ、駆動性等を維持するべく、その値には上限が
設けられる。
【００１０】このような場合、イオン注入技術等を用い
て、チャネル領域に不純物を導入し、トランジスタの閾
値電圧の値を任意に制御することが困難である。従っ
て、同一の半導体基板上に、異なる閾値電圧で複数のト
ランジスタを任意に形成することが困難である。
【００１１】また、所謂、メタルゲート電極層、及び高
誘電率材料のゲート絶縁膜を用いたトランジスタでは、
タングステン（Ｗ）等、ゲート電極層に用いられる金属
材料の仕事関数は、シリコン（Ｓｉ）のミッドギャップ
（＝バンドギャップの中間、４．６ｅＶ）に近い値を有
する。また、単一の金属を材料に用いれば、ゲート電極
層の仕事関数の値は固定される。ゲート電極層の材料に
多結晶シリコンを用いた場合には、その内部に不純物を
導入して、トランジスタの閾値電圧を適当な値に調整す
ることができる。これより、従来、ゲート電極層に金属
材料を用いると、多結晶シリコンを用いた場合より、ト
ランジスタの閾値電圧の値（＝絶対値）は高くなり易
い。従って、トランジスタの閾値電圧をより低くする
等、任意の値に制御することが困難であった。
【００１２】このように、完全空乏型のＳＯＩトランジ
スタ等において、ゲート電極層に金属材料を、また、ゲ
ート絶縁膜に高誘電率材料を用いた場合、駆動性、及び
制御性を高めることができる。しかしながら、個々のト
ランジスタの閾値電圧を適正な値に制御し、同一の半導
体基板上に、異なる閾値電圧で複数のトランジスタを形
成することが困難である。
【００１３】以上の如く、従来の方法では、完全空乏型
ＳＯＩトランジスタ等において、閾値電圧を適正な値に
調整することが困難である。これより、同一の半導体基
板上に閾値電圧の異なるトランジスタを形成する場合
等、回路設計の自由度を高めることが困難である。
【００１４】以上より、本発明の目的は、このような問
題を解決して、高性能な半導体装置を製造することにあ
る。
【００１５】
【課題を解決するための手段】本発明は、半導体基板
と、半導体基板上に形成された絶縁膜と、この絶縁膜上
に形成されたシリコン層と、このシリコン層上に形成さ
れたゲート絶縁膜と、このゲート絶縁膜上に形成された
ゲート電極層と、前記シリコン層に形成された、ソース
領域、ドレイン領域、及びチャネル領域とを備え、前記
チャネル領域を構成するシリコン層の厚さは、１００Å
以下であることを特徴とする半導体装置を提供すること
ができる。
【００１６】また、本発明は、半導体基板上に絶縁膜を
介して形成されたシリコン層上に、第一、及び第二のダ
ミーゲートパターンを形成する工程と、前記第一、及び
第二のダミーゲートパターンをマスクにして、前記シリ
コン層に不純物を導入し、ソース領域、及びドレイン領
域の位置に不純物拡散層を形成する工程と、前記第一、
及び第二のダミーゲートパターンを埋め込むように、前
記シリコン層上に絶縁膜を形成する工程と、前記第一、
及び第二のダミーゲートパターンを除去し、前記絶縁膜
に第一、及び第二の溝を形成する工程と、前記第一の溝
において、前記シリコン層をエッチングして、チャネル
領域の部分の厚さを薄くする形成する工程と、前記第
一、及び第二の溝内において、前記シリコン層上にゲー
ト絶縁膜を形成する工程と、前記第一、及び第二の溝内
において、前記ゲート絶縁膜上にゲート電極層を形成す
る工程とを有することを特徴とする半導体装置の製造方
法を提供することができる。
【００１７】また、本発明は、半導体基板上に絶縁膜を
介して形成されたシリコン層上に、第一、及び第二のダ
ミーゲートパターンを形成する工程と、前記第一、第二
のダミーゲートパターンをマスクにして、前記シリコン
層に不純物を導入し、ソース領域、及びドレイン領域の
位置に不純物拡散層を形成する工程と、前記第一、及び
第二のダミーゲートパターンを埋め込むように、前記シ
リコン層上に絶縁膜を形成する工程と、前記第一のダミ
ーゲートパターンを除去し、前記絶縁膜に、第一の溝を
形成する工程と、前記第一の溝において、前記シリコン
層のチャネル領域の位置にシリコン酸化膜を形成する工
程と、前記シリコン酸化膜を除去し、前記シリコン層の
チャネル領域の厚さを薄くする工程と、前記第二のダミ
ーゲートパターンを除去し、前記絶縁膜に、第二の溝を
形成する工程と、前記シリコン層のチャネル領域上にゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、
ゲート電極を形成する工程とを有することを特徴とする
半導体装置の製造方法を提供することができる。
【００１８】以上、本発明によれば、個々のトランジス
タの閾値電圧を適正な値に制御し、同一の半導体基板上
に、異なる閾値電圧で複数のトランジスタを形成するこ
とが可能となる。これより、同一の半導体基板上に閾値
電圧の異なるトランジスタを形成する場合等、回路設計
の自由度を高め、高性能な半導体装置を提供することが
可能となる。
【００１９】
【発明の実施の形態】以下、図面を参照して、本発明の
各実施の形態について詳細に説明する。 （第一の実施の形態）本実施の形態について、図１乃至
４を参照して説明する。本実施の形態では、一例に、同
一の半導体基板(例：ＳＯＩ（＝Silicon-on-insulato
r）基板)に、閾値電圧の値が異なるように、Ｎ型のＭＯ
Ｓトランジスタを複数形成する場合に付いて説明する。
【００２０】また、図２乃至４は、ＳＯＩ基板に形成さ
れたＮ型のＭＯＳトランジスタにおいて、ゲート電極層
の長さ方向に対して、垂直な方向の断面図である。
【００２１】先ず、図１（ａ）、（ｂ）に示すように、
前述の如く形成されたＳＯＩ基板において、所定の素子
形成領域のゲート電極層を形成する領域に、ダミーゲー
トのパターンを形成する。ＳＯＩ基板のシリコン活性層
（＝ＳＯＩ）の厚さは、一例に、３０ｎｍ程度とする。
【００２２】尚、図１（ａ）、（ｂ）は、ＳＯＩ（Sili
con−On−Insulator）基板の深さ方向（＝厚さ方向）を
表す断面図である。
【００２３】図１（ａ）に示すように、シリコン支持基
板１０１上には、埋め込みシリコン酸化膜１０２を介し
て、所定の厚さまで薄膜化処理の施されたシリコン活性
層（＝ＳＯＩ層）１０３が形成されている。このようし
て、ＳＯＩ基板１０４は、シリコン支持基板１０１／埋
め込みシリコン酸化膜１０２／シリコン活性層（＝ＳＯ
Ｉ層）１０３から構成される。
【００２４】次に、図１（ｂ）に示すように、シリコン
活性層（＝ＳＯＩ層）１０３に、公知の方法で、浅い溝
型の素子分離領域(＝ＳＴＩ領域：Shallow-Trench-Isol
ation)１０５を複数形成する。また、各素子分離領域１
０５の間は、ＭＯＳ型トランジスタ等、半導体素子が形
成される素子領域１０６として使用される。
【００２５】尚、本実施の形態では、公知の貼り合せ法
やＳＩＭＯＸ（Separation by Implanted Oxygen）法
等、設計条件等に応じ、適当な方法によって作成された
ＳＯＩ（Silicon−On−Insulator）基板を使用する。
【００２６】次に、本実施の形態では、図２乃至４に示
すように、一例に、ＳＯＩ基板１０４に、完全空乏型の
ＳＯＩトランジスタを複数形成する。ここでは、これら
の完全空乏型のＳＯＩトランジスタは、互いに異なる閾
値電圧を有するＮ型のトランジスタとする。
【００２７】先ず、図２（ａ）に示すように、ＳＯＩ基
板１０４において、シリコン活性層（＝ＳＯＩ層）１０
３上に、シリコン酸化膜１０７（＝バッファ酸化膜）を
介して、多結晶シリコン膜１０８、シリコン窒化膜（Ｓ
ｉＮｘ膜）１０９、次いで、フォトレジスト膜１１０
を、各々、公知の方法で順次形成する。
【００２８】ここでは、先ず、ＳＯＩ基板１０４におい
て、シリコン活性層（＝ＳＯＩ層）１０３の表面に、３
ｎｍ程度の厚さで、シリコン酸化膜１０７（＝バッファ
酸化膜）を薄く形成する。その後、多結晶シリコン膜１
０８を厚さ１５０ｎｍ程度で、次いで、シリコン窒化膜
（ＳｉＮｘ膜）１０９を厚さ３０ｎｍ程度で形成する。
【００２９】次に、電子ビーム等により、フォトレジス
ト膜１１０をゲート電極層の寸法、及び形状に加工し
て、マスクパターンを形成する。その後、このマスクパ
ターンを用いて、シリコン窒化膜１０９、多結晶シリコ
ン膜１０８、次いで、シリコン酸化膜１０７（＝バッフ
ァ酸化膜）の順に、ＲＩＥ法等のドライエッチング技術
による加工を施し、パターンを転写する。このようにし
て、図２（ｂ）に示すように、シリコン活性層（＝ＳＯ
Ｉ層）１０３上の所定の位置に、ダミーゲートパターン
１１１、１１２を形成する。また、ここでは、その後、
ダミーゲートパターン１１１、１１２の両側面に沿っ
て、シリコン窒化膜（＝ＳｉＮｘ膜）等を用い、サイド
ウォール１１３、１１４を形成する。
【００３０】ここでは、ダミーゲートパターン１１１
は、シリコン酸化膜１０７、多結晶シリコン膜１０８、
及びシリコン窒化膜１０９から構成される積層のパター
ンとして、シリコン活性層（＝ＳＯＩ層）１０３上に形
成される。また、ダミーゲートパターン１１２は、シリ
コン酸化膜１０７、多結晶シリコン膜１０８、及びシリ
コン窒化膜１０９から構成される積層のパターンとし
て、シリコン活性層（＝ＳＯＩ層）１０３上に形成され
る。
【００３１】尚、ここでは、ドライエッチング技術に
は、反応性イオンエッチング法（以下、ＲＩＥ法とす
る）を用い、シリコン窒化膜１０９、多結晶シリコン膜
１０８、シリコン酸化膜１０７の順にエッチングして、
ゲートパターンを転写し、ダミーゲートパターン１１
１、１１２を形成する。
【００３２】次に、図２（ｃ）に示すように、ダミーゲ
ートパターン１１１、１１２に沿い、その両側の位置に
おいて、エピタキシャル成長法を用い、シリコン活性層
（＝ＳＯＩ）１０３上に、シリコンのエピタキシャル層
１１５を形成する。このように、シリコン層１０３（＝
ＳＯＩ層）において、ソース領域、及びドレイン領域を
形成する部分の厚さを増やす。
【００３３】ここでは、シリコン活性層（＝ＳＯＩ）１
０３にエピタキシャル成長法を施す前に、水素雰囲気に
よるアニール処理を行う。シリコン活性層（＝ＳＯＩ
層）１０３は、その厚さが２５０Å以上であれば、凝集
を起こすことはない。本実施の形態では、前述の如くシ
リコン活性層（＝ＳＯＩ層）１０３の厚さは、３００Å
であり、凝集を起こさずに、水素雰囲気によるアニ―ル
処理を行うことができる。
【００３４】次に、イオン注入技術等を用い、ダミーゲ
ートパターン１１２、１１３をマスクにして、図３
（ａ）に示すように、シリコン活性層（＝ＳＯＩ）１０
３のソース領域、及びドレイン領域の位置に、Ｎ型の不
純物１１６（Ｐ（リン）、またはＡｓ（砒素））を導入
し、その後、熱処理を行い、不純物１１６を活性化させ
て、高濃度のＮ+型の不純物拡散層１１７ａ、１１７
ｂ、１１８ａ、１１８ｂを形成する。ここでは、高濃度
のＮ+型の不純物拡散層１１７ａ、１１８ａはソース領
域を構成し、また、高濃度のＮ+型の不純物拡散層１１
７ｂ、１１８ｂは、ドレイン領域を構成する。
【００３５】次に、図３（ｂ）に示すように、層間絶縁
膜として、ＴＥＯＳ膜（＝テトラエトキシシラン膜）１
１９を２３０ｎｍ程度の膜厚で堆積させ、その後、全体
をＣＭＰ法等で平坦化して、ダミーゲートパターン１１
１、１１２の表面を露出させる。
【００３６】次に、図３（ｃ）に示すように、ダミーゲ
ートパターン１１１、１１２を除去し、シリコン活性層
１０３に、ゲート溝１２０、１２１を形成する。
【００３７】ここでは、先ず、熱リン酸によるエッチン
グ処理によって、シリコン窒化膜１０９ａ、１０９ｂの
パターンを除去し、次いで、ケミカルドライエッチング
法（ＣＤＥ法：Chemical-Dry-Etching法）によって、Ｔ
ＥＯＳ膜１１９内に埋め込まれた多結晶シリコン膜１０
８のパターンを除去する。
【００３８】次に、同一の半導体基板、即ち、ＳＯＩ基
板１０４上に、閾値電圧の異なるＭＯＳトランジスタを
作り分ける。ここでは、一例に、同一のＳＯＩ基板１０
４上に、閾値電圧の高い方のＭＯＳトランジスタ、次い
で、閾値電圧の低い方のＭＯＳトランジスタの順に形成
する。
【００３９】先ず一例に、図４（ａ）に示すように、フ
ォトレジスト膜１２２で、閾値電圧の低い方のＭＯＳト
ランジスタを形成する領域を覆う。その後、この状態
で、閾値電圧の高い方のＭＯＳトランジスタを形成する
領域において、ゲート溝１２０の底部に在るシリコン酸
化膜１０７を弗酸（ＨＦ）等で除去し、その後、ＣＤＥ
法、またはＲＩＥ法等を用いてリセス処理を行い、深さ
方向において、シリコン活性層（＝ＳＯＩ層）１０３の
厚さを薄くする。ここでは、リセス処理を制御して、シ
リコン活性層（＝ＳＯＩ層）１０３の残りの厚さを５０
Å程度にまで薄くする。
【００４０】ここでは、閾値電圧の高い方のＭＯＳトラ
ンジスタにおいて、チャネル領域を構成するシリコン活
性層（＝ＳＯＩ層）１０３の厚さをＴa、また、閾値電
圧の低い方のＭＯＳトランジスタにおいて、シリコン活
性層（＝ＳＯＩ層）１０３の厚さをＴbとする。
【００４１】次に、酸素プラズマ等を用いたアッシング
処理で、図４（ｂ）に示すように、フォトレジスト膜１
２２を除去する。ここでは、閾値電圧の低い方のトラン
ジスタを形成する領域では、シリコン活性層（＝ＳＯＩ
層）１０３にリセス処理等を施さず、その厚さＴｂを３
００Å程度に維持する。このとき、Ｎ型のＭＯＳトラン
ジスタにおいて、閾値電圧の高い方のＭＯＳトランジス
タでは、シリコン活性層１０３の厚さＴａは５０Å程
度、また、閾値電圧の低い方のＭＯＳトランジスタで
は、シリコン活性層１０３の厚さＴｂは、３００Å程度
となる。
【００４２】次に、図４（ｃ）に示すように、ゲート溝
１２０、１２１の各々において、ゲート絶縁膜、次い
で、ゲート電極層を埋め込み形成し、閾値電圧の異なる
Ｎ型のＭＯＳトランジスタを形成する。ここでは、Ｎ型
のＭＯＳトランジスタにおいて、高速性と良好な制御性
を図るべく、ゲート絶縁膜の材料には、所謂、高誘電率
膜、または強誘電体膜等を用い、また、ゲート電極層の
材料には金属を用いて、所謂、メタルゲート電極層を形
成する。
【００４３】ここでは、ゲート溝１２０、１２１におい
て、シリコン窒化膜１２３（例：窒化オキシナイトライ
ド膜（＝ＮＯ膜））介し、ゲート絶縁膜として、高誘電
率膜であるＴａ2Ｏ5膜１２４を形成する。その後、バリ
アメタル層を構成する窒化チタン膜（＝ＴｉＮ膜）１２
５、及びゲート電極層として、タングステン（Ｗ）膜１
２６を埋め込み形成する。このように、ゲート絶縁膜の
材料には、高誘電率のＴａ2Ｏ5、また、ゲート電極層の
材料には、高融点金属であるタングステン（Ｗ）を用
い、所謂、メタルゲート電極層を形成する。以上のよう
にして、ＳＯＩ基板１０４上に、閾値電圧の高い方のＭ
ＯＳトランジスタ１２７、閾値電圧の低い方のＭＯＳト
ランジスタ１２８を形成する。
【００４４】具体的な手順としては、以下のように、公
知のダマシンゲートプロセスを用いて、ＭＯＳトランジ
スタのゲート絶縁膜、埋め込みゲート電極を順番に形成
する。
【００４５】先ず、ゲート溝１２０、１２１の各底部に
おいて、自然酸化膜等を除去するべく、弗酸（＝ＨＦ）
処理を施してシリコン活性層（＝ＳＯＩ層）１０３の表
面を露出させる。その後、ＣＶＤ法等を用いて、シリコ
ン窒化膜１２４（例：窒化オキシナイトライド膜（＝Ｎ
Ｏ膜））を０.７ｎｍ程度の厚さで形成する。次いで、
その上に、ＣＶＤ法等を用い、ゲート絶縁膜として、Ｔ
ａ2Ｏ5膜１２５を３ｎｍ程度の膜厚で形成する。
【００４６】次に、ＣＶＤ法等を用い、バリアメタル層
の材料として、窒化チタン膜（ＴｉＮ膜）１２６を５ｎ
ｍの膜厚で、その後、ＣＶＤ法、またはブランケット成
長法等を用い、ゲート電極層の材料として、タングステ
ン膜（＝Ｗ膜）１２７を１５０ｎｍ程度の膜厚で、積層
状に形成する。
【００４７】次に、公知のＣＭＰ法によって、窒化チタ
ン（ＴｉＮ）膜１２６、及びタングステン（Ｗ）膜１２
７を一部除去して、シリコン活性層（＝ＳＯＩ層）１０
３上の面全体を平坦化し、ゲート溝１２０、１２１の内
部にタングステン（Ｗ）を埋め込むように残して、ゲー
ト電極層を形成する。
【００４８】ＭＯＳ型トランジスタにおいて、ゲート溝
１２０、１２１の内部に埋め込まれたタングステン
（Ｗ）１２７は、ゲート電極層として、ソース領域、及
びドレイン領域（＝不純物拡散層１１７ａ、１１７ｂ、
１１８ａ、１１８ｂ）とともに機能する。
【００４９】ここでは、Ｔａ2Ｏ5膜１２５（＝ゲート絶
縁膜）において、シリコン酸化膜等の膜厚に換算して、
１.５ｎｍ以下の膜厚に相当する制御性を有することに
なる。従って、トランジスタの制御性を高めることが可
能となる。
【００５０】本実施の形態では、ＭＯＳトランジスタの
ゲート絶縁膜、及びゲート電極層を形成した後、特に、
８００乃至１０００℃程度の高温で熱処理を行うと、ゲ
ート電極層（＝メタルゲート電極層）を構成する金属の
原子が、ゲート絶縁膜の内部に拡散する。このような場
合、所謂、ゲート絶縁膜の耐圧が劣化する。また、Ｔａ
2Ｏ5膜１２等の高誘電率膜（＝High-ｋ膜）と、シリコ
ン活性層（＝ＳＯＩ層）１０３との界面には、比誘電率
の低い薄膜が形成され、機能上、ゲート絶縁膜の実行的
な膜厚が著しく増大して、制御性が低下することにもな
る。
【００５１】本実施の形態では、ＭＯＳトランジスタを
製造する過程で、ゲート電極層よりも先に、ソース領
域、及びドレイン領域を形成する。この場合、ゲート電
極層を形成した後、特に４５０℃以上の高温で熱処理を
行う必要がない。従って、ゲート絶縁膜には、高誘電率
膜、または強誘電体膜として、Ｔａ2Ｏ5膜の他に、Ｔｉ
Ｏ2膜、ＳｉＮ膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｈ
ｆＯ2膜、ＺｒＯ2膜、Ｌａ2Ｏ3膜、Ｇｄ2Ｏ3膜、Ｙ2Ｏ3
膜、ＣａＦ2膜、ＣａＳｎＦ2膜、ＣｅＯ2膜、Yttria St
abilized Zirconiaの膜、Ａｌ2Ｏ3膜、ＺｒＳｉＯ4膜、
ＨｆＳｉＯ4膜、Ｇｄ2ＳｉＯ5膜、２Ｌａ2Ｏ3膜／３Ｓ
ｉＯ2膜（＝積層膜）等を使用することができる。ま
た、ゲート電極層には、金属材料として、タングステン
（Ｗ）の他に、ＴｉＮ、ＷＮ、Ａｌ、Ｒｕ等を使用する
ことができる。
【００５２】次に、公知の製造工程を適用して、前述の
如く形成されたＭＯＳ型のトランジスタの上層に、配線
層構造等を形成する。即ち、ＣＶＤ法等で、層間絶縁膜
としてＴＥＯＳ膜を形成する。その後、ＴＥＯＳ膜にお
いて、ゲート電極層、ソース領域、ドレイン領域上の各
位置に、コンタクトホールを開孔し、上層の金属配線層
（例：銅（Ｃｕ）配線層）形成して、ゲート電極層、ソ
ース領域、ドレイン領域と電気的に接続する。ここで
は、所謂、デュアルダマシン配線構造を適用することが
可能である。
【００５３】以上のようにして、ＳＯＩ基板１０４上
に、異なる閾値電圧を有する完全空乏型のＮ型ＭＯＳト
ランジスタを複数形成する。ここでは、閾値電圧の低い
方のトランジスタ１２８は、チャネル領域を構成するシ
リコン活性層（＝ＳＯＩ層）１０３の厚さが３００Å程
度であり、閾値電圧の値は、０．１５Ｖ程度となる。一
方、閾値電圧の高い方のＭＯＳトランジスタ１２７は、
チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）
１０３の厚さが５０Å程度であり、閾値電圧の値は、
０．５Ｖ程度となる。
【００５４】所謂、メタルゲート電極層等、ゲート電極
層に金属材料を用いた場合には、前述の如く、多結晶シ
リコンを用いる場合よりも、トランジスタの閾値電圧の
値が上昇し易くなる。本実施の形態では、前述の如く、
チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）
１０３の厚さを３００Å程度まで薄くして、トランジス
タの閾値電圧の値を０．１５Ｖ程度まで低くすることが
できる。
【００５５】また、本実施の形態では、一例に、前述の
如くシリコン活性層（＝ＳＯＩ層）１０３の厚さを更に
５０Å程度まで薄くして、逆に、トランジスタの閾値電
圧の値を０．５Ｖ程度まで高くする。チャネル領域の深
さ（＝シリコン活性層（＝ＳＯＩ層）１０３の厚さを１
００Å程度以下にすると、量子効果によってサブバンド
が形成され、逆に、トランジスタの閾値電圧の値が上昇
することになる。
【００５６】本実施の形態では、チャネル領域を構成す
るシリコン活性層（＝ＳＯＩ層）１０３の厚さを１００
Å程度まで薄くして、トランジスタの閾値電圧の値を徐
々に低くすることができる。また、更に、シリコン活性
層（＝ＳＯＩ層）１０３の厚さを１００Å程度よりも薄
くして、逆に、トランジスタの閾値電圧の値を徐々に高
くするように調整することが可能となる。
【００５７】このような場合、本実施の形態では、前述
の如く、ダマシンゲートプロセスを適用し、ドライエッ
チング技術等を用いて、チャネル領域を構成するシリコ
ン活性層（＝ＳＯＩ層）１０３の厚さを１００Å程度ま
での範囲で薄くして、トランジスタの閾値電圧の値を低
くする。また、トランジスタの閾値電圧の値をより高く
する場合には、前述の如くドライエッチング技術等を用
いて、チャネル領域の深さ、即ち、シリコン活性層（＝
ＳＯＩ層）１０３の厚さを更に１００Å程度よりも薄く
すれば良い。従って、完全空乏型のＳＯＩトランジスタ
において、同一の半導体基板（＝ＳＯＩ基板１０４）上
に、異なる閾値電圧を有するトランジスタを複数形成
し、半導体装置の性能を高めることができる。
【００５８】また、本実施の形態では、ソース領域、及
びドレイン領域を形成した後、チャネル領域を構成する
シリコン活性層（＝ＳＯＩ層）のみを薄くする。従っ
て、ソース領域、及びドレイン領域を形成する過程で、
シリコン層の厚さは十分に確保されており、水素雰囲気
等によるアニール処理時、凝集が起こすことがない。本
実施の形態では、ＳＯＩ基板１０４に形成された、ＬＤ
Ｄ（Light-Doped-Drain）構造を有するトランジスタを
製造する場合にも適用することが可能である。また、ゲ
ート電極層に、多結晶シリコンを用いた場合にも、適用
することができる。
【００５９】尚、本実施の形態では、導入する不純物を
替えて、ＳＯＩ基板１０４に、Ｐ型のＭＯＳトランジス
タを形成することも可能である。また、同一のＳＯＩ基
板上に、Ｎ型、及びＰ型のＭＯＳトランジスタを設け、
ＳＯＩ基板にＣＭＯＳトランジスタを形成することも可
能である。 （第二の実施の形態）本実施の形態について、図５乃至
７を参照して説明する。本実施の形態では、（第一の実
施の形態）と同様に、同一の半導体基板（例：ＳＯＩ基
板）に、閾値電圧の異なるようにして、Ｎ型のＭＯＳト
ランジスタを複数形成する場合に付いて説明する。ま
た、（第一の実施の形態）と同一の構造を有する部分に
付いては、同じ符号を引用して、詳細な説明は省略する
ものとする。
【００６０】尚、図５乃至７は、ＳＯＩ基板に形成され
たＮ型のＭＯＳトランジスタにおいて、ゲート電極層の
長さ方向に、垂直な方向の断面図である。
【００６１】本実施の形態では、（第一の実施の形態）
と同様に、ＳＯＩ基板１０４（＝シリコン支持基板１０
１／埋め込みシリコン酸化膜１０２／シリコン活性層
（＝ＳＯＩ層）１０３）を用いる。また、ここでは、シ
リコン活性層（＝ＳＯＩ層）１０３の厚さは、３００Å
程度の厚さにする。
【００６２】本実施の形態では、（第一の実施の形態）
と同様に、シリコン活性層（＝ＳＯＩ層）１０３の表面
に、３ｎｍ程度の厚さで、シリコン酸化膜１０７（＝バ
ッファ酸化膜）を形成する。その後、多結晶シリコン膜
１０８を厚さ１５０ｎｍ程度で、次いで、シリコン窒化
膜（ＳｉＮｘ膜）１０９を厚さ３０ｎｍ程度で形成す
る。
【００６３】次に、（第一の実施の形態）と同様の手順
で、電子ビーム等により、シリコン窒化膜１０９、多結
晶シリコン膜１０８、次いで、シリコン酸化膜１０７
（＝バッファ酸化膜）の順に、ＲＩＥ法等のドライエッ
チング技術による加工を施し、パターンを転写する。ゲ
ートのパターンを形成し、図５（ａ）に示すように、形
成する。ダミーゲートの側面にＳｉＮ側壁を形成する。
また、ここでは、その後、ダミーゲートパターン１１
１、１１２の両側面に沿って、シリコン窒化膜（＝Ｓｉ
Ｎｘ膜）等を用い、サイドウォール１１３、１１４を形
成する。
【００６４】次に、図５（ｂ）に示すように、ダミーゲ
ートパターン１１１、１１２に沿い、その両側の位置に
おいて、エピタキシャル成長法を用い、シリコン活性層
（＝ＳＯＩ層）１０３上に、シリコンのエピタキシャル
層１１５を形成する。このように、シリコン活性層（＝
ＳＯＩ層）１０３において、ソース領域、及びドレイン
領域を形成する部分の厚さを増やす。
【００６５】ここでは、エピタキシャル成長法を施す前
に、水素雰囲気によるアニール処理を行うが、（第一の
実施の形態）で述べたように、シリコン活性層（＝ＳＯ
Ｉ層）１０３の厚さは３００Åあり、凝集を起こさずに
処理することができる。
【００６６】次に、イオン注入技術等を用い、ダミーゲ
ートパターン１１１、１１２をマスクにして、図５
（ｃ）に示すように、Ｎ型の不純物１１６（Ｐ（リ
ン）、またはＡｓ（砒素））を導入し、ソース領域を構
成する高濃度のＮ+型不純物拡散層１１７ａ、１１８
ａ、及びドレイン領域を構成する高濃度のＮ+型不純物
拡散層１１７ｂ、１１８ｂを形成する。
【００６７】次に、図６（ａ）に示すように、層間絶縁
膜として、ＴＥＯＳ膜１１９を２３０ｎｍ程度の厚さで
堆積させ、その後、全体をＣＭＰ法等で平坦化して、ダ
ミーゲートパターン１１１、１１２の表面を露出させ
る。
【００６８】次に、本実施の形態の方法を用い、同一の
半導体基板、即ち、ＳＯＩ基板１０４に、閾値電圧の異
なるＭＯＳトランジスタを作り分ける。ここでは、一例
に、同一のＳＯＩ基板１０４上に、閾値電圧の高い方の
ＭＯＳトランジスタ、次いで、閾値電圧の低い方のＭＯ
Ｓトランジスタの順に形成する。
【００６９】先ず、図６（ｂ）に示すように、閾値電圧
の低い方のトランジスタを形成する領域をフォトレジス
ト膜１２９で覆う。その後、この状態で、閾値電圧の高
い方のＭＯＳトランジスタを形成する領域において、ダ
ミーゲートパターン１１１を熱リン酸によるエッチング
処理、ＣＤＥ法等によって除去し、ゲート溝１３０を形
成する。
【００７０】ここでは、先ず、熱リン酸によるエッチン
グ処理によって、シリコン窒化膜１０９のパターンを除
去し、次いで、ケミカルドライエッチング法（ＣＤＥ
法：Chemical-Dry-Etching法）によって、ＴＥＯＳ膜１
１９内に埋め込まれた多結晶シリコン膜１０８のパター
ンを除去する。その後、ゲート溝１３０の底部に在るシ
リコン酸化膜１０７を弗酸（ＨＦ）等で除去する。
【００７１】次に、フォトレジスト膜１２９を除去し、
図６（ｃ）に示すように、閾値電圧の高い方のＭＯＳト
ランジスタを形成する領域において、熱処理を施し、ゲ
ート溝１３０底部のシリコン活性層（＝ＳＯＩ層）１０
３の一部を酸化して、シリコン酸化膜（＝ＳｉＯ2膜）
１３１を形成する。ここでは、シリコン活性層（＝ＳＯ
Ｉ層）１０３が、５０Å程度の厚さで残るように、シリ
コン酸化膜１３０の膜厚を制御する。一方、閾値電圧の
低い方のＭＯＳトランジスタを形成する領域では、シリ
コン活性層（＝ＳＯＩ層）１０３をリセス処理せずに、
３００Å程度の厚さに維持する。
【００７２】ここでは、閾値電圧の高い方のＭＯＳトラ
ンジスタにおいて、チャネル領域を構成するシリコン活
性層（＝ＳＯＩ層）１０３の厚さをＴa、また、閾値電
圧の低い方のＭＯＳトランジスタにおいて、シリコン活
性層（＝ＳＯＩ層）１０３の厚さをＴbとする。
【００７３】次に、図７（ａ）に示すように、閾値電圧
の低い方のＭＯＳトランジスタ領域において、ダミーゲ
ートパターン１１２を除去する。ここでは、ＴＥＯＳ膜
１１９内に熱リン酸によるエッチング処理によって、シ
リコン窒化膜１０９のパターンを除去し、次いで、ケミ
カルドライエッチング法（＝ＣＤＥ法）によって、埋め
込まれた多結晶シリコン膜１０８のパターンを除去す
る。
【００７４】次に、この状態で、図７（ｂ）に示すよう
に、シリコン酸化膜１０７、１３１を弗酸（ＨＦ）等で
同時に除去する。このとき、Ｎ型のＭＯＳトランジスタ
において、閾値電圧の高い方のＭＯＳトランジスタを形
成する領域において、チャネル領域を構成するシリコン
活性層（＝ＳＯＩ層）１０３の厚さＴaは５０Å程度、
また、閾値電圧の低い方のＭＯＳトランジスタでは、シ
リコン活性層１０３の厚さＴｂは３００Å程度となる。
【００７５】次に、図７（ｃ）に示すように、ゲート溝
１３０、１３２の各々において、ゲート絶縁膜、次い
で、ゲート電極層を埋め込み形成し、閾値電圧の異なる
Ｎ型のＭＯＳトランジスタを複数形成する。
【００７６】ここでは、（第一の実施の形態）と同様
に、ＭＯＳトランジスタにおいて、高速性と良好な制御
性を図るべく、ゲート絶縁膜の材料には、所謂、高誘電
率膜、または強誘電体膜等を用い、また、ゲート電極層
の材料には金属を用いて、所謂、メタルゲート電極層を
形成する。
【００７７】また、ゲート溝１３０、１３２において、
シリコン窒化膜１３３（例：窒化オキシナイトライド膜
（＝ＮＯ膜））介し、ゲート絶縁膜として、高誘電率の
Ｔａ 2Ｏ5膜１３４を形成する。その後、バリアメタル層
を構成する窒化チタン膜（＝ＴｉＮ膜）１３５、及びゲ
ート電極層として、タングステン（Ｗ）材１３６を埋め
込み形成する。このように、ゲート絶縁膜の材料には、
高誘電率のＴａ2Ｏ5、また、ゲート電極層の材料には、
高融点金属であるタングステン（Ｗ）を用い、所謂、メ
タルゲート電極層を形成する。以上のようにして、ＳＯ
Ｉ基板１０４上に、閾値電圧の高い方のＭＯＳトランジ
スタ１３７、閾値電圧の低い方のＭＯＳトランジスタ１
３８を形成する。
【００７８】具体的な手順としては、以下のように、公
知のダマシンゲートプロセスを用いて、ＭＯＳトランジ
スタのゲート絶縁膜、埋め込みゲート電極を順番に形成
する。
【００７９】先ず、ゲート溝１３０、１３２の各底部に
おいて、自然酸化膜等を除去するべく、弗酸（＝ＨＦ）
処理を施してシリコン活性層（＝ＳＯＩ）１０３の表面
を露出させる。その後、ＣＶＤ法等を用いて、シリコン
窒化膜１３３（例：窒化オキシナイトライド膜（＝ＮＯ
膜））を０.７ｎｍ程度の厚さで形成する。次いで、そ
の上に、ＣＶＤ法等を用い、ゲート絶縁膜として、Ｔａ
2Ｏ5膜１３４を３ｎｍ程度の膜厚で形成する。
【００８０】次に、ＣＶＤ法等を用い、バリアメタル層
の材料として、窒化チタン膜（ＴｉＮ膜）１３５を５ｎ
ｍの膜厚で、その後、ＣＶＤ法、またはブランケット成
長法等を用い、ゲート電極層の材料として、タングステ
ン膜（＝Ｗ膜）１３６を１５０ｎｍ程度の膜厚で、積層
状に形成する。
【００８１】次に、公知のＣＭＰ法等によって、窒化チ
タン（ＴｉＮ）膜１３５、及びタングステン（Ｗ）膜１
３６を一部除去して、シリコン活性層（＝ＳＯＩ層）１
０３上の面全体を平坦化し、ゲート溝１３０、１３２の
内部にタングステン（Ｗ）を埋め込むように残して、ゲ
ート電極層を形成する。
【００８２】ＭＯＳ型トランジスタにおいて、ゲート溝
１３０、１３２の内部に埋め込まれたタングステン
（Ｗ）膜１３６は、ゲート電極層として、ソース領域、
及びドレイン領域（＝不純物拡散層１１７ａ、１１７
ｂ、１１８ａ、１１８ｂ）とともに機能する。
【００８３】ここでは、Ｔａ2Ｏ5膜１２５（＝ゲート絶
縁膜）において、酸化膜の膜厚に換算して、１.５ｎｍ
以下の膜厚に相当する制御性を有することになる。従っ
て、トランジスタの制御性を高めることが可能となる。
【００８４】本実施の形態では、トランジスタのゲート
絶縁膜、及びゲート電極層を形成した後、特に、８００
乃至１０００℃程度の高温で熱処理を行うと、ゲート電
極層（＝メタルゲート電極層）を構成する金属の原子
が、ゲート絶縁膜の内部に拡散する。このような場合、
所謂、ゲート絶縁膜の耐圧が劣化する。また、Ｔａ2Ｏ5
膜等の高誘電率膜（＝High-ｋ膜）と、シリコン活性層
（＝ＳＯＩ層）１０３との界面には、比誘電率の低い薄
膜が形成され、機能上、ゲート絶縁膜の実行的な膜厚が
著しく増大して、制御性が低下することにもなる。
【００８５】その後、（第一の実施の形態）で説明した
のと同様の手順で、ＭＯＳ型のトランジスタの上層に、
デュアルダマシン配線構造等を形成する。
【００８６】本実施の形態では、トランジスタにおい
て、ゲート電極層よりも先に、ソース領域、及びドレイ
ン領域を形成する。ゲート電極層を形成した後には、４
５０℃以上の高温で熱処理を行う必要がない。従って、
（第一の実施の形態）と同様に、ゲート絶縁膜には、高
誘電率膜、または強誘電体膜として、Ｔａ2Ｏ5膜の他
に、ＴｉＯ2膜、ＳｉＮ膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ
3膜、ＨｆＯ2膜、ＺｒＯ2膜、Ｌａ2Ｏ3膜、Ｇｄ2Ｏ
3膜、Ｙ2Ｏ3膜、ＣａＦ2膜、ＣａＳｎＦ2膜、ＣｅＯ
2膜、Yttria Stabilized Zirconiaの膜、Ａｌ2Ｏ3膜、
ＺｒＳｉＯ4膜、ＨｆＳｉＯ4膜、Ｇｄ2ＳｉＯ5膜、２Ｌ
ａ2Ｏ3膜／３ＳｉＯ2膜（＝積層膜）等を使用すること
ができる。また、ゲート電極層には、金属材料として、
タングステン（Ｗ）の他に、ＴｉＮ、ＷＮ、Ａｌ、Ｒｕ
等を使用することができる。
【００８７】本実施の形態では、トランジスタのゲート
絶縁膜、及びゲート電極層を形成した後、特に、８００
乃至１０００℃程度の高温で熱処理を行うと、ゲート電
極層（＝メタルゲート電極層）を構成する金属の原子
が、ゲート絶縁膜の内部に拡散する。このような場合、
所謂、ゲート絶縁膜の耐圧が劣化する。また、Ｔａ2Ｏ5
膜１２等の高誘電率膜（＝Ｈｉｇｈ-ｋ膜）と、シリコ
ン活性層（＝ＳＯＩ層）１０３との界面には、比誘電率
の低い薄膜が形成され、機能上、ゲート絶縁膜の実行的
な膜厚が著しく増大して、制御性が低下することにもな
る。
【００８８】以上のようにして、ＳＯＩ基板１０４上
に、異なる閾値電圧を有する完全空乏型のＮ型ＭＯＳト
ランジスタを複数形成する。ここでは、閾値電圧の低い
方のトランジスタ１２８は、チャネル領域を構成するシ
リコン活性層（＝ＳＯＩ層）１０３の厚さＴｂが３００
Å程度であり、閾値電圧の値は、０．１５Ｖ程度とな
る。一方、閾値電圧の高い方のトランジスタは、チャネ
ル領域を構成するシリコン活性層（＝ＳＯＩ層）１０３
の厚さが５０Å程度であり、閾値電圧の値は、０．５Ｖ
程度となる。
【００８９】所謂、メタルゲート電極層等、ゲート電極
層に金属材料を用いた場合には、前述の如く、多結晶シ
リコンを用いる場合よりも、トランジスタの閾値電圧の
値が上昇し易くなる。本実施の形態では、前述の如く、
チャネル領域を構成するシリコン活性層（＝ＳＯＩ層）
１０３の厚さを３００Å程度まで薄くして、トランジス
タの閾値電圧の値を０．１５Ｖ程度まで低くすることが
できる。
【００９０】また、本実施の形態では、一例に、前述の
如くシリコン活性層（＝ＳＯＩ層）１０３の厚さを更に
５０Å程度まで薄くして、逆に、トランジスタの閾値電
圧の値を０．５Ｖ程度まで高くする。チャネル領域の深
さ（＝シリコン活性層（＝ＳＯＩ層）１０３の厚さを１
００Å程度以下にすると、量子効果によってサブバンド
が形成され、逆に、トランジスタの閾値電圧の値が上昇
することになる。
【００９１】本実施の形態では、チャネル領域を構成す
るシリコン活性層（＝ＳＯＩ層）１０３の厚さを１００
Å程度まで薄くして、トランジスタの閾値電圧の値を徐
々に低くすることができる。また、更に、シリコン活性
層（＝ＳＯＩ層）１０３の厚さを１００Å程度よりも薄
くして、逆に、トランジスタの閾値電圧の値を徐々に高
くするように調整することが可能となる。
【００９２】このような場合、本実施の形態では、前述
の如く、ダマシンゲートプロセスを適用し、酸化、次い
でエッチング技術等を用いて、チャネル領域を構成する
シリコン活性層（＝ＳＯＩ層）１０３の厚さを１００Å
程度までの範囲で薄くして、トランジスタの閾値電圧の
値を低くする。また、トランジスタの閾値電圧の値をよ
り高くする場合には、シリコン酸化膜の膜厚を前述の如
くドライエッチング技術等を用いて、チャネル領域の深
さ、即ち、シリコン活性層（＝ＳＯＩ層）１０３の厚さ
を更に１００Å程度よりも薄くなるようにすれば良い。
従って、完全空乏型のＳＯＩトランジスタにおいて、同
一の半導体基板（＝ＳＯＩ基板１０４）上に、異なる閾
値電圧を有するトランジスタを複数形成し、半導体装置
の性能を高めることができる。
【００９３】即ち、ダマシンゲートのプロセスにより、
同一の半導体基板上において、シリコン活性層（＝ＳＯ
Ｉ層）のチャネル領域（ＳＯＩ）の厚さに差を設けて、
容易に、相互に異なる閾値電圧（Ｖｔｈ）を有する複数
のＳＯＩ−ＭＯＳトランジスタを形成することができ
る。 また、本実施の形態では、シリコン活性層（＝Ｓ
ＯＩ層）１０３の表層部にシリコン酸化膜１３１を形成
して、チャネル領域に相当するシリコン活性層（ＳＯ
Ｉ）の厚さを薄くする。また、シリコン酸化膜１３１
は、弗素（ＨＦ）等でウエットエッチング処理を行い、
容易に除去することができる。このように、本実施の形
態では、ＣＤＥ法、またはＲＩＥ法等を用いる場合とは
異なり、チャネル領域を構成するシリコン活性層１０３
の部分を削らず、ゲート絶縁膜（例：Ｔａ2Ｏ5膜）との
界面に損傷を与えることはなく、半導体装置において、
キャリア移動度等の電気特性を高めることができる。
【００９４】本実施の形態では、ＳＯＩ基板に形成され
た、ＬＤＤ（Light-Doped-Drain）構造を有するトラン
ジスタを製造する場合にも適用することが可能である。
また、ゲート電極層に、多結晶シリコンを用いた場合に
も、適用することができる。
【００９５】尚、本実施の形態では、導入する不純物を
替えて、ＳＯＩ基板１０４に、Ｐ型のＭＯＳトランジス
タを形成することも可能である。また、同一のＳＯＩ基
板上に、Ｎ型、及びＰ型のＭＯＳトランジスタを設け、
ＳＯＩ基板にＣＭＯＳトランジスタを形成することも可
能である。 （第三の実施の形態）本実施の形態について、図８乃至
１０を参照して説明する。本実施の形態では、一例に、
前述の各実施の形態と同様に、ＳＯＩ基板を用い、チャ
ネル領域をシリコン（Ｓｉ）の薄膜（所謂、シリコン
（Ｓｉ）-ｆｉｎ膜）で構成するＭＯＳトランジスタを
形成する。
【００９６】尚、図８（ａ）、図９（ａ）、及び図１０
（ａ）は、ゲート電極層の長さ方向に、垂直な方向の断
面図を表す。また、図８（ｂ）、図９（ｂ）、及び図１
０（ｂ）は、チャネル領域の長さ方向に、垂直な方向の
断面図を表す。
【００９７】先ず、図８（ａ）に示すように、シリコン
支持基板２０１上には、埋め込みシリコン酸化膜２０２
を介して、所定の厚さまで薄膜化処理の施されたシリコ
ン活性層（＝ＳＯＩ層）２０３が形成されている。この
ようして、ＳＯＩ基板２０４は、シリコン支持基板２０
１／埋め込みシリコン酸化膜２０２／シリコン活性層
（＝ＳＯＩ層）２０３から構成される。
【００９８】ここで、シリコン活性層（＝ＳＯＩ層）２
０３の厚さは、一例に、５０ｎｍ（＝５００Å）程度と
する。また、シリコン活性層（＝ＳＯＩ層）２０３の表
層部には、薄く、シリコン酸化膜２０５を３ｎｍ程度の
膜厚で、次いで、ＣＶＤ法等で、シリコン窒化膜２０６
を１０ｎｍ程度の膜厚で順次形成する。
【００９９】次に、シリコン窒化膜２０６上に、電子ビ
ーム等によりフォトレジスト膜のパターンを形成し、こ
のパターンをマスクにして、ＲＩＥ法等のドライエッチ
ング技術を用い、シリコン窒化膜２０６、シリコン酸化
膜２０５、及びシリコン活性層（＝ＳＯＩ層）１０３を
順次加工する。
【０１００】ここでは、図８（ｂ）（＝図８（ａ）に垂
直な方向の断面図）に示すように、閾値電圧の高い方の
ＭＯＳトランジスタ領域において、埋め込みシリコン酸
化膜２０２上に、幅５０Å程度のシリコン薄膜パターン
２０３ａ、シリコン酸化膜パターン２０５ａ、及びシリ
コン窒化膜パターン２０６ａを形成する。また、このと
き、同時に、閾値電圧の低い方のＭＯＳトランジスタ領
域においては、埋め込みシリコン酸化膜２０２上に、幅
３００Å程度のシリコン薄膜パターン２０３ｂ、シリコ
ン酸化膜パターン２０５ｂ、及びシリコン窒化膜パター
ン２０６ｂを形成する。
【０１０１】尚、ここでは、シリコン薄膜パターン２０
３ａの側面において、表層部に薄く、シリコン酸化膜２
０７ａを２ｎｍ程度の膜厚で形成する。また、シリコン
薄膜パターン２０３ｂの側面においても、表層部に薄
く、シリコン酸化膜２０７ｂを２ｎｍ程度の膜厚で形成
する。
【０１０２】次に、図９（ａ）に示すように、多結晶シ
リコン膜を材料とするダミーゲートパターン２０８ａ、
２０８ｂ、シリコン窒化膜パターン２０９ａ、ｂ、及び
それらの側壁に沿って、サイドウォール２１０、２１１
を形成する。また、閾値電圧の高い方のＭＯＳトランジ
スタ領域において、ソース領域、ドレイン領域の位置に
不純物を導入して、高濃度のＮ+型不純物拡散層２１２
ａ、２１２ｂを、また閾値電圧の低い方のＭＯＳトラン
ジスタ領域においては、同様にして、高濃度のＮ+型不
純物拡散層２１３ａ、２１３ｂを形成する、その後、全
体をＴＥＯＳ膜２１４で覆い、平坦化させて、シリコン
窒化膜パターン２０９ａ、２０９ｂを露出させる。
【０１０３】尚、このとき、図９（ｂ）（＝図９（ａ）
に垂直な方向の断面図）に示すように、チャネル領域を
構成するシリコン薄膜パターン２０３ａは、多結晶シリ
コン膜を材料とするダミーゲートパターン２０８ａ、シ
リコン窒化膜パターン２０９ａによって覆われる。ま
た、チャネル領域を構成するシリコン薄膜パターン２０
３ｂは、多結晶シリコン膜を材料とするダミーゲートパ
ターン２０８ａ、シリコン窒化膜パターン２０９ｂによ
って覆われる。
【０１０４】具体的には、以下のように、公知のダマシ
ンゲートプロセスを用い、閾値電圧の高い方、及び閾値
電圧の低い方のＮ型のＭＯＳトランジスタ領域に、ダミ
ーゲートパターンを形成する。先ず、前述の如く設けら
れたシリコン薄膜パターン２０３ａ、２０３ｂを覆うよ
うにして、シリコン窒化膜パターン２０６ａ、２０６ｂ
上に、多結晶シリコン膜を１５０ｎｍ程度の膜厚で所定
領域に渡って形成する。その後、ＣＭＰ法等を用いて、
多結晶シリコン膜の表面を平坦化し、その上に、シリコ
ン窒化膜を３０ｎｍ程度の膜厚で形成する。その後、電
子ビーム等によりフォトレジストのパターンを形成し、
このパターンをマスクにして、ＲＩＥ法等のドライエッ
チング技術を用い、シリコン窒化膜、次いで、多結晶シ
リコン膜の積層膜を順次、所定の形状、及び寸法に加工
する。このようにして、前述の如く、閾値電圧の高い方
のＭＯＳトランジスタ領域において、ダミーゲートパタ
ーン２０８ａ、及びシリコン窒化膜パターン２０９ａを
積層状に形成する。また、閾値電圧の低い方のＭＯＳト
ランジスタ領域においても、ダミーゲートパターン２０
８ｂ、及びシリコン窒化膜パターン２０９ｂを積層状に
形成する。ここでは、ダミーゲートパターン２０８ａ、
２０８ｂを形成する過程で、シリコン窒化膜パターン２
０６ａ、２０６ｂは、所謂、エッチングストッパーとし
て機能し、各々、シリコン薄膜パターン２０３ａ、２０
３ｂを保護する。
【０１０５】次いで、ダミーゲートパターン２０３ａ、
２０３ｂの両側面に沿って、シリコン窒化膜等を用い
て、サイドウォール２１０、２１１を形成する。その
後、閾値電圧の高い方のＭＯＳトランジスタ領域におい
て、ダミーゲートパターン２０８ａ、サイドウォール２
１０をマスクにして、ソース領域、及びドレイン領域の
位置にＮ型の不純物（＝リン（Ｐ）、または、砒素（Ａ
ｓ））を導入し、前述の如く、高濃度のＮ+型不純物拡
散層２１２ａ、２１２ｂを形成する。また、閾値電圧の
低い方のＭＯＳトランジスタ領域においても、同様に、
ダミーゲートパターン２０８ｂ、サイドウォール２１１
をマスクにしてＮ型の不純物を導入し、高濃度のＮ+型
不純物拡散層２１３ａ、２１３ｂを形成する。
【０１０６】尚、ここでは、斜めイオン注入法、または
固相拡散法等、公知の方法を用いて、Ｎ型の不純物を導
入して、高濃度のＮ+型不純物拡散層２１２ａ、２１２
ｂ、２１３ａ、２１３ｂを形成することができる。
【０１０７】次いで、ＴＥＯＳ膜２１４を２００ｎｍ程
度の膜厚で形成し、ＣＭＰ法で平坦化して、ダミーゲー
トパターン２０８ａ、２０８ｂの表面を露出させる。
【０１０８】また、その後、特に図示はしないが、閾値
電圧の高い方のＭＯＳトランジスタ領域において、ダミ
ーゲートパターン２０８ａ、シリコン窒化膜２０９ａ
を、また、閾値電圧の低い方のＭＯＳトランジスタ領域
において、ダミーゲートパターン２０８ｂ、シリコン窒
化膜２０９ｂを、ＣＤＥ法等を用いて同時に除去し、各
々の領域にゲート溝を形成する。
【０１０９】次に、各ゲート溝において、ゲート絶縁
膜、次いで、ゲート電極層を埋め込み形成し、閾値電圧
の高い方、及び閾値電圧の低い方のＮ型のＭＯＳトラン
ジスタを形成する。ここでは、前述の各実施の形態と同
様に、ＭＯＳトランジスタにおいて、高速性と良好な制
御性を図るべく、ゲート絶縁膜の材料には、所謂、高誘
電率膜、強誘電体膜等を用い、また、ゲート電極層の材
料には金属を用いて、所謂、メタルゲート電極層を形成
する。
【０１１０】ここでは、図１０（ａ）に示すように、閾
値電圧の高い方のＮ型のＭＯＳトランジスタ領域におい
て、ゲート溝の内面に沿って、ゲート絶縁膜として、高
誘電率膜であるＴａ2Ｏ5膜２１５ａを形成する。その
後、その上に、バリアメタル層を構成する窒化チタン膜
（＝ＴｉＮ膜）２１６ａ、次いで、ゲート電極層とし
て、タングステン膜（＝Ｗ膜）２１７ａを順次埋め込み
形成する。また、ここでは、閾値電圧の低い方のＮ型の
ＭＯＳトランジスタ領域においても、同様に、ゲート溝
の内面に沿って、ゲート絶縁膜として、高誘電率膜であ
るＴａ2Ｏ5膜２１５ｂを形成する。その後、その上に、
バリアメタル層を構成する窒化チタン膜（＝ＴｉＮ膜）
２１６ｂ、次いで、ゲート電極層として、タングステン
膜（＝Ｗ膜）２１７ｂを順次埋め込み形成する。
【０１１１】このように、一例に、ゲート絶縁膜の材料
には、高誘電率膜であるＴａ2Ｏ5膜、また、ゲート電極
層の材料には、高融点金属であるタングステン膜を用
い、所謂、メタルゲート電極層を形成する。
【０１１２】また、ここでは、チャネル領域を構成する
シリコン薄膜パターン２０３ａ、２０３ｂの側面は、図
１０（ｂ）（＝図１０（ａ）に垂直な方向の断面図）に
示すように、シリコン窒化膜２１８、２１９によって予
め保護されている。その後、この状態で、チャネル領域
を構成するシリコン薄膜パターン２０３ａ、２０３ｂを
左右両側、及び上方から覆うようして、Ｔａ2Ｏ5膜２１
５ａ、２１５ｂ（＝ゲート絶縁膜）、窒化チタン膜（＝
ＴｉＮ膜）２１６ａ、２１６ｂ（＝バリアメタル層）、
及びタングステン（Ｗ）２１７ａ、２１７ｂ（＝ゲーと
電極層）を、順次形成する。
【０１１３】以上のようにして、閾値電圧の高い方のＭ
ＯＳトランジスタ２２０、及び閾値電圧の低い方のＭＯ
Ｓトランジスタ２２１を形成する。
【０１１４】具体的な手順としては、以下のようにし
て、ＭＯＳ型トランジスタのゲート絶縁膜、埋め込みゲ
ート電極層を順番に形成する。
【０１１５】先ず、閾値電圧の高い方のＮ型のＭＯＳト
ランジスタ領域において、ゲート溝の底部に弗酸（＝Ｈ
Ｆ）処理を施し、シリコン薄膜２０３ａの側面を露出さ
せ、その後、ＣＶＤ法等を用いて、その表層部にシリコ
ン窒化膜２１８（例：窒化オキシナイトライド膜（＝Ｎ
Ｏ膜））を０.７ｎｍ程度の厚さで形成する。また、こ
のとき、同時に、閾値電圧の低い方のＮ型のＭＯＳトラ
ンジスタ領域において、ゲート溝の底部に弗酸（＝Ｈ
Ｆ）処理を施し、同様に、シリコン薄膜２０３ｂの側面
の表層部にシリコン窒化膜２１９（例：窒化オキシナイ
トライド膜（＝ＮＯ膜））を０.７ｎｍ程度の厚さで形
成する（以上、図１０（ｂ）を参照する）。
【０１１６】次いで、閾値電圧の高い方、及び閾値電圧
の低い方のＮ型のＭＯＳトランジスタ領域において、Ｃ
ＶＤ法等を用い、ゲート絶縁膜として、Ｔａ2Ｏ5膜２１
５を３ｎｍ程度の膜厚で形成する。また、その後、バリ
アメタル層の材料として、窒化チタン膜（ＴｉＮ膜）２
１６ａ、２１６ｂを５ｎｍの膜厚で、次いで、ＣＶＤ
法、またはブランケット成長法等を用い、ゲート電極層
の材料として、タングステン膜（＝Ｗ膜）２１７ａ、２
１７ｂを１５０ｎｍ程度の膜厚で、積層状に形成する。
【０１１７】次に、公知のＣＭＰ法によって、窒化チタ
ン（ＴｉＮ）膜２１６ａ、２１６ｂ、及びタングステン
（Ｗ）膜２１７ａ、２１７ｂを一部除去して、シリコン
活性層（＝ＳＯＩ層）１０３上において全体を平坦化
し、各ゲート溝内部にタングステン（Ｗ）を埋め込むよ
うに残して、ゲート電極層を形成する。このとき、ゲー
ト絶縁膜の膜厚は、シリコン酸化膜の膜厚に換算して、
１.５ｎｍ程度以下となる。
【０１１８】本実施の形態では、ＭＯＳトランジスタを
形成する過程では、ソース領域、及びドレイン領域、次
いで、ゲート電極層を形成する。従って、その後、４５
０℃以上の高温で熱処理を行う必要がない。前述の実施
の形態で示した高誘電率膜、または強誘電体膜をゲート
絶縁膜に使用することができ、またゲート電極にはメタ
ル材料（ＴｉＮ、ＷＮ、Ａｌ、Ｗ、Ｒｕ等）を使用する
ことができる。
【０１１９】次に、公知の製造工程を適用して、前述の
如く形成されたＭＯＳ型のトランジスタの上層に、配線
層構造等を形成する。即ち、ＣＶＤ法等で、層間絶縁膜
としてＴＥＯＳ膜を形成する。その後、ＴＥＯＳ膜にお
いて、ゲート電極層、ソース領域、ドレイン領域上の各
位置に、コンタクトホールを開孔し、上層の金属配線層
（例：銅（Ｃｕ）配線層）形成して、ゲート電極層、ソ
ース領域、ドレイン領域と電気的に接続する。ここで
は、所謂、デュアルダマシン構造を適用することが可能
である。
【０１２０】本実施の形態では、本発明の趣旨を逸脱し
ない限りにおいて、その他の変更を行うことが可能であ
る。
【０１２１】
【発明の効果】本発明によれば、同一の半導体基板上
に、互いに閾値電圧の異なるトランジスタを複数設け
て、半導体装置の性能を高めることができる。また、本
発明によれば、特に煩雑な製造工程を用いず、個々のト
ランジスタにおいて、容易に閾値電圧の値を変化させる
ことができる。従って、回路設計上の自由度を高めるこ
とができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に関係する半導体装
置の製造工程を表す断面図である。
【図２】本発明の第一の実施の形態に関係する半導体装
置の製造工程を表す断面図である。
【図３】本発明の第一の実施の形態に関係する半導体装
置の製造工程を表す断面図である。
【図４】本発明の第一の実施の形態に関係する半導体装
置の製造工程を表す断面図である。
【図５】本発明の第二の実施の形態に関係する半導体装
置の製造工程を表す断面図である。
【図６】本発明の第二の実施の形態に関係する半導体装
置の製造工程を表す断面図である。
【図７】本発明の第二の実施の形態に関係する半導体装
置の製造工程を表す断面図である。
【図８】本発明の第三の実施の形態に関係する半導体装
置の製造工程を表す断面図である。
【図９】本発明の第三の実施の形態に関係する半導体装
置の製造工程を表す断面図である。
【図１０】本発明の第三の実施の形態に関係する半導体
装置の製造工程を表す断面図である。
【符号の説明】
１０１、２０１・・・シリコン支持基板 １０２、２０２・・・埋め込みシリコン酸化膜 １０３、２０３・・・シリコン活性層（＝ＳＯＩ層） １０４、２０４・・・ＳＯＩ基板 １０５・・・素子分離領域 １０６・・・素子形成領域 １０７、１３１、２０５・・・シリコン酸化膜 １０８・・・多結晶シリコン膜 １０９、１３３、２０６、２１８、２１９・・・シリコ
ン窒化膜 １１０、１２２、１２９・・・フォトレジスト膜 １１１、１１２、２０８ａ、２０８ｂ・・・ダミーゲー
トパターン １１３、１１４・・・サイドウォール １１５・・・シリコンのエピタキシャル層 １１６・・・Ｎ型の不純物 １１７ａ、１１８ａ、２１２ａ、２１３ａ・・・Ｎ+型
不純物拡散層（＝ソース領域） １１７ｂ、１１８ｂ、２１２ｂ、２１３ｂ・・・Ｎ+型
不純物拡散層（＝ドレイン領域） １１９、２１４・・・ＴＥＯＳ膜 １２０、１２１、１３０、１３２・・・ゲート溝 １２４、１３４、２１５ａ、２１５ｂ・・・Ｔａ2Ｏ5膜
（＝ゲート絶縁膜） １２５、１３５、２１６ａ、２１６ｂ・・・窒化チタン
（ＴｉＮ）膜（＝バリアメタル層） １２６、１３６、２１７ａ、２１７ｂ・・・タングステ
ン（Ｗ）膜（＝ゲート電極層） １２７、１３７、２２０・・・閾値電圧の高い方のＭＯ
Ｓトランジスタ １２８、１３８、２２１・・・閾値電圧の低い方のＭＯ
Ｓトランジスタ ２０５ａ、２０５ｂ、２０７ａ、２０７ｂ・・・シリコ
ン酸化膜パターン ２０９ａ、２０９ｂ・・・シリコン窒化膜パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/423 Ｈ０１Ｌ 27/08 １０２Ｂ 29/49 29/58 Ｇ 29/78 ６１７Ｊ Ｆターム(参考） 4M104 AA09 BB01 BB02 BB04 BB30 BB33 CC05 DD03 DD16 DD26 DD43 DD75 EE03 EE16 EE17 FF13 FF18 GG09 GG10 5F048 AC04 BA16 BB04 BB05 BB09 BB11 BB12 BB15 BB19 BC01 BC06 BD02 BF01 BG07 DA23 5F110 AA08 BB04 CC02 DD05 DD13 EE01 EE02 EE03 EE04 EE14 EE45 FF01 FF03 FF09 FF12 FF29 GG02 GG12 GG22 GG25 GG26 HJ01 HJ13 HJ14 HJ16 HJ23 HL02 NN02 NN23 NN35 NN62 NN65 NN78

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 半導体基板上に形成された絶縁膜と、 この絶縁膜上に形成されたシリコン層とこのシリコン層
    上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極層と、 前記シリコン層に形成された、ソース領域、ドレイン領
    域、及びチャネル領域とを備え、 前記チャネル領域を構成するシリコン層の厚さは、１０
    ０Å以下であることを特徴とする半導体装置。
  2. 【請求項２】半導体基板上に絶縁膜を介して形成された
    シリコン層上に、第一、及び第二のダミーゲートパター
    ンを形成する工程と、 前記第一、及び第二のダミーゲートパターンをマスクに
    して、前記シリコン層に不純物を導入し、ソース領域、
    及びドレイン領域の位置に不純物拡散層を形成する工程
    と、 前記第一、及び第二のダミーゲートパターンを埋め込む
    ように、前記シリコン層上に絶縁膜を形成する工程と、 前記第一、及び第二のダミーゲートパターンを除去し、
    前記絶縁膜に第一、及び第二の溝を形成する工程と、 前記第一の溝において、前記シリコン層をエッチングし
    て、チャネル領域の部分の厚さを薄くする形成する工程
    と、 前記第一、及び第二の溝内において、前記シリコン層上
    にゲート絶縁膜を形成する工程と、 前記第一、及び第二の溝内において、前記ゲート絶縁膜
    上にゲート電極層を形成する工程とを有することを特徴
    とする半導体装置の製造方法。
  3. 【請求項３】前記第一の溝において、前記シリコン層を
    エッチングして、その厚さを１００Å以下に薄くするこ
    とを特徴とする請求項２に記載の半導体装置の製造方
    法。
  4. 【請求項４】半導体基板上に絶縁膜を介して形成された
    シリコン層上に、第一、及び第二のダミーゲートパター
    ンを形成する工程と、 前記第一、第二のダミーゲートパターンをマスクにし
    て、前記シリコン層に不純物を導入し、ソース領域、及
    びドレイン領域の位置に不純物拡散層を形成する工程
    と、 前記第一、及び第二のダミーゲートパターンを埋め込む
    ように、前記シリコン層上に絶縁膜を形成する工程と、 前記第一のダミーゲートパターンを除去し、前記絶縁膜
    に、第一の溝を形成する工程と、 前記第一の溝において、前記シリコン層のチャネル領域
    の位置にシリコン酸化膜を形成する工程と、 前記シリコン酸化膜を除去し、前記シリコン層のチャネ
    ル領域の厚さを薄くする工程と、 前記第二のダミーゲートパターンを除去し、前記絶縁膜
    に、第二の溝を形成する工程と、 前記シリコン層のチャネル領域上にゲート絶縁膜を形成
    する工程と、 前記ゲート絶縁膜上に、ゲート電極を形成する工程とを
    有することを特徴とする半導体装置の製造方法。
  5. 【請求項５】前記シリコン酸化膜を除去し、前記シリコ
    ン層のチャネル領域の厚さを１００Å以下に薄くするこ
    とを特徴とする請求項４に記載の半導体装置の製造方
    法。
JP2002095879A 2002-03-29 2002-03-29 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP3634320B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002095879A JP3634320B2 (ja) 2002-03-29 2002-03-29 半導体装置及び半導体装置の製造方法
US10/393,017 US6879001B2 (en) 2002-03-29 2003-03-21 Semiconductor device and manufacturing method of semiconductor device
CNB031215785A CN1235291C (zh) 2002-03-29 2003-03-31 半导体器件和半导体器件的制造方法
US10/991,485 US7198994B2 (en) 2002-03-29 2004-11-19 Semiconductor device and manufacturing method of semiconductor device
US11/709,270 US7479423B2 (en) 2002-03-29 2007-02-22 Semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002095879A JP3634320B2 (ja) 2002-03-29 2002-03-29 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2003298060A true JP2003298060A (ja) 2003-10-17
JP3634320B2 JP3634320B2 (ja) 2005-03-30

Family

ID=28449733

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002095879A Expired - Fee Related JP3634320B2 (ja) 2002-03-29 2002-03-29 半導体装置及び半導体装置の製造方法

Country Status (3)

Country Link
US (3) US6879001B2 (ja)
JP (1) JP3634320B2 (ja)
CN (1) CN1235291C (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100698013B1 (ko) 2005-12-08 2007-03-23 한국전자통신연구원 쇼트키 장벽 관통 트랜지스터 및 그 제조 방법
JP2007533121A (ja) * 2004-03-18 2007-11-15 インターナショナル・ビジネス・マシーンズ・コーポレーション 複数誘電体のｆｉｎｆｅｔ構造および方法
US7602013B2 (en) 2006-04-10 2009-10-13 Kabushiki Kaisha Toshiba Semiconductor device with recessed channel
JP2012527776A (ja) * 2009-05-21 2012-11-08 インターナショナル・ビジネス・マシーンズ・コーポレーション 複数の閾値電圧を有するナノワイヤ・メッシュｆｅｔ及びその製造方法
US9406567B1 (en) * 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
KR101797162B1 (ko) 2010-09-17 2017-11-13 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 실리콘 에칭액 및 이를 이용한 트랜지스터의 제조 방법

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347420A (ja) * 2002-05-23 2003-12-05 Nec Electronics Corp 半導体装置及びその製造方法
US7316979B2 (en) * 2003-08-01 2008-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for providing an integrated active region on silicon-on-insulator devices
KR100486654B1 (ko) * 2003-08-07 2005-05-03 동부아남반도체 주식회사 반도체의 삼중 게이트 산화막 형성방법
SG113006A1 (en) * 2004-01-04 2005-07-28 Teradyne Inc Silicon-on-insulator channel architecture of automatic test equipment
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
JP2006269520A (ja) * 2005-03-22 2006-10-05 Renesas Technology Corp 半導体装置およびその製造方法
US20060228850A1 (en) * 2005-04-06 2006-10-12 Pang-Yen Tsai Pattern loading effect reduction for selective epitaxial growth
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
JP5114881B2 (ja) * 2005-07-26 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8581260B2 (en) * 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
US7929332B2 (en) * 2007-06-29 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
US8208233B2 (en) * 2008-03-18 2012-06-26 Mediatek Inc. ESD protection circuit and method thereof
EP2140856B1 (en) * 2008-07-01 2011-01-05 The Procter & Gamble Company Process for reducing the appearance of pastiness or ashiness on skin
US8058119B2 (en) 2008-08-27 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device scheme of HKMG gate-last process
US8084824B2 (en) 2008-09-11 2011-12-27 United Microelectronics Corp. Metal gate transistor and method for fabricating the same
TWI392092B (zh) * 2008-11-10 2013-04-01 Univ Nat Sun Yat Sen 具π型半導體導通層之半導體裝置及其製造方法
DE102009021480B4 (de) * 2009-05-15 2013-10-24 Globalfoundries Dresden Module One Llc & Co. Kg Reduzierte Siliziumdicke in n-Kanaltransistoren in SOI-CMOS Bauelementen
KR101095787B1 (ko) * 2009-07-28 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US8476126B2 (en) * 2010-02-08 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack for high-K/metal gate last process
CN102194747A (zh) * 2010-03-03 2011-09-21 中国科学院微电子研究所 形成沟道材料的方法
US8519454B2 (en) * 2011-03-30 2013-08-27 International Business Machines Corporation Structure and process for metal fill in replacement metal gate integration
US8497198B2 (en) * 2011-09-23 2013-07-30 United Microelectronics Corp. Semiconductor process
US20130237046A1 (en) * 2012-03-09 2013-09-12 Chien-Ting Lin Semiconductor process
CN103325683A (zh) * 2012-03-23 2013-09-25 联华电子股份有限公司 鳍状场效晶体管及其工艺
US9123743B2 (en) 2013-03-08 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9076848B2 (en) * 2013-03-12 2015-07-07 International Business Machines Corporation Semiconductor device channels
US9111935B2 (en) 2013-03-12 2015-08-18 International Business Machines Corporation Multiple-patterned semiconductor device channels
US9099471B2 (en) 2013-03-12 2015-08-04 International Business Machines Corporation Semiconductor device channels
CN104425283B (zh) * 2013-09-10 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9018711B1 (en) * 2013-10-17 2015-04-28 Globalfoundries Inc. Selective growth of a work-function metal in a replacement metal gate of a semiconductor device
US9698019B2 (en) * 2014-03-14 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. N-work function metal with crystal structure
US9412820B2 (en) * 2014-08-11 2016-08-09 Stmicroelectronics, Inc. Semiconductor device with thinned channel region and related methods
US9349652B1 (en) * 2014-12-12 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device with different threshold voltages
US9786755B2 (en) * 2015-03-18 2017-10-10 Stmicroelectronics (Crolles 2) Sas Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit
CN108807382B (zh) * 2018-06-14 2020-11-24 上海华力集成电路制造有限公司 具有hkmg的半导体集成电路
US20210118874A1 (en) * 2019-10-21 2021-04-22 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11664419B2 (en) * 2020-10-07 2023-05-30 Applied Materials, Inc. Isolation method to enable continuous channel layer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JP2660451B2 (ja) * 1990-11-19 1997-10-08 三菱電機株式会社 半導体装置およびその製造方法
US6054355A (en) 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US6020024A (en) * 1997-08-04 2000-02-01 Motorola, Inc. Method for forming high dielectric constant metal oxides
US6143593A (en) * 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
FR2791178B1 (fr) 1999-03-19 2001-11-16 France Telecom NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
JP2001257357A (ja) 2000-03-08 2001-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP3906020B2 (ja) * 2000-09-27 2007-04-18 株式会社東芝 半導体装置及びその製造方法
JP2002231950A (ja) * 2001-01-30 2002-08-16 Takuo Sugano 完全反転型ｓｏｉｍｏｓｆｅｔ
US6686630B2 (en) * 2001-02-07 2004-02-03 International Business Machines Corporation Damascene double-gate MOSFET structure and its fabrication method
US6660598B2 (en) * 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007533121A (ja) * 2004-03-18 2007-11-15 インターナショナル・ビジネス・マシーンズ・コーポレーション 複数誘電体のｆｉｎｆｅｔ構造および方法
KR100698013B1 (ko) 2005-12-08 2007-03-23 한국전자통신연구원 쇼트키 장벽 관통 트랜지스터 및 그 제조 방법
US7602013B2 (en) 2006-04-10 2009-10-13 Kabushiki Kaisha Toshiba Semiconductor device with recessed channel
JP2012527776A (ja) * 2009-05-21 2012-11-08 インターナショナル・ビジネス・マシーンズ・コーポレーション 複数の閾値電圧を有するナノワイヤ・メッシュｆｅｔ及びその製造方法
KR101797162B1 (ko) 2010-09-17 2017-11-13 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 실리콘 에칭액 및 이를 이용한 트랜지스터의 제조 방법
US9406567B1 (en) * 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages

Also Published As

Publication number Publication date
CN1235291C (zh) 2006-01-04
US7198994B2 (en) 2007-04-03
US20050093035A1 (en) 2005-05-05
US6879001B2 (en) 2005-04-12
US7479423B2 (en) 2009-01-20
JP3634320B2 (ja) 2005-03-30
US20070148937A1 (en) 2007-06-28
CN1450658A (zh) 2003-10-22
US20030183877A1 (en) 2003-10-02

Similar Documents

Publication Publication Date Title
JP3634320B2 (ja) 半導体装置及び半導体装置の製造方法
US7449733B2 (en) Semiconductor device and method of fabricating the same
KR100189966B1 (ko) 소이 구조의 모스 트랜지스터 및 그 제조방법
TWI328268B (en) Semiconductor device and forming method thereof
US7701010B2 (en) Method of fabricating transistor including buried insulating layer and transistor fabricated using the same
US8143668B2 (en) SiGe MOSFET semiconductor device with sloped source/drain regions
TWI503979B (zh) 包含一場效電晶體於一覆矽的絕緣層構造的半導體裝置
US20040063286A1 (en) Field effect transistors having multiple stacked channels
US7955926B2 (en) Structure and method to control oxidation in high-k gate structures
US20050167754A1 (en) Semiconductor device and method of manufacturing the same
JP2003332582A (ja) 半導体装置及びその製造方法
KR20040065297A (ko) 본체결합식 실리콘-온-인슐레이터 반도체 디바이스 및 그제조방법
US8673704B2 (en) FinFET and method for manufacturing the same
JP2002289871A (ja) 半導体装置及びその製造方法
KR20030004144A (ko) 반도체장치 및 그 제조방법
JP4940797B2 (ja) 半導体装置の製造方法
JP2002368225A (ja) 半導体装置及びその製造方法
JP5137378B2 (ja) 半導体装置及びその製造方法
JP2004247341A (ja) 半導体装置
US6693328B1 (en) Semiconductor device formed in a semiconductor layer provided on an insulating film
JP2007134366A (ja) 半導体装置および半導体装置の製造方法
JP2004207726A (ja) 二重ゲート型電界効果トランジスタおよびその製造方法
JP5676111B2 (ja) 半導体装置及びその製造方法
JP4011014B2 (ja) 半導体装置およびその製造方法
US20220367658A1 (en) Devices including stacked nanosheet transistors

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040123

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040709

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040906

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041222

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080107

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090107

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100107

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110107

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees