CN102148148A - 半导体装置和积体集成电路装置的制造方法 - Google Patents

半导体装置和积体集成电路装置的制造方法 Download PDF

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Abstract

本发明公开了一种半导体装置和集成电路装置的制造方法，该方法包括：提供一基板；形成一高介电常数介电层于基板上；形成一第一顶盖层于高介电常数介电层上；形成一第二顶盖层于第一顶盖层上，其中第二顶盖层与第一顶盖层不同；形成一虚置栅极层于第二顶盖层上；实施一图案化工艺以形成一栅极堆叠，其包括高介电常数介电层、第一和第二顶盖层、和虚置栅极层；从栅极堆叠移除虚置栅极层，因而形成一开口露出所述第二顶盖层；以及将一第一金属和一第二金属填入所述开口中，所述第一金属位于露出的第二顶盖层上，第二金属位于第一金属上，其中第一金属层与第二金属层不同，且具有适合于所述半导体装置的功函数。本发明可消除填隙问题。

Description

半导体装置和积体集成电路装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法，特别涉及一种集成电路装置的制造方法。
背景技术
半导体集成电路(IC)工业已经历快速的成长。在集成电路的演进历程中，功能密度(亦即每芯片面积的集成元件数目)已逐渐地增加，而几何尺寸(亦即使用制造步骤所能产生的最小元件(或线))已降低。此微缩历程一般是通过增加生产效率和降低相关的成本而得到优势。此微缩历程已增加制造工艺和所制造IC的复杂度，并且为了能实现这些优势，在IC的工艺和制造上，也需要相似的研发。
随着技术节点持续缩减，导致亟望将传统的多晶硅栅极电极置换成金属栅极电极，以改善元件性能。形成金属栅极结构(亦即具有金属栅极电极)的方法之一通称为“后栅极”工艺，其中最后才制作最终的栅极堆叠，由此降低后续的工艺数目，包括必须在栅极结构形成之后方才实施的高温工艺。然而，在传统工艺中实施此构造和工艺仍具有许多的挑战。随着栅极长度及元件之间的空间缩减，上述问题变得更加严重。例如，传统栅极置换工艺存在填隙的问题以及高于能接受的栅极漏电流。因此，业界亟需一种集成电路装置的制造方法。
发明内容
为克服现有技术的缺陷，本发明提供许多不同的实施例，其一范例的方法包括：提供一基板；形成一高介电常数介电层于该基板上；形成一第一顶盖层于该高介电常数介电层上；形成一第二顶盖层于该第一顶盖层上，其中该第二顶盖层不同于该第一顶盖层；形成一虚置栅极层于该第二顶盖层上；实施一图案化工艺以形成一栅极堆叠，其包括该高介电常数介电层、该第一 和第二顶盖层、和该虚置栅极层；从该栅极堆叠移除该虚置栅极层，因而形成一开口露出该第二顶盖层；以及将一第一金属和一第二金属填入该开口中，该第一金属位于露出的第二顶盖层上，该第二金属位于该第一金属上，其中该第一金属层与该第二金属层不同，且具有适合于该半导体装置的功函数。
本发明另一实施例的制造方法，包括：提供一基板；形成一高介电常数介电层于该基板上；形成多层顶盖层于该高介电常数介电层上，其中该多层顶盖层包括至少一氮化钛层及至少一氮化钽层；在形成多层顶盖层之后，形成一虚置栅极层于该多层顶盖层上；实施一图案化工艺以形成一栅极堆叠，其包括该高介电常数介电层、该多层顶盖层、和该虚置栅极层；实施一栅极置换工艺，其中该栅极堆叠中的该虚置栅极层置换成一金属栅极电极，该金属栅极电极形成于该多层顶盖层上。
本发明又一实施例的制造方法，包括：提供一基板；形成一栅极介电层于该基板上；形成一氮化钛层于该栅极介电层上；形成一氮化钽层于该氮化钛层上；形成一虚置栅极层于该氮化钽层上；形成一硬掩模层于该虚置栅极层上；在一n型金属-氧化-半导体晶体管区域形成一第一栅极堆叠及在一p型金属-氧化-半导体晶体管区域形成一第二栅极堆叠；从该第一栅极堆叠处移除该硬掩模层和该虚置栅极层，留下一第一开口，其中暴露出该氮化钽层；从该第二栅极堆叠处移除该硬掩模层和该虚置栅极层，留下一第二开口，其中暴露出该氮化钽层；形成一第一金属层于该第一开口中，该第一金属层具有一n型功函数；形成一第二金属层于该第二开口中，该第二金属层具有一p型功函数。
本发明可消除填隙问题并可改善整体装置的性能。
为使本发明能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1显示根据本发明公开的各种方式的集成电路装置制造方法的流程图。
图2-图6显示根据图1的方法在制造集成电路装置的各阶段的剖面示意 图。
【主要附图标记说明】
100～半导体装置的制造方法；
102-114～工艺步骤；
200～半导体装置；
210～基板；
211A～第一区域；
211B～第二区域；
212～隔离区域；
214～高介电常数(high-k)介电层；
216～第一顶盖层；
218～第二顶盖层；
220～虚置栅极层；
222～硬掩模层；
230和231～栅极堆叠；
232～栅极间隙子衬垫；
234～栅极间隙子；
236～掺杂区域；
238～层间介电(ILD)层；
240和241～沟槽(开口)；
242和244～金属栅极。
具体实施方式
以下以各实施例详细说明并伴随着图式说明的范例，做为本发明的参考依据。在图式或说明书描述中，相似或相同的部分皆使用相同的图号。且在图式中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，图式中各元件的部分将以分别描述说明之，值得注意的是，图中未绘示或描述的元件，为所属技术领域普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
请参阅图1-图6，以下具体描述方法100和半导体装置200。所述半导 体装置200以一集成电路或其部分为例说明，此集成电路可包括存储单元及/或逻辑电路。所述半导体装置200可包括无源元件，例如电阻、电容、电感、及/或熔丝；以及主动元件，例如P通道场效应晶体管(PFET)、N通道场效应晶体管(NFET)、金属-氧化-半导体场效应晶体管(MOSFET)、互补式金属-氧化-半导体晶体管(CMOS)、高压晶体管、及/或高频晶体管；其他适合的元件；及/或上述元件的任意组合。应注意的是，可在方法100之前、当中、或之后提供额外的步骤，且以下所叙述的一些步骤可置换或取消方法100的额外的实施例。还应注意的是，可增加额外的构造于集成电路装置200中，且以下所描述的一些构造可被集成电路装置200的额外实施例所取代或省略删除。
图1显示以“后栅极”工艺制造半导体装置200的实施例的一方法100的流程图。在所述“后栅极”工艺中，先形成一虚置多晶硅栅极结构，之后将此虚置多晶硅栅极结构移除并取代以金属栅极结构。图2-图6为根据一实施例的半导体装置200，在制造方法100的各制造阶段中，其部分的或全部的剖面示意图。半导体装置200可利用CMOS技术工艺而形成，且因此，一些工艺在此并未详细地描述。
一传统的栅极置换工艺提供一单一氮化钛(TiN)顶盖层于一高介电常数(high-k)介电层上在所述栅极置换工艺。在一虚置栅极结构自单一TiN顶盖层和high-k介电层上移除之后，在移除虚置栅极结构所留下的开口中形成一金属栅极结构。所述传统工艺将一氮化钽(TaN)层部分地填入该开口中，使得所述氮化钽层形成于氮化钛层上，且邻接开口的侧壁，并且将所述开口的剩余部分填入金属层，使得此金属层被氮化钽层环绕。随着技术节点持续地降低，已观察到的是，传统的栅极置换工艺已显现填隙问题及高于所欲的栅极漏电流。
上述方法100施行一栅极置换工艺，在形成虚置栅极结构之前并且在实施栅极置换工艺之前，先形成一氮化钛顶盖层。尤其是，所述方法100在形成虚置栅极层之前，实施一多层顶盖层，其包括至少一氮化钛层和至少一氮化钽层。形成此多层顶盖层(包括一氮化钛层和一氮化钽层)可消除填隙问题，例如，可允许后续形成的金属栅极(栅极层)完全地填入移除虚置栅极结构所留下的开口中而不发生孔洞问题。再者，当多层顶盖层包括一氮化钽层做为顶层，此氮化钽层可做为所述虚置栅极移除工艺的蚀刻终止层，避免损及高 介电常数(high-k)介电层，此结果有时导因于移除虚置栅极所使用的干/湿蚀刻工艺。上述公开的方法还进一步改善整体装置的性能。例如，方法100可降低漏电流及改善依时性介电击穿(TDDB)的可靠度(例如，增加与依时性介电击穿相关的时间)。应了解的是，不同的实施例提供不同的优点，并且并不要求所有的实施例能达到某特定的优点。
请参阅图1和图2，在方法100的步骤102中，提供一基板210。在本实施例中，基板210为一半导体基板，包括硅。另可替换地，此基板210包括一元素半导体，包括锗；一化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；一合金半导体包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或上述半导体材料的任意组合。
所述基板210可包括多个掺杂的区域依本领域普通技术人员所熟知的设计需求而定(例如p型阱区或n型阱区)。所述掺杂区域为掺杂p型掺杂物，例如是硼或BF2，或掺杂n型掺杂物，例如是磷或砷，或上述掺杂物的任意组合。所述掺杂区域可直接地形成于基板210上的P型阱结构中、N型阱结构中、双阱结构中、或使用一垄起的结构。在本实施例中，基板210包括一第一区域211A和一第二区域211B。所述第一区域211A可配置用于N型金属-氧化-半导体晶体管装置(通称为NMOS)，及所述第二区域211B可配置用于P型金属-氧化-半导体晶体管装置(通称为PMOS)。
将一隔离区域212形成于基板210中，以隔离基板210的各种区域(例如第一区域211A和第二区域211B)，且在本实施例中，用以隔离NMOS和PMOS装置区域。所述隔离区域212是采用隔离技术，例如硅局部氧化(LOCOS)或浅沟槽隔离(STI)技术，以定义出并电性隔离各第一和第二区域211A和211B。此隔离区域212包括氧化硅、氮化硅、氮氧化硅、其他适合的材料、或上述材料的任意组合。此隔离区域212可通过任何适合的工艺形成。在一范例中，形成浅沟槽隔离物的方法包括一光刻工艺，在基板中蚀刻出一沟槽(例如通过干蚀刻及/或湿蚀刻)，以一或多介电材料填入此沟槽中(例如通过化学气相沉积工艺)。例如，此填入的沟槽可具有多层结构例如一热氧化衬垫层，再以氧化硅或氮化硅填入。
再请参阅图1和图2，在方法100的步骤104、106、108中，将各种材料层形成于基板210上。例如，高介电常数(high-k)介电层214、一多层顶盖 层(例如一第一顶盖层216和一第一顶盖层218)、一虚置栅极层220、及一硬掩模层222形成于所述基板210上。所述各种材料层可通过沉积工艺形成，例如化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、高密度等离子体化学气相沉积法(HDPCVD)、金属有机化学气相沉积法(MOCVD)、远等离子体化学气相沉积法(RPCVD)、等离子体辅助化学气相沉积法(PECVD)、电镀、其他适合的方法、及/或上述方法的任意组合。
在工艺步骤106中，所述多层顶盖层是形成于high-k介电层214上。在本实施例中，此多层顶盖层包括一第一顶盖层216和一第二顶盖层218。此多层顶盖层包括至少一氮化钛(TiN)层和至少一氮化钽(TaN)层。例如，所述第一顶盖层216包括TiN，且所述第二顶盖层218包括TaN。另可替换地，所述第一顶盖层216包括TaN，且所述第二顶盖层218包括TiN。另一可替换的多层顶盖层包括底部TaN层、一中间TaN层、和一顶部TiN层。又一可替换的多层顶盖层包括底部TiN层、一中间TaN层、和一顶部TiN层。也可考虑将其他材料或材料层的组合使用于所述多层顶盖层。
在工艺步骤108中，在形成所述多层顶盖层之后，将一虚置栅极层220形成于多层顶盖层(例如第一顶盖层216和第二顶盖层218)上。在本范例中，所述虚置栅极层220包括多晶硅。也可考虑将其他材料或材料层的组合使用于所述虚置栅极层220中，且此虚置栅极层220可包括多层材料层。
请参阅图1-图3，在工艺步骤110中，形成一栅极堆叠，其包括high-k介电层214、多层顶盖层(例如一第一顶盖层216和一第二顶盖层218)、及虚置栅极层220。在本范例中，一栅极堆叠230形成于第一区域211A中，且一栅极堆叠231形成于第二区域211B中。所述栅极堆叠可通过任何适合的工艺形成。例如，将一硬掩模层222形成于所述虚置栅极层220上。此硬掩模层222包括氮化硅、氧化硅、氮氧化硅、碳化硅、及/或其他适合的材料。通过适当的工艺将一光致抗蚀剂层形成于硬掩模层222上，例如旋转涂布，及将此光致抗蚀剂层图案化以形成图案化构造。接着，将此光致抗蚀剂层的图案转移至底部层(例如通过蚀刻工艺)，以形成栅极堆叠230和231，其包括硬掩模层222、虚置栅极层220、第一和第二顶盖层216和218、和high-k介电层214，如图3所示。所述光致抗蚀剂层可在此步骤之后剥除。所述光刻图案化步骤包括光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩模对准、曝 光、曝光后烘烤、光致抗蚀剂显影、清洗、烘干(例如硬烤)、其他适合的工艺、及/或上述工艺的任意组合。另可替代地，所述光刻图案化工艺可通过其他适当的方法实施或取代，例如无光掩模光刻工艺、电子束写入工艺、或离子束写入工艺。所述蚀刻工艺包括干蚀刻、湿蚀刻、及/或其他蚀刻方法。应了解的是，以上范例并不限定需采用所有的工艺步骤以形成栅极堆叠。更进一步应了解的是，所述栅极堆叠包括额外的层。
请参阅图4，后续的工艺可包括形成栅极间隙子衬垫232、栅极间隙子234、掺杂区域236、及/或层间介电(ILD)层238。所述间隙子衬垫232和栅极间隙子234是通过任何适合的工艺形成至任何适合的厚度。栅极间隙子234设置于邻接所述栅极堆叠，并且包括一介电材料，例如氮化硅、碳化硅、氮氧化硅、其他适合的材料、及/或上述材料的任意组合。在一范例中，所述间隙子衬垫232包括一氧化物材料(例如氧化硅)，且所述栅极间隙子234包括一氮化物材料(例如氮化硅)。栅极间隙子234可用于使后续形成的掺杂区域偏移，例如重掺杂源极/漏极区域。
所述掺杂区域236是形成于基板210上。这些掺杂区域236可包括轻掺杂源极/漏极(LDD)区域及/或源极/漏极(S/D)区域(又称为重掺杂源极/漏极区域)。所述掺杂区域236可通过离子注入工艺、光刻工艺、扩散工艺、回火工艺(例如快速热回火及/或激光回火工艺)、及/或其他适合的工艺形成于基板210中。掺杂的物种是依据所欲制造的元件型态而决定，且包括例如是硼或BF2的p型掺杂物、例如是磷或砷的n型掺杂物、或上述掺杂物的任意组合。再者，所述掺杂区域236包括垄起的源极/漏极(S/D)区域。此垄起的S/D区域可以通过外延工艺形成，例如CVD沉积技术(例如气相外延法(VPE)及/或超高真空化学气相沉积法(UHV-CVD))、分子束外延法、及/或其他适合的工艺。
所述层间介电(ILD)层238是形成于基板210上。所述层间介电层238包括一介电材料，例如氧化硅、氮化硅、氮氧化硅、TEOS所形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低介电常数(low-k)材料、其他适合的介电材料、及/或上述材料的任意组合。低介电常数(low-k)材料范例为掺氟的硅玻璃(FSG)、掺杂碳的氧化硅、黑钻石 
Figure BSA00000208565300071
(应用材料、圣塔克拉拉、美国加州)、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶系掺氟的碳、聚对二甲 苯(Parylene)、苯并环丁烯(BCB)、芳香族碳氢化合物(SiLK)、聚酰亚胺、其他适合的材料、及/或上述材料的任意组合。所述层间介电层238可包括具有多种介电材料的多层结构。在沉积层间介电层238的后续步骤，可实施一化学机械研磨(CMP)工艺，以抵达/露出栅极结构的顶部。尤其是，露出所述栅极结构的顶部包括硬掩模层222和虚置栅极220，如图4中所示。
在工艺步骤112和114中，实施一栅极置换工艺，其中所述虚置栅极220被置换成例如金属栅极。请参阅图5和图6，从栅极堆叠230和231将硬掩模层222和虚置栅极220移除，因而形成一沟槽(开口)240和241。这些开口240和241暴露出所述多层顶盖层，尤其是第二顶盖层218。接着将栅极242和244形成于沟槽(开口)240和241中。所述栅极242和244填入沟槽/开口240和241中，且沉积于露出的多层顶盖层(例如第二顶盖层218)上。可同时将硬掩模层222/虚置栅极220自栅极堆叠230移除，或者分别通过任何适合的工艺，例如干蚀刻及/或湿蚀刻工艺。
所述栅极242和栅极244可包括相同或不同的材料及/或厚度。在本范例中，栅极242和244包括铝调变成各种功函数(例如栅极242调变成具有n型功函数以及栅极244调变成具有p型功函数)。另可替换地，所述栅极242和244包括界面层、high-k介电层、顶盖层、具有适合功函数的材料层、导电层、其他适合的材料层、及/或上述材料层的任意组合。例如，所述栅极242和244可包括一导电层，其具有适当的功函数或可调变成具有适当的功函数(因此称为功函数层)，及另一导电层形成于此功函数层上。在各种范例中，此功函数层包括钽、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他适合的材料、及/或上述材料的任意组合。所述形成于功函数层上的导电层包括适合的导电材料，例如铝、钨、或钴。此导电层可额外地或整体地包括多晶硅、钛、钽、金属合金、其他适合的材料、及/或上述材料的任意组合。在栅极242和244的后续步骤，可实施一化学机械研磨(CMP)工艺，以提供一实质上表面共平面的栅极242和244。
应了解的是，可进行更进一步的CMOS或MOS技术工艺于所述半导体装置200，以形成本领域普通技术人员所熟制的各种构造。后续的工艺可在基板210上形成各种接触/导电孔/线及多层内连线构造(例如金属层和层间介电层)，构成连接所述半导体装置200的各种构造和结构。所述额外的构造可 包括连接电性内连线至包括已形成的金属栅极结构的装置。例如，一多层内连线结构包括垂直连接件如传统的电性导孔或接触，及水平连接件如金属导线。所述各种内连线结构可采用各种导电材料包括铜、钨、及/或硅化物。在一范例中，使用镶嵌及/或双镶嵌工艺以形成铜相关的多层内连线结构。
本发明虽以各种实施例公开如上，然其并非用以限定本发明的保护范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种半导体装置的制造方法，包括：
提供一基板；
形成一高介电常数介电层于该基板上；
形成一第一顶盖层于该高介电常数介电层上；
形成一第二顶盖层于该第一顶盖层上，其中该第二顶盖层不同于该第一顶盖层；
形成一虚置栅极层于该第二顶盖层上；
实施一图案化工艺以形成一栅极堆叠，其包括该高介电常数介电层、该第一和第二顶盖层、和该虚置栅极层；
从该栅极堆叠移除该虚置栅极层，因而形成一开口露出该第二顶盖层；以及
将一第一金属和一第二金属填入该开口中，该第一金属位于露出的第二顶盖层上，该第二金属位于该第一金属上，其中该第一金属层与该第二金属层不同，且具有适于该半导体装置的功函数。
2.根据权利要求1所述的半导体装置的制造方法，其中形成该第一顶盖层的步骤包括形成具有氮化钛或氮化钽的该第一顶盖层。
3.根据权利要求1所述的半导体装置的制造方法，其中形成该第二顶盖层的步骤包括形成具有氮化钛或氮化钽的该第二顶盖层。
4.根据权利要求1所述的半导体装置的制造方法，其中该半导体装置为一n型金属-氧化-半导体场效应晶体管或一p型金属-氧化-半导体场效应晶体管，且该第一金属层的该功函数调整适于该金属-氧化-半导体场效应晶体管。
5.根据权利要求1所述的半导体装置的制造方法，其中形成该栅极堆叠的步骤包括：
形成一硬掩模层于该虚置栅极层上；
图案化该硬掩模层；
将该硬掩模层的图案转移至该虚置栅极层、该第一和第二顶盖层、和该高介电常数介电层。
6.一种集成电路装置的制造方法，包括：
提供一基板；
形成一高介电常数介电层于该基板上；
形成多层顶盖层于该高介电常数介电层上，其中该多层顶盖层包括至少一氮化钛层及至少一氮化钽层；
在形成多层顶盖层之后，形成一虚置栅极层于该多层顶盖层上；
实施一图案化工艺以形成一栅极堆叠，其包括该高介电常数介电层、该多层顶盖层、和该虚置栅极层；
实施一栅极置换工艺，其中该栅极堆叠中的该虚置栅极层置换成一金属栅极电极，该金属栅极电极形成于该多层顶盖层上。
7.根据权利要求6所述的集成电路装置的制造方法，其中实施该栅极置换工艺的步骤包括：
实施一蚀刻步骤以移除该虚置栅极结构，其中该多层顶盖层作为一蚀刻终止层，使得当到达该多层顶盖层的时刻，该蚀刻步骤终止；
沉积一第一金属层于该虚置栅极层移除后形成的一开口中；
沉积一第二金属层于该第一金属层上；以及
实施一化学机械研磨工艺。
8.根据权利要求6所述的集成电路装置的制造方法，其中实施该栅极置换工艺的步骤包括：
从一第一栅极结构的第一栅极堆叠和一第二栅极结构的第二栅极堆叠处移除该虚置栅极，因而形成一第一开口和一第二开口；
形成一第一金属于该第一栅极结构的第一开口中，该第一金属具有一第一功函数；
形成一第二金属于该第二栅极结构的第二开口中，该第二金属具有一第二功函数；以及
在该第一栅极结构的第一开口和该第二栅极结构的第二开口中填入一第三金属层。
9.一种集成电路装置的制造方法，包括：
提供一基板；
形成一栅极介电层于该基板上；
形成一氮化钛层于该栅极介电层上；
形成一氮化钽层于该氮化钛层上；
形成一虚置栅极层于该氮化钽层上；
形成一硬掩模层于该虚置栅极层上；
在一n型金属-氧化-半导体晶体管区域形成一第一栅极堆叠及在一p型金属-氧化-半导体晶体管区域形成一第二栅极堆叠；
从该第一栅极堆叠处移除该硬掩模层和该虚置栅极层，留下一第一开口，其中暴露出该氮化钽层；
从该第二栅极堆叠处移除该硬掩模层和该虚置栅极层，留下一第二开口，其中暴露出该氮化钽层；
形成一第一金属层于该第一开口中，该第一金属层具有一n型功函数；
形成一第二金属层于该第二开口中，该第二金属层具有一p型功函数。
10.根据权利要求9所述的集成电路装置的制造方法，还包括：
沉积一铝层于该第一开口中的该第一金属层上和于该第二开口中的该第二金属层上，其中该铝层填入该第一开口和该第二开口中；以及
实施一化学机械研磨工艺于该铝层上。
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