CN102315127B - 半导体装置与半导体元件的制法 - Google Patents

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Abstract

本发明提供一种半导体装置与半导体元件的制法，制法包括：形成第一与第二凸起；形成第一结构占据第一凸起，且包括一非金属导电层，以及第一开口位于导电层之上；形成第二结构占据第二凸起，且包括：第二开口；以及顺应性沉积纯金属于第一开口与第二开口中。半导体装置包括：第一元件包括第一凸起与第一栅极结构，第一凸起从基板向上延伸，且第一栅极结构占据第一凸起，且包括一开口，且一顺应性纯金属设置于开口中；以及一第二元件包括第二凸起与第二栅极结构，第二凸起从基板向上延伸，且第二栅极结构占据第二凸起，且包括一硅化物，此硅化物包括金属，此金属与沉积于开口中的金属相同。本发明可提高元件性能。

Description

半导体装置与半导体元件的制法
技术领域
本发明涉及一种半导体装置与半导体元件的制法，尤其涉及一种半导体元件的栅极结构与其制法。
背景技术
随着半导体工业朝向高密度、高性能表现与低成本发展的同时，会遭遇工艺与元件设计的问题。解决上述问题的做法之一是发展鳍式场效应晶体管(fin-like field effect transistor，FinFET)。一典型的鳍式场效应晶体管(FinFET)具有一薄且垂直的“鳍”，此“鳍”是借由在基板中蚀刻具有间隔的凹口而形成。源极、漏极与沟道区域形成于此鳍中。沿着鳍的沟道区域并将其包覆以形成晶体管的栅极，且此栅极占据鳍的顶部与侧边。此种结构使得栅极能将电流从三边导向沟道区域。因此，鳍式场效应晶体管元件具有较高的电流并且可降低短沟道效应(short-channel effects)。
随着集成电路材料领域的技术发展，鳍式场效应晶体管(FinFET)与其他金属氧化物半导体场效应晶体管(metal oxide semiconductor field effecttransistors，MOSFETs)的尺寸已日益降低。举例而言，高介电常数金属栅极工艺(high-k metal gate processes，HKMG processes)已应用于鳍式场效应晶体管(FinFET)中。然而，高介电常数金属栅极元件于栅极结构中需要多层的结构。例如，使用复数层以调整金属栅极的功函数(work function)值。虽然这些方法适用于特定的需求，但仍无法满足所有的要求。例如，目前经常被使用作为功函数层的材料会造成栅极堆叠具有高电阻(high resistivity)。特别对于短沟道(short-channel)元件，因为功函数层可能是组成金属栅极电极的主体，或甚至是整个金属栅极电极，因此，过高的栅极电阻会使元件的性能表现劣化。
发明内容
为了解决现有技术的问题，本发明提供一种半导体元件的制法，包括以下步骤：提供一基板；形成一第一凸起(projection)与第二凸起自该基板向上延伸，其中所述凸起(projection)分别各自具有一第一沟道区域与第二沟道区域；形成一第一结构占据该第一凸起(projection)且相邻于该第一沟道区域，其中该第一结构包括：一第一介电材料位于该第一沟道区域之上；一非金属导电层位于该第一介电材料之上；以及一第一开口位于该导电层之上；形成一第二结构占据该第二凸起(projection)且相邻于该第二沟道区域，其中该第二结构包括：一第二介电材料位于该第二沟道区域之上；以及一第二开口大于该第一开口，其中该第二开口位于该第二介电材料与该第二沟道区域之上；以及顺应性沉积(conformally depositing)一具有低电阻率的纯金属于该第一开口与该第二开口之中。
本发明也提供一种半导体元件的制法，包括：提供一基板；形成一第一凸起(projection)与第二凸起自该基板向上延伸，其中所述凸起(projection)各自具有一第一与第二沟道区域；形成一第一结构占据该第一凸起(projection)且相邻于该第一沟道区域，其中该第一结构包括：一第一介电材料位于该第一沟道区域之上；以及一第一开口位于该第一介电材料与该第一沟道区域之上；形成一第二结构占据该第二凸起(projection)且相邻于该第二沟道区域，其中该第二结构包括：一第二介电材料位于该第二沟道区域之上；以及一第二开口位于该第二介电材料与该第二沟道区域之上；顺应性沉积(conformallydepositing)一纯第一金属(pure first metal)于该第一开口之中，其中该纯第一金属(pure first metal)具有一n型功函数值(n-type work function value)与低电阻率；以及顺应性沉积(conformally depositing)一纯第二金属(pure second metal)于该第二开口之中，其中该纯第二金属(pure second metal)具有一p型功函数值(p-type work function value)与低电阻率。
本发明另提供一种半导体装置(apparatus)，包括：一基板；一第一元件，包括一第一凸起(projection)与一第一栅极结构，其中该第一凸起(projection)自该基板向上延伸并具有一第一沟道区域，且该第一栅极结构占据该第一凸起(projection)且相邻于该第一沟道区域，其中该第一栅极结构包括：一高介电常数(high-k)第一介电层位于该第一沟道区域之上；一开口位于该第一介电层与该第一沟道区域之上；以及一顺应性(conformal)且具有低电阻率的纯金属沉积于该开口之中；以及一第二元件，包括一第二凸起(projection)与一第二栅极结构，其中该第二凸起(projection)自该基板向上延伸并具有一第二沟道区域，而该第二栅极结构占据该第二凸起(projection)且相邻于该第二沟道区域，其中该第二栅极结构包括：一第二介电层位于该第二沟道区域之上；以及一硅化物位于该第二介电层与该第二沟道区域之上；其中该硅化物包括一金属，其中该金属与沉积于该开口中的金属相同。
本发明可提高元件性能。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1为一局部透视图，用以说明本发明的半导体元件。
图2为一剖面图，用以说明本发明的鳍式场效应晶体管的截面结构。
图3-图4为一系列剖面图，用以说明本发明的鳍式场效应晶体管的截面结构。
图5-图16为一系列剖面图，用以说明本发明的鳍式场效应晶体管于各个工艺阶段的截面结构。
图17为一流程图，用以说明本发明的鳍式场效应晶体管的工艺。
图18-图19为一系列剖面图，用以说明本发明的鳍式场效应晶体管的截面结构。
图20-图29为一系列剖面图，用以说明本发明的鳍式场效应晶体管于各个工艺阶段的截面结构。
图30为一流程图，用以说明本发明的鳍式场效应晶体管的工艺。
其中，附图标记说明如下：
10～互补式金属氧化物半导体(CMOS)元件
12～鳍式n沟道金属氧化物半导体场效应晶体管(NMOS FinFET)
14～鳍式p沟道金属氧化物半导体场效应晶体管(PMOS FinFET)
16～硅半导体基板
18～鳍状结构(或鳍状凸起(projection))
20～鳍状结构(或鳍状凸起(projection))
22～浅沟隔离(shallow trench isolation，STI)区域
24～栅极结构
26～栅极结构
28～沟道区域
30～沟道区域
32～介电层
34～阻障层
36～硅化物
38～纯金属
40～栅极间隙壁
41～开口
42～源极区域
44～漏极区域
46～源极区域
48～漏极区域
52～栅极长度
54～介电层
56～阻障层
58～多晶硅层
60～光致抗蚀剂
62～临时(interim)栅极结构
64～临时(interim)栅极结构
66～多晶硅层
66’～多晶硅层余留部分
68～虚拟(dummy)多晶硅层
70～层间介电层(interlayer dielectric，ILD)
72～图案化光致抗蚀剂层
74～开口
76～第二图案化光致抗蚀剂层
78～纯金属层
90～混合栅极置换工艺(hybrid gate replacement process)
92～形成鳍状结构18与20延伸于基板16之上
94～形成介电层54、阻障层56以及多晶硅层58于鳍状结构18与20之上
96～图案化各层以形成栅极结构62与64分别覆盖于鳍状结构18与20之上
98～形成保护层72于栅极结构64之上，并且移除一部分位于栅极结构中的多晶硅层66，以形成开口74
100～形成保护层76于栅极结构62之上，并且移除位于栅极结构64中的多晶硅层68，以形成开口41
102～一p型能带边缘效应功函数(p-type band edge effective workfunction)的低电阻率纯金属78顺应性沉积(conformally deposited)在开口74与41之中
104～移除纯金属78位于开口74与41以外的部分
105～进行后续处理，其中包括热处理步骤，借以使余留多晶硅66′以及纯金属78进行硅化反应
106～半导体元件
107～鳍式n沟道金属氧化物半导体场效应晶体管(NMOS FinFET)
108～栅极结构
109～开口
110～纯金属
111～图案化光致抗蚀剂层
114～图案化光致抗蚀剂层
130～栅极后制工艺(gate last process)
132～形成鳍状结构18与20延伸于基板16之上
134～形成介电层54、阻障层56以及多晶硅层58于鳍状结构18与20之上
136～图案化各层以形成栅极结构62与64分别覆盖于鳍状结构18与20之上
138～形成保护层111于栅极结构64之上，并且移除位于栅极结构62中的多晶硅层66，以形成开口109
140～一n型能带边缘效应功函数(n-type band edge effective workfunction)的低电阻率纯金属110顺应性沉积(conformally deposited)在开口109之中
142～移除纯金属110位于开口109以外的部分以形成栅极结构108
144～形成保护层114于栅极结构108之上，并且移除位于栅极结构64中的多晶硅层68，以形成开口41
146～一p型能带边缘效应功函数(p-type band edge effective workfunction)的低电阻率纯金属38顺应性沉积(conformally deposited)在开口41之中
148～移除纯金属38位于开口41以外的部分以形成栅极结构26
具体实施方式
本发明涉及一种半导体元件，尤其涉及一种鳍式场效应晶体管(FinFETdevice)元件与其制法，或部分元件的制法。以下特举出本发明的实施例，并配合所附附图作详细说明。以下实施例的元件和设计是为了简化所揭示的发明，并非用以限定本发明。本发明于各个实施例中可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述结构之间的关系。此外，说明书中提及形成第一结构特征位于第二结构特征之上，其包括第一结构特征与第二结构特征是直接接触的实施例，另外也包括于第一结构特征与第二结构特征之间另外有其他结构特征的实施例，也即，第一结构特征与第二结构特征并非直接接触。
图1为一CMOS半导体元件10的局部透视图。半导体元件10为一集成电路，此集成电路包括鳍式n型沟道金属氧化物半导体场效应晶体管(fin-liken-channel metal-oxide-semiconductor field effect transistor，NMOS FinFET)12与鳍式p型沟道金属氧化物半导体场效应晶体管(fin-like p-channelmetal-oxide-semiconductor field effect transistor，PMOS FinFET)14。NMOSFinFET 12与PMOS FinFET 14可以是以鳍式结构为主的晶体管中的任何一种。NMOS FinFET 12与PMOS FinFET 14可以是微处理器(microprocessor)、存储器单元(memory cell，例如SRAM))及/或其他集成电路的一部分。
NMOS FinFET 12与PMOS FinFET 14形成于一硅半导体基板16之上。基板16可包括其他元素半导体(例如锗)，或包括一化合物半导体，例如包括碳化硅(silicon carbide)、砷化镓(gallium arsenide)、砷化铟(indium arsenide)及磷化铟(indium phosphide)。另外，基板16可以是一绝缘层上覆硅(silicon-on-insulator，SOI)基板。在这样的实施例中，绝缘层上覆硅(SOI)基板的制法可利用氧离子注入隔离(separation by implantation of oxygen，SIMOX)、晶片接合(wafer bonding)及/或其他适合的工艺。
半导体元件10包括鳍状结构(或鳍状凸起(projection))18与20从基板16向上延伸，并且各别形成NMOS FinFET 12与PMOS FinFET 14的一部分。浅沟隔离(shallow trench isolation，STI)区域22环绕鳍状结构18与20的底部部分，并且防止电子干扰(electrical interference)或电子互扰(electricalcrosstalk)。浅沟隔离(shallow trench isolation，STI)区域22由氧化硅组成，此外，也可能是氮化硅、氮氧化硅、其他合适的材料及/或上述材料的组合。虽然本实施例仅以两个鳍状结构进行说明，然而，也可以利用同样的方法于基板16上形成更多平行的鳍状结构。
半导体元件10还包括栅极结构24与26，其中栅极结构24与26覆盖鳍状结构18与20的中央部分。栅极结构24是NMOS FinFET 12的一部分，而栅极结构26是PMOS FinFET 14的一部分。此外，栅极结构24与26各自包括复数层，关于这些层将于之后的文章中进行更详细的解释。栅极结构24与26分别占据相对应的鳍状结构18与20的三个表面-顶部表面以及两个相邻的侧边表面。
半导体元件10的鳍状结构18与20以及栅极结构24与26都受到一层间介电层(inter-level dielectric layer，ILD)所包围。但是为了使附图明确清晰，图1中所显示的半导体元件10并不具有此一层间介电层(inter-level dielectriclayer，ILD)。
图2是将在图1中的半导体元件10沿着线2-2截取的剖面图。图2显示NMOS FinFET 12元件与PMOS FinFET 14的截面。鳍状结构18包括一沟道区域28，此沟道区域28位于鳍状构造18垂直延伸高于浅沟隔离(shallowtrench isolation，STI)区域22的部分中。此外，鳍状结构18也可包括未显示于图中的外延硅成长层(epitaxial Si growths)，其位于沟道区域28每一侧的表面上。如果鳍状结构18包括未显示于图中的外延硅成长层(epitaxial Sigrowths)，该沟道区域28将受到拉伸应力(tensile-strained)。鳍状结构20包括一沟道区域30，此沟道区域30位于鳍状构造20垂直延伸高于浅沟槽隔离(shallow trench isolation，STI)区域22的部分中。此外，鳍状结构20也可包括未显示于图中的外延硅锗成长层(epitaxial SiGe growths)，其位于沟道区域30每一侧的表面。如果鳍状结构20包括未显示于图中的外延硅锗成长层(epitaxial SiGe growths)，该沟道区域30将受到压缩应力(compressive-strained)。
如上所述，栅极结构24与26包括复数层，此复数层形成FinFET 12与14的栅极部分。在栅极结构24与26的最低部分中，一介电层32覆盖浅沟隔离(shallow trench isolation，STI)区域22以及鳍状结构18与20。介电层32占据位于鳍状结构18中的沟道区域28的三个表面，同时也占据位于鳍状结构20中的沟道区域30的三个表面。在此，介电层32是由一高介电常数(high-k)的介电材料组成，例如氧化铪(HfOx)。另外，介电层32可包括一种或多种其他高介电常数(high-k)的介电材料，如铪硅氧化物(HfSiO)或铪硅氮氧化物(HfSiON)，也可以由一个具有标准介电常数的材料所组成，如氧化硅。此外，介电层32也可掺杂元素，例如铝(Al)、钛(Ti)、钽(Ta)及/或镧(La)，借以调整其介电常数。介电层32的厚度范围可介于约1至约100埃
Figure BSA00000370163000081
虽然图2中显示介电层32为单一层，然而其也可以包括其他层，例如氧化硅界面层，其介于鳍状结构18与20的硅层与介电层32的其余部分之间。一阻障层(有时也称为盖层(capping layer)、扩散层或是蚀刻停止层)34位于介电层32之上。阻障层34是由氮化钛(TiN)所组成，且其厚度范围可介于约5至约60埃
Figure BSA00000370163000082
此外，阻障层34可能包括金属碳化物(metal carbide)、氮化钽(TaN)或其他合适的材料，以降低或消除介电层32中高介电常数(high-k)的介电材料与其周围的多晶硅层之间发生费米能阶拴锁效应(Fermi-level pinning)的风险。
栅极结构24包括一硅化物36位于阻障层34之上。硅化物36由具有低电阻率的硅化物材料所组成，并且形成栅极结构24的电极部分。于本实施例中，硅化物材料为钴硅化物(cobalt silicide)，但也可以是镍硅化物(nickelsilicide)或铂硅化物(platinum silicide)，或是其他具有低电阻率的金属硅化物。另外，栅极结构24也可包括一含有掺杂物的多晶硅层，其位于阻障层34与硅化物36之间。
栅极结构26包括一纯金属38位于阻障层34之上。纯金属38为具有p型能带边缘效应功函数值(p-type band edge effective work function value)的低电阻金属(也称为p-metal，p-金属)，并且形成栅极结构26的电极部分。于本实施例中，p-金属38为钴(cobalt)，但也可以是镍(nickel)或铂(platinum)，或是其他具有p型能带边缘效应功函数值(p-type band edge effective workfunction value)的低电阻纯金属。此外，p-金属38为顺应性金属(conformalmetal)，因此其具有最少量的孔洞或可能增加栅极电阻的其它缺陷。
图3与图4分别是将在图1中的半导体元件10沿着线3-3与线4-4截取的剖面图。图3显示属于NMOS FinFET 12一部分的栅极结构24的横截面。而图4显示属于PMOS FinFET 14一部分的栅极结构26的横截面。栅极结构24包括两个栅极间隙壁(gate spacers)40分别位于介电层32、阻障层34与硅化物36的两侧，且栅极间隙壁40延伸的长度足以覆盖介电层32、阻障层34与硅化物36两侧的总长度。同样地，栅极结构26包括两个栅极间隙壁40分别位于介电层32、阻障层34与p-金属38的两侧，且栅极间隙壁40延伸的长度足以覆盖介电层32、阻障层34与p-金属38两侧的总长度。栅极间隙壁40由一介电材料所组成。于本实施例中，栅极间隙壁40为氮化硅(siliconnitride)。另外，栅极间隙壁也可以是碳化硅(silicon carbide)、氮氧化硅(siliconoxynitride)、其他合适的材料及/或上述的组合。
栅极结构26包括一开口41，开口41的侧部表面是由栅极间隙壁40所界定，而其底部表面则是由阻障层34所界定。位于浅沟隔离(shallow trenchisolation，STI)区域22之上(而非位于鳍状结构20之上)的开口41的部分区域具有高深宽比(high aspect ratio)，其深宽比约为3或更高。开口41被p-金属38完全填满。
源极区域42与漏极区域44设置于鳍状结构18中，并且分别位于栅极结构24的两侧。沟道区域28(详参图2)则是介于鳍状结构18中的源极区域42与漏极区域44之间。为了符合FinFET 12的设计要求，这些源极与漏极区域为含有特定掺杂物的掺杂区域。在此，因为鳍状结构18是NMOS元件的一部分，源极与漏极区域42与44掺杂n型掺杂物，例如磷或砷或其组合。同样地，源极区域46与漏极区域48设置于鳍状结构20中，并且分别位于栅极结构26的两侧。沟道区域30(详参图2)则是介于鳍状结构20中的源极区域46与漏极区域48之间。由于鳍状结构20是PMOS元件的一部分，源极区域46与漏极区域48掺杂p型掺杂物，例如硼。
在图4中，PMOS FinFET 14是一短沟道元件，其具有物理栅极长度52。短沟道元件，如PMOS FinFET 14，其栅极长度通常为60nm或以下。由于栅极长度52较短，而栅极结构26的垂直尺寸较长，因此于栅极置换工艺(gatereplacement process)中所形成的开口41具有较高的深宽比。这种位于FinFET栅极结构中的开口的深宽比通常约为3或更多。在高深宽比的开口中形成一金属栅极电极面临一些挑战。例如，在短沟道元件中，即使于非特定需求的条件下，在一高深宽比开口中沉积一功函数金属时可能会完全填满整个开口。典型的功函数金属含有高电阻的氮化物，导致整体的FinFET栅极电阻很高，造成元件性能劣化。于FinFET栅极置换工艺中，借由顺应性沉积(conformally depositing)低电阻率的纯金属，例如p-金属38，可降低栅极的电阻。此外，顺应性沉积工艺(conformal deposition process)可确保金属栅极电极具有最少量可能增加栅极电阻的孔洞与其它缺陷。顺应性沉积工艺(conformal deposition process)通常用于填充位于短沟道元件中的高深宽比开口。然而，即使是在短沟道元件中，顺应性金属填充物(conformal metal fill)仍可能会产生缝隙(seams)。
图5-图6、图7-图8、图9-图10、图11-图12、图13-图14与图15-图16是类似图3与图4的成对概略剖面图，分别显示半导体元件10在各个连续工艺阶段的截面。描绘在图5-图16中的各个工艺阶段与半导体元件10在混合栅极置换工艺(hybrid gate replacement process)中的过程相符合。在混合工艺中，NMOS FinFET 12的栅极部分地采用一栅极先制工艺(gate firstprocess)形成，而PMOS FinFET 14的栅极部分地采用一栅极后制工艺(gatelast process)形成。然而，需注意的是，在图5-图16所显示的各阶段之前、各阶段期间及/或各阶段之后可提供额外的工艺，如果有些工艺在本发明所属技术领域已是众所周知，在本发明中可能只是简单地描述。
参照图5与图6，提供一硅半导体基板16。使用合适的工艺，包括光刻与蚀刻工艺，在基板16上形成鳍状结构18与20(图1-图4)。光刻工艺包括形成光致抗蚀剂层(光致抗蚀剂)覆盖于基板16之上，曝光该光致抗蚀剂以进行图案化，进行曝光后烘烤(post-exposure bake)工艺，对该光致抗蚀剂进行显影(developing)以形成一遮蔽掩模(masking element)。然后利用该遮蔽掩模(masking element)于基板16上蚀刻凹槽，留下鳍状结构18与20。形成鳍状结构18与20的凹槽利用活性离子蚀刻(reactive ion etch，RIE)及/或其他合适的工艺进行蚀刻。另外，也可利用双图案光刻(double-patterning lithography，DPL)工艺形成鳍状结构。双图案光刻(double-patterning lithography，DPL)工艺能够提升结构特征(例如鳍状结构)的密度。可以使用各种不同的双图案光刻(double-patterning lithography，DPL)，包括双重曝光(例如使用两个光掩模组)，形成与结构特征相邻的间隙壁并移除该结构特征以提供一间隙壁的图案，光致抗蚀剂凝结(resist freezing)及/或其他合适的工艺。形成鳍状结构18与20之后，沉积二氧化硅或其他合适的介电质于其上，接着蚀刻该介电质，以形成浅沟隔离(shallow trench isolation，STI)区域22环绕并隔离鳍状结构。此一工艺可借由任何合适的蚀刻工艺完成，包括干式刻蚀(dry etching)、湿式刻蚀(wet etching)以及化学气相沉积(chemical vapor deposition，CVD)工艺。
接着，形成厚度在约1至
Figure BSA00000370163000111
范围内的介电层54于鳍状结构18与20(图1-图4)以及浅沟隔离(shallow trench isolation，STI)区域22之上。介电层54是由高介电常数(high-k)材料(HfOx)所组成，并利用化学气相沉积法(chemical vapor deposition，CVD)进行沉积。介电层54的高介电常数材料沉积于鳍状结构18与20高度超出浅沟槽隔离(shallow trench isolation，STI)区域22的所有部分之上，包括鳍状结构18与20的顶部与侧边部分。接着，借由化学气相沉积法(chemical vapor deposition，CVD)将TiN阻障层56沉积于介电层54之上，其中TiN阻障层56的厚度在约5至
Figure BSA00000370163000112
的范围内。随后借由化学气相沉积法(chemical vapor deposition，CVD)形成一多晶硅层58于阻障层56之上。此多晶硅层的沉积厚度在约50至
Figure BSA00000370163000113
的范围内。沉积多晶硅之后，于多晶硅中进行掺杂以调整相关的NMOS FinFET 12的功函数值。介电层54、阻障层56及阻障层58可各自使用任何其他合适的工艺形成，例如物理气相沉积法(physical vapor deposition，PVD)、原子层沉积法(atomiclayer deposition，ALD)、高密度等离子体化学气相沉积法(high density plasmaCVD，HDPCVD)、有机金属化学气相沉积法(metal organic CVD，MOCVD)、引控式等离子体化学气相沉积法(remote plasma CVD，RPCVD)、等离子体增强化学气相沉积法(plasma enhanced CVD，PECVD)、电镀(plating)、其他合适的方法及/或上述组合。另外，沉积一光致抗蚀剂层于多晶硅层58之上，并利用公知的方法进行图案化而留下部分60，以利后续步骤中移除部分的多层堆叠。
请参照图7与图8，借由移除介电层54、阻障层56及阻障层58中未受到光致抗蚀剂部分60(图5-图6)所保护的部分，可实施光刻图案化工艺而形成临时(interim)栅极结构62与临时(interim)栅极结构64。进行图案化之后，介电层32(介电层54的一部分)、阻障层34(阻障层56的一部分)及多晶硅层66(多晶硅层58的一部分)残留在鳍状结构18(图1-图4)之上，并且形成临时(interim)栅极结构62。而介电层32(介电层54的一部分)、阻障层34(阻障层56的一部分)及一虚拟(dummy)多晶硅层68(多晶硅层58的一部分)残留在鳍状结构20(图1-图4)之上，并且形成临时(interim)栅极结构64。用于形成栅极结构的光刻图案化工艺可包括适当工艺步骤的任意组合，例如光致抗蚀剂涂布(例如旋转涂布法(spin-on coating))、软烤(soft baking)、光掩模对准(maskaligning)、曝光(exposure)、曝光后烘烤(post-exposure baking)、光致抗蚀剂显影(developing the photoresist)、清洗、干燥(例如硬烤(hard baking))、其他合适的工艺及/或上述的组合。此外，光刻曝光的工艺可能被其他适当的方法完全取代，例如无光掩模光刻(maskless photolithography)、电子束直写(electron-beam writing)或离子束直写(ion-beam writing)。蚀刻工艺包括干式刻蚀、湿式刻蚀及/或其他蚀刻方法。需注意的是，上述实施例并未限于使用上述形成各层的工艺技术。位于鳍状结构18与20之上的各层经过图案化后，实施公知工艺以沿着临时(interim)栅极结构62与64的两侧形成间隙壁40。经过沉积与蚀刻后，间隙壁40分别保护临时(interim)栅极结构62与64各自的两个近似垂直侧边，这些垂直侧边大约垂直于鳍状结构18与20。
接着，形成一层间介电层(interlayer dielectric，ILD)70于半导体元件10之上，同时也位于临时(interim)栅极结构62与64之上。层间介电层(interlayerdielectric，ILD)70由介电质组成，例如氧化硅。起初层间介电层(interlayerdielectric，ILD)70的厚度大于图7与图8所显示的厚度。继沉积层间介电层(interlayer dielectric，ILD)70之后，进行一化学机械研磨(chemical mechanicalpolishing，CMP)工艺，直到暴露出临时(interim)栅极结构62与64各自的顶端部分，如图7与图8所示。
请参照图9与图10，形成一图案化光致抗蚀剂层72于半导体元件10的一部分之上，以保护临时(interim)栅极结构64。随后移除多晶硅层66的一部分，以形成一开口74，留下属于原多晶硅层66的多晶硅部分66′。多晶硅的移除利用湿式蚀刻工艺，工艺中包括将该多晶硅暴露于一氢氧化物溶液中，例如氢氧化铵。另外，多晶硅层66的移除可借由干式蚀刻工艺或任何其他合适的移除工艺完成。
请参照图11与图12，移除图案化光致抗蚀剂层72(图10)，并形成一第二图案化光致抗蚀剂层76于半导体元件10之上，以保护多晶硅层的剩余多晶硅部分66′。随后，蚀刻移除虚拟(dummy)多晶硅层68(图10)，以形成开口41。位于浅沟隔离(shallow trench isolation，STI)区域22之上的开口41部分，其深宽比约为3或以上。之后移除光致抗蚀剂层76。于上述图案化工艺中所使用的光致抗蚀剂层72与76可被其他类型的保护材料替换，例如旋涂式玻璃(spin-on-glass，SOG)。
请参照图13与图14，沉积一纯的p-金属层78在开口74与41之中，以同时形成FinFET 12与14的栅极电极。此一纯的p-金属层78与图4中所显示的p-金属38相同。此p-金属层78的沉积借由一顺应性沉积工艺(conformaldeposition process)完成，如此可使沉积后余留在金属中的空隙减到最少。由于FinFET 14是一种短沟道元件，因此p-金属层78应完全填满开口41。然而，如上所述，经过顺应性(conformal)金属填充后可能会产生缝隙(seam)。于本实施例中，钴(cobalt)的顺应性沉积(conformally deposited)借由化学气相沉积法(chemical vapor deposition，CVD)或是由此方法所变化衍生的其中一种方法，包括：高密度等离子体化学气相沉积法(high density plasma CVD，HDPCVD)、有机金属化学气相沉积法(metal organic CVD，MOCVD)、引控式等离子体化学气相沉积法(remote plasma CVD，RPCVD)及等离子体增强化学气相沉积法(plasma enhanced CVD，PECVD)。另外，p-金属可为镍(nickel)或铂(platinum)或任何其他具有低电阻率以及一能带边缘p型功函数值(bandedge p-type work function value)的纯的p-金属。而顺应性工艺(conformalprocess)可为原子层沉积(atomic layer deposition，ALD)或任何其他能够以最少空隙填充开口的合适工艺。
请参照图15与图16，实施一化学机械研磨(chemical mechanical polishing，CMP)工艺以移除p-金属层78位于开口74与41以外的部分。在后续的工艺中，对半导体元件10进行热处理，因此导致多晶硅层的余留部分66′与沉积于开口74中的p-金属层78经过硅化工艺(silicidation process)，进而产生硅化物36。于本实施例中，整体的多晶硅部分66′与p-金属层78进行反应，因此使栅极结构24包括一完全硅化电极(fully silicided electrode)36。然而，随着后续工艺中热处理的时间与温度条件的不同，部分的多晶硅层66′可能不会与p-金属层78发生反应，因此未反应的多晶硅层66′部分会留在最后的栅极结构24之中，位于阻障层34与硅化物层36之间。
需注意的是，半导体元件10将进行进一步处理，以完成制造过程。例如，为了使各种不同的元件能够电性耦合，以形成一个集成电路，可于鳍状结构18、20与栅极结构24、26之上形成一未显示于图中的多层互连线(multilayer interconnection，MLI)，其中包括金属层(例如金属层M1与金属层M2等)以及金属层间介电层(inter-metal dielectric，IMD)。此多层互连线(multilayer interconnection，MLI)包括垂直互连线(vertical interconnects)，例如公知的通孔(vias)或接触插塞(contacts)，以及水平互连线(horizontalinterconnects)，例如金属线。各种不同的互连线特征可利用各种导电材料，包括铜(copper)、钨(tungsten)及硅化物(silicide)。于一实施例中，利用一镶嵌工艺(damascene process)形成多层铜互连线结构(copper multilayerinterconnection structure)。
图17为一流程图，用以说明上述图5-图16所示的混合栅极置换工艺(hybrid gate replacement process)90。工艺90始于方框92，其中鳍状结构18与20形成于基板16之上。形成鳍状结构后接着形成浅沟隔离(shallow trenchisolation，STI)区域22。工艺90接着进行到方框94，形成介电层54、阻障层56以及多晶硅层58于鳍状结构18与20之上。然后，在方框96中，对方框94中所形成的各层进行图案化，以形成临时(interim)栅极结构62与64。临时(interim)栅极结构62覆盖于鳍状结构18的沟道区域28之上，临时(interim)栅极结构64覆盖于鳍状结构20的沟道区域30之上。此外，沉积层间介电层(interlayer dielectric，ILD)70于半导体元件10之上，并进行化学机械研磨(chemical mechanical polishing，CMP)工艺，以暴露出临时(interim)栅极结构62与64的顶端部分。工艺90接着进行到方框98，形成图案化光致抗蚀剂层72于临时(interim)栅极结构64之上，并且移除一部分的多晶硅层66，以形成开口74。随后移除光致抗蚀剂层72。接下来，在方框100中，形成图案化光致抗蚀剂层76位于余留的多晶硅部分66′之上，并且完全移除临时(interim)栅极结构64中的虚拟(dummy)多晶硅层68，以形成开口41。随后移除光致抗蚀剂层76。接下来，在方框102中，一p型能带边缘效应功函数(p-type band edge effective work function)的低电阻率纯金属78顺应性沉积(conformally deposited)在开口74与41之中。工艺90接着进行到方框104，移除p-金属层78位于开口74与41以外的部分。最后，在方框105中，进行后续处理，其中可包括热处理步骤。在热处理步骤中，位于开口74之中的余留多晶硅材料66′以及纯的p-金属层78将会进行反应，形成硅化物36。
描绘在图5-图16的混合栅极置换工艺(hybrid gate replacement process)并不限上述工艺。例如，从临时(interim)栅极结构移除多晶硅材料可能以不同的顺序进行。此外，开口74与41可能依序相继形成，且PMOS FinFET与NMOS FinFET的形成顺序可能反转。此外，若PMOS FinFET 14为一长沟道(long-channel)元件，则开口41可能会明显地增大，导致以p-金属层78顺应性(conformally)填充开口所需的时间可能过高。在这种情况下，p-金属78的沉积可能只有部分地填充开口41(产生接合口(seam))，并且需利用额外的沉积步骤以填充开口41其余的部分。具体而言，可沉积一导电填充金属(例如铝)在p-金属78”之上，以填充开口41其余的部分并形成栅极结构。此额外的沉积工艺可借由物理气相沉积法(physical vapor deposition，PVD)或其他合适的沉积工艺进行。
图18与图19是类似图3与图4的概略剖面图，差别在于图18与图19所显示的半导体元件106是图1-图4所示的半导体元件10的另一实施例。除了下文所述的差异之外，半导体元件106大体上与半导体元件10类似。为了明确辨别，在图18与图19以及图3与图4中，类似的半导体元件特征使用相同的编号表示。
半导体元件106为一集成电路，其中包括NMOS FinFET 107。此NMOSFinFET 107可以是任何类型的鳍式晶体管(fin-based transistor)。半导体元件106尚包括一栅极结构108覆盖于鳍状结构18的中央部分。栅极结构108是NMOS FinFET 107的一部分，并且包括一形成FinFET的栅极部分的多层结构。栅极结构108包括一开口109，开口109的侧部表面是由栅极间隙壁40所界定，而其底部表面则是由阻障层34所界定。位于浅沟隔离(shallow trenchisolation，STI)区域22之上(而非位于鳍状结构18之上)的开口109的部分区域具有高深宽比，其深宽比约为3或更高。位于开口109之中的填充物为纯金属110，纯金属110为具有n型能带边缘效应功函数值(n-type band edgeeffective work function value)的低电阻金属(也称为n-metal，n-金属)。于本实施例中，n-金属110为铝(aluminum)，但也可以是钽(tantalum)或是其他具有n型能带边缘效应功函数值(N-type band edge effective work function value)的低电阻纯金属。此外，n-金属110为顺应性金属(conformal metal)，以致于n-金属110可完全填满开口109，因此其具有最少量可能增加栅极电阻的孔洞或其它缺陷。
图20-图21、图22-图23、图24-图25与图28-图29是类似图18与图19的成对概略剖面图，但显示半导体元件106在各个连续制造阶段的截面。图20-图29与图5-图16类似，差别在于图20-图29描述的是一栅极后制工艺(gate last process)的完整流程。也即，FinFET 107与FinFET 14的栅极部分采用一栅极后制工艺(gate last process)形成。混合栅极置换工艺(hybrid gatereplacement process)与栅极后制工艺(gate last process)两种工艺在图7与图8之前所描述的工艺阶段相似。因此，图20与图21描绘的是接在图7与图8之后的栅极后制工艺(gate last process)完整流程。为了明确辨别，在图5-图16与图20-图29中，类似的半导体元件特征使用相同的编号表示。然而，需注意的是，在图20-图29所显示的各阶段之前、各阶段期间及/或各阶段之后可提供额外的工艺，由于有些工艺在本发明所属技术领域已是众所周知，因此在本发明中可能只是简单地描述。
请参照图20与图21，形成一图案化光致抗蚀剂层111于半导体元件14的一部分之上，以保护临时(interim)栅极结构64。随后完全移除多晶硅层66(图7)，以形成开口109。位于浅沟隔离(shallow trench isolation，STI)区域22之上的开口109的部分区域具有高深宽比，其深宽比约为5或更高。多晶硅材料的移除利用湿式蚀刻工艺，工艺中包括将该多晶硅暴露于一氢氧化物溶液中，例如氢氧化铵。另外，多晶硅层66的移除可借由一干式蚀刻工艺或任何其他合适的移除工艺完成。
请参照图22与图23，沉积具有n型能带边缘效应功函数值(n-type bandedge effective work function value)的低电阻纯金属(n-金属)110于开口109之中。由于FinFET 107是一种短沟道元件，因此n-金属层110应完全填满开口109。然而，如上所述，经过顺应性(conformal)金属填充后可能会产生缝隙(seam)。此n-金属层110的沉积为顺应性沉积(conformally deposited)，如此可使其具有最少量可能增加栅极电阻的孔洞(voids)或其它缺陷。于本实施例中，铝(aluminum)的沉积是借由化学气相沉积法(chemical vapor deposition，CVD)或是由此方法所变化衍生的其中一种方法，包括：高密度等离子体化学气相沉积法(high density plasma CVD，HDPCVD)、有机金属化学气相沉积法(metal organic CVD，MOCVD)、引控式等离子体化学气相沉积法(remoteplasma CVD，RPCVD)及等离子体增强化学气相沉积法(plasma enhanced CVD，PECVD)。另外，n-金属可为钽(tantalum)或任何其他具有低电阻率以及一能带边缘功函数(band edge work function)的纯的n-金属。而顺应性工艺(conformal process)可为原子层沉积(atomic layer deposition，ALD)或任何其他能够填充开口而不产生空洞(voids)的合适工艺。
请参照图24与图25，实施一化学机械研磨(chemical mechanical polishing，CMP)工艺以移除n-金属110位于开口109以外的部分。因此形成最后的n型栅极结构108。光致抗蚀剂层111也被移除。接着，形成一图案化光致抗蚀剂层114于栅极结构108之上。接着蚀刻并移除多晶硅层68以形成开口41。位于浅沟槽隔离(shallow trench isolation，STI)区域22之上的开口41的部分区域具有高深宽比，其深宽比约为5或更高。
请参照图26与图27，沉积一具有p型能带边缘效应功函数值(p-type bandedge effective work function value)的低电阻纯金属(p-金属)38于开口41之中。由于FinFET 14是一种短沟道元件，因此p-金属38应完全填满开口41。此p-金属层38的沉积为顺应性沉积(conformally deposited)，如此可使其具有最少量可能增加栅极电阻的孔洞或其它缺陷。于本实施例中，钴(cobalt)的沉积是借由化学气相沉积法(chemical vapor deposition，CVD)或是由此方法所变化衍生的其中一种方法，包括：高密度等离子体化学气相沉积法(high densityplasma CVD，HDPCVD)、有机金属化学气相沉积法(metal organic CVD，MOCVD)、引控式等离子体化学气相沉积法(remote plasma CVD，RPCVD)及等离子体增强化学气相沉积法(plasma enhanced CVD，PECVD)。另外，p-金属可为镍(nickel)或铂(platinum)或任何其他具有低电阻率以及能带边缘功函数(band edge work function)的纯的p-金属。而顺应性工艺(conformal process)可为原子层沉积法(atomic layer deposition，ALD)或任何其他能够填充开口而不产生空洞(voids)的合适工艺。
请参照图28与图29，实施一化学机械研磨(chemical mechanical polishing，CMP)工艺以移除p-金属38位于开口41以外的部分。因此形成最后的栅极结构26。光致抗蚀剂层114也被移除。
需注意的是，半导体元件106将进行进一步处理，以完成制造过程。例如，为了使各种不同的元件能够电性耦合，以形成一个集成电路，可于鳍状结构18、20与栅极结构108、26之上形成一未显示于图中的多层互连线(multilayer interconnection，MLI)，其中包括金属层(例如金属层M1与金属层M2等)以及金属层间介电层(inter-metal dielectric，IMD)。此多层互连线(multilayer interconnection，MLI)包括垂直互连线(vertical interconnects)，例如公知的通孔(vias)或接触插塞(contacts)，以及水平互连线(horizontalinterconnects)，例如金属线。各种不同的互连线结构特征可利用各种导电材料，包括铜(copper)、钨(tungsten)及硅化物(silicide)。于一实施例中，利用一镶嵌工艺(damascene process)形成多层铜互连线结构(copper multilayerinterconnection structure)。
图30为一流程图，用以说明上述图20-图29所示的完整栅极后制工艺(gate last process)130。工艺130始于方框132，其中鳍状结构18与20形成于基板16之上。形成鳍状结构后接着形成浅沟隔离(shallow trench isolation，STI)区域22。工艺130接着进行到方框134，形成介电层54、阻障层56以及多晶硅层58于鳍状结构18与20之上。然后，在方框136中，对方框134中所形成的各层进行图案化，以形成临时(interim)栅极结构62与64。临时(interim)栅极结构62覆盖于鳍状结构18的沟道区域28之上，临时(interim)栅极结构64覆盖于鳍状结构20的沟道区域30之上。此外，沉积层间介电层(interlayer dielectric，ILD)70于半导体元件10之上，并进行化学机械研磨(chemical mechanical polishing，CMP)工艺，以暴露出临时(interim)栅极结构62与64的顶端部分。工艺130接着进行到方框138，形成图案化光致抗蚀剂层111于临时(interim)栅极结构64之上，并且完全移除多晶硅层66，以形成开口109。接下来，在方框140中，一n型能带边缘效应功函数(n-type bandedge effective work function)的低电阻率纯金属110顺应性沉积(conformallydeposited)在开口109之中。工艺130接着进行到方框142，移除纯的n-金属110位于开口109以外的部分，借以形成一金属栅极电极于栅极结构108之中。然后移除光致抗蚀剂层111。接着，在方框144中，形成一图案化光致抗蚀剂层114于栅极结构108之上，并且完全移除位于临时(interim)栅极结构64中的多晶硅层68，以形成开口41。接着，在方框146中，一p型能带边缘效应功函数(p-type band edge effective work function)的低电阻率纯金属38顺应性沉积(conformally deposited)在开口41之中。最后，工艺130进行到方框148，移除纯的p-金属38位于开口41以外的部分，借以形成一金属栅极电极于栅极结构26之中。然后移除光致抗蚀剂层114。
描绘在图20-图29的栅极后制工艺(gate last process)完整流程并不限上述工艺。例如，可同时从临时(interim)栅极结构62与64移除多晶硅材料。此外，开口109与41可能依序相继形成，且PMOS FinFET与NMOS FinFET的形成顺序可能反转。此外，如上所述，若FinFET 107与14为长沟道(long-channel)元件，则需利用一额外的沉积步骤以完成栅极结构中金属栅极的形成。具体而言，可沉积一导电填充金属(例如铝)以填充开口109与41其余的部分。
此外，半导体元件10与106并不限于上述体电路的结构特征。例如，可分隔开各栅极结构而使其电性隔离。此外，在半导体元件10与106的集成电路尚可包括无源元件(passive components)，例如电阻、电容、电感及/或熔丝(fuses)；以及有源元件(active components)，例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)，包括p型-沟道MOSFET(pMOS transistors)与n型-沟道MOSFET(nMOStransistors)、互补式金属氧化物半导体晶体管(complementarymetal-oxide-semiconductor transistors，CMOSs)、高电压晶体管(high voltagetransistors)及/或高频晶体管(high frequency transistors)；其他合适的元件；及/或上述的组合。
虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的精更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种半导体元件的制法，包括以下步骤：
提供一基板；
形成一第一凸起与第二凸起自该基板向上延伸，其中所述凸起分别各自具有一第一沟道区域与第二沟道区域；
形成一第一结构占据该第一凸起且相邻于该第一沟道区域，其中该第一结构包括：
一第一介电材料，位于该第一沟道区域之上；
一非金属导电层，位于该第一介电材料之上；以及
一第一开口，位于该导电层之上；
形成一第二结构占据该第二凸起且相邻于该第二沟道区域，其中该第二结构包括：
一第二介电材料，位于该第二沟道区域之上；以及
一第二开口，大于该第一开口，其中该第二开口位于该第二介电材料与该第二沟道区域之上；以及
顺应性沉积一具有低电阻率的纯金属于该第一开口与该第二开口之中。
2.如权利要求1所述的半导体元件的制法，其中该制法还包括加热该第一结构，以利用位于该第一开口中的该金属以及至少一部分的该非金属导电层形成一硅化物。
3.如权利要求1所述的半导体元件的制法，
其中形成该第一结构包括：
沉积该第一介电材料位于该第一沟道区域之上；
沉积该非金属导电层位于该第一介电材料之上；以及
移除一部分位于该第一沟道区域上的该导电层，以形成该第一开口；以及
其中形成该第二结构包括：
沉积一第二介电材料位于该第二沟道区域之上；
沉积一虚拟电极位于该第二介电材料之上；
形成一保护层位于该第一结构之上；以及
移除该虚拟电极，以形成该第二开口。
4.如权利要求1所述的半导体元件的制法，其中该顺应性沉积包括选择一具有能带边缘p型功函数值的金属做为该纯金属。
5.如权利要求1所述的半导体元件的制法，
其中该第二沟道区域为一长沟道区域；
其中该顺应性沉积以该纯金属填充该第二开口的一部分；以及
包括沉积一填充金属于该第二开口的余留部分。
6.一种半导体元件的制法，包括：
提供一基板；
形成一第一凸起与第二凸起自该基板向上延伸，其中所述凸起各自具有一第一与第二沟道区域；
形成一第一结构占据该第一凸起且相邻于该第一沟道区域，其中该第一结构包括：
一第一介电材料，位于该第一沟道区域之上；以及
一第一开口，位于该第一介电材料与该第一沟道区域之上；
形成一第二结构，占据该第二凸起且相邻于该第二沟道区域，其中该第二结构包括：
一第二介电材料位于该第二沟道区域之上；以及
一第二开口位于该第二介电材料与该第二沟道区域之上；
顺应性沉积一纯第一金属于该第一开口之中，其中该纯第一金属具有一n型功函数值与低电阻率；以及
顺应性沉积一纯第二金属于该第二开口之中，其中该纯第二金属具有一p型功函数值与低电阻率。
7.如权利要求6所述的半导体元件的制法，
其中该第一沟道区域与该第二沟道区域为一长沟道区域；
其中该顺应性沉积该纯第一金属，以填充该第一开口的一部分；
其中该顺应性沉积该纯第二金属，以填充该第二开口的一部分；以及
包括沉积一填充金属于该第一与第二开口的余留部分。
8.一种半导体装置，包括：
一基板；
一第一元件，包括一第一凸起与一第一栅极结构，其中该第一凸起自该基板向上延伸并具有一第一沟道区域，且该第一栅极结构占据该第一凸起且相邻于该第一沟道区域，其中该第一栅极结构包括：
一高介电常数第一介电层，位于该第一沟道区域之上；
一开口，位于该第一介电层与该第一沟道区域之上；以及
一顺应性且具有低电阻率的纯金属沉积于该开口之中；以及
一第二元件，包括一第二凸起与一第二栅极结构，其中该第二凸起自该基板向上延伸并具有一第二沟道区域，而该第二栅极结构占据该第二凸起且相邻于该第二沟道区域，其中该第二栅极结构包括：
一第二介电层，位于该第二沟道区域之上；以及
一硅化物，位于该第二介电层与该第二沟道区域之上；
其中该硅化物包括一金属，其中该金属与沉积于该开口中的金属相同。
9.如权利要求8所述的半导体装置，其中该开口具有一高深宽比，且该金属填充于该开口之中。
10.如权利要求8所述的半导体装置，其中该第二栅极结构包括一掺杂的多晶硅层，位于该第二介电层与该硅化物之间。
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