CN104347379A - 包括多层栅极的半导体器件、电子器件及其形成方法 - Google Patents

包括多层栅极的半导体器件、电子器件及其形成方法 Download PDF

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Abstract

本发明公开一种包括多层栅极的半导体器件、电子器件及其形成方法，该半导体器件形成为具有不同功函数的多个层的叠层结构。

Description

包括多层栅极的半导体器件、电子器件及其形成方法
技术领域
本发明涉及半导体器件，更具体地说涉及层叠有多层（例如三层）功函数不同的材料的半导体器件。
背景技术
通过在硅晶片中的预定区域中掺杂或沉积新材料来设计用于预定用途的半导体器件。半导体存储器件包括用于实现预定用途的多种元件，例如晶体管、电容器、电阻器等。各个元件经由导电层互连，以便在它们之间传输数据或信号。
随着半导体器件的制造技术的发展，已经对通过提高半导体器件的集成度而在单个晶片上形成更多芯片的方法进行了深入研究。为了提高半导体器件的集成度，器件的设计规则所要求的最小特征尺寸变小。
例如，位线和栅极之间的距离与集成度的提高量成比例地逐渐减小。然而，结果，位线和栅极之间的寄生电容也增大。为了避免上述问题，最近提出并开发了将栅极埋入半导体基板中的埋入式栅极结构。
发明内容
本发明涉及包括多层栅极（多层式栅极）的半导体器件、包括该半导体器件的电子器件、以及形成该半导体器件的方法。
本发明涉及能够减小栅极引发漏极漏电流（GIDL）并增大晶体管的临界电压的半导体器件。
根据实施例的一个方面，一种具有多层栅极的半导体器件包括：栅极绝缘膜；以及栅极，其形成在所述栅极绝缘膜上，其中，所述栅极包括：临界电压增大层，其形成在所述栅极绝缘膜上方，所述临界电压增大层具有第一功函数；电阻减小层，其形成在所述栅极绝缘膜上方并具有第二功函数，所述第二功函数比所述第一功函数低；以及漏电流阻止层，其形成在所述栅极绝缘膜上方并具有第三功函数，所述第三功函数比所述第二功函数低。
根据实施例的另一个方面，一种具有多层栅极的半导体器件包括：栅极绝缘膜；以及栅极，其形成在所述栅极绝缘膜上，其中，所述栅极包括：P+多晶硅层，其形成在所述栅极绝缘膜上；硅化钴（CoSi2）层，其不仅形成在所述P+多晶硅层上而且形成在所述栅极绝缘膜上；以及N+多晶硅层，其不仅形成在所述硅化钴（CoSi2）层上而且形成在所述栅极绝缘膜上。
根据实施例的另一个方面，一种形成半导体器件的方法包括：形成器件隔离膜，所述器件隔离膜构造成限定有源区；通过蚀刻所述有源区而形成沟槽；形成埋入所述沟槽中的第一导电层；将所述第一导电层的上部转化成硅化物层，由此形成第二导电层；在所述第二导电层上形成第三导电层；以及在所述第三导电层上形成密封层，以填充所述沟槽。
根据实施例的另一个方面，一种电子器件包括：存储器件，其构造成响应数据输入/输出（I/O）控制信号来存储数据和读出已存储的数据；以及存储器控制器，其构造成生成所述数据I/O控制信号并且控制所述存储器件的数据I/O操作，其中，所述存储器件包括：栅极绝缘膜；以及栅极，其形成在所述栅极绝缘膜上，其中，所述栅极包括：临界电压增大层，其形成在所述栅极绝缘膜上方，所述临界电压增大层具有第一功函数；电阻减小层，其形成在所述栅极绝缘膜上方并具有第二功函数，所述第二功函数比所述第一功函数低；以及漏电流阻止层，其形成在所述栅极绝缘膜上方并具有第三功函数，所述第三功函数比所述第二功函数低。
通过参考以下描述、附图和所附权利要求书，本发明的这些和其它特征、方面以及优点将变得更容易理解。应该注意的是，本发明不限于本文所描述的具体实施例。本文给出的这些实施例只是出于示例的目的。对相关领域的技术人员而言，额外的实施例将是显而易见的。应该理解的是，实施例的以上概括性描述和以下详细描述都是为了进一步解释要求保护的本发明。
附图说明
图1是示出根据实施例的半导体器件的栅极结构的剖视图。
图2A至图2F是示出用于形成图1所示的栅极结构的方法的剖视图。
图3A和图3B示出在根据实施例的半导体器件中使用的有源区的形状。
图4是示出根据另一个实施例的半导体器件的剖视图。
图5是示出根据实施例的存储器件的框图。
图6是示出包括根据实施例的存储器件的电子器件的框图。
图7A和图7B示出图6所示的存储器件的多种实例。
图8是示出根据另一个实施例的存储系统的框图。
图9是示出根据另一个实施例的电子器件的框图。
图10是示出根据另一个实施例的电子器件的框图。
具体实施方式
现在详细描述一些实施例，附图中示出了这些实施例的实例。在附图中将尽量使用相同的附图标记表示相同或相似的部分。在以下描述中，当本文中包括的某些已知构造或功能有可能导致主题不明确时，将省略对这些已知构造或功能的详细描述。
图1是示出根据实施例的半导体器件的栅极结构的剖视图。图1是示出沿着单元（cell，又称为晶胞）区域中的有源区的长轴截取的半导体器件的剖视图。
参考图1，在半导体基板100上形成由器件隔离膜120限定的有源区110。在有源区110中形成预定深度的沟槽130。尽管图1的剖视图中未示出，沟槽130沿着与器件隔离膜120交叉的线延伸。在沟槽130的内表面上形成栅极绝缘膜140，栅极150被埋入沟槽130中并形成在栅极绝缘膜140上。
根据实施例的栅极150包括多层（例如三层）功函数不同的材料的叠层结构。结果，可以减小GIDL并可以增大晶体管的临界电压（Vt）。
例如，栅极150包括临界电压增大层152、电阻减小层154和漏电流阻止层156。临界电压增大层152形成在栅极150的最低水平处，即沟槽130的底部。临界电压增大层152由特别选择的材料形成，从而使沟道区与临界电压增大层152之间存在大的功函数差异，因而使晶体管的临界电压（Vt）增大。电阻减小层154形成在临界电压增大层152上并获得栅极150的电阻。漏电流阻止层156形成在电阻减小层154上并在竖向上与接面（junction，又称为结）区域160重叠。漏电流阻止层156由特别选择的材料形成，从而使接面区域160与漏电流阻止层156的材料之间存在小的功函数差异，因而使GIDL减小。
在实施例中，临界电压增大层152可以包括功函数比电阻减小层154的功函数高的材料。在实施例中，临界电压增大层152是P+多晶硅层。电阻减小层154可以包括金属硅化物。在实施例中，电阻减小层154是硅化钴（CoSi2）层。漏电流阻止层156包括功函数比电阻减小层154的功函数低的材料。在实施例中，漏电流阻止层156是N+多晶硅层。在另一个实施例中，临界电压增大层152由功函数比电阻减小层154的功函数高的导电层（例如金属层）形成，漏电流阻止层156由功函数比电阻减小层154的功函数低的导电层（例如金属层）形成。
将临界电压增大层152、电阻减小层154和漏电流阻止层156层叠起来以形成栅极150。栅极150形成为与栅极绝缘膜140接触。漏电流阻止层156设置成在竖直轴线上与接面区域（即，存储节点接面区域）160部分地重叠。临界电压增大层152和电阻减小层154设置在接面区域160下方，因而它们在竖直轴线上不与接面区域160重叠。可以向临界电压增大层152、电阻减小层154和漏电流阻止层156施加相同的栅极电压。
在实施例中，半导体器件的包括栅极150在内的特定区域形成鳍形结构，其中，有源区110比器件隔离膜120凸出得更多。临界电压增大层152覆盖有源区110的从沟槽130露出的底部和下部侧面。
在栅极150上方形成用于密封沟槽130的密封膜170，以将栅极150隔离。
图2A至图2F是示出用于形成根据实施例的栅极结构的方法的剖视图。图3A和图3B是示出根据本发明的实施例的平面图。在下文中，将参考图2A至图2F以及图3A和图3B来描述根据本发明实施例的方法。
参考图2A，在包括P阱的半导体基板200上形成垫氧化物膜（未示出）和垫氮化物膜（未示出），并在垫氮化物膜上形成用于限定有源区210的硬掩模图案（未示出）。在实施例中，利用间隔物图案化技术（SPT）的工序使硬掩模图案形成为线型图案。利用切割掩模将硬掩模图案蚀刻并隔离为具有预定长度（即，有源区的长度），由此限定有源区。在实施例中，有源区210被限定为与将在后续工序中形成的位线及栅极（字线）倾斜地交叉。
参考图3A，在实施例中，有源区210设置成形成交错图案，从而使栅极270交替地穿过有源区210以及从相邻的两个有源区210之间通过，如图3A所示。例如，从左到右地观察图3A，栅极270可以延伸穿过有源区210，然后在穿过另一个有源区210之前从两个有源区210之间通过。
参考图3B，在另一个实施例中，有源区210可以彼此平行地排列成沿着与栅极270的延伸方向相同的方向延伸的行，如图3B所示。例如，如图3B所示，有源区210平行地设置成行，从而栅极270延伸穿过行中的有源区210，但不在相邻的两行有源区210之间通过。
再次参考图2A，使用硬掩模图案作为蚀刻掩模来依次蚀刻垫氮化物膜、垫氧化物膜和半导体基板200，从而形成限定有源区210的器件隔离沟槽（未示出）。这里，蚀刻工序可以是干式蚀刻工序。
然后，在器件隔离沟槽的侧壁上形成侧壁绝缘膜（未示出）。侧壁绝缘膜可以包括壁氧化物材料。在实施例中，可以在沟槽的侧壁上沉积壁氧化物材料。在实施例中，利用干式或湿式氧化工序在沟槽的侧壁上形成侧壁绝缘膜。
形成器件隔离绝缘膜来掩埋器件隔离沟槽。对器件隔离绝缘膜进行蚀刻和平坦化，以形成限定有源区210的器件隔离膜220。在垫氮化物膜露出之前，停止器件隔离绝缘膜的蚀刻和平坦化。在实施例中，器件隔离膜220可以包括具有优良的间隙填充特性的旋涂介电（SOD）材料，或者高浓度等离子体（HDP）氧化物膜。
然后，将垫氧化物膜和垫氮化物膜移除。在将垫氧化物膜和垫氮化物膜移除之后，向有源区中注入N型杂质以形成接面区域230。
参考图2B，在有源区210和器件隔离膜220上形成垫绝缘膜，并在垫绝缘膜上形成限定栅极区的光阻剂（photoresist，又称为光致抗蚀剂或光刻胶）图案（未示出）。使用该光阻剂图案作为蚀刻掩模来蚀刻垫绝缘膜，以形成垫绝缘膜图案240。使用垫绝缘膜图案240作为蚀刻掩模来蚀刻有源区210和器件隔离膜220，从而形成用于形成埋入式栅极（字线）的沟槽250。
在实施例中，由于栅极形成为线型栅极，所以有源区210和器件隔离膜220同时被蚀刻，从而形成沿着直线延伸的沟槽250。在实施例中，利用蚀刻选择性将器件隔离膜220蚀刻得比有源区210更深，从而形成包括栅极在内的鳍形结构，其中，有源区210比器件隔离膜220凸出得更多。在如图3B所示地设置有源区210的实施例中，不同行中的有源区210的存储节点接面区域230之间的器件隔离膜220中没有形成用于栅极的沟槽250。例如，在有源区的长轴方向上彼此相邻的有源区210之间的器件隔离膜220中没有形成用于栅极的沟槽250。
然后，在从沟槽250露出的有源区210的底面和侧壁上形成栅极绝缘膜260。栅极绝缘膜260可以包括氧化物膜，并可以利用沉积或热退火工序来形成。
参考图2C，形成用于栅极的导电层（未示出）来掩埋沟槽250。在实施例中，用于栅极的导电层可以包括掺有P+杂质的多晶硅层。
然后，对导电层进行回蚀，直到导电材料仅保留在沟槽250的下部为止，由此形成第一栅极层272。
参考图2D，在图2C中的包括第一栅极层272在内的结构上沉积金属层280。在实施例中，金属层280包括钴（Co）材料。然而，金属层280不限于此。金属层280可以包括与硅（Si）起反应的其它稀土金属（钨（W）、钛（Ti）等）。
然后，对金属层280施加一次热退火（TA）工序。一次热退火（TA）工序可以包括在氮气（N2）气氛下的快速热退火（RTA）工序。利用RTA工序，金属（例如钴）层280与第一栅极层272（例如多晶硅层）起反应，从而使一部分多晶硅第一栅极层272转变成金属硅化物层（即，硅化钴（CoSi2）层），由此形成第二栅极层274。一部分金属层280可以不与第一栅极层272起反应，从而可以保留在第二栅极层274上方。
参考图2E，将保留的金属层280移除。在实施例中，利用湿式蚀刻工序将保留的金属层280移除。在将保留的金属层280移除之后，对所获得的结构施加二次热退火（TA）工序。二次热退火（TA）工序可以包括在氮气（N2）气氛下的快速热退火（RTA）工序。
参考图2F，在第二栅极层274上形成用于栅极的导电层（未示出），从而用该导电层来填充沟槽250。在实施例中，在第二栅极层274上形成的导电层是掺有N+杂质的多晶硅层。对用于栅极的导电层进行回蚀，以便在第二栅极层274上形成第三栅极层276。第一栅极层272、第二栅极层274和第三栅极层274形成三层栅极270。
然后，在栅极270上形成密封膜290，使得密封膜290填充沟槽250，从而将栅极270隔离。然后，对所获得的密封膜290进行平坦化或CMP处理。
可以利用已知的或常规的方法来执行后续工序（例如，用于形成位线触点、位线和存储节点触点的工序）。因此，为了便于描述，本文将省略对这些方法的详细描述。
图4是示出根据另一个实施例的半导体器件的剖视图。图4是示出将根据本发明实施例的栅极结构应用到竖直晶体管上的半导体器件的剖视图。
参考图4，有源柱体310从已蚀刻的半导体基板300竖直地突出并且以预定的间距设置。邻近的有源区310中的柱体之间设置有栅极320。在实施例中，每个栅极320均包括三层结构，在该结构中，将具有不同功函数的三个层层叠起来，以增大晶体管的临界电压（Vt）并减小GIDL。
例如，栅极320包括形成为栅极320的最下层的临界电压增大层322，以增大晶体管的临界电压（Vt）。在临界电压增大层322上形成有电阻减小层324，电阻减小层324用于获取栅极的电阻。在电阻减小层324上形成有用于减小GIDL的漏电流阻止层326，漏电流阻止层326在竖向上与存储节点接面区域330重叠。漏电流阻止层326由特定材料形成，从而使接面区域330与漏电流阻止层326的材料之间存在小的功函数差异。
在实施例中，临界电压增大层322、电子减小层324和漏电流阻止层326可以与形成在各个有源柱体310的侧壁上的栅极绝缘膜312接触。临界电压增大层322可以包括功函数比电阻减小层324的功函数高的材料（例如P+多晶硅），并且电阻减小层324可以包括金属硅化物层。在一个实施例中，金属硅化物层是CoSi2层。漏电流阻止层326可以包括功函数比电阻减小层324的功函数低的材料（例如N+多晶硅）。
栅极320沿着与字线340的延伸方向相同的方向排列。在各个栅极320上均形成有栅极触点350，栅极触点350用于将栅极320连接到字线340。
在有源柱体310的沟道区下方形成有线型埋入式位线360。在实施例中，埋入式位线360沿着与线型字线340的延伸方向垂直的方向形成。在埋入式位线360之间形成有空气间隙370，以减小位线之间的耦合电容。
图5是示出根据实施例的存储器件的框图。
参考图5，存储器件500包括存储单元阵列510、行译码器520、控制电路530、读出放大器（sense-amp）540、列译码器550和数据输入/输出（I/O）电路560。
存储单元阵列510包括多条字线（WL1至WLn）（其中n为自然数）、多条位线（BL1至BLn）以及在字线（WL1至WLn）和位线（BL1至BLn）之间互连的多个存储单元（未示出）。这里，存储单元（未示出）设置成矩阵的形式。每个存储单元均包括用作开关元件的晶体管，开关元件响应施加到字线（WL1至WLn）上的电压而打开或关闭；每个晶体管均包括栅极（未示出）和源极/漏极区域（接面区域）（未示出）。栅极可以是如图1所示的根据本发明实施例的埋入式栅极，或是如图4所示的根据实施例的竖直栅极，或其它栅极结构。具体地说，栅极包括具有不同功函数的三种材料层的叠层结构。结果，GIDL减小并且晶体管的临界电压（Vt）增大。
例如，栅极可以包括临界电压增大层、电阻减小层和漏电流阻止层。临界电压增大层形成在栅极的最低水平处并且由特定材料形成，从而沟道区和临界电压增大层之间存在大的功函数差异，因而使晶体管的临界电压（Vt）增大。电阻减小层形成在临界电压增大层上并获取栅极的电阻。漏电流阻止层形成在电阻减小层上，在竖向上与接面区域重叠，并且由特定材料形成，从而接面区域和漏电流阻止层之间存在小的功函数差异，因而减小了GIDL。在实施例中，临界电压增大层可以包括P+多晶硅层，电阻减小层可以包括金属硅化物层。电阻减小层可以包括CoSi2层。漏电流阻止层可以包括N+多晶硅层。
行译码器520生成用于选择将要读出或写入数据的存储单元的字线选择信号（行地址），并且将字线选择信号输出到字线（WL1至WLn）以选择某条字线（WL1至WLn）。
控制电路530响应从外部部件接收到的控制信号（未示出）来控制读出放大器540。
读出放大器540可以读出/放大各个存储单元的数据，并可以将数据存储到各个存储单元中。在实施例中，读出放大器540可以包括多个读出放大器（未示出），读出放大器用于读出/放大与多条位线（BL1至BLn）相对应的数据；各个读出放大器可以响应从控制电路530生成的控制信号来读出/放大多条位线（BL1至BLn）的数据。读出放大器分别构造成响应从控制电路530生成的控制信号来读出/放大位线（BL1至BLn）的数据。
列译码器550生成用于使与行译码器520所选择的单元相连的读出放大器操作的列选择信号，并将列选择信号输出到读出放大器540。
数据输入/输出（I/O）电路560可以响应从列译码器550生成的多个列选择信号将从外部部件接收到的写入信号发送到读出放大器540，并可以响应从列译码器550生成的列选择信号将读出放大器540所读出/放大的读出数据输出到外部部件。
上述存储器件500的构成元件中的行译码器520、控制电路530、读出放大器540和列译码器550可以与常规的存储器件的构成元件基本相同。
如上所述，将上述三层栅极应用到存储器件500的单元晶体管中，从而可以减小泄漏电流，并可以减小存储器件的操作电流。另外，增大了单元晶体管的临界电压，并且改善了单元晶体管的开/关特性，因而可以改善存储器件500的操作特性。
图6是示出包括根据实施例的存储器件的电子器件的框图。
参考图6，电子器件600可以包括存储器控制器610、存储器接口（PHY）620和存储器件630。
存储器控制器610生成用于控制存储器件630的数据I/O控制信号（指令信号（CMD）、地址信号（ADD）等），并经由存储器接口620将数据I/O控制信号输出到存储器件630，由此控制存储器件630的数据I/O操作（也称作“数据读出/写入操作”）。存储器控制器610可以包括控制单元，控制单元用于控制通用数据处理系统来将数据输出到存储器件和/或从存储器件输入数据。存储器控制器610可以嵌入到电子器件的处理器（例如，中央处理单元（CPU）、应用处理器（AP）、图形处理单元（GPU）等）中，或者可以构造成芯片上系统（SoC）的形式并与处理器一起在一个芯片中制造而成。尽管在图6中以一个框来表示存储器控制器610，但存储器控制器610可以包括易失性存储器的控制器和非易失性存储器的控制器。
存储器控制器610可以包括用于控制多种存储器的常规控制器。例如，常规的控制器可以控制集成设备电路（IDE）、串行高级技术附件（SATA）、小型计算机系统接口（SCSI）、独立磁盘冗余阵列（RAID）、固态硬盘（SSD）、外部SATA（eSATA）、个人计算机存储卡国际联合会（PCMCIA）、多媒体卡（MMC）、嵌入式MMC（eMMC）、紧凑式闪速存储器（CF）、图形卡等。
存储器接口620可以提供存储器控制器610与存储器件630之间的物理层接口，并可以响应时钟信号（CLK）来处理在存储器控制器610与存储器件630之间通信的数据的计时点。
存储器件630可以包括多个用于存储数据的存储单元，在经由存储器接口620接收到来自存储器控制器610的控制信号（CMD、ADD）之后存储数据（DATA）或读出已存储的数据（DATA），然后将所读出的数据输出到存储器接口620。在实施例中，存储器件630可以包括图5所示的存储器件500。换句话说，包含在存储器件630的各个存储单元中的栅极包括根据实施例的具有不同功函数的三个层的叠层结构的栅极，以便减小GIDL并增大晶体管的临界电压（Vt）。
例如，栅极可以包括临界电压增大层、电阻减小层和漏电流阻止层。临界电压增大层形成为栅极的最下层，并且由特定材料形成，从而沟道区和临界电压增大层之间存在大的功函数差异。结果，晶体管的临界电压（Vt）增大。电阻减小层形成在临界电压增大层上，并获取栅极的电阻。漏电流阻止层形成在电阻减小层上，在竖向上与接面区域重叠，并且由特定材料形成，从而接面区域和漏电流阻止层之间存在小的功函数差异，因而改善了GIDL。
在实施例中，临界电压增大层可以包括P+多晶硅材料，电阻减小层可以包括金属硅化物材料。电阻减小层可以包括CoSi2材料。漏电流阻止层可以包括N+多晶硅材料。
存储器件630可以包括：非易失性存储器和易失性存储器。易失性存储器可以包括动态随机存取存储器（DRAM）、移动DRAM、静态随机存取存储器（SRAM）等。非易失性存储器可以包括：Nor闪速存储器、NAND闪速存储器、相变式随机存取存储器（PRAM）、阻变式随机存取存储器（RRAM）、自旋转移力矩随机存取存储器（STTRAM）、磁阻式随机存取存储器（MRAM）等。另外，在图6中仅以一个框来表示存储器件630，并且存储器件630可以包括多个存储芯片。如果存储器件630包括多个存储芯片，则存储芯片可以层叠在基板（板）上，或者可以平面式地安装到基板（板）上。
将根据实施例的三层栅极应用到在电子器件600中使用的存储器件630的单元晶体管上，从而可以减小存储器件的操作电流并可以改善存储器件的操作特性，由此改善电子器件的操作特性。
图7A和图7B示出图6所示的存储器件630的多种实例。
参考图7A，将多个存储芯片720以可插入计算机的存储插槽中的方式安装在组件基板710上。
半导体组件700包括：多个存储芯片720，其安装在组件基板710上；指令链路730，其接收用于控制存储芯片720的控制信号（ADD、CMD和CLK）；以及数据链路740，其接收存储芯片720的I/O数据。
这里，每个存储芯片均可以包括如图5所示的存储器件500。包含在存储芯片720的各个存储单元中的栅极包括根据本发明实施例的具有不同功函数的三个层的叠层结构。结果，GIDL减小并且晶体管的临界电压（Vt）增大。
例如，栅极包括临界电压增大层、电阻减小层和漏电流阻止层。临界电压增大层形成为栅极的最下层，并且由特定材料形成，从而沟道区和临界电压增大层之间存在大的功函数差异，因而晶体管的临界电压（Vt）增大。电阻减小层形成在临界电压增大层上，并获取栅极的电阻。漏电流阻止层形成在电阻减小层上，在竖向上与接面区域重叠，并且由特定材料形成，从而接面区域和漏电流阻止层之间存在小的功函数差异，因而改善了GIDL。在实施例中，临界电压增大层可以包括P+多晶硅材料。电阻减小层可以包括金属硅化物材料。电阻减小层可以包括CoSi2材料。漏电流阻止层可以包括N+多晶硅材料。
尽管图7A示出存储芯片720安装在组件基板710的正面，但应该注意的是，存储芯片720也可以安装在组件基板710的背面。另外，安装在组件基板710上的存储芯片720的数量不限于图7A所示的尺寸芯片720的数量，并且组件基板710的材料和结构不受特别限制。本领域的技术人员将理解的是，可以在不脱离根据本发明的实施例的范围的情况下做出多种变型。
图7B示出图6所示的存储器件的另一个实例。
参考图7B，可以通过层叠/封装多个半导体层（半导体芯片）752来获得存储器件750，并且可以将至少一个存储器件750安装到板（基板）上并响应存储器控制器610的控制信号进行操作。在实施例中，存储器件750可以包括如下特定结构：在该结构中，相同种类的半导体层（芯片）经由硅穿孔（TSV）互连；或者可以包括如下另一种结构：在该结构中，不同种类的半导体层（芯片）经由TSV互连。尽管为了便于描述而在图7B中示出利用TSV来实现半导体层之间的信号传输，但本实施例的范围和精神不限于此。
在实施例中，半导体层752可以包括图5所示的存储器件500。也就是说，包含在半导体层752的各个存储单元中的栅极包括根据实施例的具有不同功函数的三个层的叠层结构。结果，GIDL减小并且晶体管的临界电压（Vt）增大。
例如，栅极包括临界电压增大层、电阻减小层和漏电流阻止层。临界电压增大层形成为栅极的最下层，并且由特定材料形成，从而沟道区和临界电压增大层之间存在大的功函数差异，因而晶体管的临界电压（Vt）增大。电阻减小层形成在临界电压增大层上，并获取栅极的电阻。漏电流阻止层形成在电阻减小层上，在竖向上与接面区域重叠，并且由特定材料形成，从而接面区域和漏电流阻止层之间存在小的功函数差异，因而改善了GIDL。在实施例中，临界电压增大层可以包括P+多晶硅材料。电阻减小层可以包括金属硅化物材料。电阻减小层可以包括硅化钴（CoSi2）材料。漏电流阻止层可以包括N+多晶硅材料。
图8是示出根据另一个实施例的电子器件的框图。
参考图8，电子器件800可以包括数据存储单元810、存储器控制器820、缓冲（缓存）存储器830和I/O接口840。
数据存储单元810可以在接收到来自存储器控制器820的控制信号之后存储从存储器控制器820接收到的数据，读出已存储的数据，并将所读出的数据输出到存储器控制器820。数据存储单元810可以包括多种非易失性存储单元（当断电时，保持数据不变），例如Nor闪速存储器、NAND闪速存储器、相变式随机存取存储器（PRAM）、阻变式随机存取存储器（RRAM）、自旋转移力矩随机存取存储器（STTRAM）、磁阻式随机存取存储器（MRAM）等。
存储器控制器820可以将经由I/O接口840从外部装置（主机装置）接收的指令解码，并可以控制数据存储单元810和缓冲存储器830的数据I/O操作。存储器控制器820可以包括图6所示的存储器控制器620。尽管为了便于描述而在图8中以一个框来表示存储器控制器820，但存储器控制器820可以包括：第一控制器，其控制非易失性存储器810；以及第二控制器，其控制用作易失性存储器的缓冲存储器830。这里，可以将第一控制器和第二控制器设置成彼此独立。
缓冲存储器830可以暂时地存储要由存储器控制器820处理的数据。换句话说，缓冲存储器830可以暂时地存储要输入到数据存储单元810中的数据和/或要从存储单元810输出的数据。缓冲存储器830可以在接收到来自存储器控制器820的控制信号之后存储从存储器控制器820接收的数据，读出已存储的数据，并将所读出的数据输出到存储器控制器820。缓冲存储器830可以包括易失性存储器，例如动态随机存取存储器（DRAM）、移动DRAM、静态随机存取存储器（SRAM）等。
I/O接口840可以提供存储器控制器820与外部装置（主机装置）之间的物理连接，从而I/O接口840可以控制存储器控制器820来接收来自外部装置的数据I/O控制信号并与外部装置交换数据。I/O接口840可以包括多种接口协议中的至少一种，例如通用串行总线（USB）协议、多媒体卡（MMC）协议、外设部件互连（PCI）协议、PCI-express（PCI-E）协议、串行连接SCSI（SAS）、串行ATA（SATA）协议、并行先进技术附件（PATA）协议、小型计算机小型接口（SCSI）协议、增强小型磁盘接口（ESDI）协议和集成驱动电子设备（IDE）协议。
在电子器件中使用的数据存储单元810或缓冲存储器830的存储单元可以包括栅极。该栅极可以包括根据实施例的具有不同功函数的三个层的叠层结构。结果，GIDL减小并且晶体管的临界电压（Vt）增大。
例如，栅极包括临界电压增大层、电阻减小层和漏电流阻止层。临界电压增大层形成为栅极的最下层，并且由特定材料形成，从而沟道区和临界电压增大层之间存在大的功函数差异，因而晶体管的临界电压（Vt）增大。电阻减小层形成在临界电压增大层上，并获取栅极的电阻。漏电流阻止层形成在电阻减小层上，在竖向上与接面区域重叠，并且由特定材料形成，从而接面区域和漏电流阻止层之间存在小的功函数差异，因而改善了GIDL。在实施例中，临界电压增大层可以包括P+多晶硅材料。电阻减小层可以包括金属硅化物材料。电阻减小层可以包括硅化钴（CoSi2）材料。漏电流阻止层可以包括N+多晶硅材料。
图8所示的电子器件800可以用作备用存储器件或主机装置的外部存储器件。电子器件800可以包括：固态硬盘（SSD）、通用串行总线（USB）存储器、安全数码（SD）卡、微型安全数码（mSD）卡、小型SD、高容量安全数码高容量（SDHC）卡、存储棒卡（MSC）、智能媒体（SM）卡、多媒体卡（MMC）、嵌入式MMC（eMMC）、紧凑式闪速存储器（CF）卡等。
将上述三层栅极应用到在电子器件800中使用的缓冲存储器830的单元晶体管中，从而可以减小存储器件的操作电流并且可以改善存储器件的操作特性，因而可以改善电子器件的操作特性。
图9是示出根据另一个实施例的电子器件的框图。
参考图9，电子器件900可以包括应用处理器910、存储器件920、数据通信单元930和用户接口（UI）940。
应用处理器910可以为电子器件900提供整体控制，并可以构造成对下述一系列操作进行控制和调节：响应经由用户接口（UI）940接收到的输入指令来处理数据并输出处理结果。应用处理器910可以实施为多核心处理器，以便执行多任务。具体地说，应用处理器910可以包括用于控制存储器件920的数据I/O操作的SoC形存储器控制器912。这里，存储器控制器912不仅可以包括用于控制易失性存储器（例如DRAM）的第一控制器，还可以包括用于控制非易失性存储器（例如闪速存储器）的第二控制器。存储器控制器912可以包括图6所示的存储器控制器610。
当接收到来自存储器控制器912的控制信号之后，存储器件920可以存储用于操作电子器件900所必需的数据，读出已存储的数据，并将读出的数据输出到存储器控制器912。存储器件920可以包括易失性存储器和非易失性存储器。具体地说，存储器件920可以包括多个用于存储数据的存储单元。包含在各个存储单元中的栅极可以包括根据实施例的具有不同功函数的三个层的叠层结构。结果，可以减小GIDL并且可以增大晶体管的临界电压（Vt）。
例如，栅极包括临界电压增大层、电阻减小层和漏电流阻止层。临界电压增大层形成为栅极的最下层，并且由特定材料形成，从而沟道区和临界电压增大层之间存在大的功函数差异，因而晶体管的临界电压（Vt）增大。电阻减小层形成在临界电压增大层上，并获取栅极的电阻。漏电流阻止层形成在电阻减小层上，在竖向上与接面区域重叠，并且由特定材料形成，从而接面区域和漏电流阻止层之间存在小的功函数差异，因而改善了GIDL。在实施例中，临界电压增大层可以包括P+多晶硅材料。电阻减小层可以包括金属硅化物材料。电阻减小层可以包括硅化钴（CoSi2）材料。漏电流阻止层可以包括N+多晶硅材料。
数据通信单元930可以构造成根据预定的通信协议在应用处理器910与外部装置之间执行数据通信。数据通信单元930可以包括与有线网络相连的组件以及与无线网络相连的组件。有线网络组件可以包括局域网（LAN）、通用串行总线（USB）、以太网、电力线通信（PLC）等。无线网络组件可以包括：红外数据组织（IrDA）、码分多址（CDMA）、时分多址（TDMA）、频分多址（FDMA）、无线LAN（WLAN）、紫蜂（Zigbee）、泛在传感器网络（USN）、蓝牙、射频识别（RFID）、长期演进（LTE）、近场通信（NFC）、无线宽带因特网（Wibro）、高速下行分组接入（HSDPA）、宽带CDMA（WCDMA）、超宽带（UWB）等。
用户接口（UI）940可以提供用户与便携式电子器件900之间的接口，从而用户可以向便携式电子器件900输入数据。用户接口（UI）940可以包括用户I/O器件，用户I/O器件用于将表示便携式电子器件900的处理结果的音频或视频信号通知给用户。例如，用户接口（UI）940可以包括结合到电子器件900中的按钮、键盘、显示器（屏幕）、扬声器等。
上述电子器件900可以实施为手持器件，例如移动电话、智能电话、平板计算机、个人数码助理（PDA）、企业数码助理（EDA）、数码照相机、数码摄像机、便携式多媒体播放器（PMP）、个人导航器件或便携式导航器件（PND）、掌上游戏机或电子书。另外，电子器件900可以实施为用于执行车轮或船舶的特定功能的嵌入式系统。
将上述三层栅极应用到在电子器件900中使用的存储器件920的单元晶体管中，从而可以减小存储器件的操作电流并可以改善存储器件的操作特性，由此改善电子器件的操作特性。
图10是示出根据另一个实施例的电子器件的框图。
参考图10，电子器件1000可以包括例如CPU等处理器1010、系统控制器1020和存储器件1030。电子器件1000还可以包括输入单元1042、输出单元1044、存储单元1046、处理器总线1052和扩展总线1054。
处理器1010可以为电子器件1000提供总体控制，并可以构造成对下述一系列操作进行控制和调节：处理（或计算）经由输入单元1042接收到的数据（或指令）并将处理结果输出到输出单元1044。处理器1010可以包括通用的中央处理单元（CPU）或微型控制器单元（MCU）。处理器1010可以经由处理器总线1052连接到系统控制器1020，处理器总线1052包括地址总线、控制总线和/或数据总线。系统控制器1020可以与例如外设设备互连（PCI）等扩展总线1054相连。因此，处理器1010可以使得系统控制器1020控制输入单元1042（例如键盘或鼠标）、输出单元1044（例如打印机或显示器）以及存储单元（例如HDD、SSD或CDROM）。处理器1010可以实施为多核心处理器。
当接收到处理器1010的控制信号之后，系统控制器1020可以控制存储器件1030与外设器件（1042、1044、1046）之间的数据通信。系统控制器1020可以包括用于控制存储器件1030的数据I/O操作的存储器控制器1022。在这种情况下，存储器控制器1022可以包括图6中的存储器控制器610。系统控制器1020可以包括英特尔公司（Intel Corporation）的存储器控制器集线器（MCH）和I/O控制器集线器（ICU）。尽管为了便于描述而使图10中所示的系统控制器1020与处理器1010彼此分开，但系统控制器1020可以嵌入处理器1010中，或者可以与处理器1010一起结合到单个Soc形芯片中。可选地，仅有系统控制器1020的存储器控制器1022可以嵌入处理器1010中，或者可以制造成SoC的形式，从而可以将SoC形存储器控制器1022包含在处理器1010中。
存储器件1030可以在接收到来自存储器控制器1022的控制信号之后存储从存储器控制器1022接收到的数据，读出已存储的数据，并将所读出的数据输出到存储器控制器1022。数据存储单元810可以包括图6所示的存储器件610。存储器件1030的各个存储单元中的栅极包括根据实施例的具有不同功函数的三个层的叠层结构。结果，GIDL减小并且晶体管的临界电压（Vt）增大。
例如，栅极包括临界电压增大层、电阻减小层和漏电流阻止层。临界电压增大层形成为栅极的最下层，并且由特定材料形成，从而沟道区和临界电压增大层之间存在大的功函数差异，因而晶体管的临界电压（Vt）增大。电阻减小层形成在临界电压增大层上，并获取栅极的电阻。漏电流阻止层形成在电阻减小层上，在竖向上与接面区域重叠，并且由特定材料形成，从而接面区域和漏电流阻止层之间存在小的功函数差异，因而改善了GIDL。在实施例中，临界电压增大层可以包括P+多晶硅材料。电阻减小层可以包括金属硅化物材料。电阻减小层可以包括硅化钴（CoSi2）材料。漏电流阻止层可以包括N+多晶硅材料。
存储单元1046可以存储要由电子器件1000处理的数据。存储单元可以包括嵌入计算系统中的数据存储单元或外部存储单元，并且可以包括图8所示的存储系统。
电子系统1000可以是由多种处理来操作的多种电子系统中的任意一种，例如个人计算机、服务器、个人数码助理（PDA）、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、数码音乐播放器，便携式多媒体播放器（PMP）、企业数码助理（EDA）、数码照相机、数码摄像机、全球定位系统（GPS）、录音机、远程信息处理器、音频视频（AV）系统、智能电视机、其它嵌入式系统等。
将上述三层栅极应用到在电子器件1000中使用的存储器件1030的单元晶体管中，从而可以减小存储器件的操作电流并可以改善存储器件的操作特性，由此改善电子器件的操作特性。
从以上描述中可以看出，半导体器件、形成该半导体器件的方法、以及包括根据实施例的半导体器件在内的电子器件可以减小GIDL，并且同时可以增大晶体管的临界电压。
本领域的技术人员将意识到，在不脱离本发明的精神和本质特征的情况下，可以以与本文所给出的具体方式不同的方式来实施本发明。因此，就所有方面而言，应该认为上述实施例是示例性的，而不是限制性的。本发明的范围应该由权利要求书及其等同内容来确定，而不是由上述描述来确定，并且本文意图涵盖落入所附权利要求书的含义和等同范围内的全部修改。另外，在从属权利要求中未彼此明确地引用的权利要求可以作为本发明的示例性实施例相组合，或者在本申请提交之后的后续修改中作为新的权利要求被包括进来。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文中所描述的沉积、蚀刻、抛光以及图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例而言，本发明可应用于动态随机存取存储（DRAM）器件或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2013年7月24日提交的韩国专利申请No.10-2013-0087138的优先权，该韩国专利申请的全部内容以引用的方式并入本文。

Claims (10)

1.一种包括多层栅极的半导体器件，所述半导体器件包括：
栅极绝缘膜；以及
栅极，其形成在所述栅极绝缘膜上，
其中，所述栅极包括：
临界电压增大层，其形成在所述栅极绝缘膜上方，所述临界电压增大层具有第一功函数；
电阻减小层，其形成在所述栅极绝缘膜上方并具有第二功函数，所述第二功函数比所述第一功函数低；以及
漏电流阻止层，其形成在所述栅极绝缘膜上方并具有第三功函数，所述第三功函数比所述第二功函数低。
2.根据权利要求1所述的半导体器件，还包括：
沟槽，其形成在有源区中并具有深度，
其中，所述栅极形成在所述沟槽的下部，从而被埋入所述有源区中。
3.根据权利要求2所述的半导体器件，其中，
所述临界电压增大层形成在所述栅极绝缘层上，所述电阻减小层形成在所述临界电压增大层上，所述漏电流阻止层形成在所述电阻减小层上，并且
所形成的所述栅极设置为完全处于所述沟槽中。
4.根据权利要求1所述的半导体器件，其中，
所述漏电流阻止层在竖向上与存储节点接面区域重叠。
5.根据权利要求1所述的半导体器件，还包括：
有源柱体，其从有源区中的半导体基板竖直地突出，
其中，所述栅极设置在所述有源区的所述有源柱体之间。
6.根据权利要求5所述的半导体器件，还包括：
栅极触点，其与所述栅极相连；以及
字线，其与所述栅极触点相连。
7.一种包括多层栅极的半导体器件，所述半导体器件包括：
栅极绝缘膜；以及
栅极，其形成在所述栅极绝缘膜上，
其中，所述栅极包括：
P+多晶硅层，其形成在所述栅极绝缘膜上；
硅化钴层，其形成在所述P+多晶硅层和所述栅极绝缘膜上；以及
N+多晶硅层，其形成在所述硅化钴层和所述栅极绝缘膜上。
8.一种电子器件，包括：
存储器件，其构造成响应数据输入输出控制信号来存储数据和读出已存储的数据；以及
存储器控制器，其构造成生成所述数据输入输出控制信号，并且控制所述存储器件的数据输入输出操作，
其中，所述存储器件包括：
栅极绝缘膜；以及
栅极，其形成在所述栅极绝缘膜上，
所述栅极包括：
临界电压增大层，其形成在所述栅极绝缘膜上方，所述临界电压增大层具有第一功函数；
电阻减小层，其形成在所述栅极绝缘膜上方并具有第二功函数，所述第二功函数比所述第一功函数低；以及
漏电流阻止层，其形成在所述栅极绝缘膜上方并具有第三功函数，所述第三功函数比所述第二功函数低。
9.根据权利要求8所述的电子器件，还包括：
处理器，其构造成通过控制所述存储器控制器来将数据存储到所述存储器件中，并且响应外部输入指令使用存储在所述存储器件中的数据来执行计算。
10.根据权利要求9所述的电子器件，其中，
所述存储器控制器和所述处理器制造成芯片上系统的形式。
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