JPH0638427B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0638427B2 JPH0638427B2 JP13461985A JP13461985A JPH0638427B2 JP H0638427 B2 JPH0638427 B2 JP H0638427B2 JP 13461985 A JP13461985 A JP 13461985A JP 13461985 A JP13461985 A JP 13461985A JP H0638427 B2 JPH0638427 B2 JP H0638427B2
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- Japan
- Prior art keywords
- gate electrode
- oxide film
- impurity
- drain
- semiconductor device
- Prior art date
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）、特に二重拡散ドレイン（Lighly Doped D
rain）構造の半導体装置の製造方法に関する。
ＥＴと記す）、特に二重拡散ドレイン（Lighly Doped D
rain）構造の半導体装置の製造方法に関する。
従来の技術 ＭＯＳＦＥＴの微細化にともない、素子内部の電界強度
が高くなり、発生したホットキャリアによる素子特性の
劣化及びドレイン耐圧の低下が問題となってくる。
が高くなり、発生したホットキャリアによる素子特性の
劣化及びドレイン耐圧の低下が問題となってくる。
この問題点を解決するためのＭＯＳＦＥＴとして、例え
ば、アイイーイーイー トランズアクション オブ エ
レクトロン デバイス イーデー２９巻，４号，１９８
２年，５９０頁（IEEE Transactions of Electron Devi
ces ED-29巻，４号，１９８２年，ｐ５９０）に記載さ
れているＬＤＤ構造のＭＯＳＦＥＴがある。
ば、アイイーイーイー トランズアクション オブ エ
レクトロン デバイス イーデー２９巻，４号，１９８
２年，５９０頁（IEEE Transactions of Electron Devi
ces ED-29巻，４号，１９８２年，ｐ５９０）に記載さ
れているＬＤＤ構造のＭＯＳＦＥＴがある。
従来のＬＤＤ構造をｎチャンネルＭＯＳＦＥＴに適用し
た例を第３図ａの断面図に示す。ＬＤＤ−ＭＯＳＦＥＴ
はｐ型シリコン基板１１上に形成されたゲート酸化膜１
２と、ゲート電極１３の両側壁に形成された絶縁物から
なるサイドウオール１４と、前記ゲート電極１３をマス
クにしてイオン注入法で形成されたｎ型の低濃度拡散層
（ｎ−層）１５と、前記サイドウオールをマスクにして
同様に形成されたｎ型の高濃度拡散層（ｎ＋層）１６と
からなっており、このｎ−層１５がＭＯＳＦＥＴ内部の
電界強度を弱める働きをすることによりホットキャリア
の発生を抑制し、かつドレイン耐圧を高めていた。
た例を第３図ａの断面図に示す。ＬＤＤ−ＭＯＳＦＥＴ
はｐ型シリコン基板１１上に形成されたゲート酸化膜１
２と、ゲート電極１３の両側壁に形成された絶縁物から
なるサイドウオール１４と、前記ゲート電極１３をマス
クにしてイオン注入法で形成されたｎ型の低濃度拡散層
（ｎ−層）１５と、前記サイドウオールをマスクにして
同様に形成されたｎ型の高濃度拡散層（ｎ＋層）１６と
からなっており、このｎ−層１５がＭＯＳＦＥＴ内部の
電界強度を弱める働きをすることによりホットキャリア
の発生を抑制し、かつドレイン耐圧を高めていた。
発明が解決しようとする問題点 しかしながら、従来のＬＤＤ−ＭＯＳＦＥＴでは第３図
ｂの等価回路図に示すようにｎ−層の抵抗Ｒｎ−がソー
ス・ドレイン間に直列に入るため、ＭＯＳＦＥＴのオン
抵抗が２Ｒｎ−高くなり電流駆動能力が低下するという
欠点があった。
ｂの等価回路図に示すようにｎ−層の抵抗Ｒｎ−がソー
ス・ドレイン間に直列に入るため、ＭＯＳＦＥＴのオン
抵抗が２Ｒｎ−高くなり電流駆動能力が低下するという
欠点があった。
また、ｎ−層のホットキャリア発生防止能力及びドレイ
ン耐圧増大能力と抵抗Ｒｎ−は逆比例の関係にあるた
め、ｎ−層の長さＬｎ−及び不純物濃度の最適値を求め
ることは難しかった。
ン耐圧増大能力と抵抗Ｒｎ−は逆比例の関係にあるた
め、ｎ−層の長さＬｎ−及び不純物濃度の最適値を求め
ることは難しかった。
問題点を解決するための手段 本発明は上記問題点を克服するためになされたものであ
り、半導体基板内に、ソース領域及びドレイン領域がＬ
ＤＤ構造を有する半導体装置を作り込むにあたり、前記
半導体基板上にゲート酸化膜を形成する工程、前記ゲー
ト酸化膜にポリシリコン膜を形成しフォトレジストをマ
スクにして前記ポリシリコン膜をエッチングしゲート電
極を形成する工程、前記ゲート電極をマスクにして、ド
レイン領域が前記ゲート電極の背にならない斜め方向か
ら第１の不純物をイオン注入する工程、ＣＶＤ法によっ
て前記半導体基板上に酸化膜を形成する工程、前記酸化
膜を異方性エッチングし前記ゲート電極にサイドウオー
ルを形成する工程、第２の不純物を前記半導体基板上に
イオン注入する工程とを含む半導体装置の製造方法であ
る。
り、半導体基板内に、ソース領域及びドレイン領域がＬ
ＤＤ構造を有する半導体装置を作り込むにあたり、前記
半導体基板上にゲート酸化膜を形成する工程、前記ゲー
ト酸化膜にポリシリコン膜を形成しフォトレジストをマ
スクにして前記ポリシリコン膜をエッチングしゲート電
極を形成する工程、前記ゲート電極をマスクにして、ド
レイン領域が前記ゲート電極の背にならない斜め方向か
ら第１の不純物をイオン注入する工程、ＣＶＤ法によっ
て前記半導体基板上に酸化膜を形成する工程、前記酸化
膜を異方性エッチングし前記ゲート電極にサイドウオー
ルを形成する工程、第２の不純物を前記半導体基板上に
イオン注入する工程とを含む半導体装置の製造方法であ
る。
作用 本発明によれば、第１の不純物イオンの斜め注入によっ
てドレイン側には濃度の低い不純物層がソース側に比べ
て長く形成されるので、ホットキャリアによる素子の劣
化及びドレイン耐圧の低下を抑止することができる。
てドレイン側には濃度の低い不純物層がソース側に比べ
て長く形成されるので、ホットキャリアによる素子の劣
化及びドレイン耐圧の低下を抑止することができる。
実施例 本発明をｎチャンネル型ＭＯＳＦＥＴに適用した一実施
例を第１図に示す。
例を第１図に示す。
本発明によって作り込まれるＭＯＳＦＥＴは、第１図に
その要部の断面図を示すように、ｐ型シリコン基板１と
同基板上に形成されたゲート酸化膜２と同酸化膜上に形
成された第１の不純物（リン）をドープしたポリシリコ
ンからなるゲート電極３と、同ゲート電極３の両側壁に
形成されたＣＶＤ酸化膜からなるサイドウオール４と、
同サイドウオール下部に形成されたドレイン側の低濃度
ｎ型（ｎ−）拡散層５−ａとソース側のｎ−拡散層５−
ｂと、それぞれのｎ−拡散層に接して形成されたドレイ
ン側の高濃度ｎ型（ｎ＋）拡散層６−ａとソース側のｎ
＋拡散層６−ｂとで構成されている。
その要部の断面図を示すように、ｐ型シリコン基板１と
同基板上に形成されたゲート酸化膜２と同酸化膜上に形
成された第１の不純物（リン）をドープしたポリシリコ
ンからなるゲート電極３と、同ゲート電極３の両側壁に
形成されたＣＶＤ酸化膜からなるサイドウオール４と、
同サイドウオール下部に形成されたドレイン側の低濃度
ｎ型（ｎ−）拡散層５−ａとソース側のｎ−拡散層５−
ｂと、それぞれのｎ−拡散層に接して形成されたドレイ
ン側の高濃度ｎ型（ｎ＋）拡散層６−ａとソース側のｎ
＋拡散層６−ｂとで構成されている。
さらに、サイドウオールの幅ＬsWはソース側とドレイン
側で等しく、かつｎ−拡散層の長さはソース側（Ｌｎ−
Ｓ）よりもドレイン側（Ｌｎ−Ｄ）の方が大きくなって
おり、ホットキャリアの発生はドレイン側のＬｎ−Ｄを
大きくしたことでと大幅に抑制でき、またＭＯＳＦＥＴ
のチャンネル抵抗の増大に対してはソース側のＬｎ−Ｓ
を短くしたことで対処した。
側で等しく、かつｎ−拡散層の長さはソース側（Ｌｎ−
Ｓ）よりもドレイン側（Ｌｎ−Ｄ）の方が大きくなって
おり、ホットキャリアの発生はドレイン側のＬｎ−Ｄを
大きくしたことでと大幅に抑制でき、またＭＯＳＦＥＴ
のチャンネル抵抗の増大に対してはソース側のＬｎ−Ｓ
を短くしたことで対処した。
次に本発明のＬＤＤ−ＭＯＳＦＥＴの製造方法の一実施
例を第２図ａ〜ｄの工程順断面図を参照して説明する。
例を第２図ａ〜ｄの工程順断面図を参照して説明する。
第２図ａに示すようにｐ型（１００）基板１上に９００
℃の熱酸化によって厚さ約３００Åのゲート酸化膜２を
形成する。
℃の熱酸化によって厚さ約３００Åのゲート酸化膜２を
形成する。
次に周知の減圧ＣＶＤ法によって厚さ約６０００Åのポ
リシリコン膜を形成し、熱拡散によって第１の不純物で
あるリンを約１０20cm-2程度ドープした後、フォトレジ
スト７をマスクにして異方性エッチングを行い、第２図
ａに示すような側面が基板１に対してほぼ垂直なゲート
電極３を形成する。
リシリコン膜を形成し、熱拡散によって第１の不純物で
あるリンを約１０20cm-2程度ドープした後、フォトレジ
スト７をマスクにして異方性エッチングを行い、第２図
ａに示すような側面が基板１に対してほぼ垂直なゲート
電極３を形成する。
次に、ゲート電極３をマスクにしてイオン注入法によっ
て、第１の不純物のリンを加速エネルギ６０Ｋev，ドー
ズ量５×１０12cm-2の条件でシリコン基板１の垂直線に
対して約１０度傾けて注入する。このリンのイオン注入
方向は第２図ｂに示すようにドレイン側の全領域がゲー
ト電極３で遮られることのない、換言すると、ゲート電
極３がドレイン領域の背後になる方向に選ばれている。
すなわち、第２図ｂを正規に見てドレイン側の右斜め方
向からイオン注入が行われる。すると、ドレイン側の全
領域に亘ってリンイオンは注入されるが、ソース側には
ゲート電極３のシャドウ効果により、リンイオン注入層
はゲート電極端部から約０．１μｍ離間して形成され
る。この離間長はゲート電極の厚さに注入傾斜角（te
n）を乗じたものにほぼ等しくなる。リンイオン注入
後、シリコン基板に９００℃，３０分間の熱処理を施し
て、注入したリンを活性化及び拡散させて、第２図ｂに
示したような、ドレイン側とソース側で非対称なｎ−拡
散層５−ａと５−ｂを形成する。第２図ｂではソース側
のｎ−拡散層５−ｂがゲート電極下部に達している状態
を示したが、実際上は、以後の熱処理を経た後にソース
側のｎ−拡散層５−ｂとゲート電極３とがオーバーラッ
プすれば良い。
て、第１の不純物のリンを加速エネルギ６０Ｋev，ドー
ズ量５×１０12cm-2の条件でシリコン基板１の垂直線に
対して約１０度傾けて注入する。このリンのイオン注入
方向は第２図ｂに示すようにドレイン側の全領域がゲー
ト電極３で遮られることのない、換言すると、ゲート電
極３がドレイン領域の背後になる方向に選ばれている。
すなわち、第２図ｂを正規に見てドレイン側の右斜め方
向からイオン注入が行われる。すると、ドレイン側の全
領域に亘ってリンイオンは注入されるが、ソース側には
ゲート電極３のシャドウ効果により、リンイオン注入層
はゲート電極端部から約０．１μｍ離間して形成され
る。この離間長はゲート電極の厚さに注入傾斜角（te
n）を乗じたものにほぼ等しくなる。リンイオン注入
後、シリコン基板に９００℃，３０分間の熱処理を施し
て、注入したリンを活性化及び拡散させて、第２図ｂに
示したような、ドレイン側とソース側で非対称なｎ−拡
散層５−ａと５−ｂを形成する。第２図ｂではソース側
のｎ−拡散層５−ｂがゲート電極下部に達している状態
を示したが、実際上は、以後の熱処理を経た後にソース
側のｎ−拡散層５−ｂとゲート電極３とがオーバーラッ
プすれば良い。
次に第２図ｃに示すように、プラズマＣＶＤ法によっ
て、厚さ約５０００Åの酸化膜４′を形成し、その後反
応性イオンエッチング法によって、シリコン基板１の表
面が露出するまで異方性エッチングを行い、第２図ｄに
示したようなサイドウオール４を形成する。この時形成
されるサイドウオールの幅は、ゲート電極の形状、プラ
ズマ酸化膜のステップカバレージ、エッチングの異方度
によって影響を受けるが、本実施例の場合、サイドウオ
ールの幅は３５００Åであった。
て、厚さ約５０００Åの酸化膜４′を形成し、その後反
応性イオンエッチング法によって、シリコン基板１の表
面が露出するまで異方性エッチングを行い、第２図ｄに
示したようなサイドウオール４を形成する。この時形成
されるサイドウオールの幅は、ゲート電極の形状、プラ
ズマ酸化膜のステップカバレージ、エッチングの異方度
によって影響を受けるが、本実施例の場合、サイドウオ
ールの幅は３５００Åであった。
次に、第２図ｄに示すように、サイドウオール４をマス
クにしてイオン注入法によって第２の不純物であるヒ素
を加速エネルギ４０Ｋev，ドーズ量５×１０15cm-2の条
件でシリコン基板１中に注入する。この時、ヒ素イオン
の注入方向は、第１の不純物（リン）イオンの注入方向
とは逆である。すなわち、第２図ｂに示すようにソース
側の全領域がゲート電極３で遮られることのない、すな
わち、ゲート電極３がソース領域の背後になる方向に選
ばれ、イオン注入の傾きは半導体基板の垂直線に対して
約１０度である。サイドウオール４のシャドウ効果によ
り、ドレイン側のヒ素イオン注入層はサイドウオール端
部から約０．１μｍ程度離間して形成される。この離間
長はサイドウオールの高さに注入傾斜角（tan）を乗じ
た値にほぼ等しくなる。ヒ素イオン注入後、シリコン基
板１に１０００℃、２０分間の熱処理を施して、注入さ
れたヒ素原子を活性化及び拡散させて、ｎ＋拡散層６−
ａと６−ｂを形成することによって第１図に示した、サ
イドウオールの幅ＬSWはソース側とドレイン側で等し
く、かつ、ｎ−拡散層の長さはＬｎ−Ｄ（ドレイン側）
の方がＬｎ−Ｓ（ソース側）よりも大きくＬＤＤ−ＭＯ
ＳＦＥＴが完成する。
クにしてイオン注入法によって第２の不純物であるヒ素
を加速エネルギ４０Ｋev，ドーズ量５×１０15cm-2の条
件でシリコン基板１中に注入する。この時、ヒ素イオン
の注入方向は、第１の不純物（リン）イオンの注入方向
とは逆である。すなわち、第２図ｂに示すようにソース
側の全領域がゲート電極３で遮られることのない、すな
わち、ゲート電極３がソース領域の背後になる方向に選
ばれ、イオン注入の傾きは半導体基板の垂直線に対して
約１０度である。サイドウオール４のシャドウ効果によ
り、ドレイン側のヒ素イオン注入層はサイドウオール端
部から約０．１μｍ程度離間して形成される。この離間
長はサイドウオールの高さに注入傾斜角（tan）を乗じ
た値にほぼ等しくなる。ヒ素イオン注入後、シリコン基
板１に１０００℃、２０分間の熱処理を施して、注入さ
れたヒ素原子を活性化及び拡散させて、ｎ＋拡散層６−
ａと６−ｂを形成することによって第１図に示した、サ
イドウオールの幅ＬSWはソース側とドレイン側で等し
く、かつ、ｎ−拡散層の長さはＬｎ−Ｄ（ドレイン側）
の方がＬｎ−Ｓ（ソース側）よりも大きくＬＤＤ−ＭＯ
ＳＦＥＴが完成する。
なお、本実施例の製造方法ではリン及びヒ素の両元素と
も傾けて注入したが、注入角度、ゲート電極の厚さ、サ
イドウオールの高さ、熱処理条件等々を適当な値に設定
すれば、リンまたはヒ素のどちらか一方のみを傾けて注
入してもよい。
も傾けて注入したが、注入角度、ゲート電極の厚さ、サ
イドウオールの高さ、熱処理条件等々を適当な値に設定
すれば、リンまたはヒ素のどちらか一方のみを傾けて注
入してもよい。
発明の効果 以上の説明から明らかなように本発明によると、ドレイ
ン側のｎ−拡散層の長さＬｎ−Ｄを大きく、逆にソース
側のｎ−拡散層の長さＬｎ−Ｓを小さくできるので、ホ
ットキャリア効果の抑制及びチャンネル抵抗増大の抑制
が同時に実現できる効果を有する。
ン側のｎ−拡散層の長さＬｎ−Ｄを大きく、逆にソース
側のｎ−拡散層の長さＬｎ−Ｓを小さくできるので、ホ
ットキャリア効果の抑制及びチャンネル抵抗増大の抑制
が同時に実現できる効果を有する。
第１図は本発明の一実施例によって作られた半導体装置
の要部の断面図、第２図ａ〜ｄは本発明一実施例を示す
工程図、第３図ａは従来のＬＤＤ−ＭＯＳＦＥＴを示す
断面図、第３図ｂはその等価回路である。 １……ｐ型シリコン基板、２……ゲート酸化膜、３……
ゲート電極、４……サイドウオール、５−ａ，５−ｂ…
…ドレイン側とソース側のｎ−拡散層、６−ａ，６−ｂ
……ドレイン側とソース側のｎ＋拡散層。
の要部の断面図、第２図ａ〜ｄは本発明一実施例を示す
工程図、第３図ａは従来のＬＤＤ−ＭＯＳＦＥＴを示す
断面図、第３図ｂはその等価回路である。 １……ｐ型シリコン基板、２……ゲート酸化膜、３……
ゲート電極、４……サイドウオール、５−ａ，５−ｂ…
…ドレイン側とソース側のｎ−拡散層、６−ａ，６−ｂ
……ドレイン側とソース側のｎ＋拡散層。
Claims (2)
- 【請求項１】半導体基板内に、ソース領域及びドレイン
領域がＬＤＤ構造を有する半導体装置を作り込むにあた
り、前記半導体基板上にゲート酸化膜を形成する工程、
前記ゲート酸化膜にポリシリコン膜を形成しフォトレジ
ストをマスクにして前記ポリシリコン膜をエッチングし
ゲート電極を形成する工程、前記ゲート電極をマスクに
して、前記ドレイン領域が前記ゲート電極の背にならな
い斜め方向から第１の不純物をイオン注入する工程、Ｃ
ＶＤ法によって前記半導体基板上に酸化膜を形成する工
程、前記酸化膜を異方性エッチングし前記ゲート電極に
サイドウオールを形成する工程、第２の不純物を前記半
導体基板にイオン注入する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】第２の不純物イオンは、前記ソース領域が
前記ゲート電極の影にならない方向で第１の不純物イオ
ン注入とは逆方向の斜め注入であることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13461985A JPH0638427B2 (ja) | 1985-06-20 | 1985-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13461985A JPH0638427B2 (ja) | 1985-06-20 | 1985-06-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292372A JPS61292372A (ja) | 1986-12-23 |
| JPH0638427B2 true JPH0638427B2 (ja) | 1994-05-18 |
Family
ID=15132619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13461985A Expired - Lifetime JPH0638427B2 (ja) | 1985-06-20 | 1985-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638427B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3406265B2 (ja) | 2000-01-20 | 2003-05-12 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
-
1985
- 1985-06-20 JP JP13461985A patent/JPH0638427B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61292372A (ja) | 1986-12-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |