JP2006191014A - 薄膜トランジスタアレイ基板およびその製造方法 - Google Patents

薄膜トランジスタアレイ基板およびその製造方法 Download PDF

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Abstract

【課題】保護膜なしに薄膜トランジスタを保護すると共に、製造費用を低減することができる薄膜トランジスタアレイ基板およびその製造方法を提供すること。
【解決手段】本発明の薄膜トランジスタアレイ基板は、ゲートラインと接続されたゲート電極と、ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、ソース電極とチャネルを介して対向するドレイン電極と、ソース電極およびドレイン電極間のチャネルを形成する半導体層と、画素領域に位置しドレイン電極と接触形成された画素電極と、半導体層のチャネル上に形成されるチャネル保護膜と、ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、データラインと分離形成されたデータパッド下部電極を備えたデータパッドとを含むことを特徴とする。
【選択図】図5

Description

本発明は、薄膜トランジスタアレイ基板に係り、特に、保護膜なしに薄膜トランジスタを保護すると共に、パッドの電食を防止することができる薄膜トランジスタアレイ基板およびその製造方法に関する。
液晶表示装置は、電界を用いて液晶の光透過率を調節することにより画像を表示する。このような液晶表示装置において、互いに対向する上、下部基板に配置された画素電極と共通電極との間に形成される電界により液晶が駆動される。
液晶表示装置は、互いに対向して合着された薄膜トランジスタアレイ基板(下部アレイ基板)およびカラーフィルタアレイ基板(上部アレイ基板)と、これら両基板の間でセルギャップを一定に維持するためのスペーサと、そのセルギャップに注入された液晶とを備える。
薄膜トランジスタアレイ基板は、多数の信号配線および薄膜トランジスタと、その上に液晶配向のために塗布された配向膜とで構成される。
このカラーフィルタアレイ基板は、カラーを具現するためのカラーフィルタおよび光漏れを防止するためのブラックマトリックスと、その上に液晶配向のために塗布された配向膜とで構成される。
このような液晶表示装置において、薄膜トランジスタアレイ基板は、半導体工程を含めると共に、多数のマスク工程を必要とすることによって、製造工程が複雑であるため、液晶パネルの製造単価の上昇の主原因となっている。 これを解決するために、薄膜トランジスタアレイ基板は、マスク工程の数を減らす方向へと発展している。
これは、一つのマスク工程には、薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程などの多数の工程が含まれているからである。
よって、近年は薄膜トランジスタアレイ基板の標準マスク工程であった5マスク工程から一つの工程を減らした4マスク工程が台頭している。
図1は、従来の4マスク工程を用いた薄膜トランジスタアレイ基板を示す平面図であって、図2は、図1の線I−I′に沿って切断した薄膜トランジスタアレイ基板の断面図である。
図1および図2を参照すると、従来の液晶表示パネルの薄膜トランジスタアレイ基板は、下部基板1の上にゲート絶縁膜12を介して交差形成されたゲートライン2およびデータライン4と、その交差部ごとに形成された薄膜トランジスタ30と、その交差構造により定義された画素領域に形成された画素電極22と、ゲートライン2とストレージ電極28の重畳部に形成されたストレージキャパシタ40と、ゲートライン2と接続されたゲートパッド50と、データライン4と接続されたデータパッド60と、を備える。
ゲート信号を供給するゲートライン2とデータ信号を供給するデータライン4は、交差構造で形成され画素領域5を定義する。薄膜トランジスタ30は、ゲートライン2のゲート信号に応じて、データライン4の画素信号を画素電極22に充電させて維持されるようにする。
このために、薄膜トランジスタ30は、ゲートライン2に接続されたゲート電極6と、データライン4に接続されたソース電極8と、画素電極22に接続されたドレイン電極10とを備える。
なお、薄膜トランジスタ30は、ゲート電極6とゲート絶縁膜12を介して重畳されながら、ソース電極8とドレイン電極10との間にチャネルを形成する活性層14をさらに備える。
活性層14は、データライン4、データパッド下部電極62およびストレージ電極28とも重畳されるように形成する。
このような活性層14の上には、データライン4、ソース電極8、ドレイン電極10、データパッド下部電極62、およびストレージ電極28とオーミック接触のためのオーミック接触層16がさらに形成される。
画素電極22は、保護膜18を貫通する第1コンタクトホール20を通じて薄膜トランジスタ30のドレイン電極10と接続され、画素領域5に形成される。
これによって、薄膜トランジスタ30を通じて画素信号が供給された画素電極22と基準電圧が供給された共通電極(図示せず)との間には電界が形成される。このような電界により、下部アレイ基板と上部アレイ基板との間の液晶分子が、誘電異方性によって回転する。
この液晶分子の回転程度によって、画素領域5を透過する光の透過率に差ができることで、階調を具現する。
ストレージキャパシタ40は、ゲートライン2と、ゲート絶縁膜12、活性層14およびオーミック接触層16を介してゲートライン2と重畳されるストレージ電極28とで構成される。ここで、ストレージ電極28は、保護膜18に形成された第2コンタクトホール42を通じて画素電極22と接続される。
このようなストレージキャパシタ40は、画素電極22に充電された画素信号を、次の画素信号が充電されるまで、安定的に維持するようにする。
ゲートパッド50は、ゲートドライバ(図示せず)と接続され、ゲートライン2にゲート信号を供給する。このようなゲートパッド50は、ゲートライン2から延長されるゲートパッド下部電極52と、ゲート絶縁膜12および保護膜18を貫通する第3コンタクトホール56を通じてゲートパッド下部電極52と接続されたゲートパッド上部電極54とで構成される。
データパッド60は、データドライバ(図示せず)と接続され、データライン4にデータ信号を供給する。このようなデータパッド60は、データライン4から延長されるデータパッド下部電極62と、保護膜18を貫通する第4コンタクトホール66を通じてデータパッド下部電極62と接続されたデータパッド上部電極64とで構成される。
図3A乃至図3Dは、上記のような構成を有する液晶表示パネルの薄膜トランジスタアレイ基板の4マスク工程による製造方法を、詳細に説明するための図面である。
図3Aに示したように、第1マスク工程においては、下部基板1上に、ゲートライン2、ゲート電極6、およびゲートパッド下部電極52を含む第1導電パターン群が形成される。
これを詳細に説明すると、下部基板1上にスパッタリング方法などの蒸着方法によりゲート金属層が形成される。
続いて、第1マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲートライン2、ゲート電極6、およびゲートパッド下部電極52を含む第1導電パターン群が形成される。
図3Bに示したように、ゲートパターンが形成された下部基板1上にゲート絶縁膜12が塗布される。
第2マスク工程においては、ゲート絶縁膜12の上に活性層14およびオーミック接続層16を含む半導体パターンと、データライン4、ソース電極8、ドレイン電極10、データパッド下部電極62、及びストレージ電極28を含む第2導電パターン群とが形成される。
図3Cに示したように、第2導電パターン群が形成されたゲート絶縁膜12上に、第3マスク工程により、第1乃至第4コンタクトホール20、42、56、66を含む保護膜18が形成される。
詳細に説明すると、データパターンが形成されたゲート絶縁膜12上に、PECVDなどの蒸着方法で保護膜18が全面形成される。
続いて、この保護膜18が第3マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることによって、第1乃至第4コンタクトホール20、42、56、66が形成される。
第1コンタクトホール20は、保護膜18を貫通してドレイン電極10を露出させ、第2コンタクトホール42は、保護膜18を貫通してストレージ電極28を露出させる。
第3コンタクトホール56は、保護膜18およびゲート絶縁膜12を貫通してゲートパッド下部電極52を露出させ、第4コンタクトホール66は、保護膜18を貫通してデータパッド下部電極62を露出させる。
図3Dに示したように、第4マスク工程においては、保護膜18上に画素電極22、ゲートパッド上部電極54、及びデータパッド上部電極64を含む第3導電パターン群が形成される。
従来の薄膜トランジスタアレイ基板には、薄膜トランジスタ30を保護するために保護膜18が形成される。この保護膜18は、PECVD装置を用いて無機絶縁物質を蒸着するか、スピンコーティング装置またはスピンレスコーティング装置を用いて有機絶縁物質をコーティングすることによって形成される。
このように、保護膜18を形成するためには、PECVD装置、スピンコーティング装置、またはスピンレスコーティング装置が必要なので、製造費用が上昇する問題点がある。
なお、従来の薄膜トランジスタアレイ基板で、データライン4は、単一導電膜で形成するため、オープン(open)されることが時々発生する。この場合、データライン4をリペアするための別の工程が必要になる問題点がある。
さらに、従来の薄膜トランジスタアレイ基板で、保護膜18を有機絶縁物質で形成する場合、相対的に厚い保護膜18によって、その上に形成される画素電極22が断線される。
特に、ドレイン電極10と画素電極22とを接触させるためのコンタクトホール20により露出された保護膜18の側面で、画素電極22が断線される。したがって、ドレイン電極10を通じて画素電極22に画素信号が供給されなくなり、点欠陥が発生する問題点がある。
さらに、従来の薄膜トランジスタアレイ基板で、ストレージキャパシタ40は、ゲート絶縁膜12、活性層14およびオーミック接触層16を介して重畳されるゲートライン2とストレージ電極28とで構成される。
この場合、ゲートライン2とストレージ電極28を絶縁させるための相対的に厚いゲート絶縁膜12、活性層14およびオーミック接触層16により、ストレージキャパシタ40の容量値が低下する問題点がある。
また、相対的に低いストレージキャパシタ40の容量値により、むら等の画質の低下が発生する。
さらに、データパッド60は、保護膜18の形成時にオープンされるため、この後に続く工程の進行中に、データパッドの電食などの不良が発生する問題点がある。
本発明の目的は、保護膜なしに薄膜トランジスタを保護すると共に、製造費用を低減することができる薄膜トランジスタアレイ基板およびその製造方法を提供することにある。
本発明の他の目的は、データパッドをゲート金属パターンとデータ金属パターンのジャンピング(jumping)構造で形成することによって、データパッドのオープンによる電食を防止することができる薄膜トランジスタアレイ基板およびその製造方法を提供することにある。
本発明のまた他の目的は、薄膜トランジスタアレイ基板で偶数/奇数データラインを分離して、静電気防止構造を形成する薄膜トランジスタを提供することにある。
本発明の薄膜トランジスタアレイ基板は、ゲートラインと接続されたゲート電極と、ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、ソース電極とチャネルを介して対向するドレイン電極と、ソース電極とドレイン電極との間のチャネルを形成する半導体層と、画素領域に位置し、ドレイン電極と接触形成された画素電極と、半導体層のチャネル上に形成されるチャネル保護膜と、ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、データラインと分離形成されたデータパッド下部電極を備えたデータパッドとを含むことを特徴とする。
本発明の薄膜トランジスタアレイ基板の製造方法は、基板上にゲート電極、ゲートライン、ゲートパッドおよびデータパッドを形成する段階と、ゲート電極上にゲート絶縁膜を形成する段階と、ゲート絶縁膜上にゲートラインと交差するデータライン、ソースおよびドレイン電極、ソース電極とドレイン電極との間のチャネルを形成する半導体層、半導体層のチャネルを保護するために半導体上にチャネル保護膜を形成する段階と、ドレイン電極とゲート絶縁膜の上に、ドレイン電極と接触形成された画素電極、およびデータラインとデータパッドを連結するジャンピング電極を形成する段階とを含むことを特徴とする。
本発明の他の薄膜トランジスタアレイ基板の製造方法は、基板上にゲートライン、そのゲートラインと接続されたゲート電極、そのゲートラインから伸長されたゲートパッド下部電極およびデータパッド下部電極を含む第1導電パターン群を形成する段階と、第1導電パターン群を覆うようにゲート絶縁膜を形成する段階と、ゲート絶縁膜上にゲートラインと交差するデータライン、そのデータラインから突出したソース電極、ソース電極とチャネルを介して対向するドレイン電極を含む第2導電パターン群、チャネルを形成する半導体群、及び半導体群のチャネル上にチャネル保護膜を形成する段階と、ゲート絶縁膜を貫通してゲートパッド下部電極、及びデータパッド下部電極の一部をそれぞれ露出させるコンタクトホールを形成する段階と、ドレイン電極と接触形成された画素電極、データパッド下部電極とコンタクトホールを通じて接続されたデータパッド上部電極、ゲートパッド下部電極とコンタクトホールを通じて接続されたゲートパッド上部電極、及びデータパッド下部電極とデータラインとをコンタクトホールを通じて接続させるジャンピング電極を含む第3導電パターン群を形成する段階とを含むことを特徴とする。
本発明のまた他の薄膜トランジスタアレイ基板は、ゲートラインと接続されたゲート電極と、ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、ソース電極とチャネルを介して対向するドレイン電極と、ソース電極とドレイン電極との間のチャネルを形成する半導体層と、画素領域に位置し、ドレイン電極と接触形成された画素電極と、半導体層のチャネル上に形成されるチャネル保護膜と、ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、データラインと分離形成されたデータパッド下部電極を備えたデータパッドと、データパッドに信号を印加するための偶数/奇数データラインと、偶数/奇数データラインのうちどちらか一つに連結され、一定間隔離隔して配列された静電気防止ラインパターンとを含むことを特徴とする。
本発明のまた他の薄膜トランジスタアレイ基板の製造方法は、基板上にゲート電極、ゲートライン、ゲートパッドおよびデータパッド、第1ショーティングバーを形成する段階と、基板上にゲート絶縁膜を形成する段階と、ゲート絶縁膜上に半導体層及び金属層を形成する段階と、半導体層及び金属層をパターニングして、ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド、第2ショーティングバー位置にパターンを形成する段階と、半導体群のチャネル上にチャネル保護膜を形成する段階と、ゲート絶縁膜を貫通してゲートパッド下部電極及びデータパッド下部電極の一部をそれぞれ露出させるコンタクトホールを形成する段階と、基板上に透明導電膜を塗布しパターニングして、薄膜トランジスタ領域でソースおよびドレイン電極と、このソース電極とドレイン電極との間のチャネルを形成する半導体層及びドレイン電極と接触形成された画素電極と、ゲートパッドおよびデータパッドの上部電極とデータラインおよびデータパッドをそれぞれ連結するジャンピング電極とを形成する段階とを含むことを特徴とする。
本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、保護膜を形成するための別の装備を必要としないので、製造費用を節減することができ、且つ従来のドレイン電極を露出させるコンタクトホールの段差部で画素電極がオープンされることを防止できる効果がある。
なお、本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、データラインのオープン不良の際、リペア工程なしに画素信号を透明導電パターンを用いて各薄膜トランジスタに供給することができ、且つデータライン、ソース電極およびドレイン電極の腐食を防止することができる効果がある。
なお、本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、ストレージキャパシタを形成する二つの導電体の距離が近くなってストレージキャパシタの容量値が増大し、むら等の画質不良を改善する効果がある。
そして、本発明に係る薄膜トランジスタアレイ基板は、データパッドの電食不良を防止する効果がある。
なお、本発明は、薄膜トランジスタアレイ基板で偶数/奇数データラインを分離して静電気防止構造を形成することによって、工程数を減らす効果がある。
以下、添付の図面を参照して本発明の実施例について説明する。
図4は、本発明に係る薄膜トランジスタアレイ基板の平面図を示しており、図5は、図4の線II−II′に沿って切断した薄膜トランジスタアレイ基板の断面図を示している。
図4および図5を参照すると、本発明に係る薄膜トランジスタアレイ基板は、下部基板101の上にゲート絶縁膜112と、その交差部ごとに形成された薄膜トランジスタ130と、その交差構造により設けられた画素領域に形成された画素電極122と、薄膜トランジスタ130を保護するためのチャネル保護膜120とを備える。
なお、本発明に係る薄膜トランジスタアレイ基板は、ゲートライン102と画素電極122との重畳部に形成されたストレージキャパシタ140と、ゲートライン102と接続されたゲートパッド150と、データライン104とジャンピング構造で接続されたデータパッド160を付加的に備える。
ゲート信号を供給するゲートライン102とデータ信号を供給するデータライン104とは、交差構造で形成され画素領域105を定義する。
薄膜トランジスタ130は、ゲートライン102のゲート信号に応じて、データライン104の画素信号を画素電極122に充電して維持するようにする。
このために、薄膜トランジスタ130は、ゲートライン102に接続されたゲート電極106と、データライン104に接続されたソース電極108と、画素電極122に接続されたドレイン電極110とを備える。
なお、薄膜トランジスタ130は、ゲート絶縁膜112を介してゲート電極106と重畳され、ソース電極108とドレイン電極110との間にチャネルを形成する活性層114をさらに備える。活性層114は、データライン104およびデータパッド下部電極162とも重畳されるように形成される。
このような活性層114の上には、データライン104、ソース電極108、ドレイン電極110およびデータパッド下部電極162とのオーミック接触のためのオーミック接触層116がさらに形成される。
チャネル保護膜120は、ソース電極108とドレイン電極110との間にチャネルを形成する活性層114上に、シリコン酸化物(SiOx)またはシリコン窒化物(SiNx)で形成される。
このチャネル保護膜120は、ソース電極108、ドレイン電極110および画素電極122をそれぞれ形成するとき用いられるフォトレジストパターンの除去のためのストリップ(剥離)工程と、全ての工程の前後または前後の何れか一方に進行される洗浄工程によりチャネルを形成する活性層114が損傷することを防止する。
画素電極122は、保護膜118を貫通するドレインコンタクトホールを通じて薄膜トランジスタ130のドレイン電極110と接続され、画素領域105に形成される。
画素電極122と同一な物質で、ソース電極108、ドレイン電極110およびデータライン104上に、透明導電パターン118が形成される。
透明導電パターン118は、ジャンピング構造でデータライン104とデータパッド150を連結するジャンピング電極168を形成する。
データライン104上に形成された透明導電パターン118は、データライン104の断線時にデータ信号を各薄膜トランジスタ130のソース電極108に供給するリペアの役割をする。
ソースおよびドレイン電極108、110上に形成された透明導電パターン118は、モリブデン(Mo)などの腐食に弱い金属で形成されるソースおよびドレイン電極108、110の腐食を防止する。このような透明導電パターン118は、隣接した透明導電パターン118または隣接した画素電極122とショートすることを防止できる程度に離隔して形成される。
ソース電極108上に形成された透明導電パターン118とドレイン電極110上に形成された透明導電パターン118とは、例えば、約4〜5μm程度離隔させ、データライン104上に形成された透明導電パターン118と画素電極122とも、例えば、約4〜5μm程度離隔させる。
薄膜トランジスタ130を通じて画素信号が供給された画素電極122と基準電圧が供給された共通電極(図示せず)との間には電界が形成される。
このような電界によって、下部アレイ基板と上部アレイ基板との間の液晶分子が誘電異方性により回転する。
液晶分子の回転強度によって画素領域105を透過する光透過率に差ができることにより、階調を具現するようになる。
ストレージキャパシタ140は、ゲートライン102と、ゲート絶縁膜112を介してゲートライン102と重畳される画素電極122とで構成される。
このようなストレージキャパシタ140は、画素電極122に充電された画素信号を次の画素信号が充電されるまで安定的に維持されるようにする。
ゲートパッド150は、ゲートドライバ(図示せず)と接続され、ゲートライン102にゲート信号を供給する。
このようなゲートパッド150は、ゲートライン102から延長されるゲートパッド下部電極152と、ゲート絶縁膜112を貫通するコンタクトホール154を通じてゲートパッド下部電極152と接続されたゲートパッド上部電極156とで構成される。
なお、データパッド160は、データドライバ(図示せず)と接続され、データライン104にデータ信号を供給する。
このようなデータパッド160は、基板上にゲートパターンで形成されるデータパッド下部電極162と、そのデータパッド下部電極162とゲート絶縁膜112を介して接続されるデータパッド上部電極166とで構成される。
ゲートパターンで形成されるデータパッド160は、ゲート絶縁膜112を介してデータライン104とジャンピング構造で接続される。
ジャンピング構造は、ゲートパターンで形成されるデータパッド下部電極162と、そのデータパッド下部電極162とデータライン104とを連結する透明な導電膜であるジャンピング電極168とで構成される。
図6Aおよび図6Bは、本発明に係る薄膜トランジスタアレイ基板の第1導電パターン群の製造方法を説明するための平面図および断面図示している。
図6Aおよび図6Bを参照すると、第1マスク工程において、下部基板101上にゲートライン102、ゲート電極106およびゲートパッド下部電極152、データパッド下部電極162を含むゲートパターンが形成される。
これを詳細に説明すると、下部基板101上に、スパッタリングなどの蒸着方法によりゲート金属層が形成される。
続いて、第1マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲートライン102、ゲート電極106、ゲートパッド下部電極152、及びデータパッド下部電極162を含むゲートパターンが形成される。
ここで、ゲート金属層としては、アルミニウム(Al)、アルミニウム/ネオジム(Al/Nd)を含むアルミニウム系金属などが用いられる。
図7Aおよび図7Bは、本発明に係る薄膜トランジスタアレイ基板の半導体パターンと、第2導電パターン群およびチャネル保護膜との製造方法を説明するための平面図および断面図を示している。
図7Aおよび図7Bを参照すると、第1導電パターン群が形成された下部基板101上にゲート絶縁膜112が塗布される。
第2マスク工程において、ゲート絶縁膜112の上に活性層114およびオーミック接触層116を含む半導体パターンと、データライン104、ソース電極108、ドレイン電極110を含む第2導電パターン群とが形成される。次いで、ソース電極108とドレイン電極110との間のチャネルを形成する活性層114上に、チャネル保護膜120が形成される。
これを詳細に説明すると、図8Aに示したように、ゲート絶縁膜112上に、PECVDあるいはスパッタリングなどの蒸着方法により、第1半導体層147、第2半導体層149そしてソース/ドレイン金属層151が順次形成される。
ここで、第1半導体層147には、不純物がドーピングされていない非晶質シリコンが用いられ、第2半導体層149には、N型またはP型の不純物がドーピングされた非晶質シリコンが用いられる。
ソース/ドレイン金属層151は、モリブデンや銅のような金属からなる。次に、ソース/ドレイン金属層151の上にフォトレジスト膜を形成した後、図8Bに示したように、部分露光する第2マスク170が下部基板101の上部に整列される。
第2マスク170は、透明材質であるマスク基板173と、マスク基板173の遮断領域S2に形成された遮断部174と、マスク基板173の部分露光領域S3に形成された回折露光部176(または半透過部)とを備える。
ここで、マスク基板173が露出された領域は露光領域S1となる。
このような第2マスク170を用いたフォトレジスト膜を露光して現像することによって、第2マスク170の遮断部174と回折露光部176とにそれぞれ対応して遮断領域S2と部分露光領域S3とで段差を有するフォトレジストパターン178が形成される。
すなわち、部分露光領域S3が形成されたフォトレジストパターン178は、遮断領域S2で形成された第1高さh1を有するフォトレジストパターン178より低い第2高さh2を有する。
このようなフォトレジストパターン178をマスクとして用いた湿式エッチング工程でソース/ドレイン金属層151がパターニングされることによって、図8Cに示したように、データライン104、データライン104と接続されたソース電極108およびドレイン電極110を含む第2導電パターン群が形成される。
フォトレジストパターン178をマスクとして用いた乾式エッチング工程で、第1半導体層と第2半導体層とがパターニングされることによって、図8Dのようにオーミック接触層116と活性層114が第2導電パターン群に沿って形成される。
続いて、酸素(O)プラズマを用いたアッシング工程で、部分露光領域S3において第2高さh2を有するフォトレジストパターン178は除去され、遮断領域S2において第1高さh1を有するフォトレジストパターン178は高さが低い状態となる。
このようなフォトレジストパターン178を用いたエッチング工程で、回折露光領域S3、すなわち、薄膜トランジスタのチャネル部に形成されたソース/ドレイン金属層とオーミック接触層116が除去される。これによって、チャネル部の活性層114が露出され、ソース電極108とドレイン電極110とが分離される。
図8Eに示したように、フォトレジストパターン178をマスクとしてチャネル部の露出された活性層114の表面をOx(例えば、O)またはNx(例えば、N)プラズマによって露出させる。
すると、イオン状態のOxまたはNxが活性層114に含まれたシリコン(Si)と反応することによって、チャネル部の活性層114上には、SiOおよびSiNxのどちらか一方からなるチャネル保護膜120が形成される。
チャネル保護膜120は、後続工程であるストリップ工程および洗浄工程時にそれぞれ用いられるストリップ液おおよび洗浄液などによるチャネル部の活性層114の損傷を防止する。
図8Fに示したように、第2導電パターン群の上に残っていたフォトレジストパターン178がストリップ工程で除去される。
データライン104は、ジャンピング構造でデータパッド160と連結されるように、データパッド下部電極162の近くに形成され、または重畳形成されることもできる。
図9Aおよび図9Bを参照すると、第3マスク工程において、ゲートパッド下部電極152及びデータパッド下部電極162を覆うように形成されたゲート絶縁膜112を除去し、ゲートパッド下部電極152を露出させるコンタクトホール154と、データパッド下部電極162を露出させるコンタクトホール172と、ジャンピング構造でデータパッド下部電極162とデータライン104とを連結するためにデータ下部電極162を露出させるコンタクトホール171とが形成される。
これを詳細に説明すると、ゲートパッド下部電極152を覆うように形成されたゲート絶縁膜112が、第3マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることによって、ゲートパッド下部電極152を露出させるコンタクトホール154が形成される。
データライン104とゲートパターンとからなるデータパッド160とはジャンピング構造で接続されるが、このためにデータパッド下部電極162を露出させるコンタクトホール171が形成される。
データパッド下部電極162はゲートパターンからなるので、データパッドのオープンのためにデータパッド下部電極162の端部の一部を露出させるコンタクトホール172を形成する。
図10Aおよび図10Bを参照すると、第4マスク工程において、コンタクトホール154が形成された下部基板101上に、画素電極122、透明導電パターン118、ゲートパッド上部電極156、データパッド上部電極166およびジャンピング電極168を含む第3導電パターン群が形成される。
詳細に説明すると、コンタクトホール154が形成された基板101上に、スパッタリングなどの蒸着方法により透明導電膜が塗布される。
ここで、透明導電膜の材料としては、ITO(Indium Tin Oxide)、TO(Tin Oxide)、ITZO(Indium Tin Zinc Oxide)およびIZO(Indium Zinc Oxide)のうち一つが用いられる。
続いて、フォトリソグラフィ工程とエッチング工程により透明導電膜がパターニングされることによって、画素電極122、透明導電パターン118、ゲートパッド上部電極156、データパッド上部電極166およびジャンピング電極を含む第3導電パターン群が形成される。
画素電極122はドレイン電極110と直接接続される。
透明導電パターン118は、データライン104、ソース電極108およびドレイン電極110と直接接続されるように、それらの上に形成される。ゲートパッド上部電極156は、コンタクトホール154を通じてゲートパッド下部電極152と電気的に接続される。データパッド上部電極166は、データパッド下部電極162とコンタクトホール171、172を通じて接続される。
そして、データライン104とデータパッド160とを連結するジャンピング構造で、データライン104と直接連結されるジャンピング電極168がデータパッド下部電極162とコンタクトホール171を通じて電気的に接続される。
このように、データパッド160はゲートパターンからなるデータパッド下部電極162と透明導電膜からなるデータパッド上部電極166とからなり、データパッド下部電極162はデータライン104の方に延長されデータライン104とジャンピング構造で接続される。
ジャンピング構造は、ジャンピング電極168によりデータライン104とデータパッド下部電極162とが連結される構造であって、ジャンピング電極168は、データパッド下部電極162に形成されたコンタクトホール171を通じて接続され、データライン104上に形成された透明導電パターンを連結させることができる。
一方、本発明に係る薄膜トランジスタアレイ基板は、対向するカラーフィルタアレイ基板と合着され、その間に液晶を備えて液晶パネルを形成する。
カラーフィルタアレイ基板は、液晶セル単位で形成されたカラーフィルタと、カラーフィルタ間の区分および外部光反射のためのブラックマトリックスと、液晶セルに共通的に基準電圧を供給する共通電極とで構成される。
特に、薄膜トランジスタアレイ基板は、製造工程の後に信号ラインのショート、断線などのライン不良と薄膜トランジスタの不良などを検出するための信号検査過程を経る。
信号検査過程のために薄膜トランジスタアレイ基板には、ゲートラインとデータラインそれぞれの奇数ラインと、偶数ラインとに区分して接続された奇数ショーティングバーと偶数ショーティングバーとが設けられる。
具体的に、データラインの検査は、奇数データラインに共通接続されたデータ奇数ショーティングバーと偶数データラインに共通接続されたデータ偶数ショーティングバーとを用いて、ライン不良を検出する。
図11は、本発明に係る薄膜トランジスタアレイ基板の外郭パッド部の一部を示す平面図である。
図11に示したように、本発明に係る薄膜トランジスタアレイ基板は、ゲートライン102とデータライン104との交差部ごとに形成された薄膜トランジスタ130と、薄膜トランジスタ130に接続された画素電極122とを備え、データライン104は外郭にデータリンクを経由してデータパッド160を形成する。
データパッド160は、偶数/奇数データライン109a、109bにつながり、ショーティングバー196、197に連結される。
データライン104とジャンピング構造として連結されるデータパッド160および偶数/奇数データライン109a、109bはゲート金属からなり、偶数データライン109aは、データ金属パターン151でコンタクトホール173を通じて接続され、データ偶数ショーティングバー197に連結される。
奇数データライン109bは、ゲート金属からなるデータ奇数ショーティングバー196に連結される。
静電気防止のために偶数データライン109aはH型の接地ラインを備え、このH型の接地ライン181は断絶部Aを有してはいるが、電気的にはつながっている。
このとき、断絶部Aは数μm程度で形成されることによって、静電気発生時に静電気が接地ライン181を通じて抜けられるようにする。
接地ライン181はデータ奇数ショーティングバー196に連結される。
したがって、偶数/奇数データライン109a、109bは、接地ライン181により等電位を形成して、静電気を防止する。
但し、液晶パネルの形成時に、データ偶数/奇数ショーティングバー196、197はカットおよび除去される。
以上説明した内容を通じて、当業者であれば、本発明の技術思想を逸脱しない範囲で様々な変更および修正が可能なことがわかるはずである。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求範囲によって決められるものである。
従来の4マスク工程により製造した薄膜トランジスタアレイ基板の平面図である。 図1の線I−I′に沿って切断した薄膜トランジスタアレイ基板の断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を説明するための工程断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を説明するための工程断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を説明するための工程断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を説明するための工程断面図である。 本発明に係る薄膜トランジスタアレイ基板の平面図である。 図4の線II−II′に沿って切断した薄膜トランジスタアレイ基板の断面図である。 本発明に係る薄膜トランジスタアレイ基板において、第1マスク工程により第1導電パターン群の製造方法を説明するための平面図である。 本発明に係る薄膜トランジスタアレイ基板において、第1マスク工程により第1導電パターン群の製造方法を説明するための断面図である。 本発明に係る薄膜トランジスタアレイ基板において、第2マスク工程により半導体パターンと第2導電パターン群およびチャネル保護膜の製造方法を説明するための平面図である。 本発明に係る薄膜トランジスタアレイ基板において、第2マスク工程により半導体パターンと第2導電パターン群およびチャネル保護膜の製造方法を説明するための断面図である。 本発明に係る第2導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る第2導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る第2導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る第2導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る第2導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る第2導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る薄膜トランジスタアレイ基板において、第3マスク工程を説明するための平面図である。 本発明に係る薄膜トランジスタアレイ基板において、第3マスク工程を説明するための断面図である。 本発明に係る薄膜トランジスタアレイ基板において、第4マスク工程を説明するための平面図である。 本発明に係る薄膜トランジスタアレイ基板において、第4マスク工程を説明するための断面図である。 本発明に係る薄膜トランジスタアレイ基板の外郭パッド部の一部の平面図である。
符号の説明
102:ゲートライン
104:データライン
105:画素領域
106:ゲート電極
108:ソース電極
110:ドレイン電極
112:ゲート絶縁膜
114:活性層
116:オーミック接触層
118:透明導電パターン
154、171、172:コンタクトホール
122:画素電極
130:薄膜トランジスタ
140:キャパシタ
150:ゲートパッド
152:ゲートパッド下部電極
156:ゲートパッド上部電極
160:データパッド
162:データパッド下部電極
166:データパッド上部電極
168:ジャンピング電極

Claims (32)

  1. ゲートラインと接続されたゲート電極と、
    前記ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、
    前記ソース電極とチャネルを介して対向するドレイン電極と、
    前記ソース電極およびドレイン電極間の前記チャネルを形成する半導体層と、
    前記画素領域に位置し、前記ドレイン電極と接触形成された画素電極と、
    前記半導体層のチャネル上に形成されたチャネル保護膜と、
    前記ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、
    前記データラインと分離形成されたデータパッド下部電極を備えたデータパッドと、を含むことを特徴とする薄膜トランジスタアレイ基板。
  2. 前記チャネル保護膜は、シリコン窒化物およびシリコン酸化物のうちどちらか一つで形成されたことを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
  3. 前記半導体層は、前記ソースおよびドレイン電極間のチャネルを形成する活性層と、
    前記ソースおよびドレイン電極と前記活性層との間に形成されたオーミック接触層とを備えることを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
  4. 前記データライン、前記ソースおよびドレイン電極の上に、それらに沿って前記画素電極と同一物質で形成される透明導電パターンをさらに備えたことを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
  5. 前記ゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレージキャパシタをさらに備えたことを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
  6. 前記ゲートパッドは、前記ゲートラインと接続されたゲートパッド下部電極と、
    前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極を露出させるコンタクトホールと、
    前記コンタクトホールを通じて前記ゲートパッド下部電極と接続されたゲートパッド上部電極と、を含むことを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
  7. 前記データパッドは、前記データラインと前記データパッド下部電極とが透明導電物質であるジャンピング電極で連結されることを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
  8. 前記データパッドは、ゲート物質からなるデータパッド下部電極と、前記データパッド下部電極とゲート絶縁膜を介してコンタクトホールを通じて接続されたデータパッド上部電極と、を含むことを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
  9. 基板上にゲート電極、ゲートライン、ゲートパッドおよびデータパッドを形成する段階と、
    前記ゲート電極上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に、前記ゲートラインと交差するデータライン、ソースおよびドレイン電極、前記ソースおよびドレイン電極間のチャネルを形成する半導体層、及び前記半導体層のチャネルを保護するために前記半導体上にチャネル保護膜を形成する段階と、
    前記ドレイン電極及び前記ゲート絶縁膜の上に、前記ドレイン電極と接触形成された画素電極と、前記データラインとデータパッドを連結するジャンピング電極とを形成する段階と、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  10. 前記ゲート絶縁膜上に、前記ゲートラインと交差するデータライン、ソースおよびドレイン電極、前記ソースおよびドレイン電極間のチャネルを形成する半導体層、及び前記半導体層のチャネルを保護するために前記半導体層にチャネル保護膜を形成する段階は、
    前記ゲート絶縁膜上に、第1および第2半導体層およびデータ金属層を順次形成する段階と、
    前記データ金属層上に、部分露光マスクを用いて、段差のあるフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンを用いて、前記第1および第2半導体層とデータ金属層とをパターニングして、活性層と、オーミック接触層と、データラインと、ソースおよびドレイン電極とを形成する段階と、
    前記フォトレジストパターンをアッシングする段階と、
    前記アッシングされたフォトレジストパターンを用いて、前記チャネルに対応して金属層およびオーミック接触層をパターニングし、前記チャネルを形成する前記活性層を露出させる段階と、
    前記アッシングされたフォトレジストパターンをマスクとして前記露出された活性層表面をプラズマに露出させ、前記露出された活性層上にチャネル保護膜を形成する段階と、
    前記アッシングされたフォトレジストパターンを除去する段階と、を含むことを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
  11. 前記チャネル保護膜を形成する段階において、
    前記活性層を形成するシリコンと酸素プラズマ及び窒素プラズマのうちどちらか一つと結合させ、前記活性層上にチャネル保護膜を形成する段階を含むことを特徴とする請求項10に記載の薄膜トランジスタアレイ基板の製造方法。
  12. 前記ソース電極と接続されたデータライン、ソース電極およびドレイン電極の上に、それらに沿って前記画素電極と同一物質で透明導電パターンを形成する段階を付加的に含むことを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
  13. 前記透明導電パターンを形成する段階は、
    前記ソース電極、ドレイン電極、半導体層およびチャネル保護膜が形成された基板上に透明導電膜を全面蒸着する段階と、
    前記透明導電膜上にフォトレジストパターンを形成する段階と、を含むことを特徴とする請求項12に記載の薄膜トランジスタアレイ基板の製造方法。
  14. 前記フォトレジストパターンを形成する段階の後に、
    前記フォトレジストパターンをアッシングする段階と、
    前記アッシングされたフォトレジストパターンを用いて、前記透明導電膜をエッチングする段階と、をさらに含むことを特徴とする請求項13に記載の薄膜トランジスタアレイ基板の製造方法。
  15. 前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレージキャパシタを形成する段階を付加的に含むことを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
  16. 前記ゲート電極と接続されたゲートラインから延長されたゲートパッド下部電極を形成する段階と、
    前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極を露出させるコンタクトホールを形成する段階と、
    前記コンタクトホールを通じて前記ゲートパッド下部電極と接続されたゲートパッド上部電極を形成する段階と、を含むことを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
  17. 前記半導体層上に前記ソース電極に接続されたデータラインと前記ジャンピング電極で連結されるデータパッド下部電極を形成する段階と、
    前記データパッド下部電極とゲート絶縁膜を介してコンタクトホールを通じて接続されるデータパッド上部電極を形成する段階と、を付加的に含むことを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
  18. 前記ジャンピング電極は、透明導電パターンからなることを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
  19. 前記データパッドとデータラインとは、互いに異なる物質からなることを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
  20. 基板上にゲートライン、該ゲートラインと接続されたゲート電極、該ゲートラインから伸長されたゲートパッド下部電極、およびデータパッド下部電極を含む第1導電パターン群を形成する段階と、
    前記第1導電パターン群を覆うように、ゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に、前記ゲートラインと交差するデータライン、該データラインから突出したソース電極、及び該ソース電極とチャネルを介して対向するドレイン電極を含む第2導電パターン群、前記チャネルを形成する半導体群、及び前記半導体群のチャネル上にチャネル保護膜を形成する段階と、
    前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極、及び前記データパッド下部電極の一部をそれぞれ露出させるコンタクトホールを形成する段階と、
    前記ドレイン電極と接触形成された画素電極、前記データパッド下部電極と前記コンタクトホールを通じて接続されたデータパッド上部電極、前記ゲートパッド下部電極と前記コンタクトホールを通じて接続されたゲートパッド上部電極、及び前記データパッド下部電極と前記データラインとをコンタクトホールを通じて接続させるジャンピング電極を含む第3導電パターン群を形成する段階と、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  21. 前記チャネル保護膜を形成する段階は、
    前記チャネルを形成する活性層を形成するシリコンと、酸素プラズマまたは窒素プラズマのうちどちらか一つとを結合させて、前記活性層上にチャネル保護膜を形成する段階を含むことを特徴とする請求項20に記載の薄膜トランジスタアレイ基板の製造方法。
  22. 前記データライン、前記ソース電極および前記ドレイン電極の上に、それらに沿って前記画素電極と同一物質で透明導電パターンを形成する段階をさらに含むことを特徴とする請求項20に記載の薄膜トランジスタアレイ基板の製造方法。
  23. 前記第1導電パターン群の形成時に、前記データラインの各々に連結され一定間隔離隔して配列された静電気防止ラインパターンをさらに形成することを特徴とする請求項20に記載の薄膜トランジスタアレイ基板の製造方法。
  24. 前記第1導電パターン群及び第2導電パターン群に、それぞれ第1及び第2ショーティングバーをさらに形成することを特徴とする請求項20に記載の薄膜トランジスタアレイ基板の製造方法。
  25. 前記第1及び第2ショーティングバーは、カットされ除去されることを特徴とする請求項24に記載の薄膜トランジスタアレイ基板の製造方法。
  26. ゲートラインと接続されたゲート電極と、
    前記ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、
    前記ソース電極とチャネルを介して対向するドレイン電極と、
    前記ソース電極およびドレイン電極間のチャネルを形成する半導体層と、
    前記画素領域に位置し、前記ドレイン電極と接触形成された画素電極と、
    前記半導体層のチャネル上に形成されたチャネル保護膜と、
    前記ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、
    前記データラインと分離形成されたデータパッド下部電極を備えたデータパッドと、
    前記データパッドに信号を印加するための偶数/奇数データラインと、
    前記偶数/奇数データラインのうちどちらか一つに連結され、一定間隔離隔して配列された静電気防止ラインパターンと、を含むことを特徴とする薄膜トランジスタアレイ基板。
  27. 前記偶数/奇数データラインは、それぞれ第1及び第2ショーティングバーと連結されることを特徴とする請求項26に記載の薄膜トランジスタアレイ基板。
  28. 前記第1及び第2ショーティングバーは、カットされ除去されることを特徴とする請求項27に記載の薄膜トランジスタアレイ基板。
  29. 基板上にゲート電極、ゲートライン、ゲートパッド、データパッド、及び第1ショーティングバーを形成する段階と、
    前記基板上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に半導体層及び金属層を形成する段階と、
    前記半導体層及び金属層をパターニングして、前記ゲートライン、前記データライン、薄膜トランジスタ領域、前記ゲートパッド、前記データパッド、及び前記第2ショーティングバーの位置にそれぞれパターンを形成する段階と、
    前記半導体群のチャネル上にチャネル保護膜を形成する段階と、
    前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極及び前記データパッド下部電極の一部をそれぞれ露出させるコンタクトホールを形成する段階と、
    前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソースおよびドレイン電極、該ソースおよびドレイン電極間のチャネルを形成する半導体層、前記ドレイン電極と接触形成された画素電極、前記ゲートパッドおよびデータパッドの上部電極、及び前記データラインとデータパッドを連結するジャンピング電極を形成する段階と、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  30. 前記第1及び第2ショーティングバーをカットして除去する段階をさらに含むことを特徴とする請求項29に記載の薄膜トランジスタアレイ基板の製造方法。
  31. 前記第1及び第2ショーティングバーは、データラインの偶数/奇数とにそれぞれ連結されることを特徴とする請求項29に記載の薄膜トランジスタアレイ基板の製造方法。
  32. 前記データラインの偶数/奇数のうち少なくともいずれか一つには、静電気防止ラインパターンが連結され、等電位を形成することを特徴とする請求項29に記載の薄膜トランジスタアレイ基板の製造方法。
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