JP2006191014A - 薄膜トランジスタアレイ基板およびその製造方法 - Google Patents
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Abstract
【解決手段】本発明の薄膜トランジスタアレイ基板は、ゲートラインと接続されたゲート電極と、ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、ソース電極とチャネルを介して対向するドレイン電極と、ソース電極およびドレイン電極間のチャネルを形成する半導体層と、画素領域に位置しドレイン電極と接触形成された画素電極と、半導体層のチャネル上に形成されるチャネル保護膜と、ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、データラインと分離形成されたデータパッド下部電極を備えたデータパッドとを含むことを特徴とする。
【選択図】図5
Description
よって、近年は薄膜トランジスタアレイ基板の標準マスク工程であった5マスク工程から一つの工程を減らした4マスク工程が台頭している。
このために、薄膜トランジスタ30は、ゲートライン2に接続されたゲート電極6と、データライン4に接続されたソース電極8と、画素電極22に接続されたドレイン電極10とを備える。
活性層14は、データライン4、データパッド下部電極62およびストレージ電極28とも重畳されるように形成する。
このようなストレージキャパシタ40は、画素電極22に充電された画素信号を、次の画素信号が充電されるまで、安定的に維持するようにする。
これを詳細に説明すると、下部基板1上にスパッタリング方法などの蒸着方法によりゲート金属層が形成される。
詳細に説明すると、データパターンが形成されたゲート絶縁膜12上に、PECVDなどの蒸着方法で保護膜18が全面形成される。
また、相対的に低いストレージキャパシタ40の容量値により、むら等の画質の低下が発生する。
ゲート信号を供給するゲートライン102とデータ信号を供給するデータライン104とは、交差構造で形成され画素領域105を定義する。
このために、薄膜トランジスタ130は、ゲートライン102に接続されたゲート電極106と、データライン104に接続されたソース電極108と、画素電極122に接続されたドレイン電極110とを備える。
透明導電パターン118は、ジャンピング構造でデータライン104とデータパッド150を連結するジャンピング電極168を形成する。
データライン104上に形成された透明導電パターン118は、データライン104の断線時にデータ信号を各薄膜トランジスタ130のソース電極108に供給するリペアの役割をする。
このような電界によって、下部アレイ基板と上部アレイ基板との間の液晶分子が誘電異方性により回転する。
液晶分子の回転強度によって画素領域105を透過する光透過率に差ができることにより、階調を具現するようになる。
このようなストレージキャパシタ140は、画素電極122に充電された画素信号を次の画素信号が充電されるまで安定的に維持されるようにする。
このようなゲートパッド150は、ゲートライン102から延長されるゲートパッド下部電極152と、ゲート絶縁膜112を貫通するコンタクトホール154を通じてゲートパッド下部電極152と接続されたゲートパッド上部電極156とで構成される。
このようなデータパッド160は、基板上にゲートパターンで形成されるデータパッド下部電極162と、そのデータパッド下部電極162とゲート絶縁膜112を介して接続されるデータパッド上部電極166とで構成される。
ジャンピング構造は、ゲートパターンで形成されるデータパッド下部電極162と、そのデータパッド下部電極162とデータライン104とを連結する透明な導電膜であるジャンピング電極168とで構成される。
これを詳細に説明すると、下部基板101上に、スパッタリングなどの蒸着方法によりゲート金属層が形成される。
ここで、ゲート金属層としては、アルミニウム(Al)、アルミニウム/ネオジム(Al/Nd)を含むアルミニウム系金属などが用いられる。
ここで、マスク基板173が露出された領域は露光領域S1となる。
詳細に説明すると、コンタクトホール154が形成された基板101上に、スパッタリングなどの蒸着方法により透明導電膜が塗布される。
画素電極122はドレイン電極110と直接接続される。
具体的に、データラインの検査は、奇数データラインに共通接続されたデータ奇数ショーティングバーと偶数データラインに共通接続されたデータ偶数ショーティングバーとを用いて、ライン不良を検出する。
図11に示したように、本発明に係る薄膜トランジスタアレイ基板は、ゲートライン102とデータライン104との交差部ごとに形成された薄膜トランジスタ130と、薄膜トランジスタ130に接続された画素電極122とを備え、データライン104は外郭にデータリンクを経由してデータパッド160を形成する。
このとき、断絶部Aは数μm程度で形成されることによって、静電気発生時に静電気が接地ライン181を通じて抜けられるようにする。
したがって、偶数/奇数データライン109a、109bは、接地ライン181により等電位を形成して、静電気を防止する。
104:データライン
105:画素領域
106:ゲート電極
108:ソース電極
110:ドレイン電極
112:ゲート絶縁膜
114:活性層
116:オーミック接触層
118:透明導電パターン
154、171、172:コンタクトホール
122:画素電極
130:薄膜トランジスタ
140:キャパシタ
150:ゲートパッド
152:ゲートパッド下部電極
156:ゲートパッド上部電極
160:データパッド
162:データパッド下部電極
166:データパッド上部電極
168:ジャンピング電極
Claims (32)
- ゲートラインと接続されたゲート電極と、
前記ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、
前記ソース電極とチャネルを介して対向するドレイン電極と、
前記ソース電極およびドレイン電極間の前記チャネルを形成する半導体層と、
前記画素領域に位置し、前記ドレイン電極と接触形成された画素電極と、
前記半導体層のチャネル上に形成されたチャネル保護膜と、
前記ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、
前記データラインと分離形成されたデータパッド下部電極を備えたデータパッドと、を含むことを特徴とする薄膜トランジスタアレイ基板。 - 前記チャネル保護膜は、シリコン窒化物およびシリコン酸化物のうちどちらか一つで形成されたことを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
- 前記半導体層は、前記ソースおよびドレイン電極間のチャネルを形成する活性層と、
前記ソースおよびドレイン電極と前記活性層との間に形成されたオーミック接触層とを備えることを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。 - 前記データライン、前記ソースおよびドレイン電極の上に、それらに沿って前記画素電極と同一物質で形成される透明導電パターンをさらに備えたことを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
- 前記ゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレージキャパシタをさらに備えたことを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
- 前記ゲートパッドは、前記ゲートラインと接続されたゲートパッド下部電極と、
前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極を露出させるコンタクトホールと、
前記コンタクトホールを通じて前記ゲートパッド下部電極と接続されたゲートパッド上部電極と、を含むことを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。 - 前記データパッドは、前記データラインと前記データパッド下部電極とが透明導電物質であるジャンピング電極で連結されることを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
- 前記データパッドは、ゲート物質からなるデータパッド下部電極と、前記データパッド下部電極とゲート絶縁膜を介してコンタクトホールを通じて接続されたデータパッド上部電極と、を含むことを特徴とする請求項1に記載の薄膜トランジスタアレイ基板。
- 基板上にゲート電極、ゲートライン、ゲートパッドおよびデータパッドを形成する段階と、
前記ゲート電極上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に、前記ゲートラインと交差するデータライン、ソースおよびドレイン電極、前記ソースおよびドレイン電極間のチャネルを形成する半導体層、及び前記半導体層のチャネルを保護するために前記半導体上にチャネル保護膜を形成する段階と、
前記ドレイン電極及び前記ゲート絶縁膜の上に、前記ドレイン電極と接触形成された画素電極と、前記データラインとデータパッドを連結するジャンピング電極とを形成する段階と、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記ゲート絶縁膜上に、前記ゲートラインと交差するデータライン、ソースおよびドレイン電極、前記ソースおよびドレイン電極間のチャネルを形成する半導体層、及び前記半導体層のチャネルを保護するために前記半導体層にチャネル保護膜を形成する段階は、
前記ゲート絶縁膜上に、第1および第2半導体層およびデータ金属層を順次形成する段階と、
前記データ金属層上に、部分露光マスクを用いて、段差のあるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンを用いて、前記第1および第2半導体層とデータ金属層とをパターニングして、活性層と、オーミック接触層と、データラインと、ソースおよびドレイン電極とを形成する段階と、
前記フォトレジストパターンをアッシングする段階と、
前記アッシングされたフォトレジストパターンを用いて、前記チャネルに対応して金属層およびオーミック接触層をパターニングし、前記チャネルを形成する前記活性層を露出させる段階と、
前記アッシングされたフォトレジストパターンをマスクとして前記露出された活性層表面をプラズマに露出させ、前記露出された活性層上にチャネル保護膜を形成する段階と、
前記アッシングされたフォトレジストパターンを除去する段階と、を含むことを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記チャネル保護膜を形成する段階において、
前記活性層を形成するシリコンと酸素プラズマ及び窒素プラズマのうちどちらか一つと結合させ、前記活性層上にチャネル保護膜を形成する段階を含むことを特徴とする請求項10に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ソース電極と接続されたデータライン、ソース電極およびドレイン電極の上に、それらに沿って前記画素電極と同一物質で透明導電パターンを形成する段階を付加的に含むことを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記透明導電パターンを形成する段階は、
前記ソース電極、ドレイン電極、半導体層およびチャネル保護膜が形成された基板上に透明導電膜を全面蒸着する段階と、
前記透明導電膜上にフォトレジストパターンを形成する段階と、を含むことを特徴とする請求項12に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記フォトレジストパターンを形成する段階の後に、
前記フォトレジストパターンをアッシングする段階と、
前記アッシングされたフォトレジストパターンを用いて、前記透明導電膜をエッチングする段階と、をさらに含むことを特徴とする請求項13に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレージキャパシタを形成する段階を付加的に含むことを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記ゲート電極と接続されたゲートラインから延長されたゲートパッド下部電極を形成する段階と、
前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールを通じて前記ゲートパッド下部電極と接続されたゲートパッド上部電極を形成する段階と、を含むことを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記半導体層上に前記ソース電極に接続されたデータラインと前記ジャンピング電極で連結されるデータパッド下部電極を形成する段階と、
前記データパッド下部電極とゲート絶縁膜を介してコンタクトホールを通じて接続されるデータパッド上部電極を形成する段階と、を付加的に含むことを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ジャンピング電極は、透明導電パターンからなることを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記データパッドとデータラインとは、互いに異なる物質からなることを特徴とする請求項9に記載の薄膜トランジスタアレイ基板の製造方法。
- 基板上にゲートライン、該ゲートラインと接続されたゲート電極、該ゲートラインから伸長されたゲートパッド下部電極、およびデータパッド下部電極を含む第1導電パターン群を形成する段階と、
前記第1導電パターン群を覆うように、ゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に、前記ゲートラインと交差するデータライン、該データラインから突出したソース電極、及び該ソース電極とチャネルを介して対向するドレイン電極を含む第2導電パターン群、前記チャネルを形成する半導体群、及び前記半導体群のチャネル上にチャネル保護膜を形成する段階と、
前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極、及び前記データパッド下部電極の一部をそれぞれ露出させるコンタクトホールを形成する段階と、
前記ドレイン電極と接触形成された画素電極、前記データパッド下部電極と前記コンタクトホールを通じて接続されたデータパッド上部電極、前記ゲートパッド下部電極と前記コンタクトホールを通じて接続されたゲートパッド上部電極、及び前記データパッド下部電極と前記データラインとをコンタクトホールを通じて接続させるジャンピング電極を含む第3導電パターン群を形成する段階と、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記チャネル保護膜を形成する段階は、
前記チャネルを形成する活性層を形成するシリコンと、酸素プラズマまたは窒素プラズマのうちどちらか一つとを結合させて、前記活性層上にチャネル保護膜を形成する段階を含むことを特徴とする請求項20に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記データライン、前記ソース電極および前記ドレイン電極の上に、それらに沿って前記画素電極と同一物質で透明導電パターンを形成する段階をさらに含むことを特徴とする請求項20に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記第1導電パターン群の形成時に、前記データラインの各々に連結され一定間隔離隔して配列された静電気防止ラインパターンをさらに形成することを特徴とする請求項20に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記第1導電パターン群及び第2導電パターン群に、それぞれ第1及び第2ショーティングバーをさらに形成することを特徴とする請求項20に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記第1及び第2ショーティングバーは、カットされ除去されることを特徴とする請求項24に記載の薄膜トランジスタアレイ基板の製造方法。
- ゲートラインと接続されたゲート電極と、
前記ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、
前記ソース電極とチャネルを介して対向するドレイン電極と、
前記ソース電極およびドレイン電極間のチャネルを形成する半導体層と、
前記画素領域に位置し、前記ドレイン電極と接触形成された画素電極と、
前記半導体層のチャネル上に形成されたチャネル保護膜と、
前記ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、
前記データラインと分離形成されたデータパッド下部電極を備えたデータパッドと、
前記データパッドに信号を印加するための偶数/奇数データラインと、
前記偶数/奇数データラインのうちどちらか一つに連結され、一定間隔離隔して配列された静電気防止ラインパターンと、を含むことを特徴とする薄膜トランジスタアレイ基板。 - 前記偶数/奇数データラインは、それぞれ第1及び第2ショーティングバーと連結されることを特徴とする請求項26に記載の薄膜トランジスタアレイ基板。
- 前記第1及び第2ショーティングバーは、カットされ除去されることを特徴とする請求項27に記載の薄膜トランジスタアレイ基板。
- 基板上にゲート電極、ゲートライン、ゲートパッド、データパッド、及び第1ショーティングバーを形成する段階と、
前記基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に半導体層及び金属層を形成する段階と、
前記半導体層及び金属層をパターニングして、前記ゲートライン、前記データライン、薄膜トランジスタ領域、前記ゲートパッド、前記データパッド、及び前記第2ショーティングバーの位置にそれぞれパターンを形成する段階と、
前記半導体群のチャネル上にチャネル保護膜を形成する段階と、
前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極及び前記データパッド下部電極の一部をそれぞれ露出させるコンタクトホールを形成する段階と、
前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソースおよびドレイン電極、該ソースおよびドレイン電極間のチャネルを形成する半導体層、前記ドレイン電極と接触形成された画素電極、前記ゲートパッドおよびデータパッドの上部電極、及び前記データラインとデータパッドを連結するジャンピング電極を形成する段階と、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記第1及び第2ショーティングバーをカットして除去する段階をさらに含むことを特徴とする請求項29に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記第1及び第2ショーティングバーは、データラインの偶数/奇数とにそれぞれ連結されることを特徴とする請求項29に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記データラインの偶数/奇数のうち少なくともいずれか一つには、静電気防止ラインパターンが連結され、等電位を形成することを特徴とする請求項29に記載の薄膜トランジスタアレイ基板の製造方法。
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