KR101274628B1 - Ｆｆｓ형 ｔｆｔ－ｌｃｄ 어레이기판의 제조방법 - Google Patents

Ｆｆｓ형 ｔｆｔ－ｌｃｄ 어레이기판의 제조방법 Download PDF

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Abstract

일종의 FFS형 TFT-LCD 어레이기판의 제조방법으로서, 투명기판(10)에 제1 투명도전박막 및 제1 금속박막을 순차적으로 증착한 다음, 패터닝을 실시하여 게이트라인(1), 게이트전극, 공통전극(6) 및 공통전극라인(5)을 포함하는 패턴을 형성하는 단계와; 게이트절연박막, 반도체박막 및 도핑 반도체박막을 순차적으로 형성한 다음, 패터닝을 실시하여 PAD영역의 게이트라인 연결홀 및 반도체 패턴을 형성하는 단계와; 제2 금속박막을 증착하고, 이에 대하여 패터닝을 실시한 후, 제2 투명도전박막을 증착하고 박리 공정을 실시한 다음, 노출된 제2 금속박막 및 도핑 반도체박막을 노출시켜, 소스전극, 드레인전극, TFT 채널 및 화소전극(4)을 포함하는 패턴을 형성하는 단계를 포함한다.

Description

ＦＦＳ형 ＴＦＴ－ＬＣＤ 어레이기판의 제조방법{Manufacturing method for array substrate with Fringe Field Switching type Thin Film Transistor Liquid Crystal Display}
본 발명은 일종의 FFS형 TFT-LCD 어레이기판의 제조방법에 관한 것이다.
박막트랜지스터 액정디스플레이장치(Thin Film Transistor Liquid Crystal Display, 약칭 TFT-LCD)는 일종의 주요한 평판디스플레이장치(Flat Panel Display, 약칭 FPD)이다.
액정을 구동시키는 전계 방향에 따라, TFT-LCD는 수직전계형과 수평전계형으로 구분된다. 수직전계형 TFT-LCD는 어레이기판에 화소전극을 형성하고, 컬러필터기판에 공통전극을 형성해야 하며, 수평전계형 TFT-LCD는 어레이기판에 화소전극과 공통전극을 동시에 형성해야 한다. 따라서 수평전계형 TFT-LCD의 어레이기판을 제작할 경우, 수직전계형 TFT-LCD의 어레이기판에 비해 공통전극을 형성하는 한 번의 마스크 공정을 별도로 추가해야 한다. 수직전계형 TFT-LCD는 트위스트 네마틱(Twist Nematic, 약칭 TN)형 TFT-LCD를 포함하며, 수평전계형 TFT-LCD는 프린지 필드 스위칭(Fringe Field Switching, 약칭 FFS)형 TFT-LCD와, 인플레인 스위칭(In-Plane Switching, 약칭 IPS)형 TFT-LCD를 포함한다. 수평전계형 TFT-LCD, 특히 FFS형 TFT-LCD는 넓은 시야각, 높은 개구율 등의 장점을 지녀 액정디스플레이 분야에 광범위하게 응용되고 있다.
현재, FFS형 TFT-LCD 어레이기판은 여러 번의 패터닝 공정을 통해 구조 패턴을 형성하여 제작되며, 매회의 패터닝 공정은 또한 각각 마스크를 사용하여 포토레지스트의 노광, 현상, 식각과 나머지 포토레지스트의 박리 등 공정을 포함한다. 식각 공정은 건식 식각과 습식 식각을 포함한다. 따라서 패터닝 공정의 횟수는 TFT-LCD 어레이기판 제조의 복잡하거나 단순한 정도를 판단할 수 있어, 패터닝 공정의 횟수를 감소시킨다는 것은 제조비용의 절감을 의미한다. 종래 기술의 6회 패터닝 공정은 공통전극 패터닝, 게이트라인과 게이트전극 패터닝, 활성층 패터닝, 소스전극-드레인전극 패터닝, 비어홀 패터닝과 화소전극 패터닝을 포함한다.
종래의 4회 패터닝공정으로 FFS형 TFT-LCD 어레이기판을 제조하는 방법은 다음과 같다:
단계 1: 제1 투명도전박막을 증착하고, 제1 패터닝 공정을 통해 일반 마스크를 이용하여 게이트라인, 공통전극라인과 게이트전극의 패턴을 형성한다.
단계 2: 게이트 절연박막, 활성층(반도체층과 도핑반도체층) 박막을 증착하고, 제2 패터닝 공정을 통해 일반 마스크를 이용하여 활성층(ACTIVE)의 패턴을 형성한다.
단계 3: 제1 투명도전박막과 제2 금속박막을 순차적으로 증착하고, 제3차 패터닝 공정을 통해 듀얼톤 마스크를 이용하여 화소전극, 드레인전극 및 TFT 채널을 형성한다.
단계 4: 부동태화층 및 제2 투명도전층을 증착하고, 제4차 패터닝 공정을 통해 듀얼톤 마스크를 이용하여 부동태화층, 연결홀(공통전극과 공통전극라인을 연결시키기 위한), PAD영역의 연결홀(PAD영역은 구동회로기판의 리드선과 어레이기판을 프레스 연결하는 영역으로서, PAD 영역의 연결홀을 통해 리드선을 어레이기판의 게이트라인, 데이터라인 및 공통전극라인 등과 전기적으로 연결한다) 및 공통전극의 패턴을 형성한다.
본 발명이 해결하려는 과제는, 상기 종래 기술의 문제점을 감안하여, 재료 사용이 감소하고, 더욱 가볍고 얇아지며, 비교적 적은 구동회로를 사용하여 액정재료의 규정된 회전 요구를 완수할 수 있는 FFS형 TFT-LCD 어레이기판의 제조방법을 제공하는 데 있다.
본 발명의 일 실시예에서는 투명기판에 제1 투명도전박막 및 제1 금속박막을 순차적으로 형성한 다음, 상기 제1 투명도전박막 및 상기 제1 금속박막의 적층에 패터닝을 실시하여 게이트라인, 게이트전극, 공통전극 및 공통전극라인을 포함하는 패턴을 형성하는 단계 1과; 게이트절연박막, 반도체박막 및 도핑 반도체박막을 형성하고, 상기 게이트절연박막, 반도체 박막 및 도핑 반도체박막의 적층에 패터닝을 실시하여, PAD영역의 게이트라인 연결홀 및 반도체층의 패턴을 형성하는 단계 2와; 제2 금속박막을 형성하고, 상기 제2 금속박막에 패터닝을 실시한 다음, 제2 투명도전박막을 형성하여, 리프트(lift) 박리공정을 실시함으로써 포토레지스트 상의 제2 투명도전박막을 제거하고, 노출된 제2 금속박막 및 도핑 반도체박막을 식각하여, 소스전극, 드레인전극, TFT채널 및 화소전극을 포함하는 패턴을 형성하는 단계 3을 포함하는 일종의 FFS형 TFT-LCD 어레이기판의 제조방법을 제공한다.
본 발명의 또 다른 일 실시예에서는 투명기판에 제1 투명도전박막 및 제1 금속박막을 순차적으로 형성한 다음, 상기 제1 투명도전박막 및 상기 제1 금속박막의 적층에 패터닝을 실시하여 게이트라인, 게이트전극, 화소전극 및 공통전극라인을 포함하는 패턴을 형성하는 단계 100과; 게이트절연박막, 반도체박막 및 도핑 반도체박막을 형성하고, 상기 게이트절연박막, 반도체박막 및 도핑 반도체박막의 적층에 패터닝을 실시하여, 비어홀, PAD영역의 게이트라인 연결홀 및 반도체층의 패턴을 형성하는 단계 200과; 제2 금속박막을 퇴적하고, 상기 제2 금속박막에 패터닝을 실시한 다음, 제2 투명도전박막을 퇴적하여, 리프트(lift) 박리공정을 실시함으로써 포토레지스트 상의 제2 투명도전박막을 제거한 후, 노출된 제2 금속박막 및 도핑 반도체박막을 식각하여, 소스전극, 드레인전극, TFT채널 및 공통전극을 포함하는 패턴을 형성하는 단계 300을 포함하는 일종의 FFS형 TFT-LCD 어레이기판의 제조방법을 제공한다.
본 발명에 따른 FFS형 TFT-LCD 어레이기판의 제조방법은 부동태화층을 형성하지 않아 재료 사용이 감소하고, 또한 어레이기판이 더욱 가볍고 얇아진다. 이밖에, 어레이기판에 부동태화층이 없기 때문에, 획득되는 액정디스플레이는 비교적 적은 구동회로를 사용하여 액정재료의 규정된 회전 요구를 완수할 수 있다.
도 1A는 일종의 FFS형 TFT-LCD 어레이기판의 평면도이다.
도 1B는 도 1A의 A-A선을 따른 단면도이다.
도 2는 본 발명인 FFS형 TFT-LCD 어레이기판의 제조방법 실시예 1의 흐름도이다.
도 3A-도 3C는 투명기판에 제1 투명도전박막 및 제1 금속박막을 증착한 후의 단면도로서, 그 중 도 3A는 화소영역의 단면도이고, 도 3B는 PAD영역의 게이트라인의 단면도이며, 도 3C는 PAD영역의 데이터라인의 단면도이다.
도 4A-도 4C는 도 3A-도 3C의 구조에 포토레지스트를 도포한 후 노광과 현상 처리를 실시한 후의 단면도이다.
도 5A-도 5C는 도 4A-도 4C의 구조에 제1 식각 공정을 실시한 후의 단면도이다.
도 6A-도 6C는 도 5A-도 5C의 포토레지스트에 애싱 공정을 실시한 후의 단면도이다.
도 7A-도 7C는 도 6A-도 6C의 구조에 제2 식각 공정을 실시한 후의 단면도이다.
도 8A-도 8C는 도 7A-도 7C의 포토레지스트를 박리한 후의 단면도이다.
도 9A-도 9C는 도 8A-도 8C의 구조에 게이트절연박막, 반도체박막 및 도핑 반도체박막을 증착한 후의 단면도이다.
도 10A-도 10C는 도 9A-도 9C의 구조에 포토레지스트를 도포한 후 노광과 현상 처리를 실시한 후의 단면도이다.
도 11A-도 11C는 도 10A-도 10C의 구조에 제3 식각 공정을 실시한 후의 단면도이다.
도 12A-도 12C는 도 11A-도 11C의 포토레지스트에 애싱 공정을 실시한 후의 단면도이다.
도 13A-도 13C는 도 12A-도 12C의 구조에 제4 식각 공정을 실시한 후의 단면도이다.
도 14A-도 14C는 도 13A-도 13C의 포토레지스트를 박리한 후의 단면도이다.
도 15A-도 15C는 도 14A-도 14C의 구조에 제2 금속박막을 증착한 후의 단면도이다.
도 16A-도 16C는 도 15A-도 15C의 구조에 포토레지스트를 도포하고 노광과 현상 처리를 실시한 후의 단면도이다.
도 17A-도 17C는 도 16A-도 16C의 구조에 제5 식각 공정을 실시한 후의 단면도이다.
도 18A-도 18C는 도 17A-도 17C의 포토레지스트에 애싱 공정을 실시한 후의 단면도이다.
도 19A-도 19C는 도 18A-도 18C의 구조에 제2 투명도전박막을 증착한 후의 단면도이다.
도 20A-도 20C는 도 19A-도 19C의 구조에 박리공정(lift off)을 실시한 후의 단면도이다.
도 21A-도 21C는 도 20A-도 20C의 구조에 제6 및 제 7 식각 공정을 실시한 후의 단면도이다.
도 22는 본 발명인 FFS형 TFT-LCD 어레이기판의 제조방법 실시예 2의 흐름도이다.
도 23A-도 23C는 투명기판에 제1 투명도전박막 및 제1 금속박막을 증착한 후의 단면도로서, 그 중 도 23A는 화소영역의 단면도이고, 도 23B는 PAD영역의 게이트라인의 단면도이며, 도 23C는 PAD영역의 데이터라인의 단면도이다.
도 24A-도 24C는 도 23A-도 23C의 구조에 포토레지스트를 도포한 후 노광과 현상 처리를 실시한 후의 단면도이다.
도 25A-도 25C는 도 24A-도 24C의 구조에 제1 식각 공정을 실시한 후의 단면도이다.
도 26A-도 26C는 도 25A-도 25C의 포토레지스트에 애싱 공정을 실시한 후의 단면도이다.
도 27A-도 27C는 도 26A-도 26C의 구조에 제2 식각 공정을 실시한 후의 단면도이다.
도 28A-도 28C는 도 27A-도 27C의 포토레지스트를 박리한 후의 단면도이다.
도 29A-도 29C는 도 28A-도 28C의 구조에 게이트절연박막, 반도체박막 및 도핑 반도체박막을 증착한 후의 단면도이다.
도 30A-도 30C는 도 29A-도 29C의 구조에 포토레지스트를 도포한 후 노광과 현상 처리를 실시한 후의 단면도이다.
도 31A-도 31C는 도 30A-도 30C의 구조에 제3 식각 공정을 실시한 후의 단면도이다.
도 32A-도 32C는 도 31A-도 31C의 포토레지스트에 애싱 공정을 실시한 후의 단면도이다.
도 33A-도 33C는 도 32A-도 32C의 구조에 제4 식각 공정을 실시한 후의 단면도이다.
도 34A-도 34C는 도 33A-도 33C의 포토레지스트를 박리한 후의 단면도이다.
도 35A-도 35C는 도 34A-도 34C의 구조에 제2 금속박막을 증착한 후의 단면도이다.
도 36A-도 36C는 도 35A-도 35C의 구조에 포토레지스트를 도포하고 노광과 현상 처리를 실시한 후의 단면도이다.
도 37A-도 37C는 도 36A-도 36C의 구조에 제5 식각 공정을 실시한 후의 단면도이다.
도 38A-도 38C는 도 37A-도 37C의 포토레지스트에 애싱 공정을 실시한 후의 단면도이다.
도 39A-도 39C는 도 38A-도 38C의 구조에 제2 투명도전박막을 증착한 후의 단면도이다.
도 40A-도 40C는 도 39A-도 39C의 구조에 박리공정(lift off)을 실시한 후의 단면도이다.
도 41A-도 41C는 도 40A-도 40C의 구조에 제6 및 제 7 식각 공정을 실시한 후의 단면도이다.
본 발명의 실시예의 목적, 기술방안과 장점이 더욱 명확해지도록, 이하 본 발명의 실시예 중의 도면을 결합하여, 본 발명의 실시예 중의 기술방안에 대하여 명확하고도 완전하게 설명하고자 한다. 묘사되는 실시예는 단지 본 발명의 일부 실시예일뿐 실시예의 전부가 아님은 당연하다. 본 발명의 실시예를 바탕으로, 본 분야의 통상의 기술자가 창조적인 노동을 기울이지 않은 전제 하에 획득된 모든 기타 실시예는 모두 본 발명의 보호 범위에 속한다.
비록, 종래의 4회의 패터닝을 통한 액정디스플레이의 어레이 기판 제조방법은, 한 번의 패터닝 공정만으로 화소전극, 소스전극, 드레인전극 및 TFT 채널의 패턴을 제작하여 원가를 절감할 수 있으나, 본 발명의 발명자는 실천 과정에서, 이러한 종래의 방법은 획득되는 액정디스플레이의 디스플레이 성능을 저하시키는 단점이 있다는 것을 발견하였다.
이하 도 1A와 도 1B를 결합하여 이러한 단점을 상세히 설명하겠다. 도 1A, 도 1B를 참조하면, 도 1A는 종래의 FFS형 TFT-LCD 어레이기판의 평면도이고, 도 1B는 도 1의 A-A선에 따른 단면도이다.
도 1A에 도시된 바와 같이, 어레이기판(Array Substrate)은 게이트라인(1), 데이터라인(2), 박막트랜지스터(Thin Film Transistor, 약칭 TFT)(3), 화소전극(4), 공통전극(6) 및 공통전극라인(5)을 포함한다. 게이트라인(1)은 투명기판(10)에 가로로 설치되고, 데이터라인(2)은 투명기판(10)에 세로로 설치되며, 게이트라인(1)과 데이터라인(2)의 교차 부위에 TFT(3)가 설치된다. TFT(3)는 활성 스위치소자이다. 화소전극(4)은 슬릿 전극이다. 공통전극(6)은 화소전극(4)의 아래에 위치하면서 그것과 중첩되며, 공통전극(5)은 화소전극과 함께 액정을 구동시키기 위한 전기장을 형성한다. 공통전극라인(5)과 공통전극(6)은 연결홀을 통해 연결된다. 도 1A에서 도면부호 "４"가 지시하는 것은 스트립형의 슬릿이 아니라 슬릿의 하부의 판상 화소전극이다.
도 1B에 도시된 바와 같이, 상기 FFS형 TFT-LCD 어레이기판은 또한 투명기판(10), 화소전극(4), 공통전극(6), 게이트전극(11), 게이트절연층(12), 활성층(반도체층(13)과 도핑 반도체층(14) 포함), 제1 투명도전부(15), 소스전극(16), 드레인전극(17), TFT 채널(channel)(18) 및 부동태화층(19)을 더 포함한다. 게이트전극(11)은 게이트라인(1)과 일체형으로 형성되고, 소스전극(16)은 데이터라인(2)과 일체형으로 형성되며, 드레인전극(17)은 화소전극(4)과 직접 연결된다. 게이트라인(1)에 온 신호가 입력되면, 활성층은 도전되며, 데이터라인(2) 상의 데이터신호가 소스전극(16)으로부터 TFT 채널(18)을 거쳐 드레인전극(17)에 도달하여, 최종적으로 화소전극(4)에 입력된다. 화소전극(4)은 신호를 획득한 후 공통전극(6)과 함께 액정을 구동시키는 전기장을 형성한다. 공통전극(6)에 슬릿이 구비되므로, 화소전극(4)과 함께 형성되는 전기장은 수평전계이다.
도 1B에서 알 수 있듯이, 소스전극(16)과 활성층 사이에 화소전극이 증착된 투명도전부(15)(투명도전박막을 식각하여 화소전극을 형성할 때 잔류되는 부분)가 구비된다. 액정디스플레이 분야에서, 화소전극은 ITO 또는 IZO로 형성되나, 이러한 재료는 금속보다 도전성이 떨어지기 때문에, 신호가 소스전극으로부터 활성층으로 전송되는 것을 방해하여, 액정디스플레이의 응답시간에 영향을 주고, 액정디스플레이의 디스플레이 품질에 영향을 미칠 수 있다.
도 2는 본 발명인 FFS형 TFT-LCD 어레이기판의 제조방법의 실시예 1의 흐름도이다. 도 2에 도시된 바와 같이, 본 발명의 실시예 1의 FFS형 TFT-LCD 어레이기판의 제조방법은
단계 1: 투명기판에 제 투명도전박막 및 제1 금속박막을 순차적으로 증착한 다음, 상기 제1 투명도전박막 및 제1 금속박막의 적층에 대하여 패터닝을 실시하여, 게이트라인, 게이트전극, 공통전극 및 공통전극라인을 포함하는 패턴을 형성하고;
단계 2: 게이트절연박막, 반도체박막 및 도핑 반도체박막을 순차적으로 형성한 다음, 게이트절연박막, 반도체박막 및 도핑 반도체박막의 적층에 대하여 패터닝을 실시하여, PAD영역의 게이트 연결홀 및 반도체층을 포함하는 패턴을 형성하며;
단계 3: 제2 금속박막을 형성하고, 상기 제2 금속박막에 대하여 패터닝을 실시한 다음, 제2 투명도전박막을 형성하여, 박리공정을 실시함으로써, 포토레지스트 상의 제2 투명도전박막을 제거한 후, 노출된 제2 금속박막 및 도핑 반도체박막을 식각하여, 소스전극, 드레인전극, TFT채널 및 화소전극을 포함하는 패턴을 형성한다.
본 발명의 상기 실시예의 FFS형 TFT-LCD 어레이기판의 제조방법은 3회의 패터닝 공정을 통해 FFS형 TFT-LCD 어레이기판을 제조하므로, 공정 횟수를 감소시켜 원가를 대단히 절감할 수 있으며, 시장 경쟁력이 제고된다.
이하 도 3A-도 21C를 결합하여 본 발명인 FFS형 TFT-LCD 어레이기판의 실시예 1의 일 예시를 상세히 설명한다.
먼저, 도 3A-도 8C에 따라 본 발명인 FFS형 TFT-LCD 어레이기판의 제조방법의 실시예 1의 제1 패터닝 공정을 상세히 설명하겠다. 상기 제1 패터닝 공정은 다음 단계를 포함한다.
단계 11: 도 3A-도3C와 같이, 투명기판(10)에 제1 투명도전박막(100)과 제1 금속박막(200)을 순차적으로 증착한다.
플라즈마 증강 화학기상증착(PECVD), 마그네트론 스퍼터링, 열증발 또는 기타 필름 형성방법을 이용하여, 투명기판(10)(예를 들어 유리기판 또는 석영기판)에 제1 투명도전박막(100)과 제1 금속박막(200)을 순차적으로 증착한다. 제1 투명도전박막(100)은 ITO, IZO 등 투명도전재료일 수 있다. 제1 금속박막(200)은 몰리브덴, 알루미늄, 알루미늄 티타늄 합금, 텅스텐, 크로뮴, 구리 등 금속으로 형성되는 단층 박막일 수도 있고, 이상의 금속이 다층으로 증착되어 형성되는 다층 박막일 수도 있다.
단계 12: 도 3A-도3C의 구조에, 먼저 기판에 포토레지스트(1000)를 도포하고, 제1 하프톤 마스크(half tone mask)로 노광 및 현상처리를 실시하여, 도 4A-도4C에 도시된 포토레지스트 패턴을 획득한다. 하프톤 마스크는 빛의 투과정도 또는 강도에 따라 완전 광누출 영역, 부분 광누출 영역 및 비 광누출 영역으로 구분할 수 있다. 따라서 제1 하프톤 마스크를 통해 노광 처리를 실시한 후, 포토레지스트(1000)에 완전 노광영역, 부분 노광영역 및 비 노광영역을 형성한 후, 현상처리를 거쳐, 완전 노광영역의 포토레지스트를 약제로 제거하고, 부분 노광영역의 포토레지스트 중, 상층은 노광되어 제거되며 하층의 포토레지스트만 남기 때문에, 포토레지스트층의 두께가 저하되며, 비 노광영역의 포토레지스트 두께는 변하지 않는다. 포토레지스트(1000)에서, 비 노광구역은 어레이기판의 게이트라인, 게이트전극 및 공통전극라인의 영역에 대응되고, 부분 노광영역은 상기 어레이기판의 공통전극 영역에 대응되며, 완전 노광영역은 상기 어레이기판의 나머지 영역에 대응된다.
단계 13: 도 5A-도5C와 같이, 도 4A-도4C의 구조에 제1 식각 공정을 실시하여, 게이트라인(1), 게이트전극(11), 공통전극(6) 및 공통전극라인(미도시)을 포함하는 패턴을 형성한다. 제1 식각공정은 2-스텝 식각을 포함한다. 제1 스텝은 금속재료 식각액(예를 들어 인산과 질산의 혼합물)을 이용하여 제1 금속박막(200)을 식각하여 게이트라인(1), 게이트전극(11) 및 공통전극라인(미도시)의 패턴을 획득한다. 실제 생산에서, 큰 면적의 패턴을 식각하는 습식 식각은 피식각물을 식각액에 투입하여, 식각액으로 노출된 피식각물을 부식시키는 방식이다. 금속재료 식각액은 금속재료, 즉 제1 금속박막만 식각할 수 있다. 따라서 포토레지스트로 덮인 영역, 다시 말해 부분 노광영역 및 비 노광영역의 제1 금속박막은 부식되지 않는다. 단지 완전 노광영역의 제1 금속박막(200)만 직접 식각액과 접촉되어 부식되므로, 잔류되는 제1 금속박막에 게이트라인, 게이트전극 및 공통전극라인의 패턴이 형성된다. 제2 스텝은 ITO 또는 IZO의 식각액을 이용하여 제1 투명도전박막(100)을 제거하여, 공통전극(6)의 패턴을 형성하며, 이밖에 형성된 게이트라인, 게이트전극 및 공통전극라인이 제1 투명도전박막(100)을 통해 전기적으로 연결되는 것을 방지한다.
단계 14: 도 6A-도6C와 같이, 도 5A-도5C의 포토레지스트(100)에 대하여 애싱 공정을 실시하여 부분 노광영역의 제1 금속박막(200)을 노출시킨다. 애싱 공정의 작용은 일정 두께의 포토레지스트를 제거하는 것이다. 이 단계에서, 제거된 포토레지스트 두께는 단계 12 중 부분 노광영역에 남은 포토레지스트 두께와 동일하며, 즉 애싱 공정 후, 포토레지스트는 비 노광영역에만 남아 있게 되고, 나머지 영역은 포토레지스트가 남지 않는다.
단계 15: 도 7A-도 7C와 같이, 도 6A-도 6C의 구조에 제2 식각 공정을 실시하여, 단계 14 중 노출된 제1 금속박막(200)을 제거한다. 공통전극(6) 상방의 제2 금속박막(200)을 제거하고, 공통전극(6)을 노출시킨다.
단계 16: 도 8A-도 8C와 같이, 도 7A-도 7C의 구조 중 나머지 포토레지스트(1000)를 제거한다. 단계 11-16을 거쳐 제1 패터닝 공정을 완료한다.
이하 도 9A-도 9C에 따라 본 발명의 FFS형 TFT-LCD 어레이기판의 제조방법의 제2 패터닝 공정을 상세히 설명한다. 상기 제2 패터닝 공정은 다음 단계를 포함한다:
단계 21: 도 9A-도 9C와 같이, 도 8A-도 8C의 구조에 게이트절연박막(300), 반도체박막(400) 및 도핑 반도체박막(500)을 순차적으로 증착한다.
단계 22: 도 9A-도 9C의 구조에 먼저 포토레지스트(2000)를 도포하고, 제2 하프톤 마스크를 이용하여 노광 및 현상처리를 실시하여 도 10A-도 10C에 도시된 포토레지스트 패턴을 획득한다. 포토레지스트(2000) 중, 비 노광영역은 TFT 채털의 영역에 대응되고, 완전 노광영역은 어레이기판의 PAD영역의 게이트라인 영역에 대응되며, 부분 노광영역은 나머지 영역에 대응된다. 소위 PAD영역은 즉 프레스 연결영역으로서, 형성될 어레이기판 상의 게이트라인, 데이터라인 및 공통전극라인 등의 신호선을 외부 구동회로기판의 리드선과 프레스 연결한 영역이며, PAD영역의 게이트라인, PAD 영역의 데이터라인 및 PAD영역의 공통전극라인을 포함한다. PAD영역은 어레이기판의 네 가장자리 중 하나 또는 서로 인접한 두 변에 위치하며, 리드선과 신호선을 전기적으로 연결시키기 위하여, PAD영역의 신호선 상방에는 반드시 절연층이 덮여있지 않아야 한다. 통상적으로 신호선 상방에 연결홀이 식각 형성되며, 신호선을 노출시키거나 또는 신호선을 도전 소자와 연결시킨다.
단계 23: 도 11A-도 11C와 같이, 도 10A-도 10C의 구조에 대하여 제 3 식각 공정을 실시하여, 포토레지스트(2000) 완전 노광영역의 도핑 반도체박막(500), 반도체박막(400) 및 게이트절연박막(300)을 제거하고, PAD영역의 게이트라인(1)을 노출시켜, PAD 영역의 게이트라인 연결홀 및 게이트절연층(12)의 패턴을 형성한다. 제3 식각공정은 3-스텝 식각을 포함한다. 제1 스텝에서 노출된 도핑 반도체박막(500)을 제거하고, 제2 스텝에서 노출된 반도체박막(400)을 제거하며, 제3 스텝에서 노출된 게이트절연박막(300)을 제거하여, 게이트절연층(12)의 패턴을 형성한다. 식각 공정에서 사용하는 시제 및 방법은 본 분야의 통상적인 방법일 수 있으므로, 이에 대한 상세한 설명은 생략한다.
단계 24: 도 12A-도 12C와 같이, 도 11A-도 11C의 포토레지스트(2000)에 대하여 애싱 공정을 실시하여, 부분 노광영역의 도핑 반도체박막(500)을 노출시킨다. 본 단계에서, 애싱 공정은 단계 22 중 포토레지스트(2000)의 부분 노광영역에 상당하는 두께를 제거하여, 부분 노광영역의 도핑 반도체박막(500)을 노출시키므로, 본 단계에서, 애싱공정으로 단계 22 중 포토레지스트(2000)의 부분 노광영역에 상당하는 두께를 제거하여, 부분 노광영역의 도핑 반도체박막(500)을 노출시키고, 비 노광영역에는 포토레지스트를 남긴다.
단계 25: 도 13A-도 13C와 같이, 도 12A-도 12C의 구조에 제4 식각 공정을 실시하여, 부분 노광영역의 도핑 반도체박막(500), 반도체박막(400) 및 게이트절연박막(300)을 제거하여, 반도체층(13)을 포함하는 패턴을 형성한다.
단계 26: 도 14A-도 14C와 같이, 도 13A-도 13C 중 남은 포토레지스트(2000)를 박리한다.
단계 21-26을 통해 제2 패터닝 공정을 완료한다.
이하 도 15A-도 21C에 따라 본 발명의 FFS형 TFT-LCD 어레이기판의 제조방법 실시예 1의 제3 패터닝 공정을 상세히 설명한다. 상기 제3 패터닝 공정은 다음 단계를 포함한다:
단계 31: 도 15A-도 15C와 같이, 도 14A-도 14C의 구조에 제2 금속박막(600)을 증착한다.
단계 32: 도 15A-도 15C의 구조에 먼저 포토레지스트(3000)를 도포하고, 제3 하프톤 마스크를 이용하여 노광 및 현상 처리를 실시하여 도 16A-도 16C에 도시된 포토레지스트 패턴을 획득한다. 포토레지스트(3000) 중, 완전 노광영역은 어레이기판의 화소전극(4)(도 1 참조) 영역에 대응되고, 부분 노광영역은 소스전극(16)(도 1B 참조), 드레인전극(17) 및 PAD영역의 게이트라인(1), PAD영역의 데이터라인(2)(도 1A 참조) 및 PAD영역의 공통전극라인의 영역에 대응되며, 비 노광영역은 나머지 영역에 대응된다.
단계 33: 도 17A-도 17C와 같이, 도 16A-도 16C의 구조에 제5 식각 공정을 실시하여, 완전 노광영역의 제2 금속박막(600)을 제거한다.
단계 34: 도 18A-도 18C와 같이, 도 17A-도 17C의 포토레지스트(3000)에 대하여 애싱 공정을 실시하여, 부분 노광영역의 제2 금속박막(600)을 노출시킨다. 본 단계에서, 애싱 공정으로 단계 32 중 포토레지스트(3000)의 부분 노광영역에 상당하는 두께가 제거되어, 부분 노광영역의 제2 금속박막(600)을 노출시키며, 비 노광영역에는 포토레지스트층을 남긴다.
단계 35: 도 19A-도 19C와 같이, 도 18A-도 18C의 구조에 제2 투명도전박막(700)을 증착한다.
단계 36: 도 20A-도 20C와 같이, 도 19A-도 19C의 구조에 박리 공정(lift off)을 실시하여, 포토레지스트를 박리하는 동시에 포토레지스트 상의 제2 투명도전박막을 함께 제거하여, 화소전극(4)의 패턴을 형성한다.
단계 37: 도 21A-도 21C와 같이, 도 20A-도 20C의 구조에 제6 식각 공정을 실시하여, 노출된 제2 금속박막(600) 및 도핑 반도체박막(500)을 제거하여, TFT 채널(18), 소스전극(16)과 드레인전극(17)의 패턴을 형성한다. 본 단계에서, 제6 식각공정은 2-스텝 식각을 포함한다. 우선, 제1 스텝에서 금속재료 식각액을 이용하여 제2 투명도전박막(700)에 의해 덮이지 않은 제2 금속박막(600)을 제거하여, 소스전극(16)과 드레인전극(17)을 형성한 다음, 제2 스텝에서 건식 식각을 통해, 기체 식각제를 이용하여 노출된 도핑 반도체박막(500)에 대하여 식각을 실시하여 TFT 채널(17)의 패턴을 형성한다.
본 발명의 실시예의 제3 패터닝공정의 단계 31-17에서 볼 수 있듯이, 본 발명은 먼저 제2 금속박막을 증착한 후, 제2 투명도전층을 증착하였다. 즉 TFT 채널에 소스전극과 드레인전극이 형성되며, 화소전극은 드레인전극에 형성되기 때문에, 소스전극과 활성층(도핑 반도체층과 반도체층) 사이에 투명 도전부가 형성되며, 따라서 데이터라인의 신호로부터 직접 소스전극을 통해 TFT 채널로 진입할 수 있어, 투명도전부의 방해를 받지 않으며, 액정디스플레이의 디스플레이 품질을 향상시킬 수 있다.
도 22는 본 발명인 FFS형 TFT-LCD 어레이기판의 제조방법의 실시예 2의 흐름도이다. 도 22에 도시된 바와 같이, 본 발명의 실시예의 FFS형 TFT-LCD 어레이기판의 제조방법은
단계 100에서, 투명기판에 제1 투명도전박막 및 제1 금속박막을 순차적으로 형성한 다음, 상기 제1 투명도전박막 및 제1 금속박막의 적층에 패터닝을 실시하여, 게이트라인, 게이트전극, 화소전극 및 공통전극라인을 포함하는 패턴을 형성하고;
단계 200에서, 게이트절연박막, 반도체박막 및 도핑 반도체박막을 순차적으로 형성하고, 상기 게이트절연박막, 반도체박막 및 도핑 반도체박막의 적층에 대하여 패터닝을 실시하여, 비어홀, PAD영역의 게이트 연결홀 및 반도체층을 포함하는 패턴을 형성하며;
단계 300에서, 제2 금속박막을 증착하고, 상기 제2 금속박막에 대하여 패터닝을 실시한 다음, 제2 투명도전박막을 증착하고, 박리 공정을 실시하여 포토레지스트 상의 제2 투명도전박막을 제거한 후, 노출된 제2 금속박막 및 도핑 반도체박막을 식각하여 소스전극, 드레인전극, TFT 채널 및 공통전극을 포함하는 패턴을 형성한다.
본 발명의 FFS형 TFT-LCD 어레이기판의 제조방법은 3회의 패터닝 공정을 통해 FFS형 TFT-LCD 어레이기판을 제조하기 때문에, 공정 횟수가 감소하여 원가를 대단히 절약할 수 있으며, 시장 경쟁력이 제고된다.
이하 도 23A-도 28C를 결합하여 본 발명의 FFS형 TFT-LCD 어레이기판의 제조방법의 실시예 2의 일 예시적인 제조방법을 상세히 설명한다.
먼저 도 23A-도 28C에 따라 본 발명의 FFS형 TFT-LCD 어레이기판의 제조방법의 실시예 2의 제1 패터닝 공정을 상세히 설명한다. 상기 제1 패터닝 공정은 다음 단계를 포함한다.
단계 1100: 도 23A-도 23C와 같이, 투명기판(10)에 제1 투명도전박막(100)과 제1 금속박막(200)을 순차적으로 증착한다.
플라즈마 증강화학기상증착(PECVD), 마그네트론 스퍼터링, 열증발 또는 기타 필름 형성방법을 이용하여, 투명기판(10)(예를 들어 유리기판 또는 석영기판)에 제1 투명도전박막(100)과 제1 금속박막(200)을 순차적으로 증착한다. 제1 투명도전박막(100)은 ITO, IZO 등일 수 있다. 제1 금속박막(200)은 몰리브덴, 알루미늄, 알루미늄 티타늄 합금, 텅스텐, 크로뮴, 구리 등 금속으로 형성되는 단층 박막일 수도 있고, 이상의 금속이 다층으로 증착되어 형성되는 다층 박막일 수도 있다.
단계 1200: 도 23A-도23C의 구조에, 먼저 기판에 포토레지스트(1000)를 도포하고, 제1 하프톤 마스크(half tone mask)로 노광 및 현상처리를 실시하여, 도 24A-도 24C에 도시된 포토레지스트 패턴을 획득한다. 하프톤 마스크는 빛의 투과정도 또는 강도에 따라 완전 광누출 영역, 부분 광누출 영역 및 비 광누출 영역으로 구분할 수 있다. 따라서 제1 하프톤 마스크를 통해 노광 처리를 실시한 후, 포토레지스트(1000)에 완전 노광영역, 부분 노광영역 및 비 노광영역을 형성한 후, 현상처리를 거쳐, 완전 노광영역의 포토레지스트를 약제로 제거하고, 부분 노광영역의 포토레지스트 중, 상층은 노광되어 제거되며 하층의 포토레지스트만 남기 때문에, 포토레지스트층의 두께가 저하되며, 비 노광영역의 포토레지스트 두께는 변하지 않는다. 포토레지스트(1000)에서, 비 노광구역은 어레이기판의 게이트라인, 게이트전극 및 공통전극라인의 영역에 대응되고, 부분 노광영역은 상기 어레이기판의 공통전극 영역에 대응되며, 완전 노광영역은 상기 어레이기판의 나머지 영역에 대응된다. 실시예 2와 실시예 1을 비교해보면, 형성되는 화소전극과 공통전극의 위치가 서로 바뀌었다. 또한, 실시예 1 중 슬릿은 화소전극에 설치되는데, 실시예 2에서 슬릿은 공통전극에 설치된다.
단계 1300: 도 25A-도 25C와 같이, 도 24A-도 24C의 구조에 제1 식각공정을 실시하여, 게이트라인(1), 게이트전극(11), 화소전극(4) 및 공통전극라인을 포함하는 패턴을 형성한다. 제1 식각 공정은 실제로 2-스텝 식각을 포함한다. 제1 스텝은 금속재료 식각액(예를 들어 인산과 질산의 혼합물)을 이용하여 제1 금속박막(200)을 식각하여 게이트라인(1), 게이트전극(11) 및 공통전극라인(미도시)의 패턴을 획득한다. 큰 면적의 패턴을 식각하는 습식 식각은 피식각물을 식각액에 투입하여, 식각액으로 노출된 피식각물을 부식시키는 방식이다. 금속재료 식각액은 금속재료, 즉 제1 금속박막만 식각할 수 있다. 따라서 포토레지스트로 덮인 영역, 다시 말해 부분 노광영역 및 비 노광영역의 제1 금속박막은 부식되지 않는다. 단지 완전 노광영역의 제1 금속박막(200)만 직접 식각액과 접촉되어 부식되므로, 잔류되는 제1 금속박막에 게이트라인(1), 게이트전극(11) 및 공통전극라인의 패턴이 형성된다. 제2 스텝은 ITO 또는 IZO의 식각액을 이용하여 제1 투명도전박막(100)을 제거하여, 화소전극(4)의 패턴을 형성하며, 이밖에 형성된 게이트라인(1), 게이트전극(11) 및 공통전극라인이 제1 투명도전박막(100)을 통해 전기적으로 연결되는 것을 방지할 수 있다.
단계 1400: 도 26A-도 26C와 같이, 도 25A-도 25C의 포토레지스트(1000)에 애싱 공정을 실시하여, 부분 노광영역의 제1 금속박막(200)을 노출시킨다. 애싱 공정의 작용은 일정 두께의 포토레지스트를 제거하는 것이다. 이 단계에서, 제거된 포토레지스트 두께는 단계 12 중 부분 노광영역에 남은 포토레지스트 두께와 동일하며, 즉 애싱 공정 후, 포토레지스트는 비 노광영역에만 남아 있게 되고, 나머지 영역은 포토레지스트가 남지 않는다.
단계 1500: 도 27A-도 27C와 같이, 도 26A-도 26C의 구조에 제2 식각 공정을 실시하여, 단계 14에서 노출된 제1 금속박막(200)을 제거한다. 화소전극(4) 상방의 제2 금속박막(200)을 제거하여 화소전극(4)을 노출시킨다.
단계 1600: 도 28A-도 28C와 같이, 도 27A-도 27C의 구조 중의 포토레지스트(1000)를 제거한다.
단계 1100-1600을 거쳐 제1 패터닝 공정을 완료한다.
이하 도 29A-도 34C에 따라 본 발명의 FFS형 TFT-LCD 어레이기판의 제조방법 실시예 2의 제2 패터닝 공정을 상세히 설명한다. 상기 제2 패터닝 공정은 다음 단계를 포함한다.
단계 2100: 도 29A-도 29C와 같이, 도 28A-도 28C의 구조에 게이트절연박막(300), 반도체박막(400) 및 도핑 반도체박막(500)을 순차적으로 증착한다.
단계 2200: 도 29A-도 29C의 구조에 먼저 포토레지스트(2000)를 도포하고, 제2 하프톤 마스크를 이용하여 노광 및 현상처리를 실시하여 도 30A-도 30C에 도시된 포토레지스트 패턴을 획득한다. 포토레지스트(2000) 중, 비 노광영역은 TFT 채널(18)(도 21A 참조)의 영역에 대응되며, 완전 노광영역은 어레이기판의 비어홀 연결선(4')(도 41A 참조)이 관통하기 위한 것으로서, 드레인전극을 화소전극과 전기적으로 연결한다]의 영역 및 PAD영역의 게이트라인(1) 영역에 대응되고, 부분 노광영역은 나머지 영역에 대응된다.
단계 2300: 도 31A-도 31C와 같이, 도 30A-도 30C의 구조에 대하여 제3 식각 공정을 실시하여, 포토레지스트(2000) 완전 노광영역의 도핑 반도체박막(500), 반도체박막(400) 및 게이트절연박막(300)을 제거하고, 부분적인 화소전극(4)과 PAD영역의 게이트라인(1)을 노출시켜 비어홀, PAD영역의 게이트라인 연결홀 및 게이트절연층(12)을 포함하는 패턴을 형성한다. 제3 식각 공정은 3-스텝 식각을 포함한다. 제1 스텝에서 노출된 도핑 반도체박막(500)을 제거하고, 제2 스텝에서 노출된 반도체박막(400)을 제거하며, 제3 스텝에서 노출된 게이트절연박막(300)을 제거하여, 게이트절연층(12)의 패턴을 형성한다. 식각 공정에서 사용하는 시제 및 방법은 본 분야의 통상적인 방법일 수 있으므로, 이에 대한 상세한 설명은 생략한다.
단계 2400: 도 32A-도 32C와 같이, 도 31A-도 31C의 포토레지스트에 대하여 애싱 공정을 실시하여, 부분 노광영역의 도핑 반도체박막(500)을 노출시킨다. 본 단계에서, 애싱 공정은 단계 22 중 포토레지스트(2000)의 부분 노광영역에 상당하는 두께를 제거하여, 부분 노광영역의 도핑 반도체박막(500)을 노출시키므로, 본 단계에서, 애싱공정으로 단계 22 중 포토레지스트(2000)의 부분 노광영역에 상당하는 두께를 제거하여, 부분 노광영역의 도핑 반도체박막(500)을 노출시키고, 비 노광영역에는 포토레지스트를 남긴다.
단계 2500: 도 33A-도 33C와 같이, 도 32A-도 32C의 구조에 제4 식각 공정을 실시하여, 부분 노광영역의 도핑 반도체박막(500), 반도체박막(400) 및 게이트절연박막(300)을 제거하여, 반도체층(13)을 포함하는 패턴을 형성한다.
단계 26: 도 34A-도 34C와 같이, 도 33A-도 33C 중 남은 포토레지스트(2000)를 박리한다.
단계 2100-2600을 통해 제2 패터닝 공정을 완료한다.
이하 도 35A-도 41C에 따라 본 발명의 FFS형 TFT-LCD 어레이기판의 제조방법 실시예 2의 제3 패터닝 공정을 상세히 설명한다. 상기 제3 패터닝 공정은 다음 단계를 포함한다:
단계 3100: 도 35A-도 35C와 같이, 도 34A-도 34C의 구조에 제2 금속박막(600)을 증착한다.
단계 3200: 도 35A-도 35C의 구조에 먼저 포토레지스트(3000)를 도포하고, 제3 하프톤 마스크를 이용하여 노광 및 현상 처리를 실시하여 도 36A-도 36C에 도시된 포토레지스트 패턴을 획득한다. 포토레지스트(3000) 중, 완전 노광영역은 어레이기판의 공통전극(6) 영역에 대응되고, 부분 노광영역은 소스전극(16)(도 32A 참조), 드레인전극(17) 및 PAD영역의 게이트라인(1), PAD영역의 데이터라인(2)(도 1A 참조) 및 PAD영역의 공통전극라인의 영역에 대응되며, 비 노광영역은 나머지 영역에 대응된다.
단계 3300: 도 37A-도 37C와 같이, 도 36A-도 36C의 구조에 제5 식각 공정을 실시하여, 완전 노광영역의 제2 금속박막(600)을 제거한다.
단계 3400: 도 38A-도 38C와 같이, 도 37A-도 37C의 포토레지스트(3000)에 대하여 애싱 공정을 실시하여, 부분 노광영역의 제2 금속박막(600)을 노출시킨다. 본 단계에서, 애싱 공정으로 단계 32 중 포토레지스트(3000)의 부분 노광영역에 상당하는 두께가 제거되어, 부분 노광영역의 제2 금속박막(600)을 노출시키며, 비 노광영역 중의 포토레지스트층은 부분적으로 남긴다.
단계 3500: 도 39A-도 39C와 같이, 도 38A-도 38C의 구조에 제2 투명도전박막(700)을 증착한다.
단계 3600: 도 40A-도 40C와 같이, 도 39A-도 39C의 구조에 박리 공정(lift off)을 실시하여, 드레인 전극과 화소전극을 연결시키기 위한 연결선(4') 및 공통전극(6)의 패턴을 형성한다.
단계 3700: 도 41A-도 41C와 같이, 도 40A-도 40C의 구조에 제6 식각 공정을 실시하여, 노출된 제2 금속박막(600) 및 도핑 반도체박막(500)을 제거하여, TFT 채널(18), 소스전극(16)과 드레인전극(17)의 패턴을 형성한다. 본 단계에서, 제6 식각공정은 2-스텝 식각을 포함한다. 우선, 제1 스텝에서 금속재료 식각액을 이용하여 제2 투명도전박막(700)에 의해 덮이지 않은 제2 금속박막(600)을 제거하여, 소스전극(16)과 드레인전극(17)을 형성한 다음, 제2 스텝에서 건식 식각을 통해, 기체 식각제를 이용하여 노출된 도핑 반도체박막(500)에 대하여 식각을 실시하여 TFT 채널(17)의 패턴을 형성한다. 단계 3100-3700을 통해 제3 패터닝 공정을 완료한다.
본 발명의 실시예의 FFS형 TFT-LCD 어레이기판의 제조방법은 부동태화층을 형성하지 않아 재료 사용이 감소하고, 또한 어레이기판이 더욱 가볍고 얇아진다. 이밖에, 어레이기판에 부동태화층이 없기 때문에, 획득되는 액정디스플레이는 비교적 적은 구동회로를 사용하여 액정재료의 규정된 회전 요구를 완수할 수 있다.
여기서, 설명해야 할 것으로, 본문에서 칭하는 패터닝 또는 패터닝 공정은 포토레지스트 도포, 마스크를 사용한 포토레지스트의 노광, 현상으로 획득되는 포토레지스트 패턴, 포토레지스트를 사용한 패턴 식각, 남은 포토레지스트의 박리 등 공정을 포함한다. 상기 명세서에서 포토레지스트는 양성 포토레지스트를 예로 들었다. 만약 음성 포토레지스트를 사용할 경우, 현상 후 포토레지스트의 완전 노광영역 중의 포토레지스트는 완전히 남아있고, 비 노광영역 중의 포토레지스트는 전부 제거되며, 부분 노광영역 중의 포토레지스트는 여전히 부분적으로 남아있게 된다.
본문 중 상기 "모모 영역"은 모모 패턴이 투명기판에 영사되는 영역으로서, 즉 상기 영역은 모모 패턴과 동일한 형상을 갖는다. 예를 들어 게이트라인의 영역은 즉 게이트라인의 패턴이 투명기판 상에 영사되는 영역이며, 투명기판에 게이트라인 패턴을 설치하고자 하는 영역으로 이해될 수도 있다.
마지막으로, 이상의 실시예는 본 발명의 기술방안을 설명하기 위한 것일 뿐, 이를 한정하는 것은 아니며, 전술한 실시예를 참조하여 본 발명에 대해 가능한 한 상세히 설명하였으나, 본 분야의 통상의 기술자라면 전술한 각 실시예에 기재된 기술방안을 보정하거나, 또는 그 중 일부 기술특징을 동등하게 치환할 수 있으며, 이러한 보정 또는 치환에 의해 상응하는 기술방안의 본질이 본 발명의 각 실시예의 기술방안의 정신과 범위를 벗어나지 않도록 하여야 함을 이해하여야 한다.

Claims (8)

  1. 단계 1: 투명기판에 제1 투명도전박막 및 제1 금속박막을 순차적으로 형성한 다음, 상기 제1 투명도전박막 및 상기 제1 금속박막의 적층에 대하여 패터닝을 실시하여, 게이트라인, 게이트전극, 공통전극 및 공통전극라인을 포함하는 패턴을 형성하고;
    단계 2: 게이트절연박막, 반도체박막 및 도핑 반도체박막을 순차적으로 형성한 다음, 상기 게이트절연박막, 상기 반도체박막 및 상기 도핑 반도체박막의 적층에 대하여 패터닝을 실시하여, PAD영역의 게이트 연결홀 및 반도체층을 포함하는 패턴을 형성하며;
    단계 3: 제2 금속박막을 형성하고, 상기 제2 금속박막에 대하여 패터닝을 실시한 다음, 제2 투명도전박막을 형성하여, 리프트(lift)박리공정을 실시함으로써, 포토레지스트 상의 상기 제2 투명도전박막을 제거한 후, 노출된 상기 제2 금속박막 및 상기 도핑 반도체박막을 식각하여, 소스전극, 드레인전극, TFT채널 및 화소전극을 포함하는 패턴을 형성하는 단계;를 포함하는 FFS형 TFT-LCD 어레이기판의 제조방법.
  2. 제 1항에 있어서,
    상기 단계 1은,
    단계 11: 투명기판에 상기 제1 투명도전박막과 제1 금속박막을 순차적으로 퇴적하고;
    단계 12: 제1 포토레지스트를 도포하고, 제1 하프톤 마스크를 이용하여 노광 및 현상 처리를 실시하여, 상기 제1 포토레지스트의 포토레지스트가 완전히 남아있는 영역은 어레이기판의 게이트라인, 게이트전극 및 공통전극라인의 영역에 대응되고, 포토레지스트가 부분적으로 남아있는 영역은 어레이기판의 공통전극 영역에 대응되며, 포토레지스트가 완전히 제거된 영역은 나머지 영역에 대응되도록 하고;
    단계 13: 제1 식각공정을 실시하여, 상기 포토레지스트가 완전히 제거된 영역의 제1 금속박막 및 제1 투명도전박막을 제거하여, 게이트라인, 게이트전극, 공통전극 및 공통전극라인을 포함하는 패턴을 형성하고;
    단계 14: 제1 포토레지스트에 대하여 애싱 공정을 실시하여, 포토레지스트가 부분적으로 남아있는 영역의 제1 금속박막을 노출시키며;
    단계 15: 제2 식각 공정을 실시하여, 포토레지스트가 부분적으로 남아있는 영역의 제1 금속박막을 제거하여 공통전극을 노출시키고;
    단계 16: 나머지 제1 포토레지스트를 박리하는 단계;를 포함하는 것을 특징으로 하는 FFS형 TFT-LCD 어레이기판의 제조방법.
  3. 제 1항에 있어서,
    상기 단계 2는,
    단계 21: 단계 1에서 획득된 구조에 상기 게이트절연박막, 반도체박막 및 도핑 반도체박막을 퇴적하며;
    단계 22: 제2 포토레지스트를 도포하고, 제2 하프톤 마스크를 이용하여 노광 및 현상 처리를 실시하여, 상기 제2 포토레지스트의 포토레지스트가 완전히 남아있는 영역이 TFT 채널의 영역에 대응되고, 포토레지스트가 완전히 제거된 영역은 어레이기판의 PAD영역의 게이트라인 영역에 대응되며, 포토레지스트가 부분적으로 남아있는 영역은 나머지 영역에 대응되도록 하고;
    단계 23: 제3 식각 공정을 실시하여, 상기 포토레지스트가 완전히 제거된 영역의 도핑 반도체박막, 반도체박막 및 게이트절연박막을 제거하여, PAD영역의 게이트라인을 노출시켜, PAD영역의 게이트라인 연결홀 및 게이트절연층의 패턴을 형성하며;
    단계 24: 상기 제2 포토레지스트에 대하여 애싱 공정을 실시하여, 포토레지스트가 부분적으로 남아있는 영역의 도핑 반도체박막을 노출시키고;
    단계 25: 제4 식각 공정을 실시하여, 상기 포토레지스트가 부분적으로 남아있는 영역의 도핑 반도체박막, 반도체박막 및 게이트절연박막을 제거하여, 반도체층을 포함하는 패턴을 형성하며;
    단계 26: 남은 제2 포토레지스트를 박리하는 단계;를 포함하는 것을 특징으로 하는 FFS형 TFT-LCD 어레이기판의 제조방법.
  4. 제 1항에 있어서,
    상기 단계 3은,
    단계 31: 단계 2에서 획득된 구조에 상기 제2 금속박막을 퇴적하며;
    단계 32: 제3 포토레지스트를 도포하고, 제3 하프톤 마스크를 이용하여 노광 및 현상 처리를 실시하여, 상기 제3 포토레지스트의 포토레지스트가 완전히 제거된 영역이 화소전극 영역에 대응되고, 포토레지스트가 부분적으로 남아있는 영역은 소스전극, 드레인전극 및 PAD영역의 게이트라인, PAD영역의 데이터라인 및 PAD영역의 공통전극라인 영역에 대응되며, 포토레지스트가 완전히 남아있는 영역은 나머지 영역에 대응되도록 하고;
    단계 33: 제5 식각 공정을 실시하여, 상기 포토레지스트가 완전히 제거된 영역의 상기 제2 금속박막(600)을 노출시키며;
    단계 34: 상기 제3 포토레지스트에 대하여 애싱 공정을 실시하여, 상기 포토레지스트가 부분적으로 남아있는 영역의 제2 금속박막을 노출시키고;
    단계 35: 제2 투명도전박막을 퇴적하며;
    단계 36: 리프트(lift) 박리공정을 실시하여 남은 제3 포토레지스트 상의 제2 투명도전박막을 제거하여, 화소전극의 패턴을 형성하고;
    단계 37: 제6 식각 공정을 실시하여, 노출된 제2 금속박막 및 도핑 반도체박막을 제거하여, 소스전극, 드레인전극 및 TFT 채널의 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 FFS형 TFT-LCD 어레이기판의 제조방법.
  5. 제 1항에 있어서,
    단계 100에서, 투명기판에 제1 투명도전박막 및 제1 금속박막을 순차적으로 형성한 다음, 상기 제1 투명도전박막 및 제1 금속박막의 적층에 패터닝을 실시하여, 게이트라인, 게이트전극, 화소전극 및 공통전극라인을 포함하는 패턴을 형성하고;
    단계 200에서, 게이트절연박막, 반도체박막 및 도핑 반도체박막을 순차적으로 형성하고, 상기 게이트절연박막, 반도체박막 및 도핑 반도체박막의 적층에 대하여 패터닝을 실시하여, 비어홀, PAD영역의 게이트 연결홀 및 반도체층을 포함하는 패턴을 형성하며;
    단계 300에서, 제2 금속박막을 퇴적하고, 상기 제2 금속박막에 대하여 패터닝을 실시한 다음, 제2 투명도전박막을 퇴적하고, 리프트(lift) 박리 공정을 실시하여 포토레지스트 상의 제2 투명도전박막을 제거한 후, 노출된 제2 금속박막 및 도핑 반도체박막을 식각하여 소스전극, 드레인전극, TFT 채널 및 공통전극을 포함하는 패턴을 형성하는 것을 특징으로 하는 FFS형 TFT-LCD 어레이기판의 제조방법.
  6. 제 5항에 있어서,
    상기 단계 100은,
    단계 1100: 투명기판에 상기 제1 투명도전박막과 제1 금속박막을 순차적으로 퇴적하고;
    단계 1200: 제1 포토레지스트를 도포하고, 제1 하프톤 마스크를 이용하여 노광 및 현상 처리를 실시하여, 상기 제1 포토레지스트의 포토레지스트가 완전히 남아있는 영역이 어레이기판의 게이트라인, 게이트전극 및 공통전극라인의 영역에 대응되고, 포토레지스트가 부분적으로 남아있는 영역은 어레이기판의 화소전극 영역에 대응되며, 포토레지스트가 완전히 제거된 영역은 나머지 영역에 대응되도록 하고;
    단계 1300: 제1 식각 공정을 실시하여, 상기 포토레지스트가 완전히 제거된 영역의 제1 금속박막 및 제1 투명도전박막을 제거하여, 게이트라인, 게이트전극, 화소전극 및 공통전극라인을 포함하는 패턴을 형성하며;
    단계 1400: 상기 제1 포토레지스트에 대하여 애싱 공정을 실시하여, 포토레지스트가 부분적으로 남아있는 영역의 제1 금속박막을 노출시키고;
    단계 1500: 제2 식각 공정을 실시하여, 포토레지스트가 부분적으로 남아있는 영역의 제1 금속박막을 제거하여, 화소전극을 노출시키고;
    단계 1600: 상기 제1 포토레지스트를 박리하는 단계;를 포함하는 것을 특징으로 하는 FFS형 TFT-LCD 어레이기판의 제조방법.
  7. 제 5항에 있어서,
    상기 단계 200은,
    단계 2100: 단계 100에서 획득한 구조에 상기 게이트절연박막, 반도체박막 및 도핑 반도체박막을 증착하고;
    단계 2200: 제2 포토레지스트를 도포하고, 제2 하프톤 마스크를 이용하여 노광 및 현상 처리를 실시하여, 상기 제2 포토레지스트의 포토레지스트가 완전히 남아있는 영역이 TFT 채널 영역에 대응되고, 포토레지스트가 완전히 제거된 영역은 어레이기판의 비어홀 영역 및 PAD영역의 게이트라인 영역에 대응되며, 포토레지스트가 부분적으로 남아있는 영역은 나머지 영역에 대응되도록 하고;
    단계 2300: 제3 식각 공정을 실시하여, 상기 포토레지스트가 완전히 제거된 영역의 도핑 반도체박막, 반도체박막 및 게이트절연박막을 제거하여, 부분적인 화소전극과 PAD영역의 게이트라인을 노출시켜 비어홀, PAD영역의 게이트라인 연결홀 및 게이트절연층을 포함하는 패턴을 형성하며;
    단계 2400: 상기 제2 포토레지스트에 대하여 애싱 공정을 실시하여, 포토레지스트가 부분적으로 남아있는 영역의 도핑 반도체박막을 노출시키고;
    단계 2500: 제4 식각 공정을 실시하여, 상기 포토레지스트가 부분적으로 남아있는 영역의 도핑반도체박막, 반도체박막 및 게이트절연박막을 제거하여, 반도체층을 포함하는 패턴을 형성하며;
    단계 2600: 상기 제2 포토레지스트를 박리하는 단계;를 포함하는 것을 특징으로 하는 FFS형 TFT-LCD 어레이기판의 제조방법.
  8. 제 5항에 있어서,
    상기 단계 300은,
    단계 3100: 단계 200으로 획득된 구조에 제2 금속박막을 퇴적하고;
    단계 3200: 제3 포토레지스트를 도포하고, 제3 하프톤 마스크를 이용하여 노광 및 현상 처리를 실시하여, 상기 제3 포토레지스트의 포토레지스트가 완전히 제거된 영역이 어레이기판의 공통전극 영역에 대응되고, 포토레지스트가 부분적으로 남아있는 영역은 소스전극, 드레인전극 및 PAD영역의 게이트라인, PAD영역의 데이터라인 및 PAD영역의 공통전극라인 영역에 대응되며, 포토레지스트가 완전히 남아있는 영역은 나머지 영역에 대응되도록 하고;
    단계 3300: 제5 식각 공정을 실시하여, 상기 포토레지스트가 완전히 제거된 영역의 상기 제2 금속박막(600)을 제거하고;
    단계 3400: 상기 제3 포토레지스트에 대하여 애싱 공정을 실시하여, 상기 포토레지스트가 부분적으로 남아있는 영역의 제2 금속박막을 노출시키며;
    단계 3500: 제2 투명도전박막을 퇴적하고;
    단계 3600: 리프트(lift)박리 공정을 실시하여 나머지 제3 포토레지스트 상의 제2 투명도전박막을 제거하여, 공통전극 및 드레인전극을 화소전극과 연결시키기 위한 연결선의 패턴을 형성하며;
    단계 3700: 제6 식각 공정을 실시하여, 노출된 제2 금속박막 및 도핑 반도체박막을 제거하여, 소스전극, 드레인전극 및TFT 채널을 포함하는 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 FFS형 TFT-LCD 어레이기판의 제조방법.






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